リダンダンシーシステムを搭載した半導体記憶装置
【課題】歩留まりが高く占有面積の小さいリダンダンシーシステムを搭載したの半導体記憶装置を提供する。
【解決手段】レーザーフューズと電気フューズを混載したリダンダンシーシステムにおいて、ロウまたはカラムリダンダンシーのいずれか一方のリダンダンシーが電気フューズを含み、他方はレーザーフューズのみで構成されており、電気フューズを含む一方のリダンダンシーの救済領域は、他方の救済領域よりも大きい。
【解決手段】レーザーフューズと電気フューズを混載したリダンダンシーシステムにおいて、ロウまたはカラムリダンダンシーのいずれか一方のリダンダンシーが電気フューズを含み、他方はレーザーフューズのみで構成されており、電気フューズを含む一方のリダンダンシーの救済領域は、他方の救済領域よりも大きい。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置のリダンダンシーシステムに関し、特にレーザーフューズと電気フューズが混載されたシステムに使用されるものである。
【背景技術】
【０００２】
半導体メモリーにおいて、歩留まりを向上させる為に不良エレメントをリダンダンシーエレメントで置き換えるリダンダンシーシステムが利用されてきた。リダンダンシーシステムにおいては、不良エレメントのアドレスを記憶しなければならないが、アドレスを記憶する方法としてフューズが利用されていて、その種類としてはレーザーによってフューズを溶断するレーザーフューズが主流である。これは、レーザーフューズだとフューズの状態を変える為の回路（装置）をチップ内部に備える必要が無い事と、レーザーフューズの技術がブロウ装置を含めて確立された技術である事による。リダンダンシーによる欠陥救済の手順は、まずウェハ段階でテストを実施し、パッケージング前にフューズをブロウすることにより、欠陥を含むエレメントのアドレスをプログラミングする。
【０００３】
一方、パッケージング後に電気的にフューズの状態を変える事が出来る電気フューズの技術も、にわかに脚光を浴びてきている。これは、電気フューズでは、フューズの状態を変える為の回路（装置）がチップに内蔵されている為、パッケージング後に現れる欠陥を救済する事が可能であるという特徴を有している。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、ウェハ段階でテストを実施し、リダンダンシーによる欠陥救済が行われているにも係わらず、パッケージ製品に不良が発生する事がある。その原因としては、１）システム上、リダンダンシーエレメントをテストできない様になっているケース。２）ウェハレベルのテストがパッケージング後のテストを全て網羅していないケース。３）シンクロナスＤＲＡＭやラムパスＤＲＡＭの様な高速ＤＲＡＭなどにおいて、もともと回路動作にマージンが少ない為、パッケージング前後のわずかな条件の違いだけでも不良してしまうケース。等が考えられる。現在主流であるレーザーフューズの欠点は、パッケージング後には、フューズを溶断できないため、このようにパッケージング後に欠陥が現れた場合、そのチップは救済できないという事がある。
【０００５】
この様な問題は、パッケージング後に電気的にフューズの状態を変える事が出来る電気フューズの技術によって克服可能である。しかしながら、その電気フューズ技術にもフューズの状態を変える為の回路（装置）をチップに内蔵しなければならない事と、フューズ自身がレーザーフューズの様に特定の配線層の単純な並びでなかったりする為にリダンダンシー回路全体の面積が大きくなるという問題がある。
【０００６】
従って、本発明は、上記従来の問題点を克服し、歩留まりが高く占有面積の小さいリダンダンシーシステムを搭載した半導体記憶装置を提供することを目的としたものである。
【課題を解決するための手段】
【０００７】
即ち、上記目的を達成するため本発明による半導体記憶装置は、複数のフューズの並びにおいて、少なくとも二つのフューズの並びを背合わせに配置するリダンダンシーシステムにおいて、その背合わせに配置された二段のフューズの並びに関して、一方のフューズの並びにあるギャップと他方のフューズの並びにあるギャップが揃えられている事を特徴とする。
【０００８】
又、好適な実施例では、前記二段のフューズの並びの一方がロウリダンダンシー用のフューズであり他方がカラムリダンダンシー用のフューズである事を特徴とする。
【０００９】
更に、本発明による半導体記憶装置の別の様相によれば、前記一方のフューズの並びにあるギャップの繰り返しピッチが他方のフューズの並びにあるギャップの繰り返しピッチの整数倍であることを特徴とする。
【００１０】
更に、本発明による半導体記憶装置の別の様相によれば、ノーマルアレイの最下位２ビットの物理ロウアドレスと論理アドレスが一致していて、リダンダンシーの置き換え単位がワード線２本である場合に、ノーマルセルの最下位から２番目のアドレスの値とそれを置き換えるスペアセルの最下位から２番目の物理アドレスの値が一致しない場合には、ノーマルセルの最下位アドレスを反転した値がスペアセルを選択する為の最下位物理アドレスの値に一致する様に対応させ、ノーマルセルの最下位から２番目の物理アドレスとスペアセルの最下位から２番目の物理アドレスの値が一致する場合にはノーマルセルの最下位アドレスの値をそのままスペアセルの最下位物理アドレスの値に一致する様に対応させる事を特徴とする。
【００１１】
又、好適な実施例では、対象となるメモりアレイが１／２ピッチセルアレイである事を特徴とする。
【００１２】
更に、本発明による半導体記憶装置の別の様相によれば、セルアレイのデータ状態の物理的な最小繰り返し単位が２ｎである場合に、ｎビット（ｎは自然数）より少ないｍビット（ｍは自然数）の論理アドレスでデータ状態が判定できるように、セルアレイにおける物理アドレスに対する論理アドレスの割付けをする事を特徴とする。
【００１３】
更に、本発明による半導体記憶装置の別の様相によれば、リダンダンシーの置き換え単位が２ｍであり、２ｍのそれぞれを選ぶｍビットのアドレスが前記データ状態を判定するｍビットである場合に、そのｍビットのアドレスに関してノーマルセルアレイとリダンダンシーのセルアレイで物理アドレスに対する論理アドレスの割り付けを同じにする事を特徴とする。
【００１４】
更に、本発明による半導体記憶装置の別の様相によれば、１／２ピッチセルアレイにおいて、論理ロウアドレス１ビットで各セルのビット状態が判定できる様に物理アドレスに対する論理アドレスの割付けをする事を特徴とする半導体記憶装置。
【００１５】
又、好適な実施例では、リダンダンシーの置き換え単位がワード線２本であり、２本のそれぞれを選ぶ１ビットのアドレスが前記データ状態を判定する１ビットである場合に、その１ビットのアドレスに関してノーマルセルアレイとリダンダンシーのセルアレイで物理アドレスに対する論理アドレスの割り付けを同じにする事を特徴とする。
【発明の効果】
【００１６】
以上説明したように、この発明によれば、歩留まりのよいリダンダンシーシステムを搭載した半導体記憶装置を小型に構成できる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を用いてこの発明の実施形態を説明する。図１は、半導体記憶装置のアドレスバスとリダンダンシーコントロール回路の概要を説明する図であり、図２は、リダンダンシーコントロール回路のフューズラッチ回路を説明する図であり、図３は、フューズラッチ回路に入力される制御信号の波形図であり、図４は、リダンダンシーコントロール回路の比較回路を説明する図である。以上の図面には，本発明の特徴部分を図示していないが、本発明と従来の構成の共通回路を構成する部分を示している。従って、同等の機能を有する他の構成も、本発明における同様の目的で採用することができる。
【００１８】
一般に、ＤＲＡＭでは、プログラムされた特定の入力アドレス時においてリダンダンシー用スペアエレメントを活性化するためにスペアエレメントのそれぞれに対し、図１に示されるリダンダンシーコントロール回路６が存在する。リダンダンシーコントロール回路６は、スペアエレメントを選択するために必要なアドレス数分のフューズラッチ回路（図２参照）からなるフューズラッチ回路群４と比較回路５（図４参照）から構成されている。
【００１９】
フューズラッチ回路は、図２に示されるように、フューズラッチイニシャライズ信号Ａがゲートに入力されるＰＭＯＳトランジスタＴｒ１、ソース／ドレインの一方がトランジスタＴｒ１のソース／ドレインの一方に接続され、他方がレーザーフューズ３に接続され、フューズラッチイニシャライズ信号Ｂがゲートに入力されるＮＭＯＳトランジスタＴｒ２と、入力側がトランジスタＴｒ１、Ｔｒ２のソース／ドレインの一方に接続されるインバータＩＮＶ１と、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとから構成され、ＮＭＯＳトランジスタのゲートがインバータＩＮＶ１の出力側に接続され、ＰＭＯＳトランジスタのゲートがインバータＩＮＶ１の入力側に接続されたトランスミッションゲートＴｒ３と、ＮＭＯＳトランジスタのゲートがトランスミッションゲートＴｒ３のＰＭＯＳトランジスタのゲート及びインバータＩＮＶ１の入力側に接続され、ＰＭＯＳトランジスタのゲートがインバータＩＮＶ１の出力側に接続されたトランスミッションゲートＴｒ４と、入力側がトランスミッションゲートＴｒ４のＰＭＯＳトランジスタのゲート及びインバータＩＮＶ１の出力側に接続され、出力側がインバータＩＮＶ１の入力側及びトランジスタＴｒ１、Ｔｒ２のソース／ドレインの一方に接続されるインバータＩＮＶ２とから構成されている。トランスミッションゲートＴｒ３にはアドレスＡＤＤ〈ｉ〉が入力され、ＦＯＵＴ〈ｉ〉が出力される。
【００２０】
トランスミッションゲートＴｒ４にはアドレスｂＡＤＤ〈ｉ〉（「ｂ」は、当該信号の反転信号（相補信号）を表わす。以下、同じである。）が入力され、ＦＯＵＴ〈ｉ〉が出力される。
【００２１】
比較回路５は、図４に示されるように、入力側のＮＡＮＤ回路とこれに直列接続された出力側のＮＯＴ回路から構成されている。フューズラッチ回路群４を構成するフューズラッチ回路にはアドレスバス（アドレス線）からローカル配線を介して相補的なアドレス信号ＡＤＤ〈ｉ〉、ｂＡＤＤ〈ｉ〉を入力するが、このためにはアドレスバス自体が相補的な信号であってもローカルに相補信号を生成しても構わない。フューズラッチ回路は、パワーオン時、図３のようなフューズラッチイニシャライズ信号Ａ、Ｂによってイニシャライズされる。アドレスが遷移すると、フューズの状態に応じてＡＤＤ〈ｉ〉又はｂＡＤＤ〈ｉ〉のどちらかがフューズラッチ回路の出力ＦＯＵＴ〈ｉ〉に接続される。
【００２２】
そして、比較回路において全てのＦＯＵＴ〈ｉ〉がハイ（又はロウ）になるようなアドレスが入力した場合にリダンダンシーエレメントイネーブル信号ＲＥＮＡＢＬＥが発生されてリダンダンシーエレメントを活性化する。又、リダンダンシーエレメント（スペアエレメント）のそれぞれに、複数のアドレスに対応した複数のフューズからなるフューズセットが存在する。
【００２３】
又、レーザーフューズ３は、図５に示したＤＲＡＭのレイアウトの例にあるように、ＤＲＡＭの各バンクのメモりアレイ７の傍らに参照番号３’の様に複数並んで配置されている。このレーザーフューズ３を、適宜レーザーによって溶断し、リダンダンシーエレメントのアドレスの各ビットをプログラムすることが出来る。
【００２４】
本発明は、ＤＲＡＭのこのレーザーフューズ３の一部を電気フューズに置き換えている。一般に、電気フューズは、絶縁膜を挟み二つの電極で形成された素子を含んでいる。この素子に選択的に高電圧を印可し、絶縁破壊を起こして導通状態にすることによってプログラムが行われる。この絶縁破壊によって選択的に導通する素子で、直接レーザーフューズ３を置き換えてもよいが、そうではなくこの絶縁破壊によって選択的に導通した素子によって導通状態が制御されるトランジスタ等の素子でレーザーフューズ３を置き換えてもよい。即ち、図６に示されているように、トランジスタ３ａでレーザーフューズ３を置き換えてもよいし、図７に示されているように、レーザーフューズ３を選択的に絶縁破壊を行う素子３ｂで直接置き換えてもよい。いずれにせよ、パッケージング後に現れる欠陥を救済する事が可能である。
【００２５】
ここでは、レーザーフューズ３を置き換える素子、即ち絶縁破壊によって選択的に導通した素子又は絶縁破壊によって選択的に導通した素子によって導通状態が制御されるトランジスタ等の素子を電気フューズエレメントと呼ぶことにする。このような電気フューズ技術ははよく知られ、例えばＵＳＰ５，３２４，６８１又は（ＵＳＰ５，１１０、７５４）に開示されている。
【００２６】
（１）第１の実施形態
一つのリダンダンシーエレメントがその領域内のいかなる不良エレメントをも置き換える事が出来る領域を、リダンダンシーエレメントに対する救済領域と言うが、メモリアレイの規模をＸ（Ｍｂ）、救済領域の規模をＹ（Ｍｂ）とすると、このメモリアレイに対する電気フューズエレメントは最低Ｘ／Ｙ個必要である。これは、パッケージング後の欠陥が何処に現れるかはわからない為、電気フューズエレメントがメモリアレイ全体をカバーしなければならないからである。
【００２７】
本発明の第１の実施形態においては、レーザーフューズと電気フューズを混載したリダンダンシーシステムにおいて、電気フューズをロウまたはカラムリダンダンシーのいずれかに組み込む際、リダンダンシーエレメントに対する救済領域が大きい方に電気フューズを組み込む。こうすれば、メモリアレイ全体をカバーする為の最低必要な電気フューズのエレメント数は少なくなるし、リダンダンシーエレメント数が一定ならば対応する救済領域が大きいほど救済効率が良くなるという事実を考慮すれば、結果として搭載しなければならない電気フューズエレメントの数を少なく出来るという効果がある。元々、このようなフューズの混載システムにおいては、電気フューズはパッケージング後に現れる少数の不良を救済する事を目的としている事から、電気フューズエレメントの数が多い必要はない。
【００２８】
また電気フューズをパッケージング後に現れる少数の不良を救済するだけに使う事を前提とすれば、アレイ全体をカバーする為に多くの電気フューズを搭載するということは、そのロウまたはカラムのリダンダンシーシステムにおけるる電気フューズエレメント数／レーザーフューズエレメント数数の割合が大きくなる
事につながるので、その電気フューズを混載している方のロウまたはカラムのリダンダンシーシステムにおいて、有効に使用できるレーザーフューズ数が相対的に少なくなってしまうという問題があるが、本発明は第１の実施形態はそれを回避する事も出来る。
【００２９】
さらに電気フューズのシステムがチップ面積を増大させる傾向がある事を考えれば、この実施形態では結果としてリダンダンシーシステム全体の面積を小さく抑えられるという効果も得られる。
【００３０】
（２）第２の実施形態
本発明の第２の実施形態は、ロウまたはカラムどちらかのリダンダンシーが、リダンダンシー用の別アレイになっている場合に、リダンダンシーの別アレイになっている方に電気フューズを組み込む。
【００３１】
まず図８は、別アレイになっていないリダンダンシーシステムのレイアウトの概略を現している。メモリアレイ全体が、いくつかのブロックに分割されそれらが救済領域になると同時に各ブロック内にノーマルエレメントと共にリダンダンシーエレメントを含む。そして、メモリアレイに隣接してノーマルおよびリダンダンシーエレメント様のロウまたはカラムデコーダ１１が配置される。この場合、フューズ、フューズラッチ回路、そしてリダンダンシーコントロール回路などのリダンダンシー回路１３は、リダンダンシーエレメントの近く、ノーマルおよびリダンダンシーエレメント用のロウまたはカラムデコーダに隣接して配置しないと相互間の配線が困難であるし、回路動作のスピードが悪化する可能性がある。またリダンダンシー回路はおおよそリダンダンシーエレメントを含むメモリーブロックの繰り返しピッチ内にレイアウトされるのが普通である。
【００３２】
こういった事は、別アレイになっていないリダンダンシーシステムに電気フューズを混載した場合も同様で、電気フューズに関係する回路（電気フューズ、フューズラッチ回路、リダンダンシーコントロール回路等）を何処に配置するかという点でも、レイアウト的に大きな制限を受けてしまう。レイアウト的に制限が多い事は一般的にチップ面積の増大につながる。又、電気フューズに関係する回路には、電気フューズ特有の回路、配線などが有るが、これらをメモりブロックごとにレーザーフューズ回路とともに分散配置することは無駄が多い。
【００３３】
またチップに内蔵された電気フューズの状態を変える為のコントロール回路は比較的大きな回路となるために、リダンダンシーエレメントの近く、メモリーブロックの繰り返しピッチ内にレイアウトする事は困難である事から、電気フューズに関係する回路と、電気フューズの状態を変える為のコントロール回路の配線が難しいという問題もある。
【００３４】
一方、図９は第２の実施形態の場合で、別アレイになっているリダンダンシーシステムに電気フューズを混載する。リダンダンシー用の別アレイ１５はノーマルアレイ１７の端に独立している為、電気フューズに関係する回路を何処に配置するかという点で自由度が大きい。つまり、リダンダンシー用のロウまたはカラムデコーダの近く、図のＡに配置したりＢに配置したり出来る。さらに電気フューズの状態を変える為の回路をＡまたはＢに配置された電気フューズに関係する回路の近くに配置する事が容易となり、相互間の配線が楽になるというメリットもある。このようにレイアウトの自由度が大きくなる事は、リダンダンシーシステム全体の面積を抑えられるという効果ももたらす。
【００３５】
また別アレイのリダンダンシーシステムは一般的にリダンダンシーエレメントに対する救済領域を大きく出来るので、第１実施形態で述べた効果も得られる。
【００３６】
（３）第３の実施形態
本発明の第３の実施形態では、レーザーフューズと電気フューズを混載したリダンダンシーシステムにおいて、電気フューズエレメントをロウまたはカラムリダンダンシーのいずれかに組み込む際、リダンダンシー回路（フューズ、フューズラッチ回路、リダンダンシーコントロール回路）がデコーダに隣接していない方のリダンダンシーに電気フューズを組み込む。
【００３７】
図１０は、本発明の第３の実施形態の場合で、カラムリダンダンシー回路３７は、ノーマルリダンダンシー回路のカラムデコーダ３３に隣接して配置されるのに対して、ローリダンダンシー回路は、ローデコーダ３１には隣接せず、このローリダンダンシーに電気フューズが組み込まれている。デコーダに隣接するカラムデコーダに関しては、第２の実施形態のところで述べたようなレイアウト的な制限が大きくなるが、アレイの端に独立しているローリダンダンシー回路は、第２の実施形態のところで述べた効果と同様に、レイアウトの自由度が大きくなるので、リダンダンシーシステム全体の面積を押さえられるという効果が得られる。
【００３８】
又、「隣接していない」とは、リダンダンシー回路からデコーダへのコントロール信号３９が、図１０の様に、複数のデコーダを横断する形で配置されているということである。
【００３９】
（４）第４の実施形態
本発明の第４の実施形態では、レーザーフューズと電気フューズを混載したリダンダンシーシステムにおいて、電気フューズエレメントをロウまたはカラムリダンダンシーのいずれかに組み込む際、電気フューズエレメントで置き換えなければならない欠陥を含むエレメントが、レーザーフューズエレメントを使って既に置き換えられたリダンダンシーエレメントである可能性が低い方に電気フューズを組み込む。
【００４０】
パッケージング後に現れる欠陥は何処に現れるかはわからないので、その欠陥がレーザーフューズエレメントを使って既に置き換えられたリダンダンシーエレメントに含まれる可能性がある。既に不良エレメントを置き換えているレーザーフューズエレメントをさらに電気フューズエレメントで置き換えられる様にする事は、回路を複雑にし結果としてチップサイズを大きくしてしまうので、一般に不良エレメントを置き換えているレーザーフューズエレメントをさらに電気フューズエレメントで置き換えられない。したがってそのような確立が低くなるようにする事で、製品の歩留まりの低下を抑える事が出来る。
【００４１】
具体的には、救済領域内の総エレメント数をｔ本とし、その救済領域に対応するリダンダンシーレーザーフューズエレメントの数をｕ本とすれば、レーザーフューズエレメント全てを救済に使用している場合を仮定すると、パッケージング後に現れる欠陥がレーザーフューズエレメントを使って既に置き換えられたリダンダンシーエレメントに含まれる可能性はｕ／ｔという事になる。ロウまたはカラムリダンダンシーにおいてこの数値が低い方に、電気フューズを組み込めば良い。
【００４２】
（５）第５の実施形態
本発明の第５の実施形態は、ある救済領域に対するリダンダンシーシステムが複数のレーザーフューズエレメントと複数の電気フューズエレメントの両方を含む場合に、それぞれのリダンダンシーエレメントに対する複数のフューズからなるフューズセットに関して、複数の電気フューズによるリダンダンシーエレメントのうち少なくとも２つのエレメントに対するフューズセットを隣接して配置する。ここでの隣接するフューズセットとはフューズ自身でもよいし、それぞれに対応するフューズラッチ回路でも良い。
【００４３】
図１１は、本発明とは異なり複数の電気フューズエレメントに対するフューズセットの各々が、隣接して配置されない場合、つまり分散配置される場合を表している。この場合、電気フューズの状態を変える為のコントロール回路２３から分散されたそれぞれの電気フューズに関係する回路２１（電気フューズ、対応するフューズラッチ回路、リダンダンシーコントロール回路等）へコントロール信号を配線しなければならない。
【００４４】
それに対して図１２は、本発明の場合で複数（図１２では２つ）の電気フューズによるリダンダンシーエレメントのうち少なくとも２つのエレメントに対するフューズセットを隣接して配置している。こうすれば、電気フューズの状態を変える為のコントロール回路２３から電気フューズに関係する回路へのコントロール信号を、図中のａ）もしくはｂ）の様にまとめる事が出来るので、レイアウトが容易であり、チップ面積が小さくなる効果もある。
【００４５】
また図１２は説明を簡単にする為、それぞれのリダンダンシーエレメントに対するフューズセットをまとめてレイアウトする場合（grouped fuse set）を示しているが、あるアドレスに対応する複数のフューズを複数のフューズセットから抜き出し、それらを隣接して配置する場合（distributed fusee set）でも同様の効果が得られる。
【００４６】
例えば、図面で説明すれば、図１３は、それぞれのリダンダンシーエレメントに対するフューズセットＡｎ．．．．Ａｏをまとめてレイアウトしている場合を示している。それに対して、図１４は、あるアドレスに対応する複数のフューズＡｏ．．．．Ａｏ乃至Ａｎ．．．．Ａｎを複数のフューズセットから抜き出し、それらを隣接して配置する場合を示している。
【００４７】
即ち、本発明では、あるアドレスに対応する複数の電気フューズ（または対応するフューズラッチ回路）が隣り合わない様に分散配置するのではなく、あるアドレスに対応する複数の電気フューズ（または対応するフューズラッチ回路）のうち少なくとも２つを隣り合わせに配置するという事である。
【００４８】
図１５（Ｂ）は、図４において電気フューズの状態を変える為のコントロール回路からの信号を図１５（Ａ）の様にフューズの並びの横から配置する場合の拡大図で、レーザーフューズ部２９ｌはレーザーで溶断する必要性から、フューズの上下には他の信号線を配置できないが、電気フューズ部では多層配線を駆使できるので、電気フューズ２９ｅの状態を変える為のコントロール回路からの信号線２７をフューズ部を横断して配線する事が出来る。そしてうまくレイアウトすれば、それら全ての信号線をレーザーフューズの高さの間に配線する事が出来る。
【００４９】
例えば図１５（Ｂ）は複数のレーザーフューズが背合わせにレイアウトされている場合に、その一方のフューズの並びの端にまとまって電気フューズが配置されている場合を示しているが、もし電気フューズの状態を変える為のコントロール回路からの信号がレーザーフューズの高さの間に配線できれば、背合わせになっているレーザーフューズ同士を最小の距離で配線できるので、電気フューズを混載する事によるチップ面積の増加を最小限に抑えられる。
【００５０】
（６）第６の実施形態
図１６は、本発明の第６の実施形態で、ロウリダンダンシーフューズとカラムリダンダンシーフューズを背合わせに配置する場合に、ロウリダンダンシー用のフューズの並びにあるギャップとカラムリダンダンシー用のフューズの並びにあるギャップを揃える。特別な場合には、一方のレイアウトのギャップの繰り返しピッチを他方のレイアウトのギャップの繰り返しピッチの整数倍にする。尚、ここで「背合わせ」とは、２段のフューズエレメントの並びの間には、機能回路が置かれないという意味である。言い替えれば、並びの間には、ウェルコンタクトであるガードリングや配線などしか置かれていないということである。
【００５１】
即ち、ロウリダンダンシーフューズとカラムリダンダンシーフューズを背合わせに配置する場合には、ロウリダンダンシーとカラムリダンダンシーではフューズの総数が異なる為、たとえ両者のフューズの並びにギャップがあったとしてもギャップの位置が食い違っていると、両者の間に信号線を通す事は困難であるが、図１７の様に、ロウリダンダンシー用のフューズの並びにあるギャップとカラムリダンダンシー用のフューズの並びにあるギャップを揃えれば、ロウリダンダンシー側に走っているロウアドレス信号ＡＲｎを、その揃えたギャップを通してカラムリダンダンシー側で使用する事が出来る。
【００５２】
従って、わざわざカラムリダンダンシー側に別のロウアドレス信号を走らす必要が無いのでその分チップサイズを小さくする事が出来る。また、レイアウトにおける一方のギャップの繰り返しピッチをもう一方のギャップの繰り返しピッチの整数倍にすれば、通すロウアドレス信号のレイアウトが楽になるし、ギャップが微妙にずれても配線が通せるように両者のギャップの大きさに余裕を持たせる必要が無いのでギャップの大きさをミニマムに抑えられる。ギャップの大きさをミニマムに抑えられるという事は、リダンダンシー回路全体の大きさを小さく出来たり、限られたエリアにより多くのフューズを並べられるという効果が得られる。
【００５３】
この様にカラムリダンダンシーで利用されるロウアドレス信号を、ロウ及びカラムリダンダンシーで共用する際、利用されるロウアドレス信号線は、ロウリダンダンシー内を走る複数のロウアドレス信号線内ではよりカラムリダンダンシー側に配置すれば、ギャップを通すローカル配線の長さを抑えられるのでそのグローバルなロウアドレス信号線の寄生容量を抑える事が出来るし、さらにロウリダンダンシー側でリドライブした信号をギャップに通せば寄生容量は更に抑える事が出来る。
【００５４】
尚、カラムリダンダンシーでロウアドレス信号が利用される例としては次のような場合がある。即ち、図１７の様に、一本のスペアＣＳＬをロウアドレスで分割して使用することにより、不良カラムセレクトラインをリダンダンシーのスペアカラムセレクトラインで置き換える場合である。図１７では、二つのロウアドレスＲＡＰ＜ｘ＞，ＲＡＰ＜ｙ＞で一本のスペアＣＳＬを４分割してしようとしている。ここで、カラムダンダンシーシステムでロウアドレスが必要になる。この様にすることで、一本のスペアＣＳＬで、最大４本の不良を救済できる。
【００５５】
（７）第７の実施形態
本発明の第７の実施形態を図１８を用いながら説明する。図１８は、１／２ピッチセルアレイのアレイ構成を表わした図である。メモリセルはチップに入力されたデータ状態（極性）と実際にセルに書き込まれるデータ状態（極性）が一致するかどうかに応じて２種類に分けられ、図１８においてその２種類は、Ｔ(True)セル及びＣ(Complement)セルで表わされている。１／２ピッチセルアレイでは、この様なデータ状態の物理的な最小の繰り返し単位はワード線４（=２２)本分であり、この事は各セルが、ＴセルなのかＣセルなのかの判定が、ワード線に対する２ビットの物理アドレス(APP11,APP00)の組み合わせで判定できる事を表わしている。
【００５６】
今、ノーマルアレイにおいて物理的なロウアドレス(APP11,APP00)とチップに入力されるアドレスである論理アドレス(ALL11,ALL00)が一致していて、リダンダンシーの置き換え単位がワード線２本である場合を考える。またリダンダンシーセルもノーマルアレイと同じアレイ構成になっている。つまり、論理アドレスALL00＝APP00の割り当て順番が同一である。リダンダンシーのスペアワード線を選択する際、入力アドレスALL00に応じてリダンダンシーのスペアワード線２本のうち１本を選択する訳だが、このALL00をリダンダンシーセルの物理アドレスRAPP00に一致させると置き換えの前後で、セルのデータ状態が反転しまう場合が起こるという問題がある。
【００５７】
具体的にはＡの位置のノーマル２本をＡの位置のスペア２本で置き換えたり、Ｂの位置のノーマル２本をＢの位置のスペア２本で置き換えれば、問題ないがＡをＢで置き換えたり、ＢをＡで置き換えたりするとデータ状態は反転する。たとえばＡ位置の２本のノーマルワード線において、ALL00=1 とすればそれはＴセルが選ばれる訳だが、これをＢの位置のスペアの物理アドレスRAPP00に一致させるとＣセルが選ばれてしまう。
【００５８】
これはノーマルセルに物理的なＨＨレベルを書き込もうとしていた場合にリダンダンシーセルに物理的にははＬＬレベルが書かれしまったりする事を意味する。
【００５９】
これは、ポーズテストのように、全てのセルに同一の極性のレベルを書き込みたい時に問題となり、テスト時間が増えるという問題が有る。また、このようなデータ状態の反転を避ける為に、Ａの位置のノーマルはＡの位置のスペアで置き換えたり、Ｂの位置のノーマルはＢの位置のスペアで置き換える様にするというように、置き換え方に制限を加える事も出来るがそうすると、リダンダンシー効率が低くなってしまうという問題がある。
【００６０】
そこで本発明の第６の実施形態では、ノーマルセルの最下位から２番面の物理アドレスAPP11とそれを置き換えるスペアセルの最下位から２番目の物理アドレスRAPP11が一致しない場合には、最下位アドレスAPP00（これは論理アドレスALL00に一致している）を反転した値が、２本のうち１本のスペアワード線を選択する為の最下位物理アドレスRAPP00の値と一致するように対応させる。この様にする事で置き換えの前後でデータ状態が反転することを防ぎ、かつリダンダンシー効率の低下を避けられる。図１９は、これを実現する為の回路である。
【００６１】
（８）実施形態８
実施形態８では、ノーマルアレイにおける物理的なロウアドレス(APP11,APP00)とチップに入力されるアドレスである論理アドレス(ALL11,ALL00)が一致していたので、各セルが、ＴセルなのかＣセルなのかの判定が、ワード線に対する２ビットの物理アドレス(APP11,APP00)の組み合わせで判定できたが、実施形態８では、論理ロウアドレスALL00１ビットでビット状態が判定できるように論理アドレスの割付を図２０の様に変更している。この様にする事で、ALL00１ビットの状態で選ばれるセルがＴセルかＣセルかを判定できる。
【００６２】
図２１は１／４ピッチセルアレイの場合の論理アドレスの割付け方を表わしていて、Ａ側のセンスアンプに接続するセルでは、ALL11（＝APP11）１ビットで、Ｂ側のセンスアンプに接続するセルでは、ALL00１ビットでビット状態を判定できる。
【００６３】
セルアレイのデータ状態の物理的な最小繰り返し単位が２ｎである場合には、ｎビットの物理アドレスでＴセルかＣセルかを判定できる訳だが、ｎビットより少ないｍビットの論理アドレスでデータ状態が判定できるように、セルアレイにおける論理アドレスの割付（ビットマップ）をすると、ビット数が少ない分、データ状態の判定が簡略化できる。特開平８−１９５０９９（［請求項１０］、図１７）では、アドレスによりセルのデータ状態を判定し入力データがセルに巻き込まれる物理的なデータ状態に一致させるシステムが提案されているが、この様なシステムにおいて上記の様にデータ状態の判定が簡略化できることは、判定のスピートが早くできるし、回路のレイアウト面積を抑える事が可能となる。
【００６４】
さらに図２０でリダンダンシーの置き換え単位をワード線２本とした場合に、リダンダンシーのメモリアレイにおける物理アドレスに対する論理アドレスALL0１ビットの割付け順をノーマルアレイにおける物理アドレスに対する論理アドレスALL00１ビットの割付け順と同じにすれば、置き換えの前後でデータ状態の反転は起こらない。この様に本実施形態では、リダンダンシーの置き換え単位内の各々のワード線を選ぶ（区別する）為のアドレスに関して、実施形態７の様に条件によりその入力アドレス（論理アドレス）を変換して（反転して）リダンダンシーのアレイにおける物理アドレスに対応させる必要がなく、入力論理アドレスALL00をそのままリダンダンシーのメモリアレイにおける論理アドレスALL00として使う事が出来る。したがって実施形態７よりもはるかに簡単に置き換えの前後でデータ状態の反転を防ぐ事が可能となる。これがリダンダンシー選択のスピード及び回路面積に関して有利である事は明らかである。
【００６５】
本実施形態の特徴を一般的な言葉で述べれば、ビットマップがｎビットより少ないｍビットの論理アドレスでデータ状態が判定できる様になっていてリダンダンシーの置き換え単位が２ｍである場合に、２ｍのそれぞれを選ぶｍビットのアドレスに関して、ノーマルセルアレイとリダンダンシーのセルアレイで物理アドレスに対する論理アドレスの割り付けを同じにすることで、ｍビットの論理アドレスをそのまま２ｍのリダンダンシーエレメントから各々を選択するのに使用できるという事である。またここで２ｍのリダンダンシーの置き換え単位は必ずしも物理的に連続するものである必要はない。
【図面の簡単な説明】
【００６６】
【図１】半導体記憶装置のアドレスバスとリダンダンシーコントロール回路の概要を説明する図。
【図２】リダンダンシーコントロール回路のフューズラッチ回路を説明する図。
【図３】フューズラッチ回路に入力される制御信号の波形図。
【図４】リダンダンシーコントロール回路の比較回路を説明する図。
【図５】ＤＲＡＭのレイアウトの例を説明する図。
【図６】トランジスタでレーザーフューズを置き換えた例を説明する図。
【図７】絶縁破壊素子でレーザーフューズを置き換えた例を説明する図。
【図８】別アレイになっていないリダンダンシーシステムのレイアウトの概略を示す図。
【図９】第２の実施形態を示す図。
【図１０】第３の実施形態を示す図。
【図１１】複数の電気フューズエレメントに対するフューズセットの各々が、隣接して配置されない場合を示す図。
【図１２】複数の電気フューズによるリダンダンシーエレメントのうち少なくとも２つのエレメントに対するフューズセットを隣接して配置している場合を示す図。
【図１３】それぞれのリダンダンシーエレメントに対するフューズセットをまとめてレイアウトしている場合を示す図。
【図１４】あるアドレスに対応する複数のフューズを複数のフューズセットから抜き出し、それらを隣接して配置する場合を示す図。
【図１５】図１２において電気フューズの状態を変える為のコントロール回路からの信号をフューズの並びの横から配置する場合を示す図。
【図１６】図１６は第６の実施形態を示す図。
【図１７】一本のスペアＣＳＬをロウアドレスで分割して使用する場合の図。
【図１８】１／２ピッチセルアレイのアレイ構成を表わした図。
【図１９】第７の実施形態を示す図。
【図２０】第８の実施形態を示す図。
【図２１】第８の実施形態を示す図。
【符号の説明】
【００６７】
１ 論理ロウアドレス
２ スペアワード線 ３ レーザーフューズ
３ａ トランジスタ
３ｂ 絶縁破壊素子
４ フューズラッチ回路群
５ 比較回路
６ リダンダンシーコントロール回路
７ メモりアレイ
１１ カラムデコーダ又はローデコーダ
１３ リダンダンシー回路
１５ 別アレイ
１７ ノーマルアレイ
２３ コントロール回路
２７ 信号線
【技術分野】
【０００１】
本発明は、半導体記憶装置のリダンダンシーシステムに関し、特にレーザーフューズと電気フューズが混載されたシステムに使用されるものである。
【背景技術】
【０００２】
半導体メモリーにおいて、歩留まりを向上させる為に不良エレメントをリダンダンシーエレメントで置き換えるリダンダンシーシステムが利用されてきた。リダンダンシーシステムにおいては、不良エレメントのアドレスを記憶しなければならないが、アドレスを記憶する方法としてフューズが利用されていて、その種類としてはレーザーによってフューズを溶断するレーザーフューズが主流である。これは、レーザーフューズだとフューズの状態を変える為の回路（装置）をチップ内部に備える必要が無い事と、レーザーフューズの技術がブロウ装置を含めて確立された技術である事による。リダンダンシーによる欠陥救済の手順は、まずウェハ段階でテストを実施し、パッケージング前にフューズをブロウすることにより、欠陥を含むエレメントのアドレスをプログラミングする。
【０００３】
一方、パッケージング後に電気的にフューズの状態を変える事が出来る電気フューズの技術も、にわかに脚光を浴びてきている。これは、電気フューズでは、フューズの状態を変える為の回路（装置）がチップに内蔵されている為、パッケージング後に現れる欠陥を救済する事が可能であるという特徴を有している。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、ウェハ段階でテストを実施し、リダンダンシーによる欠陥救済が行われているにも係わらず、パッケージ製品に不良が発生する事がある。その原因としては、１）システム上、リダンダンシーエレメントをテストできない様になっているケース。２）ウェハレベルのテストがパッケージング後のテストを全て網羅していないケース。３）シンクロナスＤＲＡＭやラムパスＤＲＡＭの様な高速ＤＲＡＭなどにおいて、もともと回路動作にマージンが少ない為、パッケージング前後のわずかな条件の違いだけでも不良してしまうケース。等が考えられる。現在主流であるレーザーフューズの欠点は、パッケージング後には、フューズを溶断できないため、このようにパッケージング後に欠陥が現れた場合、そのチップは救済できないという事がある。
【０００５】
この様な問題は、パッケージング後に電気的にフューズの状態を変える事が出来る電気フューズの技術によって克服可能である。しかしながら、その電気フューズ技術にもフューズの状態を変える為の回路（装置）をチップに内蔵しなければならない事と、フューズ自身がレーザーフューズの様に特定の配線層の単純な並びでなかったりする為にリダンダンシー回路全体の面積が大きくなるという問題がある。
【０００６】
従って、本発明は、上記従来の問題点を克服し、歩留まりが高く占有面積の小さいリダンダンシーシステムを搭載した半導体記憶装置を提供することを目的としたものである。
【課題を解決するための手段】
【０００７】
即ち、上記目的を達成するため本発明による半導体記憶装置は、複数のフューズの並びにおいて、少なくとも二つのフューズの並びを背合わせに配置するリダンダンシーシステムにおいて、その背合わせに配置された二段のフューズの並びに関して、一方のフューズの並びにあるギャップと他方のフューズの並びにあるギャップが揃えられている事を特徴とする。
【０００８】
又、好適な実施例では、前記二段のフューズの並びの一方がロウリダンダンシー用のフューズであり他方がカラムリダンダンシー用のフューズである事を特徴とする。
【０００９】
更に、本発明による半導体記憶装置の別の様相によれば、前記一方のフューズの並びにあるギャップの繰り返しピッチが他方のフューズの並びにあるギャップの繰り返しピッチの整数倍であることを特徴とする。
【００１０】
更に、本発明による半導体記憶装置の別の様相によれば、ノーマルアレイの最下位２ビットの物理ロウアドレスと論理アドレスが一致していて、リダンダンシーの置き換え単位がワード線２本である場合に、ノーマルセルの最下位から２番目のアドレスの値とそれを置き換えるスペアセルの最下位から２番目の物理アドレスの値が一致しない場合には、ノーマルセルの最下位アドレスを反転した値がスペアセルを選択する為の最下位物理アドレスの値に一致する様に対応させ、ノーマルセルの最下位から２番目の物理アドレスとスペアセルの最下位から２番目の物理アドレスの値が一致する場合にはノーマルセルの最下位アドレスの値をそのままスペアセルの最下位物理アドレスの値に一致する様に対応させる事を特徴とする。
【００１１】
又、好適な実施例では、対象となるメモりアレイが１／２ピッチセルアレイである事を特徴とする。
【００１２】
更に、本発明による半導体記憶装置の別の様相によれば、セルアレイのデータ状態の物理的な最小繰り返し単位が２ｎである場合に、ｎビット（ｎは自然数）より少ないｍビット（ｍは自然数）の論理アドレスでデータ状態が判定できるように、セルアレイにおける物理アドレスに対する論理アドレスの割付けをする事を特徴とする。
【００１３】
更に、本発明による半導体記憶装置の別の様相によれば、リダンダンシーの置き換え単位が２ｍであり、２ｍのそれぞれを選ぶｍビットのアドレスが前記データ状態を判定するｍビットである場合に、そのｍビットのアドレスに関してノーマルセルアレイとリダンダンシーのセルアレイで物理アドレスに対する論理アドレスの割り付けを同じにする事を特徴とする。
【００１４】
更に、本発明による半導体記憶装置の別の様相によれば、１／２ピッチセルアレイにおいて、論理ロウアドレス１ビットで各セルのビット状態が判定できる様に物理アドレスに対する論理アドレスの割付けをする事を特徴とする半導体記憶装置。
【００１５】
又、好適な実施例では、リダンダンシーの置き換え単位がワード線２本であり、２本のそれぞれを選ぶ１ビットのアドレスが前記データ状態を判定する１ビットである場合に、その１ビットのアドレスに関してノーマルセルアレイとリダンダンシーのセルアレイで物理アドレスに対する論理アドレスの割り付けを同じにする事を特徴とする。
【発明の効果】
【００１６】
以上説明したように、この発明によれば、歩留まりのよいリダンダンシーシステムを搭載した半導体記憶装置を小型に構成できる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を用いてこの発明の実施形態を説明する。図１は、半導体記憶装置のアドレスバスとリダンダンシーコントロール回路の概要を説明する図であり、図２は、リダンダンシーコントロール回路のフューズラッチ回路を説明する図であり、図３は、フューズラッチ回路に入力される制御信号の波形図であり、図４は、リダンダンシーコントロール回路の比較回路を説明する図である。以上の図面には，本発明の特徴部分を図示していないが、本発明と従来の構成の共通回路を構成する部分を示している。従って、同等の機能を有する他の構成も、本発明における同様の目的で採用することができる。
【００１８】
一般に、ＤＲＡＭでは、プログラムされた特定の入力アドレス時においてリダンダンシー用スペアエレメントを活性化するためにスペアエレメントのそれぞれに対し、図１に示されるリダンダンシーコントロール回路６が存在する。リダンダンシーコントロール回路６は、スペアエレメントを選択するために必要なアドレス数分のフューズラッチ回路（図２参照）からなるフューズラッチ回路群４と比較回路５（図４参照）から構成されている。
【００１９】
フューズラッチ回路は、図２に示されるように、フューズラッチイニシャライズ信号Ａがゲートに入力されるＰＭＯＳトランジスタＴｒ１、ソース／ドレインの一方がトランジスタＴｒ１のソース／ドレインの一方に接続され、他方がレーザーフューズ３に接続され、フューズラッチイニシャライズ信号Ｂがゲートに入力されるＮＭＯＳトランジスタＴｒ２と、入力側がトランジスタＴｒ１、Ｔｒ２のソース／ドレインの一方に接続されるインバータＩＮＶ１と、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとから構成され、ＮＭＯＳトランジスタのゲートがインバータＩＮＶ１の出力側に接続され、ＰＭＯＳトランジスタのゲートがインバータＩＮＶ１の入力側に接続されたトランスミッションゲートＴｒ３と、ＮＭＯＳトランジスタのゲートがトランスミッションゲートＴｒ３のＰＭＯＳトランジスタのゲート及びインバータＩＮＶ１の入力側に接続され、ＰＭＯＳトランジスタのゲートがインバータＩＮＶ１の出力側に接続されたトランスミッションゲートＴｒ４と、入力側がトランスミッションゲートＴｒ４のＰＭＯＳトランジスタのゲート及びインバータＩＮＶ１の出力側に接続され、出力側がインバータＩＮＶ１の入力側及びトランジスタＴｒ１、Ｔｒ２のソース／ドレインの一方に接続されるインバータＩＮＶ２とから構成されている。トランスミッションゲートＴｒ３にはアドレスＡＤＤ〈ｉ〉が入力され、ＦＯＵＴ〈ｉ〉が出力される。
【００２０】
トランスミッションゲートＴｒ４にはアドレスｂＡＤＤ〈ｉ〉（「ｂ」は、当該信号の反転信号（相補信号）を表わす。以下、同じである。）が入力され、ＦＯＵＴ〈ｉ〉が出力される。
【００２１】
比較回路５は、図４に示されるように、入力側のＮＡＮＤ回路とこれに直列接続された出力側のＮＯＴ回路から構成されている。フューズラッチ回路群４を構成するフューズラッチ回路にはアドレスバス（アドレス線）からローカル配線を介して相補的なアドレス信号ＡＤＤ〈ｉ〉、ｂＡＤＤ〈ｉ〉を入力するが、このためにはアドレスバス自体が相補的な信号であってもローカルに相補信号を生成しても構わない。フューズラッチ回路は、パワーオン時、図３のようなフューズラッチイニシャライズ信号Ａ、Ｂによってイニシャライズされる。アドレスが遷移すると、フューズの状態に応じてＡＤＤ〈ｉ〉又はｂＡＤＤ〈ｉ〉のどちらかがフューズラッチ回路の出力ＦＯＵＴ〈ｉ〉に接続される。
【００２２】
そして、比較回路において全てのＦＯＵＴ〈ｉ〉がハイ（又はロウ）になるようなアドレスが入力した場合にリダンダンシーエレメントイネーブル信号ＲＥＮＡＢＬＥが発生されてリダンダンシーエレメントを活性化する。又、リダンダンシーエレメント（スペアエレメント）のそれぞれに、複数のアドレスに対応した複数のフューズからなるフューズセットが存在する。
【００２３】
又、レーザーフューズ３は、図５に示したＤＲＡＭのレイアウトの例にあるように、ＤＲＡＭの各バンクのメモりアレイ７の傍らに参照番号３’の様に複数並んで配置されている。このレーザーフューズ３を、適宜レーザーによって溶断し、リダンダンシーエレメントのアドレスの各ビットをプログラムすることが出来る。
【００２４】
本発明は、ＤＲＡＭのこのレーザーフューズ３の一部を電気フューズに置き換えている。一般に、電気フューズは、絶縁膜を挟み二つの電極で形成された素子を含んでいる。この素子に選択的に高電圧を印可し、絶縁破壊を起こして導通状態にすることによってプログラムが行われる。この絶縁破壊によって選択的に導通する素子で、直接レーザーフューズ３を置き換えてもよいが、そうではなくこの絶縁破壊によって選択的に導通した素子によって導通状態が制御されるトランジスタ等の素子でレーザーフューズ３を置き換えてもよい。即ち、図６に示されているように、トランジスタ３ａでレーザーフューズ３を置き換えてもよいし、図７に示されているように、レーザーフューズ３を選択的に絶縁破壊を行う素子３ｂで直接置き換えてもよい。いずれにせよ、パッケージング後に現れる欠陥を救済する事が可能である。
【００２５】
ここでは、レーザーフューズ３を置き換える素子、即ち絶縁破壊によって選択的に導通した素子又は絶縁破壊によって選択的に導通した素子によって導通状態が制御されるトランジスタ等の素子を電気フューズエレメントと呼ぶことにする。このような電気フューズ技術ははよく知られ、例えばＵＳＰ５，３２４，６８１又は（ＵＳＰ５，１１０、７５４）に開示されている。
【００２６】
（１）第１の実施形態
一つのリダンダンシーエレメントがその領域内のいかなる不良エレメントをも置き換える事が出来る領域を、リダンダンシーエレメントに対する救済領域と言うが、メモリアレイの規模をＸ（Ｍｂ）、救済領域の規模をＹ（Ｍｂ）とすると、このメモリアレイに対する電気フューズエレメントは最低Ｘ／Ｙ個必要である。これは、パッケージング後の欠陥が何処に現れるかはわからない為、電気フューズエレメントがメモリアレイ全体をカバーしなければならないからである。
【００２７】
本発明の第１の実施形態においては、レーザーフューズと電気フューズを混載したリダンダンシーシステムにおいて、電気フューズをロウまたはカラムリダンダンシーのいずれかに組み込む際、リダンダンシーエレメントに対する救済領域が大きい方に電気フューズを組み込む。こうすれば、メモリアレイ全体をカバーする為の最低必要な電気フューズのエレメント数は少なくなるし、リダンダンシーエレメント数が一定ならば対応する救済領域が大きいほど救済効率が良くなるという事実を考慮すれば、結果として搭載しなければならない電気フューズエレメントの数を少なく出来るという効果がある。元々、このようなフューズの混載システムにおいては、電気フューズはパッケージング後に現れる少数の不良を救済する事を目的としている事から、電気フューズエレメントの数が多い必要はない。
【００２８】
また電気フューズをパッケージング後に現れる少数の不良を救済するだけに使う事を前提とすれば、アレイ全体をカバーする為に多くの電気フューズを搭載するということは、そのロウまたはカラムのリダンダンシーシステムにおけるる電気フューズエレメント数／レーザーフューズエレメント数数の割合が大きくなる
事につながるので、その電気フューズを混載している方のロウまたはカラムのリダンダンシーシステムにおいて、有効に使用できるレーザーフューズ数が相対的に少なくなってしまうという問題があるが、本発明は第１の実施形態はそれを回避する事も出来る。
【００２９】
さらに電気フューズのシステムがチップ面積を増大させる傾向がある事を考えれば、この実施形態では結果としてリダンダンシーシステム全体の面積を小さく抑えられるという効果も得られる。
【００３０】
（２）第２の実施形態
本発明の第２の実施形態は、ロウまたはカラムどちらかのリダンダンシーが、リダンダンシー用の別アレイになっている場合に、リダンダンシーの別アレイになっている方に電気フューズを組み込む。
【００３１】
まず図８は、別アレイになっていないリダンダンシーシステムのレイアウトの概略を現している。メモリアレイ全体が、いくつかのブロックに分割されそれらが救済領域になると同時に各ブロック内にノーマルエレメントと共にリダンダンシーエレメントを含む。そして、メモリアレイに隣接してノーマルおよびリダンダンシーエレメント様のロウまたはカラムデコーダ１１が配置される。この場合、フューズ、フューズラッチ回路、そしてリダンダンシーコントロール回路などのリダンダンシー回路１３は、リダンダンシーエレメントの近く、ノーマルおよびリダンダンシーエレメント用のロウまたはカラムデコーダに隣接して配置しないと相互間の配線が困難であるし、回路動作のスピードが悪化する可能性がある。またリダンダンシー回路はおおよそリダンダンシーエレメントを含むメモリーブロックの繰り返しピッチ内にレイアウトされるのが普通である。
【００３２】
こういった事は、別アレイになっていないリダンダンシーシステムに電気フューズを混載した場合も同様で、電気フューズに関係する回路（電気フューズ、フューズラッチ回路、リダンダンシーコントロール回路等）を何処に配置するかという点でも、レイアウト的に大きな制限を受けてしまう。レイアウト的に制限が多い事は一般的にチップ面積の増大につながる。又、電気フューズに関係する回路には、電気フューズ特有の回路、配線などが有るが、これらをメモりブロックごとにレーザーフューズ回路とともに分散配置することは無駄が多い。
【００３３】
またチップに内蔵された電気フューズの状態を変える為のコントロール回路は比較的大きな回路となるために、リダンダンシーエレメントの近く、メモリーブロックの繰り返しピッチ内にレイアウトする事は困難である事から、電気フューズに関係する回路と、電気フューズの状態を変える為のコントロール回路の配線が難しいという問題もある。
【００３４】
一方、図９は第２の実施形態の場合で、別アレイになっているリダンダンシーシステムに電気フューズを混載する。リダンダンシー用の別アレイ１５はノーマルアレイ１７の端に独立している為、電気フューズに関係する回路を何処に配置するかという点で自由度が大きい。つまり、リダンダンシー用のロウまたはカラムデコーダの近く、図のＡに配置したりＢに配置したり出来る。さらに電気フューズの状態を変える為の回路をＡまたはＢに配置された電気フューズに関係する回路の近くに配置する事が容易となり、相互間の配線が楽になるというメリットもある。このようにレイアウトの自由度が大きくなる事は、リダンダンシーシステム全体の面積を抑えられるという効果ももたらす。
【００３５】
また別アレイのリダンダンシーシステムは一般的にリダンダンシーエレメントに対する救済領域を大きく出来るので、第１実施形態で述べた効果も得られる。
【００３６】
（３）第３の実施形態
本発明の第３の実施形態では、レーザーフューズと電気フューズを混載したリダンダンシーシステムにおいて、電気フューズエレメントをロウまたはカラムリダンダンシーのいずれかに組み込む際、リダンダンシー回路（フューズ、フューズラッチ回路、リダンダンシーコントロール回路）がデコーダに隣接していない方のリダンダンシーに電気フューズを組み込む。
【００３７】
図１０は、本発明の第３の実施形態の場合で、カラムリダンダンシー回路３７は、ノーマルリダンダンシー回路のカラムデコーダ３３に隣接して配置されるのに対して、ローリダンダンシー回路は、ローデコーダ３１には隣接せず、このローリダンダンシーに電気フューズが組み込まれている。デコーダに隣接するカラムデコーダに関しては、第２の実施形態のところで述べたようなレイアウト的な制限が大きくなるが、アレイの端に独立しているローリダンダンシー回路は、第２の実施形態のところで述べた効果と同様に、レイアウトの自由度が大きくなるので、リダンダンシーシステム全体の面積を押さえられるという効果が得られる。
【００３８】
又、「隣接していない」とは、リダンダンシー回路からデコーダへのコントロール信号３９が、図１０の様に、複数のデコーダを横断する形で配置されているということである。
【００３９】
（４）第４の実施形態
本発明の第４の実施形態では、レーザーフューズと電気フューズを混載したリダンダンシーシステムにおいて、電気フューズエレメントをロウまたはカラムリダンダンシーのいずれかに組み込む際、電気フューズエレメントで置き換えなければならない欠陥を含むエレメントが、レーザーフューズエレメントを使って既に置き換えられたリダンダンシーエレメントである可能性が低い方に電気フューズを組み込む。
【００４０】
パッケージング後に現れる欠陥は何処に現れるかはわからないので、その欠陥がレーザーフューズエレメントを使って既に置き換えられたリダンダンシーエレメントに含まれる可能性がある。既に不良エレメントを置き換えているレーザーフューズエレメントをさらに電気フューズエレメントで置き換えられる様にする事は、回路を複雑にし結果としてチップサイズを大きくしてしまうので、一般に不良エレメントを置き換えているレーザーフューズエレメントをさらに電気フューズエレメントで置き換えられない。したがってそのような確立が低くなるようにする事で、製品の歩留まりの低下を抑える事が出来る。
【００４１】
具体的には、救済領域内の総エレメント数をｔ本とし、その救済領域に対応するリダンダンシーレーザーフューズエレメントの数をｕ本とすれば、レーザーフューズエレメント全てを救済に使用している場合を仮定すると、パッケージング後に現れる欠陥がレーザーフューズエレメントを使って既に置き換えられたリダンダンシーエレメントに含まれる可能性はｕ／ｔという事になる。ロウまたはカラムリダンダンシーにおいてこの数値が低い方に、電気フューズを組み込めば良い。
【００４２】
（５）第５の実施形態
本発明の第５の実施形態は、ある救済領域に対するリダンダンシーシステムが複数のレーザーフューズエレメントと複数の電気フューズエレメントの両方を含む場合に、それぞれのリダンダンシーエレメントに対する複数のフューズからなるフューズセットに関して、複数の電気フューズによるリダンダンシーエレメントのうち少なくとも２つのエレメントに対するフューズセットを隣接して配置する。ここでの隣接するフューズセットとはフューズ自身でもよいし、それぞれに対応するフューズラッチ回路でも良い。
【００４３】
図１１は、本発明とは異なり複数の電気フューズエレメントに対するフューズセットの各々が、隣接して配置されない場合、つまり分散配置される場合を表している。この場合、電気フューズの状態を変える為のコントロール回路２３から分散されたそれぞれの電気フューズに関係する回路２１（電気フューズ、対応するフューズラッチ回路、リダンダンシーコントロール回路等）へコントロール信号を配線しなければならない。
【００４４】
それに対して図１２は、本発明の場合で複数（図１２では２つ）の電気フューズによるリダンダンシーエレメントのうち少なくとも２つのエレメントに対するフューズセットを隣接して配置している。こうすれば、電気フューズの状態を変える為のコントロール回路２３から電気フューズに関係する回路へのコントロール信号を、図中のａ）もしくはｂ）の様にまとめる事が出来るので、レイアウトが容易であり、チップ面積が小さくなる効果もある。
【００４５】
また図１２は説明を簡単にする為、それぞれのリダンダンシーエレメントに対するフューズセットをまとめてレイアウトする場合（grouped fuse set）を示しているが、あるアドレスに対応する複数のフューズを複数のフューズセットから抜き出し、それらを隣接して配置する場合（distributed fusee set）でも同様の効果が得られる。
【００４６】
例えば、図面で説明すれば、図１３は、それぞれのリダンダンシーエレメントに対するフューズセットＡｎ．．．．Ａｏをまとめてレイアウトしている場合を示している。それに対して、図１４は、あるアドレスに対応する複数のフューズＡｏ．．．．Ａｏ乃至Ａｎ．．．．Ａｎを複数のフューズセットから抜き出し、それらを隣接して配置する場合を示している。
【００４７】
即ち、本発明では、あるアドレスに対応する複数の電気フューズ（または対応するフューズラッチ回路）が隣り合わない様に分散配置するのではなく、あるアドレスに対応する複数の電気フューズ（または対応するフューズラッチ回路）のうち少なくとも２つを隣り合わせに配置するという事である。
【００４８】
図１５（Ｂ）は、図４において電気フューズの状態を変える為のコントロール回路からの信号を図１５（Ａ）の様にフューズの並びの横から配置する場合の拡大図で、レーザーフューズ部２９ｌはレーザーで溶断する必要性から、フューズの上下には他の信号線を配置できないが、電気フューズ部では多層配線を駆使できるので、電気フューズ２９ｅの状態を変える為のコントロール回路からの信号線２７をフューズ部を横断して配線する事が出来る。そしてうまくレイアウトすれば、それら全ての信号線をレーザーフューズの高さの間に配線する事が出来る。
【００４９】
例えば図１５（Ｂ）は複数のレーザーフューズが背合わせにレイアウトされている場合に、その一方のフューズの並びの端にまとまって電気フューズが配置されている場合を示しているが、もし電気フューズの状態を変える為のコントロール回路からの信号がレーザーフューズの高さの間に配線できれば、背合わせになっているレーザーフューズ同士を最小の距離で配線できるので、電気フューズを混載する事によるチップ面積の増加を最小限に抑えられる。
【００５０】
（６）第６の実施形態
図１６は、本発明の第６の実施形態で、ロウリダンダンシーフューズとカラムリダンダンシーフューズを背合わせに配置する場合に、ロウリダンダンシー用のフューズの並びにあるギャップとカラムリダンダンシー用のフューズの並びにあるギャップを揃える。特別な場合には、一方のレイアウトのギャップの繰り返しピッチを他方のレイアウトのギャップの繰り返しピッチの整数倍にする。尚、ここで「背合わせ」とは、２段のフューズエレメントの並びの間には、機能回路が置かれないという意味である。言い替えれば、並びの間には、ウェルコンタクトであるガードリングや配線などしか置かれていないということである。
【００５１】
即ち、ロウリダンダンシーフューズとカラムリダンダンシーフューズを背合わせに配置する場合には、ロウリダンダンシーとカラムリダンダンシーではフューズの総数が異なる為、たとえ両者のフューズの並びにギャップがあったとしてもギャップの位置が食い違っていると、両者の間に信号線を通す事は困難であるが、図１７の様に、ロウリダンダンシー用のフューズの並びにあるギャップとカラムリダンダンシー用のフューズの並びにあるギャップを揃えれば、ロウリダンダンシー側に走っているロウアドレス信号ＡＲｎを、その揃えたギャップを通してカラムリダンダンシー側で使用する事が出来る。
【００５２】
従って、わざわざカラムリダンダンシー側に別のロウアドレス信号を走らす必要が無いのでその分チップサイズを小さくする事が出来る。また、レイアウトにおける一方のギャップの繰り返しピッチをもう一方のギャップの繰り返しピッチの整数倍にすれば、通すロウアドレス信号のレイアウトが楽になるし、ギャップが微妙にずれても配線が通せるように両者のギャップの大きさに余裕を持たせる必要が無いのでギャップの大きさをミニマムに抑えられる。ギャップの大きさをミニマムに抑えられるという事は、リダンダンシー回路全体の大きさを小さく出来たり、限られたエリアにより多くのフューズを並べられるという効果が得られる。
【００５３】
この様にカラムリダンダンシーで利用されるロウアドレス信号を、ロウ及びカラムリダンダンシーで共用する際、利用されるロウアドレス信号線は、ロウリダンダンシー内を走る複数のロウアドレス信号線内ではよりカラムリダンダンシー側に配置すれば、ギャップを通すローカル配線の長さを抑えられるのでそのグローバルなロウアドレス信号線の寄生容量を抑える事が出来るし、さらにロウリダンダンシー側でリドライブした信号をギャップに通せば寄生容量は更に抑える事が出来る。
【００５４】
尚、カラムリダンダンシーでロウアドレス信号が利用される例としては次のような場合がある。即ち、図１７の様に、一本のスペアＣＳＬをロウアドレスで分割して使用することにより、不良カラムセレクトラインをリダンダンシーのスペアカラムセレクトラインで置き換える場合である。図１７では、二つのロウアドレスＲＡＰ＜ｘ＞，ＲＡＰ＜ｙ＞で一本のスペアＣＳＬを４分割してしようとしている。ここで、カラムダンダンシーシステムでロウアドレスが必要になる。この様にすることで、一本のスペアＣＳＬで、最大４本の不良を救済できる。
【００５５】
（７）第７の実施形態
本発明の第７の実施形態を図１８を用いながら説明する。図１８は、１／２ピッチセルアレイのアレイ構成を表わした図である。メモリセルはチップに入力されたデータ状態（極性）と実際にセルに書き込まれるデータ状態（極性）が一致するかどうかに応じて２種類に分けられ、図１８においてその２種類は、Ｔ(True)セル及びＣ(Complement)セルで表わされている。１／２ピッチセルアレイでは、この様なデータ状態の物理的な最小の繰り返し単位はワード線４（=２２)本分であり、この事は各セルが、ＴセルなのかＣセルなのかの判定が、ワード線に対する２ビットの物理アドレス(APP11,APP00)の組み合わせで判定できる事を表わしている。
【００５６】
今、ノーマルアレイにおいて物理的なロウアドレス(APP11,APP00)とチップに入力されるアドレスである論理アドレス(ALL11,ALL00)が一致していて、リダンダンシーの置き換え単位がワード線２本である場合を考える。またリダンダンシーセルもノーマルアレイと同じアレイ構成になっている。つまり、論理アドレスALL00＝APP00の割り当て順番が同一である。リダンダンシーのスペアワード線を選択する際、入力アドレスALL00に応じてリダンダンシーのスペアワード線２本のうち１本を選択する訳だが、このALL00をリダンダンシーセルの物理アドレスRAPP00に一致させると置き換えの前後で、セルのデータ状態が反転しまう場合が起こるという問題がある。
【００５７】
具体的にはＡの位置のノーマル２本をＡの位置のスペア２本で置き換えたり、Ｂの位置のノーマル２本をＢの位置のスペア２本で置き換えれば、問題ないがＡをＢで置き換えたり、ＢをＡで置き換えたりするとデータ状態は反転する。たとえばＡ位置の２本のノーマルワード線において、ALL00=1 とすればそれはＴセルが選ばれる訳だが、これをＢの位置のスペアの物理アドレスRAPP00に一致させるとＣセルが選ばれてしまう。
【００５８】
これはノーマルセルに物理的なＨＨレベルを書き込もうとしていた場合にリダンダンシーセルに物理的にははＬＬレベルが書かれしまったりする事を意味する。
【００５９】
これは、ポーズテストのように、全てのセルに同一の極性のレベルを書き込みたい時に問題となり、テスト時間が増えるという問題が有る。また、このようなデータ状態の反転を避ける為に、Ａの位置のノーマルはＡの位置のスペアで置き換えたり、Ｂの位置のノーマルはＢの位置のスペアで置き換える様にするというように、置き換え方に制限を加える事も出来るがそうすると、リダンダンシー効率が低くなってしまうという問題がある。
【００６０】
そこで本発明の第６の実施形態では、ノーマルセルの最下位から２番面の物理アドレスAPP11とそれを置き換えるスペアセルの最下位から２番目の物理アドレスRAPP11が一致しない場合には、最下位アドレスAPP00（これは論理アドレスALL00に一致している）を反転した値が、２本のうち１本のスペアワード線を選択する為の最下位物理アドレスRAPP00の値と一致するように対応させる。この様にする事で置き換えの前後でデータ状態が反転することを防ぎ、かつリダンダンシー効率の低下を避けられる。図１９は、これを実現する為の回路である。
【００６１】
（８）実施形態８
実施形態８では、ノーマルアレイにおける物理的なロウアドレス(APP11,APP00)とチップに入力されるアドレスである論理アドレス(ALL11,ALL00)が一致していたので、各セルが、ＴセルなのかＣセルなのかの判定が、ワード線に対する２ビットの物理アドレス(APP11,APP00)の組み合わせで判定できたが、実施形態８では、論理ロウアドレスALL00１ビットでビット状態が判定できるように論理アドレスの割付を図２０の様に変更している。この様にする事で、ALL00１ビットの状態で選ばれるセルがＴセルかＣセルかを判定できる。
【００６２】
図２１は１／４ピッチセルアレイの場合の論理アドレスの割付け方を表わしていて、Ａ側のセンスアンプに接続するセルでは、ALL11（＝APP11）１ビットで、Ｂ側のセンスアンプに接続するセルでは、ALL00１ビットでビット状態を判定できる。
【００６３】
セルアレイのデータ状態の物理的な最小繰り返し単位が２ｎである場合には、ｎビットの物理アドレスでＴセルかＣセルかを判定できる訳だが、ｎビットより少ないｍビットの論理アドレスでデータ状態が判定できるように、セルアレイにおける論理アドレスの割付（ビットマップ）をすると、ビット数が少ない分、データ状態の判定が簡略化できる。特開平８−１９５０９９（［請求項１０］、図１７）では、アドレスによりセルのデータ状態を判定し入力データがセルに巻き込まれる物理的なデータ状態に一致させるシステムが提案されているが、この様なシステムにおいて上記の様にデータ状態の判定が簡略化できることは、判定のスピートが早くできるし、回路のレイアウト面積を抑える事が可能となる。
【００６４】
さらに図２０でリダンダンシーの置き換え単位をワード線２本とした場合に、リダンダンシーのメモリアレイにおける物理アドレスに対する論理アドレスALL0１ビットの割付け順をノーマルアレイにおける物理アドレスに対する論理アドレスALL00１ビットの割付け順と同じにすれば、置き換えの前後でデータ状態の反転は起こらない。この様に本実施形態では、リダンダンシーの置き換え単位内の各々のワード線を選ぶ（区別する）為のアドレスに関して、実施形態７の様に条件によりその入力アドレス（論理アドレス）を変換して（反転して）リダンダンシーのアレイにおける物理アドレスに対応させる必要がなく、入力論理アドレスALL00をそのままリダンダンシーのメモリアレイにおける論理アドレスALL00として使う事が出来る。したがって実施形態７よりもはるかに簡単に置き換えの前後でデータ状態の反転を防ぐ事が可能となる。これがリダンダンシー選択のスピード及び回路面積に関して有利である事は明らかである。
【００６５】
本実施形態の特徴を一般的な言葉で述べれば、ビットマップがｎビットより少ないｍビットの論理アドレスでデータ状態が判定できる様になっていてリダンダンシーの置き換え単位が２ｍである場合に、２ｍのそれぞれを選ぶｍビットのアドレスに関して、ノーマルセルアレイとリダンダンシーのセルアレイで物理アドレスに対する論理アドレスの割り付けを同じにすることで、ｍビットの論理アドレスをそのまま２ｍのリダンダンシーエレメントから各々を選択するのに使用できるという事である。またここで２ｍのリダンダンシーの置き換え単位は必ずしも物理的に連続するものである必要はない。
【図面の簡単な説明】
【００６６】
【図１】半導体記憶装置のアドレスバスとリダンダンシーコントロール回路の概要を説明する図。
【図２】リダンダンシーコントロール回路のフューズラッチ回路を説明する図。
【図３】フューズラッチ回路に入力される制御信号の波形図。
【図４】リダンダンシーコントロール回路の比較回路を説明する図。
【図５】ＤＲＡＭのレイアウトの例を説明する図。
【図６】トランジスタでレーザーフューズを置き換えた例を説明する図。
【図７】絶縁破壊素子でレーザーフューズを置き換えた例を説明する図。
【図８】別アレイになっていないリダンダンシーシステムのレイアウトの概略を示す図。
【図９】第２の実施形態を示す図。
【図１０】第３の実施形態を示す図。
【図１１】複数の電気フューズエレメントに対するフューズセットの各々が、隣接して配置されない場合を示す図。
【図１２】複数の電気フューズによるリダンダンシーエレメントのうち少なくとも２つのエレメントに対するフューズセットを隣接して配置している場合を示す図。
【図１３】それぞれのリダンダンシーエレメントに対するフューズセットをまとめてレイアウトしている場合を示す図。
【図１４】あるアドレスに対応する複数のフューズを複数のフューズセットから抜き出し、それらを隣接して配置する場合を示す図。
【図１５】図１２において電気フューズの状態を変える為のコントロール回路からの信号をフューズの並びの横から配置する場合を示す図。
【図１６】図１６は第６の実施形態を示す図。
【図１７】一本のスペアＣＳＬをロウアドレスで分割して使用する場合の図。
【図１８】１／２ピッチセルアレイのアレイ構成を表わした図。
【図１９】第７の実施形態を示す図。
【図２０】第８の実施形態を示す図。
【図２１】第８の実施形態を示す図。
【符号の説明】
【００６７】
１ 論理ロウアドレス
２ スペアワード線 ３ レーザーフューズ
３ａ トランジスタ
３ｂ 絶縁破壊素子
４ フューズラッチ回路群
５ 比較回路
６ リダンダンシーコントロール回路
７ メモりアレイ
１１ カラムデコーダ又はローデコーダ
１３ リダンダンシー回路
１５ 別アレイ
１７ ノーマルアレイ
２３ コントロール回路
２７ 信号線
【特許請求の範囲】
【請求項１】
複数のフューズの並びにおいて、少なくとも二つのフューズの並びを背合わせに配置するリダンダンシーシステムにおいて、その背合わせに配置された二段のフューズの並びに関して、一方のフューズの並びにあるギャップと他方のフューズの並びにあるギャップが揃えられている事を特徴とするリダンダンシーシステムを搭載した半導体記憶装置。
【請求項２】
前記二段のフューズの並びの一方がロウリダンダンシー用のフューズであり他方がカラムリダンダンシー用のフューズである事を特徴とする前記請求項１に記載の半導体記憶装置。
【請求項３】
前記一方のフューズの並びにあるギャップの繰り返しピッチが他方のフューズの並びにあるギャップの繰り返しピッチの整数倍であることを特徴とする前記請求項２に記載の半導体記憶装置。
【請求項４】
ノーマルアレイの最下位２ビットの物理ロウアドレスと論理アドレスが一致していて、リダンダンシーの置き換え単位がワード線２本である場合に、ノーマルセルの最下位から２番目のアドレスの値とそれを置き換えるスペアセルの最下位から２番目の物理アドレスの値が一致しない場合には、ノーマルセルの最下位アドレスを反転した値がスペアセルを選択する為の最下位物理アドレスの値に一致する様に対応させ、ノーマルセルの最下位から２番目の物理アドレスとスペアセルの最下位から２番目の物理アドレスの値が一致する場合にはノーマルセルの最下位アドレスの値をそのままスペアセルの最下位物理アドレスの値に一致する様に対応させる事を特徴とする半導体記憶装置。
【請求項５】
対象となるメモりアレイが１／２ピッチセルアレイである事を特徴とする前記請求項４に記載の半導体記憶装置。
【請求項６】
セルアレイのデータ状態の物理的な最小繰り返し単位が２ｎである場合に、ｎビット（ｎは自然数）より少ないｍビット（ｍは自然数）の論理アドレスでデータ状態が判定できるように、セルアレイにおける物理アドレスに対する論理アドレスの割付けをする事を特徴とする半導体記憶装置。
【請求項７】
リダンダンシーの置き換え単位が２ｍであり、２ｍのそれぞれを選ぶｍビットのアドレスが前記データ状態を判定するｍビットである場合に、そのｍビットのアドレスに関してノーマルセルアレイとリダンダンシーのセルアレイで物理アドレスに対する論理アドレスの割り付けを同じにする事を特徴とする前記請求項６に記載の半導体記憶装置。
【請求項８】
１／２ピッチセルアレイにおいて、論理ロウアドレス１ビットで各セルのビット状態が判定できる様に物理アドレスに対する論理アドレスの割付けをする事を特徴とする半導体記憶装置。
【請求項９】
リダンダンシーの置き換え単位がワード線２本であり、２本のそれぞれを選ぶ１ビットのアドレスが前記データ状態を判定する１ビットである場合に、その１ビットのアドレスに関してノーマルセルアレイとリダンダンシーのセルアレイで物理アドレスに対する論理アドレスの割り付けを同じにする事を特徴とする前記請求項８に記載の半導体記憶装置。
【請求項１】
複数のフューズの並びにおいて、少なくとも二つのフューズの並びを背合わせに配置するリダンダンシーシステムにおいて、その背合わせに配置された二段のフューズの並びに関して、一方のフューズの並びにあるギャップと他方のフューズの並びにあるギャップが揃えられている事を特徴とするリダンダンシーシステムを搭載した半導体記憶装置。
【請求項２】
前記二段のフューズの並びの一方がロウリダンダンシー用のフューズであり他方がカラムリダンダンシー用のフューズである事を特徴とする前記請求項１に記載の半導体記憶装置。
【請求項３】
前記一方のフューズの並びにあるギャップの繰り返しピッチが他方のフューズの並びにあるギャップの繰り返しピッチの整数倍であることを特徴とする前記請求項２に記載の半導体記憶装置。
【請求項４】
ノーマルアレイの最下位２ビットの物理ロウアドレスと論理アドレスが一致していて、リダンダンシーの置き換え単位がワード線２本である場合に、ノーマルセルの最下位から２番目のアドレスの値とそれを置き換えるスペアセルの最下位から２番目の物理アドレスの値が一致しない場合には、ノーマルセルの最下位アドレスを反転した値がスペアセルを選択する為の最下位物理アドレスの値に一致する様に対応させ、ノーマルセルの最下位から２番目の物理アドレスとスペアセルの最下位から２番目の物理アドレスの値が一致する場合にはノーマルセルの最下位アドレスの値をそのままスペアセルの最下位物理アドレスの値に一致する様に対応させる事を特徴とする半導体記憶装置。
【請求項５】
対象となるメモりアレイが１／２ピッチセルアレイである事を特徴とする前記請求項４に記載の半導体記憶装置。
【請求項６】
セルアレイのデータ状態の物理的な最小繰り返し単位が２ｎである場合に、ｎビット（ｎは自然数）より少ないｍビット（ｍは自然数）の論理アドレスでデータ状態が判定できるように、セルアレイにおける物理アドレスに対する論理アドレスの割付けをする事を特徴とする半導体記憶装置。
【請求項７】
リダンダンシーの置き換え単位が２ｍであり、２ｍのそれぞれを選ぶｍビットのアドレスが前記データ状態を判定するｍビットである場合に、そのｍビットのアドレスに関してノーマルセルアレイとリダンダンシーのセルアレイで物理アドレスに対する論理アドレスの割り付けを同じにする事を特徴とする前記請求項６に記載の半導体記憶装置。
【請求項８】
１／２ピッチセルアレイにおいて、論理ロウアドレス１ビットで各セルのビット状態が判定できる様に物理アドレスに対する論理アドレスの割付けをする事を特徴とする半導体記憶装置。
【請求項９】
リダンダンシーの置き換え単位がワード線２本であり、２本のそれぞれを選ぶ１ビットのアドレスが前記データ状態を判定する１ビットである場合に、その１ビットのアドレスに関してノーマルセルアレイとリダンダンシーのセルアレイで物理アドレスに対する論理アドレスの割り付けを同じにする事を特徴とする前記請求項８に記載の半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２００７−８０５１３（Ｐ２００７−８０５１３Ａ）
【公開日】平成１９年３月２９日（２００７．３．２９）
【国際特許分類】
【出願番号】特願２００６−３３３８４９（Ｐ２００６−３３３８４９）
【出願日】平成１８年１２月１１日（２００６．１２．１１）
【分割の表示】特願平１１−２４２０５６の分割
【原出願日】平成１１年８月２７日（１９９９．８．２７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成１９年３月２９日（２００７．３．２９）
【国際特許分類】
【出願日】平成１８年１２月１１日（２００６．１２．１１）
【分割の表示】特願平１１−２４２０５６の分割
【原出願日】平成１１年８月２７日（１９９９．８．２７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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