光絶縁チャンネルを介した高耐性クロック再生
【課題】経済的、高性能、低電力の光学的に絶縁された装置を提供する。
【解決手段】光絶縁回路装置は第１のクロック信号によって駆動される第１のオプトアイソレータ回路を含み、第１のオプトアイソレータ回路の出力は、第１のクロック信号周波数の倍数である周波数を有する第２のクロック信号を同期させるように構成された位相ロックループ（ＰＬＬ）を駆動するために使用される。第２のクロック信号は、アナログ・デジタル変換器（ＡＤＣ）などの光絶縁から恩恵を受けるタイプの適当なクロック回路への入力として使用される。
【解決手段】光絶縁回路装置は第１のクロック信号によって駆動される第１のオプトアイソレータ回路を含み、第１のオプトアイソレータ回路の出力は、第１のクロック信号周波数の倍数である周波数を有する第２のクロック信号を同期させるように構成された位相ロックループ（ＰＬＬ）を駆動するために使用される。第２のクロック信号は、アナログ・デジタル変換器（ＡＤＣ）などの光絶縁から恩恵を受けるタイプの適当なクロック回路への入力として使用される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、電圧検知回路又は電流検知回路内の光絶縁回路（optical isolation circuit）に関し、より詳細には、このような回路を利用する経済的なアナログ・デジタル変換器チップに関する。
【背景技術】
【０００２】
オプトアイソレータ、光カプラ、及び、オプトカプラとしても知られている光アイソレータは、多くの場合には、高感度計測器及び制御アプリケーションのためのアナログ・デジタル変換回路及び類似した回路に含まれている回路又は装置である。たとえば、このような変換回路は、モータ制御アプリケーションではモータ電流又は電圧を検知するため一般に使用されている。変換回路が変換回路の出力信号を供給する処理回路から変換回路を絶縁することは、処理回路が高感度変換回路にノイズ又は電圧スパイクを生じさせることを避けることを目的としている。ほとんどの場合において、変換回路及び処理回路は、異なる接地電位に接続され、なんらかの形式の絶縁を必要とする。
【０００３】
図１に示されているように、従来技術のアナログ・デジタル変換装置１０は、たとえば、制御されるべきモータ（図示せず）からの電流又は電圧のようなアナログ入力を検知し、検知された値を表現するデジタル出力をモータ制御回路（図示せず）へと供給するため使用され得る。ほとんどのアナログ・デジタル変換器、特に、普及しているシグマ・デルタ型（ΣΔ型）のアナログ・デジタル変換器は、適切に動作するためにクロック信号を必要とするので、クロック信号が別の入力として装置１０に供給される。２つの集積回路チップ１２及び１４は、装置１０を形成するため集積化される方法でともにパッケージ化される。チップ１２は、モータ制御回路（図示せず）などの外部処理回路に装置１０を接続するため使用され得るインターフェイス回路を含み、チップ１４は、モータ電圧若しくは電流検知回路（図示せず）、又は、アナログ入力信号を検知する他の手段に装置１０を接続するため使用され得る変換回路を含む。第１の発光ダイオード（ＬＥＤ）１８及び第１の光検出器２０を備える第１のオプトアイソレータ１６は、チップ１２からのクロック信号をチップ１４に接続する。第２のＬＥＤ２４及び第２の光検出器２６を備える第２のオプトアイソレータ２２は、チップ１４からの変換された信号をチップ１２に接続する。ある一部の事例では、光検出器２０はチップ１４上に含まれ、光検出器２６はチップ１２上に含まれていることに注意を要する。
【０００４】
チップ１２は、ＬＥＤ１８を駆動するＬＥＤドライバ回路２８と、光検出器２６の出力を受信するＬＥＤレシーバ回路３０と、変換された信号を、外部処理回路を駆動するのに適したデジタル出力信号に変換する出力ドライバ回路３２とを含む。チップ１４は、光検出器２０の出力を受信するＬＥＤレシーバ回路３４と、アナログ入力信号の受信及び変換を実行するアナログ・デジタル変換器（ＡＤＣ）３６と、ＡＤＣ３６のデジタル出力を用いてＬＥＤ２４を駆動するＬＥＤドライバ回路３８とを含む。
【０００５】
ＡＤＣ３６はシグマ・デルタ型（ΣΔ型）であり、その理由は、ΣΔ型変換器は高変換速度、高精度及び低電力で動作するようにされ得るからである。さらに、このタイプのＡＤＣは、ローパスフィルタ特性が内在しているので、ノイズの多い産業環境に最も適している。（図１に示すように）１０ＭＨｚのオーダの入力クロック信号速度が典型的である。しかし、このような回路は欠点がないわけではない。オプトアイソレータ１６及び２２は、高い変換速度及び精度で動作するためには、相応して高速装置であることが必要であり、高速オプトアイソレータは、等価的な性能を提供する低速オプトアイソレータより経済的ではない。その上、クロック速度が高くなると、光チャンネルにおける電気的不完全性及び光学的不完全性の悪影響がより大きくなり、高速光チャンネルを介するクロックジッタ及び高周波遷移を回避しようと努めるチップ設計は様々なリソースに負担を課し、設計コスト及び製造コストを押し上げる。変換性能を犠牲にすることなく、製造の経済性を最大限に引き出すことが望ましい。また、ＬＥＤドライバ回路２８及び３８は、高いクロック速度などにおいて相応して電流を消費する。同様に、変換性能を犠牲にすることなく、電流消費を最小限に抑えることが望ましい。装置１０に関する別の問題は、正確に５０％のデューティ・サイクルがＡＤＣ３６の性能のため最適であるが、高速光チャンネルは入力クロック信号の５０％デューティ・サイクルを歪ませる可能性がある点で望ましくない。
【０００６】
５０％デューティ・サイクルを保証するような上記の課題のうちの一部を取り扱うため、図２に示されている修正された装置１０’が開発された。装置１０’は、２分周回路４０が含まれている点を除くと、装置１０と同一である。入力クロック信号は、ＡＤＣ３６’が動作する周波数の２倍の周波数を有する。よって、たとえば、図１に関して上述された例と同様に、１０ＭＨｚの周波数でＡＤＣ３６’を動作させることが望ましいならば、２０ＭＨｚのクロック信号が装置１０’に入力される。２分周回路４０は、クロック信号をＡＤＣ３６’に供給する前に、クロック信号を１０ＭＨｚまで分周し、その際に、信号に５０％デューティ・サイクルを回復させる。しかし、装置１０’の欠点は、オプトアイソレータ１６’によって画定される光チャンネルが、製造リソース及びチップリソースに負荷を課し、したがって、製造の経済性に悪影響を与えるほど既に高い速度であった１０ＭＨｚ（又は２０Ｍｂａｕｄ）の速度より一層高い速度である２０ＭＨｚ（又は、４０メガボー（Ｍｂａｕｄ）、すなわち、毎秒４０００万回のシンボル遷移）で動作することである。装置１０’は、装置１０より多くの電力を消費し、より大きいシリコン面積を使用し、より速いオプトアイソレータ１６’を必要とする。
【０００７】
上述のタイプの経済的、高性能、低電力の光学的に絶縁された装置を提供することが望ましい。本発明は、後述されるような方法によりこれらの問題及び欠陥を取り扱う。
【発明の開示】
【０００８】
本発明は、光絶縁回路装置（optically isolated circuit device）と、光絶縁チャンネルを介して送信されるクロック信号を再生する方法とに関係する。典型的な実施形態では、第１のオプトアイソレータ回路は第１のクロック周波数を有する第１のクロック信号で駆動され、第１のオプトアイソレータ回路の出力は受信され、位相ロックループ（ＰＬＬ）を駆動するため使用される。ＰＬＬは、第１のクロック周波数の倍数である第２のクロック周波数を有する第２のクロック信号を同期させるように構成されている。第２のクロック信号は、アナログ・デジタル変換器（ＡＤＣ）のような、光絶縁が役立つタイプの適当なクロック回路への入力として使用される。ＰＬＬは非常に正確な５０パーセントデューティ・サイクルを有する信号を生成することが可能であり、そして、第１のオプトアイソレータは、経済的であり、（ＡＤＣ自体の非常に高い動作周波数と比べて）比較的低速装置であり得るので、本発明によるＡＤＣ回路装置は従来のＡＤＣ回路装置の欠陥のうちの幾つかを取り扱う。光チャンネルを介して比較的低周波数のクロック信号を送信し、ＰＬＬを使用してより高い周波数のクロック信号を再生することは、過渡性、光学的不完全性、及び、その他の非理想的な条件に対するチャンネルの耐性を高める。
【０００９】
装置は、入力クロックを受信し、第１のオプトアイソレータを介して送信される第１のクロック信号を生成するために入力クロックの周波数を分周する分周回路をさらに含み得る。よって、第１のオプトアイソレータの出力側で、ＰＬＬは、実質的に、入力クロック信号と同じ周波数を有するクロックを再生するために周波数逓倍器として構成されることがある。ＡＤＣ又はその他のクロック回路によって生成されたデータをラッチするために、モータ制御回路などの外部処理回路によって使用されるクロック信号と同じであることが好都合である入力クロック信号が使用され得る。
【００１０】
完全な光絶縁のため、装置は、ＡＤＣからデジタル変換された信号を受信し、第２のオプトアイソレータ回路の入力を駆動する第２のドライバ回路をさらに含み得る。第２のレシーバ回路は、第２のオプトアイソレータ回路の出力を受信し、その後にラッチされるか、又は、さもなければ、モータコントローラ若しくはその他の外部処理回路によって処理され得る全体的なデジタル出力信号を生成する。
【００１１】
本発明の上記の特徴及び利点とその他の特徴及び利点とが、以下の記述、図面及び特許請求の範囲から明白になるであろう。
【発明を実施するための最良の形態】
【００１２】
図３に示されているように、本発明の例示的な実施形態では、光絶縁アナログ・デジタル変換装置４２は、２台の同一パッケージ化された集積回路チップ４４及び４６を含む。チップ４４は、モータ制御回路（図示せず）などの外部処理回路に装置４２を接続するため使用され得るインターフェイス回路を含み、チップ４６は、モータ電圧若しくは電流検知回路（図示せず）、又は、アナログ入力信号を検知するその他の手段に装置４２を接続するため使用され得る変換回路を含む。さらに詳しく後述されているように、第１の発光ダイオード（ＬＥＤ）５０及び第１の光検出器５２を含む第１のオプトアイソレータ４８は、チップ４４からチップ４６へとクロック信号をつなぐ。同様にさらに詳しく後述されているように、第２のＬＥＤ５６及び第２の光検出器５８を含む第２のオプトアイソレータ５４は、チップ４６からチップ４４へと変換された信号をつなぐ。オプトアイソレータ４８及び５４の１台ずつがそのそれぞれの信号のための光絶縁信号チャンネルを画定することに注意を要する。
【００１３】
チップ４４は、入力クロックを受信し、第１のクロック信号を生成するために入力クロックの周波数を分周する分周回路６０を含む。分周回路６０は任意の適当な係数により周波数を分周することが可能であるが、（たとえば、２、４、８、１６などの）２のべき乗による分周が一般的に最も効率的に実施される。ＬＥＤドライバ回路６２は、第１のクロック信号を受信し、オプトアイソレータ４８のＬＥＤ５０を駆動する。ＬＥＤレシーバ回路６４はオプトアイソレータ４８の光検出器５２の出力を受信する。位相ロックループ（ＰＬＬ）６６はＬＥＤレシーバ回路６４の出力を受信する。さらに詳しく後述されるＰＬＬ６６は、第１のクロック周波数の倍数である第２のクロック周波数を有する第２のクロック信号を同期させるように構成されている。この倍率は、好ましくは分周回路６０が入力クロックを分周する際に用いる係数と同じであるので、第２のクロック信号は、実質的に、再生された第１のクロック信号である。たとえば、分周器６０が入力クロック信号を分周する際に用いる係数は８（２３）でもよく、ＰＬＬ６６は、再生された、又は、第２のクロック信号を形成するために、このＰＬＬが受信する信号に８を乗じる。その後に、第２のクロック信号は、好ましくはΣΔ型ＡＤＣであるアナログ・デジタル変換器（ＡＤＣ）６８へ入力される。このようなΣΔ型ＡＤＣは当該技術分野において周知であるので、ＡＤＣ６８は本明細書ではこれ以上詳細に記載されていない。
【００１４】
ＡＤＣ６８は、従来の方法どおりに動作し、モータ電圧検知回路又はモータ電流検知回路から受信された信号などのアナログ入力信号をデジタル出力信号へと変換する。ΣΔ型ＡＤＣは、クロックジッタに対して高感度であり、クロック信号が正確に５０パーセントのデューティ・サイクルを有するとき最良に動作する。さらに詳しく後述されているように、ＰＬＬ６６によって同期させられたクロック信号は、ＰＬＬ６６に入力された信号が５０パーセントデューティ・サイクルを有さない場合でさえ、非常に正確な５０パーセントデューティ・サイクルを有する。同様に、ＰＬＬ６６の内在するローパス特性は、オプトアイソレータ４８によって画定された光絶縁クロックチャンネルの電気的又は光学的不完全性に起因して生じ得るクロックジッタを濾波すると共に、チャンネルを介して送信され得る任意の高周波電圧スパイクを阻止する。この回路の別の利点は、チャンネルを通過させられる周波数が（モータ制御及び類似したアプリケーションにおける典型的なＡＤＣクロック周波数と対比して）比較的低く抑えられ得るので、チャンネルコンポーネント（たとえば、ＬＥＤドライバ回路６２、ＬＥＤ５０、光検出器５２及びＬＥＤレシーバ回路６４）がコストのかかる高速部品ではなく、経済的な低速部品でも構わないことである。
【００１５】
ＬＥＤドライバ回路７０は、変換された信号、又は、ＡＤＣ６８が出力したデータ信号を受信する。ＬＥＤドライバ回路７０はオプトアイソレータ５４のＬＥＤ５６を駆動する。チップ４４内のＬＥＤレシーバ回路７２はオプトアイソレータ５４の光検出器５８の出力を受信する。出力ドライバ回路７４は、ＬＥＤレシーバ回路７２の出力を受信し、この信号を、モータコントローラなどの外部処理回路（図示せず）を駆動するため適した信号に変換する。
【００１６】
ＰＬＬ６６は適当であればいかなる構造を有していてもよいが、典型的な回路が図４に示されている。典型的なＰＬＬ６６は、周知のインバーターリング発振器型であり、好ましくは、選択された動作周波数に十分なループ帯域幅を有する。たとえば、１０ＭＨｚのクロック周波数で動作するＡＤＣに対し、ＰＬＬ６６のループ帯域幅は１００ｋＨｚのオーダであってもよい。典型的なＰＬＬ６６は、位相周波数検出器７６と、チャージポンプ７８と、ループフィルタ８０と、電圧制御発振器８２と、２分周回路８４とを含む。２分周回路８４は、ＰＬＬ６６の出力に５０パーセントのデューティ・サイクルを生じさせる。この回路は、例示の目的のため、周波数を２で分周するが、代替的に４、８、１６などの任意のその他の２のべき乗で分周することが可能である。この回路配置はインバーターリング発振器のＰＬＬのための常套手段であるので、ＰＬＬ６６の構造及び動作は本明細書でこれ以上詳細には記載されていない。ＰＬＬ６６のフィードバックループは、好ましくは、分周回路６０の係数と同じ係数を用いて周波数を分周する別の分周回路８６を含み、それによって、ＰＬＬ６６に分周回路６０へ入力された入力クロックと同じ周波数（ｆ）を有するクロック信号を出力させる。
【００１７】
図５に示されているように、動作中に、周波数（ｆ）を有する入力クロック信号８８が装置４２に供給される。入力クロック信号８８は任意の適当な周波数を有し得るが、ある種の事例では、入力クロック信号は、モータ制御回路などの外部処理回路（図示せず）が装置４２から受信した出力データ信号をラッチするため、又は、その他の動作を実行するために使用するクロック信号と同じクロック信号である方が好都合であるか、又は、望ましい可能性がある。たとえば、モータコントローラが１０ＭＨｚのクロック信号を使用して動作する事例では、装置４２に供給される入力クロック信号は１０ＭＨｚクロック信号と同じである可能性がある。モータを制御する装置４２の用途が例示の目的のため本明細書中に記載されているが、モータ制御は、本明細書の教示に照らして本発明が関係する当業者が容易に想到する装置４２の多数の用途のうちのほんの一例に過ぎないことに注意を要する。実際に、装置４２は、ＡＤＣを使用することが知られているどのような目的のためにも使用され得る。
【００１８】
分周回路６０は、１．２５ＭＨｚの第１のクロック信号９０を出力するため、１０ＭＨｚ入力クロック信号を、たとえば、８という係数を用いて分周する。ＬＥＤドライバ回路５０、オプトアイソレータ４８及びＬＥＤレシーバ回路５２によって画定される光絶縁チャンネルは、第１のクロック信号９０を送信する。第１のクロック信号９０の周波数は比較的低い１．２５ＭＨｚであるので、チャンネルコンポーネントは、コストのかかる高速部品ではなく、経済的な低速部品でもよい。第１のクロック信号９０に応答して、ＰＬＬ６６は、たとえば、第１のクロック信号９０の周波数の８倍である周波数を有する第２のクロック信号９２を同期させる。その後に、第２のクロック信号９２は、実質的に、再生された入力クロック信号８８であり、入力クロック信号８８と同じ周波数を有することに注意を要する。上述されているように、ＰＬＬ６６の動作は、入力クロック信号８８のデューティ・サイクルが正確に５０パーセントではない場合、又は、光絶縁チャンネルがデューティ・サイクルを歪ませる場合でも、第２のクロック信号９２が非常に正確な５０パーセントデューティ・サイクルを有することを保証する。その上、ＰＬＬ６６のローパスフィルタ特性は、電圧スパイク及びその他の非最適条件に対する耐性が高い。
【００１９】
図６に示されている別の実施例は、デューティ・サイクル選択の効果を例証している。本実施例では、装置４２に供給された入力クロック信号９４は、５０パーセントのデューティ・サイクルを有するが、分周回路６０（図３）は、５０パーセント未満のデューティ・サイクルを有する第１のクロック信号９６を生成するように構成されている。たとえば、オプトアイソレータ４８（図３）が「オン」であるか、又は、アクティブ状態（すなわち、ＬＥＤ１８がオンであるか、又は、点灯されている）期間は、オプトアイソレータ４８が「オフ」であるか、又は、非アクティブ状態（すなわち、ＬＥＤ１８がオフであるか、又は、点灯されていない）期間より短いので、第１のクロック信号９６のデューティ・サイクルは１２．５パーセントでもよい。ＰＬＬ６６は第１のクロック信号９６の立ち上がりエッジ又は立ち下がりエッジのいずれかだけに応答するので、ＰＬＬ６６は、このデューティ・サイクルが５０パーセントではない第１のクロック信号９６を、非常に正確な５０パーセントのデューティ・サイクルを有する第２のクロック信号９８に変換可能である。第１のクロック信号９４のより短い（すなわち、５０パーセント未満の）デューティ・サイクルは、ＬＥＤ１８が、図５の実施例の場合のようにデューティ・サイクルの半分ではなく、デューティ・サイクルの１２．５パーセントの間だけ点灯されるため、ＬＥＤ１８により少ない平均電力を消費させるので有利であり得る。他の実施形態では、第１のクロック信号は、任意の他の適当なデューティ・サイクルを有することが可能である。
【００２０】
本発明は、本発明の原理及び概念を実証する目的のため、かつ、本発明が実施され得る方法の１つ以上の実施例を提供するために、１つ以上の例示的な実施形態を参照して説明されていることに注意を要する。本発明は、本明細書に記載されている説明に照らして当業者によって理解されるように、これらの実施形態に限定されない。当業者は、種々の変更が本明細書に記載されている実施形態に行われること、ならびに、このような変更及び変形のすべてがいずれかの特許請求の範囲に記載された事項及び特許請求の範囲に記載された事項の均等物の範囲にあるならば、このような変更及び変形のすべてを本発明は網羅することが意図されていることを理解するであろう。特許請求の範囲に関して、特許請求の範囲は、後に分詞が続けられている「・・・する手段（ｍｅａｎｓ ｆｏｒ）」という表現を含まない限り、特許請求の範囲は合衆国第３５法典第１１２条第６パラグラフを発動することを意図していない。
【図面の簡単な説明】
【００２１】
【図１】従来技術による光絶縁アナログ・デジタル変換装置のブロック図である。
【図２】図１に示されている装置に類似した別の従来技術の装置のブロック図である。
【図３】本発明による光絶縁アナログ・デジタル変換装置のブロック図である。
【図４】図３に示されている装置の位相ロックループのブロック図である。
【図５】図３に示されている装置の動作方法に関係するタイミングチャートである。
【図６】図３に示されている装置の代替的な動作方法に関係するタイミングチャートである。
【技術分野】
【０００１】
本発明は、一般に、電圧検知回路又は電流検知回路内の光絶縁回路（optical isolation circuit）に関し、より詳細には、このような回路を利用する経済的なアナログ・デジタル変換器チップに関する。
【背景技術】
【０００２】
オプトアイソレータ、光カプラ、及び、オプトカプラとしても知られている光アイソレータは、多くの場合には、高感度計測器及び制御アプリケーションのためのアナログ・デジタル変換回路及び類似した回路に含まれている回路又は装置である。たとえば、このような変換回路は、モータ制御アプリケーションではモータ電流又は電圧を検知するため一般に使用されている。変換回路が変換回路の出力信号を供給する処理回路から変換回路を絶縁することは、処理回路が高感度変換回路にノイズ又は電圧スパイクを生じさせることを避けることを目的としている。ほとんどの場合において、変換回路及び処理回路は、異なる接地電位に接続され、なんらかの形式の絶縁を必要とする。
【０００３】
図１に示されているように、従来技術のアナログ・デジタル変換装置１０は、たとえば、制御されるべきモータ（図示せず）からの電流又は電圧のようなアナログ入力を検知し、検知された値を表現するデジタル出力をモータ制御回路（図示せず）へと供給するため使用され得る。ほとんどのアナログ・デジタル変換器、特に、普及しているシグマ・デルタ型（ΣΔ型）のアナログ・デジタル変換器は、適切に動作するためにクロック信号を必要とするので、クロック信号が別の入力として装置１０に供給される。２つの集積回路チップ１２及び１４は、装置１０を形成するため集積化される方法でともにパッケージ化される。チップ１２は、モータ制御回路（図示せず）などの外部処理回路に装置１０を接続するため使用され得るインターフェイス回路を含み、チップ１４は、モータ電圧若しくは電流検知回路（図示せず）、又は、アナログ入力信号を検知する他の手段に装置１０を接続するため使用され得る変換回路を含む。第１の発光ダイオード（ＬＥＤ）１８及び第１の光検出器２０を備える第１のオプトアイソレータ１６は、チップ１２からのクロック信号をチップ１４に接続する。第２のＬＥＤ２４及び第２の光検出器２６を備える第２のオプトアイソレータ２２は、チップ１４からの変換された信号をチップ１２に接続する。ある一部の事例では、光検出器２０はチップ１４上に含まれ、光検出器２６はチップ１２上に含まれていることに注意を要する。
【０００４】
チップ１２は、ＬＥＤ１８を駆動するＬＥＤドライバ回路２８と、光検出器２６の出力を受信するＬＥＤレシーバ回路３０と、変換された信号を、外部処理回路を駆動するのに適したデジタル出力信号に変換する出力ドライバ回路３２とを含む。チップ１４は、光検出器２０の出力を受信するＬＥＤレシーバ回路３４と、アナログ入力信号の受信及び変換を実行するアナログ・デジタル変換器（ＡＤＣ）３６と、ＡＤＣ３６のデジタル出力を用いてＬＥＤ２４を駆動するＬＥＤドライバ回路３８とを含む。
【０００５】
ＡＤＣ３６はシグマ・デルタ型（ΣΔ型）であり、その理由は、ΣΔ型変換器は高変換速度、高精度及び低電力で動作するようにされ得るからである。さらに、このタイプのＡＤＣは、ローパスフィルタ特性が内在しているので、ノイズの多い産業環境に最も適している。（図１に示すように）１０ＭＨｚのオーダの入力クロック信号速度が典型的である。しかし、このような回路は欠点がないわけではない。オプトアイソレータ１６及び２２は、高い変換速度及び精度で動作するためには、相応して高速装置であることが必要であり、高速オプトアイソレータは、等価的な性能を提供する低速オプトアイソレータより経済的ではない。その上、クロック速度が高くなると、光チャンネルにおける電気的不完全性及び光学的不完全性の悪影響がより大きくなり、高速光チャンネルを介するクロックジッタ及び高周波遷移を回避しようと努めるチップ設計は様々なリソースに負担を課し、設計コスト及び製造コストを押し上げる。変換性能を犠牲にすることなく、製造の経済性を最大限に引き出すことが望ましい。また、ＬＥＤドライバ回路２８及び３８は、高いクロック速度などにおいて相応して電流を消費する。同様に、変換性能を犠牲にすることなく、電流消費を最小限に抑えることが望ましい。装置１０に関する別の問題は、正確に５０％のデューティ・サイクルがＡＤＣ３６の性能のため最適であるが、高速光チャンネルは入力クロック信号の５０％デューティ・サイクルを歪ませる可能性がある点で望ましくない。
【０００６】
５０％デューティ・サイクルを保証するような上記の課題のうちの一部を取り扱うため、図２に示されている修正された装置１０’が開発された。装置１０’は、２分周回路４０が含まれている点を除くと、装置１０と同一である。入力クロック信号は、ＡＤＣ３６’が動作する周波数の２倍の周波数を有する。よって、たとえば、図１に関して上述された例と同様に、１０ＭＨｚの周波数でＡＤＣ３６’を動作させることが望ましいならば、２０ＭＨｚのクロック信号が装置１０’に入力される。２分周回路４０は、クロック信号をＡＤＣ３６’に供給する前に、クロック信号を１０ＭＨｚまで分周し、その際に、信号に５０％デューティ・サイクルを回復させる。しかし、装置１０’の欠点は、オプトアイソレータ１６’によって画定される光チャンネルが、製造リソース及びチップリソースに負荷を課し、したがって、製造の経済性に悪影響を与えるほど既に高い速度であった１０ＭＨｚ（又は２０Ｍｂａｕｄ）の速度より一層高い速度である２０ＭＨｚ（又は、４０メガボー（Ｍｂａｕｄ）、すなわち、毎秒４０００万回のシンボル遷移）で動作することである。装置１０’は、装置１０より多くの電力を消費し、より大きいシリコン面積を使用し、より速いオプトアイソレータ１６’を必要とする。
【０００７】
上述のタイプの経済的、高性能、低電力の光学的に絶縁された装置を提供することが望ましい。本発明は、後述されるような方法によりこれらの問題及び欠陥を取り扱う。
【発明の開示】
【０００８】
本発明は、光絶縁回路装置（optically isolated circuit device）と、光絶縁チャンネルを介して送信されるクロック信号を再生する方法とに関係する。典型的な実施形態では、第１のオプトアイソレータ回路は第１のクロック周波数を有する第１のクロック信号で駆動され、第１のオプトアイソレータ回路の出力は受信され、位相ロックループ（ＰＬＬ）を駆動するため使用される。ＰＬＬは、第１のクロック周波数の倍数である第２のクロック周波数を有する第２のクロック信号を同期させるように構成されている。第２のクロック信号は、アナログ・デジタル変換器（ＡＤＣ）のような、光絶縁が役立つタイプの適当なクロック回路への入力として使用される。ＰＬＬは非常に正確な５０パーセントデューティ・サイクルを有する信号を生成することが可能であり、そして、第１のオプトアイソレータは、経済的であり、（ＡＤＣ自体の非常に高い動作周波数と比べて）比較的低速装置であり得るので、本発明によるＡＤＣ回路装置は従来のＡＤＣ回路装置の欠陥のうちの幾つかを取り扱う。光チャンネルを介して比較的低周波数のクロック信号を送信し、ＰＬＬを使用してより高い周波数のクロック信号を再生することは、過渡性、光学的不完全性、及び、その他の非理想的な条件に対するチャンネルの耐性を高める。
【０００９】
装置は、入力クロックを受信し、第１のオプトアイソレータを介して送信される第１のクロック信号を生成するために入力クロックの周波数を分周する分周回路をさらに含み得る。よって、第１のオプトアイソレータの出力側で、ＰＬＬは、実質的に、入力クロック信号と同じ周波数を有するクロックを再生するために周波数逓倍器として構成されることがある。ＡＤＣ又はその他のクロック回路によって生成されたデータをラッチするために、モータ制御回路などの外部処理回路によって使用されるクロック信号と同じであることが好都合である入力クロック信号が使用され得る。
【００１０】
完全な光絶縁のため、装置は、ＡＤＣからデジタル変換された信号を受信し、第２のオプトアイソレータ回路の入力を駆動する第２のドライバ回路をさらに含み得る。第２のレシーバ回路は、第２のオプトアイソレータ回路の出力を受信し、その後にラッチされるか、又は、さもなければ、モータコントローラ若しくはその他の外部処理回路によって処理され得る全体的なデジタル出力信号を生成する。
【００１１】
本発明の上記の特徴及び利点とその他の特徴及び利点とが、以下の記述、図面及び特許請求の範囲から明白になるであろう。
【発明を実施するための最良の形態】
【００１２】
図３に示されているように、本発明の例示的な実施形態では、光絶縁アナログ・デジタル変換装置４２は、２台の同一パッケージ化された集積回路チップ４４及び４６を含む。チップ４４は、モータ制御回路（図示せず）などの外部処理回路に装置４２を接続するため使用され得るインターフェイス回路を含み、チップ４６は、モータ電圧若しくは電流検知回路（図示せず）、又は、アナログ入力信号を検知するその他の手段に装置４２を接続するため使用され得る変換回路を含む。さらに詳しく後述されているように、第１の発光ダイオード（ＬＥＤ）５０及び第１の光検出器５２を含む第１のオプトアイソレータ４８は、チップ４４からチップ４６へとクロック信号をつなぐ。同様にさらに詳しく後述されているように、第２のＬＥＤ５６及び第２の光検出器５８を含む第２のオプトアイソレータ５４は、チップ４６からチップ４４へと変換された信号をつなぐ。オプトアイソレータ４８及び５４の１台ずつがそのそれぞれの信号のための光絶縁信号チャンネルを画定することに注意を要する。
【００１３】
チップ４４は、入力クロックを受信し、第１のクロック信号を生成するために入力クロックの周波数を分周する分周回路６０を含む。分周回路６０は任意の適当な係数により周波数を分周することが可能であるが、（たとえば、２、４、８、１６などの）２のべき乗による分周が一般的に最も効率的に実施される。ＬＥＤドライバ回路６２は、第１のクロック信号を受信し、オプトアイソレータ４８のＬＥＤ５０を駆動する。ＬＥＤレシーバ回路６４はオプトアイソレータ４８の光検出器５２の出力を受信する。位相ロックループ（ＰＬＬ）６６はＬＥＤレシーバ回路６４の出力を受信する。さらに詳しく後述されるＰＬＬ６６は、第１のクロック周波数の倍数である第２のクロック周波数を有する第２のクロック信号を同期させるように構成されている。この倍率は、好ましくは分周回路６０が入力クロックを分周する際に用いる係数と同じであるので、第２のクロック信号は、実質的に、再生された第１のクロック信号である。たとえば、分周器６０が入力クロック信号を分周する際に用いる係数は８（２３）でもよく、ＰＬＬ６６は、再生された、又は、第２のクロック信号を形成するために、このＰＬＬが受信する信号に８を乗じる。その後に、第２のクロック信号は、好ましくはΣΔ型ＡＤＣであるアナログ・デジタル変換器（ＡＤＣ）６８へ入力される。このようなΣΔ型ＡＤＣは当該技術分野において周知であるので、ＡＤＣ６８は本明細書ではこれ以上詳細に記載されていない。
【００１４】
ＡＤＣ６８は、従来の方法どおりに動作し、モータ電圧検知回路又はモータ電流検知回路から受信された信号などのアナログ入力信号をデジタル出力信号へと変換する。ΣΔ型ＡＤＣは、クロックジッタに対して高感度であり、クロック信号が正確に５０パーセントのデューティ・サイクルを有するとき最良に動作する。さらに詳しく後述されているように、ＰＬＬ６６によって同期させられたクロック信号は、ＰＬＬ６６に入力された信号が５０パーセントデューティ・サイクルを有さない場合でさえ、非常に正確な５０パーセントデューティ・サイクルを有する。同様に、ＰＬＬ６６の内在するローパス特性は、オプトアイソレータ４８によって画定された光絶縁クロックチャンネルの電気的又は光学的不完全性に起因して生じ得るクロックジッタを濾波すると共に、チャンネルを介して送信され得る任意の高周波電圧スパイクを阻止する。この回路の別の利点は、チャンネルを通過させられる周波数が（モータ制御及び類似したアプリケーションにおける典型的なＡＤＣクロック周波数と対比して）比較的低く抑えられ得るので、チャンネルコンポーネント（たとえば、ＬＥＤドライバ回路６２、ＬＥＤ５０、光検出器５２及びＬＥＤレシーバ回路６４）がコストのかかる高速部品ではなく、経済的な低速部品でも構わないことである。
【００１５】
ＬＥＤドライバ回路７０は、変換された信号、又は、ＡＤＣ６８が出力したデータ信号を受信する。ＬＥＤドライバ回路７０はオプトアイソレータ５４のＬＥＤ５６を駆動する。チップ４４内のＬＥＤレシーバ回路７２はオプトアイソレータ５４の光検出器５８の出力を受信する。出力ドライバ回路７４は、ＬＥＤレシーバ回路７２の出力を受信し、この信号を、モータコントローラなどの外部処理回路（図示せず）を駆動するため適した信号に変換する。
【００１６】
ＰＬＬ６６は適当であればいかなる構造を有していてもよいが、典型的な回路が図４に示されている。典型的なＰＬＬ６６は、周知のインバーターリング発振器型であり、好ましくは、選択された動作周波数に十分なループ帯域幅を有する。たとえば、１０ＭＨｚのクロック周波数で動作するＡＤＣに対し、ＰＬＬ６６のループ帯域幅は１００ｋＨｚのオーダであってもよい。典型的なＰＬＬ６６は、位相周波数検出器７６と、チャージポンプ７８と、ループフィルタ８０と、電圧制御発振器８２と、２分周回路８４とを含む。２分周回路８４は、ＰＬＬ６６の出力に５０パーセントのデューティ・サイクルを生じさせる。この回路は、例示の目的のため、周波数を２で分周するが、代替的に４、８、１６などの任意のその他の２のべき乗で分周することが可能である。この回路配置はインバーターリング発振器のＰＬＬのための常套手段であるので、ＰＬＬ６６の構造及び動作は本明細書でこれ以上詳細には記載されていない。ＰＬＬ６６のフィードバックループは、好ましくは、分周回路６０の係数と同じ係数を用いて周波数を分周する別の分周回路８６を含み、それによって、ＰＬＬ６６に分周回路６０へ入力された入力クロックと同じ周波数（ｆ）を有するクロック信号を出力させる。
【００１７】
図５に示されているように、動作中に、周波数（ｆ）を有する入力クロック信号８８が装置４２に供給される。入力クロック信号８８は任意の適当な周波数を有し得るが、ある種の事例では、入力クロック信号は、モータ制御回路などの外部処理回路（図示せず）が装置４２から受信した出力データ信号をラッチするため、又は、その他の動作を実行するために使用するクロック信号と同じクロック信号である方が好都合であるか、又は、望ましい可能性がある。たとえば、モータコントローラが１０ＭＨｚのクロック信号を使用して動作する事例では、装置４２に供給される入力クロック信号は１０ＭＨｚクロック信号と同じである可能性がある。モータを制御する装置４２の用途が例示の目的のため本明細書中に記載されているが、モータ制御は、本明細書の教示に照らして本発明が関係する当業者が容易に想到する装置４２の多数の用途のうちのほんの一例に過ぎないことに注意を要する。実際に、装置４２は、ＡＤＣを使用することが知られているどのような目的のためにも使用され得る。
【００１８】
分周回路６０は、１．２５ＭＨｚの第１のクロック信号９０を出力するため、１０ＭＨｚ入力クロック信号を、たとえば、８という係数を用いて分周する。ＬＥＤドライバ回路５０、オプトアイソレータ４８及びＬＥＤレシーバ回路５２によって画定される光絶縁チャンネルは、第１のクロック信号９０を送信する。第１のクロック信号９０の周波数は比較的低い１．２５ＭＨｚであるので、チャンネルコンポーネントは、コストのかかる高速部品ではなく、経済的な低速部品でもよい。第１のクロック信号９０に応答して、ＰＬＬ６６は、たとえば、第１のクロック信号９０の周波数の８倍である周波数を有する第２のクロック信号９２を同期させる。その後に、第２のクロック信号９２は、実質的に、再生された入力クロック信号８８であり、入力クロック信号８８と同じ周波数を有することに注意を要する。上述されているように、ＰＬＬ６６の動作は、入力クロック信号８８のデューティ・サイクルが正確に５０パーセントではない場合、又は、光絶縁チャンネルがデューティ・サイクルを歪ませる場合でも、第２のクロック信号９２が非常に正確な５０パーセントデューティ・サイクルを有することを保証する。その上、ＰＬＬ６６のローパスフィルタ特性は、電圧スパイク及びその他の非最適条件に対する耐性が高い。
【００１９】
図６に示されている別の実施例は、デューティ・サイクル選択の効果を例証している。本実施例では、装置４２に供給された入力クロック信号９４は、５０パーセントのデューティ・サイクルを有するが、分周回路６０（図３）は、５０パーセント未満のデューティ・サイクルを有する第１のクロック信号９６を生成するように構成されている。たとえば、オプトアイソレータ４８（図３）が「オン」であるか、又は、アクティブ状態（すなわち、ＬＥＤ１８がオンであるか、又は、点灯されている）期間は、オプトアイソレータ４８が「オフ」であるか、又は、非アクティブ状態（すなわち、ＬＥＤ１８がオフであるか、又は、点灯されていない）期間より短いので、第１のクロック信号９６のデューティ・サイクルは１２．５パーセントでもよい。ＰＬＬ６６は第１のクロック信号９６の立ち上がりエッジ又は立ち下がりエッジのいずれかだけに応答するので、ＰＬＬ６６は、このデューティ・サイクルが５０パーセントではない第１のクロック信号９６を、非常に正確な５０パーセントのデューティ・サイクルを有する第２のクロック信号９８に変換可能である。第１のクロック信号９４のより短い（すなわち、５０パーセント未満の）デューティ・サイクルは、ＬＥＤ１８が、図５の実施例の場合のようにデューティ・サイクルの半分ではなく、デューティ・サイクルの１２．５パーセントの間だけ点灯されるため、ＬＥＤ１８により少ない平均電力を消費させるので有利であり得る。他の実施形態では、第１のクロック信号は、任意の他の適当なデューティ・サイクルを有することが可能である。
【００２０】
本発明は、本発明の原理及び概念を実証する目的のため、かつ、本発明が実施され得る方法の１つ以上の実施例を提供するために、１つ以上の例示的な実施形態を参照して説明されていることに注意を要する。本発明は、本明細書に記載されている説明に照らして当業者によって理解されるように、これらの実施形態に限定されない。当業者は、種々の変更が本明細書に記載されている実施形態に行われること、ならびに、このような変更及び変形のすべてがいずれかの特許請求の範囲に記載された事項及び特許請求の範囲に記載された事項の均等物の範囲にあるならば、このような変更及び変形のすべてを本発明は網羅することが意図されていることを理解するであろう。特許請求の範囲に関して、特許請求の範囲は、後に分詞が続けられている「・・・する手段（ｍｅａｎｓ ｆｏｒ）」という表現を含まない限り、特許請求の範囲は合衆国第３５法典第１１２条第６パラグラフを発動することを意図していない。
【図面の簡単な説明】
【００２１】
【図１】従来技術による光絶縁アナログ・デジタル変換装置のブロック図である。
【図２】図１に示されている装置に類似した別の従来技術の装置のブロック図である。
【図３】本発明による光絶縁アナログ・デジタル変換装置のブロック図である。
【図４】図３に示されている装置の位相ロックループのブロック図である。
【図５】図３に示されている装置の動作方法に関係するタイミングチャートである。
【図６】図３に示されている装置の代替的な動作方法に関係するタイミングチャートである。
【特許請求の範囲】
【請求項１】
第１のオプトアイソレータ回路と、
第１のクロック周波数を有する第１のクロック信号を受信し、該第１のクロック周波数で前記第１のオプトアイソレータ回路の入力を駆動する第１のドライバ回路と、
前記第１のクロック周波数で前記第１のオプトアイソレータ回路の出力を受信する第１のレシーバ回路と、
前記第１のレシーバ回路の出力を受信し、前記第１のクロック周波数の倍数である第２のクロック周波数を有する第２のクロック信号に同期させる位相ロックループ回路と、
前記第２のクロック信号に応答して出力を生成するクロック回路と
を含む、光絶縁回路装置。
【請求項２】
前記クロック回路が、アナログ入力信号及び前記第２のクロック信号を受信し、デジタル変換された信号を生成するアナログ・デジタル変換器（ＡＤＣ）である、請求項１に記載の光絶縁回路装置。
【請求項３】
前記ＡＤＣがシグマ・デルタ型ＡＤＣである、請求項２に記載の光絶縁回路装置。
【請求項４】
第２のオプトアイソレータ回路と、
前記デジタル変換された信号を受信し、前記第２のクロック周波数で前記第２のオプトアイソレータ回路の入力を駆動する第２のドライバ回路と、
前記第２のオプトアイソレータ回路の出力を受信し、デジタル出力信号を生成する第２のレシーバ回路と
をさらに含む、請求項２に記載の光絶縁回路装置。
【請求項５】
前記第１のドライバ回路及び前記第２のレシーバ回路が第１の集積回路チップ上でともに集積化され、
前記第１のレシーバ回路及び前記第２のドライバ回路が第２の集積回路チップ上でともに集積化され、前記第１の集積回路チップ及び前記第２の集積回路チップが前記光絶縁回路装置を形成するためにともにパッケージ化されている、
請求項４に記載の光絶縁回路装置。
【請求項６】
前記第２のクロック周波数に等しい入力クロック周波数を有する入力クロック信号を受信し、前記第１のクロック信号を生成するために前記入力クロック信号を分周する分周回路をさらに含む、請求項４に記載の光絶縁回路装置。
【請求項７】
前記分周回路は２のべき乗という係数を用いて上記入力クロック信号を分周する、請求項６に記載の光絶縁回路装置。
【請求項８】
前記分周回路は５０パーセントのデューティ・サイクルを有する第１のクロック信号を生成する、請求項７に記載の光絶縁回路装置。
【請求項９】
前記分周回路は５０パーセント未満のデューティ・サイクルを有する第１のクロック信号を生成し、前記デューティ・サイクルの中で前記第１のオプトアイソレータ回路がアクティブ状態である期間は前記デューティ・サイクルの中で前記第１のオプトアイソレータ回路が非アクティブ状態である期間より短いものである、請求項７に記載の光絶縁回路装置。
【請求項１０】
前記分周回路は、８という係数を用いて前記入力クロック信号を分周し、１２．５パーセントのデューティ・サイクルを有する第１のクロック信号を生成するものである、請求項９に記載の光絶縁回路装置。
【請求項１１】
光絶縁チャンネルを介してクロック信号を再生する方法であって、
第１のクロック周波数を有する第１のクロック信号で第１のオプトアイソレータ回路を駆動するステップと、
前記第１のクロック周波数で前記第１のオプトアイソレータ回路の出力を受信するステップと、
第１のオプトアイソレータの回路出力を、前記第１のクロック周波数の倍数である第２のクロック周波数を有する第２のクロック信号に同期させる位相ロックループへと供給するステップと、
前記第２のクロック信号をクロック回路へと供給するステップと
を含んでなる方法。
【請求項１２】
前記第２のクロック信号をクロック回路へと供給するステップが、前記第２のクロック信号をアナログ・デジタル変換器（ＡＤＣ）へと供給することを含む、請求項１１に記載の方法。
【請求項１３】
前記ＡＤＣによって供給された出力信号で第２のオプトアイソレータ回路を駆動するステップと、
前記第２のクロック周波数で前記第２のオプトアイソレータ回路の出力を受信するステップと
をさらに含む、請求項１２に記載の方法。
【請求項１４】
前記第１のクロック信号を生成するために、前記第２のクロック周波数に等しい入力クロック周波数を有する入力クロック信号を分周するステップをさらに含む、請求項１３に記載の方法。
【請求項１５】
前記第１のクロック信号を生成するために入力クロック信号を分周するステップは、２のべき乗という係数を用いて前記入力クロック信号を分周することを含む、請求項１４に記載の方法。
【請求項１６】
前記第１のクロック信号を生成するために入力クロック信号を分周するステップは、５０パーセントのデューティ・サイクルを有する第１のクロック信号を生成することを含む、請求項１５に記載の方法。
【請求項１７】
前記第１のクロック信号を生成するために入力クロック信号を分周するステップは、５０パーセント未満のデューティ・サイクルを有する第１のクロック信号を生成することを含み、前記デューティ・サイクルの中で前記第１のオプトアイソレータ回路がアクティブ状態である期間は前記デューティ・サイクルの中で前記第１のオプトアイソレータ回路が非アクティブ状態である期間より短いものである、請求項１５に記載の方法。
【請求項１８】
前記第１のクロック信号を生成するために入力クロック信号を分周するステップは、８という係数を用いて前記入力クロック信号を分周し、１２．５パーセントのデューティ・サイクルを有する第１のクロック信号を生成することを含む、請求項１５に記載の方法。
【請求項１】
第１のオプトアイソレータ回路と、
第１のクロック周波数を有する第１のクロック信号を受信し、該第１のクロック周波数で前記第１のオプトアイソレータ回路の入力を駆動する第１のドライバ回路と、
前記第１のクロック周波数で前記第１のオプトアイソレータ回路の出力を受信する第１のレシーバ回路と、
前記第１のレシーバ回路の出力を受信し、前記第１のクロック周波数の倍数である第２のクロック周波数を有する第２のクロック信号に同期させる位相ロックループ回路と、
前記第２のクロック信号に応答して出力を生成するクロック回路と
を含む、光絶縁回路装置。
【請求項２】
前記クロック回路が、アナログ入力信号及び前記第２のクロック信号を受信し、デジタル変換された信号を生成するアナログ・デジタル変換器（ＡＤＣ）である、請求項１に記載の光絶縁回路装置。
【請求項３】
前記ＡＤＣがシグマ・デルタ型ＡＤＣである、請求項２に記載の光絶縁回路装置。
【請求項４】
第２のオプトアイソレータ回路と、
前記デジタル変換された信号を受信し、前記第２のクロック周波数で前記第２のオプトアイソレータ回路の入力を駆動する第２のドライバ回路と、
前記第２のオプトアイソレータ回路の出力を受信し、デジタル出力信号を生成する第２のレシーバ回路と
をさらに含む、請求項２に記載の光絶縁回路装置。
【請求項５】
前記第１のドライバ回路及び前記第２のレシーバ回路が第１の集積回路チップ上でともに集積化され、
前記第１のレシーバ回路及び前記第２のドライバ回路が第２の集積回路チップ上でともに集積化され、前記第１の集積回路チップ及び前記第２の集積回路チップが前記光絶縁回路装置を形成するためにともにパッケージ化されている、
請求項４に記載の光絶縁回路装置。
【請求項６】
前記第２のクロック周波数に等しい入力クロック周波数を有する入力クロック信号を受信し、前記第１のクロック信号を生成するために前記入力クロック信号を分周する分周回路をさらに含む、請求項４に記載の光絶縁回路装置。
【請求項７】
前記分周回路は２のべき乗という係数を用いて上記入力クロック信号を分周する、請求項６に記載の光絶縁回路装置。
【請求項８】
前記分周回路は５０パーセントのデューティ・サイクルを有する第１のクロック信号を生成する、請求項７に記載の光絶縁回路装置。
【請求項９】
前記分周回路は５０パーセント未満のデューティ・サイクルを有する第１のクロック信号を生成し、前記デューティ・サイクルの中で前記第１のオプトアイソレータ回路がアクティブ状態である期間は前記デューティ・サイクルの中で前記第１のオプトアイソレータ回路が非アクティブ状態である期間より短いものである、請求項７に記載の光絶縁回路装置。
【請求項１０】
前記分周回路は、８という係数を用いて前記入力クロック信号を分周し、１２．５パーセントのデューティ・サイクルを有する第１のクロック信号を生成するものである、請求項９に記載の光絶縁回路装置。
【請求項１１】
光絶縁チャンネルを介してクロック信号を再生する方法であって、
第１のクロック周波数を有する第１のクロック信号で第１のオプトアイソレータ回路を駆動するステップと、
前記第１のクロック周波数で前記第１のオプトアイソレータ回路の出力を受信するステップと、
第１のオプトアイソレータの回路出力を、前記第１のクロック周波数の倍数である第２のクロック周波数を有する第２のクロック信号に同期させる位相ロックループへと供給するステップと、
前記第２のクロック信号をクロック回路へと供給するステップと
を含んでなる方法。
【請求項１２】
前記第２のクロック信号をクロック回路へと供給するステップが、前記第２のクロック信号をアナログ・デジタル変換器（ＡＤＣ）へと供給することを含む、請求項１１に記載の方法。
【請求項１３】
前記ＡＤＣによって供給された出力信号で第２のオプトアイソレータ回路を駆動するステップと、
前記第２のクロック周波数で前記第２のオプトアイソレータ回路の出力を受信するステップと
をさらに含む、請求項１２に記載の方法。
【請求項１４】
前記第１のクロック信号を生成するために、前記第２のクロック周波数に等しい入力クロック周波数を有する入力クロック信号を分周するステップをさらに含む、請求項１３に記載の方法。
【請求項１５】
前記第１のクロック信号を生成するために入力クロック信号を分周するステップは、２のべき乗という係数を用いて前記入力クロック信号を分周することを含む、請求項１４に記載の方法。
【請求項１６】
前記第１のクロック信号を生成するために入力クロック信号を分周するステップは、５０パーセントのデューティ・サイクルを有する第１のクロック信号を生成することを含む、請求項１５に記載の方法。
【請求項１７】
前記第１のクロック信号を生成するために入力クロック信号を分周するステップは、５０パーセント未満のデューティ・サイクルを有する第１のクロック信号を生成することを含み、前記デューティ・サイクルの中で前記第１のオプトアイソレータ回路がアクティブ状態である期間は前記デューティ・サイクルの中で前記第１のオプトアイソレータ回路が非アクティブ状態である期間より短いものである、請求項１５に記載の方法。
【請求項１８】
前記第１のクロック信号を生成するために入力クロック信号を分周するステップは、８という係数を用いて前記入力クロック信号を分周し、１２．５パーセントのデューティ・サイクルを有する第１のクロック信号を生成することを含む、請求項１５に記載の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２００９−８１８２９（Ｐ２００９−８１８２９Ａ）
【公開日】平成２１年４月１６日（２００９．４．１６）
【国際特許分類】
【外国語出願】
【出願番号】特願２００８−１３３２４３（Ｐ２００８−１３３２４３）
【出願日】平成２０年５月２１日（２００８．５．２１）
【出願人】（５０６２００１８６）アバゴ・テクノロジーズ・イーシービーユー・アイピー（シンガポール）プライベート・リミテッド (154)
【Ｆターム（参考）】
【公開日】平成２１年４月１６日（２００９．４．１６）
【国際特許分類】
【出願番号】特願２００８−１３３２４３（Ｐ２００８−１３３２４３）
【出願日】平成２０年５月２１日（２００８．５．２１）
【出願人】（５０６２００１８６）アバゴ・テクノロジーズ・イーシービーユー・アイピー（シンガポール）プライベート・リミテッド (154)
【Ｆターム（参考）】
[ Back to top ]