入出力装置
【課題】光電変換素子に対するトランジスタの数を低減する。
【解決手段】表示データ信号のデータに応じた表示状態になる表示回路と、それぞれ入射する光の照度に応じた光データを生成する複数の光検出回路と、を含み、光検出回路は、Ｘ個（Ｘは２以上の自然数）の光電変換素子１３１と、ソース及びドレインの一方がＸ個の光電変換素子のうちの一つの光電変換素子の第２の電流端子に電気的に接続され、ゲートに光検出回路制御部からＸ個の電荷蓄積制御信号うち一つの電荷蓄積制御信号が入力されるＸ個の電荷蓄積制御トランジスタＴＸと、ゲートがＸ個の電荷蓄積制御トランジスタのソース及びドレインの一方のそれぞれに電気的に接続される増幅トランジスタ１３２と、を備える。
【解決手段】表示データ信号のデータに応じた表示状態になる表示回路と、それぞれ入射する光の照度に応じた光データを生成する複数の光検出回路と、を含み、光検出回路は、Ｘ個（Ｘは２以上の自然数）の光電変換素子１３１と、ソース及びドレインの一方がＸ個の光電変換素子のうちの一つの光電変換素子の第２の電流端子に電気的に接続され、ゲートに光検出回路制御部からＸ個の電荷蓄積制御信号うち一つの電荷蓄積制御信号が入力されるＸ個の電荷蓄積制御トランジスタＴＸと、ゲートがＸ個の電荷蓄積制御トランジスタのソース及びドレインの一方のそれぞれに電気的に接続される増幅トランジスタ１３２と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、入出力装置に関する。
【背景技術】
【０００２】
近年、情報を出力する機能を有し、且つ光の入射により情報を入力する機能を有する装置（入出力装置ともいう）の技術開発が進められている。
【０００３】
入出力装置としては、行列方向に配置された複数の表示回路及び複数の光検出回路（光センサともいう）を画素部に備え、光センサに入射する光の照度を検出することにより、画素部に重畳する被読み取り物の座標を検出する機能（座標検出機能ともいう）及び被読み取り物の画像データを生成する機能（読み取り機能）を有する入出力装置が挙げられる（例えば特許文献１）。特許文献１に示す入出力装置では、フォトダイオード、増幅トランジスタ、初期化（リセット）トランジスタ、及び選択トランジスタにより光検出回路が構成されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１８２０６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来の入出力装置では、光電変換素子であるフォトダイオード毎に増幅トランジスタ、初期化（光検出リセット）トランジスタ、及び選択トランジスタを設けるため、１つの光電変換素子に対するトランジスタの数が多いといった問題があった。トランジスタの数が多いと、例えば画素のサイズの縮小が難しく、また、トランジスタのリーク電流における影響も大きくなる。
【０００６】
本発明の一態様は、１つの光電変換素子に対するトランジスタの数を少なくすること及びトランジスタのリーク電流における影響を小さくすることの一つ又は複数を課題の一つとする。
【課題を解決するための手段】
【０００７】
本発明の一態様は、光電変換素子、電荷蓄積制御トランジスタ、及び増幅トランジスタを備える光検出回路を含み、少なくとも増幅トランジスタを複数の光電変換素子により共有させて光検出回路を構成するものである。これにより、画素部におけるトランジスタの数の低減を図る。
【０００８】
また、本発明の一態様は、光電変換素子、電荷蓄積制御トランジスタ、増幅トランジスタ、及び出力選択トランジスタを備える光検出回路を含み、少なくとも増幅トランジスタ及び出力選択トランジスタを複数の光電変換素子により共有させて光検出回路を構成するものである。これにより、画素部におけるトランジスタの数の低減を図る。
【０００９】
また、本発明の一態様は、光電変換素子、電荷蓄積制御トランジスタ、増幅トランジスタ、出力選択トランジスタ、及び光検出リセットトランジスタを備える光検出回路を含み、少なくとも増幅トランジスタ、出力選択トランジスタ、及び光検出リセットトランジスタを複数の光電変換素子により共有させて光検出回路を構成するものである。これにより、画素部におけるトランジスタの数の低減を図る。
【００１０】
また、本発明の一態様は、光電変換素子毎に、オフ電流の少ない電荷蓄積制御トランジスタを設け、光電変換素子に入射する光の照度に応じた量の電荷を一定期間保持するものである。これにより、トランジスタのリーク電流における影響の低減を図る。
【発明の効果】
【００１１】
本発明の一態様により、光電変換素子の数に対するトランジスタの数を少なくすることができるため、画素部におけるトランジスタの数を少なくすることができる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１における入出力装置を説明するための図。
【図２】実施の形態２における光検出回路の例を説明するための図。
【図３】実施の形態３における光検出回路の例を説明するための図。
【図４】実施の形態４における表示回路の例を説明するための図。
【図５】実施の形態５におけるトランジスタの例を説明するための図。
【図６】図５（Ａ）に示すトランジスタの作製方法例を説明するための断面模式図。
【図７】特性評価回路を説明するための図。
【図８】ＳＭＰ４、ＳＭＰ５、及びＳＭＰ６における測定に係る経過時間Ｔｉｍｅと、出力電圧Ｖｏｕｔ及び該測定によって算出されたリーク電流との関係を示す図。
【図９】測定により見積もられたノードＡの電圧とリーク電流の関係を示す図。
【図１０】測定により見積もられたノードＡの電圧とリーク電流の関係を示す図。
【図１１】測定により見積もられたノードＡの電圧とリーク電流の関係を示す図。
【図１２】測定により見積もられたノードＡの電圧とリーク電流の関係を示す図。
【図１３】実施の形態６の入出力装置におけるアクティブマトリクス基板の構造例を示す図。
【図１４】実施の形態６の入出力装置におけるアクティブマトリクス基板の構造例を示す図。
【図１５】実施の形態６における入出力装置の構造例を示す図。
【図１６】実施の形態６における入出力装置の構造例を示す図。
【図１７】実施の形態７における電子機器の構成例を示す模式図。
【図１８】本発明の一態様に係る酸化物材料の構造を説明する図。
【図１９】本発明の一態様に係る酸化物材料の構造を説明する図。
【図２０】本発明の一態様に係る酸化物材料の構造を説明する図。
【図２１】計算によって得られた移動度のゲート電圧依存性を説明する図である。
【図２２】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図である。
【図２３】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図である。
【図２４】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図である。
【図２５】計算に用いたトランジスタの断面構造を説明する図である。
【図２６】本発明の一態様であるトランジスタの上面図及び断面図。
【図２７】試料１乃至試料６に対応するトランジスタの構造を示す上面図及び断面図。
【図２８】試料３及び試料４であるトランジスタのＶｇ−Ｉｄ特性及び電界効果移動度を示す図。
【図２９】試料１であるトランジスタのＢＴ試験前後のＶｇ−Ｉｄ特性及び電界効果移動度を示す図。
【図３０】試料４であるトランジスタのＢＴ試験前後のＶｇ−Ｉｄ特性及び電界効果移動度を示す図。
【図３１】試料４であるトランジスタの測定温度によるＶｇ−Ｉｄ特性及び電界効果移動度を示す図。
【図３２】試料４であるトランジスタの閾値電圧及び電界効果移動度の温度特性を示す図。
【図３３】Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜のＸＲＤスペクトルを示す図。
【図３４】Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜を用いたトランジスタのオフ電流を示す図。
【発明を実施するための形態】
【００１３】
本発明を説明するための実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではないとする。
【００１４】
なお、各実施の形態の内容を互いに適宜組み合わせることができる。また、各実施の形態の内容を互いに置き換えることができる。
【００１５】
また、第１、第２などの序数を用いた用語は、構成要素の混同を避けるために付したものであり、各構成要素は、序数の数に限定されない。
【００１６】
（実施の形態１）
本実施の形態では、画像を表示することにより情報の出力が可能であり、且つ入射する光により情報の入力が可能な入出力装置の例について説明する。
【００１７】
本実施の形態における入出力装置の例について、図１を用いて説明する。図１は、本実施の形態における入出力装置の例を説明するための図である。
【００１８】
まず、本実施の形態における入出力装置の構成例について、図１（Ａ）を用いて説明する。図１（Ａ）は、本実施の形態における入出力装置の構成例を示す模式図である。
【００１９】
図１（Ａ）に示す入出力装置は、表示回路制御部１０１ａと、光検出回路制御部１０１ｂと、光源部１０１ｃと、画素部１０１ｄと、を含む。
【００２０】
表示回路制御部１０１ａは、表示駆動回路（ＤＩＳＰＤＲＶともいう）１１１と、表示データ信号出力回路（ＤＤＯＵＴともいう）１１２と、を含む。
【００２１】
光検出回路制御部１０１ｂは、光検出駆動回路（ＰＳＤＲＶともいう）１１３と、読み出し回路１１６と、を含む。
【００２２】
光源部１０１ｃは、ライトユニット（ＬＩＧＨＴともいう）１１４を含む。
【００２３】
画素部１０１ｄは、複数の表示回路（ＤＩＳＰともいう）１１５ｄと、複数の光検出回路（ＰＳともいう）１１５ｐと、を含む。なお、１個以上の表示回路１１５ｄにより１つの画素が構成される。また、画素に１個以上の光検出回路１１５ｐが含まれてもよい。また、複数の表示回路１１５ｄは、画素部１０１ｄにおいて、行列方向に配置される。また、複数の光検出回路１１５ｐは、画素部１０１ｄにおいて、行列方向に配置される。
【００２４】
表示駆動回路１１１は、パルス信号である複数の表示選択信号（信号ＤＳＥＬともいう）を出力する機能を有する。
【００２５】
表示駆動回路１１１は、例えばシフトレジスタを備える。表示駆動回路１１１は、シフトレジスタからパルス信号を出力させることにより、表示選択信号を出力することができる。
【００２６】
表示データ信号出力回路１１２には、画像信号が入力される。表示データ信号出力回路１１２は、入力された画像信号を元に電圧信号である表示データ信号（信号ＤＤともいう）を生成し、生成した表示データ信号を出力する機能を有する。
【００２７】
表示データ信号出力回路１１２は、例えばスイッチングトランジスタを備える。
【００２８】
なお、入出力装置において、トランジスタは、２つの端子と、印加される電圧により該２つの端子の間に流れる電流を制御する電流制御端子と、を有する。なお、トランジスタに限らず、素子において、互いの間に流れる電流が制御される端子を電流端子ともいい、２つの電流端子のそれぞれを第１の電流端子及び第２の電流端子ともいう。
【００２９】
また、入出力装置において、トランジスタとしては、例えば電界効果トランジスタを用いることができる。電界効果トランジスタの場合、第１の電流端子は、ソース及びドレインの一方であり、第２の電流端子は、ソース及びドレインの他方であり、電流制御端子は、ゲートである。
【００３０】
また、一般的に電圧とは、ある二点間における電位の差（電位差ともいう）のことをいう。しかし、電圧及び電位の値は、回路図などにおいていずれもボルト（Ｖ）で表されることがあるため、区別が困難である。そこで、本明細書では、特に指定する場合を除き、ある一点の電位と基準となる電位（基準電位ともいう）との電位差を、該一点の電圧として用いる場合がある。
【００３１】
表示データ信号出力回路１１２は、スイッチングトランジスタがオン状態のときに画像信号のデータを表示データ信号として出力することができる。スイッチングトランジスタは、電流制御端子にパルス信号である制御信号を入力することにより制御することができる。なお、表示回路１１５ｄの数が複数である場合には、複数のスイッチングトランジスタを選択的にオン状態又はオフ状態にすることにより、画像信号のデータを複数の表示データ信号として出力してもよい。
【００３２】
光検出駆動回路１１３は、パルス信号である光検出リセット信号（信号ＰＲＳＴともいう）、パルス信号である蓄積制御信号（信号ＴＸともいう）を出力する機能を有する。なお、必要に応じて光検出駆動回路１１３がパルス信号である出力選択信号（信号ＯＳＥＬともいう）を出力する機能を有する構成にしてもよい。
【００３３】
光検出駆動回路１１３は、例えばシフトレジスタを備える。このとき、光検出駆動回路１１３は、シフトレジスタからパルス信号を出力させることにより、光検出リセット信号及び蓄積制御信号、又は光検出リセット信号、蓄積制御信号、及び出力選択信号を出力することができる。
【００３４】
ライトユニット１１４は、光源を備える発光ユニットである。
【００３５】
光源としては、例えば冷陰極管又は発光ダイオードを用いることができる。発光ダイオードは、可視光領域（例えば光の波長が３６０ｎｍ乃至８３０ｎｍである領域）の波長を有する光を発する発光ダイオードである。発光ダイオードとしては、例えば白色発光ダイオードを用いることができる。なお、それぞれの色の発光ダイオードの数は、複数でもよい。また、発光ダイオードとして、例えば赤色発光ダイオード、緑色発光ダイオード、及び青色発光ダイオードを用いてもよい。赤色発光ダイオード、緑色発光ダイオード、及び青色発光ダイオードを用いることにより、例えば１つのフレーム期間中に表示選択信号に従って、赤色発光ダイオード、緑色発光ダイオード、及び青色発光ダイオードの一つ又は複数を順次切り替えて発光させることにより、フルカラーの画像を表示する駆動方式（フィールドシーケンシャル駆動方式）を用いることができ、且つフルカラーでの被読み取り物の読み取りを行うことができる。
【００３６】
なお、例えば発光ダイオードの点灯を制御する制御回路を設け、パルス信号であり、該制御回路に入力される制御信号に従って、発光ダイオードの点灯を制御することもできる。
【００３７】
表示回路１１５ｄは、ライトユニット１１４に重畳する。表示回路１１５ｄには、ライトユニット１１４から光が入射する。また、表示回路１１５ｄには、パルス信号である表示選択信号が入力され、且つ入力された表示選択信号に従って表示データ信号が入力される。表示回路１１５ｄは、入力された表示データ信号のデータに応じた表示状態になる機能を有する。
【００３８】
表示回路１１５ｄは、例えば表示選択トランジスタ及び表示素子を備える。
【００３９】
表示選択トランジスタは、表示素子に表示データ信号のデータを入力させるか否かを選択する機能を有する。
【００４０】
表示素子は、表示選択トランジスタに従って表示データ信号のデータが入力されることにより、表示データ信号のデータに応じた表示状態になる機能を有する。
【００４１】
表示素子としては、例えば液晶素子などを用いることができる。
【００４２】
また、液晶素子を備える入出力装置の表示方式としては、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モード、ＳＴＮ（Ｓｕｐｅｒ Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶ（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ Ｖｉｅｗ）モード、又はＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードなどを用いてもよい。
【００４３】
光検出回路１１５ｐは、ライトユニット１１４に重畳する。例えば画素部１０１ｄに被読み取り物がある場合、ライトユニット１１４から照射された光が被読み取り物により反射し、該反射した光が光検出回路１１５ｐに入射する。光検出回路１１５ｐには、光検出リセット信号及び電荷蓄積制御信号が入力される。また、赤色用、緑色用、及び青色用の光検出回路１１５ｐを設けることもできる。例えば、赤色、緑色、及び青色のカラーフィルタを設け、赤色、緑色、及び青色のカラーフィルタを介してそれぞれの色用の光検出回路１１５ｐにより光データを生成し、生成した複数の光データを合成して画像データを生成することにより、フルカラーの画像データを生成することもできる。
【００４４】
光検出回路１１５ｐは、Ｘ個（Ｘは２以上の自然数）の光電変換素子（ＰＣＥともいう）と、Ｘ個の電荷蓄積制御トランジスタ、及び増幅トランジスタを少なくとも備える。
【００４５】
Ｘ個の光電変換素子のそれぞれは、第１の電流端子及び第２の電流端子を有し、Ｘ個の光電変換素子の第１の電流端子のそれぞれには、単位電圧又はＸ個の光検出リセット信号のうち、互いに異なる光検出リセット信号が入力される。光電変換素子は、第１の光が入射することにより、入射した光の照度に応じて電流（光電流ともいう）が流れる機能を有する。なお、光電変換素子の第１の電流端子に単位電圧が入力される場合、光電変換素子の第１の電流端子に入力される単位電圧の値は適宜設定される。
【００４６】
Ｘ個の電荷蓄積制御トランジスタの第１の電流端子のそれぞれは、Ｘ個の光電変換素子のうち、互いに異なる光電変換素子の第２の電流端子に電気的に接続され、Ｘ個の電荷蓄積制御トランジスタの電流制御端子のそれぞれには、Ｘ個の電荷蓄積制御信号のうち、互いに異なる電荷蓄積制御信号が入力される。
【００４７】
増幅トランジスタの第１の電流端子及び第２の電流端子の一方には、単位電圧が入力され、増幅トランジスタの第１の電流端子及び第２の電流端子の他方を介して光データが光データ信号として出力され、増幅トランジスタの電流制御端子は、Ｘ個の電荷蓄積制御トランジスタの第２の電流端子のそれぞれに電気的に接続される。つまり、Ｘ個の電荷蓄積制御トランジスタにより１つの増幅トランジスタが共有して用いられる。なお、単位電圧の値は適宜設定される。
【００４８】
なお、光検出回路１１５ｐは、増幅トランジスタの第１の電流端子又は第２の電流端子を介して光データを光データ信号として出力する。
【００４９】
読み出し回路１１６は、光データを読み出す光検出回路１１５ｐを選択し、選択した光検出回路１１５ｐから光データを読み出す機能を有する。
【００５０】
読み出し回路１１６は、例えば選択回路を用いて構成される。例えば、選択回路は、スイッチングトランジスタを備え、該スイッチングトランジスタに従って光検出回路１１５ｐから光データ信号が入力されることにより光データを読み出すことができる。
【００５１】
さらに、光検出回路１１５ｐの構成例について、図１（Ｂ）を用いて説明する。図１（Ｂ）は、図１（Ａ）に示す入出力装置における光検出回路の構成例を示す回路図である。
【００５２】
図１（Ｂ）に示す光検出回路は、光電変換素子１３１＿１乃至光電変換素子１３１＿Ｚ（Ｚは３以上の自然数）のＺ個の光電変換素子と、トランジスタ１３２と、トランジスタ１３３と、トランジスタ１３４＿１乃至トランジスタ１３４＿ＺのＺ個のトランジスタ１３４と、を備える。
【００５３】
光電変換素子１３１＿Ｋ（Ｋは１乃至Ｚの自然数）の第１の電流端子には、光検出リセット信号ＰＲＳＴ＿Ｋが入力される。
【００５４】
光電変換素子１３１＿１乃至光電変換素子１３１＿Ｚのそれぞれとしては、例えばフォトダイオード又はフォトトランジスタなどを用いることができる。フォトダイオードの場合、フォトダイオードのアノード及びカソードの一方が光電変換素子の第１の電流端子に相当し、フォトダイオードのアノード及びカソードの他方が光電変換素子の第２の電流端子に相当する。また、フォトトランジスタの場合、フォトトランジスタのソース及びドレインの一方が光電変換素子の第１の電流端子に相当し、フォトトランジスタのソース及びドレインの他方が光電変換素子の第２の電流端子に相当する。
【００５５】
トランジスタ１３４＿Ｋのソース及びドレインの一方は、光電変換素子１３１＿Ｋの第２の電流端子に接続され、トランジスタ１３４＿Ｋのゲートには、電荷蓄積制御信号ＴＸ＿Ｋが入力される。なお、トランジスタ１３４＿Ｋのソース及びドレインの一方と光電変換素子１３１＿Ｋとの接続箇所をノードＮ１１＿Ｋともいう。
【００５６】
トランジスタ１３４＿１乃至トランジスタ１３４＿Ｚのそれぞれは、電荷蓄積制御トランジスタとしての機能を有する。
【００５７】
トランジスタ１３４＿１乃至トランジスタ１３４＿Ｚのそれぞれとしては、例えばチャネルが形成される酸化物半導体層を含むトランジスタを用いることができる。上記酸化物半導体層は、真性（Ｉ型ともいう）、又は実質的に真性である半導体層であり、キャリアの数が極めて少なく、キャリア濃度は、１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満である。
【００５８】
また、上記酸化物半導体層を含むトランジスタのオフ電流は、チャネル幅１μｍあたり１０ａＡ（１×１０−１７Ａ）以下、好ましくは１ａＡ（１×１０−１８Ａ）以下、さらには好ましくは１０ｚＡ（１×１０−２０Ａ）以下、さらに好ましくは１ｚＡ（１×１０−２１Ａ）以下、さらに好ましくは１００ｙＡ（１×１０−２２Ａ）以下である。
【００５９】
また、上記酸化物半導体層は、キャリア濃度が低いため、該酸化物半導体層を含むトランジスタは、温度が変化した場合であっても、オフ電流が低い。例えばトランジスタの温度が１５０℃であっても、オフ電流は、１００ｚＡ／μｍ以下である。
【００６０】
トランジスタ１３２のソース及びドレインの一方には、電圧Ｖ０が入力され、トランジスタ１３２のゲートは、トランジスタ１３４＿１乃至トランジスタ１３４＿Ｚのソース及びドレインの他方のそれぞれに接続される。なお、トランジスタ１３２のゲートと、トランジスタ１３４＿１乃至トランジスタ１３４＿Ｚのソース及びドレインの他方のそれぞれとの接続箇所をノードＮ１２ともいう。また、電圧Ｖ０の値は、適宜設定される。
【００６１】
トランジスタ１３２は、増幅トランジスタとしての機能を有する。
【００６２】
トランジスタ１３３のソース及びドレインの一方は、トランジスタ１３２のソース及びドレインの他方に接続され、トランジスタ１３３のゲートには、信号ＯＳＥＬが入力される。
【００６３】
なお、トランジスタ１３２及びトランジスタ１３３としては、例えばチャネルが形成され、元素周期表における第１４族の半導体（シリコンなど）を含有する半導体層又はチャネルが形成される酸化物半導体層を含むトランジスタを用いることができる。酸化物半導体層を含むトランジスタとしては、トランジスタ１３４＿１乃至トランジスタ１３４＿Ｚに適用可能な酸化物半導体層を用いたトランジスタを用いることができる。
【００６４】
また、トランジスタ１３４＿１乃至トランジスタ１３４＿Ｚ及びトランジスタ１３３としてチャネルが形成される酸化物半導体層を用い、トランジスタ１３２として、例えばチャネルが形成され、元素周期表における第１４族の半導体（シリコンなど）を含有する半導体層を用いることもできる。
【００６５】
次に、図１（Ｂ）に示す光検出回路の駆動方法例について、図１（Ｃ）を用いて説明する。図１（Ｃ）は、図１（Ｂ）に示す光検出回路の駆動方法例を説明するためのタイミングチャートであり、信号ＰＲＳＴ＿１乃至信号ＰＲＳＴ＿Ｚ、信号ＴＸ＿１乃至信号ＴＸ＿Ｚ、及び信号ＯＳＥＬのそれぞれの状態を示す。なお、ここでは、一例として光電変換素子１３１＿１乃至光電変換素子１３１＿Ｚのそれぞれがフォトダイオードであり、電圧Ｖ０の値が基準電位と同じ値である場合について説明する。
【００６６】
図１（Ｂ）に示す光検出回路の駆動方法例では、期間Ｔ１１において、信号ＰＲＳＴ＿１のパルス（ｐｌｓともいう）及び信号ＴＸ＿１のパルスが入力され、さらに、期間Ｔ１２において、信号ＰＲＳＴ＿２のパルス及び信号ＴＸ＿２のパルスが入力される。その後、期間毎に、異なる信号ＰＲＳＴ及び信号ＴＸのパルスが順次入力され、期間Ｔ１３において、信号ＰＲＳＴ＿Ｚのパルス及び信号ＴＸ＿Ｚのパルスが入力される。
【００６７】
信号ＰＲＳＴ＿Ｋ及び信号ＴＸ＿Ｋのパルスが入力されている間、光電変換素子１３１＿Ｋは、順方向に電流が流れる状態になり、且つトランジスタ１３４＿Ｋがオン状態になる。これにより、ノードＮ１１＿Ｋ及びノードＮ１２の電圧は、一定の値にリセットされる。よって、ノードＮ１１＿１乃至ノードＮ１１＿Ｚの電圧は、順次リセットされ、またノードＮ１２の電圧もリセットされる。
【００６８】
なお、期間Ｔ１１乃至期間Ｔ１３において、信号ＰＲＳＴ＿Ｋのパルス幅は、信号ＴＸ＿Ｋのパルス幅より長いことが好ましく、信号ＴＸ＿Ｋのパルスの入力が終わったときに信号ＰＲＳＴ＿Ｋのパルスがまだ入力されていることが好ましい。
【００６９】
さらに、期間Ｔ１１乃至期間Ｔ１３において、信号ＰＲＳＴ＿Ｋのパルスが入力された後、再度信号ＴＸ＿Ｋのパルスが入力されるまで、光電変換素子１３１＿Ｋは、第１の電流端子及び第２の電流端子の間に、順方向とは逆方向に電圧が印加された状態になる。このとき、光電変換素子１３１＿Ｋには、入射する光の照度に応じて電流が流れ、光電変換素子１３１＿Ｋに流れる電流に応じてノードＮ１１＿Ｋの電圧値が変化する。なお、期間Ｔ１１乃至期間Ｔ１３において、信号ＰＲＳＴ＿Ｋのパルスが入力された後、再度信号ＴＸ＿Ｋのパルスが入力されるまでの期間を蓄積期間ともいう。
【００７０】
さらに、期間Ｔ１４において、信号ＴＸ＿１のパルスが入力され、期間Ｔ１５において、信号ＯＳＥＬのパルスが入力される。さらに、期間Ｔ１６において、信号ＴＸ＿２のパルスが入力され、期間Ｔ１７において、信号ＯＳＥＬのパルスが入力される。その後、異なる信号ＰＲＳＴのパルスが順次入力され、信号ＰＲＳＴのパルスが入力された後の期間において、信号ＯＳＥＬのパルスが入力され、期間Ｔ１８において、信号ＴＸ＿Ｚのパルスが入力され、期間Ｔ１９において、信号ＯＳＥＬのパルスが入力される。
【００７１】
期間Ｔ１４乃至期間Ｔ１９において、信号ＴＸ＿Ｋのパルスが入力されている間、トランジスタ１３４＿Ｋがオン状態になり、ノードＮ１１＿Ｋの電圧及びノードＮ１２の電圧が変化する。このとき、ノードＮ１１＿Ｋの電圧及びノードＮ１２の電圧は、それぞれに付加する容量比に応じた値に変化する。ノードＮ１２の電圧が変化するとトランジスタ１３２のソース及びドレインの間のチャネル抵抗の値が変化する。
【００７２】
また、信号ＯＳＥＬのパルスが入力されている間、トランジスタ１３３がオン状態になり、トランジスタ１３２のソース及びドレイン、並びにトランジスタ１３３のソース及びドレインを介して電流が流れる。トランジスタ１３２のソース及びドレイン、並びにトランジスタ１３３のソース及びドレインを介して流れる電流は、ノードＮ１２の電圧、すなわちトランジスタ１３２のゲートの電圧の値に依存する。よって、トランジスタ１３２のソース及びドレイン、並びにトランジスタ１３３のソース及びドレインを介して流れる電流は、蓄積期間に光電変換素子１３１＿Ｋに入射する光の照度に応じた値となる。例えば、光電変換素子１３１＿Ｋに入射する光の照度が高いほど、光データの電圧を低くすることもできる。なお、これに限定されず、光の照度が高いほど、光データの電圧を高くすることもできる。図１（Ｂ）に示す光検出回路は、トランジスタ１３３のソース及びドレインの他方から光データを光データ信号として出力する。
【００７３】
なお、期間Ｔ１４乃至期間Ｔ１９において、信号ＯＳＥＬのパルスが入力された後、次の信号ＴＸ＿Ｍ（Ｍは２乃至Ｚの自然数）のパルスが入力される前に、信号ＴＸ＿Ｍ−１及び信号ＰＲＳＴ＿Ｍ−１のパルスを入力してノードＮ１２を再びリセット状態にしてもよい。このように、期間Ｔ１４乃至期間Ｔ１９において、信号ＯＳＥＬのパルスが入力された後、次の信号ＴＸ＿Ｍ（Ｍは２乃至Ｚの自然数）のパルスが入力される前に、信号ＴＸ＿Ｍ−１及び信号ＰＲＳＴ＿Ｍ−１のパルスを入力することにより、改めてリセット動作を行う必要がないため、読み取り（撮像ともいう）の周期を短くすることができる。以上が図１（Ｂ）に示す光検出回路の駆動方法例である。
【００７４】
次に、本実施の形態における入出力装置の駆動方法例として、図１（Ａ）に示す入出力装置の駆動方法例について説明する。
【００７５】
図１（Ａ）に示す入出力装置の駆動方法例では、表示選択信号のパルスに従って表示回路１１５ｄに表示データ信号が入力され、表示回路１１５ｄは、入力された表示データ信号のデータに応じた表示状態になり、画素部１０１ｄは、画像を表示する。
【００７６】
また、図１（Ａ）に示す入出力装置の駆動方法例では、図１（Ｃ）を用いて説明した光検出回路の駆動方法を用いて複数の光検出回路１１５ｐのそれぞれに入射する光の照度に応じた複数の光データを生成し、光データ信号として順次出力する。
【００７７】
さらに、読み出し回路１１６により複数の光検出回路１１５ｐから出力された光データを順次読み出す。読み出された光データは、例えば被読み取り物の座標検出又は画像データ生成など、所定の処理に用いられる。
【００７８】
なお、上記生成した光データから画像信号を生成し、該画像信号を用いて表示データ信号を生成してもよい。これにより、光データに応じて表示画像を変化させることもできる。
【００７９】
図１を用いて説明したように、本実施の形態における入出力装置の一例は、光検出回路において、１つの増幅トランジスタ及び１つの出力選択トランジスタを複数の電荷蓄積制御トランジスタ及び複数の光電変換素子により共有して用いる構成である。上記構成にすることにより、画素部におけるトランジスタの数を少なくすることができる。画素部におけるトランジスタの数を少なくすることにより、１つの画素のサイズの縮小又は光電変換素子のサイズの拡大を行うことができる。例えば光電変換素子のサイズが大きくなるほど入射する光の感度が向上する。
【００８０】
また、本実施の形態における入出力装置の一例は、少なくとも電荷蓄積制御トランジスタとして、オフ電流が少なく、チャネルが形成される酸化物半導体層を含むトランジスタを用いる構成である。上記構成にすることにより、電荷蓄積制御トランジスタのリーク電流による光データの変動を抑制することができるため、ＳＮ比を向上させることができる。また、従来では１つの増幅トランジスタのゲートに複数の電荷蓄積制御トランジスタのソース及びドレインの他方を接続させた場合、電荷蓄積制御トランジスタのリーク電流により増幅トランジスタのゲートの電圧の変動が大きかった。しかしながら、上記構成にすることにより、電荷蓄積制御トランジスタのリーク電流による光データの変動を抑制することができるため、１つの増幅トランジスタのゲートに複数の電荷蓄積制御トランジスタのソース及びドレインの他方を接続させた構成であっても増幅トランジスタのゲートの電圧の変動を抑制することができる。よって、１つの増幅トランジスタを複数の電荷蓄積制御トランジスタ及び光電変換素子により共有して用いる構成である場合、電荷蓄積制御トランジスタとして、オフ電流が少なく、チャネルが形成される酸化物半導体層を含むトランジスタを用いることが好適である。
【００８１】
（実施の形態２）
本実施の形態では、上記実施の形態の入出力装置における光検出回路の他の例について説明する。なお、本実施の形態における光検出回路の例において、上記実施の形態の入出力装置における光検出回路と同じ部分については、上記実施の形態の入出力装置における光検出回路の説明を適宜援用する。
【００８２】
本実施の形態における光検出回路の例について、図２を用いて説明する。図２は、本実施の形態における光検出回路を説明するための図である。
【００８３】
まず、本実施の形態における光検出回路の構成例について、図２（Ａ）を用いて説明する。図２（Ａ）は、本実施の形態における光検出回路の構成例を示す回路図である。
【００８４】
図２（Ａ）に示す光検出回路は、図１（Ｂ）に示す光検出回路と同様に光電変換素子１３１＿１乃至光電変換素子１３１＿ＺのＺ個の光電変換素子と、トランジスタ１３２と、トランジスタ１３３と、トランジスタ１３４＿１乃至トランジスタ１３４＿ＺのＺ個のトランジスタと、を備える。さらに、図２（Ａ）に示す光検出回路は、トランジスタ１３５を備える。
【００８５】
図２（Ａ）に示す光検出回路において、光電変換素子１３１＿Ｋの第１の電流端子には、電圧Ｖｂが入力される。
【００８６】
トランジスタ１３４＿Ｋのソース及びドレインの一方は、光電変換素子１３１＿Ｋの第２の電流端子に接続され、トランジスタ１３４＿Ｋのゲートには、電荷蓄積制御信号ＴＸ＿Ｋが入力される。
【００８７】
トランジスタ１３２のソース及びドレインの一方には、電圧Ｖ０が入力され、トランジスタ１３２のゲートは、トランジスタ１３４＿１乃至トランジスタ１３４＿Ｚのソース及びドレインの他方のそれぞれに接続される。
【００８８】
トランジスタ１３３のソース及びドレインの一方は、トランジスタ１３２のソース及びドレインの他方に接続され、トランジスタ１３３のゲートには、信号ＯＳＥＬが入力される。
【００８９】
トランジスタ１３５のソース及びドレインの一方には、電圧Ｖａが入力され、トランジスタ１３５のソース及びドレインの他方は、トランジスタ１３２のゲートに接続され、トランジスタ１３５のゲートには、光検出リセット信号ＰＲＳＴが入力される。
【００９０】
トランジスタ１３５は、トランジスタ１３２のゲート（ノードＮ１２）の電圧をリセットする光検出リセットトランジスタとしての機能を有する。
【００９１】
なお、電圧Ｖａ及び電圧Ｖｂの一方は、高電源電圧Ｖｄｄであり、電圧Ｖａ及び電圧Ｖｂの他方は、低電源電圧Ｖｓｓである。電圧Ｖａ及び電圧Ｖｂの値は、例えばトランジスタの極性などにより互いに入れ替わる場合がある。
【００９２】
次に、図２（Ａ）に示す光検出回路の駆動方法例について、図２（Ｂ）を用いて説明する。図２（Ｂ）は、図２（Ａ）に示す光検出回路の駆動方法例を説明するためのタイミングチャートであり、信号ＰＲＳＴ、信号ＴＸ＿１乃至信号ＴＸ＿Ｚ、及び信号ＯＳＥＬのそれぞれの状態を示す。なお、ここでは、一例として光電変換素子１３１＿１乃至光電変換素子１３１＿Ｚのそれぞれがフォトダイオードであり、電圧Ｖａが高電源電圧であり、電圧Ｖｂが低電源電圧であり、電圧Ｖ０の値が基準電位と同じ値である場合について説明する。
【００９３】
図２（Ａ）に示す光検出回路の駆動方法例では、期間Ｔ２１において、信号ＴＸ＿１のパルスが入力され、さらに、期間Ｔ２２において、信号ＴＸ＿２のパルスが入力される。その後、期間毎に、異なる信号ＴＸのパルスが順次入力され、期間Ｔ２３において、信号ＴＸ＿Ｚのパルスが入力される。また、信号ＰＲＳＴの１つのパルスが期間Ｔ２１乃至期間Ｔ２３にかけて入力される。
【００９４】
信号ＰＲＳＴ及び信号ＴＸ＿Ｋのパルスが入力されている間、トランジスタ１３５がオン状態になり、光電変換素子１３１＿Ｋは、順方向に電流が流れる状態になり、且つトランジスタ１３４＿Ｋがオン状態になる。これにより、ノードＮ１１＿Ｋ及びノードＮ１２の電圧は、一定の値にリセットされる。よって、ノードＮ１１＿１乃至ノードＮ１１＿Ｚの電圧は、順次リセットされる。
【００９５】
さらに、期間Ｔ２１乃至期間Ｔ２３において、信号ＴＸ＿Ｋのパルスが入力された後、再度信号ＴＸ＿Ｋのパルスが入力されるまで、光電変換素子１３１＿Ｋは、第１の電流端子及び第２の電流端子の間に、順方向とは逆方向に電圧が印加された状態になる。このとき、光電変換素子１３１＿Ｋには、入射する光の照度に応じて電流が流れ、光電変換素子１３１＿Ｋに流れる電流に応じてノードＮ１１＿Ｋの電圧値が変化する。なお、期間Ｔ２１乃至期間Ｔ２３において、信号ＴＸ＿Ｋのパルスが入力された後、再度信号ＴＸ＿Ｋのパルスが入力されるまでの期間を蓄積期間ともいう。
【００９６】
さらに、期間Ｔ２４において、信号ＰＲＳＴのパルスが入力され、期間Ｔ２５において、信号ＴＸ＿１のパルスが入力され、期間Ｔ２６において、信号ＯＳＥＬのパルスが入力される。さらに、期間Ｔ２７において、信号ＰＲＳＴのパルスが入力され、期間Ｔ２８において、信号ＴＸ＿２のパルスが入力され、期間Ｔ２９において、信号ＯＳＥＬのパルスが入力される。その後、信号ＰＲＳＴのパルスが複数回入力され、信号ＰＲＳＴのパルスが入力される毎にその後の期間において、異なる信号ＴＸのパルスが入力され、信号ＴＸのパルスが入力された後の期間において、信号ＯＳＥＬのパルスが入力され、期間Ｔ３０において、信号ＰＲＳＴのパルスが入力され、期間Ｔ３１において信号ＴＸ＿Ｚのパルスが入力され、期間Ｔ３２において、信号ＯＳＥＬのパルスが入力される。
【００９７】
期間Ｔ２４乃至期間Ｔ３２において、信号ＰＲＳＴのパルスが入力されている間、ノードＮ１２の電圧がリセットされる。
【００９８】
また、期間Ｔ２４乃至期間Ｔ３２において、信号ＴＸ＿Ｋのパルスが入力されている間、トランジスタ１３４＿Ｋがオン状態になり、ノードＮ１１＿Ｋの電圧及びノードＮ１２の電圧が変化する。このとき、ノードＮ１１＿Ｋの電圧及びノードＮ１２の電圧は、それぞれに付加する容量比に応じた値に変化する。ノードＮ１２の電圧が変化するとトランジスタ１３２のソース及びドレインの間のチャネル抵抗の値が変化する。
【００９９】
また、期間Ｔ２４乃至期間Ｔ３２において、信号ＯＳＥＬのパルスが入力されている間、トランジスタ１３３がオン状態になり、トランジスタ１３２のソース及びドレイン、並びにトランジスタ１３３のソース及びドレインを介して電流が流れる。トランジスタ１３２のソース及びドレイン、並びにトランジスタ１３３のソース及びドレインを介して流れる電流は、ノードＮ１２の電圧、すなわちトランジスタ１３２のゲートの電圧の値に依存する。よって、トランジスタ１３２のソース及びドレイン、並びにトランジスタ１３３のソース及びドレインを介して流れる電流は、蓄積期間に光電変換素子１３１＿Ｋに入射する光の照度に応じた値となる。例えば、光電変換素子１３１＿Ｋの入射する光の照度が高いほど、光データの電圧を低くすることもできる。なお、これに限定されず、光電変換素子１３１＿Ｋの入射する光の照度が高いほど、光データの電圧を高くすることもできる。図２（Ａ）に示す光検出回路は、トランジスタ１３３のソース及びドレインの他方から光データを光データ信号として出力する。
【０１００】
なお、期間Ｔ２４乃至期間Ｔ３２において、信号ＯＳＥＬのパルスが入力された後、次の信号ＴＸ＿Ｍ（Ｍは２乃至Ｚの自然数）のパルスが入力される前に、信号ＴＸ＿Ｍ−１及び信号ＰＲＳＴ＿Ｍ−１のパルスを入力してノードＮ１２を再びリセット状態にしてもよい。このように、期間Ｔ２４乃至期間Ｔ３２において、信号ＯＳＥＬのパルスが入力された後、次の信号ＴＸ＿Ｍ（Ｍは２乃至Ｚの自然数）のパルスが入力される前に、信号ＴＸ＿Ｍ−１及び信号ＰＲＳＴ＿Ｍ−１のパルスを入力することにより、改めてリセット動作を行う必要がないため、読み取り（撮像ともいう）の周期を短くすることができる。以上が図２（Ａ）に示す光検出回路の駆動方法例である。
【０１０１】
図２を用いて説明したように、本実施の形態における光検出回路の一例は、１つの増幅トランジスタ及び１つの出力選択トランジスタを複数の電荷蓄積制御トランジスタ及び複数の光電変換素子により共有して用いる構成である。上記構成にすることにより、画素部におけるトランジスタの数を少なくすることができる。画素部におけるトランジスタの数を少なくすることにより、１つの画素のサイズの縮小又は光電変換素子のサイズの拡大を行うことができる。例えば光電変換素子のサイズが大きくなるほど入射する光の感度が向上する。
【０１０２】
さらに、本実施の形態における光検出回路の一例は、増幅トランジスタのゲートの電圧をリセットさせるか否かを選択する光検出リセットトランジスタを備える構成である。上記構成にすることにより、光検出回路に入射する光の照度に応じた光データの精度を向上させることができる。
【０１０３】
（実施の形態３）
上記実施の形態の入出力装置における光検出回路の他の例について説明する。なお、本実施の形態における光検出回路の例において、上記実施の形態の入出力装置における光検出回路と同じ部分については、上記実施の形態の入出力装置における光検出回路の説明を適宜援用する。
【０１０４】
本実施の形態における光検出回路の例について、図３を用いて説明する。図３は、本実施の形態における光検出回路を説明するための図である。
【０１０５】
まず、本実施の形態における光検出回路の構成例について、図３（Ａ）を用いて説明する。図３（Ａ）は、本実施の形態における光検出回路の構成例を示す回路図である。
【０１０６】
図３（Ａ）に示す光検出回路は、図２（Ａ）に示す光検出回路と同様に光電変換素子１３１＿１乃至光電変換素子１３１＿ＺのＺ個の光電変換素子と、トランジスタ１３２と、トランジスタ１３４＿１乃至トランジスタ１３４＿ＺのＺ個のトランジスタと、トランジスタ１３５を備える。また、図３（Ａ）に示す光検出回路と図２（Ａ）に示す光検出回路を比較すると、図３（Ａ）に示す光検出回路には、トランジスタ１３３が設けられていない。
【０１０７】
図３（Ａ）に示す光検出回路において、光電変換素子１３１＿Ｋの第１の電流端子には、電圧Ｖｂが入力される。
【０１０８】
トランジスタ１３４＿Ｋのソース及びドレインの一方は、光電変換素子１３１＿Ｋの第２の電流端子に接続され、トランジスタ１３４＿Ｋのゲートには、電荷蓄積制御信号ＴＸ＿Ｋが入力される。
【０１０９】
トランジスタ１３２のソース及びドレインの一方には、電圧Ｖ０が入力され、トランジスタ１３２のゲートは、トランジスタ１３４＿１乃至トランジスタ１３４＿Ｚのソース及びドレインの他方のそれぞれに接続される。
【０１１０】
トランジスタ１３５のソース及びドレインの一方には、リセット電圧信号（信号ＶＲＳともいう）が入力され、トランジスタ１３５のソース及びドレインの他方は、トランジスタ１３２のゲートに接続され、トランジスタ１３５のゲートには、光検出リセット信号ＰＲＳＴが入力される。
【０１１１】
次に、図３（Ａ）に示す光検出回路の駆動方法例について、図３（Ｂ）を用いて説明する。図３（Ｂ）は、図３（Ａ）に示す光検出回路の駆動方法例を説明するためのタイミングチャートであり、信号ＰＲＳＴ、信号ＴＸ＿１乃至信号ＴＸ＿Ｚ、及び信号ＯＳＥＬのそれぞれの状態を示す。なお、ここでは、一例として光電変換素子１３１＿１乃至光電変換素子１３１＿Ｚのそれぞれがフォトダイオードであり、電圧Ｖａが高電源電圧であり、電圧Ｖｂが低電源電圧であり、電圧Ｖ０の値が基準電位と同じ場合について説明する。
【０１１２】
図３（Ａ）に示す光検出回路の駆動方法例では、期間Ｔ４１において、信号ＰＲＳＴのパルスが入力される。また、信号ＶＲＳの１つのパルスが期間Ｔ４１乃至期間Ｔ４５にかけて入力される。
【０１１３】
信号ＰＲＳＴ及び信号ＶＲＳのパルスが入力されている間、トランジスタ１３５がオン状態になり、ノードＮ１２の電圧は、一定の値にリセットされる。
【０１１４】
さらに、期間Ｔ４２において信号ＴＸ＿１のパルスが入力され、期間Ｔ４２において信号ＴＸ＿１のパルスが入力されている間に信号ＰＲＳＴのパルスが入力される。さらに、期間Ｔ４３において、信号ＴＸ＿２のパルスが入力され、期間Ｔ４３において信号ＴＸ＿２のパルスが入力されている間に信号ＰＲＳＴのパルスが入力される。その後、異なる信号ＴＸのパルスが順次入力され、信号ＴＸのパルスが入力されている間に信号ＰＲＳＴのパルスが入力され、期間Ｔ４４において、信号ＴＸ＿Ｚのパルスが入力され、期間Ｔ４４において信号ＴＸ＿Ｚのパルスが入力されている間に信号ＰＲＳＴのパルスが入力される。
【０１１５】
期間Ｔ４２乃至期間Ｔ４４において、信号ＰＲＳＴ＿Ｋのパルスが入力される前に信号ＴＸ＿Ｋのパルスが入力されている間、トランジスタ１３４＿Ｋがオン状態になり、ノードＮ１１＿Ｋの電圧及びノードＮ１２の電圧が変化する。このとき、ノードＮ１１＿Ｋの電圧及びノードＮ１２の電圧は、それぞれに付加する容量比に応じて変化する。ノードＮ１２の電圧が変化するとトランジスタ１３２のソース及びドレインの間のチャネル抵抗の値が変化する。
【０１１６】
さらに、トランジスタ１３２のソース及びドレインを介して電流が流れる。トランジスタ１３２のソース及びドレインを介して流れる電流は、ノードＮ１２の電圧、すなわちトランジスタ１３２のゲートの電圧の値に依存する。
【０１１７】
また、期間Ｔ４２乃至期間Ｔ４４において、信号ＴＸ＿Ｋ及び信号ＶＲＳのパルスが入力されている間、ノードＮ１２の電圧がリセットされ、電圧Ｖａと同等の値になる。
【０１１８】
さらに、期間Ｔ４２乃至期間Ｔ４４において、信号ＰＲＳＴ＿Ｋのパルスが入力された後、再度信号ＴＸ＿Ｋのパルスが入力されるまで（例えば次の読み取り期間における信号ＴＸ＿Ｋのパルスが入力されるまで）、光電変換素子１３１＿Ｋは、第１の電流端子及び第２の電流端子の間に、順方向とは逆方向に電圧が印加された状態になる。このとき、光電変換素子１３１＿Ｋには、入射する光の照度に応じて電流が流れ、光電変換素子１３１＿Ｋに流れる電流に応じてノードＮ１１＿Ｋの値が変化する。なお、期間Ｔ４２乃至期間Ｔ４４において、信号ＰＲＳＴ＿Ｋのパルスが入力された後、再度信号ＴＸ＿Ｋのパルスが入力されるまでの期間を蓄積期間ともいう。
【０１１９】
なお、トランジスタ１３２のソース及びドレインを介して流れる電流は、蓄積期間に光電変換素子１３１＿Ｋに入射する光の照度に応じた値となる。例えば、光電変換素子１３１＿Ｋの入射する光の照度が高いほど、光データの電圧を低くすることもできる。図３（Ａ）に示す光検出回路は、トランジスタ１３２のソース及びドレインの他方から光データを表す光データ信号を出力する。
【０１２０】
さらに、期間Ｔ４５において、信号ＶＲＳのパルスが入力された後に信号ＰＲＳＴのパルスが入力される。
【０１２１】
期間Ｔ４５において、信号ＰＲＳＴのパルスが入力されている間、トランジスタ１３５がオン状態になる。このとき、ノードＮ１２の電圧がリセットされ、ノードＮ１２の電圧は信号ＶＲＳの電圧と同等の値になり、トランジスタ１３２がオフ状態になる。以上が図３（Ａ）に示す光検出回路の駆動方法例である。
【０１２２】
図３を用いて説明したように、本実施の形態における光検出回路の一例は、１つの増幅トランジスタを複数の電荷蓄積制御トランジスタ及び複数の光電変換素子により共有して用いる構成である。上記構成にすることにより、画素部におけるトランジスタの数を少なくすることができる。画素部におけるトランジスタの数を少なくすることにより、１つの画素のサイズの縮小又は光電変換素子のサイズの拡大を行うことができる。例えば光電変換素子のサイズが大きくなるほど入射する光の感度が向上する。
【０１２３】
さらに、本実施の形態における光検出回路の一例は、増幅トランジスタのゲートの電圧をリセットさせるか否かを選択する光検出リセットトランジスタを備える構成である。上記構成にすることにより、光検出回路に入射する光の照度に応じた光データの精度を向上させることができる。
【０１２４】
図３を用いて説明したように、本実施の形態における光検出回路の一例は、光電変換素子、電荷蓄積制御トランジスタ、増幅トランジスタ、及び該増幅トランジスタのゲートの電圧をリセットさせるか否かを選択する光検出リセットトランジスタを備える構成である。上記構成にすることにより、光検出回路に入射する光の照度に応じた光データの生成精度を向上させつつ、出力選択トランジスタが無い分、トランジスタの数を低減することができる。
【０１２５】
（実施の形態４）
本実施の形態では、上記実施の形態の入出力装置における表示回路の例について説明する。
【０１２６】
本実施の形態における表示回路の例について、図４を用いて説明する。図４は、本実施の形態における表示回路の例を説明するための図である。
【０１２７】
まず、本実施の形態における表示回路の構成例について、図４（Ａ）及び図４（Ｂ）を用いて説明する。図４（Ａ）及び図４（Ｂ）は、本実施の形態における表示回路の構成例を示す図である。
【０１２８】
図４（Ａ）に示す表示回路は、トランジスタ１６１ａと、液晶素子１６２ａと、容量素子１６３ａと、を備える。
【０１２９】
なお、図４（Ａ）に示す表示回路において、トランジスタ１６１ａは、電界効果トランジスタである。
【０１３０】
また、入出力装置において、液晶素子は、第１の表示電極、第２の表示電極、及び液晶層により構成される。液晶層は、第１の表示電極及び第２の表示電極の間に印加される電圧に応じて光の透過率が変化する。
【０１３１】
また、入出力装置において、容量素子は、第１の容量電極、第２の容量電極、並びに第１の容量電極及び第２の容量電極に重畳する誘電体層を含む。容量素子は、第１の容量電極及び第２の容量電極の間に印加される電圧に応じて電荷が蓄積される。
【０１３２】
トランジスタ１６１ａのソース及びドレインの一方には、信号ＤＤが入力され、トランジスタ１６１ａのゲートには、信号ＤＳＥＬが入力される。
【０１３３】
液晶素子１６２ａの第１の表示電極は、トランジスタ１６１ａのソース及びドレインの他方に電気的に接続され、液晶素子１６２ａの第２の表示電極には、電圧Ｖｃが入力される。電圧Ｖｃの値は、適宜設定することができる。
【０１３４】
容量素子１６３ａの第１の容量電極は、トランジスタ１６１ａのソース及びドレインの他方に電気的に接続され、容量素子１６３ａの第２の容量電極には、電圧Ｖｃが入力される。
【０１３５】
図４（Ｂ）に示す表示回路は、トランジスタ１６１ｂと、液晶素子１６２ｂと、容量素子１６３ｂと、容量素子１６４と、トランジスタ１６５と、トランジスタ１６６と、を備える。
【０１３６】
なお、図４（Ｂ）に示す表示回路において、トランジスタ１６１ｂ、トランジスタ１６５、及びトランジスタ１６６は、電界効果トランジスタである。
【０１３７】
トランジスタ１６５のソース及びドレインの一方には、信号ＤＤが入力され、トランジスタ１６５のゲートには、パルス信号である書き込み選択信号（信号ＷＳＥＬともいう）が入力される。
【０１３８】
容量素子１６４の第１の容量電極は、トランジスタ１６５のソース及びドレインの他方に電気的に接続され、容量素子１６４の第２の容量電極には、電圧Ｖｃが入力される。
【０１３９】
トランジスタ１６１ｂのソース及びドレインの一方は、トランジスタ１６５のソース及びドレインの他方に電気的に接続され、トランジスタ１６１ｂのゲートには、信号ＤＳＥＬが入力される。
【０１４０】
液晶素子１６２ｂの第１の表示電極は、トランジスタ１６１ｂのソース及びドレインの他方に電気的に接続され、液晶素子１６２ｂの第２の表示電極には、電圧Ｖｃが入力される。
【０１４１】
容量素子１６３ｂの第１の容量電極は、トランジスタ１６１ｂのソース及びドレインの他方に電気的に接続され、容量素子１６３ｂの第２の容量電極には、電圧Ｖｃが入力される。電圧Ｖｃの値は、表示回路の仕様に応じて適宜設定される。
【０１４２】
トランジスタ１６６のソース及びドレインの一方には、基準となる電圧が入力され、トランジスタ１６６のソース及びドレインの他方は、トランジスタ１６１ｂのソース及びドレインの他方に電気的に接続され、トランジスタ１６６のゲートには、パルス信号である表示リセット信号（信号ＤＲＳＴともいう）が入力される。
【０１４３】
さらに、図４（Ａ）及び図４（Ｂ）に示す表示回路の各構成要素について説明する。
【０１４４】
トランジスタ１６１ａ及びトランジスタ１６１ｂは、表示選択トランジスタとしての機能を有する。
【０１４５】
液晶素子１６２ａ及び液晶素子１６２ｂにおける液晶層としては、第１の表示電極及び第２の表示電極に印加される電圧が０Ｖのときに光を透過する液晶層を用いることができ、例えば電気制御複屈折型液晶（ＥＣＢ型液晶ともいう）、二色性色素を添加した液晶（ＧＨ液晶ともいう）、高分子分散型液晶、又はディスコチック液晶を含む液晶層などを用いることができる。また、液晶層としては、ブルー相を示す液晶層を用いてもよい。ブルー相を示す液晶層は、例えばブルー相を示す液晶とカイラル剤とを含む液晶組成物により構成される。ブルー相を示す液晶は、応答速度が１ｍｓｅｃ以下と短く、光学的等方性であるため、配向処理が不要であり、視野角依存性が小さい。よって、ブルー相を示す液晶を用いることにより、動作速度を向上させることができる。
【０１４６】
容量素子１６３ａ及び容量素子１６３ｂは、トランジスタ１６１ａ又はトランジスタ１６１ｂに従って第１の容量電極及び第２の容量電極の間に信号ＤＤに応じた値の電圧が印加される保持容量としての機能を有する。容量素子１６３ａ及び容量素子１６３ｂを必ずしも設けなくてもよいが、容量素子１６３ａ及び容量素子１６３ｂを設けることにより、表示選択トランジスタのリーク電流に起因する液晶素子に印加された電圧の変動を抑制することができる。
【０１４７】
容量素子１６４は、トランジスタ１６５に従って第１の容量電極及び第２の容量電極の間に信号ＤＤに応じた値の電圧が印加される保持容量としての機能を有する。
【０１４８】
トランジスタ１６５は、容量素子１６４に信号ＤＤを入力させるか否かを選択する書き込み選択トランジスタとしての機能を有する。
【０１４９】
トランジスタ１６６は、液晶素子１６２ｂに印加される電圧をリセットさせるか否かを選択する表示リセット選択トランジスタとしての機能を有する。
【０１５０】
なお、トランジスタ１６１ａ、トランジスタ１６１ｂ、トランジスタ１６５、及びトランジスタ１６６としては、例えばチャネルが形成され、元素周期表における第１４族の半導体（シリコンなど）を含有する半導体層又は酸化物半導体層を含むトランジスタを用いることができる。
【０１５１】
次に、図４（Ａ）及び図４（Ｂ）に示す表示回路の駆動方法例について説明する。
【０１５２】
まず、図４（Ａ）に示す表示回路の駆動方法例について、図４（Ｃ）を用いて説明する。図４（Ｃ）は、図４（Ａ）に示す表示回路の駆動方法例を説明するためのタイミングチャートであり、信号ＤＤ及び信号ＤＳＥＬのそれぞれの状態を示す。
【０１５３】
図４（Ａ）に示す表示回路の駆動方法例では、信号ＤＳＥＬのパルスが入力されると、トランジスタ１６１ａがオン状態になる。
【０１５４】
トランジスタ１６１ａがオン状態になると、表示回路に信号ＤＤが入力され、液晶素子１６２ａの第１の表示電極及び容量素子１６３ａの第１の容量電極の電圧が信号ＤＤの電圧と同等の値になる。
【０１５５】
このとき、液晶素子１６２ａは、書き込み状態（状態ｗｔともいう）になり、信号ＤＤに応じた光の透過率になる。これにより、表示回路は、信号ＤＤのデータ（データＤ１乃至データＤＱ（Ｑは２以上の自然数）のそれぞれ）に応じた表示状態になる。
【０１５６】
その後、トランジスタ１６１ａがオフ状態になり、液晶素子１６２ａは、保持状態（状態ｈｌｄともいう）になり、第１の表示電極及び第２の表示電極の間に印加される電圧を、次に信号ＤＳＥＬのパルスが入力されるまで、初期値からの変動量が基準値より大きくならないように保持する。また、液晶素子１６２ａが保持状態のとき、上記実施の形態の入出力装置におけるライトユニットは、点灯状態になる。
【０１５７】
次に、図４（Ｂ）に示す表示回路の駆動方法例について、図４（Ｄ）を用いて説明する。図４（Ｄ）は、図４（Ｂ）に示す表示回路の駆動方法例を説明するためのタイミングチャートである。
【０１５８】
図４（Ｂ）に示す表示回路の駆動方法例では、信号ＤＲＳＴのパルスが入力されると、トランジスタ１６６がオン状態になり、液晶素子１６２ｂの第１の表示電極及び容量素子１６３ｂの第１の容量電極の電圧が基準となる電圧にリセットされる。
【０１５９】
また、信号ＷＳＥＬのパルスが入力されると、トランジスタ１６５がオン状態になり、信号ＤＤが表示回路に入力され、容量素子１６４の第１の容量電極が信号ＤＤの電圧と同等の値になる。
【０１６０】
その後、信号ＤＳＥＬのパルスが入力されると、トランジスタ１６１ｂがオン状態になり、液晶素子１６２ｂの第１の表示電極及び容量素子１６３ｂの第１の容量電極の電圧が容量素子１６４の第１の容量電極の電圧と同等の値になる。
【０１６１】
このとき、液晶素子１６２ｂは、書き込み状態になり、信号ＤＤに応じた光の透過率になる。これにより、表示回路は、信号ＤＤのデータ（データＤ１乃至データＤＱのそれぞれ）に応じた表示状態になる。
【０１６２】
その後、トランジスタ１６１ｂがオフ状態になり、液晶素子１６２ｂは、保持状態になり、第１の表示電極及び第２の表示電極の間に印加される電圧を、次に信号ＤＳＥＬのパルスが入力されるまで、初期値からの変動量が基準値より大きくならないように保持する。また、液晶素子１６２ｂが保持状態のとき、上記実施の形態の入出力装置におけるライトユニットは、点灯状態になる。
【０１６３】
図４（Ａ）及び図４（Ｂ）を用いて説明したように、本実施の形態における表示回路の一例は、表示選択トランジスタ及び液晶素子を備える構成である。上記構成にすることにより、表示回路を表示データ信号に応じた表示状態にすることができる。
【０１６４】
また、図４（Ｂ）を用いて説明したように、本実施の形態における表示回路の一例は、表示選択トランジスタ及び液晶素子に加え、書き込み選択トランジスタ及び容量素子を備える構成である。上記構成にすることにより、液晶素子をある表示データ信号のデータに応じた表示状態に設定している間に、容量素子に次の表示データ信号のデータを書き込むことができる。よって、表示回路の動作速度を向上させることができる。
【０１６５】
（実施の形態５）
本実施の形態では、上記実施の形態を用いて説明した入出力装置におけるトランジスタに適用可能なトランジスタについて説明する。
【０１６６】
上記実施の形態を用いて説明した入出力装置において、トランジスタとしては、例えばチャネルが形成され、元素周期表における第１４族の半導体（シリコンなど）を含有する半導体層又は酸化物半導体層を含むトランジスタを用いることができる。なお、チャネルが形成される層をチャネル形成層ともいう。
【０１６７】
なお、上記半導体層は、単結晶半導体層、多結晶半導体層、微結晶半導体層、又は非晶質半導体層でもよい。
【０１６８】
さらに、上記実施の形態を用いて説明した入出力装置において、トランジスタとして適用可能な酸化物半導体層を含むトランジスタとしては、例えば高純度化することにより、真性（Ｉ型ともいう）、又は実質的に真性にさせた酸化物半導体層を有するトランジスタを用いることができる。
【０１６９】
上記酸化物半導体層を含むトランジスタの構造例について、図５を用いて説明する。図５は、本実施の形態におけるトランジスタの構造例を示す断面模式図である。
【０１７０】
図５（Ａ）に示すトランジスタは、ボトムゲート構造のトランジスタの一つであり、逆スタガ型トランジスタともいう。
【０１７１】
図５（Ａ）に示すトランジスタは、導電層４０１ａと、絶縁層４０２ａと、酸化物半導体層４０３ａと、導電層４０５ａと、導電層４０６ａと、を含む。
【０１７２】
導電層４０１ａは、基板４００ａの上に設けられる。
【０１７３】
絶縁層４０２ａは、導電層４０１ａの上に設けられる。
【０１７４】
酸化物半導体層４０３ａは、絶縁層４０２ａを介して導電層４０１ａに重畳する。
【０１７５】
導電層４０５ａ及び導電層４０６ａのそれぞれは、酸化物半導体層４０３ａの一部の上に設けられる。
【０１７６】
さらに、図５（Ａ）において、トランジスタの酸化物半導体層４０３ａの上面の一部（上面に導電層４０５ａ及び導電層４０６ａが設けられていない部分）は、絶縁層４０７ａに接する。
【０１７７】
また、絶縁層４０７ａは、導電層４０５ａ、導電層４０６ａ、及び酸化物半導体層４０３ａが設けられていない箇所において絶縁層４０２ａに接する。
【０１７８】
図５（Ｂ）に示すトランジスタは、図５（Ａ）に示す構造に加え、導電層４０８ａを含む。
【０１７９】
導電層４０８ａは、絶縁層４０７ａを介して酸化物半導体層４０３ａに重畳する。
【０１８０】
図５（Ｃ）に示すトランジスタは、ボトムゲート構造のトランジスタの一つである。
【０１８１】
図５（Ｃ）に示すトランジスタは、導電層４０１ｂと、絶縁層４０２ｂと、酸化物半導体層４０３ｂと、導電層４０５ｂと、導電層４０６ｂと、を含む。
【０１８２】
導電層４０１ｂは、基板４００ｂの上に設けられる。
【０１８３】
絶縁層４０２ｂは、導電層４０１ｂの上に設けられる。
【０１８４】
導電層４０５ｂ及び導電層４０６ｂは、絶縁層４０２ｂの一部の上に設けられる。
【０１８５】
酸化物半導体層４０３ｂは、絶縁層４０２ｂを介して導電層４０１ｂに重畳する。
【０１８６】
さらに、図５（Ｃ）において、トランジスタにおける酸化物半導体層４０３ｂの上面及び側面は、絶縁層４０７ｂに接する。
【０１８７】
また、絶縁層４０７ｂは、導電層４０５ｂ、導電層４０６ｂ、及び酸化物半導体層４０３ｂが設けられていない箇所において絶縁層４０２ｂに接する。
【０１８８】
なお、図５（Ａ）及び図５（Ｃ）において、絶縁層の上に保護絶縁層を設けてもよい。
【０１８９】
図５（Ｄ）に示すトランジスタは、図５（Ｃ）に示す構造に加え、導電層４０８ｂを含む。
【０１９０】
導電層４０８ｂは、絶縁層４０７ｂを介して酸化物半導体層４０３ｂに重畳する。
【０１９１】
図５（Ｅ）に示すトランジスタは、トップゲート構造のトランジスタの一つである。
【０１９２】
図５（Ｅ）に示すトランジスタは、導電層４０１ｃと、絶縁層４０２ｃと、酸化物半導体層４０３ｃと、導電層４０５ｃ及び導電層４０６ｃと、を含む。
【０１９３】
酸化物半導体層４０３ｃは、絶縁層４４７を介して基板４００ｃの上に設けられる。
【０１９４】
導電層４０５ｃ及び導電層４０６ｃは、それぞれ酸化物半導体層４０３ｃの上に設けられる。
【０１９５】
絶縁層４０２ｃは、酸化物半導体層４０３ｃ、導電層４０５ｃ、及び導電層４０６ｃの上に設けられる。
【０１９６】
導電層４０１ｃは、絶縁層４０２ｃを介して酸化物半導体層４０３ｃに重畳する。
【０１９７】
さらに、図５（Ａ）乃至図５（Ｅ）に示す各構成要素について説明する。
【０１９８】
基板４００ａ乃至基板４００ｃとしては、例えば透光性を有する基板を用いることができ、透光性を有する基板としては、例えばガラス基板又はプラスチック基板を用いることができる。
【０１９９】
導電層４０１ａ乃至導電層４０１ｃのそれぞれは、トランジスタのゲートとしての機能を有する。なお、トランジスタのゲートとしての機能を有する導電層をゲート電極又はゲート配線ともいう。
【０２００】
導電層４０１ａ乃至導電層４０１ｃとしては、例えばモリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、若しくはスカンジウムなどの金属材料、又はこれらを主成分とする合金材料の層を用いることができる。また、導電層４０１ａ乃至導電層４０１ｃの形成に適用可能な材料の層の積層により、導電層４０１ａ乃至導電層４０１ｃを構成することもできる。
【０２０１】
絶縁層４０２ａ乃至絶縁層４０２ｃのそれぞれは、トランジスタのゲート絶縁層としての機能を有する。
【０２０２】
絶縁層４０２ａ乃至絶縁層４０２ｃとしては、例えば酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、又は酸化ハフニウム層を用いることができる。また、絶縁層４０２ａ乃至絶縁層４０２ｃに適用可能な材料の層の積層により絶縁層４０２ａ乃至絶縁層４０２ｃを構成することもできる。
【０２０３】
また、絶縁層４０２ａ乃至絶縁層４０２ｃとしては、例えば元素周期表における第１３族元素及び酸素元素を含む材料の絶縁層を用いることもできる。酸化物半導体層４０３ａ乃至酸化物半導体層４０３ｃが第１３族元素を含む場合に、酸化物半導体層４０３ａ乃至酸化物半導体層４０３ｃに接する絶縁層として第１３族元素を含む絶縁層を用いることにより、該絶縁層と酸化物半導体層との界面の状態を良好にすることができる。
【０２０４】
第１３族元素を含む材料としては、例えば酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどが挙げられる。なお、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多い物質のことをいい、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上の物質のことをいう。
【０２０５】
例えば、絶縁層４０２ａ乃至絶縁層４０２ｃとして、酸化ガリウムを含む絶縁層を用いることにより、絶縁層４０２ａ乃至絶縁層４０２ｃと、酸化物半導体層４０３ａ乃至酸化物半導体層４０３ｃとの界面における水素又は水素イオンの蓄積を低減することができる。
【０２０６】
また、例えば、絶縁層４０２ａ乃至絶縁層４０２ｃとして、酸化アルミニウムを含む絶縁層を用いることにより、絶縁層４０２ａ乃至絶縁層４０２ｃと、酸化物半導体層４０３ａ乃至酸化物半導体層４０３ｃとの界面における水素又は水素イオンの蓄積を低減することができる。また、酸化アルミニウムを含む絶縁層は、水が通りにくいため、酸化アルミニウムを含む絶縁層を用いることにより、該絶縁層を介して酸化物半導体層への水の侵入を抑制することができる。
【０２０７】
また、絶縁層４０２ａ乃至絶縁層４０２ｃとして、例えば、Ａｌ２Ｏｘ（ｘ＝３＋α、αは０より大きく１より小さい値）、Ｇａ２Ｏｘ（ｘ＝３＋α、αは０より大きく１より小さい値）、又はＧａｘＡｌ２−ｘＯ３＋α（ｘは０より大きく２より小さい値、αは０より大きく１より小さい値）で表記される材料を用いることもできる。また、絶縁層４０２ａ乃至絶縁層４０２ｃに適用可能な材料の層の積層により絶縁層４０２ａ乃至絶縁層４０２ｃを構成することもできる。例えば、複数のＧａ２Ｏｘで表記される酸化ガリウムを含む層の積層により絶縁層４０２ａ乃至絶縁層４０２ｃを構成してもよい。また、Ｇａ２Ｏｘで表記される酸化ガリウムを含む絶縁層及びＡｌ２Ｏｘで表記される酸化アルミニウムを含む絶縁層の積層により絶縁層４０２ａ乃至絶縁層４０２ｃを構成してもよい。
【０２０８】
絶縁層４４７は、基板４００ｃからの不純物元素の拡散を防止する下地層としての機能を有する。なお、絶縁層４４７を図５（Ａ）乃至図５（Ｄ）に示す構造のトランジスタに設けてもよい。
【０２０９】
絶縁層４４７としては、例えば絶縁層４０２ａ乃至絶縁層４０２ｃに適用可能な材料の層を用いることができる。また、絶縁層４０２ａ乃至絶縁層４０２ｃに適用可能な材料の層の積層により絶縁層４４７を構成してもよい。
【０２１０】
酸化物半導体層４０３ａ乃至酸化物半導体層４０３ｃのそれぞれは、トランジスタのチャネルが形成される層としての機能を有する。なお、トランジスタのチャネルが形成される層としての機能を有する層をチャネル形成層ともいう。酸化物半導体層４０３ａ乃至酸化物半導体層４０３ｃに適用可能な酸化物半導体としては、少なくともインジウム（Ｉｎ）又は亜鉛（Ｚｎ）を含む酸化物半導体を用いることが好ましい。また、ＩｎとＺｎを含む酸化物半導体を用いることが好ましい。また、酸化物半導体としては、例えばＳｎ系金属酸化物などを用いることもできる。また、上記酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、上記酸化物半導体にガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとして上記酸化物半導体にスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとして上記酸化物半導体にハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとして上記酸化物半導体にアルミニウム（Ａｌ）を有することが好ましい。
【０２１１】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種或いは複数種を上記酸化物半導体に有してもよい。
【０２１２】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。また、上記酸化物半導体として適用可能な金属酸化物は、酸化シリコンを含んでいてもよい。
【０２１３】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【０２１４】
Ｉｎ−Ｚｎ系金属酸化物を用いる場合、例えば、Ｉｎ：Ｚｎ＝５０：１乃至Ｉｎ：Ｚｎ＝１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１乃至Ｉｎ２Ｏ３：ＺｎＯ＝１：４）、好ましくはＩｎ：Ｚｎ＝２０：１乃至Ｉｎ：Ｚｎ＝１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１乃至Ｉｎ２Ｏ３：ＺｎＯ＝１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１乃至Ｉｎ：Ｚｎ＝１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２乃至Ｉｎ２Ｏ３：ＺｎＯ＝３：４）の組成比である酸化物ターゲットを用いてＩｎ−Ｚｎ系金属酸化物の半導体層を形成することができる。例えば、Ｉｎ−Ｚｎ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｐ：Ｕ：Ｒのとき、Ｒ＞１．５Ｐ＋Ｕとする。Ｉｎの量を多くすることにより、トランジスタの移動度（電界効果移動度ともいう）を向上させることができる。
【０２１５】
また、酸化物半導体としては、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍは０より大きい数）で表記される材料を用いることもできる。ＩｎＭＯ３（ＺｎＯ）ｍのＭは、Ｇａ、Ａｌ、Ｍｎ、及びＣｏから選ばれた一つ又は複数の金属元素を示す。
【０２１６】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）或いはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。或いは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）或いはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【０２１７】
しかし、これらに限られず、必要とする半導体特性（移動度、閾値電圧、その他の電気特性のばらつきなど）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度などを適切なものとすることが好ましい。
【０２１８】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を挙げることができる。
【０２１９】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成だけ近傍であるとは、ａ、ｂ、ｃが（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。
【０２２０】
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
【０２２１】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
【０２２２】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【０２２３】
なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張した値であり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
【０２２４】
【数１】
【０２２５】
なお、上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。なお、測定面とは、全測定データの示す面であり、三つのパラメータ（Ｘ，Ｙ，Ｚ）から成り立っており、Ｚ＝Ｆ（Ｘ，Ｙ）で表される。なお、Ｘの（及びＹ）の範囲は０乃至ＸＭＡＸ（及びＹＭＡＸ）であり、Ｚの範囲はＺＭＩＮ乃至ＺＭＡＸである。
【０２２６】
また、酸化物半導体としては、ｃ軸配向し、かつａｂ面、表面又は界面の方向から見て三角形状又は六角形状の原子配列を有し、ｃ軸においては金属原子が層状又は金属原子と酸素原子とが層状に配列しており、ａｂ面においてはａ軸又はｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶（ＣＡＡＣ：Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌともいう。）を含む酸化物を用いてもよい。次にＣＡＡＣについて説明する。
【０２２７】
ＣＡＡＣを含む酸化物とは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形又は正六角形の原子配列を有し、かつｃ軸方向に垂直な方向から見て、金属原子が層状、又は金属原子と酸素原子が層状に配列した相を含む酸化物をいう。
【０２２８】
ＣＡＡＣは、単結晶ではなく、全てが非晶質でもない。また、ＣＡＡＣは、結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
【０２２９】
ＣＡＡＣに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣが形成される基板面、ＣＡＡＣの表面などに垂直な方向）に揃っていてもよい。又は、ＣＡＡＣを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡＣの表面などに垂直な方向）を向いていてもよい。
【０２３０】
ＣＡＡＣは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。
【０２３１】
このようなＣＡＡＣの例として、膜状に形成され、膜表面又は支持する基板面に垂直な方向から観察すると三角形又は六角形の原子配列が認められ、かつその膜断面を観察すると金属原子又は金属原子及び酸素原子（又は窒素原子）の層状配列が認められる結晶を挙げることもできる。
【０２３２】
次に、ＣＡＡＣに含まれる結晶構造の一例について図１８乃至図２０を用いて詳細に説明する。なお、特に断りがない限り、図１８乃至図２０は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。
【０２３３】
図１８（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、金属原子に近接の酸素原子のみ示した構造を小グループという。図１８（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図１８（Ａ）の上半分及び下半分にはそれぞれ３個ずつ４配位のＯがある。図１８（Ａ）に示す小グループは電荷が０である。
【０２３４】
図１８（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図１８（Ｂ）の上半分及び下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図１８（Ｂ）に示す構造をとりうる。図１８（Ｂ）に示す小グループは電荷が０である。
【０２３５】
図１８（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図１８（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図１８（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図１８（Ｃ）に示す小グループは電荷が０である。
【０２３６】
図１８（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図１８（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図１８（Ｄ）に示す小グループは電荷が＋１となる。
【０２３７】
図１８（Ｅ）に、２個のＺｎを含む小グループを示す。図１８（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図１８（Ｅ）に示す小グループは電荷が−１となる。
【０２３８】
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）という。
【０２３９】
ここで、これらの小グループ同士が結合する規則について説明する。図１８（Ａ）に示す６配位のＩｎの上半分の３個のＯは下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｉｎを有する。５配位のＧａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。４配位のＺｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｚｎを有する。このように、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、６配位の金属原子（Ｉｎ又はＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（Ｇａ又はＩｎ）又は４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
【０２４０】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、この他にも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
【０２４１】
図１９（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。図１９（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１９（Ｃ）は、図１９（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０２４２】
図１９（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分及び下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図１９（Ａ）において、Ｉｎの上半分及び下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１９（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
【０２４３】
図１９（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分及び下半分にあるＳｎが、４配位のＯが１個ずつ上半分及び下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分及び下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分及び下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０２４４】
ここで、３配位のＯ及び４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位又は５配位）、Ｚｎ（４配位）、Ｓｎ（５配位又は６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１８（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０２４５】
具体的には、図１９（Ｂ）に示した大グループが繰り返されることにより、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０又は自然数）とする組成式で表すことができる。
【０２４６】
また、この他にも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系酸化物などを用いた場合も同様である。
【０２４７】
例えば、図２０（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。
【０２４８】
図２０（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分及び下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分及び下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分及び下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０２４９】
図２０（Ｂ）に３つの中グループで構成される大グループを示す。なお、図２０（Ｃ）は、図２０（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０２５０】
ここで、Ｉｎ（６配位又は５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、Ｚｎ及びＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
【０２５１】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図２０（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループもとりうる。
【０２５２】
以上がＣＡＡＣに含まれる結晶構造の一例の説明である。
【０２５３】
さらに、図５に示す導電層４０５ａ乃至導電層４０５ｃ及び導電層４０６ａ乃至導電層４０６ｃのそれぞれは、トランジスタのソース又はドレインとしての機能を有する。なお、トランジスタのソースとしての機能を有する導電層をソース電極又はソース配線ともいい、トランジスタのドレインとしての機能を有する導電層をドレイン電極又はドレイン配線ともいう。
【０２５４】
導電層４０５ａ乃至導電層４０５ｃ及び導電層４０６ａ乃至導電層４０６ｃとしては、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、若しくはタングステンなどの金属材料、又はこれらの金属材料を主成分とする合金材料の層を用いることができる。また、導電層４０５ａ乃至導電層４０５ｃ、及び導電層４０６ａ乃至導電層４０６ｃに適用可能な材料の層の積層により、導電層４０５ａ乃至導電層４０５ｃ、及び導電層４０６ａ乃至導電層４０６ｃを構成することもできる。
【０２５５】
また、導電層４０５ａ乃至導電層４０５ｃ及び導電層４０６ａ乃至導電層４０６ｃとしては、導電性の金属酸化物を含む層を用いることもできる。導電性の金属酸化物としては、例えば酸化インジウム、酸化スズ、酸化亜鉛、酸化インジウム酸化スズ合金、又は酸化インジウム酸化亜鉛合金を用いることができる。なお、導電層４０５ａ乃至導電層４０５ｃ及び導電層４０６ａ乃至導電層４０６ｃに適用可能な導電性の金属酸化物は、酸化シリコンを含んでいてもよい。
【０２５６】
絶縁層４０７ａ及び絶縁層４０７ｂとしては、絶縁層４０２ａ乃至絶縁層４０２ｃと同様に、例えば元素周期表における第１３族元素及び酸素元素を含む材料の絶縁層を用いることができる。また、絶縁層４０７ａ及び絶縁層４０７ｂとしては、例えば、Ａｌ２Ｏｘ、Ｇａ２Ｏｘ、又はＧａｘＡｌ２−ｘＯ３＋αで表記される材料を用いることもできる。
【０２５７】
例えば、絶縁層４０２ａ乃至絶縁層４０２ｃ並びに絶縁層４０７ａ及び絶縁層４０７ｂを、Ｇａ２Ｏｘで表記される酸化ガリウムを含む絶縁層により構成してもよい。また、絶縁層４０２ａ乃至絶縁層４０２ｃ、並びに絶縁層４０７ａ及び絶縁層４０７ｂの一方を、Ｇａ２Ｏｘで表記される酸化ガリウムを含む絶縁層により構成し、絶縁層４０２ａ乃至絶縁層４０２ｃ、並びに絶縁層４０７ａ及び絶縁層４０７ｂの他方を、Ａｌ２Ｏｘで表記される酸化アルミニウムを含む絶縁層により構成してもよい。
【０２５８】
導電層４０８ａ及び導電層４０８ｂのそれぞれは、トランジスタのゲートとしての機能を有する。なお、トランジスタが導電層４０８ａ及び導電層４０８ｂを有する構造である場合、導電層４０１ａ及び導電層４０８ａの一方、又は導電層４０１ｂ及び導電層４０８ｂの一方を、バックゲート、バックゲート電極、又はバックゲート配線ともいう。ゲートとしての機能を有する層を、チャネル形成層を介して複数設けることにより、トランジスタの閾値電圧を制御することができる。
【０２５９】
導電層４０８ａ及び導電層４０８ｂとしては、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、若しくはタングステンなどの金属材料、又はこれらの金属材料を主成分とする合金材料の層を用いることができる。また、導電層４０８ａ及び導電層４０８ｂに適用可能な材料の層の積層により導電層４０８ａ及び導電層４０８ｂのそれぞれを構成することもできる。
【０２６０】
また、導電層４０８ａ及び導電層４０８ｂとしては、導電性の金属酸化物を含む層を用いることもできる。導電性の金属酸化物としては、例えば酸化インジウム、酸化スズ、酸化亜鉛、酸化インジウム酸化スズ合金、又は酸化インジウム酸化亜鉛合金を用いることができる。なお、導電層４０８ａ及び導電層４０８ｂに適用可能な導電性の金属酸化物は、酸化シリコンを含んでいてもよい。
【０２６１】
なお、本実施の形態のトランジスタを、チャネル形成層としての機能を有する酸化物半導体層の一部の上に絶縁層を含み、該絶縁層を介して酸化物半導体層に重畳するように、ソース又はドレインとしての機能を有する導電層を含む構造としてもよい。上記構造である場合、絶縁層は、トランジスタのチャネル形成層を保護する層（チャネル保護層ともいう）としての機能を有する。チャネル保護層としての機能を有する絶縁層としては、例えば絶縁層４０２ａ乃至絶縁層４０２ｃに適用可能な材料の層を用いることができる。また、絶縁層４０２ａ乃至絶縁層４０２ｃに適用可能な材料の層の積層によりチャネル保護層としての機能を有する絶縁層を構成してもよい。
【０２６２】
なお、図５（Ａ）乃至図５（Ｅ）に示すように、本実施の形態のトランジスタを、必ずしも酸化物半導体層の全てがゲート電極としての機能を有する導電層に重畳する構造にしなくてもよいが、酸化物半導体層の全てがゲート電極としての機能を有する導電層に重畳する構造にすることにより、酸化物半導体層への光の入射を抑制することができる。
【０２６３】
なお、酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、様々な理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
【０２６４】
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界など）が存在すると仮定すると以下の式で表現できる。
【０２６５】
【数２】
【０２６６】
ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルにおいて、Ｅは以下の式で表される。
【０２６７】
【数３】
【０２６８】
ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。また、線形領域におけるドレイン電流Ｉｄは、以下の式で表される。
【０２６９】
【数４】
【０２７０】
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。また、Ｖｄはドレイン電圧である。
上式の両辺をＶｇで割り、さらに両辺の対数をとると、以下の式のようになる。
【０２７１】
【数５】
【０２７２】
数５の右辺（一番右の部分）はＶｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
【０２７３】
このようにして求めた欠陥密度などをもとに数２及び数３よりμ０＝１２０ｃｍ２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は４０ｃｍ２／Ｖｓ程度である。しかし、半導体内部及び半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
【０２７４】
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁層との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、チャネルとゲート絶縁層との界面からｘだけ離れた場所における移動度μ１は、次の式で表される。
【０２７５】
【数６】
【０２７６】
ここで、Ｄはゲート方向の電界、Ｂ、ｌは定数である。Ｂ及びｌは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、ｌ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と数６の第２項が増加するため、移動度μ１は低下することがわかる。
【０２７７】
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ２を計算した結果を図２１に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。
【０２７８】
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。また、ゲート絶縁層の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長及びチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。
【０２７９】
図２１に示すように、ゲート電圧１Ｖで移動度１００ｃｍ２／Ｖｓ以上であるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｆｌａｔｎｅｓｓ）が望ましい。
【０２８０】
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図２２乃至図２４に示す。なお、計算に用いたトランジスタの断面構造を図２５に示す。図２５に示すトランジスタは、酸化物半導体層にｎ＋の導電型を呈する半導体領域７０３ａ及び半導体領域７０３ｃを有する。半導体領域７０３ａ及び半導体領域７０３ｃの抵抗率は２×１０−３Ωｃｍとする。
【０２８１】
図２５（Ａ）に示すトランジスタは、下地絶縁層７０１と、下地絶縁層７０１に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物７０２の上に形成される。トランジスタは半導体領域７０３ａ、半導体領域７０３ｃと、それらに挟まれ、チャネル形成領域となる真性の半導体領域７０３ｂと、ゲート電極７０５を有する。ゲート電極７０５の幅を３３ｎｍとする。
【０２８２】
ゲート電極７０５と半導体領域７０３ｂの間には、ゲート絶縁層７０４を有し、また、ゲート電極７０５の両側面には側壁絶縁物７０６ａ及び側壁絶縁物７０６ｂ、ゲート電極７０５の上部には、ゲート電極７０５と他の配線との短絡を防止するための絶縁物７０７を有する。側壁絶縁物の幅は５ｎｍとする。また、半導体領域７０３ａ及び半導体領域７０３ｃに接して、ソース電極７０８ａ及びドレイン電極７０８ｂを有する。なお、図２５（Ａ）に示すトランジスタのチャネル幅を４０ｎｍとする。
【０２８３】
図２５（Ｂ）に示すトランジスタは、下地絶縁層７０１と、酸化アルミニウムよりなる埋め込み絶縁物７０２の上に形成され、半導体領域７０３ａ、半導体領域７０３ｃと、それらに挟まれた真性の半導体領域７０３ｂと、幅３３ｎｍのゲート電極７０５と、ゲート絶縁層７０４と、側壁絶縁物７０６ａ及び側壁絶縁物７０６ｂと、絶縁物７０７と、ソース電極７０８ａ及びドレイン電極７０８ｂと、を含む点で図２５（Ａ）に示すトランジスタと同じである。
【０２８４】
図２５（Ａ）に示すトランジスタと図２５（Ｂ）に示すトランジスタの相違点は、側壁絶縁物７０６ａ及び側壁絶縁物７０６ｂの下の半導体領域の導電型である。図２５（Ａ）に示すトランジスタでは、側壁絶縁物７０６ａ及び側壁絶縁物７０６ｂの下の半導体領域はｎ＋の導電型を呈する半導体領域７０３ａ及び半導体領域７０３ｃであるが、図２５（Ｂ）に示すトランジスタでは、真性の半導体領域７０３ｂである。すなわち、図２５（Ｂ）に示す半導体層において、半導体領域７０３ａ（半導体領域７０３ｃ）とゲート電極７０５がＬｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物７０６ａ（側壁絶縁物７０６ｂ）の幅と同じである。
【０２８５】
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。図２２は、図２５（Ａ）に示す構造のトランジスタのドレイン電流（Ｉｄ、実線）及び移動度（μ、点線）のゲート電圧（Ｖｇ）依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０２８６】
図２２（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたときの図であり、図２２（Ｂ）はゲート絶縁層の厚さを１０ｎｍとしたときの図であり、図２２（Ｃ）はゲート絶縁層の厚さを５ｎｍとしたときの図である。ゲート絶縁層が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。ゲート電圧１Ｖ前後で、ドレイン電流は１０μＡを超えることが示された。
【０２８７】
図２３は、図２５（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎｍとしたときのドレイン電流Ｉｄ（実線）及び移動度μ（点線）のゲート電圧Ｖｇ依存性を示す図である。なお、ドレイン電圧を＋１Ｖとしてドレイン電流Ｉｄを計算し、ドレイン電圧を＋０．１Ｖとして移動度μを計算した。図２３（Ａ）は、ゲート絶縁層の厚さを１５ｎｍとしたときの図であり、図２３（Ｂ）は、ゲート絶縁層の厚さを１０ｎｍとしたときの図であり、図２３（Ｃ）は、ゲート絶縁層の厚さを５ｎｍとしたときの図である。
【０２８８】
また、図２４は、図２５（Ｂ）に示す構造のトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたときのドレイン電流Ｉｄ（実線）及び移動度μ（点線）のゲート電圧依存性を示す図である。なお、ドレイン電圧を＋１Ｖとしてドレイン電流Ｉｄを計算し、ドレイン電圧を＋０．１Ｖとして移動度μを計算した。図２４（Ａ）は、ゲート絶縁層の厚さを１５ｎｍとしたときの図であり、図２４（Ｂ）は、ゲート絶縁層の厚さを１０ｎｍとしたときの図であり、図２４（Ｃ）は、ゲート絶縁層の厚さを５ｎｍとしたときの図である。
【０２８９】
いずれもゲート絶縁層が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。
【０２９０】
なお、移動度μのピークは、図２２では８０ｃｍ２／Ｖｓ程度であるが、図２３では６０ｃｍ２／Ｖｓ程度、図２４では４０ｃｍ２／Ｖｓ程度と、オフセット長Ｌｏｆｆが増加するほど移動度μは低下する。また、オフ電流も同様に低下する傾向がある。一方、オン電流はオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流は１０μＡを超えることが示された。
【０２９１】
また、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタでは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体層を形成した後に熱処理を行うことにより良好な特性を得ることができる。なお、主成分とは組成比で５ａｔｏｍｉｃ％以上含まれる元素をいう。
【０２９２】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体層の成膜後に基板を意図的に加熱することにより、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタの閾値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
【０２９３】
例えば、図２８は、Ｉｎ、Ｓｎ、Ｚｎを主成分とし、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍである酸化物半導体層と、厚さ１００ｎｍのゲート絶縁層を用いたトランジスタの特性を示す図である。なお、ここではＶｄを１０Ｖとした。
【０２９４】
図２８（Ａ）は、基板を意図的に加熱せずにスパッタリング法でＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体層を形成したときのトランジスタ特性を示す図である。このとき、電界効果移動度は、１８．８ｃｍ２／Ｖｓｅｃである。一方、基板を意図的に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体層を形成すると電界効果移動度を向上させることが可能となる。図２８（Ｂ）は、基板を２００℃に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体層を形成したときのトランジスタ特性を示す図である。このとき、電界効果移動度は、３２．２ｃｍ２／Ｖｓｅｃである。
【０２９５】
電界効果移動度は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体層を形成した後に熱処理をすることによって、さらに高めることができる。図２８（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体層を２００℃でスパッタリング成膜した後、６５０℃で熱処理をしたときのトランジスタ特性を示す図である。このとき、電界効果移動度は、３４．５ｃｍ２／Ｖｓｅｃである。
【０２９６】
基板を意図的に加熱することによりスパッタリング成膜中の水分が酸化物半導体層中に取り込まれるのを低減することができる。また、成膜後に熱処理をすることによっても、酸化物半導体層から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することにより結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には１００ｃｍ２／Ｖｓｅｃを超える電界効果移動度を実現することも可能になると推定される。
【０２９７】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させてもよい。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
【０２９８】
基板を意図的に加熱して成膜すること及び／又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体層をチャネル形成領域としたトランジスタは、閾値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体層を用いた場合、この閾値電圧のマイナスシフト化は解消される。つまり、閾値電圧はトランジスタがノーマリ・オフとなる方向に動き。このような傾向は図２８（Ａ）と図２８（Ｂ）の対比からも確認することができる。
【０２９９】
なお、Ｉｎ、Ｓｎ及びＺｎの比率を変えることによっても閾値電圧を制御することが可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることにより、トランジスタをノーマリ・オフ化しやすくすることができる。また、ターゲットの組成比をＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることにより結晶性の高い酸化物半導体層を得ることができる。
【０３００】
意図的な基板加熱温度若しくは熱処理温度は、１５０℃以上、好ましくは２００℃以上、より好ましくは４００℃以上であり、より高温で成膜し或いは熱処理することによりトランジスタのノーマリ・オフ化を図ることが可能となる。
【０３０１】
また、意図的に基板を加熱した成膜及び／又は成膜後に熱処理をすることにより、ゲートバイアス・ストレスに対する安定性を高めることができる。例えば、２ＭＶ／ｃｍ、１５０℃、１時間印加の条件において、しきい値電圧のドリフトがそれぞれ±１．５Ｖ未満、好ましくは１．０Ｖ未満を得ることができる。
【０３０２】
実際に、酸化物半導体層成膜後に加熱処理を行っていない試料１と、６５０℃の加熱処理を行った試料２のトランジスタに対してＢＴ試験を行った。
【０３０３】
まず基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄ（ドレインとソースの間の電圧）を０．１Ｖとした。次に、ゲート絶縁層６０８に印加される電界強度が２ＭＶ／ｃｍとなるようにＶｇ（ゲートとソースの間の電圧）に２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行った。これをプラスＢＴ試験という。
【０３０４】
同様に、まず基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。次に、ゲート絶縁層６０８に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶｇに−２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行った。これをマイナスＢＴ試験という。
【０３０５】
試料１のプラスＢＴ試験の結果を図２９（Ａ）に、マイナスＢＴ試験の結果を図２９（Ｂ）に示す。また、試料２のプラスＢＴ試験の結果を図３０（Ａ）に、マイナスＢＴ試験の結果を図３０（Ｂ）に示す。
【０３０６】
試料１のプラスＢＴ試験及びマイナスＢＴ試験による閾値電圧の変動は、それぞれ１．８０Ｖ及び−０．４２Ｖであった。また、試料２のプラスＢＴ試験及びマイナスＢＴ試験による閾値電圧の変動は、それぞれ０．７９Ｖ及び０．７６Ｖであった。
試料１及び試料２のいずれも、ＢＴ試験前後における閾値電圧の変動が小さく、信頼性が高いことがわかる。
【０３０７】
熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、又は減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行ってもよい。最初に脱水化・脱水素化を行ってから酸素を酸化物半導体に加えることにより、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体層に注入する方法を適用してもよい。
【０３０８】
酸化物半導体中及び該酸化物半導体に積層される膜との界面には、酸素欠損による欠陥が生成されやすいが、係る熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は１×１０１６／ｃｍ３以上２×１０２０／ｃｍ３以下とすれば、結晶に歪みなどを与えることなく酸化物半導体中に含ませることができる。
【０３０９】
また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることにより、安定な酸化物半導体層を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体層は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）でハローパタンが観測される。この成膜された酸化物半導体層を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことにより、Ｘ線回折により明確な回折ピークを観測することができる。
【０３１０】
実際に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜のＸＲＤ分析を行った。ＸＲＤ分析には、Ｂｒｕｋｅｒ ＡＸＳ社製Ｘ線回折装置Ｄ８ ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法で測定した。
【０３１１】
ＸＲＤ分析を行った試料として、試料Ａ及び試料Ｂを用意した。以下に試料Ａ及び試料Ｂの作製方法を説明する。
【０３１２】
まず、脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１００ｎｍの厚さで成膜した。
【０３１３】
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（ＤＣ）として成膜した。ターゲットは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とした。このようにして作製した試料を試料Ａとした。
【０３１４】
次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。加熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとした。
【０３１５】
図３３に試料Ａ及び試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピークが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍及び３７ｄｅｇ〜３８ｄｅｇに結晶由来のピークが観測された。
【０３１６】
このように、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は成膜時に基板を意図的に加熱すること及び／又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。
【０３１７】
この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することにより高純度化を図ることができ、それによってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅１μｍあたりの電流値を示す。
【０３１８】
具体的には、図３４に示すように、基板温度が１２５℃の場合には１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下、８５℃の場合には１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下、室温（２７℃）の場合には１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下にすることができる。好ましくは、１２５℃において１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下に、８５℃において１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下に、室温において０．１ｚＡ／μｍ（１×１０−２２Ａ／μｍ）以下にすることができる。
【０３１９】
もっとも、酸化物半導体層の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−７０℃以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は熱処理によって膜中の水分を除去することができるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
【０３２０】
また、酸化物半導体層成膜後に６５０℃の加熱処理を行った試料を用いたトランジスタにおいて、基板温度と電気的特性の関係について評価した。
【０３２１】
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖが片側３μｍ（合計６μｍ）、ｄＷが０μｍである。なお、Ｖｄは１０Ｖとした。なお、基板温度は−４０℃、−２５℃、２５℃、７５℃、１２５℃及び１５０℃で行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をＬｏｖと呼び、酸化物半導体層に対する一対の電極のはみ出しをｄＷという。
【０３２２】
図３１に、Ｉｄ（実線）及び電界効果移動度（点線）のＶｇ依存性を示す。また、図３２（Ａ）に基板温度と閾値電圧の関係を、図３２（Ｂ）に基板温度と電界効果移動度の関係を示す。
【０３２３】
図３２（Ａ）より、基板温度が高いほど閾値電圧は低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で０．３８Ｖ〜−１．０８Ｖであった。
【０３２４】
また、図３２（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で３７．４ｃｍ２／Ｖｓ〜３３．４ｃｍ２／Ｖｓであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
【０３２５】
上記のようなＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃｍ２／Ｖｓｅｃ以上、好ましくは４０ｃｍ２／Ｖｓｅｃ以上、より好ましくは６０ｃｍ２／Ｖｓｅｃ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖのとき１２μＡ以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、Ｓｉ半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。
【０３２６】
次に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体層に用いたトランジスタの一例について、図２６などを用いて説明する。
【０３２７】
図２６は、コプラナー型であるトップゲート・トップコンタクト構造のトランジスタの上面図及び断面図である。図２６（Ａ）にトランジスタの上面図を示す。また、図２６（Ｂ）に図２６（Ａ）の一点鎖線Ａ−Ｂに対応する断面Ａ−Ｂを示す。
【０３２８】
図２６（Ｂ）に示すトランジスタは、基板７５０と、基板７５０上に設けられた下地絶縁層７５２と、下地絶縁層７５２の周辺に設けられた保護絶縁層７５４と、下地絶縁層７５２及び保護絶縁層７５４上に設けられた高抵抗領域７５６ａ及び低抵抗領域７５６ｂを有する酸化物半導体層７５６と、酸化物半導体層７５６上に設けられたゲート絶縁層７５８と、ゲート絶縁層７５８を介して酸化物半導体層７５６と重畳して設けられたゲート電極７６０と、ゲート電極７６０の側面と接して設けられた側壁絶縁物７６２と、少なくとも低抵抗領域７５６ｂと接して設けられた一対の電極７６４と、少なくとも酸化物半導体層７５６、ゲート電極７６０及び一対の電極７６４を覆って設けられた層間絶縁層７６６と、層間絶縁層７６６に設けられた開口部を介して少なくとも一対の電極７６４の一方と接続して設けられた配線７６８と、を有する。
【０３２９】
なお、図示しないが、層間絶縁層７６６及び配線７６８を覆って設けられた保護膜を有していても構わない。該保護膜を設けることにより、層間絶縁層７６６の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。
【０３３０】
次に、上記とは異なるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体層に用いたトランジスタの他の一例について示す。
【０３３１】
図２７は、本実施の形態で作製したトランジスタの構造を示す上面図及び断面図である。図２７（Ａ）はトランジスタの上面図である。また、図２７（Ｂ）は図２７（Ａ）の一点鎖線Ａ−Ｂに対応する断面図である。
【０３３２】
図２７（Ｂ）に示すトランジスタは、基板６００と、基板６００上に設けられた下地絶縁層６０２と、下地絶縁層６０２上に設けられた酸化物半導体層６０６と、酸化物半導体層６０６と接する一対の電極６１４と、酸化物半導体層６０６及び一対の電極６１４上に設けられたゲート絶縁層６０８と、ゲート絶縁層６０８を介して酸化物半導体層６０６と重畳して設けられたゲート電極６１０と、ゲート絶縁層６０８及びゲート電極６１０を覆って設けられた層間絶縁層６１６と、層間絶縁層６１６に設けられた開口部を介して一対の電極６１４と接続する配線６１８と、層間絶縁層６１６及び配線６１８を覆って設けられた保護膜６２０と、を有する。
【０３３３】
基板６００としてはガラス基板を、下地絶縁層６０２としては酸化シリコン膜を、酸化物半導体層６０６としてはＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を、一対の電極６１４としてはタングステン膜を、ゲート絶縁層６０８としては酸化シリコン膜を、ゲート電極６１０としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁層６１６としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線６１８としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜６２０としてはポリイミド膜を、それぞれ用いた。
【０３３４】
なお、図２７（Ａ）に示す構造のトランジスタにおいて、ゲート電極６１０と一対の電極６１４との重畳する幅をＬｏｖという。同様に、酸化物半導体層６０６に対する一対の電極６１４のはみ出しをｄＷという。
【０３３５】
さらに、本実施の形態におけるトランジスタの作製方法例として、図５（Ａ）に示すトランジスタの作製方法例について、図６（Ａ）乃至図６（Ｅ）を用いて説明する。図６（Ａ）乃至図６（Ｅ）は、図５（Ａ）に示すトランジスタの作製方法例を説明するための断面模式図である。
【０３３６】
まず、図６（Ａ）に示すように、基板４００ａを準備し、基板４００ａの上に第１の導電膜を形成し、第１の導電膜の一部をエッチングすることにより導電層４０１ａを形成する。
【０３３７】
例えば、スパッタリング法を用いて導電層４０１ａに適用可能な材料の膜を形成することにより第１の導電膜を形成することができる。また、導電層４０１ａに適用可能な材料の膜を積層させ、第１の導電膜を形成することもできる。
【０３３８】
なお、スパッタリングガスとして、例えば水素、水、水酸基、又は水素化物などの不純物が除去された高純度ガスを用いることにより、形成される膜の上記不純物濃度を低減することができる。
【０３３９】
なお、スパッタリング法を用いて膜を形成する前に、スパッタリング装置の予備加熱室にて予備加熱処理を行ってもよい。上記予備加熱処理を行うことにより、水素、水分などの不純物を脱離することができる。
【０３４０】
また、スパッタリング法を用いて膜を形成する前に、例えばアルゴン、窒素、ヘリウム、又は酸素雰囲気下で、ターゲット側に電圧を印加せずに、基板側にＲＦ電源を用いて電圧を印加し、プラズマを形成して被形成面を改質する処理（逆スパッタともいう）を行ってもよい。逆スパッタを行うことにより、被形成面に付着している粉状物質（パーティクル、ごみともいう）を除去することができる。
【０３４１】
また、スパッタリング法を用いて膜を形成する場合、吸着型の真空ポンプなどを用いて、膜を形成する成膜室内の残留水分を除去することができる。吸着型の真空ポンプとしては、例えばクライオポンプ、イオンポンプ、又はチタンサブリメーションポンプなどを用いることができる。また、コールドトラップを設けたターボ分子ポンプを用いて成膜室内の残留水分を除去することもできる。
【０３４２】
また、上記導電層４０１ａの形成方法のように、本実施の形態におけるトランジスタの作製方法例において、膜の一部をエッチングして層を形成する場合、例えば、フォトリソグラフィ工程により膜の一部の上にレジストマスクを形成し、レジストマスクを用いて膜をエッチングすることにより、層を形成することができる。なお、この場合、層の形成後にレジストマスクを除去する。
【０３４３】
また、インクジェット法を用いてレジストマスクを形成してもよい。インクジェット法を用いることにより、フォトマスクが不要になるため、製造コストを低減することができる。また、透過率の異なる複数の領域を有する露光マスク（多階調マスクともいう）を用いてレジストマスクを形成してもよい。多階調マスクを用いることにより、異なる厚さの領域を有するレジストマスクを形成することができ、トランジスタの作製に使用するレジストマスクの数を低減することができる。
【０３４４】
次に、図６（Ｂ）に示すように、導電層４０１ａの上に第１の絶縁膜を形成することにより絶縁層４０２ａを形成する。
【０３４５】
例えば、スパッタリング法やプラズマＣＶＤ法などを用いて絶縁層４０２ａに適用可能な材料の膜を形成することにより第１の絶縁膜を形成することができる。また、絶縁層４０２ａに適用可能な材料の膜を積層させることにより第１の絶縁膜を形成することもできる。また、高密度プラズマＣＶＤ法（例えばμ波（例えば、周波数２．４５ＧＨｚのμ波）を用いた高密度プラズマＣＶＤ法）を用いて絶縁層４０２ａに適用可能な材料の膜を形成することにより、絶縁層４０２ａを緻密にすることができ、絶縁層４０２ａの絶縁耐圧を向上させることができる。
【０３４６】
次に、図６（Ｃ）に示すように、絶縁層４０２ａの上に酸化物半導体層を形成し、その後酸化物半導体層の一部をエッチングすることにより酸化物半導体層４０３ａを形成する。
【０３４７】
例えば、スパッタリング法を用いて酸化物半導体層４０３ａに適用可能な酸化物半導体材料の膜を形成することにより酸化物半導体層を形成することができる。なお、希ガス雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下で酸化物半導体層を形成してもよい。
【０３４８】
また、スパッタリングターゲットとして、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比である酸化物ターゲットを用いて酸化物半導体層を形成することができる。また、例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比である酸化物ターゲットを用いて酸化物半導体層を形成してもよい。
【０３４９】
また、酸化物半導体としてＩｎ−Ｓｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、Ｉｎ：Ｓｎ：Ｚｎが原子数比で、１：２：２、２：１：３、１：１：１、又は２０：４５：３５などとなる酸化物ターゲットを用いる。なお、Ｉｎ−Ｓｎ−Ｚｎ系酸化物は、ＩＴＺＯということができる。
【０３５０】
また、スパッタリング法を用いて酸化物半導体層を形成する際に、基板４００ａを減圧状態にし、基板４００ａを１００℃以上６００℃以下、好ましくは２００℃以上４００℃以下に加熱してもよい。基板４００ａを加熱することにより、酸化物半導体層の上記不純物濃度を低減することができ、また、スパッタリング法による酸化物半導体層の損傷を軽減することができる。
【０３５１】
次に、図６（Ｄ）に示すように、絶縁層４０２ａ及び酸化物半導体層４０３ａの上に第２の導電膜を形成し、第２の導電膜の一部をエッチングすることにより導電層４０５ａ及び導電層４０６ａを形成する。
【０３５２】
例えば、スパッタリング法などを用いて導電層４０５ａ及び導電層４０６ａに適用可能な材料の膜を形成することにより第２の導電膜を形成することができる。また、導電層４０５ａ及び導電層４０６ａに適用可能な材料の膜を積層させることにより第２の導電膜を形成することもできる。
【０３５３】
次に、図６（Ｅ）に示すように、酸化物半導体層４０３ａに接するように絶縁層４０７ａを形成する。
【０３５４】
例えば、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下で、スパッタリング法を用いて絶縁層４０７ａに適用可能な膜を形成することにより、絶縁層４０７ａを形成することができる。スパッタリング法を用いて絶縁層４０７ａを形成することにより、トランジスタのバックチャネルとしての機能を有する酸化物半導体層４０３ａの部分の抵抗の低下を抑制することができる。また、絶縁層４０７ａを形成する際の基板温度は、室温以上３００℃以下であることが好ましい。
【０３５５】
また、絶縁層４０７ａを形成する前にＮ２Ｏ、Ｎ２、又はＡｒなどのガスを用いたプラズマ処理を行い、露出している酸化物半導体層４０３ａの表面に付着した吸着水などを除去してもよい。プラズマ処理を行った場合、その後、大気に触れることなく、絶縁層４０７ａを形成することが好ましい。
【０３５６】
さらに、図５（Ａ）に示すトランジスタの作製方法の一例では、例えば４００℃以上７５０℃以下、又は４００℃以上基板の歪み点未満の温度で加熱処理を行う。例えば、酸化物半導体層を形成した後、酸化物半導体層の一部をエッチングした後、第２の導電膜を形成した後、第２の導電膜の一部をエッチングした後、又は絶縁層４０７ａを形成した後に上記加熱処理を行う。
【０３５７】
なお、上記加熱処理を行う加熱処理装置としては、電気炉、又は抵抗発熱体などの発熱体からの熱伝導又は熱輻射により被処理物を加熱する装置を用いることができ、例えばＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置又はＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置などのＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置を用いることができる。ＬＲＴＡ装置は、例えばハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、又は高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。また、ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスとしては、例えば希ガス、又は加熱処理によって被処理物と反応しない不活性気体（例えば窒素）を用いることができる。
【０３５８】
また、上記加熱処理を行った後、その加熱温度を維持しながら又はその加熱温度から降温する過程で上記加熱処理を行った炉と同じ炉に高純度の酸素ガス、高純度のＮ２Ｏガス、又は超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下の雰囲気）を導入してもよい。このとき、酸素ガス又はＮ２Ｏガスは、水、水素などを含まないことが好ましい。また、加熱処理装置に導入する酸素ガス又はＮ２Ｏガスの純度を、６Ｎ以上、好ましくは７Ｎ以上、すなわち、酸素ガス又はＮ２Ｏガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下とすることが好ましい。酸素ガス又はＮ２Ｏガスの作用により、酸化物半導体層４０３ａに酸素が供給され、酸化物半導体層４０３ａ中の酸素欠乏に起因する欠陥を低減することができる。
【０３５９】
さらに、上記加熱処理とは別に、絶縁層４０７ａを形成した後に、不活性ガス雰囲気下、又は酸素ガス雰囲気下で加熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行ってもよい。
【０３６０】
また、絶縁層４０２ａ形成後、酸化物半導体層形成後、ソース電極又はドレイン電極となる導電層形成後、絶縁層形成後、又は加熱処理後に酸素プラズマによる酸素ドーピング処理を行ってもよい。例えば２．４５ＧＨｚの高密度プラズマにより酸素ドーピング処理を行ってもよい。また、イオン注入法又はイオンドーピングを用いて酸素ドーピング処理を行ってもよい。酸素ドーピング処理を行うことにより、作製されるトランジスタの電気特性のばらつきを低減することができる。例えば、酸素ドーピング処理を行い、絶縁層４０２ａ及び絶縁層４０７ａの一方又は両方を、化学量論的組成比より酸素が多い状態にする。これにより、絶縁層中の過剰な酸素が酸化物半導体層４０３ａに供給されやすくなる。よって、酸化物半導体層４０３ａ中、又は絶縁層４０２ａ及び絶縁層４０７ａの一方又は両方と、酸化物半導体層４０３ａとの界面における酸素欠陥を低減することができるため、酸化物半導体層４０３ａのキャリア濃度をより低減することができる。
【０３６１】
例えば、絶縁層４０２ａ及び絶縁層４０７ａの一方又は両方として、酸化ガリウムを含む絶縁層を形成する場合、該絶縁層に酸素を供給し、酸化ガリウムの組成をＧａ２Ｏｘにすることができる。
【０３６２】
また、絶縁層４０２ａ及び絶縁層４０７ａの一方又は両方として、酸化アルミニウムを含む絶縁層を形成する場合、該絶縁層に酸素を供給し、酸化アルミニウムの組成をＡｌ２Ｏｘにすることができる。
【０３６３】
また、絶縁層４０２ａ及び絶縁層４０７ａの一方又は両方として、酸化ガリウムアルミニウム又は酸化アルミニウムガリウムを含む絶縁層を形成する場合、該絶縁層に酸素を供給し、酸化ガリウムアルミニウム又は酸化アルミニウムガリウムの組成をＧａｘＡｌ２−ｘＯ３＋αとすることができる。
【０３６４】
以上の工程により、酸化物半導体層４０３ａから、水素、水、水酸基、又は水素化物（水素化合物ともいう）などの不純物を排除し、且つ酸化物半導体層４０３ａに酸素を供給することにより、酸化物半導体層を高純度化させることができる。
【０３６５】
なお、図５（Ａ）に示すトランジスタの作製方法例を示したが、これに限定されず、例えば図５（Ｂ）乃至図５（Ｅ）に示す各構成要素において、名称が図５（Ａ）に示す各構成要素と同じであり且つ機能の少なくとも一部が図５（Ａ）に示す各構成要素と同じであれば、図５（Ａ）に示すトランジスタの作製方法例の説明を適宜援用することができる。
【０３６６】
図５及び図６を用いて説明したように、本実施の形態におけるトランジスタの一例は、ゲートとしての機能を有する導電層と、ゲート絶縁層としての機能を有する絶縁層と、ゲート絶縁層としての機能を有する絶縁層を介してゲートとしての機能を有する導電層に重畳し、チャネルが形成される酸化物半導体層と、酸化物半導体層に電気的に接続され、ソース及びドレインの一方としての機能を有する導電層と、酸化物半導体層に電気的に接続され、ソース及びドレインの他方としての機能を有する導電層と、を含む構造である。
【０３６７】
また、本実施の形態におけるトランジスタの一例は、酸化物半導体層、ソース及びドレインの一方としての機能を有する導電層、並びにソース及びドレインの他方としての機能を有する導電層が設けられていない箇所において酸化物半導体層に接する絶縁層がゲート絶縁層としての機能を有する絶縁層に接する構造である。上記構造にすることにより、酸化物半導体層、ソース及びドレインの一方としての機能を有する導電層、並びにソース及びドレインの他方としての機能を有する導電層が酸化物半導体層に接する絶縁層及びゲート絶縁層としての機能を有する絶縁層に囲まれるため、酸化物半導体層、ソース及びドレインの一方としての機能を有する導電層、並びにソース及びドレインの他方としての機能を有する導電層への不純物の侵入を抑制することができる。
【０３６８】
また、チャネルが形成される酸化物半導体層に含まれるアルカリ金属の濃度は低いことが好ましい。例えばチャネルが形成される酸化物半導体層にナトリウムが含まれる場合、チャネルが形成される酸化物半導体層に含まれるナトリウムの濃度は、５×１０１６／ｃｍ３以下、さらには、１×１０１６／ｃｍ３以下、さらには１×１０１５／ｃｍ３以下であることが好ましい。また、例えばチャネルが形成される酸化物半導体層にリチウムが含まれる場合、チャネルが形成される酸化物半導体層に含まれるリチウムの濃度は、５×１０１５／ｃｍ３以下、さらには、１×１０１５／ｃｍ３以下であることが好ましい。また、例えばチャネルが形成される酸化物半導体層にカリウムが含まれる場合、チャネルが形成される酸化物半導体層に含まれるカリウムの濃度は、５×１０１５／ｃｍ３以下、さらには、１×１０１５／ｃｍ３以下であることが好ましい。例えば、ナトリウムは、酸化物半導体層に接する絶縁層が酸化物である場合、酸化物絶縁層内に入り、トランジスタの特性の劣化（例えば閾値電圧のシフト、移動度の低下など）が起こる。さらに、複数のトランジスタ間における特性のばらつきの原因にもなる。よって、チャネルが形成される酸化物半導体層に含まれるアルカリ金属の濃度の少なくすることにより、アルカリ金属に起因するトランジスタの特性の劣化を抑制することができる。
【０３６９】
以上のように、チャネルが形成される酸化物半導体層は、高純度化させることによりＩ型又は実質的にＩ型となった酸化物半導体層である。酸化物半導体層を高純度化させることにより、酸化物半導体層のキャリア濃度を１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満にすることができ、温度変化による特性変化を抑制することができる。また、上記構造にすることにより、チャネル幅１μｍあたりのオフ電流を１０ａＡ（１×１０−１７Ａ）以下にすること、さらにはチャネル幅１μｍあたりのオフ電流を１ａＡ（１×１０−１８Ａ）以下、さらにはチャネル幅１μｍあたりのオフ電流を１０ｚＡ（１×１０−２０Ａ）以下、さらにはチャネル幅１μｍあたりのオフ電流を１ｚＡ（１×１０−２１Ａ）以下、さらにはチャネル幅１μｍあたりのオフ電流を１００ｙＡ（１×１０−２２Ａ）以下にすることができる。トランジスタのオフ電流は、低ければ低いほどよいが、本実施の形態におけるトランジスタのオフ電流の下限値は、約１０−３０Ａ／μｍであると見積もられる。
【０３７０】
本実施の形態の酸化物半導体層を含むトランジスタを、例えば上記実施の形態における入出力装置の表示回路、表示選択信号出力回路、表示データ信号出力回路、光検出回路、光検出リセット信号出力回路、及び出力選択信号出力回路の一つ又は複数におけるトランジスタに用いることにより、入出力装置の信頼性を向上させることができる。
【０３７１】
さらに、特性評価用回路によるリーク電流測定を用いた、本実施の形態における酸化物半導体層を含むトランジスタの一例におけるオフ電流の値の算出例について以下に説明する。
【０３７２】
特性評価用回路によるリーク電流測定について、図７を用いて説明する。図７は、特性評価用回路を説明するための図である。
【０３７３】
まず、特性評価用回路の回路構成について図７（Ａ）を用いて説明する。図７（Ａ）は、特性評価用回路の回路構成を示す回路図である。
【０３７４】
図７（Ａ）に示す特性評価用回路は、複数の測定系８０１を備える。複数の測定系８０１は、互いに並列に接続される。ここでは、一例として８個の測定系８０１が並列に接続される構成とする。複数の測定系８０１を用いることにより、同時に複数の測定を行うことができる。
【０３７５】
測定系８０１は、トランジスタ８１１と、トランジスタ８１２と、容量素子８１３と、トランジスタ８１４と、トランジスタ８１５と、を含む。
【０３７６】
トランジスタ８１１、トランジスタ８１２、トランジスタ８１４、及びトランジスタ８１５は、Ｎ型の電界効果トランジスタである。
【０３７７】
トランジスタ８１１のソース及びドレインの一方には、電圧Ｖ１が入力され、トランジスタ８１１のゲートには、電圧Ｖｅｘｔ＿ａが入力される。トランジスタ８１１は、電荷注入用のトランジスタである。
【０３７８】
トランジスタ８１２のソース及びドレインの一方は、トランジスタ８１１のソース及びドレインの他方に接続され、トランジスタ８１２のソース及びドレインの他方には、電圧Ｖ２が入力され、トランジスタ８１２のゲートには、電圧Ｖｅｘｔ＿ｂが入力される。トランジスタ８１２は、リーク電流評価用のトランジスタである。なお、ここでのリーク電流とは、トランジスタのオフ電流を含むリーク電流である。
【０３７９】
容量素子８１３の第１の容量電極は、トランジスタ８１１のソース及びドレインの他方に接続され、容量素子８１３の第２の容量電極には、電圧Ｖ２が入力される。なお、ここでは、電圧Ｖ２は、０Ｖである。
【０３８０】
トランジスタ８１４のソース及びドレインの一方には、電圧Ｖ３が入力され、トランジスタ８１４のゲートは、トランジスタ８１１のソース及びドレインの他方に接続される。なお、トランジスタ８１４のゲートと、トランジスタ８１１のソース及びドレインの他方、トランジスタ８１２のソース及びドレインの一方、並びに容量素子８１３の第１の電極との接続箇所をノードＡともいう。なお、ここでは、電圧Ｖ３は、５Ｖである。
【０３８１】
トランジスタ８１５のソース及びドレインの一方は、トランジスタ８１４のソース及びドレインの他方に接続され、トランジスタ８１５のソース及びドレインの他方には、電圧Ｖ４が入力され、トランジスタ８１５のゲートには、電圧Ｖｅｘｔ＿ｃが入力される。なお、ここでは、電圧Ｖｅｘｔ＿ｃは、０．５Ｖである。
【０３８２】
さらに、測定系８０１は、トランジスタ８１４のソース及びドレインの他方と、トランジスタ８１５のソース及びドレインの一方との接続箇所の電圧を出力電圧Ｖｏｕｔとして出力する。
【０３８３】
ここでは、トランジスタ８１１の一例として、酸化物半導体層を含み、チャネル長Ｌ＝１０μｍ、チャネル幅Ｗ＝１０μｍのトランジスタを用いる。
【０３８４】
また、トランジスタ８１４及びトランジスタ８１５の一例として、酸化物半導体層を含み、チャネル長Ｌ＝３μｍ、チャネル幅Ｗ＝１００μｍのトランジスタを用いる。
【０３８５】
また、トランジスタ８１２の構造について、図７（Ｂ）に示す。図７（Ｂ）は、トランジスタの構造を示す断面模式図である。
【０３８６】
図７（Ｂ）に示すように、トランジスタ８１２は、ゲートとしての機能を有する導電層９０１と、ゲート絶縁層としての機能を有する絶縁層９０２と、絶縁層９０２を介して導電層９０１の上に設けられ、チャネル形成層としての機能を有する酸化物半導体層９０３と、酸化物半導体層９０３に接し、ソース及びドレインの一方としての機能を有する導電層９０５及びソース及びドレインの他方としての機能を有する導電層９０６と、を含む。さらに、トランジスタ８１２は、酸化物半導体層９０３、導電層９０５、及び導電層９０６の上に絶縁層９０７及び平坦化層９０８が積層され、平坦化層９０８の上に、開口部を介して導電層９０５に接する導電層９０９及び開口部を介して導電層９０６に接する導電層９１０が設けられ、導電層９０５及び導電層９０６と、導電層９０１とが重畳せず、幅１μｍのオフセット領域を有する。オフセット領域を設けることにより、寄生容量を低減することができる。さらに、トランジスタ８１２としては、チャネル長Ｌ及びチャネル幅Ｗの異なる６つのトランジスタのサンプル（ＳＭＰともいう）を用いる（表１参照）。
【０３８７】
【表１】
【０３８８】
次に、トランジスタ８１２の作製方法について以下に説明する。
【０３８９】
まず、基板９００となるガラス基板を準備し、基板９００の上に絶縁層９２７を形成する。ここでは、基板９００の上に厚さが１００ｎｍの窒化シリコン膜を形成し、該窒化シリコン膜の上に厚さが１５０ｎｍの酸化窒化シリコン膜を形成することにより絶縁層９２７を形成する。
【０３９０】
次に、絶縁層９２７を介して基板９００の上に導電層９０１を形成する。ここでは、絶縁層９２７を介して基板９００の上に、スパッタリング法により、厚さが１００ｎｍのタングステン膜を形成し、該タングステン膜の一部をエッチングすることにより導電層９０１を形成する。
【０３９１】
次に、導電層９０１及び絶縁層９２７の上に絶縁層９０２を形成する。ここでは、導電層９０１及び絶縁層９２７の上に、ＣＶＤ法により、厚さが１００ｎｍの酸化窒化シリコン膜を形成することにより絶縁層９０２を形成する。
【０３９２】
次に、絶縁層９０２を介して導電層９０１の上に酸化物半導体層９０３を形成する。ここでは、絶縁層９０２を介して導電層９０１の上に、スパッタリング法により酸化物半導体層を形成し、該酸化物半導体層の一部をエッチングすることにより酸化物半導体層９０３を形成する。なお、酸化物半導体層の作製工程では、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ］の金属酸化物ターゲットを用い、基板温度を２００℃とし、スパッタリング装置におけるチャンバー内の圧力を０．６Ｐａとし、スパッタリング装置における直流電源を５ｋＶとし、成膜雰囲気を酸素及びアルゴンの混合雰囲気（酸素流量５０ｓｃｃｍ、アルゴン流量５０ｓｃｃｍ）として上記酸化物半導体層を形成する。
【０３９３】
次に、窒素及び酸素の混合雰囲気（窒素８０％、酸素２０％）下で４５０℃、１時間の熱処理を行う。
【０３９４】
次に、絶縁層９０２の一部をエッチングし、導電層９０１に貫通する開口部を形成する。
【０３９５】
次に、酸化物半導体層９０３の上に導電層９０５及び導電層９０６を形成する。ここでは、スパッタリング法により、酸化物半導体層９０３の上に厚さが１００ｎｍのチタン膜を形成し、該チタン膜の上に、厚さが２００ｎｍのアルミニウム膜を形成し、該アルミニウム膜の上に厚さが１００ｎｍのチタン膜を形成し、該チタン膜、アルミニウム膜、及びチタン膜の積層の一部をエッチングすることにより導電層９０５及び導電層９０６を形成する。
【０３９６】
次に、窒素雰囲気下で３００℃、１時間の熱処理を行う。
【０３９７】
次に、絶縁層９０２、酸化物半導体層９０３、導電層９０５、及び導電層９０６の上に、絶縁層９０７を形成する。ここでは、絶縁層９０２、酸化物半導体層９０３、導電層９０５、及び導電層９０６の上に、厚さが３００ｎｍの酸化シリコン膜を形成することにより絶縁層９０７を形成する。
【０３９８】
次に、絶縁層９０７の一部をエッチングすることにより、導電層９０５に貫通する開口部及び導電層９０６に貫通する開口部を形成する。
【０３９９】
次に、絶縁層９０７の上に平坦化層９０８を形成する。ここでは、厚さが１．５μｍのアクリル層を塗布し、該アクリル層の一部を露光することにより平坦化層９０８を形成する。
【０４００】
さらに、窒素雰囲気下で２５０℃、１時間の熱処理を行う。
【０４０１】
次に、平坦化層９０８の上に、導電層９０５に接する導電層９０９及び導電層９０６に接する導電層９１０を形成する。ここでは、スパッタリング法により、平坦化層９０８の上に厚さが２００ｎｍのチタン膜を形成し、該チタン膜の一部をエッチングすることにより導電層９０９及び導電層９１０を形成する。
【０４０２】
次に、窒素雰囲気下で２５０℃、１時間の熱処理を行う。以上がトランジスタ８１２の作製方法である。
【０４０３】
図７（Ａ）に示すように、電荷注入用のトランジスタと、リーク電流評価用のトランジスタとを別々に設けることにより、電荷注入の際に、リーク電流評価用のトランジスタを常にオフ状態に保つことができる。
【０４０４】
また、電荷注入用のトランジスタと、リーク電流評価用のトランジスタとを別々に設けることにより、それぞれのトランジスタを適切なサイズとすることができる。また、リーク電流評価用トランジスタのチャネル幅Ｗを、電荷注入用のトランジスタのチャネル幅Ｗよりも大きくすることにより、リーク電流評価用トランジスタのリーク電流以外の特性評価回路のリーク電流成分を相対的に小さくすることができる。その結果、リーク電流評価用トランジスタのリーク電流を高い精度で測定することができる。同時に、電荷注入の際に、リーク電流評価用トランジスタを一度オン状態とする必要がないため、リーク電流評価用トランジスタのチャネル形成領域の電荷の一部がノードＡに流れ込むことによるノードＡの電圧変動の影響もない。
【０４０５】
次に、図７（Ａ）に示す特性評価回路のリーク電流測定方法について、図７（Ｃ）を用いて説明する。図７（Ｃ）は、図７（Ａ）に示す特性評価回路を用いたリーク電流測定方法を説明するためのタイミングチャートである。
【０４０６】
図７（Ａ）に示す特性評価回路を用いたリーク電流測定方法は、書き込み期間及び保持期間に分けられる。それぞれの期間における動作について、以下に説明する。
【０４０７】
書き込み期間では、電圧Ｖｅｘｔ＿ｂとして、トランジスタ８１２がオフ状態となるような電圧ＶＬ（−３Ｖ）を入力する。また、電圧Ｖ１として、書き込み電圧Ｖｗを入力した後、電圧Ｖｅｘｔ＿ａとして、一定期間トランジスタ８１１がオン状態となるような電圧ＶＨ（５Ｖ）を入力する。これによって、ノードＡに電荷が蓄積され、ノードＡの電圧は、書き込み電圧Ｖｗと同等の値になる。その後、電圧Ｖｅｘｔ＿ａとして、トランジスタ８１１がオフ状態となるような電圧ＶＬを入力する。その後、電圧Ｖ１として、電圧ＶＳＳ（０Ｖ）を入力する。
【０４０８】
また、保持期間では、ノードＡが保持する電荷量の変化に起因して生じるノードＡの電圧の変化量の測定を行う。電圧の変化量から、トランジスタ８１２のソース電極とドレイン電極との間を流れる電流値を算出することができる。以上により、ノードＡの電荷の蓄積とノードＡの電圧の変化量の測定とを行うことができる。
【０４０９】
このとき、ノードＡの電荷の蓄積及びノードＡの電圧の変化量の測定（蓄積及び測定動作ともいう）を繰り返し行う。まず、第１の蓄積及び測定動作を１５回繰り返し行う。第１の蓄積及び測定動作では、書き込み期間に書き込み電圧Ｖｗとして５Ｖの電圧を入力し、保持期間に１時間の保持を行う。次に、第２の蓄積及び測定動作を２回繰り返し行う。第２の蓄積及び測定動作では、書き込み期間に書き込み電圧Ｖｗとして３．５Ｖの電圧を入力し、保持期間に５０時間の保持を行う。次に、第３の蓄積及び測定動作を１回行う。第３の蓄積及び測定動作では、書き込み期間に書き込み電圧Ｖｗとして４．５Ｖの電圧を入力し、保持期間に１０時間の保持を行う。蓄積及び測定動作を繰り返し行うことにより、測定した電流値が、定常状態における値であることを確認することができる。言い換えると、ノードＡを流れる電流ＩＡのうち、過渡電流（測定開始後から時間経過とともに減少していく電流成分）を除くことができる。その結果、より高い精度でリーク電流を測定することができる。
【０４１０】
一般に、ノードＡの電圧ＶＡは、出力電圧Ｖｏｕｔの関数として次の式のように表される。
【０４１１】
【数７】
【０４１２】
また、ノードＡの電荷ＱＡは、ノードＡの電圧ＶＡ、ノードＡに接続される容量ＣＡ、定数（ｃｏｎｓｔ）を用いて、次の式のように表される。
【０４１３】
【数８】
【０４１４】
ここで、ノードＡに接続される容量ＣＡは、容量素子８１３の容量と容量素子８１３以外の容量成分の和である。
【０４１５】
ノードＡの電流ＩＡは、ノードＡに流れ込む電荷（又はノードＡから流れ出る電荷）の時間微分であるから、ノードＡの電流ＩＡは、次の式のように表される。
【０４１６】
【数９】
【０４１７】
なお、ここでは、一例として、Δｔを約５４０００ｓｅｃとする。このように、ノードＡに接続される容量ＣＡと、出力電圧Ｖｏｕｔから、リーク電流であるノードＡの電流ＩＡを求めることができるため、特性評価回路のリーク電流を求めることができる。
【０４１８】
次に、上記特性評価回路を用いた測定方法による出力電圧の測定結果及び該測定結果より算出した特性評価回路のリーク電流の値について、図８を用いて説明する。
【０４１９】
図８（Ａ）に、一例として、ＳＭＰ４、ＳＭＰ５、及びＳＭＰ６におけるトランジスタの上記測定（第１の蓄積及び測定動作）に係る経過時間Ｔｉｍｅと、出力電圧Ｖｏｕｔとの関係を示し、図８（Ｂ）に、上記測定に係る経過時間Ｔｉｍｅと、該測定によって算出された電流ＩＡとの関係を示す。測定開始後から出力電圧Ｖｏｕｔが変動しており、定常状態に到るためには１０時間以上必要であることがわかる。
【０４２０】
また、図９に、上記測定により得られた値から見積もられたＳＭＰ１乃至ＳＭＰ６におけるノードＡの電圧とリーク電流の関係を示す。図９では、例えばＳＭＰ４において、ノードＡの電圧が３．０Ｖの場合、リーク電流は２８ｙＡ／μｍである。リーク電流にはトランジスタ８１２のオフ電流も含まれるため、トランジスタ８１２のオフ電流も２８ｙＡ／μｍ以下とみなすことができる。
【０４２１】
また、図１０、図１１、及び図１２に、８５℃、１２５℃、及び１５０℃における上記測定により見積もられたＳＭＰ１乃至ＳＭＰ６におけるノードＡの電圧とリーク電流の関係を示す。図１０乃至図１２に示すように、１５０℃の場合であっても、リーク電流は、１００ｚＡ／μｍ以下であることがわかる。
【０４２２】
以上のように、チャネル形成層としての機能を有し、高純度化された酸化物半導体層を含むトランジスタを用いた特性評価用回路において、リーク電流が十分に低いため、該トランジスタのオフ電流が十分に小さいことがわかる。また、上記トランジスタのオフ電流は、温度が上昇した場合であっても十分に低いことがわかる。
【０４２３】
（実施の形態６）
本実施の形態では、上記実施の形態における入出力装置の構造例について説明する。
【０４２４】
本実施の形態における入出力装置は、トランジスタなどの半導体素子が設けられた第１の基板（アクティブマトリクス基板）と、第２の基板と、第１の基板及び第２の基板の間に設けられた液晶層と、を含む。
【０４２５】
まず、本実施の形態の入出力装置におけるアクティブマトリクス基板の構造例について、図１３及び図１４を用いて説明する。図１３及び図１４は、本実施の形態の入出力装置におけるアクティブマトリクス基板の構造例を示す図であり、図１３（Ａ）は、平面模式図であり、図１３（Ｂ）は、図１３（Ａ）における線分Ａ−Ｂの断面模式図であり、図１４（Ａ）は、平面模式図であり、図１４（Ｂ）は、図１４（Ａ）における線分Ｃ−Ｄの断面模式図である。なお、図１４では、光検出回路の一例として、図１（Ｂ）に示す構成の光検出回路を用いる場合を示し、一例として２つの光電変換素子、２つの電荷蓄積制御トランジスタ、増幅トランジスタ、及び出力選択トランジスタを示す。また、図１３及び図１４では、トランジスタの一例として図５（Ａ）を用いて説明した構造のトランジスタを用いる場合を示す。
【０４２６】
図１３及び図１４に示すアクティブマトリクス基板は、基板５００と、導電層５０１ａ乃至導電層５０１ｋと、絶縁層５０２と、半導体層５０３ａ乃至半導体層５０３ｅと、導電層５０４ａ乃至導電層５０４ｎと、絶縁層５０５と、半導体層５０６ａと、半導体層５０６ｂと、半導体層５０７ａと、半導体層５０７ｂと、半導体層５０８ａと、半導体層５０８ｂと、絶縁層５０９と、導電層５１０ａ乃至導電層５１０ｃと、を含む。
【０４２７】
導電層５０１ａ乃至導電層５０１ｋのそれぞれは、基板５００の一平面に設けられる。
【０４２８】
導電層５０１ａは、表示回路における表示選択トランジスタのゲートとしての機能を有する。
【０４２９】
導電層５０１ｂは、表示回路における保持容量の第１の容量電極としての機能を有する。なお、容量素子（保持容量）の第１の容量電極としての機能を有する層を第１の容量電極ともいう。
【０４３０】
導電層５０１ｃは、第１の光検出リセット信号が入力される配線としての機能を有する。なお、配線としての機能を有する層を配線ともいう。
【０４３１】
導電層５０１ｄは、第２の光検出リセット信号が入力される配線としての機能を有する。
【０４３２】
導電層５０１ｅは、光検出回路における第１の電荷蓄積制御トランジスタのゲートとしての機能を有する。
【０４３３】
導電層５０１ｆは、光検出回路における第２の電荷蓄積制御トランジスタのゲートとしての機能を有する。
【０４３４】
導電層５０１ｇは、第１の電荷蓄積制御信号が入力される信号線としての機能を有する。なお、信号線としての機能を有する層を信号線ともいう。
【０４３５】
導電層５０１ｈは、第２の電荷蓄積制御信号が入力される信号線としての機能を有する。
【０４３６】
導電層５０１ｉは、光検出回路における出力選択トランジスタのゲートとしての機能を有する。
【０４３７】
導電層５０１ｊは、光検出回路における増幅トランジスタのゲートとしての機能を有する。
【０４３８】
導電層５０１ｋは、電圧Ｖ０が入力される配線としての機能を有する。
【０４３９】
絶縁層５０２は、導電層５０１ａ乃至導電層５０１ｋを介して基板５００の一平面に設けられる。
【０４４０】
絶縁層５０２は、表示回路における表示選択トランジスタのゲート絶縁層、表示回路における保持容量の誘電体層、光検出回路におけるＸ個の電荷蓄積制御トランジスタのそれぞれのゲート絶縁層、光検出回路における増幅トランジスタのゲート絶縁層、及び光検出回路における出力選択トランジスタのゲート絶縁層としての機能を有する。
【０４４１】
半導体層５０３ａは、絶縁層５０２を介して導電層５０１ａに重畳する。半導体層５０３ａは、表示回路における表示選択トランジスタのチャネル形成層としての機能を有する。
【０４４２】
半導体層５０３ｂは、絶縁層５０２を介して導電層５０１ｄに重畳する。半導体層５０３ｂは、光検出回路における第１の電荷蓄積制御トランジスタのチャネル形成層としての機能を有する。
【０４４３】
半導体層５０３ｃは、絶縁層５０２を介して導電層５０１ｆに重畳する。半導体層５０３ｃは、光検出回路における第２の電荷蓄積制御トランジスタのチャネル形成層としての機能を有する。
【０４４４】
半導体層５０３ｄは、絶縁層５０２を介して導電層５０１ｉに重畳する。半導体層５０３ｄは、光検出回路における出力選択トランジスタのチャネル形成層としての機能を有する。
【０４４５】
半導体層５０３ｅは、絶縁層５０２を介して導電層５０１ｊに重畳する。半導体層５０３ｊは、光検出回路における増幅トランジスタのチャネル形成層としての機能を有する。
【０４４６】
導電層５０４ａは、半導体層５０３ａに電気的に接続される。導電層５０４ａは、表示回路における表示選択トランジスタのソース及びドレインの一方としての機能を有する。
【０４４７】
導電層５０４ｂは、導電層５０１ｂ及び半導体層５０３ａに電気的に接続される。導電層５０４ｂは、表示回路における表示選択トランジスタのソース及びドレインの他方としての機能を有する。
【０４４８】
導電層５０４ｃは、絶縁層５０２を介して導電層５０１ｂに重畳する。導電層５０４ｃは、表示回路における保持容量の第２の容量電極としての機能を有する。
【０４４９】
導電層５０４ｄは、絶縁層５０２を貫通する開口部において導電層５０１ｃに電気的に接続される。導電層５０４ｄは、光検出回路における第１の光電変換素子の第１の電流端子及び第２の電流端子の一方としての機能を有する。
【０４５０】
導電層５０４ｅは、絶縁層５０２を貫通する開口部において導電層５０１ｄに電気的に接続される。導電層５０４ｅは、光検出回路における第２の光電変換素子の第１の電流端子及び第２の電流端子の一方としての機能を有する。
【０４５１】
導電層５０４ｆは、半導体層５０３ｂに電気的に接続される。導電層５０４ｆは、光検出回路における第１の電荷蓄積制御トランジスタのソース及びドレインの一方としての機能を有する。
【０４５２】
導電層５０４ｇは、半導体層５０３ｃに電気的に接続される。導電層５０４ｇは、光検出回路における第２の電荷蓄積制御トランジスタのソース及びドレインの一方としての機能を有する。
【０４５３】
導電層５０４ｈは、絶縁層５０２を貫通する開口部において導電層５０１ｅ及び導電層５０１ｇに電気的に接続される。導電層５０４ｈは、第１の電荷蓄積制御信号が入力される信号線としての機能を有する。
【０４５４】
導電層５０４ｉは、絶縁層５０２を貫通する開口部において導電層５０１ｆ及び導電層５０１ｈに電気的に接続される。導電層５０４ｉは、第２の電荷蓄積制御信号が入力される信号線としての機能を有する。
【０４５５】
導電層５０４ｊは、半導体層５０３ｂ及び半導体層５０３ｃに電気的に接続され、且つ絶縁層５０２を貫通する開口部において導電層５０１ｊに電気的に接続される。導電層５０４ｊは、光検出回路における第１の電荷蓄積制御トランジスタ及び第２の電荷蓄積制御トランジスタのソース及びドレインの他方としての機能を有する。
【０４５６】
導電層５０４ｋは、半導体層５０３ｄに電気的に接続される。導電層５０４ｋは、光検出回路における出力選択トランジスタのソース及びドレインの一方としての機能を有する。
【０４５７】
導電層５０４ｌは、半導体層５０３ｄ及び半導体層５０３ｅに電気的に接続される。導電層５０４ｌは、光検出回路における出力選択トランジスタのソース及びドレインの他方、並びに光検出回路における増幅トランジスタのソース及びドレインの一方としての機能を有する。
【０４５８】
導電層５０４ｍは、半導体層５０３ｅに電気的に接続され、絶縁層５０２を貫通する開口部において導電層５０１ｋに電気的に接続される。導電層５０４ｍは、光検出回路における増幅トランジスタのソース及びドレインの他方としての機能を有する。
【０４５９】
導電層５０４ｎは、絶縁層５０２を貫通する開口部において導電層５０１ｋに電気的に接続される。導電層５０４ｎは、電圧Ｖ０が入力される配線としての機能を有する。
【０４６０】
絶縁層５０５は、導電層５０４ａ乃至導電層５０４ｋを介して半導体層５０３ａ乃至半導体層５０３ｄに接する。
【０４６１】
半導体層５０６ａは、絶縁層５０５を貫通して設けられた開口部において導電層５０４ｄに電気的に接続される。
【０４６２】
半導体層５０６ｂは、絶縁層５０５を貫通して設けられた開口部において導電層５０４ｅに電気的に接続される。
【０４６３】
半導体層５０７ａは、半導体層５０６ａに接する。
【０４６４】
半導体層５０７ｂは、半導体層５０６ｂに接する。
【０４６５】
半導体層５０８ａは、半導体層５０７ａに接する。
【０４６６】
半導体層５０８ｂは、半導体層５０７ｂに接する。
【０４６７】
絶縁層５０９は、絶縁層５０５、半導体層５０６ａ、半導体層５０６ｂ、半導体層５０７ａ、半導体層５０７ｂ、半導体層５０８ａ、及び半導体層５０８ｂに重畳する。絶縁層５０９は、表示回路及び光検出回路における平坦化絶縁層としての機能を有する。なお、必ずしも絶縁層５０９を設けなくてもよい。
【０４６８】
導電層５１０ａは、絶縁層５０５及び絶縁層５０９を貫通する開口部において導電層５０４ｂに電気的に接続される。また、導電層５１０ａを、導電層５０１ａに重畳させることにより、光漏れを防止することができる。導電層５１０ａは、表示回路における表示素子の画素電極としての機能を有する。なお、画素電極としての機能を有する層を画素電極ともいう。
【０４６９】
導電層５１０ｂは、絶縁層５０５及び絶縁層５０９を貫通する開口部において導電層５０４ｆに電気的に接続され、絶縁層５０５及び絶縁層５０９を貫通する開口部において半導体層５０８ａに電気的に接続される。
【０４７０】
導電層５１０ｃは、絶縁層５０５及び絶縁層５０９を貫通する開口部において導電層５０４ｇに電気的に接続され、絶縁層５０５及び絶縁層５０９を貫通する開口部において半導体層５０８ｂに電気的に接続される。
【０４７１】
さらに、本実施の形態における入出力装置の構造例について、図１５及び図１６を用いて説明する。図１５及び図１６は、図１３及び図１４に示すアクティブマトリクス基板を用いた入出力装置の構造例を示す図であり、図１５（Ａ）は、平面模式図であり、図１５（Ｂ）は、図１５（Ａ）における線分Ａ−Ｂの断面模式図であり、図１６（Ａ）は、平面模式図であり、図１６（Ｂ）は、図１６（Ａ）における線分Ｃ−Ｄの断面模式図である。なお、一例として光電変換素子をフォトダイオードとし、表示素子を液晶素子とする。
【０４７２】
図１５及び図１６に示す入出力装置は、図１３及び図１４に示すアクティブマトリクス基板に加え、基板５１２と、遮光層５１３と、絶縁層５１６と、導電層５１７と、液晶層５１８と、を含む。なお、図１５（Ａ）及び図１６（Ａ）では、便宜のため、導電層５１７を省略する。
【０４７３】
遮光層５１３は、基板５１２の一平面の一部に設けられる。例えば遮光層５１３は、光電変換素子が形成された部分を除く基板５１２の一平面に設けられる。
【０４７４】
絶縁層５１６は、遮光層５１３を介して基板５１２の一平面に設けられる。
【０４７５】
導電層５１７は、基板５１２の一平面に設けられる。導電層５１７は、表示回路における共通電極としての機能を有する。なお、光検出回路において、必ずしも導電層５１７が設けられなくてもよい。
【０４７６】
液晶層５１８は、導電層５１０ａ及び導電層５１７の間に設けられ、絶縁層５０９を介して半導体層５０８に重畳する。
【０４７７】
なお、導電層５１０ａ、液晶層５１８、及び導電層５１７は、表示回路における表示素子としての機能を有する。
【０４７８】
さらに、図１５及び図１６に示す入出力装置の各構成要素について説明する。
【０４７９】
基板５００及び基板５１２としては、図５（Ａ）における基板４００ａに適用可能な基板を用いることができる。
【０４８０】
導電層５０１ａ乃至導電層５０１ｋとしては、図５（Ａ）における導電層４０１ａに適用可能な材料の層を用いることができる。また、導電層４０１ａに適用可能な材料の層を積層して導電層５０１ａ乃至導電層５０１ｋを構成してもよい。
【０４８１】
絶縁層５０２としては、図５（Ａ）における絶縁層４０２ａに適用可能な材料の層を用いることができる。また、絶縁層４０２ａに適用可能な材料の層を積層して絶縁層５０２を構成してもよい。
【０４８２】
半導体層５０３ａ乃至半導体層５０３ｅとしては、図５（Ａ）に示す酸化物半導体層４０３ａに適用可能な材料の層を用いることができる。
【０４８３】
導電層５０４ａ乃至導電層５０４ｎとしては、図５（Ａ）における導電層４０５ａ又は導電層４０６ａに適用可能な材料の層を用いることができる。また、導電層４０５ａ又は導電層４０６ａに適用可能な材料の層を積層して導電層５０４ａ乃至導電層５０４ｎを構成してもよい。
【０４８４】
絶縁層５０５としては、図５（Ａ）における絶縁層４０７ａに適用可能な材料の層を用いることができる。また、絶縁層４０７ａに適用可能な層を積層して絶縁層５０５を構成してもよい。
【０４８５】
半導体層５０６ａ及び半導体層５０６ｂは、一導電型（Ｐ型及びＮ型の一方）の半導体層である。半導体層５０６ａ及び半導体層５０６ｂとしては、例えばシリコンを含有する半導体層を用いることができる。
【０４８６】
半導体層５０７ａ及び半導体層５０７ｂは、半導体層５０６より抵抗の高い半導体層である。半導体層５０７ａ及び半導体層５０７ｂとしては、例えばシリコンを含有する半導体層を用いることができる。
【０４８７】
半導体層５０８ａ及び半導体層５０８ｂは、半導体層５０６とは異なる導電型（Ｐ型及びＮ型の他方）の半導体層である。半導体層５０８ａ及び半導体層５０８ｂとしては、例えばシリコンを含有する半導体層を用いることができる。
【０４８８】
絶縁層５０９及び絶縁層５１６としては、例えばポリイミド、アクリル、ベンゾシクロブテン、などの有機材料の層を用いることができる。また絶縁層５０９としては、低誘電率材料（ｌｏｗ−ｋ材料ともいう）の層を用いることもできる。
【０４８９】
導電層５１０乃至導電層５１０ｃ、及び導電層５１７としては、例えば透光性を有する導電材料の層を用いることができ、透光性を有する導電材料としては、例えばインジウム錫酸化物、酸化インジウムに酸化亜鉛を混合した金属酸化物（ＩＺＯ：ｉｎｄｉｕｍ ｚｉｎｃ ｏｘｉｄｅともいう）、酸化インジウムに酸化珪素（ＳｉＯ２）を混合した導電材料、有機インジウム、有機スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、又は酸化チタンを含むインジウム錫酸化物などを用いることができる。
【０４９０】
また、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて導電層５１０ａ乃至導電層５１０ｃ、及び導電層５１７を形成することもできる。導電性組成物を用いて形成した導電層は、シート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率は、０．１Ω・ｃｍ以下であることが好ましい。
【０４９１】
導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。π電子共役系導電性高分子としては、例えばポリアニリン若しくはその誘導体、ポリピロール若しくはその誘導体、ポリチオフェン若しくはその誘導体、又はアニリン、ピロール及びチオフェンの２種以上の共重合体若しくはその誘導体などが挙げられる。
【０４９２】
また、グラフェンを用いて導電層５１０ａ乃至導電層５１０ｃ、及び導電層５１７を形成することもできる。
【０４９３】
遮光層５１３としては、例えば金属材料の層を用いることができる。
【０４９４】
液晶層５１８としては、例えばＴＮ液晶、ＯＣＢ液晶、ＳＴＮ液晶、ＶＡ液晶、ＥＣＢ型液晶、ＧＨ液晶、高分子分散型液晶、又はディスコチック液晶などを含む層を用いることができる。なお、液晶層５１８として、導電層５１０ｃ及び導電層５１７に印加される電圧が０Ｖのときに光を透過する液晶を用いることが好ましい。
【０４９５】
図１３乃至図１６を用いて説明したように、本実施の形態における入出力装置の構造例は、トランジスタ、画素電極、及び光電変換素子を含むアクティブマトリクス基板と、対向基板と、アクティブマトリクス基板及び対向基板の間に液晶を有する液晶層と、を含む構造である。上記構造にすることにより、同一工程により同一基板上に表示回路及び光検出回路を作製することができるため、製造コストを低減することができる。
【０４９６】
また、図１３乃至図１６を用いて説明したように、本実施の形態における入出力装置の構造例は、光を透過させる部分を除き、遮光層が設けられた構造である。上記構造にすることにより、例えばアクティブマトリクス基板に設けられたトランジスタへの光の入射を抑制することができるため、光によるトランジスタの電気的特性（例えば閾値電圧など）の変動を抑制することができる。
【０４９７】
また、本実施の形態における入出力装置において、表示回路及び光検出回路と同一基板上に表示駆動回路及び光検出駆動回路などの回路を設けてもよい。このとき、表示駆動回路及び光検出駆動回路などの回路のトランジスタの構造を、表示回路及び光検出回路におけるトランジスタの構造と同じにしてもよい。
【０４９８】
（実施の形態７）
本実施の形態では、上記実施の形態における入出力装置を備えた電子機器の例について説明する。
【０４９９】
本実施の形態における電子機器の構成例について、図１７（Ａ）乃至図１７（Ｄ）を用いて説明する。図１７（Ａ）乃至図１７（Ｄ）は、本実施の形態における電子機器の構成例を説明するための模式図である。
【０５００】
図１７（Ａ）に示す電子機器は、携帯型情報端末の例である。図１７（Ａ）に示す情報端末は、筐体１００１ａと、筐体１００１ａに設けられた表示部１００２ａと、を具備する。
【０５０１】
なお、筐体１００１ａの側面１００３ａに外部機器に接続させるための接続端子、及び図１７（Ａ）に示す携帯型情報端末を操作するためのボタンの一つ又は複数を設けてもよい。
【０５０２】
図１７（Ａ）に示す携帯型情報端末は、筐体１００１ａの中に、ＣＰＵと、メインメモリと、外部機器とＣＰＵ及びメインメモリとの信号の送受信を行うインターフェースと、外部機器との信号の送受信を行うアンテナと、を備える。なお、筐体１００１ａの中に、特定の機能を有する集積回路を一つ又は複数設けてもよい。
【０５０３】
図１７（Ａ）に示す携帯型情報端末は、例えば電話機、電子書籍、パーソナルコンピュータ、及び遊技機の一つ又は複数としての機能を有する。
【０５０４】
図１７（Ｂ）に示す電子機器は、折り畳み式の携帯型情報端末の例である。図１７（Ｂ）に示す携帯型情報端末は、筐体１００１ｂと、筐体１００１ｂに設けられた表示部１００２ｂと、筐体１００４と、筐体１００４に設けられた表示部１００５と、筐体１００１ｂ及び筐体１００４を接続する軸部１００６と、を具備する。
【０５０５】
また、図１７（Ｂ）に示す携帯型情報端末では、軸部１００６により筐体１００１ｂ又は筐体１００４を動かすことにより、筐体１００１ｂを筐体１００４に重畳させることができる。
【０５０６】
なお、筐体１００１ｂの側面１００３ｂ又は筐体１００４の側面１００７に外部機器に接続させるための接続端子、及び図１７（Ｂ）に示す携帯型情報端末を操作するためのボタンの一つ又は複数を設けてもよい。
【０５０７】
また、表示部１００２ｂ及び表示部１００５に、互いに異なる画像又は一続きの画像を表示させてもよい。なお、表示部１００５を必ずしも設けなくてもよく、表示部１００５の代わりに、入力装置であるキーボードを設けてもよい。
【０５０８】
図１７（Ｂ）に示す携帯型情報端末は、筐体１００１ｂ又は筐体１００４の中に、ＣＰＵと、メインメモリと、外部機器とＣＰＵ及びメインメモリとの信号の送受信を行うインターフェースと、を備える。また、筐体１００１ｂ又は筐体１００４の中に、特定の機能を有する集積回路を１つ又は複数設けてもよい。また、図１７（Ｂ）に示す携帯型情報端末に、外部との信号の送受信を行うアンテナを設けてもよい。
【０５０９】
図１７（Ｂ）に示す携帯型情報端末は、例えば電話機、電子書籍、パーソナルコンピュータ、及び遊技機の一つ又は複数としての機能を有する。
【０５１０】
図１７（Ｃ）に示す電子機器は、設置型情報端末の例である。図１７（Ｃ）に示す設置型情報端末は、筐体１００１ｃと、筐体１００１ｃに設けられた表示部１００２ｃと、を具備する。
【０５１１】
なお、表示部１００２ｃを、筐体１００１ｃにおける甲板部１００８に設けることもできる。
【０５１２】
また、図１７（Ｃ）に示す設置型情報端末は、筐体１００１ｃの中に、ＣＰＵと、メインメモリと、外部機器とＣＰＵ及びメインメモリとの信号の送受信を行うインターフェースと、を備える。なお、筐体１００１ｃの中に、特定の機能を有する集積回路を一つ又は複数設けてもよい。また、図１７（Ｃ）に示す設置型情報端末に、外部との信号の送受信を行うアンテナを設けてもよい。
【０５１３】
さらに、図１７（Ｃ）に示す設置型情報端末における筐体１００１ｃの側面１００３ｃに券などを出力する券出力部、硬貨投入部、及び紙幣挿入部の一つ又は複数を設けてもよい。
【０５１４】
図１７（Ｃ）に示す設置型情報端末は、例えば現金自動預け払い機、券などの注文をするための情報通信端末（マルチメディアステーションともいう）、又は遊技機としての機能を有する。
【０５１５】
図１７（Ｄ）は、設置型情報端末の例である。図１７（Ｄ）に示す設置型情報端末は、筐体１００１ｄと、筐体１００１ｄに設けられた表示部１００２ｄと、を具備する。なお、筐体１００１ｄを支持する支持台を設けてもよい。
【０５１６】
なお、筐体１００１ｄの側面１００３ｄに外部機器に接続させるための接続端子、及び図１７（Ｄ）に示す設置型情報端末を操作するためのボタンの一つ又は複数を設けてもよい。
【０５１７】
また、図１７（Ｄ）に示す設置型情報端末は、筐体１００１ｄの中に、ＣＰＵと、メインメモリと、外部機器とＣＰＵ及びメインメモリとの信号の送受信を行うインターフェースと、を備えてもよい。また、筐体１００１ｄの中に、特定の機能を有する集積回路を一つ又は複数設けてもよい。また、図１７（Ｄ）に示す設置型情報端末に、外部との信号の送受信を行うアンテナを設けてもよい。
【０５１８】
図１７（Ｄ）に示す設置型情報端末は、例えばデジタルフォトフレーム、入出力モニタ、又はテレビジョン装置としての機能を有する。
【０５１９】
上記実施の形態の入出力装置は、例えば電子機器の表示部として用いられ、例えば図１７（Ａ）乃至図１７（Ｄ）に示す表示部１００２ａ乃至表示部１００２ｄとして用いられる。また、図１７（Ｂ）に示す表示部１００５として上記実施の形態の入出力装置を用いてもよい。
【０５２０】
図１７を用いて説明したように、本実施の形態における電子機器の一例は、上記実施の形態における入出力装置が用いられた入出力部を具備する構成である。上記構成にすることにより、例えば指又はペンを用いて電子機器の操作又は電子機器への情報の入力を行うことができる。
【０５２１】
また、本実施の形態における電子機器の一例では、筐体に、入射する照度に応じて電源電圧を生成する光電変換部、及び入出力装置を操作する操作部のいずれか一つ又は複数を設けてもよい。例えば光電変換部を設けることにより、外部電源が不要となるため、外部電源が無い場所であっても、上記電子機器を長時間使用することができる。
【符号の説明】
【０５２２】
１０１ａ 表示回路制御部
１０１ｂ 光検出回路制御部
１０１ｃ 光源部
１０１ｄ 画素部
１１１ 表示駆動回路
１１２ 表示データ信号出力回路
１１３ 光検出駆動回路
１１４ ライトユニット
１１５ｄ 表示回路
１１５ｐ 光検出回路
１１６ 読み出し回路
１３１ 光電変換素子
１３２ トランジスタ
１３３ トランジスタ
１３４ トランジスタ
１３５ トランジスタ
１６１ａ トランジスタ
１６１ｂ トランジスタ
１６２ａ 液晶素子
１６２ｂ 液晶素子
１６３ａ 容量素子
１６３ｂ 容量素子
１６４ 容量素子
１６５ トランジスタ
１６６ トランジスタ
４００ａ 基板
４００ｂ 基板
４００ｃ 基板
４０１ａ 導電層
４０１ｂ 導電層
４０１ｃ 導電層
４０２ａ 絶縁層
４０２ｂ 絶縁層
４０２ｃ 絶縁層
４０３ａ 酸化物半導体層
４０３ｂ 酸化物半導体層
４０３ｃ 酸化物半導体層
４０５ａ 導電層
４０５ｂ 導電層
４０５ｃ 導電層
４０６ａ 導電層
４０６ｂ 導電層
４０６ｃ 導電層
４０７ａ 絶縁層
４０７ｂ 絶縁層
４０８ａ 導電層
４０８ｂ 導電層
４４７ 絶縁層
５００ 基板
５０１ａ 導電層
５０１ｂ 導電層
５０１ｃ 導電層
５０１ｄ 導電層
５０１ｅ 導電層
５０１ｆ 導電層
５０１ｇ 導電層
５０１ｈ 導電層
５０１ｉ 導電層
５０１ｊ 導電層
５０１ｋ 導電層
５０２ 絶縁層
５０３ａ 半導体層
５０３ｂ 半導体層
５０３ｃ 半導体層
５０３ｄ 半導体層
５０３ｅ 半導体層
５０３ｊ 半導体層
５０４ａ 導電層
５０４ｂ 導電層
５０４ｃ 導電層
５０４ｄ 導電層
５０４ｅ 導電層
５０４ｆ 導電層
５０４ｇ 導電層
５０４ｈ 導電層
５０４ｉ 導電層
５０４ｊ 導電層
５０４ｋ 導電層
５０４ｌ 導電層
５０４ｍ 導電層
５０４ｎ 導電層
５０５ 絶縁層
５０６ 半導体層
５０６ａ 半導体層
５０６ｂ 半導体層
５０７ａ 半導体層
５０７ｂ 半導体層
５０８ 半導体層
５０８ａ 半導体層
５０８ｂ 半導体層
５０９ 絶縁層
５１０ 導電層
５１０ａ 導電層
５１０ｂ 導電層
５１０ｃ 導電層
５１２ 基板
５１３ 遮光層
５１６ 絶縁層
５１７ 導電層
５１８ 液晶層
６００ 基板
６０２ 下地絶縁層
６０６ 酸化物半導体層
６０８ ゲート絶縁層
６１０ ゲート電極
６１４ 電極
６１６ 層間絶縁層
６１８ 配線
６２０ 保護膜
７０１ 下地絶縁層
７０２ 絶縁物
７０３ａ 半導体領域
７０３ｂ 半導体領域
７０３ｃ 半導体領域
７０４ ゲート絶縁層
７０５ ゲート電極
７０６ａ 側壁絶縁物
７０６ｂ 側壁絶縁物
７０７ 絶縁物
７０８ａ ソース電極
７０８ｂ ドレイン電極
７５０ 基板
７５２ 下地絶縁層
７５４ 保護絶縁層
７５６ 酸化物半導体層
７５６ａ 高抵抗領域
７５６ｂ 低抵抗領域
７５８ ゲート絶縁層
７６０ ゲート電極
７６２ 側壁絶縁物
７６４ 電極
７６６ 層間絶縁層
７６８ 配線
８０１ 測定系
８１１ トランジスタ
８１２ トランジスタ
８１３ 容量素子
８１４ トランジスタ
８１５ トランジスタ
９００ 基板
９０１ 導電層
９０２ 絶縁層
９０３ 酸化物半導体層
９０５ 導電層
９０６ 導電層
９０７ 絶縁層
９０８ 平坦化層
９０９ 導電層
９１０ 導電層
９２７ 絶縁層
１００１ａ 筐体
１００１ｂ 筐体
１００１ｃ 筐体
１００１ｄ 筐体
１００２ａ 表示部
１００２ｂ 表示部
１００２ｃ 表示部
１００２ｄ 表示部
１００３ａ 側面
１００３ｂ 側面
１００３ｃ 側面
１００３ｄ 側面
１００４ 筐体
１００５ 表示部
１００６ 軸部
１００７ 側面
１００８ 甲板部
【技術分野】
【０００１】
本発明の一態様は、入出力装置に関する。
【背景技術】
【０００２】
近年、情報を出力する機能を有し、且つ光の入射により情報を入力する機能を有する装置（入出力装置ともいう）の技術開発が進められている。
【０００３】
入出力装置としては、行列方向に配置された複数の表示回路及び複数の光検出回路（光センサともいう）を画素部に備え、光センサに入射する光の照度を検出することにより、画素部に重畳する被読み取り物の座標を検出する機能（座標検出機能ともいう）及び被読み取り物の画像データを生成する機能（読み取り機能）を有する入出力装置が挙げられる（例えば特許文献１）。特許文献１に示す入出力装置では、フォトダイオード、増幅トランジスタ、初期化（リセット）トランジスタ、及び選択トランジスタにより光検出回路が構成されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１８２０６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来の入出力装置では、光電変換素子であるフォトダイオード毎に増幅トランジスタ、初期化（光検出リセット）トランジスタ、及び選択トランジスタを設けるため、１つの光電変換素子に対するトランジスタの数が多いといった問題があった。トランジスタの数が多いと、例えば画素のサイズの縮小が難しく、また、トランジスタのリーク電流における影響も大きくなる。
【０００６】
本発明の一態様は、１つの光電変換素子に対するトランジスタの数を少なくすること及びトランジスタのリーク電流における影響を小さくすることの一つ又は複数を課題の一つとする。
【課題を解決するための手段】
【０００７】
本発明の一態様は、光電変換素子、電荷蓄積制御トランジスタ、及び増幅トランジスタを備える光検出回路を含み、少なくとも増幅トランジスタを複数の光電変換素子により共有させて光検出回路を構成するものである。これにより、画素部におけるトランジスタの数の低減を図る。
【０００８】
また、本発明の一態様は、光電変換素子、電荷蓄積制御トランジスタ、増幅トランジスタ、及び出力選択トランジスタを備える光検出回路を含み、少なくとも増幅トランジスタ及び出力選択トランジスタを複数の光電変換素子により共有させて光検出回路を構成するものである。これにより、画素部におけるトランジスタの数の低減を図る。
【０００９】
また、本発明の一態様は、光電変換素子、電荷蓄積制御トランジスタ、増幅トランジスタ、出力選択トランジスタ、及び光検出リセットトランジスタを備える光検出回路を含み、少なくとも増幅トランジスタ、出力選択トランジスタ、及び光検出リセットトランジスタを複数の光電変換素子により共有させて光検出回路を構成するものである。これにより、画素部におけるトランジスタの数の低減を図る。
【００１０】
また、本発明の一態様は、光電変換素子毎に、オフ電流の少ない電荷蓄積制御トランジスタを設け、光電変換素子に入射する光の照度に応じた量の電荷を一定期間保持するものである。これにより、トランジスタのリーク電流における影響の低減を図る。
【発明の効果】
【００１１】
本発明の一態様により、光電変換素子の数に対するトランジスタの数を少なくすることができるため、画素部におけるトランジスタの数を少なくすることができる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１における入出力装置を説明するための図。
【図２】実施の形態２における光検出回路の例を説明するための図。
【図３】実施の形態３における光検出回路の例を説明するための図。
【図４】実施の形態４における表示回路の例を説明するための図。
【図５】実施の形態５におけるトランジスタの例を説明するための図。
【図６】図５（Ａ）に示すトランジスタの作製方法例を説明するための断面模式図。
【図７】特性評価回路を説明するための図。
【図８】ＳＭＰ４、ＳＭＰ５、及びＳＭＰ６における測定に係る経過時間Ｔｉｍｅと、出力電圧Ｖｏｕｔ及び該測定によって算出されたリーク電流との関係を示す図。
【図９】測定により見積もられたノードＡの電圧とリーク電流の関係を示す図。
【図１０】測定により見積もられたノードＡの電圧とリーク電流の関係を示す図。
【図１１】測定により見積もられたノードＡの電圧とリーク電流の関係を示す図。
【図１２】測定により見積もられたノードＡの電圧とリーク電流の関係を示す図。
【図１３】実施の形態６の入出力装置におけるアクティブマトリクス基板の構造例を示す図。
【図１４】実施の形態６の入出力装置におけるアクティブマトリクス基板の構造例を示す図。
【図１５】実施の形態６における入出力装置の構造例を示す図。
【図１６】実施の形態６における入出力装置の構造例を示す図。
【図１７】実施の形態７における電子機器の構成例を示す模式図。
【図１８】本発明の一態様に係る酸化物材料の構造を説明する図。
【図１９】本発明の一態様に係る酸化物材料の構造を説明する図。
【図２０】本発明の一態様に係る酸化物材料の構造を説明する図。
【図２１】計算によって得られた移動度のゲート電圧依存性を説明する図である。
【図２２】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図である。
【図２３】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図である。
【図２４】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図である。
【図２５】計算に用いたトランジスタの断面構造を説明する図である。
【図２６】本発明の一態様であるトランジスタの上面図及び断面図。
【図２７】試料１乃至試料６に対応するトランジスタの構造を示す上面図及び断面図。
【図２８】試料３及び試料４であるトランジスタのＶｇ−Ｉｄ特性及び電界効果移動度を示す図。
【図２９】試料１であるトランジスタのＢＴ試験前後のＶｇ−Ｉｄ特性及び電界効果移動度を示す図。
【図３０】試料４であるトランジスタのＢＴ試験前後のＶｇ−Ｉｄ特性及び電界効果移動度を示す図。
【図３１】試料４であるトランジスタの測定温度によるＶｇ−Ｉｄ特性及び電界効果移動度を示す図。
【図３２】試料４であるトランジスタの閾値電圧及び電界効果移動度の温度特性を示す図。
【図３３】Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜のＸＲＤスペクトルを示す図。
【図３４】Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜を用いたトランジスタのオフ電流を示す図。
【発明を実施するための形態】
【００１３】
本発明を説明するための実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではないとする。
【００１４】
なお、各実施の形態の内容を互いに適宜組み合わせることができる。また、各実施の形態の内容を互いに置き換えることができる。
【００１５】
また、第１、第２などの序数を用いた用語は、構成要素の混同を避けるために付したものであり、各構成要素は、序数の数に限定されない。
【００１６】
（実施の形態１）
本実施の形態では、画像を表示することにより情報の出力が可能であり、且つ入射する光により情報の入力が可能な入出力装置の例について説明する。
【００１７】
本実施の形態における入出力装置の例について、図１を用いて説明する。図１は、本実施の形態における入出力装置の例を説明するための図である。
【００１８】
まず、本実施の形態における入出力装置の構成例について、図１（Ａ）を用いて説明する。図１（Ａ）は、本実施の形態における入出力装置の構成例を示す模式図である。
【００１９】
図１（Ａ）に示す入出力装置は、表示回路制御部１０１ａと、光検出回路制御部１０１ｂと、光源部１０１ｃと、画素部１０１ｄと、を含む。
【００２０】
表示回路制御部１０１ａは、表示駆動回路（ＤＩＳＰＤＲＶともいう）１１１と、表示データ信号出力回路（ＤＤＯＵＴともいう）１１２と、を含む。
【００２１】
光検出回路制御部１０１ｂは、光検出駆動回路（ＰＳＤＲＶともいう）１１３と、読み出し回路１１６と、を含む。
【００２２】
光源部１０１ｃは、ライトユニット（ＬＩＧＨＴともいう）１１４を含む。
【００２３】
画素部１０１ｄは、複数の表示回路（ＤＩＳＰともいう）１１５ｄと、複数の光検出回路（ＰＳともいう）１１５ｐと、を含む。なお、１個以上の表示回路１１５ｄにより１つの画素が構成される。また、画素に１個以上の光検出回路１１５ｐが含まれてもよい。また、複数の表示回路１１５ｄは、画素部１０１ｄにおいて、行列方向に配置される。また、複数の光検出回路１１５ｐは、画素部１０１ｄにおいて、行列方向に配置される。
【００２４】
表示駆動回路１１１は、パルス信号である複数の表示選択信号（信号ＤＳＥＬともいう）を出力する機能を有する。
【００２５】
表示駆動回路１１１は、例えばシフトレジスタを備える。表示駆動回路１１１は、シフトレジスタからパルス信号を出力させることにより、表示選択信号を出力することができる。
【００２６】
表示データ信号出力回路１１２には、画像信号が入力される。表示データ信号出力回路１１２は、入力された画像信号を元に電圧信号である表示データ信号（信号ＤＤともいう）を生成し、生成した表示データ信号を出力する機能を有する。
【００２７】
表示データ信号出力回路１１２は、例えばスイッチングトランジスタを備える。
【００２８】
なお、入出力装置において、トランジスタは、２つの端子と、印加される電圧により該２つの端子の間に流れる電流を制御する電流制御端子と、を有する。なお、トランジスタに限らず、素子において、互いの間に流れる電流が制御される端子を電流端子ともいい、２つの電流端子のそれぞれを第１の電流端子及び第２の電流端子ともいう。
【００２９】
また、入出力装置において、トランジスタとしては、例えば電界効果トランジスタを用いることができる。電界効果トランジスタの場合、第１の電流端子は、ソース及びドレインの一方であり、第２の電流端子は、ソース及びドレインの他方であり、電流制御端子は、ゲートである。
【００３０】
また、一般的に電圧とは、ある二点間における電位の差（電位差ともいう）のことをいう。しかし、電圧及び電位の値は、回路図などにおいていずれもボルト（Ｖ）で表されることがあるため、区別が困難である。そこで、本明細書では、特に指定する場合を除き、ある一点の電位と基準となる電位（基準電位ともいう）との電位差を、該一点の電圧として用いる場合がある。
【００３１】
表示データ信号出力回路１１２は、スイッチングトランジスタがオン状態のときに画像信号のデータを表示データ信号として出力することができる。スイッチングトランジスタは、電流制御端子にパルス信号である制御信号を入力することにより制御することができる。なお、表示回路１１５ｄの数が複数である場合には、複数のスイッチングトランジスタを選択的にオン状態又はオフ状態にすることにより、画像信号のデータを複数の表示データ信号として出力してもよい。
【００３２】
光検出駆動回路１１３は、パルス信号である光検出リセット信号（信号ＰＲＳＴともいう）、パルス信号である蓄積制御信号（信号ＴＸともいう）を出力する機能を有する。なお、必要に応じて光検出駆動回路１１３がパルス信号である出力選択信号（信号ＯＳＥＬともいう）を出力する機能を有する構成にしてもよい。
【００３３】
光検出駆動回路１１３は、例えばシフトレジスタを備える。このとき、光検出駆動回路１１３は、シフトレジスタからパルス信号を出力させることにより、光検出リセット信号及び蓄積制御信号、又は光検出リセット信号、蓄積制御信号、及び出力選択信号を出力することができる。
【００３４】
ライトユニット１１４は、光源を備える発光ユニットである。
【００３５】
光源としては、例えば冷陰極管又は発光ダイオードを用いることができる。発光ダイオードは、可視光領域（例えば光の波長が３６０ｎｍ乃至８３０ｎｍである領域）の波長を有する光を発する発光ダイオードである。発光ダイオードとしては、例えば白色発光ダイオードを用いることができる。なお、それぞれの色の発光ダイオードの数は、複数でもよい。また、発光ダイオードとして、例えば赤色発光ダイオード、緑色発光ダイオード、及び青色発光ダイオードを用いてもよい。赤色発光ダイオード、緑色発光ダイオード、及び青色発光ダイオードを用いることにより、例えば１つのフレーム期間中に表示選択信号に従って、赤色発光ダイオード、緑色発光ダイオード、及び青色発光ダイオードの一つ又は複数を順次切り替えて発光させることにより、フルカラーの画像を表示する駆動方式（フィールドシーケンシャル駆動方式）を用いることができ、且つフルカラーでの被読み取り物の読み取りを行うことができる。
【００３６】
なお、例えば発光ダイオードの点灯を制御する制御回路を設け、パルス信号であり、該制御回路に入力される制御信号に従って、発光ダイオードの点灯を制御することもできる。
【００３７】
表示回路１１５ｄは、ライトユニット１１４に重畳する。表示回路１１５ｄには、ライトユニット１１４から光が入射する。また、表示回路１１５ｄには、パルス信号である表示選択信号が入力され、且つ入力された表示選択信号に従って表示データ信号が入力される。表示回路１１５ｄは、入力された表示データ信号のデータに応じた表示状態になる機能を有する。
【００３８】
表示回路１１５ｄは、例えば表示選択トランジスタ及び表示素子を備える。
【００３９】
表示選択トランジスタは、表示素子に表示データ信号のデータを入力させるか否かを選択する機能を有する。
【００４０】
表示素子は、表示選択トランジスタに従って表示データ信号のデータが入力されることにより、表示データ信号のデータに応じた表示状態になる機能を有する。
【００４１】
表示素子としては、例えば液晶素子などを用いることができる。
【００４２】
また、液晶素子を備える入出力装置の表示方式としては、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モード、ＳＴＮ（Ｓｕｐｅｒ Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶ（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ Ｖｉｅｗ）モード、又はＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードなどを用いてもよい。
【００４３】
光検出回路１１５ｐは、ライトユニット１１４に重畳する。例えば画素部１０１ｄに被読み取り物がある場合、ライトユニット１１４から照射された光が被読み取り物により反射し、該反射した光が光検出回路１１５ｐに入射する。光検出回路１１５ｐには、光検出リセット信号及び電荷蓄積制御信号が入力される。また、赤色用、緑色用、及び青色用の光検出回路１１５ｐを設けることもできる。例えば、赤色、緑色、及び青色のカラーフィルタを設け、赤色、緑色、及び青色のカラーフィルタを介してそれぞれの色用の光検出回路１１５ｐにより光データを生成し、生成した複数の光データを合成して画像データを生成することにより、フルカラーの画像データを生成することもできる。
【００４４】
光検出回路１１５ｐは、Ｘ個（Ｘは２以上の自然数）の光電変換素子（ＰＣＥともいう）と、Ｘ個の電荷蓄積制御トランジスタ、及び増幅トランジスタを少なくとも備える。
【００４５】
Ｘ個の光電変換素子のそれぞれは、第１の電流端子及び第２の電流端子を有し、Ｘ個の光電変換素子の第１の電流端子のそれぞれには、単位電圧又はＸ個の光検出リセット信号のうち、互いに異なる光検出リセット信号が入力される。光電変換素子は、第１の光が入射することにより、入射した光の照度に応じて電流（光電流ともいう）が流れる機能を有する。なお、光電変換素子の第１の電流端子に単位電圧が入力される場合、光電変換素子の第１の電流端子に入力される単位電圧の値は適宜設定される。
【００４６】
Ｘ個の電荷蓄積制御トランジスタの第１の電流端子のそれぞれは、Ｘ個の光電変換素子のうち、互いに異なる光電変換素子の第２の電流端子に電気的に接続され、Ｘ個の電荷蓄積制御トランジスタの電流制御端子のそれぞれには、Ｘ個の電荷蓄積制御信号のうち、互いに異なる電荷蓄積制御信号が入力される。
【００４７】
増幅トランジスタの第１の電流端子及び第２の電流端子の一方には、単位電圧が入力され、増幅トランジスタの第１の電流端子及び第２の電流端子の他方を介して光データが光データ信号として出力され、増幅トランジスタの電流制御端子は、Ｘ個の電荷蓄積制御トランジスタの第２の電流端子のそれぞれに電気的に接続される。つまり、Ｘ個の電荷蓄積制御トランジスタにより１つの増幅トランジスタが共有して用いられる。なお、単位電圧の値は適宜設定される。
【００４８】
なお、光検出回路１１５ｐは、増幅トランジスタの第１の電流端子又は第２の電流端子を介して光データを光データ信号として出力する。
【００４９】
読み出し回路１１６は、光データを読み出す光検出回路１１５ｐを選択し、選択した光検出回路１１５ｐから光データを読み出す機能を有する。
【００５０】
読み出し回路１１６は、例えば選択回路を用いて構成される。例えば、選択回路は、スイッチングトランジスタを備え、該スイッチングトランジスタに従って光検出回路１１５ｐから光データ信号が入力されることにより光データを読み出すことができる。
【００５１】
さらに、光検出回路１１５ｐの構成例について、図１（Ｂ）を用いて説明する。図１（Ｂ）は、図１（Ａ）に示す入出力装置における光検出回路の構成例を示す回路図である。
【００５２】
図１（Ｂ）に示す光検出回路は、光電変換素子１３１＿１乃至光電変換素子１３１＿Ｚ（Ｚは３以上の自然数）のＺ個の光電変換素子と、トランジスタ１３２と、トランジスタ１３３と、トランジスタ１３４＿１乃至トランジスタ１３４＿ＺのＺ個のトランジスタ１３４と、を備える。
【００５３】
光電変換素子１３１＿Ｋ（Ｋは１乃至Ｚの自然数）の第１の電流端子には、光検出リセット信号ＰＲＳＴ＿Ｋが入力される。
【００５４】
光電変換素子１３１＿１乃至光電変換素子１３１＿Ｚのそれぞれとしては、例えばフォトダイオード又はフォトトランジスタなどを用いることができる。フォトダイオードの場合、フォトダイオードのアノード及びカソードの一方が光電変換素子の第１の電流端子に相当し、フォトダイオードのアノード及びカソードの他方が光電変換素子の第２の電流端子に相当する。また、フォトトランジスタの場合、フォトトランジスタのソース及びドレインの一方が光電変換素子の第１の電流端子に相当し、フォトトランジスタのソース及びドレインの他方が光電変換素子の第２の電流端子に相当する。
【００５５】
トランジスタ１３４＿Ｋのソース及びドレインの一方は、光電変換素子１３１＿Ｋの第２の電流端子に接続され、トランジスタ１３４＿Ｋのゲートには、電荷蓄積制御信号ＴＸ＿Ｋが入力される。なお、トランジスタ１３４＿Ｋのソース及びドレインの一方と光電変換素子１３１＿Ｋとの接続箇所をノードＮ１１＿Ｋともいう。
【００５６】
トランジスタ１３４＿１乃至トランジスタ１３４＿Ｚのそれぞれは、電荷蓄積制御トランジスタとしての機能を有する。
【００５７】
トランジスタ１３４＿１乃至トランジスタ１３４＿Ｚのそれぞれとしては、例えばチャネルが形成される酸化物半導体層を含むトランジスタを用いることができる。上記酸化物半導体層は、真性（Ｉ型ともいう）、又は実質的に真性である半導体層であり、キャリアの数が極めて少なく、キャリア濃度は、１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満である。
【００５８】
また、上記酸化物半導体層を含むトランジスタのオフ電流は、チャネル幅１μｍあたり１０ａＡ（１×１０−１７Ａ）以下、好ましくは１ａＡ（１×１０−１８Ａ）以下、さらには好ましくは１０ｚＡ（１×１０−２０Ａ）以下、さらに好ましくは１ｚＡ（１×１０−２１Ａ）以下、さらに好ましくは１００ｙＡ（１×１０−２２Ａ）以下である。
【００５９】
また、上記酸化物半導体層は、キャリア濃度が低いため、該酸化物半導体層を含むトランジスタは、温度が変化した場合であっても、オフ電流が低い。例えばトランジスタの温度が１５０℃であっても、オフ電流は、１００ｚＡ／μｍ以下である。
【００６０】
トランジスタ１３２のソース及びドレインの一方には、電圧Ｖ０が入力され、トランジスタ１３２のゲートは、トランジスタ１３４＿１乃至トランジスタ１３４＿Ｚのソース及びドレインの他方のそれぞれに接続される。なお、トランジスタ１３２のゲートと、トランジスタ１３４＿１乃至トランジスタ１３４＿Ｚのソース及びドレインの他方のそれぞれとの接続箇所をノードＮ１２ともいう。また、電圧Ｖ０の値は、適宜設定される。
【００６１】
トランジスタ１３２は、増幅トランジスタとしての機能を有する。
【００６２】
トランジスタ１３３のソース及びドレインの一方は、トランジスタ１３２のソース及びドレインの他方に接続され、トランジスタ１３３のゲートには、信号ＯＳＥＬが入力される。
【００６３】
なお、トランジスタ１３２及びトランジスタ１３３としては、例えばチャネルが形成され、元素周期表における第１４族の半導体（シリコンなど）を含有する半導体層又はチャネルが形成される酸化物半導体層を含むトランジスタを用いることができる。酸化物半導体層を含むトランジスタとしては、トランジスタ１３４＿１乃至トランジスタ１３４＿Ｚに適用可能な酸化物半導体層を用いたトランジスタを用いることができる。
【００６４】
また、トランジスタ１３４＿１乃至トランジスタ１３４＿Ｚ及びトランジスタ１３３としてチャネルが形成される酸化物半導体層を用い、トランジスタ１３２として、例えばチャネルが形成され、元素周期表における第１４族の半導体（シリコンなど）を含有する半導体層を用いることもできる。
【００６５】
次に、図１（Ｂ）に示す光検出回路の駆動方法例について、図１（Ｃ）を用いて説明する。図１（Ｃ）は、図１（Ｂ）に示す光検出回路の駆動方法例を説明するためのタイミングチャートであり、信号ＰＲＳＴ＿１乃至信号ＰＲＳＴ＿Ｚ、信号ＴＸ＿１乃至信号ＴＸ＿Ｚ、及び信号ＯＳＥＬのそれぞれの状態を示す。なお、ここでは、一例として光電変換素子１３１＿１乃至光電変換素子１３１＿Ｚのそれぞれがフォトダイオードであり、電圧Ｖ０の値が基準電位と同じ値である場合について説明する。
【００６６】
図１（Ｂ）に示す光検出回路の駆動方法例では、期間Ｔ１１において、信号ＰＲＳＴ＿１のパルス（ｐｌｓともいう）及び信号ＴＸ＿１のパルスが入力され、さらに、期間Ｔ１２において、信号ＰＲＳＴ＿２のパルス及び信号ＴＸ＿２のパルスが入力される。その後、期間毎に、異なる信号ＰＲＳＴ及び信号ＴＸのパルスが順次入力され、期間Ｔ１３において、信号ＰＲＳＴ＿Ｚのパルス及び信号ＴＸ＿Ｚのパルスが入力される。
【００６７】
信号ＰＲＳＴ＿Ｋ及び信号ＴＸ＿Ｋのパルスが入力されている間、光電変換素子１３１＿Ｋは、順方向に電流が流れる状態になり、且つトランジスタ１３４＿Ｋがオン状態になる。これにより、ノードＮ１１＿Ｋ及びノードＮ１２の電圧は、一定の値にリセットされる。よって、ノードＮ１１＿１乃至ノードＮ１１＿Ｚの電圧は、順次リセットされ、またノードＮ１２の電圧もリセットされる。
【００６８】
なお、期間Ｔ１１乃至期間Ｔ１３において、信号ＰＲＳＴ＿Ｋのパルス幅は、信号ＴＸ＿Ｋのパルス幅より長いことが好ましく、信号ＴＸ＿Ｋのパルスの入力が終わったときに信号ＰＲＳＴ＿Ｋのパルスがまだ入力されていることが好ましい。
【００６９】
さらに、期間Ｔ１１乃至期間Ｔ１３において、信号ＰＲＳＴ＿Ｋのパルスが入力された後、再度信号ＴＸ＿Ｋのパルスが入力されるまで、光電変換素子１３１＿Ｋは、第１の電流端子及び第２の電流端子の間に、順方向とは逆方向に電圧が印加された状態になる。このとき、光電変換素子１３１＿Ｋには、入射する光の照度に応じて電流が流れ、光電変換素子１３１＿Ｋに流れる電流に応じてノードＮ１１＿Ｋの電圧値が変化する。なお、期間Ｔ１１乃至期間Ｔ１３において、信号ＰＲＳＴ＿Ｋのパルスが入力された後、再度信号ＴＸ＿Ｋのパルスが入力されるまでの期間を蓄積期間ともいう。
【００７０】
さらに、期間Ｔ１４において、信号ＴＸ＿１のパルスが入力され、期間Ｔ１５において、信号ＯＳＥＬのパルスが入力される。さらに、期間Ｔ１６において、信号ＴＸ＿２のパルスが入力され、期間Ｔ１７において、信号ＯＳＥＬのパルスが入力される。その後、異なる信号ＰＲＳＴのパルスが順次入力され、信号ＰＲＳＴのパルスが入力された後の期間において、信号ＯＳＥＬのパルスが入力され、期間Ｔ１８において、信号ＴＸ＿Ｚのパルスが入力され、期間Ｔ１９において、信号ＯＳＥＬのパルスが入力される。
【００７１】
期間Ｔ１４乃至期間Ｔ１９において、信号ＴＸ＿Ｋのパルスが入力されている間、トランジスタ１３４＿Ｋがオン状態になり、ノードＮ１１＿Ｋの電圧及びノードＮ１２の電圧が変化する。このとき、ノードＮ１１＿Ｋの電圧及びノードＮ１２の電圧は、それぞれに付加する容量比に応じた値に変化する。ノードＮ１２の電圧が変化するとトランジスタ１３２のソース及びドレインの間のチャネル抵抗の値が変化する。
【００７２】
また、信号ＯＳＥＬのパルスが入力されている間、トランジスタ１３３がオン状態になり、トランジスタ１３２のソース及びドレイン、並びにトランジスタ１３３のソース及びドレインを介して電流が流れる。トランジスタ１３２のソース及びドレイン、並びにトランジスタ１３３のソース及びドレインを介して流れる電流は、ノードＮ１２の電圧、すなわちトランジスタ１３２のゲートの電圧の値に依存する。よって、トランジスタ１３２のソース及びドレイン、並びにトランジスタ１３３のソース及びドレインを介して流れる電流は、蓄積期間に光電変換素子１３１＿Ｋに入射する光の照度に応じた値となる。例えば、光電変換素子１３１＿Ｋに入射する光の照度が高いほど、光データの電圧を低くすることもできる。なお、これに限定されず、光の照度が高いほど、光データの電圧を高くすることもできる。図１（Ｂ）に示す光検出回路は、トランジスタ１３３のソース及びドレインの他方から光データを光データ信号として出力する。
【００７３】
なお、期間Ｔ１４乃至期間Ｔ１９において、信号ＯＳＥＬのパルスが入力された後、次の信号ＴＸ＿Ｍ（Ｍは２乃至Ｚの自然数）のパルスが入力される前に、信号ＴＸ＿Ｍ−１及び信号ＰＲＳＴ＿Ｍ−１のパルスを入力してノードＮ１２を再びリセット状態にしてもよい。このように、期間Ｔ１４乃至期間Ｔ１９において、信号ＯＳＥＬのパルスが入力された後、次の信号ＴＸ＿Ｍ（Ｍは２乃至Ｚの自然数）のパルスが入力される前に、信号ＴＸ＿Ｍ−１及び信号ＰＲＳＴ＿Ｍ−１のパルスを入力することにより、改めてリセット動作を行う必要がないため、読み取り（撮像ともいう）の周期を短くすることができる。以上が図１（Ｂ）に示す光検出回路の駆動方法例である。
【００７４】
次に、本実施の形態における入出力装置の駆動方法例として、図１（Ａ）に示す入出力装置の駆動方法例について説明する。
【００７５】
図１（Ａ）に示す入出力装置の駆動方法例では、表示選択信号のパルスに従って表示回路１１５ｄに表示データ信号が入力され、表示回路１１５ｄは、入力された表示データ信号のデータに応じた表示状態になり、画素部１０１ｄは、画像を表示する。
【００７６】
また、図１（Ａ）に示す入出力装置の駆動方法例では、図１（Ｃ）を用いて説明した光検出回路の駆動方法を用いて複数の光検出回路１１５ｐのそれぞれに入射する光の照度に応じた複数の光データを生成し、光データ信号として順次出力する。
【００７７】
さらに、読み出し回路１１６により複数の光検出回路１１５ｐから出力された光データを順次読み出す。読み出された光データは、例えば被読み取り物の座標検出又は画像データ生成など、所定の処理に用いられる。
【００７８】
なお、上記生成した光データから画像信号を生成し、該画像信号を用いて表示データ信号を生成してもよい。これにより、光データに応じて表示画像を変化させることもできる。
【００７９】
図１を用いて説明したように、本実施の形態における入出力装置の一例は、光検出回路において、１つの増幅トランジスタ及び１つの出力選択トランジスタを複数の電荷蓄積制御トランジスタ及び複数の光電変換素子により共有して用いる構成である。上記構成にすることにより、画素部におけるトランジスタの数を少なくすることができる。画素部におけるトランジスタの数を少なくすることにより、１つの画素のサイズの縮小又は光電変換素子のサイズの拡大を行うことができる。例えば光電変換素子のサイズが大きくなるほど入射する光の感度が向上する。
【００８０】
また、本実施の形態における入出力装置の一例は、少なくとも電荷蓄積制御トランジスタとして、オフ電流が少なく、チャネルが形成される酸化物半導体層を含むトランジスタを用いる構成である。上記構成にすることにより、電荷蓄積制御トランジスタのリーク電流による光データの変動を抑制することができるため、ＳＮ比を向上させることができる。また、従来では１つの増幅トランジスタのゲートに複数の電荷蓄積制御トランジスタのソース及びドレインの他方を接続させた場合、電荷蓄積制御トランジスタのリーク電流により増幅トランジスタのゲートの電圧の変動が大きかった。しかしながら、上記構成にすることにより、電荷蓄積制御トランジスタのリーク電流による光データの変動を抑制することができるため、１つの増幅トランジスタのゲートに複数の電荷蓄積制御トランジスタのソース及びドレインの他方を接続させた構成であっても増幅トランジスタのゲートの電圧の変動を抑制することができる。よって、１つの増幅トランジスタを複数の電荷蓄積制御トランジスタ及び光電変換素子により共有して用いる構成である場合、電荷蓄積制御トランジスタとして、オフ電流が少なく、チャネルが形成される酸化物半導体層を含むトランジスタを用いることが好適である。
【００８１】
（実施の形態２）
本実施の形態では、上記実施の形態の入出力装置における光検出回路の他の例について説明する。なお、本実施の形態における光検出回路の例において、上記実施の形態の入出力装置における光検出回路と同じ部分については、上記実施の形態の入出力装置における光検出回路の説明を適宜援用する。
【００８２】
本実施の形態における光検出回路の例について、図２を用いて説明する。図２は、本実施の形態における光検出回路を説明するための図である。
【００８３】
まず、本実施の形態における光検出回路の構成例について、図２（Ａ）を用いて説明する。図２（Ａ）は、本実施の形態における光検出回路の構成例を示す回路図である。
【００８４】
図２（Ａ）に示す光検出回路は、図１（Ｂ）に示す光検出回路と同様に光電変換素子１３１＿１乃至光電変換素子１３１＿ＺのＺ個の光電変換素子と、トランジスタ１３２と、トランジスタ１３３と、トランジスタ１３４＿１乃至トランジスタ１３４＿ＺのＺ個のトランジスタと、を備える。さらに、図２（Ａ）に示す光検出回路は、トランジスタ１３５を備える。
【００８５】
図２（Ａ）に示す光検出回路において、光電変換素子１３１＿Ｋの第１の電流端子には、電圧Ｖｂが入力される。
【００８６】
トランジスタ１３４＿Ｋのソース及びドレインの一方は、光電変換素子１３１＿Ｋの第２の電流端子に接続され、トランジスタ１３４＿Ｋのゲートには、電荷蓄積制御信号ＴＸ＿Ｋが入力される。
【００８７】
トランジスタ１３２のソース及びドレインの一方には、電圧Ｖ０が入力され、トランジスタ１３２のゲートは、トランジスタ１３４＿１乃至トランジスタ１３４＿Ｚのソース及びドレインの他方のそれぞれに接続される。
【００８８】
トランジスタ１３３のソース及びドレインの一方は、トランジスタ１３２のソース及びドレインの他方に接続され、トランジスタ１３３のゲートには、信号ＯＳＥＬが入力される。
【００８９】
トランジスタ１３５のソース及びドレインの一方には、電圧Ｖａが入力され、トランジスタ１３５のソース及びドレインの他方は、トランジスタ１３２のゲートに接続され、トランジスタ１３５のゲートには、光検出リセット信号ＰＲＳＴが入力される。
【００９０】
トランジスタ１３５は、トランジスタ１３２のゲート（ノードＮ１２）の電圧をリセットする光検出リセットトランジスタとしての機能を有する。
【００９１】
なお、電圧Ｖａ及び電圧Ｖｂの一方は、高電源電圧Ｖｄｄであり、電圧Ｖａ及び電圧Ｖｂの他方は、低電源電圧Ｖｓｓである。電圧Ｖａ及び電圧Ｖｂの値は、例えばトランジスタの極性などにより互いに入れ替わる場合がある。
【００９２】
次に、図２（Ａ）に示す光検出回路の駆動方法例について、図２（Ｂ）を用いて説明する。図２（Ｂ）は、図２（Ａ）に示す光検出回路の駆動方法例を説明するためのタイミングチャートであり、信号ＰＲＳＴ、信号ＴＸ＿１乃至信号ＴＸ＿Ｚ、及び信号ＯＳＥＬのそれぞれの状態を示す。なお、ここでは、一例として光電変換素子１３１＿１乃至光電変換素子１３１＿Ｚのそれぞれがフォトダイオードであり、電圧Ｖａが高電源電圧であり、電圧Ｖｂが低電源電圧であり、電圧Ｖ０の値が基準電位と同じ値である場合について説明する。
【００９３】
図２（Ａ）に示す光検出回路の駆動方法例では、期間Ｔ２１において、信号ＴＸ＿１のパルスが入力され、さらに、期間Ｔ２２において、信号ＴＸ＿２のパルスが入力される。その後、期間毎に、異なる信号ＴＸのパルスが順次入力され、期間Ｔ２３において、信号ＴＸ＿Ｚのパルスが入力される。また、信号ＰＲＳＴの１つのパルスが期間Ｔ２１乃至期間Ｔ２３にかけて入力される。
【００９４】
信号ＰＲＳＴ及び信号ＴＸ＿Ｋのパルスが入力されている間、トランジスタ１３５がオン状態になり、光電変換素子１３１＿Ｋは、順方向に電流が流れる状態になり、且つトランジスタ１３４＿Ｋがオン状態になる。これにより、ノードＮ１１＿Ｋ及びノードＮ１２の電圧は、一定の値にリセットされる。よって、ノードＮ１１＿１乃至ノードＮ１１＿Ｚの電圧は、順次リセットされる。
【００９５】
さらに、期間Ｔ２１乃至期間Ｔ２３において、信号ＴＸ＿Ｋのパルスが入力された後、再度信号ＴＸ＿Ｋのパルスが入力されるまで、光電変換素子１３１＿Ｋは、第１の電流端子及び第２の電流端子の間に、順方向とは逆方向に電圧が印加された状態になる。このとき、光電変換素子１３１＿Ｋには、入射する光の照度に応じて電流が流れ、光電変換素子１３１＿Ｋに流れる電流に応じてノードＮ１１＿Ｋの電圧値が変化する。なお、期間Ｔ２１乃至期間Ｔ２３において、信号ＴＸ＿Ｋのパルスが入力された後、再度信号ＴＸ＿Ｋのパルスが入力されるまでの期間を蓄積期間ともいう。
【００９６】
さらに、期間Ｔ２４において、信号ＰＲＳＴのパルスが入力され、期間Ｔ２５において、信号ＴＸ＿１のパルスが入力され、期間Ｔ２６において、信号ＯＳＥＬのパルスが入力される。さらに、期間Ｔ２７において、信号ＰＲＳＴのパルスが入力され、期間Ｔ２８において、信号ＴＸ＿２のパルスが入力され、期間Ｔ２９において、信号ＯＳＥＬのパルスが入力される。その後、信号ＰＲＳＴのパルスが複数回入力され、信号ＰＲＳＴのパルスが入力される毎にその後の期間において、異なる信号ＴＸのパルスが入力され、信号ＴＸのパルスが入力された後の期間において、信号ＯＳＥＬのパルスが入力され、期間Ｔ３０において、信号ＰＲＳＴのパルスが入力され、期間Ｔ３１において信号ＴＸ＿Ｚのパルスが入力され、期間Ｔ３２において、信号ＯＳＥＬのパルスが入力される。
【００９７】
期間Ｔ２４乃至期間Ｔ３２において、信号ＰＲＳＴのパルスが入力されている間、ノードＮ１２の電圧がリセットされる。
【００９８】
また、期間Ｔ２４乃至期間Ｔ３２において、信号ＴＸ＿Ｋのパルスが入力されている間、トランジスタ１３４＿Ｋがオン状態になり、ノードＮ１１＿Ｋの電圧及びノードＮ１２の電圧が変化する。このとき、ノードＮ１１＿Ｋの電圧及びノードＮ１２の電圧は、それぞれに付加する容量比に応じた値に変化する。ノードＮ１２の電圧が変化するとトランジスタ１３２のソース及びドレインの間のチャネル抵抗の値が変化する。
【００９９】
また、期間Ｔ２４乃至期間Ｔ３２において、信号ＯＳＥＬのパルスが入力されている間、トランジスタ１３３がオン状態になり、トランジスタ１３２のソース及びドレイン、並びにトランジスタ１３３のソース及びドレインを介して電流が流れる。トランジスタ１３２のソース及びドレイン、並びにトランジスタ１３３のソース及びドレインを介して流れる電流は、ノードＮ１２の電圧、すなわちトランジスタ１３２のゲートの電圧の値に依存する。よって、トランジスタ１３２のソース及びドレイン、並びにトランジスタ１３３のソース及びドレインを介して流れる電流は、蓄積期間に光電変換素子１３１＿Ｋに入射する光の照度に応じた値となる。例えば、光電変換素子１３１＿Ｋの入射する光の照度が高いほど、光データの電圧を低くすることもできる。なお、これに限定されず、光電変換素子１３１＿Ｋの入射する光の照度が高いほど、光データの電圧を高くすることもできる。図２（Ａ）に示す光検出回路は、トランジスタ１３３のソース及びドレインの他方から光データを光データ信号として出力する。
【０１００】
なお、期間Ｔ２４乃至期間Ｔ３２において、信号ＯＳＥＬのパルスが入力された後、次の信号ＴＸ＿Ｍ（Ｍは２乃至Ｚの自然数）のパルスが入力される前に、信号ＴＸ＿Ｍ−１及び信号ＰＲＳＴ＿Ｍ−１のパルスを入力してノードＮ１２を再びリセット状態にしてもよい。このように、期間Ｔ２４乃至期間Ｔ３２において、信号ＯＳＥＬのパルスが入力された後、次の信号ＴＸ＿Ｍ（Ｍは２乃至Ｚの自然数）のパルスが入力される前に、信号ＴＸ＿Ｍ−１及び信号ＰＲＳＴ＿Ｍ−１のパルスを入力することにより、改めてリセット動作を行う必要がないため、読み取り（撮像ともいう）の周期を短くすることができる。以上が図２（Ａ）に示す光検出回路の駆動方法例である。
【０１０１】
図２を用いて説明したように、本実施の形態における光検出回路の一例は、１つの増幅トランジスタ及び１つの出力選択トランジスタを複数の電荷蓄積制御トランジスタ及び複数の光電変換素子により共有して用いる構成である。上記構成にすることにより、画素部におけるトランジスタの数を少なくすることができる。画素部におけるトランジスタの数を少なくすることにより、１つの画素のサイズの縮小又は光電変換素子のサイズの拡大を行うことができる。例えば光電変換素子のサイズが大きくなるほど入射する光の感度が向上する。
【０１０２】
さらに、本実施の形態における光検出回路の一例は、増幅トランジスタのゲートの電圧をリセットさせるか否かを選択する光検出リセットトランジスタを備える構成である。上記構成にすることにより、光検出回路に入射する光の照度に応じた光データの精度を向上させることができる。
【０１０３】
（実施の形態３）
上記実施の形態の入出力装置における光検出回路の他の例について説明する。なお、本実施の形態における光検出回路の例において、上記実施の形態の入出力装置における光検出回路と同じ部分については、上記実施の形態の入出力装置における光検出回路の説明を適宜援用する。
【０１０４】
本実施の形態における光検出回路の例について、図３を用いて説明する。図３は、本実施の形態における光検出回路を説明するための図である。
【０１０５】
まず、本実施の形態における光検出回路の構成例について、図３（Ａ）を用いて説明する。図３（Ａ）は、本実施の形態における光検出回路の構成例を示す回路図である。
【０１０６】
図３（Ａ）に示す光検出回路は、図２（Ａ）に示す光検出回路と同様に光電変換素子１３１＿１乃至光電変換素子１３１＿ＺのＺ個の光電変換素子と、トランジスタ１３２と、トランジスタ１３４＿１乃至トランジスタ１３４＿ＺのＺ個のトランジスタと、トランジスタ１３５を備える。また、図３（Ａ）に示す光検出回路と図２（Ａ）に示す光検出回路を比較すると、図３（Ａ）に示す光検出回路には、トランジスタ１３３が設けられていない。
【０１０７】
図３（Ａ）に示す光検出回路において、光電変換素子１３１＿Ｋの第１の電流端子には、電圧Ｖｂが入力される。
【０１０８】
トランジスタ１３４＿Ｋのソース及びドレインの一方は、光電変換素子１３１＿Ｋの第２の電流端子に接続され、トランジスタ１３４＿Ｋのゲートには、電荷蓄積制御信号ＴＸ＿Ｋが入力される。
【０１０９】
トランジスタ１３２のソース及びドレインの一方には、電圧Ｖ０が入力され、トランジスタ１３２のゲートは、トランジスタ１３４＿１乃至トランジスタ１３４＿Ｚのソース及びドレインの他方のそれぞれに接続される。
【０１１０】
トランジスタ１３５のソース及びドレインの一方には、リセット電圧信号（信号ＶＲＳともいう）が入力され、トランジスタ１３５のソース及びドレインの他方は、トランジスタ１３２のゲートに接続され、トランジスタ１３５のゲートには、光検出リセット信号ＰＲＳＴが入力される。
【０１１１】
次に、図３（Ａ）に示す光検出回路の駆動方法例について、図３（Ｂ）を用いて説明する。図３（Ｂ）は、図３（Ａ）に示す光検出回路の駆動方法例を説明するためのタイミングチャートであり、信号ＰＲＳＴ、信号ＴＸ＿１乃至信号ＴＸ＿Ｚ、及び信号ＯＳＥＬのそれぞれの状態を示す。なお、ここでは、一例として光電変換素子１３１＿１乃至光電変換素子１３１＿Ｚのそれぞれがフォトダイオードであり、電圧Ｖａが高電源電圧であり、電圧Ｖｂが低電源電圧であり、電圧Ｖ０の値が基準電位と同じ場合について説明する。
【０１１２】
図３（Ａ）に示す光検出回路の駆動方法例では、期間Ｔ４１において、信号ＰＲＳＴのパルスが入力される。また、信号ＶＲＳの１つのパルスが期間Ｔ４１乃至期間Ｔ４５にかけて入力される。
【０１１３】
信号ＰＲＳＴ及び信号ＶＲＳのパルスが入力されている間、トランジスタ１３５がオン状態になり、ノードＮ１２の電圧は、一定の値にリセットされる。
【０１１４】
さらに、期間Ｔ４２において信号ＴＸ＿１のパルスが入力され、期間Ｔ４２において信号ＴＸ＿１のパルスが入力されている間に信号ＰＲＳＴのパルスが入力される。さらに、期間Ｔ４３において、信号ＴＸ＿２のパルスが入力され、期間Ｔ４３において信号ＴＸ＿２のパルスが入力されている間に信号ＰＲＳＴのパルスが入力される。その後、異なる信号ＴＸのパルスが順次入力され、信号ＴＸのパルスが入力されている間に信号ＰＲＳＴのパルスが入力され、期間Ｔ４４において、信号ＴＸ＿Ｚのパルスが入力され、期間Ｔ４４において信号ＴＸ＿Ｚのパルスが入力されている間に信号ＰＲＳＴのパルスが入力される。
【０１１５】
期間Ｔ４２乃至期間Ｔ４４において、信号ＰＲＳＴ＿Ｋのパルスが入力される前に信号ＴＸ＿Ｋのパルスが入力されている間、トランジスタ１３４＿Ｋがオン状態になり、ノードＮ１１＿Ｋの電圧及びノードＮ１２の電圧が変化する。このとき、ノードＮ１１＿Ｋの電圧及びノードＮ１２の電圧は、それぞれに付加する容量比に応じて変化する。ノードＮ１２の電圧が変化するとトランジスタ１３２のソース及びドレインの間のチャネル抵抗の値が変化する。
【０１１６】
さらに、トランジスタ１３２のソース及びドレインを介して電流が流れる。トランジスタ１３２のソース及びドレインを介して流れる電流は、ノードＮ１２の電圧、すなわちトランジスタ１３２のゲートの電圧の値に依存する。
【０１１７】
また、期間Ｔ４２乃至期間Ｔ４４において、信号ＴＸ＿Ｋ及び信号ＶＲＳのパルスが入力されている間、ノードＮ１２の電圧がリセットされ、電圧Ｖａと同等の値になる。
【０１１８】
さらに、期間Ｔ４２乃至期間Ｔ４４において、信号ＰＲＳＴ＿Ｋのパルスが入力された後、再度信号ＴＸ＿Ｋのパルスが入力されるまで（例えば次の読み取り期間における信号ＴＸ＿Ｋのパルスが入力されるまで）、光電変換素子１３１＿Ｋは、第１の電流端子及び第２の電流端子の間に、順方向とは逆方向に電圧が印加された状態になる。このとき、光電変換素子１３１＿Ｋには、入射する光の照度に応じて電流が流れ、光電変換素子１３１＿Ｋに流れる電流に応じてノードＮ１１＿Ｋの値が変化する。なお、期間Ｔ４２乃至期間Ｔ４４において、信号ＰＲＳＴ＿Ｋのパルスが入力された後、再度信号ＴＸ＿Ｋのパルスが入力されるまでの期間を蓄積期間ともいう。
【０１１９】
なお、トランジスタ１３２のソース及びドレインを介して流れる電流は、蓄積期間に光電変換素子１３１＿Ｋに入射する光の照度に応じた値となる。例えば、光電変換素子１３１＿Ｋの入射する光の照度が高いほど、光データの電圧を低くすることもできる。図３（Ａ）に示す光検出回路は、トランジスタ１３２のソース及びドレインの他方から光データを表す光データ信号を出力する。
【０１２０】
さらに、期間Ｔ４５において、信号ＶＲＳのパルスが入力された後に信号ＰＲＳＴのパルスが入力される。
【０１２１】
期間Ｔ４５において、信号ＰＲＳＴのパルスが入力されている間、トランジスタ１３５がオン状態になる。このとき、ノードＮ１２の電圧がリセットされ、ノードＮ１２の電圧は信号ＶＲＳの電圧と同等の値になり、トランジスタ１３２がオフ状態になる。以上が図３（Ａ）に示す光検出回路の駆動方法例である。
【０１２２】
図３を用いて説明したように、本実施の形態における光検出回路の一例は、１つの増幅トランジスタを複数の電荷蓄積制御トランジスタ及び複数の光電変換素子により共有して用いる構成である。上記構成にすることにより、画素部におけるトランジスタの数を少なくすることができる。画素部におけるトランジスタの数を少なくすることにより、１つの画素のサイズの縮小又は光電変換素子のサイズの拡大を行うことができる。例えば光電変換素子のサイズが大きくなるほど入射する光の感度が向上する。
【０１２３】
さらに、本実施の形態における光検出回路の一例は、増幅トランジスタのゲートの電圧をリセットさせるか否かを選択する光検出リセットトランジスタを備える構成である。上記構成にすることにより、光検出回路に入射する光の照度に応じた光データの精度を向上させることができる。
【０１２４】
図３を用いて説明したように、本実施の形態における光検出回路の一例は、光電変換素子、電荷蓄積制御トランジスタ、増幅トランジスタ、及び該増幅トランジスタのゲートの電圧をリセットさせるか否かを選択する光検出リセットトランジスタを備える構成である。上記構成にすることにより、光検出回路に入射する光の照度に応じた光データの生成精度を向上させつつ、出力選択トランジスタが無い分、トランジスタの数を低減することができる。
【０１２５】
（実施の形態４）
本実施の形態では、上記実施の形態の入出力装置における表示回路の例について説明する。
【０１２６】
本実施の形態における表示回路の例について、図４を用いて説明する。図４は、本実施の形態における表示回路の例を説明するための図である。
【０１２７】
まず、本実施の形態における表示回路の構成例について、図４（Ａ）及び図４（Ｂ）を用いて説明する。図４（Ａ）及び図４（Ｂ）は、本実施の形態における表示回路の構成例を示す図である。
【０１２８】
図４（Ａ）に示す表示回路は、トランジスタ１６１ａと、液晶素子１６２ａと、容量素子１６３ａと、を備える。
【０１２９】
なお、図４（Ａ）に示す表示回路において、トランジスタ１６１ａは、電界効果トランジスタである。
【０１３０】
また、入出力装置において、液晶素子は、第１の表示電極、第２の表示電極、及び液晶層により構成される。液晶層は、第１の表示電極及び第２の表示電極の間に印加される電圧に応じて光の透過率が変化する。
【０１３１】
また、入出力装置において、容量素子は、第１の容量電極、第２の容量電極、並びに第１の容量電極及び第２の容量電極に重畳する誘電体層を含む。容量素子は、第１の容量電極及び第２の容量電極の間に印加される電圧に応じて電荷が蓄積される。
【０１３２】
トランジスタ１６１ａのソース及びドレインの一方には、信号ＤＤが入力され、トランジスタ１６１ａのゲートには、信号ＤＳＥＬが入力される。
【０１３３】
液晶素子１６２ａの第１の表示電極は、トランジスタ１６１ａのソース及びドレインの他方に電気的に接続され、液晶素子１６２ａの第２の表示電極には、電圧Ｖｃが入力される。電圧Ｖｃの値は、適宜設定することができる。
【０１３４】
容量素子１６３ａの第１の容量電極は、トランジスタ１６１ａのソース及びドレインの他方に電気的に接続され、容量素子１６３ａの第２の容量電極には、電圧Ｖｃが入力される。
【０１３５】
図４（Ｂ）に示す表示回路は、トランジスタ１６１ｂと、液晶素子１６２ｂと、容量素子１６３ｂと、容量素子１６４と、トランジスタ１６５と、トランジスタ１６６と、を備える。
【０１３６】
なお、図４（Ｂ）に示す表示回路において、トランジスタ１６１ｂ、トランジスタ１６５、及びトランジスタ１６６は、電界効果トランジスタである。
【０１３７】
トランジスタ１６５のソース及びドレインの一方には、信号ＤＤが入力され、トランジスタ１６５のゲートには、パルス信号である書き込み選択信号（信号ＷＳＥＬともいう）が入力される。
【０１３８】
容量素子１６４の第１の容量電極は、トランジスタ１６５のソース及びドレインの他方に電気的に接続され、容量素子１６４の第２の容量電極には、電圧Ｖｃが入力される。
【０１３９】
トランジスタ１６１ｂのソース及びドレインの一方は、トランジスタ１６５のソース及びドレインの他方に電気的に接続され、トランジスタ１６１ｂのゲートには、信号ＤＳＥＬが入力される。
【０１４０】
液晶素子１６２ｂの第１の表示電極は、トランジスタ１６１ｂのソース及びドレインの他方に電気的に接続され、液晶素子１６２ｂの第２の表示電極には、電圧Ｖｃが入力される。
【０１４１】
容量素子１６３ｂの第１の容量電極は、トランジスタ１６１ｂのソース及びドレインの他方に電気的に接続され、容量素子１６３ｂの第２の容量電極には、電圧Ｖｃが入力される。電圧Ｖｃの値は、表示回路の仕様に応じて適宜設定される。
【０１４２】
トランジスタ１６６のソース及びドレインの一方には、基準となる電圧が入力され、トランジスタ１６６のソース及びドレインの他方は、トランジスタ１６１ｂのソース及びドレインの他方に電気的に接続され、トランジスタ１６６のゲートには、パルス信号である表示リセット信号（信号ＤＲＳＴともいう）が入力される。
【０１４３】
さらに、図４（Ａ）及び図４（Ｂ）に示す表示回路の各構成要素について説明する。
【０１４４】
トランジスタ１６１ａ及びトランジスタ１６１ｂは、表示選択トランジスタとしての機能を有する。
【０１４５】
液晶素子１６２ａ及び液晶素子１６２ｂにおける液晶層としては、第１の表示電極及び第２の表示電極に印加される電圧が０Ｖのときに光を透過する液晶層を用いることができ、例えば電気制御複屈折型液晶（ＥＣＢ型液晶ともいう）、二色性色素を添加した液晶（ＧＨ液晶ともいう）、高分子分散型液晶、又はディスコチック液晶を含む液晶層などを用いることができる。また、液晶層としては、ブルー相を示す液晶層を用いてもよい。ブルー相を示す液晶層は、例えばブルー相を示す液晶とカイラル剤とを含む液晶組成物により構成される。ブルー相を示す液晶は、応答速度が１ｍｓｅｃ以下と短く、光学的等方性であるため、配向処理が不要であり、視野角依存性が小さい。よって、ブルー相を示す液晶を用いることにより、動作速度を向上させることができる。
【０１４６】
容量素子１６３ａ及び容量素子１６３ｂは、トランジスタ１６１ａ又はトランジスタ１６１ｂに従って第１の容量電極及び第２の容量電極の間に信号ＤＤに応じた値の電圧が印加される保持容量としての機能を有する。容量素子１６３ａ及び容量素子１６３ｂを必ずしも設けなくてもよいが、容量素子１６３ａ及び容量素子１６３ｂを設けることにより、表示選択トランジスタのリーク電流に起因する液晶素子に印加された電圧の変動を抑制することができる。
【０１４７】
容量素子１６４は、トランジスタ１６５に従って第１の容量電極及び第２の容量電極の間に信号ＤＤに応じた値の電圧が印加される保持容量としての機能を有する。
【０１４８】
トランジスタ１６５は、容量素子１６４に信号ＤＤを入力させるか否かを選択する書き込み選択トランジスタとしての機能を有する。
【０１４９】
トランジスタ１６６は、液晶素子１６２ｂに印加される電圧をリセットさせるか否かを選択する表示リセット選択トランジスタとしての機能を有する。
【０１５０】
なお、トランジスタ１６１ａ、トランジスタ１６１ｂ、トランジスタ１６５、及びトランジスタ１６６としては、例えばチャネルが形成され、元素周期表における第１４族の半導体（シリコンなど）を含有する半導体層又は酸化物半導体層を含むトランジスタを用いることができる。
【０１５１】
次に、図４（Ａ）及び図４（Ｂ）に示す表示回路の駆動方法例について説明する。
【０１５２】
まず、図４（Ａ）に示す表示回路の駆動方法例について、図４（Ｃ）を用いて説明する。図４（Ｃ）は、図４（Ａ）に示す表示回路の駆動方法例を説明するためのタイミングチャートであり、信号ＤＤ及び信号ＤＳＥＬのそれぞれの状態を示す。
【０１５３】
図４（Ａ）に示す表示回路の駆動方法例では、信号ＤＳＥＬのパルスが入力されると、トランジスタ１６１ａがオン状態になる。
【０１５４】
トランジスタ１６１ａがオン状態になると、表示回路に信号ＤＤが入力され、液晶素子１６２ａの第１の表示電極及び容量素子１６３ａの第１の容量電極の電圧が信号ＤＤの電圧と同等の値になる。
【０１５５】
このとき、液晶素子１６２ａは、書き込み状態（状態ｗｔともいう）になり、信号ＤＤに応じた光の透過率になる。これにより、表示回路は、信号ＤＤのデータ（データＤ１乃至データＤＱ（Ｑは２以上の自然数）のそれぞれ）に応じた表示状態になる。
【０１５６】
その後、トランジスタ１６１ａがオフ状態になり、液晶素子１６２ａは、保持状態（状態ｈｌｄともいう）になり、第１の表示電極及び第２の表示電極の間に印加される電圧を、次に信号ＤＳＥＬのパルスが入力されるまで、初期値からの変動量が基準値より大きくならないように保持する。また、液晶素子１６２ａが保持状態のとき、上記実施の形態の入出力装置におけるライトユニットは、点灯状態になる。
【０１５７】
次に、図４（Ｂ）に示す表示回路の駆動方法例について、図４（Ｄ）を用いて説明する。図４（Ｄ）は、図４（Ｂ）に示す表示回路の駆動方法例を説明するためのタイミングチャートである。
【０１５８】
図４（Ｂ）に示す表示回路の駆動方法例では、信号ＤＲＳＴのパルスが入力されると、トランジスタ１６６がオン状態になり、液晶素子１６２ｂの第１の表示電極及び容量素子１６３ｂの第１の容量電極の電圧が基準となる電圧にリセットされる。
【０１５９】
また、信号ＷＳＥＬのパルスが入力されると、トランジスタ１６５がオン状態になり、信号ＤＤが表示回路に入力され、容量素子１６４の第１の容量電極が信号ＤＤの電圧と同等の値になる。
【０１６０】
その後、信号ＤＳＥＬのパルスが入力されると、トランジスタ１６１ｂがオン状態になり、液晶素子１６２ｂの第１の表示電極及び容量素子１６３ｂの第１の容量電極の電圧が容量素子１６４の第１の容量電極の電圧と同等の値になる。
【０１６１】
このとき、液晶素子１６２ｂは、書き込み状態になり、信号ＤＤに応じた光の透過率になる。これにより、表示回路は、信号ＤＤのデータ（データＤ１乃至データＤＱのそれぞれ）に応じた表示状態になる。
【０１６２】
その後、トランジスタ１６１ｂがオフ状態になり、液晶素子１６２ｂは、保持状態になり、第１の表示電極及び第２の表示電極の間に印加される電圧を、次に信号ＤＳＥＬのパルスが入力されるまで、初期値からの変動量が基準値より大きくならないように保持する。また、液晶素子１６２ｂが保持状態のとき、上記実施の形態の入出力装置におけるライトユニットは、点灯状態になる。
【０１６３】
図４（Ａ）及び図４（Ｂ）を用いて説明したように、本実施の形態における表示回路の一例は、表示選択トランジスタ及び液晶素子を備える構成である。上記構成にすることにより、表示回路を表示データ信号に応じた表示状態にすることができる。
【０１６４】
また、図４（Ｂ）を用いて説明したように、本実施の形態における表示回路の一例は、表示選択トランジスタ及び液晶素子に加え、書き込み選択トランジスタ及び容量素子を備える構成である。上記構成にすることにより、液晶素子をある表示データ信号のデータに応じた表示状態に設定している間に、容量素子に次の表示データ信号のデータを書き込むことができる。よって、表示回路の動作速度を向上させることができる。
【０１６５】
（実施の形態５）
本実施の形態では、上記実施の形態を用いて説明した入出力装置におけるトランジスタに適用可能なトランジスタについて説明する。
【０１６６】
上記実施の形態を用いて説明した入出力装置において、トランジスタとしては、例えばチャネルが形成され、元素周期表における第１４族の半導体（シリコンなど）を含有する半導体層又は酸化物半導体層を含むトランジスタを用いることができる。なお、チャネルが形成される層をチャネル形成層ともいう。
【０１６７】
なお、上記半導体層は、単結晶半導体層、多結晶半導体層、微結晶半導体層、又は非晶質半導体層でもよい。
【０１６８】
さらに、上記実施の形態を用いて説明した入出力装置において、トランジスタとして適用可能な酸化物半導体層を含むトランジスタとしては、例えば高純度化することにより、真性（Ｉ型ともいう）、又は実質的に真性にさせた酸化物半導体層を有するトランジスタを用いることができる。
【０１６９】
上記酸化物半導体層を含むトランジスタの構造例について、図５を用いて説明する。図５は、本実施の形態におけるトランジスタの構造例を示す断面模式図である。
【０１７０】
図５（Ａ）に示すトランジスタは、ボトムゲート構造のトランジスタの一つであり、逆スタガ型トランジスタともいう。
【０１７１】
図５（Ａ）に示すトランジスタは、導電層４０１ａと、絶縁層４０２ａと、酸化物半導体層４０３ａと、導電層４０５ａと、導電層４０６ａと、を含む。
【０１７２】
導電層４０１ａは、基板４００ａの上に設けられる。
【０１７３】
絶縁層４０２ａは、導電層４０１ａの上に設けられる。
【０１７４】
酸化物半導体層４０３ａは、絶縁層４０２ａを介して導電層４０１ａに重畳する。
【０１７５】
導電層４０５ａ及び導電層４０６ａのそれぞれは、酸化物半導体層４０３ａの一部の上に設けられる。
【０１７６】
さらに、図５（Ａ）において、トランジスタの酸化物半導体層４０３ａの上面の一部（上面に導電層４０５ａ及び導電層４０６ａが設けられていない部分）は、絶縁層４０７ａに接する。
【０１７７】
また、絶縁層４０７ａは、導電層４０５ａ、導電層４０６ａ、及び酸化物半導体層４０３ａが設けられていない箇所において絶縁層４０２ａに接する。
【０１７８】
図５（Ｂ）に示すトランジスタは、図５（Ａ）に示す構造に加え、導電層４０８ａを含む。
【０１７９】
導電層４０８ａは、絶縁層４０７ａを介して酸化物半導体層４０３ａに重畳する。
【０１８０】
図５（Ｃ）に示すトランジスタは、ボトムゲート構造のトランジスタの一つである。
【０１８１】
図５（Ｃ）に示すトランジスタは、導電層４０１ｂと、絶縁層４０２ｂと、酸化物半導体層４０３ｂと、導電層４０５ｂと、導電層４０６ｂと、を含む。
【０１８２】
導電層４０１ｂは、基板４００ｂの上に設けられる。
【０１８３】
絶縁層４０２ｂは、導電層４０１ｂの上に設けられる。
【０１８４】
導電層４０５ｂ及び導電層４０６ｂは、絶縁層４０２ｂの一部の上に設けられる。
【０１８５】
酸化物半導体層４０３ｂは、絶縁層４０２ｂを介して導電層４０１ｂに重畳する。
【０１８６】
さらに、図５（Ｃ）において、トランジスタにおける酸化物半導体層４０３ｂの上面及び側面は、絶縁層４０７ｂに接する。
【０１８７】
また、絶縁層４０７ｂは、導電層４０５ｂ、導電層４０６ｂ、及び酸化物半導体層４０３ｂが設けられていない箇所において絶縁層４０２ｂに接する。
【０１８８】
なお、図５（Ａ）及び図５（Ｃ）において、絶縁層の上に保護絶縁層を設けてもよい。
【０１８９】
図５（Ｄ）に示すトランジスタは、図５（Ｃ）に示す構造に加え、導電層４０８ｂを含む。
【０１９０】
導電層４０８ｂは、絶縁層４０７ｂを介して酸化物半導体層４０３ｂに重畳する。
【０１９１】
図５（Ｅ）に示すトランジスタは、トップゲート構造のトランジスタの一つである。
【０１９２】
図５（Ｅ）に示すトランジスタは、導電層４０１ｃと、絶縁層４０２ｃと、酸化物半導体層４０３ｃと、導電層４０５ｃ及び導電層４０６ｃと、を含む。
【０１９３】
酸化物半導体層４０３ｃは、絶縁層４４７を介して基板４００ｃの上に設けられる。
【０１９４】
導電層４０５ｃ及び導電層４０６ｃは、それぞれ酸化物半導体層４０３ｃの上に設けられる。
【０１９５】
絶縁層４０２ｃは、酸化物半導体層４０３ｃ、導電層４０５ｃ、及び導電層４０６ｃの上に設けられる。
【０１９６】
導電層４０１ｃは、絶縁層４０２ｃを介して酸化物半導体層４０３ｃに重畳する。
【０１９７】
さらに、図５（Ａ）乃至図５（Ｅ）に示す各構成要素について説明する。
【０１９８】
基板４００ａ乃至基板４００ｃとしては、例えば透光性を有する基板を用いることができ、透光性を有する基板としては、例えばガラス基板又はプラスチック基板を用いることができる。
【０１９９】
導電層４０１ａ乃至導電層４０１ｃのそれぞれは、トランジスタのゲートとしての機能を有する。なお、トランジスタのゲートとしての機能を有する導電層をゲート電極又はゲート配線ともいう。
【０２００】
導電層４０１ａ乃至導電層４０１ｃとしては、例えばモリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、若しくはスカンジウムなどの金属材料、又はこれらを主成分とする合金材料の層を用いることができる。また、導電層４０１ａ乃至導電層４０１ｃの形成に適用可能な材料の層の積層により、導電層４０１ａ乃至導電層４０１ｃを構成することもできる。
【０２０１】
絶縁層４０２ａ乃至絶縁層４０２ｃのそれぞれは、トランジスタのゲート絶縁層としての機能を有する。
【０２０２】
絶縁層４０２ａ乃至絶縁層４０２ｃとしては、例えば酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、又は酸化ハフニウム層を用いることができる。また、絶縁層４０２ａ乃至絶縁層４０２ｃに適用可能な材料の層の積層により絶縁層４０２ａ乃至絶縁層４０２ｃを構成することもできる。
【０２０３】
また、絶縁層４０２ａ乃至絶縁層４０２ｃとしては、例えば元素周期表における第１３族元素及び酸素元素を含む材料の絶縁層を用いることもできる。酸化物半導体層４０３ａ乃至酸化物半導体層４０３ｃが第１３族元素を含む場合に、酸化物半導体層４０３ａ乃至酸化物半導体層４０３ｃに接する絶縁層として第１３族元素を含む絶縁層を用いることにより、該絶縁層と酸化物半導体層との界面の状態を良好にすることができる。
【０２０４】
第１３族元素を含む材料としては、例えば酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどが挙げられる。なお、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多い物質のことをいい、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上の物質のことをいう。
【０２０５】
例えば、絶縁層４０２ａ乃至絶縁層４０２ｃとして、酸化ガリウムを含む絶縁層を用いることにより、絶縁層４０２ａ乃至絶縁層４０２ｃと、酸化物半導体層４０３ａ乃至酸化物半導体層４０３ｃとの界面における水素又は水素イオンの蓄積を低減することができる。
【０２０６】
また、例えば、絶縁層４０２ａ乃至絶縁層４０２ｃとして、酸化アルミニウムを含む絶縁層を用いることにより、絶縁層４０２ａ乃至絶縁層４０２ｃと、酸化物半導体層４０３ａ乃至酸化物半導体層４０３ｃとの界面における水素又は水素イオンの蓄積を低減することができる。また、酸化アルミニウムを含む絶縁層は、水が通りにくいため、酸化アルミニウムを含む絶縁層を用いることにより、該絶縁層を介して酸化物半導体層への水の侵入を抑制することができる。
【０２０７】
また、絶縁層４０２ａ乃至絶縁層４０２ｃとして、例えば、Ａｌ２Ｏｘ（ｘ＝３＋α、αは０より大きく１より小さい値）、Ｇａ２Ｏｘ（ｘ＝３＋α、αは０より大きく１より小さい値）、又はＧａｘＡｌ２−ｘＯ３＋α（ｘは０より大きく２より小さい値、αは０より大きく１より小さい値）で表記される材料を用いることもできる。また、絶縁層４０２ａ乃至絶縁層４０２ｃに適用可能な材料の層の積層により絶縁層４０２ａ乃至絶縁層４０２ｃを構成することもできる。例えば、複数のＧａ２Ｏｘで表記される酸化ガリウムを含む層の積層により絶縁層４０２ａ乃至絶縁層４０２ｃを構成してもよい。また、Ｇａ２Ｏｘで表記される酸化ガリウムを含む絶縁層及びＡｌ２Ｏｘで表記される酸化アルミニウムを含む絶縁層の積層により絶縁層４０２ａ乃至絶縁層４０２ｃを構成してもよい。
【０２０８】
絶縁層４４７は、基板４００ｃからの不純物元素の拡散を防止する下地層としての機能を有する。なお、絶縁層４４７を図５（Ａ）乃至図５（Ｄ）に示す構造のトランジスタに設けてもよい。
【０２０９】
絶縁層４４７としては、例えば絶縁層４０２ａ乃至絶縁層４０２ｃに適用可能な材料の層を用いることができる。また、絶縁層４０２ａ乃至絶縁層４０２ｃに適用可能な材料の層の積層により絶縁層４４７を構成してもよい。
【０２１０】
酸化物半導体層４０３ａ乃至酸化物半導体層４０３ｃのそれぞれは、トランジスタのチャネルが形成される層としての機能を有する。なお、トランジスタのチャネルが形成される層としての機能を有する層をチャネル形成層ともいう。酸化物半導体層４０３ａ乃至酸化物半導体層４０３ｃに適用可能な酸化物半導体としては、少なくともインジウム（Ｉｎ）又は亜鉛（Ｚｎ）を含む酸化物半導体を用いることが好ましい。また、ＩｎとＺｎを含む酸化物半導体を用いることが好ましい。また、酸化物半導体としては、例えばＳｎ系金属酸化物などを用いることもできる。また、上記酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、上記酸化物半導体にガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとして上記酸化物半導体にスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとして上記酸化物半導体にハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとして上記酸化物半導体にアルミニウム（Ａｌ）を有することが好ましい。
【０２１１】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種或いは複数種を上記酸化物半導体に有してもよい。
【０２１２】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。また、上記酸化物半導体として適用可能な金属酸化物は、酸化シリコンを含んでいてもよい。
【０２１３】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【０２１４】
Ｉｎ−Ｚｎ系金属酸化物を用いる場合、例えば、Ｉｎ：Ｚｎ＝５０：１乃至Ｉｎ：Ｚｎ＝１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１乃至Ｉｎ２Ｏ３：ＺｎＯ＝１：４）、好ましくはＩｎ：Ｚｎ＝２０：１乃至Ｉｎ：Ｚｎ＝１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１乃至Ｉｎ２Ｏ３：ＺｎＯ＝１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１乃至Ｉｎ：Ｚｎ＝１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２乃至Ｉｎ２Ｏ３：ＺｎＯ＝３：４）の組成比である酸化物ターゲットを用いてＩｎ−Ｚｎ系金属酸化物の半導体層を形成することができる。例えば、Ｉｎ−Ｚｎ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｐ：Ｕ：Ｒのとき、Ｒ＞１．５Ｐ＋Ｕとする。Ｉｎの量を多くすることにより、トランジスタの移動度（電界効果移動度ともいう）を向上させることができる。
【０２１５】
また、酸化物半導体としては、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍは０より大きい数）で表記される材料を用いることもできる。ＩｎＭＯ３（ＺｎＯ）ｍのＭは、Ｇａ、Ａｌ、Ｍｎ、及びＣｏから選ばれた一つ又は複数の金属元素を示す。
【０２１６】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）或いはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。或いは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）或いはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【０２１７】
しかし、これらに限られず、必要とする半導体特性（移動度、閾値電圧、その他の電気特性のばらつきなど）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度などを適切なものとすることが好ましい。
【０２１８】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を挙げることができる。
【０２１９】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成だけ近傍であるとは、ａ、ｂ、ｃが（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。
【０２２０】
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
【０２２１】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
【０２２２】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【０２２３】
なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張した値であり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
【０２２４】
【数１】
【０２２５】
なお、上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。なお、測定面とは、全測定データの示す面であり、三つのパラメータ（Ｘ，Ｙ，Ｚ）から成り立っており、Ｚ＝Ｆ（Ｘ，Ｙ）で表される。なお、Ｘの（及びＹ）の範囲は０乃至ＸＭＡＸ（及びＹＭＡＸ）であり、Ｚの範囲はＺＭＩＮ乃至ＺＭＡＸである。
【０２２６】
また、酸化物半導体としては、ｃ軸配向し、かつａｂ面、表面又は界面の方向から見て三角形状又は六角形状の原子配列を有し、ｃ軸においては金属原子が層状又は金属原子と酸素原子とが層状に配列しており、ａｂ面においてはａ軸又はｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶（ＣＡＡＣ：Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌともいう。）を含む酸化物を用いてもよい。次にＣＡＡＣについて説明する。
【０２２７】
ＣＡＡＣを含む酸化物とは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形又は正六角形の原子配列を有し、かつｃ軸方向に垂直な方向から見て、金属原子が層状、又は金属原子と酸素原子が層状に配列した相を含む酸化物をいう。
【０２２８】
ＣＡＡＣは、単結晶ではなく、全てが非晶質でもない。また、ＣＡＡＣは、結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
【０２２９】
ＣＡＡＣに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣが形成される基板面、ＣＡＡＣの表面などに垂直な方向）に揃っていてもよい。又は、ＣＡＡＣを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡＣの表面などに垂直な方向）を向いていてもよい。
【０２３０】
ＣＡＡＣは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。
【０２３１】
このようなＣＡＡＣの例として、膜状に形成され、膜表面又は支持する基板面に垂直な方向から観察すると三角形又は六角形の原子配列が認められ、かつその膜断面を観察すると金属原子又は金属原子及び酸素原子（又は窒素原子）の層状配列が認められる結晶を挙げることもできる。
【０２３２】
次に、ＣＡＡＣに含まれる結晶構造の一例について図１８乃至図２０を用いて詳細に説明する。なお、特に断りがない限り、図１８乃至図２０は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。
【０２３３】
図１８（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、金属原子に近接の酸素原子のみ示した構造を小グループという。図１８（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図１８（Ａ）の上半分及び下半分にはそれぞれ３個ずつ４配位のＯがある。図１８（Ａ）に示す小グループは電荷が０である。
【０２３４】
図１８（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図１８（Ｂ）の上半分及び下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図１８（Ｂ）に示す構造をとりうる。図１８（Ｂ）に示す小グループは電荷が０である。
【０２３５】
図１８（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図１８（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図１８（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図１８（Ｃ）に示す小グループは電荷が０である。
【０２３６】
図１８（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図１８（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図１８（Ｄ）に示す小グループは電荷が＋１となる。
【０２３７】
図１８（Ｅ）に、２個のＺｎを含む小グループを示す。図１８（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図１８（Ｅ）に示す小グループは電荷が−１となる。
【０２３８】
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）という。
【０２３９】
ここで、これらの小グループ同士が結合する規則について説明する。図１８（Ａ）に示す６配位のＩｎの上半分の３個のＯは下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｉｎを有する。５配位のＧａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。４配位のＺｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｚｎを有する。このように、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、６配位の金属原子（Ｉｎ又はＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（Ｇａ又はＩｎ）又は４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
【０２４０】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、この他にも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
【０２４１】
図１９（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。図１９（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１９（Ｃ）は、図１９（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０２４２】
図１９（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分及び下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図１９（Ａ）において、Ｉｎの上半分及び下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１９（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
【０２４３】
図１９（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分及び下半分にあるＳｎが、４配位のＯが１個ずつ上半分及び下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分及び下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分及び下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０２４４】
ここで、３配位のＯ及び４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位又は５配位）、Ｚｎ（４配位）、Ｓｎ（５配位又は６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１８（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０２４５】
具体的には、図１９（Ｂ）に示した大グループが繰り返されることにより、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０又は自然数）とする組成式で表すことができる。
【０２４６】
また、この他にも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系酸化物などを用いた場合も同様である。
【０２４７】
例えば、図２０（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。
【０２４８】
図２０（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分及び下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分及び下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分及び下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０２４９】
図２０（Ｂ）に３つの中グループで構成される大グループを示す。なお、図２０（Ｃ）は、図２０（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０２５０】
ここで、Ｉｎ（６配位又は５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、Ｚｎ及びＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
【０２５１】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図２０（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループもとりうる。
【０２５２】
以上がＣＡＡＣに含まれる結晶構造の一例の説明である。
【０２５３】
さらに、図５に示す導電層４０５ａ乃至導電層４０５ｃ及び導電層４０６ａ乃至導電層４０６ｃのそれぞれは、トランジスタのソース又はドレインとしての機能を有する。なお、トランジスタのソースとしての機能を有する導電層をソース電極又はソース配線ともいい、トランジスタのドレインとしての機能を有する導電層をドレイン電極又はドレイン配線ともいう。
【０２５４】
導電層４０５ａ乃至導電層４０５ｃ及び導電層４０６ａ乃至導電層４０６ｃとしては、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、若しくはタングステンなどの金属材料、又はこれらの金属材料を主成分とする合金材料の層を用いることができる。また、導電層４０５ａ乃至導電層４０５ｃ、及び導電層４０６ａ乃至導電層４０６ｃに適用可能な材料の層の積層により、導電層４０５ａ乃至導電層４０５ｃ、及び導電層４０６ａ乃至導電層４０６ｃを構成することもできる。
【０２５５】
また、導電層４０５ａ乃至導電層４０５ｃ及び導電層４０６ａ乃至導電層４０６ｃとしては、導電性の金属酸化物を含む層を用いることもできる。導電性の金属酸化物としては、例えば酸化インジウム、酸化スズ、酸化亜鉛、酸化インジウム酸化スズ合金、又は酸化インジウム酸化亜鉛合金を用いることができる。なお、導電層４０５ａ乃至導電層４０５ｃ及び導電層４０６ａ乃至導電層４０６ｃに適用可能な導電性の金属酸化物は、酸化シリコンを含んでいてもよい。
【０２５６】
絶縁層４０７ａ及び絶縁層４０７ｂとしては、絶縁層４０２ａ乃至絶縁層４０２ｃと同様に、例えば元素周期表における第１３族元素及び酸素元素を含む材料の絶縁層を用いることができる。また、絶縁層４０７ａ及び絶縁層４０７ｂとしては、例えば、Ａｌ２Ｏｘ、Ｇａ２Ｏｘ、又はＧａｘＡｌ２−ｘＯ３＋αで表記される材料を用いることもできる。
【０２５７】
例えば、絶縁層４０２ａ乃至絶縁層４０２ｃ並びに絶縁層４０７ａ及び絶縁層４０７ｂを、Ｇａ２Ｏｘで表記される酸化ガリウムを含む絶縁層により構成してもよい。また、絶縁層４０２ａ乃至絶縁層４０２ｃ、並びに絶縁層４０７ａ及び絶縁層４０７ｂの一方を、Ｇａ２Ｏｘで表記される酸化ガリウムを含む絶縁層により構成し、絶縁層４０２ａ乃至絶縁層４０２ｃ、並びに絶縁層４０７ａ及び絶縁層４０７ｂの他方を、Ａｌ２Ｏｘで表記される酸化アルミニウムを含む絶縁層により構成してもよい。
【０２５８】
導電層４０８ａ及び導電層４０８ｂのそれぞれは、トランジスタのゲートとしての機能を有する。なお、トランジスタが導電層４０８ａ及び導電層４０８ｂを有する構造である場合、導電層４０１ａ及び導電層４０８ａの一方、又は導電層４０１ｂ及び導電層４０８ｂの一方を、バックゲート、バックゲート電極、又はバックゲート配線ともいう。ゲートとしての機能を有する層を、チャネル形成層を介して複数設けることにより、トランジスタの閾値電圧を制御することができる。
【０２５９】
導電層４０８ａ及び導電層４０８ｂとしては、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、若しくはタングステンなどの金属材料、又はこれらの金属材料を主成分とする合金材料の層を用いることができる。また、導電層４０８ａ及び導電層４０８ｂに適用可能な材料の層の積層により導電層４０８ａ及び導電層４０８ｂのそれぞれを構成することもできる。
【０２６０】
また、導電層４０８ａ及び導電層４０８ｂとしては、導電性の金属酸化物を含む層を用いることもできる。導電性の金属酸化物としては、例えば酸化インジウム、酸化スズ、酸化亜鉛、酸化インジウム酸化スズ合金、又は酸化インジウム酸化亜鉛合金を用いることができる。なお、導電層４０８ａ及び導電層４０８ｂに適用可能な導電性の金属酸化物は、酸化シリコンを含んでいてもよい。
【０２６１】
なお、本実施の形態のトランジスタを、チャネル形成層としての機能を有する酸化物半導体層の一部の上に絶縁層を含み、該絶縁層を介して酸化物半導体層に重畳するように、ソース又はドレインとしての機能を有する導電層を含む構造としてもよい。上記構造である場合、絶縁層は、トランジスタのチャネル形成層を保護する層（チャネル保護層ともいう）としての機能を有する。チャネル保護層としての機能を有する絶縁層としては、例えば絶縁層４０２ａ乃至絶縁層４０２ｃに適用可能な材料の層を用いることができる。また、絶縁層４０２ａ乃至絶縁層４０２ｃに適用可能な材料の層の積層によりチャネル保護層としての機能を有する絶縁層を構成してもよい。
【０２６２】
なお、図５（Ａ）乃至図５（Ｅ）に示すように、本実施の形態のトランジスタを、必ずしも酸化物半導体層の全てがゲート電極としての機能を有する導電層に重畳する構造にしなくてもよいが、酸化物半導体層の全てがゲート電極としての機能を有する導電層に重畳する構造にすることにより、酸化物半導体層への光の入射を抑制することができる。
【０２６３】
なお、酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、様々な理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
【０２６４】
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界など）が存在すると仮定すると以下の式で表現できる。
【０２６５】
【数２】
【０２６６】
ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルにおいて、Ｅは以下の式で表される。
【０２６７】
【数３】
【０２６８】
ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。また、線形領域におけるドレイン電流Ｉｄは、以下の式で表される。
【０２６９】
【数４】
【０２７０】
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。また、Ｖｄはドレイン電圧である。
上式の両辺をＶｇで割り、さらに両辺の対数をとると、以下の式のようになる。
【０２７１】
【数５】
【０２７２】
数５の右辺（一番右の部分）はＶｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
【０２７３】
このようにして求めた欠陥密度などをもとに数２及び数３よりμ０＝１２０ｃｍ２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は４０ｃｍ２／Ｖｓ程度である。しかし、半導体内部及び半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
【０２７４】
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁層との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、チャネルとゲート絶縁層との界面からｘだけ離れた場所における移動度μ１は、次の式で表される。
【０２７５】
【数６】
【０２７６】
ここで、Ｄはゲート方向の電界、Ｂ、ｌは定数である。Ｂ及びｌは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、ｌ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と数６の第２項が増加するため、移動度μ１は低下することがわかる。
【０２７７】
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ２を計算した結果を図２１に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。
【０２７８】
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。また、ゲート絶縁層の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長及びチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。
【０２７９】
図２１に示すように、ゲート電圧１Ｖで移動度１００ｃｍ２／Ｖｓ以上であるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｆｌａｔｎｅｓｓ）が望ましい。
【０２８０】
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図２２乃至図２４に示す。なお、計算に用いたトランジスタの断面構造を図２５に示す。図２５に示すトランジスタは、酸化物半導体層にｎ＋の導電型を呈する半導体領域７０３ａ及び半導体領域７０３ｃを有する。半導体領域７０３ａ及び半導体領域７０３ｃの抵抗率は２×１０−３Ωｃｍとする。
【０２８１】
図２５（Ａ）に示すトランジスタは、下地絶縁層７０１と、下地絶縁層７０１に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物７０２の上に形成される。トランジスタは半導体領域７０３ａ、半導体領域７０３ｃと、それらに挟まれ、チャネル形成領域となる真性の半導体領域７０３ｂと、ゲート電極７０５を有する。ゲート電極７０５の幅を３３ｎｍとする。
【０２８２】
ゲート電極７０５と半導体領域７０３ｂの間には、ゲート絶縁層７０４を有し、また、ゲート電極７０５の両側面には側壁絶縁物７０６ａ及び側壁絶縁物７０６ｂ、ゲート電極７０５の上部には、ゲート電極７０５と他の配線との短絡を防止するための絶縁物７０７を有する。側壁絶縁物の幅は５ｎｍとする。また、半導体領域７０３ａ及び半導体領域７０３ｃに接して、ソース電極７０８ａ及びドレイン電極７０８ｂを有する。なお、図２５（Ａ）に示すトランジスタのチャネル幅を４０ｎｍとする。
【０２８３】
図２５（Ｂ）に示すトランジスタは、下地絶縁層７０１と、酸化アルミニウムよりなる埋め込み絶縁物７０２の上に形成され、半導体領域７０３ａ、半導体領域７０３ｃと、それらに挟まれた真性の半導体領域７０３ｂと、幅３３ｎｍのゲート電極７０５と、ゲート絶縁層７０４と、側壁絶縁物７０６ａ及び側壁絶縁物７０６ｂと、絶縁物７０７と、ソース電極７０８ａ及びドレイン電極７０８ｂと、を含む点で図２５（Ａ）に示すトランジスタと同じである。
【０２８４】
図２５（Ａ）に示すトランジスタと図２５（Ｂ）に示すトランジスタの相違点は、側壁絶縁物７０６ａ及び側壁絶縁物７０６ｂの下の半導体領域の導電型である。図２５（Ａ）に示すトランジスタでは、側壁絶縁物７０６ａ及び側壁絶縁物７０６ｂの下の半導体領域はｎ＋の導電型を呈する半導体領域７０３ａ及び半導体領域７０３ｃであるが、図２５（Ｂ）に示すトランジスタでは、真性の半導体領域７０３ｂである。すなわち、図２５（Ｂ）に示す半導体層において、半導体領域７０３ａ（半導体領域７０３ｃ）とゲート電極７０５がＬｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物７０６ａ（側壁絶縁物７０６ｂ）の幅と同じである。
【０２８５】
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。図２２は、図２５（Ａ）に示す構造のトランジスタのドレイン電流（Ｉｄ、実線）及び移動度（μ、点線）のゲート電圧（Ｖｇ）依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０２８６】
図２２（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたときの図であり、図２２（Ｂ）はゲート絶縁層の厚さを１０ｎｍとしたときの図であり、図２２（Ｃ）はゲート絶縁層の厚さを５ｎｍとしたときの図である。ゲート絶縁層が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。ゲート電圧１Ｖ前後で、ドレイン電流は１０μＡを超えることが示された。
【０２８７】
図２３は、図２５（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎｍとしたときのドレイン電流Ｉｄ（実線）及び移動度μ（点線）のゲート電圧Ｖｇ依存性を示す図である。なお、ドレイン電圧を＋１Ｖとしてドレイン電流Ｉｄを計算し、ドレイン電圧を＋０．１Ｖとして移動度μを計算した。図２３（Ａ）は、ゲート絶縁層の厚さを１５ｎｍとしたときの図であり、図２３（Ｂ）は、ゲート絶縁層の厚さを１０ｎｍとしたときの図であり、図２３（Ｃ）は、ゲート絶縁層の厚さを５ｎｍとしたときの図である。
【０２８８】
また、図２４は、図２５（Ｂ）に示す構造のトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたときのドレイン電流Ｉｄ（実線）及び移動度μ（点線）のゲート電圧依存性を示す図である。なお、ドレイン電圧を＋１Ｖとしてドレイン電流Ｉｄを計算し、ドレイン電圧を＋０．１Ｖとして移動度μを計算した。図２４（Ａ）は、ゲート絶縁層の厚さを１５ｎｍとしたときの図であり、図２４（Ｂ）は、ゲート絶縁層の厚さを１０ｎｍとしたときの図であり、図２４（Ｃ）は、ゲート絶縁層の厚さを５ｎｍとしたときの図である。
【０２８９】
いずれもゲート絶縁層が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。
【０２９０】
なお、移動度μのピークは、図２２では８０ｃｍ２／Ｖｓ程度であるが、図２３では６０ｃｍ２／Ｖｓ程度、図２４では４０ｃｍ２／Ｖｓ程度と、オフセット長Ｌｏｆｆが増加するほど移動度μは低下する。また、オフ電流も同様に低下する傾向がある。一方、オン電流はオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流は１０μＡを超えることが示された。
【０２９１】
また、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタでは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体層を形成した後に熱処理を行うことにより良好な特性を得ることができる。なお、主成分とは組成比で５ａｔｏｍｉｃ％以上含まれる元素をいう。
【０２９２】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体層の成膜後に基板を意図的に加熱することにより、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタの閾値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
【０２９３】
例えば、図２８は、Ｉｎ、Ｓｎ、Ｚｎを主成分とし、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍである酸化物半導体層と、厚さ１００ｎｍのゲート絶縁層を用いたトランジスタの特性を示す図である。なお、ここではＶｄを１０Ｖとした。
【０２９４】
図２８（Ａ）は、基板を意図的に加熱せずにスパッタリング法でＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体層を形成したときのトランジスタ特性を示す図である。このとき、電界効果移動度は、１８．８ｃｍ２／Ｖｓｅｃである。一方、基板を意図的に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体層を形成すると電界効果移動度を向上させることが可能となる。図２８（Ｂ）は、基板を２００℃に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体層を形成したときのトランジスタ特性を示す図である。このとき、電界効果移動度は、３２．２ｃｍ２／Ｖｓｅｃである。
【０２９５】
電界効果移動度は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体層を形成した後に熱処理をすることによって、さらに高めることができる。図２８（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体層を２００℃でスパッタリング成膜した後、６５０℃で熱処理をしたときのトランジスタ特性を示す図である。このとき、電界効果移動度は、３４．５ｃｍ２／Ｖｓｅｃである。
【０２９６】
基板を意図的に加熱することによりスパッタリング成膜中の水分が酸化物半導体層中に取り込まれるのを低減することができる。また、成膜後に熱処理をすることによっても、酸化物半導体層から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することにより結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には１００ｃｍ２／Ｖｓｅｃを超える電界効果移動度を実現することも可能になると推定される。
【０２９７】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させてもよい。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
【０２９８】
基板を意図的に加熱して成膜すること及び／又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体層をチャネル形成領域としたトランジスタは、閾値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体層を用いた場合、この閾値電圧のマイナスシフト化は解消される。つまり、閾値電圧はトランジスタがノーマリ・オフとなる方向に動き。このような傾向は図２８（Ａ）と図２８（Ｂ）の対比からも確認することができる。
【０２９９】
なお、Ｉｎ、Ｓｎ及びＺｎの比率を変えることによっても閾値電圧を制御することが可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることにより、トランジスタをノーマリ・オフ化しやすくすることができる。また、ターゲットの組成比をＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることにより結晶性の高い酸化物半導体層を得ることができる。
【０３００】
意図的な基板加熱温度若しくは熱処理温度は、１５０℃以上、好ましくは２００℃以上、より好ましくは４００℃以上であり、より高温で成膜し或いは熱処理することによりトランジスタのノーマリ・オフ化を図ることが可能となる。
【０３０１】
また、意図的に基板を加熱した成膜及び／又は成膜後に熱処理をすることにより、ゲートバイアス・ストレスに対する安定性を高めることができる。例えば、２ＭＶ／ｃｍ、１５０℃、１時間印加の条件において、しきい値電圧のドリフトがそれぞれ±１．５Ｖ未満、好ましくは１．０Ｖ未満を得ることができる。
【０３０２】
実際に、酸化物半導体層成膜後に加熱処理を行っていない試料１と、６５０℃の加熱処理を行った試料２のトランジスタに対してＢＴ試験を行った。
【０３０３】
まず基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄ（ドレインとソースの間の電圧）を０．１Ｖとした。次に、ゲート絶縁層６０８に印加される電界強度が２ＭＶ／ｃｍとなるようにＶｇ（ゲートとソースの間の電圧）に２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行った。これをプラスＢＴ試験という。
【０３０４】
同様に、まず基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。次に、ゲート絶縁層６０８に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶｇに−２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行った。これをマイナスＢＴ試験という。
【０３０５】
試料１のプラスＢＴ試験の結果を図２９（Ａ）に、マイナスＢＴ試験の結果を図２９（Ｂ）に示す。また、試料２のプラスＢＴ試験の結果を図３０（Ａ）に、マイナスＢＴ試験の結果を図３０（Ｂ）に示す。
【０３０６】
試料１のプラスＢＴ試験及びマイナスＢＴ試験による閾値電圧の変動は、それぞれ１．８０Ｖ及び−０．４２Ｖであった。また、試料２のプラスＢＴ試験及びマイナスＢＴ試験による閾値電圧の変動は、それぞれ０．７９Ｖ及び０．７６Ｖであった。
試料１及び試料２のいずれも、ＢＴ試験前後における閾値電圧の変動が小さく、信頼性が高いことがわかる。
【０３０７】
熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、又は減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行ってもよい。最初に脱水化・脱水素化を行ってから酸素を酸化物半導体に加えることにより、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体層に注入する方法を適用してもよい。
【０３０８】
酸化物半導体中及び該酸化物半導体に積層される膜との界面には、酸素欠損による欠陥が生成されやすいが、係る熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は１×１０１６／ｃｍ３以上２×１０２０／ｃｍ３以下とすれば、結晶に歪みなどを与えることなく酸化物半導体中に含ませることができる。
【０３０９】
また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることにより、安定な酸化物半導体層を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体層は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）でハローパタンが観測される。この成膜された酸化物半導体層を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことにより、Ｘ線回折により明確な回折ピークを観測することができる。
【０３１０】
実際に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜のＸＲＤ分析を行った。ＸＲＤ分析には、Ｂｒｕｋｅｒ ＡＸＳ社製Ｘ線回折装置Ｄ８ ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法で測定した。
【０３１１】
ＸＲＤ分析を行った試料として、試料Ａ及び試料Ｂを用意した。以下に試料Ａ及び試料Ｂの作製方法を説明する。
【０３１２】
まず、脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１００ｎｍの厚さで成膜した。
【０３１３】
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（ＤＣ）として成膜した。ターゲットは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とした。このようにして作製した試料を試料Ａとした。
【０３１４】
次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。加熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとした。
【０３１５】
図３３に試料Ａ及び試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピークが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍及び３７ｄｅｇ〜３８ｄｅｇに結晶由来のピークが観測された。
【０３１６】
このように、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は成膜時に基板を意図的に加熱すること及び／又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。
【０３１７】
この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することにより高純度化を図ることができ、それによってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅１μｍあたりの電流値を示す。
【０３１８】
具体的には、図３４に示すように、基板温度が１２５℃の場合には１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下、８５℃の場合には１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下、室温（２７℃）の場合には１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下にすることができる。好ましくは、１２５℃において１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下に、８５℃において１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下に、室温において０．１ｚＡ／μｍ（１×１０−２２Ａ／μｍ）以下にすることができる。
【０３１９】
もっとも、酸化物半導体層の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−７０℃以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は熱処理によって膜中の水分を除去することができるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
【０３２０】
また、酸化物半導体層成膜後に６５０℃の加熱処理を行った試料を用いたトランジスタにおいて、基板温度と電気的特性の関係について評価した。
【０３２１】
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖが片側３μｍ（合計６μｍ）、ｄＷが０μｍである。なお、Ｖｄは１０Ｖとした。なお、基板温度は−４０℃、−２５℃、２５℃、７５℃、１２５℃及び１５０℃で行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をＬｏｖと呼び、酸化物半導体層に対する一対の電極のはみ出しをｄＷという。
【０３２２】
図３１に、Ｉｄ（実線）及び電界効果移動度（点線）のＶｇ依存性を示す。また、図３２（Ａ）に基板温度と閾値電圧の関係を、図３２（Ｂ）に基板温度と電界効果移動度の関係を示す。
【０３２３】
図３２（Ａ）より、基板温度が高いほど閾値電圧は低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で０．３８Ｖ〜−１．０８Ｖであった。
【０３２４】
また、図３２（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で３７．４ｃｍ２／Ｖｓ〜３３．４ｃｍ２／Ｖｓであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
【０３２５】
上記のようなＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃｍ２／Ｖｓｅｃ以上、好ましくは４０ｃｍ２／Ｖｓｅｃ以上、より好ましくは６０ｃｍ２／Ｖｓｅｃ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖのとき１２μＡ以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、Ｓｉ半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。
【０３２６】
次に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体層に用いたトランジスタの一例について、図２６などを用いて説明する。
【０３２７】
図２６は、コプラナー型であるトップゲート・トップコンタクト構造のトランジスタの上面図及び断面図である。図２６（Ａ）にトランジスタの上面図を示す。また、図２６（Ｂ）に図２６（Ａ）の一点鎖線Ａ−Ｂに対応する断面Ａ−Ｂを示す。
【０３２８】
図２６（Ｂ）に示すトランジスタは、基板７５０と、基板７５０上に設けられた下地絶縁層７５２と、下地絶縁層７５２の周辺に設けられた保護絶縁層７５４と、下地絶縁層７５２及び保護絶縁層７５４上に設けられた高抵抗領域７５６ａ及び低抵抗領域７５６ｂを有する酸化物半導体層７５６と、酸化物半導体層７５６上に設けられたゲート絶縁層７５８と、ゲート絶縁層７５８を介して酸化物半導体層７５６と重畳して設けられたゲート電極７６０と、ゲート電極７６０の側面と接して設けられた側壁絶縁物７６２と、少なくとも低抵抗領域７５６ｂと接して設けられた一対の電極７６４と、少なくとも酸化物半導体層７５６、ゲート電極７６０及び一対の電極７６４を覆って設けられた層間絶縁層７６６と、層間絶縁層７６６に設けられた開口部を介して少なくとも一対の電極７６４の一方と接続して設けられた配線７６８と、を有する。
【０３２９】
なお、図示しないが、層間絶縁層７６６及び配線７６８を覆って設けられた保護膜を有していても構わない。該保護膜を設けることにより、層間絶縁層７６６の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。
【０３３０】
次に、上記とは異なるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体層に用いたトランジスタの他の一例について示す。
【０３３１】
図２７は、本実施の形態で作製したトランジスタの構造を示す上面図及び断面図である。図２７（Ａ）はトランジスタの上面図である。また、図２７（Ｂ）は図２７（Ａ）の一点鎖線Ａ−Ｂに対応する断面図である。
【０３３２】
図２７（Ｂ）に示すトランジスタは、基板６００と、基板６００上に設けられた下地絶縁層６０２と、下地絶縁層６０２上に設けられた酸化物半導体層６０６と、酸化物半導体層６０６と接する一対の電極６１４と、酸化物半導体層６０６及び一対の電極６１４上に設けられたゲート絶縁層６０８と、ゲート絶縁層６０８を介して酸化物半導体層６０６と重畳して設けられたゲート電極６１０と、ゲート絶縁層６０８及びゲート電極６１０を覆って設けられた層間絶縁層６１６と、層間絶縁層６１６に設けられた開口部を介して一対の電極６１４と接続する配線６１８と、層間絶縁層６１６及び配線６１８を覆って設けられた保護膜６２０と、を有する。
【０３３３】
基板６００としてはガラス基板を、下地絶縁層６０２としては酸化シリコン膜を、酸化物半導体層６０６としてはＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を、一対の電極６１４としてはタングステン膜を、ゲート絶縁層６０８としては酸化シリコン膜を、ゲート電極６１０としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁層６１６としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線６１８としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜６２０としてはポリイミド膜を、それぞれ用いた。
【０３３４】
なお、図２７（Ａ）に示す構造のトランジスタにおいて、ゲート電極６１０と一対の電極６１４との重畳する幅をＬｏｖという。同様に、酸化物半導体層６０６に対する一対の電極６１４のはみ出しをｄＷという。
【０３３５】
さらに、本実施の形態におけるトランジスタの作製方法例として、図５（Ａ）に示すトランジスタの作製方法例について、図６（Ａ）乃至図６（Ｅ）を用いて説明する。図６（Ａ）乃至図６（Ｅ）は、図５（Ａ）に示すトランジスタの作製方法例を説明するための断面模式図である。
【０３３６】
まず、図６（Ａ）に示すように、基板４００ａを準備し、基板４００ａの上に第１の導電膜を形成し、第１の導電膜の一部をエッチングすることにより導電層４０１ａを形成する。
【０３３７】
例えば、スパッタリング法を用いて導電層４０１ａに適用可能な材料の膜を形成することにより第１の導電膜を形成することができる。また、導電層４０１ａに適用可能な材料の膜を積層させ、第１の導電膜を形成することもできる。
【０３３８】
なお、スパッタリングガスとして、例えば水素、水、水酸基、又は水素化物などの不純物が除去された高純度ガスを用いることにより、形成される膜の上記不純物濃度を低減することができる。
【０３３９】
なお、スパッタリング法を用いて膜を形成する前に、スパッタリング装置の予備加熱室にて予備加熱処理を行ってもよい。上記予備加熱処理を行うことにより、水素、水分などの不純物を脱離することができる。
【０３４０】
また、スパッタリング法を用いて膜を形成する前に、例えばアルゴン、窒素、ヘリウム、又は酸素雰囲気下で、ターゲット側に電圧を印加せずに、基板側にＲＦ電源を用いて電圧を印加し、プラズマを形成して被形成面を改質する処理（逆スパッタともいう）を行ってもよい。逆スパッタを行うことにより、被形成面に付着している粉状物質（パーティクル、ごみともいう）を除去することができる。
【０３４１】
また、スパッタリング法を用いて膜を形成する場合、吸着型の真空ポンプなどを用いて、膜を形成する成膜室内の残留水分を除去することができる。吸着型の真空ポンプとしては、例えばクライオポンプ、イオンポンプ、又はチタンサブリメーションポンプなどを用いることができる。また、コールドトラップを設けたターボ分子ポンプを用いて成膜室内の残留水分を除去することもできる。
【０３４２】
また、上記導電層４０１ａの形成方法のように、本実施の形態におけるトランジスタの作製方法例において、膜の一部をエッチングして層を形成する場合、例えば、フォトリソグラフィ工程により膜の一部の上にレジストマスクを形成し、レジストマスクを用いて膜をエッチングすることにより、層を形成することができる。なお、この場合、層の形成後にレジストマスクを除去する。
【０３４３】
また、インクジェット法を用いてレジストマスクを形成してもよい。インクジェット法を用いることにより、フォトマスクが不要になるため、製造コストを低減することができる。また、透過率の異なる複数の領域を有する露光マスク（多階調マスクともいう）を用いてレジストマスクを形成してもよい。多階調マスクを用いることにより、異なる厚さの領域を有するレジストマスクを形成することができ、トランジスタの作製に使用するレジストマスクの数を低減することができる。
【０３４４】
次に、図６（Ｂ）に示すように、導電層４０１ａの上に第１の絶縁膜を形成することにより絶縁層４０２ａを形成する。
【０３４５】
例えば、スパッタリング法やプラズマＣＶＤ法などを用いて絶縁層４０２ａに適用可能な材料の膜を形成することにより第１の絶縁膜を形成することができる。また、絶縁層４０２ａに適用可能な材料の膜を積層させることにより第１の絶縁膜を形成することもできる。また、高密度プラズマＣＶＤ法（例えばμ波（例えば、周波数２．４５ＧＨｚのμ波）を用いた高密度プラズマＣＶＤ法）を用いて絶縁層４０２ａに適用可能な材料の膜を形成することにより、絶縁層４０２ａを緻密にすることができ、絶縁層４０２ａの絶縁耐圧を向上させることができる。
【０３４６】
次に、図６（Ｃ）に示すように、絶縁層４０２ａの上に酸化物半導体層を形成し、その後酸化物半導体層の一部をエッチングすることにより酸化物半導体層４０３ａを形成する。
【０３４７】
例えば、スパッタリング法を用いて酸化物半導体層４０３ａに適用可能な酸化物半導体材料の膜を形成することにより酸化物半導体層を形成することができる。なお、希ガス雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下で酸化物半導体層を形成してもよい。
【０３４８】
また、スパッタリングターゲットとして、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比である酸化物ターゲットを用いて酸化物半導体層を形成することができる。また、例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比である酸化物ターゲットを用いて酸化物半導体層を形成してもよい。
【０３４９】
また、酸化物半導体としてＩｎ−Ｓｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、Ｉｎ：Ｓｎ：Ｚｎが原子数比で、１：２：２、２：１：３、１：１：１、又は２０：４５：３５などとなる酸化物ターゲットを用いる。なお、Ｉｎ−Ｓｎ−Ｚｎ系酸化物は、ＩＴＺＯということができる。
【０３５０】
また、スパッタリング法を用いて酸化物半導体層を形成する際に、基板４００ａを減圧状態にし、基板４００ａを１００℃以上６００℃以下、好ましくは２００℃以上４００℃以下に加熱してもよい。基板４００ａを加熱することにより、酸化物半導体層の上記不純物濃度を低減することができ、また、スパッタリング法による酸化物半導体層の損傷を軽減することができる。
【０３５１】
次に、図６（Ｄ）に示すように、絶縁層４０２ａ及び酸化物半導体層４０３ａの上に第２の導電膜を形成し、第２の導電膜の一部をエッチングすることにより導電層４０５ａ及び導電層４０６ａを形成する。
【０３５２】
例えば、スパッタリング法などを用いて導電層４０５ａ及び導電層４０６ａに適用可能な材料の膜を形成することにより第２の導電膜を形成することができる。また、導電層４０５ａ及び導電層４０６ａに適用可能な材料の膜を積層させることにより第２の導電膜を形成することもできる。
【０３５３】
次に、図６（Ｅ）に示すように、酸化物半導体層４０３ａに接するように絶縁層４０７ａを形成する。
【０３５４】
例えば、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下で、スパッタリング法を用いて絶縁層４０７ａに適用可能な膜を形成することにより、絶縁層４０７ａを形成することができる。スパッタリング法を用いて絶縁層４０７ａを形成することにより、トランジスタのバックチャネルとしての機能を有する酸化物半導体層４０３ａの部分の抵抗の低下を抑制することができる。また、絶縁層４０７ａを形成する際の基板温度は、室温以上３００℃以下であることが好ましい。
【０３５５】
また、絶縁層４０７ａを形成する前にＮ２Ｏ、Ｎ２、又はＡｒなどのガスを用いたプラズマ処理を行い、露出している酸化物半導体層４０３ａの表面に付着した吸着水などを除去してもよい。プラズマ処理を行った場合、その後、大気に触れることなく、絶縁層４０７ａを形成することが好ましい。
【０３５６】
さらに、図５（Ａ）に示すトランジスタの作製方法の一例では、例えば４００℃以上７５０℃以下、又は４００℃以上基板の歪み点未満の温度で加熱処理を行う。例えば、酸化物半導体層を形成した後、酸化物半導体層の一部をエッチングした後、第２の導電膜を形成した後、第２の導電膜の一部をエッチングした後、又は絶縁層４０７ａを形成した後に上記加熱処理を行う。
【０３５７】
なお、上記加熱処理を行う加熱処理装置としては、電気炉、又は抵抗発熱体などの発熱体からの熱伝導又は熱輻射により被処理物を加熱する装置を用いることができ、例えばＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置又はＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置などのＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置を用いることができる。ＬＲＴＡ装置は、例えばハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、又は高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。また、ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスとしては、例えば希ガス、又は加熱処理によって被処理物と反応しない不活性気体（例えば窒素）を用いることができる。
【０３５８】
また、上記加熱処理を行った後、その加熱温度を維持しながら又はその加熱温度から降温する過程で上記加熱処理を行った炉と同じ炉に高純度の酸素ガス、高純度のＮ２Ｏガス、又は超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下の雰囲気）を導入してもよい。このとき、酸素ガス又はＮ２Ｏガスは、水、水素などを含まないことが好ましい。また、加熱処理装置に導入する酸素ガス又はＮ２Ｏガスの純度を、６Ｎ以上、好ましくは７Ｎ以上、すなわち、酸素ガス又はＮ２Ｏガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下とすることが好ましい。酸素ガス又はＮ２Ｏガスの作用により、酸化物半導体層４０３ａに酸素が供給され、酸化物半導体層４０３ａ中の酸素欠乏に起因する欠陥を低減することができる。
【０３５９】
さらに、上記加熱処理とは別に、絶縁層４０７ａを形成した後に、不活性ガス雰囲気下、又は酸素ガス雰囲気下で加熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行ってもよい。
【０３６０】
また、絶縁層４０２ａ形成後、酸化物半導体層形成後、ソース電極又はドレイン電極となる導電層形成後、絶縁層形成後、又は加熱処理後に酸素プラズマによる酸素ドーピング処理を行ってもよい。例えば２．４５ＧＨｚの高密度プラズマにより酸素ドーピング処理を行ってもよい。また、イオン注入法又はイオンドーピングを用いて酸素ドーピング処理を行ってもよい。酸素ドーピング処理を行うことにより、作製されるトランジスタの電気特性のばらつきを低減することができる。例えば、酸素ドーピング処理を行い、絶縁層４０２ａ及び絶縁層４０７ａの一方又は両方を、化学量論的組成比より酸素が多い状態にする。これにより、絶縁層中の過剰な酸素が酸化物半導体層４０３ａに供給されやすくなる。よって、酸化物半導体層４０３ａ中、又は絶縁層４０２ａ及び絶縁層４０７ａの一方又は両方と、酸化物半導体層４０３ａとの界面における酸素欠陥を低減することができるため、酸化物半導体層４０３ａのキャリア濃度をより低減することができる。
【０３６１】
例えば、絶縁層４０２ａ及び絶縁層４０７ａの一方又は両方として、酸化ガリウムを含む絶縁層を形成する場合、該絶縁層に酸素を供給し、酸化ガリウムの組成をＧａ２Ｏｘにすることができる。
【０３６２】
また、絶縁層４０２ａ及び絶縁層４０７ａの一方又は両方として、酸化アルミニウムを含む絶縁層を形成する場合、該絶縁層に酸素を供給し、酸化アルミニウムの組成をＡｌ２Ｏｘにすることができる。
【０３６３】
また、絶縁層４０２ａ及び絶縁層４０７ａの一方又は両方として、酸化ガリウムアルミニウム又は酸化アルミニウムガリウムを含む絶縁層を形成する場合、該絶縁層に酸素を供給し、酸化ガリウムアルミニウム又は酸化アルミニウムガリウムの組成をＧａｘＡｌ２−ｘＯ３＋αとすることができる。
【０３６４】
以上の工程により、酸化物半導体層４０３ａから、水素、水、水酸基、又は水素化物（水素化合物ともいう）などの不純物を排除し、且つ酸化物半導体層４０３ａに酸素を供給することにより、酸化物半導体層を高純度化させることができる。
【０３６５】
なお、図５（Ａ）に示すトランジスタの作製方法例を示したが、これに限定されず、例えば図５（Ｂ）乃至図５（Ｅ）に示す各構成要素において、名称が図５（Ａ）に示す各構成要素と同じであり且つ機能の少なくとも一部が図５（Ａ）に示す各構成要素と同じであれば、図５（Ａ）に示すトランジスタの作製方法例の説明を適宜援用することができる。
【０３６６】
図５及び図６を用いて説明したように、本実施の形態におけるトランジスタの一例は、ゲートとしての機能を有する導電層と、ゲート絶縁層としての機能を有する絶縁層と、ゲート絶縁層としての機能を有する絶縁層を介してゲートとしての機能を有する導電層に重畳し、チャネルが形成される酸化物半導体層と、酸化物半導体層に電気的に接続され、ソース及びドレインの一方としての機能を有する導電層と、酸化物半導体層に電気的に接続され、ソース及びドレインの他方としての機能を有する導電層と、を含む構造である。
【０３６７】
また、本実施の形態におけるトランジスタの一例は、酸化物半導体層、ソース及びドレインの一方としての機能を有する導電層、並びにソース及びドレインの他方としての機能を有する導電層が設けられていない箇所において酸化物半導体層に接する絶縁層がゲート絶縁層としての機能を有する絶縁層に接する構造である。上記構造にすることにより、酸化物半導体層、ソース及びドレインの一方としての機能を有する導電層、並びにソース及びドレインの他方としての機能を有する導電層が酸化物半導体層に接する絶縁層及びゲート絶縁層としての機能を有する絶縁層に囲まれるため、酸化物半導体層、ソース及びドレインの一方としての機能を有する導電層、並びにソース及びドレインの他方としての機能を有する導電層への不純物の侵入を抑制することができる。
【０３６８】
また、チャネルが形成される酸化物半導体層に含まれるアルカリ金属の濃度は低いことが好ましい。例えばチャネルが形成される酸化物半導体層にナトリウムが含まれる場合、チャネルが形成される酸化物半導体層に含まれるナトリウムの濃度は、５×１０１６／ｃｍ３以下、さらには、１×１０１６／ｃｍ３以下、さらには１×１０１５／ｃｍ３以下であることが好ましい。また、例えばチャネルが形成される酸化物半導体層にリチウムが含まれる場合、チャネルが形成される酸化物半導体層に含まれるリチウムの濃度は、５×１０１５／ｃｍ３以下、さらには、１×１０１５／ｃｍ３以下であることが好ましい。また、例えばチャネルが形成される酸化物半導体層にカリウムが含まれる場合、チャネルが形成される酸化物半導体層に含まれるカリウムの濃度は、５×１０１５／ｃｍ３以下、さらには、１×１０１５／ｃｍ３以下であることが好ましい。例えば、ナトリウムは、酸化物半導体層に接する絶縁層が酸化物である場合、酸化物絶縁層内に入り、トランジスタの特性の劣化（例えば閾値電圧のシフト、移動度の低下など）が起こる。さらに、複数のトランジスタ間における特性のばらつきの原因にもなる。よって、チャネルが形成される酸化物半導体層に含まれるアルカリ金属の濃度の少なくすることにより、アルカリ金属に起因するトランジスタの特性の劣化を抑制することができる。
【０３６９】
以上のように、チャネルが形成される酸化物半導体層は、高純度化させることによりＩ型又は実質的にＩ型となった酸化物半導体層である。酸化物半導体層を高純度化させることにより、酸化物半導体層のキャリア濃度を１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満にすることができ、温度変化による特性変化を抑制することができる。また、上記構造にすることにより、チャネル幅１μｍあたりのオフ電流を１０ａＡ（１×１０−１７Ａ）以下にすること、さらにはチャネル幅１μｍあたりのオフ電流を１ａＡ（１×１０−１８Ａ）以下、さらにはチャネル幅１μｍあたりのオフ電流を１０ｚＡ（１×１０−２０Ａ）以下、さらにはチャネル幅１μｍあたりのオフ電流を１ｚＡ（１×１０−２１Ａ）以下、さらにはチャネル幅１μｍあたりのオフ電流を１００ｙＡ（１×１０−２２Ａ）以下にすることができる。トランジスタのオフ電流は、低ければ低いほどよいが、本実施の形態におけるトランジスタのオフ電流の下限値は、約１０−３０Ａ／μｍであると見積もられる。
【０３７０】
本実施の形態の酸化物半導体層を含むトランジスタを、例えば上記実施の形態における入出力装置の表示回路、表示選択信号出力回路、表示データ信号出力回路、光検出回路、光検出リセット信号出力回路、及び出力選択信号出力回路の一つ又は複数におけるトランジスタに用いることにより、入出力装置の信頼性を向上させることができる。
【０３７１】
さらに、特性評価用回路によるリーク電流測定を用いた、本実施の形態における酸化物半導体層を含むトランジスタの一例におけるオフ電流の値の算出例について以下に説明する。
【０３７２】
特性評価用回路によるリーク電流測定について、図７を用いて説明する。図７は、特性評価用回路を説明するための図である。
【０３７３】
まず、特性評価用回路の回路構成について図７（Ａ）を用いて説明する。図７（Ａ）は、特性評価用回路の回路構成を示す回路図である。
【０３７４】
図７（Ａ）に示す特性評価用回路は、複数の測定系８０１を備える。複数の測定系８０１は、互いに並列に接続される。ここでは、一例として８個の測定系８０１が並列に接続される構成とする。複数の測定系８０１を用いることにより、同時に複数の測定を行うことができる。
【０３７５】
測定系８０１は、トランジスタ８１１と、トランジスタ８１２と、容量素子８１３と、トランジスタ８１４と、トランジスタ８１５と、を含む。
【０３７６】
トランジスタ８１１、トランジスタ８１２、トランジスタ８１４、及びトランジスタ８１５は、Ｎ型の電界効果トランジスタである。
【０３７７】
トランジスタ８１１のソース及びドレインの一方には、電圧Ｖ１が入力され、トランジスタ８１１のゲートには、電圧Ｖｅｘｔ＿ａが入力される。トランジスタ８１１は、電荷注入用のトランジスタである。
【０３７８】
トランジスタ８１２のソース及びドレインの一方は、トランジスタ８１１のソース及びドレインの他方に接続され、トランジスタ８１２のソース及びドレインの他方には、電圧Ｖ２が入力され、トランジスタ８１２のゲートには、電圧Ｖｅｘｔ＿ｂが入力される。トランジスタ８１２は、リーク電流評価用のトランジスタである。なお、ここでのリーク電流とは、トランジスタのオフ電流を含むリーク電流である。
【０３７９】
容量素子８１３の第１の容量電極は、トランジスタ８１１のソース及びドレインの他方に接続され、容量素子８１３の第２の容量電極には、電圧Ｖ２が入力される。なお、ここでは、電圧Ｖ２は、０Ｖである。
【０３８０】
トランジスタ８１４のソース及びドレインの一方には、電圧Ｖ３が入力され、トランジスタ８１４のゲートは、トランジスタ８１１のソース及びドレインの他方に接続される。なお、トランジスタ８１４のゲートと、トランジスタ８１１のソース及びドレインの他方、トランジスタ８１２のソース及びドレインの一方、並びに容量素子８１３の第１の電極との接続箇所をノードＡともいう。なお、ここでは、電圧Ｖ３は、５Ｖである。
【０３８１】
トランジスタ８１５のソース及びドレインの一方は、トランジスタ８１４のソース及びドレインの他方に接続され、トランジスタ８１５のソース及びドレインの他方には、電圧Ｖ４が入力され、トランジスタ８１５のゲートには、電圧Ｖｅｘｔ＿ｃが入力される。なお、ここでは、電圧Ｖｅｘｔ＿ｃは、０．５Ｖである。
【０３８２】
さらに、測定系８０１は、トランジスタ８１４のソース及びドレインの他方と、トランジスタ８１５のソース及びドレインの一方との接続箇所の電圧を出力電圧Ｖｏｕｔとして出力する。
【０３８３】
ここでは、トランジスタ８１１の一例として、酸化物半導体層を含み、チャネル長Ｌ＝１０μｍ、チャネル幅Ｗ＝１０μｍのトランジスタを用いる。
【０３８４】
また、トランジスタ８１４及びトランジスタ８１５の一例として、酸化物半導体層を含み、チャネル長Ｌ＝３μｍ、チャネル幅Ｗ＝１００μｍのトランジスタを用いる。
【０３８５】
また、トランジスタ８１２の構造について、図７（Ｂ）に示す。図７（Ｂ）は、トランジスタの構造を示す断面模式図である。
【０３８６】
図７（Ｂ）に示すように、トランジスタ８１２は、ゲートとしての機能を有する導電層９０１と、ゲート絶縁層としての機能を有する絶縁層９０２と、絶縁層９０２を介して導電層９０１の上に設けられ、チャネル形成層としての機能を有する酸化物半導体層９０３と、酸化物半導体層９０３に接し、ソース及びドレインの一方としての機能を有する導電層９０５及びソース及びドレインの他方としての機能を有する導電層９０６と、を含む。さらに、トランジスタ８１２は、酸化物半導体層９０３、導電層９０５、及び導電層９０６の上に絶縁層９０７及び平坦化層９０８が積層され、平坦化層９０８の上に、開口部を介して導電層９０５に接する導電層９０９及び開口部を介して導電層９０６に接する導電層９１０が設けられ、導電層９０５及び導電層９０６と、導電層９０１とが重畳せず、幅１μｍのオフセット領域を有する。オフセット領域を設けることにより、寄生容量を低減することができる。さらに、トランジスタ８１２としては、チャネル長Ｌ及びチャネル幅Ｗの異なる６つのトランジスタのサンプル（ＳＭＰともいう）を用いる（表１参照）。
【０３８７】
【表１】
【０３８８】
次に、トランジスタ８１２の作製方法について以下に説明する。
【０３８９】
まず、基板９００となるガラス基板を準備し、基板９００の上に絶縁層９２７を形成する。ここでは、基板９００の上に厚さが１００ｎｍの窒化シリコン膜を形成し、該窒化シリコン膜の上に厚さが１５０ｎｍの酸化窒化シリコン膜を形成することにより絶縁層９２７を形成する。
【０３９０】
次に、絶縁層９２７を介して基板９００の上に導電層９０１を形成する。ここでは、絶縁層９２７を介して基板９００の上に、スパッタリング法により、厚さが１００ｎｍのタングステン膜を形成し、該タングステン膜の一部をエッチングすることにより導電層９０１を形成する。
【０３９１】
次に、導電層９０１及び絶縁層９２７の上に絶縁層９０２を形成する。ここでは、導電層９０１及び絶縁層９２７の上に、ＣＶＤ法により、厚さが１００ｎｍの酸化窒化シリコン膜を形成することにより絶縁層９０２を形成する。
【０３９２】
次に、絶縁層９０２を介して導電層９０１の上に酸化物半導体層９０３を形成する。ここでは、絶縁層９０２を介して導電層９０１の上に、スパッタリング法により酸化物半導体層を形成し、該酸化物半導体層の一部をエッチングすることにより酸化物半導体層９０３を形成する。なお、酸化物半導体層の作製工程では、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ］の金属酸化物ターゲットを用い、基板温度を２００℃とし、スパッタリング装置におけるチャンバー内の圧力を０．６Ｐａとし、スパッタリング装置における直流電源を５ｋＶとし、成膜雰囲気を酸素及びアルゴンの混合雰囲気（酸素流量５０ｓｃｃｍ、アルゴン流量５０ｓｃｃｍ）として上記酸化物半導体層を形成する。
【０３９３】
次に、窒素及び酸素の混合雰囲気（窒素８０％、酸素２０％）下で４５０℃、１時間の熱処理を行う。
【０３９４】
次に、絶縁層９０２の一部をエッチングし、導電層９０１に貫通する開口部を形成する。
【０３９５】
次に、酸化物半導体層９０３の上に導電層９０５及び導電層９０６を形成する。ここでは、スパッタリング法により、酸化物半導体層９０３の上に厚さが１００ｎｍのチタン膜を形成し、該チタン膜の上に、厚さが２００ｎｍのアルミニウム膜を形成し、該アルミニウム膜の上に厚さが１００ｎｍのチタン膜を形成し、該チタン膜、アルミニウム膜、及びチタン膜の積層の一部をエッチングすることにより導電層９０５及び導電層９０６を形成する。
【０３９６】
次に、窒素雰囲気下で３００℃、１時間の熱処理を行う。
【０３９７】
次に、絶縁層９０２、酸化物半導体層９０３、導電層９０５、及び導電層９０６の上に、絶縁層９０７を形成する。ここでは、絶縁層９０２、酸化物半導体層９０３、導電層９０５、及び導電層９０６の上に、厚さが３００ｎｍの酸化シリコン膜を形成することにより絶縁層９０７を形成する。
【０３９８】
次に、絶縁層９０７の一部をエッチングすることにより、導電層９０５に貫通する開口部及び導電層９０６に貫通する開口部を形成する。
【０３９９】
次に、絶縁層９０７の上に平坦化層９０８を形成する。ここでは、厚さが１．５μｍのアクリル層を塗布し、該アクリル層の一部を露光することにより平坦化層９０８を形成する。
【０４００】
さらに、窒素雰囲気下で２５０℃、１時間の熱処理を行う。
【０４０１】
次に、平坦化層９０８の上に、導電層９０５に接する導電層９０９及び導電層９０６に接する導電層９１０を形成する。ここでは、スパッタリング法により、平坦化層９０８の上に厚さが２００ｎｍのチタン膜を形成し、該チタン膜の一部をエッチングすることにより導電層９０９及び導電層９１０を形成する。
【０４０２】
次に、窒素雰囲気下で２５０℃、１時間の熱処理を行う。以上がトランジスタ８１２の作製方法である。
【０４０３】
図７（Ａ）に示すように、電荷注入用のトランジスタと、リーク電流評価用のトランジスタとを別々に設けることにより、電荷注入の際に、リーク電流評価用のトランジスタを常にオフ状態に保つことができる。
【０４０４】
また、電荷注入用のトランジスタと、リーク電流評価用のトランジスタとを別々に設けることにより、それぞれのトランジスタを適切なサイズとすることができる。また、リーク電流評価用トランジスタのチャネル幅Ｗを、電荷注入用のトランジスタのチャネル幅Ｗよりも大きくすることにより、リーク電流評価用トランジスタのリーク電流以外の特性評価回路のリーク電流成分を相対的に小さくすることができる。その結果、リーク電流評価用トランジスタのリーク電流を高い精度で測定することができる。同時に、電荷注入の際に、リーク電流評価用トランジスタを一度オン状態とする必要がないため、リーク電流評価用トランジスタのチャネル形成領域の電荷の一部がノードＡに流れ込むことによるノードＡの電圧変動の影響もない。
【０４０５】
次に、図７（Ａ）に示す特性評価回路のリーク電流測定方法について、図７（Ｃ）を用いて説明する。図７（Ｃ）は、図７（Ａ）に示す特性評価回路を用いたリーク電流測定方法を説明するためのタイミングチャートである。
【０４０６】
図７（Ａ）に示す特性評価回路を用いたリーク電流測定方法は、書き込み期間及び保持期間に分けられる。それぞれの期間における動作について、以下に説明する。
【０４０７】
書き込み期間では、電圧Ｖｅｘｔ＿ｂとして、トランジスタ８１２がオフ状態となるような電圧ＶＬ（−３Ｖ）を入力する。また、電圧Ｖ１として、書き込み電圧Ｖｗを入力した後、電圧Ｖｅｘｔ＿ａとして、一定期間トランジスタ８１１がオン状態となるような電圧ＶＨ（５Ｖ）を入力する。これによって、ノードＡに電荷が蓄積され、ノードＡの電圧は、書き込み電圧Ｖｗと同等の値になる。その後、電圧Ｖｅｘｔ＿ａとして、トランジスタ８１１がオフ状態となるような電圧ＶＬを入力する。その後、電圧Ｖ１として、電圧ＶＳＳ（０Ｖ）を入力する。
【０４０８】
また、保持期間では、ノードＡが保持する電荷量の変化に起因して生じるノードＡの電圧の変化量の測定を行う。電圧の変化量から、トランジスタ８１２のソース電極とドレイン電極との間を流れる電流値を算出することができる。以上により、ノードＡの電荷の蓄積とノードＡの電圧の変化量の測定とを行うことができる。
【０４０９】
このとき、ノードＡの電荷の蓄積及びノードＡの電圧の変化量の測定（蓄積及び測定動作ともいう）を繰り返し行う。まず、第１の蓄積及び測定動作を１５回繰り返し行う。第１の蓄積及び測定動作では、書き込み期間に書き込み電圧Ｖｗとして５Ｖの電圧を入力し、保持期間に１時間の保持を行う。次に、第２の蓄積及び測定動作を２回繰り返し行う。第２の蓄積及び測定動作では、書き込み期間に書き込み電圧Ｖｗとして３．５Ｖの電圧を入力し、保持期間に５０時間の保持を行う。次に、第３の蓄積及び測定動作を１回行う。第３の蓄積及び測定動作では、書き込み期間に書き込み電圧Ｖｗとして４．５Ｖの電圧を入力し、保持期間に１０時間の保持を行う。蓄積及び測定動作を繰り返し行うことにより、測定した電流値が、定常状態における値であることを確認することができる。言い換えると、ノードＡを流れる電流ＩＡのうち、過渡電流（測定開始後から時間経過とともに減少していく電流成分）を除くことができる。その結果、より高い精度でリーク電流を測定することができる。
【０４１０】
一般に、ノードＡの電圧ＶＡは、出力電圧Ｖｏｕｔの関数として次の式のように表される。
【０４１１】
【数７】
【０４１２】
また、ノードＡの電荷ＱＡは、ノードＡの電圧ＶＡ、ノードＡに接続される容量ＣＡ、定数（ｃｏｎｓｔ）を用いて、次の式のように表される。
【０４１３】
【数８】
【０４１４】
ここで、ノードＡに接続される容量ＣＡは、容量素子８１３の容量と容量素子８１３以外の容量成分の和である。
【０４１５】
ノードＡの電流ＩＡは、ノードＡに流れ込む電荷（又はノードＡから流れ出る電荷）の時間微分であるから、ノードＡの電流ＩＡは、次の式のように表される。
【０４１６】
【数９】
【０４１７】
なお、ここでは、一例として、Δｔを約５４０００ｓｅｃとする。このように、ノードＡに接続される容量ＣＡと、出力電圧Ｖｏｕｔから、リーク電流であるノードＡの電流ＩＡを求めることができるため、特性評価回路のリーク電流を求めることができる。
【０４１８】
次に、上記特性評価回路を用いた測定方法による出力電圧の測定結果及び該測定結果より算出した特性評価回路のリーク電流の値について、図８を用いて説明する。
【０４１９】
図８（Ａ）に、一例として、ＳＭＰ４、ＳＭＰ５、及びＳＭＰ６におけるトランジスタの上記測定（第１の蓄積及び測定動作）に係る経過時間Ｔｉｍｅと、出力電圧Ｖｏｕｔとの関係を示し、図８（Ｂ）に、上記測定に係る経過時間Ｔｉｍｅと、該測定によって算出された電流ＩＡとの関係を示す。測定開始後から出力電圧Ｖｏｕｔが変動しており、定常状態に到るためには１０時間以上必要であることがわかる。
【０４２０】
また、図９に、上記測定により得られた値から見積もられたＳＭＰ１乃至ＳＭＰ６におけるノードＡの電圧とリーク電流の関係を示す。図９では、例えばＳＭＰ４において、ノードＡの電圧が３．０Ｖの場合、リーク電流は２８ｙＡ／μｍである。リーク電流にはトランジスタ８１２のオフ電流も含まれるため、トランジスタ８１２のオフ電流も２８ｙＡ／μｍ以下とみなすことができる。
【０４２１】
また、図１０、図１１、及び図１２に、８５℃、１２５℃、及び１５０℃における上記測定により見積もられたＳＭＰ１乃至ＳＭＰ６におけるノードＡの電圧とリーク電流の関係を示す。図１０乃至図１２に示すように、１５０℃の場合であっても、リーク電流は、１００ｚＡ／μｍ以下であることがわかる。
【０４２２】
以上のように、チャネル形成層としての機能を有し、高純度化された酸化物半導体層を含むトランジスタを用いた特性評価用回路において、リーク電流が十分に低いため、該トランジスタのオフ電流が十分に小さいことがわかる。また、上記トランジスタのオフ電流は、温度が上昇した場合であっても十分に低いことがわかる。
【０４２３】
（実施の形態６）
本実施の形態では、上記実施の形態における入出力装置の構造例について説明する。
【０４２４】
本実施の形態における入出力装置は、トランジスタなどの半導体素子が設けられた第１の基板（アクティブマトリクス基板）と、第２の基板と、第１の基板及び第２の基板の間に設けられた液晶層と、を含む。
【０４２５】
まず、本実施の形態の入出力装置におけるアクティブマトリクス基板の構造例について、図１３及び図１４を用いて説明する。図１３及び図１４は、本実施の形態の入出力装置におけるアクティブマトリクス基板の構造例を示す図であり、図１３（Ａ）は、平面模式図であり、図１３（Ｂ）は、図１３（Ａ）における線分Ａ−Ｂの断面模式図であり、図１４（Ａ）は、平面模式図であり、図１４（Ｂ）は、図１４（Ａ）における線分Ｃ−Ｄの断面模式図である。なお、図１４では、光検出回路の一例として、図１（Ｂ）に示す構成の光検出回路を用いる場合を示し、一例として２つの光電変換素子、２つの電荷蓄積制御トランジスタ、増幅トランジスタ、及び出力選択トランジスタを示す。また、図１３及び図１４では、トランジスタの一例として図５（Ａ）を用いて説明した構造のトランジスタを用いる場合を示す。
【０４２６】
図１３及び図１４に示すアクティブマトリクス基板は、基板５００と、導電層５０１ａ乃至導電層５０１ｋと、絶縁層５０２と、半導体層５０３ａ乃至半導体層５０３ｅと、導電層５０４ａ乃至導電層５０４ｎと、絶縁層５０５と、半導体層５０６ａと、半導体層５０６ｂと、半導体層５０７ａと、半導体層５０７ｂと、半導体層５０８ａと、半導体層５０８ｂと、絶縁層５０９と、導電層５１０ａ乃至導電層５１０ｃと、を含む。
【０４２７】
導電層５０１ａ乃至導電層５０１ｋのそれぞれは、基板５００の一平面に設けられる。
【０４２８】
導電層５０１ａは、表示回路における表示選択トランジスタのゲートとしての機能を有する。
【０４２９】
導電層５０１ｂは、表示回路における保持容量の第１の容量電極としての機能を有する。なお、容量素子（保持容量）の第１の容量電極としての機能を有する層を第１の容量電極ともいう。
【０４３０】
導電層５０１ｃは、第１の光検出リセット信号が入力される配線としての機能を有する。なお、配線としての機能を有する層を配線ともいう。
【０４３１】
導電層５０１ｄは、第２の光検出リセット信号が入力される配線としての機能を有する。
【０４３２】
導電層５０１ｅは、光検出回路における第１の電荷蓄積制御トランジスタのゲートとしての機能を有する。
【０４３３】
導電層５０１ｆは、光検出回路における第２の電荷蓄積制御トランジスタのゲートとしての機能を有する。
【０４３４】
導電層５０１ｇは、第１の電荷蓄積制御信号が入力される信号線としての機能を有する。なお、信号線としての機能を有する層を信号線ともいう。
【０４３５】
導電層５０１ｈは、第２の電荷蓄積制御信号が入力される信号線としての機能を有する。
【０４３６】
導電層５０１ｉは、光検出回路における出力選択トランジスタのゲートとしての機能を有する。
【０４３７】
導電層５０１ｊは、光検出回路における増幅トランジスタのゲートとしての機能を有する。
【０４３８】
導電層５０１ｋは、電圧Ｖ０が入力される配線としての機能を有する。
【０４３９】
絶縁層５０２は、導電層５０１ａ乃至導電層５０１ｋを介して基板５００の一平面に設けられる。
【０４４０】
絶縁層５０２は、表示回路における表示選択トランジスタのゲート絶縁層、表示回路における保持容量の誘電体層、光検出回路におけるＸ個の電荷蓄積制御トランジスタのそれぞれのゲート絶縁層、光検出回路における増幅トランジスタのゲート絶縁層、及び光検出回路における出力選択トランジスタのゲート絶縁層としての機能を有する。
【０４４１】
半導体層５０３ａは、絶縁層５０２を介して導電層５０１ａに重畳する。半導体層５０３ａは、表示回路における表示選択トランジスタのチャネル形成層としての機能を有する。
【０４４２】
半導体層５０３ｂは、絶縁層５０２を介して導電層５０１ｄに重畳する。半導体層５０３ｂは、光検出回路における第１の電荷蓄積制御トランジスタのチャネル形成層としての機能を有する。
【０４４３】
半導体層５０３ｃは、絶縁層５０２を介して導電層５０１ｆに重畳する。半導体層５０３ｃは、光検出回路における第２の電荷蓄積制御トランジスタのチャネル形成層としての機能を有する。
【０４４４】
半導体層５０３ｄは、絶縁層５０２を介して導電層５０１ｉに重畳する。半導体層５０３ｄは、光検出回路における出力選択トランジスタのチャネル形成層としての機能を有する。
【０４４５】
半導体層５０３ｅは、絶縁層５０２を介して導電層５０１ｊに重畳する。半導体層５０３ｊは、光検出回路における増幅トランジスタのチャネル形成層としての機能を有する。
【０４４６】
導電層５０４ａは、半導体層５０３ａに電気的に接続される。導電層５０４ａは、表示回路における表示選択トランジスタのソース及びドレインの一方としての機能を有する。
【０４４７】
導電層５０４ｂは、導電層５０１ｂ及び半導体層５０３ａに電気的に接続される。導電層５０４ｂは、表示回路における表示選択トランジスタのソース及びドレインの他方としての機能を有する。
【０４４８】
導電層５０４ｃは、絶縁層５０２を介して導電層５０１ｂに重畳する。導電層５０４ｃは、表示回路における保持容量の第２の容量電極としての機能を有する。
【０４４９】
導電層５０４ｄは、絶縁層５０２を貫通する開口部において導電層５０１ｃに電気的に接続される。導電層５０４ｄは、光検出回路における第１の光電変換素子の第１の電流端子及び第２の電流端子の一方としての機能を有する。
【０４５０】
導電層５０４ｅは、絶縁層５０２を貫通する開口部において導電層５０１ｄに電気的に接続される。導電層５０４ｅは、光検出回路における第２の光電変換素子の第１の電流端子及び第２の電流端子の一方としての機能を有する。
【０４５１】
導電層５０４ｆは、半導体層５０３ｂに電気的に接続される。導電層５０４ｆは、光検出回路における第１の電荷蓄積制御トランジスタのソース及びドレインの一方としての機能を有する。
【０４５２】
導電層５０４ｇは、半導体層５０３ｃに電気的に接続される。導電層５０４ｇは、光検出回路における第２の電荷蓄積制御トランジスタのソース及びドレインの一方としての機能を有する。
【０４５３】
導電層５０４ｈは、絶縁層５０２を貫通する開口部において導電層５０１ｅ及び導電層５０１ｇに電気的に接続される。導電層５０４ｈは、第１の電荷蓄積制御信号が入力される信号線としての機能を有する。
【０４５４】
導電層５０４ｉは、絶縁層５０２を貫通する開口部において導電層５０１ｆ及び導電層５０１ｈに電気的に接続される。導電層５０４ｉは、第２の電荷蓄積制御信号が入力される信号線としての機能を有する。
【０４５５】
導電層５０４ｊは、半導体層５０３ｂ及び半導体層５０３ｃに電気的に接続され、且つ絶縁層５０２を貫通する開口部において導電層５０１ｊに電気的に接続される。導電層５０４ｊは、光検出回路における第１の電荷蓄積制御トランジスタ及び第２の電荷蓄積制御トランジスタのソース及びドレインの他方としての機能を有する。
【０４５６】
導電層５０４ｋは、半導体層５０３ｄに電気的に接続される。導電層５０４ｋは、光検出回路における出力選択トランジスタのソース及びドレインの一方としての機能を有する。
【０４５７】
導電層５０４ｌは、半導体層５０３ｄ及び半導体層５０３ｅに電気的に接続される。導電層５０４ｌは、光検出回路における出力選択トランジスタのソース及びドレインの他方、並びに光検出回路における増幅トランジスタのソース及びドレインの一方としての機能を有する。
【０４５８】
導電層５０４ｍは、半導体層５０３ｅに電気的に接続され、絶縁層５０２を貫通する開口部において導電層５０１ｋに電気的に接続される。導電層５０４ｍは、光検出回路における増幅トランジスタのソース及びドレインの他方としての機能を有する。
【０４５９】
導電層５０４ｎは、絶縁層５０２を貫通する開口部において導電層５０１ｋに電気的に接続される。導電層５０４ｎは、電圧Ｖ０が入力される配線としての機能を有する。
【０４６０】
絶縁層５０５は、導電層５０４ａ乃至導電層５０４ｋを介して半導体層５０３ａ乃至半導体層５０３ｄに接する。
【０４６１】
半導体層５０６ａは、絶縁層５０５を貫通して設けられた開口部において導電層５０４ｄに電気的に接続される。
【０４６２】
半導体層５０６ｂは、絶縁層５０５を貫通して設けられた開口部において導電層５０４ｅに電気的に接続される。
【０４６３】
半導体層５０７ａは、半導体層５０６ａに接する。
【０４６４】
半導体層５０７ｂは、半導体層５０６ｂに接する。
【０４６５】
半導体層５０８ａは、半導体層５０７ａに接する。
【０４６６】
半導体層５０８ｂは、半導体層５０７ｂに接する。
【０４６７】
絶縁層５０９は、絶縁層５０５、半導体層５０６ａ、半導体層５０６ｂ、半導体層５０７ａ、半導体層５０７ｂ、半導体層５０８ａ、及び半導体層５０８ｂに重畳する。絶縁層５０９は、表示回路及び光検出回路における平坦化絶縁層としての機能を有する。なお、必ずしも絶縁層５０９を設けなくてもよい。
【０４６８】
導電層５１０ａは、絶縁層５０５及び絶縁層５０９を貫通する開口部において導電層５０４ｂに電気的に接続される。また、導電層５１０ａを、導電層５０１ａに重畳させることにより、光漏れを防止することができる。導電層５１０ａは、表示回路における表示素子の画素電極としての機能を有する。なお、画素電極としての機能を有する層を画素電極ともいう。
【０４６９】
導電層５１０ｂは、絶縁層５０５及び絶縁層５０９を貫通する開口部において導電層５０４ｆに電気的に接続され、絶縁層５０５及び絶縁層５０９を貫通する開口部において半導体層５０８ａに電気的に接続される。
【０４７０】
導電層５１０ｃは、絶縁層５０５及び絶縁層５０９を貫通する開口部において導電層５０４ｇに電気的に接続され、絶縁層５０５及び絶縁層５０９を貫通する開口部において半導体層５０８ｂに電気的に接続される。
【０４７１】
さらに、本実施の形態における入出力装置の構造例について、図１５及び図１６を用いて説明する。図１５及び図１６は、図１３及び図１４に示すアクティブマトリクス基板を用いた入出力装置の構造例を示す図であり、図１５（Ａ）は、平面模式図であり、図１５（Ｂ）は、図１５（Ａ）における線分Ａ−Ｂの断面模式図であり、図１６（Ａ）は、平面模式図であり、図１６（Ｂ）は、図１６（Ａ）における線分Ｃ−Ｄの断面模式図である。なお、一例として光電変換素子をフォトダイオードとし、表示素子を液晶素子とする。
【０４７２】
図１５及び図１６に示す入出力装置は、図１３及び図１４に示すアクティブマトリクス基板に加え、基板５１２と、遮光層５１３と、絶縁層５１６と、導電層５１７と、液晶層５１８と、を含む。なお、図１５（Ａ）及び図１６（Ａ）では、便宜のため、導電層５１７を省略する。
【０４７３】
遮光層５１３は、基板５１２の一平面の一部に設けられる。例えば遮光層５１３は、光電変換素子が形成された部分を除く基板５１２の一平面に設けられる。
【０４７４】
絶縁層５１６は、遮光層５１３を介して基板５１２の一平面に設けられる。
【０４７５】
導電層５１７は、基板５１２の一平面に設けられる。導電層５１７は、表示回路における共通電極としての機能を有する。なお、光検出回路において、必ずしも導電層５１７が設けられなくてもよい。
【０４７６】
液晶層５１８は、導電層５１０ａ及び導電層５１７の間に設けられ、絶縁層５０９を介して半導体層５０８に重畳する。
【０４７７】
なお、導電層５１０ａ、液晶層５１８、及び導電層５１７は、表示回路における表示素子としての機能を有する。
【０４７８】
さらに、図１５及び図１６に示す入出力装置の各構成要素について説明する。
【０４７９】
基板５００及び基板５１２としては、図５（Ａ）における基板４００ａに適用可能な基板を用いることができる。
【０４８０】
導電層５０１ａ乃至導電層５０１ｋとしては、図５（Ａ）における導電層４０１ａに適用可能な材料の層を用いることができる。また、導電層４０１ａに適用可能な材料の層を積層して導電層５０１ａ乃至導電層５０１ｋを構成してもよい。
【０４８１】
絶縁層５０２としては、図５（Ａ）における絶縁層４０２ａに適用可能な材料の層を用いることができる。また、絶縁層４０２ａに適用可能な材料の層を積層して絶縁層５０２を構成してもよい。
【０４８２】
半導体層５０３ａ乃至半導体層５０３ｅとしては、図５（Ａ）に示す酸化物半導体層４０３ａに適用可能な材料の層を用いることができる。
【０４８３】
導電層５０４ａ乃至導電層５０４ｎとしては、図５（Ａ）における導電層４０５ａ又は導電層４０６ａに適用可能な材料の層を用いることができる。また、導電層４０５ａ又は導電層４０６ａに適用可能な材料の層を積層して導電層５０４ａ乃至導電層５０４ｎを構成してもよい。
【０４８４】
絶縁層５０５としては、図５（Ａ）における絶縁層４０７ａに適用可能な材料の層を用いることができる。また、絶縁層４０７ａに適用可能な層を積層して絶縁層５０５を構成してもよい。
【０４８５】
半導体層５０６ａ及び半導体層５０６ｂは、一導電型（Ｐ型及びＮ型の一方）の半導体層である。半導体層５０６ａ及び半導体層５０６ｂとしては、例えばシリコンを含有する半導体層を用いることができる。
【０４８６】
半導体層５０７ａ及び半導体層５０７ｂは、半導体層５０６より抵抗の高い半導体層である。半導体層５０７ａ及び半導体層５０７ｂとしては、例えばシリコンを含有する半導体層を用いることができる。
【０４８７】
半導体層５０８ａ及び半導体層５０８ｂは、半導体層５０６とは異なる導電型（Ｐ型及びＮ型の他方）の半導体層である。半導体層５０８ａ及び半導体層５０８ｂとしては、例えばシリコンを含有する半導体層を用いることができる。
【０４８８】
絶縁層５０９及び絶縁層５１６としては、例えばポリイミド、アクリル、ベンゾシクロブテン、などの有機材料の層を用いることができる。また絶縁層５０９としては、低誘電率材料（ｌｏｗ−ｋ材料ともいう）の層を用いることもできる。
【０４８９】
導電層５１０乃至導電層５１０ｃ、及び導電層５１７としては、例えば透光性を有する導電材料の層を用いることができ、透光性を有する導電材料としては、例えばインジウム錫酸化物、酸化インジウムに酸化亜鉛を混合した金属酸化物（ＩＺＯ：ｉｎｄｉｕｍ ｚｉｎｃ ｏｘｉｄｅともいう）、酸化インジウムに酸化珪素（ＳｉＯ２）を混合した導電材料、有機インジウム、有機スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、又は酸化チタンを含むインジウム錫酸化物などを用いることができる。
【０４９０】
また、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて導電層５１０ａ乃至導電層５１０ｃ、及び導電層５１７を形成することもできる。導電性組成物を用いて形成した導電層は、シート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率は、０．１Ω・ｃｍ以下であることが好ましい。
【０４９１】
導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。π電子共役系導電性高分子としては、例えばポリアニリン若しくはその誘導体、ポリピロール若しくはその誘導体、ポリチオフェン若しくはその誘導体、又はアニリン、ピロール及びチオフェンの２種以上の共重合体若しくはその誘導体などが挙げられる。
【０４９２】
また、グラフェンを用いて導電層５１０ａ乃至導電層５１０ｃ、及び導電層５１７を形成することもできる。
【０４９３】
遮光層５１３としては、例えば金属材料の層を用いることができる。
【０４９４】
液晶層５１８としては、例えばＴＮ液晶、ＯＣＢ液晶、ＳＴＮ液晶、ＶＡ液晶、ＥＣＢ型液晶、ＧＨ液晶、高分子分散型液晶、又はディスコチック液晶などを含む層を用いることができる。なお、液晶層５１８として、導電層５１０ｃ及び導電層５１７に印加される電圧が０Ｖのときに光を透過する液晶を用いることが好ましい。
【０４９５】
図１３乃至図１６を用いて説明したように、本実施の形態における入出力装置の構造例は、トランジスタ、画素電極、及び光電変換素子を含むアクティブマトリクス基板と、対向基板と、アクティブマトリクス基板及び対向基板の間に液晶を有する液晶層と、を含む構造である。上記構造にすることにより、同一工程により同一基板上に表示回路及び光検出回路を作製することができるため、製造コストを低減することができる。
【０４９６】
また、図１３乃至図１６を用いて説明したように、本実施の形態における入出力装置の構造例は、光を透過させる部分を除き、遮光層が設けられた構造である。上記構造にすることにより、例えばアクティブマトリクス基板に設けられたトランジスタへの光の入射を抑制することができるため、光によるトランジスタの電気的特性（例えば閾値電圧など）の変動を抑制することができる。
【０４９７】
また、本実施の形態における入出力装置において、表示回路及び光検出回路と同一基板上に表示駆動回路及び光検出駆動回路などの回路を設けてもよい。このとき、表示駆動回路及び光検出駆動回路などの回路のトランジスタの構造を、表示回路及び光検出回路におけるトランジスタの構造と同じにしてもよい。
【０４９８】
（実施の形態７）
本実施の形態では、上記実施の形態における入出力装置を備えた電子機器の例について説明する。
【０４９９】
本実施の形態における電子機器の構成例について、図１７（Ａ）乃至図１７（Ｄ）を用いて説明する。図１７（Ａ）乃至図１７（Ｄ）は、本実施の形態における電子機器の構成例を説明するための模式図である。
【０５００】
図１７（Ａ）に示す電子機器は、携帯型情報端末の例である。図１７（Ａ）に示す情報端末は、筐体１００１ａと、筐体１００１ａに設けられた表示部１００２ａと、を具備する。
【０５０１】
なお、筐体１００１ａの側面１００３ａに外部機器に接続させるための接続端子、及び図１７（Ａ）に示す携帯型情報端末を操作するためのボタンの一つ又は複数を設けてもよい。
【０５０２】
図１７（Ａ）に示す携帯型情報端末は、筐体１００１ａの中に、ＣＰＵと、メインメモリと、外部機器とＣＰＵ及びメインメモリとの信号の送受信を行うインターフェースと、外部機器との信号の送受信を行うアンテナと、を備える。なお、筐体１００１ａの中に、特定の機能を有する集積回路を一つ又は複数設けてもよい。
【０５０３】
図１７（Ａ）に示す携帯型情報端末は、例えば電話機、電子書籍、パーソナルコンピュータ、及び遊技機の一つ又は複数としての機能を有する。
【０５０４】
図１７（Ｂ）に示す電子機器は、折り畳み式の携帯型情報端末の例である。図１７（Ｂ）に示す携帯型情報端末は、筐体１００１ｂと、筐体１００１ｂに設けられた表示部１００２ｂと、筐体１００４と、筐体１００４に設けられた表示部１００５と、筐体１００１ｂ及び筐体１００４を接続する軸部１００６と、を具備する。
【０５０５】
また、図１７（Ｂ）に示す携帯型情報端末では、軸部１００６により筐体１００１ｂ又は筐体１００４を動かすことにより、筐体１００１ｂを筐体１００４に重畳させることができる。
【０５０６】
なお、筐体１００１ｂの側面１００３ｂ又は筐体１００４の側面１００７に外部機器に接続させるための接続端子、及び図１７（Ｂ）に示す携帯型情報端末を操作するためのボタンの一つ又は複数を設けてもよい。
【０５０７】
また、表示部１００２ｂ及び表示部１００５に、互いに異なる画像又は一続きの画像を表示させてもよい。なお、表示部１００５を必ずしも設けなくてもよく、表示部１００５の代わりに、入力装置であるキーボードを設けてもよい。
【０５０８】
図１７（Ｂ）に示す携帯型情報端末は、筐体１００１ｂ又は筐体１００４の中に、ＣＰＵと、メインメモリと、外部機器とＣＰＵ及びメインメモリとの信号の送受信を行うインターフェースと、を備える。また、筐体１００１ｂ又は筐体１００４の中に、特定の機能を有する集積回路を１つ又は複数設けてもよい。また、図１７（Ｂ）に示す携帯型情報端末に、外部との信号の送受信を行うアンテナを設けてもよい。
【０５０９】
図１７（Ｂ）に示す携帯型情報端末は、例えば電話機、電子書籍、パーソナルコンピュータ、及び遊技機の一つ又は複数としての機能を有する。
【０５１０】
図１７（Ｃ）に示す電子機器は、設置型情報端末の例である。図１７（Ｃ）に示す設置型情報端末は、筐体１００１ｃと、筐体１００１ｃに設けられた表示部１００２ｃと、を具備する。
【０５１１】
なお、表示部１００２ｃを、筐体１００１ｃにおける甲板部１００８に設けることもできる。
【０５１２】
また、図１７（Ｃ）に示す設置型情報端末は、筐体１００１ｃの中に、ＣＰＵと、メインメモリと、外部機器とＣＰＵ及びメインメモリとの信号の送受信を行うインターフェースと、を備える。なお、筐体１００１ｃの中に、特定の機能を有する集積回路を一つ又は複数設けてもよい。また、図１７（Ｃ）に示す設置型情報端末に、外部との信号の送受信を行うアンテナを設けてもよい。
【０５１３】
さらに、図１７（Ｃ）に示す設置型情報端末における筐体１００１ｃの側面１００３ｃに券などを出力する券出力部、硬貨投入部、及び紙幣挿入部の一つ又は複数を設けてもよい。
【０５１４】
図１７（Ｃ）に示す設置型情報端末は、例えば現金自動預け払い機、券などの注文をするための情報通信端末（マルチメディアステーションともいう）、又は遊技機としての機能を有する。
【０５１５】
図１７（Ｄ）は、設置型情報端末の例である。図１７（Ｄ）に示す設置型情報端末は、筐体１００１ｄと、筐体１００１ｄに設けられた表示部１００２ｄと、を具備する。なお、筐体１００１ｄを支持する支持台を設けてもよい。
【０５１６】
なお、筐体１００１ｄの側面１００３ｄに外部機器に接続させるための接続端子、及び図１７（Ｄ）に示す設置型情報端末を操作するためのボタンの一つ又は複数を設けてもよい。
【０５１７】
また、図１７（Ｄ）に示す設置型情報端末は、筐体１００１ｄの中に、ＣＰＵと、メインメモリと、外部機器とＣＰＵ及びメインメモリとの信号の送受信を行うインターフェースと、を備えてもよい。また、筐体１００１ｄの中に、特定の機能を有する集積回路を一つ又は複数設けてもよい。また、図１７（Ｄ）に示す設置型情報端末に、外部との信号の送受信を行うアンテナを設けてもよい。
【０５１８】
図１７（Ｄ）に示す設置型情報端末は、例えばデジタルフォトフレーム、入出力モニタ、又はテレビジョン装置としての機能を有する。
【０５１９】
上記実施の形態の入出力装置は、例えば電子機器の表示部として用いられ、例えば図１７（Ａ）乃至図１７（Ｄ）に示す表示部１００２ａ乃至表示部１００２ｄとして用いられる。また、図１７（Ｂ）に示す表示部１００５として上記実施の形態の入出力装置を用いてもよい。
【０５２０】
図１７を用いて説明したように、本実施の形態における電子機器の一例は、上記実施の形態における入出力装置が用いられた入出力部を具備する構成である。上記構成にすることにより、例えば指又はペンを用いて電子機器の操作又は電子機器への情報の入力を行うことができる。
【０５２１】
また、本実施の形態における電子機器の一例では、筐体に、入射する照度に応じて電源電圧を生成する光電変換部、及び入出力装置を操作する操作部のいずれか一つ又は複数を設けてもよい。例えば光電変換部を設けることにより、外部電源が不要となるため、外部電源が無い場所であっても、上記電子機器を長時間使用することができる。
【符号の説明】
【０５２２】
１０１ａ 表示回路制御部
１０１ｂ 光検出回路制御部
１０１ｃ 光源部
１０１ｄ 画素部
１１１ 表示駆動回路
１１２ 表示データ信号出力回路
１１３ 光検出駆動回路
１１４ ライトユニット
１１５ｄ 表示回路
１１５ｐ 光検出回路
１１６ 読み出し回路
１３１ 光電変換素子
１３２ トランジスタ
１３３ トランジスタ
１３４ トランジスタ
１３５ トランジスタ
１６１ａ トランジスタ
１６１ｂ トランジスタ
１６２ａ 液晶素子
１６２ｂ 液晶素子
１６３ａ 容量素子
１６３ｂ 容量素子
１６４ 容量素子
１６５ トランジスタ
１６６ トランジスタ
４００ａ 基板
４００ｂ 基板
４００ｃ 基板
４０１ａ 導電層
４０１ｂ 導電層
４０１ｃ 導電層
４０２ａ 絶縁層
４０２ｂ 絶縁層
４０２ｃ 絶縁層
４０３ａ 酸化物半導体層
４０３ｂ 酸化物半導体層
４０３ｃ 酸化物半導体層
４０５ａ 導電層
４０５ｂ 導電層
４０５ｃ 導電層
４０６ａ 導電層
４０６ｂ 導電層
４０６ｃ 導電層
４０７ａ 絶縁層
４０７ｂ 絶縁層
４０８ａ 導電層
４０８ｂ 導電層
４４７ 絶縁層
５００ 基板
５０１ａ 導電層
５０１ｂ 導電層
５０１ｃ 導電層
５０１ｄ 導電層
５０１ｅ 導電層
５０１ｆ 導電層
５０１ｇ 導電層
５０１ｈ 導電層
５０１ｉ 導電層
５０１ｊ 導電層
５０１ｋ 導電層
５０２ 絶縁層
５０３ａ 半導体層
５０３ｂ 半導体層
５０３ｃ 半導体層
５０３ｄ 半導体層
５０３ｅ 半導体層
５０３ｊ 半導体層
５０４ａ 導電層
５０４ｂ 導電層
５０４ｃ 導電層
５０４ｄ 導電層
５０４ｅ 導電層
５０４ｆ 導電層
５０４ｇ 導電層
５０４ｈ 導電層
５０４ｉ 導電層
５０４ｊ 導電層
５０４ｋ 導電層
５０４ｌ 導電層
５０４ｍ 導電層
５０４ｎ 導電層
５０５ 絶縁層
５０６ 半導体層
５０６ａ 半導体層
５０６ｂ 半導体層
５０７ａ 半導体層
５０７ｂ 半導体層
５０８ 半導体層
５０８ａ 半導体層
５０８ｂ 半導体層
５０９ 絶縁層
５１０ 導電層
５１０ａ 導電層
５１０ｂ 導電層
５１０ｃ 導電層
５１２ 基板
５１３ 遮光層
５１６ 絶縁層
５１７ 導電層
５１８ 液晶層
６００ 基板
６０２ 下地絶縁層
６０６ 酸化物半導体層
６０８ ゲート絶縁層
６１０ ゲート電極
６１４ 電極
６１６ 層間絶縁層
６１８ 配線
６２０ 保護膜
７０１ 下地絶縁層
７０２ 絶縁物
７０３ａ 半導体領域
７０３ｂ 半導体領域
７０３ｃ 半導体領域
７０４ ゲート絶縁層
７０５ ゲート電極
７０６ａ 側壁絶縁物
７０６ｂ 側壁絶縁物
７０７ 絶縁物
７０８ａ ソース電極
７０８ｂ ドレイン電極
７５０ 基板
７５２ 下地絶縁層
７５４ 保護絶縁層
７５６ 酸化物半導体層
７５６ａ 高抵抗領域
７５６ｂ 低抵抗領域
７５８ ゲート絶縁層
７６０ ゲート電極
７６２ 側壁絶縁物
７６４ 電極
７６６ 層間絶縁層
７６８ 配線
８０１ 測定系
８１１ トランジスタ
８１２ トランジスタ
８１３ 容量素子
８１４ トランジスタ
８１５ トランジスタ
９００ 基板
９０１ 導電層
９０２ 絶縁層
９０３ 酸化物半導体層
９０５ 導電層
９０６ 導電層
９０７ 絶縁層
９０８ 平坦化層
９０９ 導電層
９１０ 導電層
９２７ 絶縁層
１００１ａ 筐体
１００１ｂ 筐体
１００１ｃ 筐体
１００１ｄ 筐体
１００２ａ 表示部
１００２ｂ 表示部
１００２ｃ 表示部
１００２ｄ 表示部
１００３ａ 側面
１００３ｂ 側面
１００３ｃ 側面
１００３ｄ 側面
１００４ 筐体
１００５ 表示部
１００６ 軸部
１００７ 側面
１００８ 甲板部
【特許請求の範囲】
【請求項１】
表示回路制御部、光検出回路制御部、及び画素部を含み、
前記画素部は、
前記表示回路制御部から表示選択信号が入力され、前記表示選択信号に従って前記表示回路制御部から表示データ信号が入力され、入力される表示データ信号のデータに応じた表示状態になる表示回路と、
それぞれ入射する光の照度に応じた光データを生成する複数の光検出回路と、を含み、
前記光検出回路は、
それぞれ第１の電流端子及び第２の電流端子を有し、前記第１の電流端子にＸ個の光検出リセット信号のうち一つの光検出リセット信号が入力されるＸ個（Ｘは２以上の自然数）の光電変換素子と、
それぞれソース、ドレイン、及びゲートを有し、前記ソース及び前記ドレインの一方が前記Ｘ個の光電変換素子のうち、一つの光電変換素子の第２の電流端子に電気的に接続され、前記ゲートに前記光検出回路制御部からＸ個の電荷蓄積制御信号のうち一つの電荷蓄積制御信号が入力されるＸ個の電荷蓄積制御トランジスタと、
ソース、ドレイン、及びゲートを有し、前記ソース及び前記ドレインの一方に単位電圧が入力され、前記ゲートが前記Ｘ個の電荷蓄積制御トランジスタのソース及びドレインの一方のそれぞれに電気的に接続される増幅トランジスタと、
ソース、ドレイン、及びゲートを有し、前記ソース及び前記ドレインの一方が前記増幅トランジスタの前記ソース及び前記ドレインの他方に電気的に接続され、前記ソース及び前記ドレインを介して前記光データが光データ信号として出力される出力選択トランジスタと、を備える入出力装置。
【請求項２】
表示回路制御部、光検出回路制御部、及び画素部を含み、
前記画素部は、
前記表示回路制御部から表示選択信号が入力され、前記表示選択信号に従って前記表示回路制御部から表示データ信号が入力され、入力される表示データ信号のデータに応じた表示状態になる表示回路と、
それぞれ入射する光の照度に応じた光データを生成する複数の光検出回路と、を含み、
前記光検出回路は、
それぞれ第１の電流端子及び第２の電流端子を有し、前記第１の電流端子に第１の電圧が入力されるＸ個（Ｘは２以上の自然数）の光電変換素子と、
それぞれソース、ドレイン、及びゲートを有し、前記ソース及び前記ドレインの一方が前記Ｘ個の光電変換素子のうち一つの光電変換素子の第２の電流端子に電気的に接続され、前記ゲートに前記光検出回路制御部からＸ個の電荷蓄積制御信号のうち一つの電荷蓄積制御信号が入力されるＸ個の電荷蓄積制御トランジスタと、
ソース、ドレイン、及びゲートを有し、前記ソース及び前記ドレインの一方に第２の電圧が入力され、前記ゲートが前記Ｘ個の電荷蓄積制御トランジスタのソース及びドレインの一方のそれぞれに電気的に接続される増幅トランジスタと、
ソース、ドレイン、及びゲートを有し、前記ソース及び前記ドレインの一方が前記増幅トランジスタの前記ソース及び前記ドレインの他方に電気的に接続され、前記ソース及び前記ドレインを介して前記光データが光データ信号として出力される出力選択トランジスタと、
ソース、ドレイン、及びゲートを有し、前記ソース及び前記ドレインの一方に第３の電圧が入力され、前記ソース及び前記ドレインの他方が前記増幅トランジスタの前記ゲートに電気的に接続され、前記ゲートに光検出リセット信号が入力される光検出リセットトランジスタと、を備える入出力装置。
【請求項３】
表示回路制御部、光検出回路制御部、及び画素部を含み、
前記画素部は、
前記表示回路制御部から表示選択信号が入力され、前記表示選択信号に従って前記表示回路制御部から表示データ信号が入力され、入力される表示データ信号のデータに応じた表示状態になる表示回路と、
それぞれ入射する光の照度に応じた光データを生成する複数の光検出回路と、を含み、
前記光検出回路は、
それぞれ第１の電流端子及び第２の電流端子を有し、前記第１の電流端子に第１の電圧が入力されるＸ個（Ｘは２以上の自然数）の光電変換素子と、
それぞれソース、ドレイン、及びゲートを有し、前記ソース及び前記ドレインの一方が前記Ｘ個の光電変換素子のうち一つの光電変換素子の第２の電流端子に電気的に接続され、前記ゲートに前記光検出回路制御部からＸ個の電荷蓄積制御信号のうち一つの電荷蓄積制御信号が入力されるＸ個の電荷蓄積制御トランジスタと、
ソース、ドレイン、及びゲートを有し、前記ソース及び前記ドレインの一方に第２の電圧が入力され、前記ゲートが前記Ｘ個の電荷蓄積制御トランジスタのソース及びドレインの一方のそれぞれに電気的に接続される増幅トランジスタと、
ソース、ドレイン、及びゲートを有し、前記ソース及び前記ドレインの一方にリセット電圧信号が入力され、前記ソース及び前記ドレインの他方が前記増幅トランジスタの前記ゲートに電気的に接続され、前記ゲートに光検出リセット信号が入力される光検出リセットトランジスタと、を備える入出力装置。
【請求項４】
請求項１乃至請求項３のいずれか一項において、
前記Ｘ個の電荷蓄積制御トランジスタのそれぞれは、
チャネルが形成され、キャリア濃度が１×１０１４／ｃｍ３未満である酸化物半導体層を含む入出力装置。
【請求項５】
請求項１乃至請求項４のいずれか一項において、
前記増幅トランジスタは、
チャネルが形成され、元素周期表における第１４族の半導体を含有する半導体層を含む入出力装置。
【請求項１】
表示回路制御部、光検出回路制御部、及び画素部を含み、
前記画素部は、
前記表示回路制御部から表示選択信号が入力され、前記表示選択信号に従って前記表示回路制御部から表示データ信号が入力され、入力される表示データ信号のデータに応じた表示状態になる表示回路と、
それぞれ入射する光の照度に応じた光データを生成する複数の光検出回路と、を含み、
前記光検出回路は、
それぞれ第１の電流端子及び第２の電流端子を有し、前記第１の電流端子にＸ個の光検出リセット信号のうち一つの光検出リセット信号が入力されるＸ個（Ｘは２以上の自然数）の光電変換素子と、
それぞれソース、ドレイン、及びゲートを有し、前記ソース及び前記ドレインの一方が前記Ｘ個の光電変換素子のうち、一つの光電変換素子の第２の電流端子に電気的に接続され、前記ゲートに前記光検出回路制御部からＸ個の電荷蓄積制御信号のうち一つの電荷蓄積制御信号が入力されるＸ個の電荷蓄積制御トランジスタと、
ソース、ドレイン、及びゲートを有し、前記ソース及び前記ドレインの一方に単位電圧が入力され、前記ゲートが前記Ｘ個の電荷蓄積制御トランジスタのソース及びドレインの一方のそれぞれに電気的に接続される増幅トランジスタと、
ソース、ドレイン、及びゲートを有し、前記ソース及び前記ドレインの一方が前記増幅トランジスタの前記ソース及び前記ドレインの他方に電気的に接続され、前記ソース及び前記ドレインを介して前記光データが光データ信号として出力される出力選択トランジスタと、を備える入出力装置。
【請求項２】
表示回路制御部、光検出回路制御部、及び画素部を含み、
前記画素部は、
前記表示回路制御部から表示選択信号が入力され、前記表示選択信号に従って前記表示回路制御部から表示データ信号が入力され、入力される表示データ信号のデータに応じた表示状態になる表示回路と、
それぞれ入射する光の照度に応じた光データを生成する複数の光検出回路と、を含み、
前記光検出回路は、
それぞれ第１の電流端子及び第２の電流端子を有し、前記第１の電流端子に第１の電圧が入力されるＸ個（Ｘは２以上の自然数）の光電変換素子と、
それぞれソース、ドレイン、及びゲートを有し、前記ソース及び前記ドレインの一方が前記Ｘ個の光電変換素子のうち一つの光電変換素子の第２の電流端子に電気的に接続され、前記ゲートに前記光検出回路制御部からＸ個の電荷蓄積制御信号のうち一つの電荷蓄積制御信号が入力されるＸ個の電荷蓄積制御トランジスタと、
ソース、ドレイン、及びゲートを有し、前記ソース及び前記ドレインの一方に第２の電圧が入力され、前記ゲートが前記Ｘ個の電荷蓄積制御トランジスタのソース及びドレインの一方のそれぞれに電気的に接続される増幅トランジスタと、
ソース、ドレイン、及びゲートを有し、前記ソース及び前記ドレインの一方が前記増幅トランジスタの前記ソース及び前記ドレインの他方に電気的に接続され、前記ソース及び前記ドレインを介して前記光データが光データ信号として出力される出力選択トランジスタと、
ソース、ドレイン、及びゲートを有し、前記ソース及び前記ドレインの一方に第３の電圧が入力され、前記ソース及び前記ドレインの他方が前記増幅トランジスタの前記ゲートに電気的に接続され、前記ゲートに光検出リセット信号が入力される光検出リセットトランジスタと、を備える入出力装置。
【請求項３】
表示回路制御部、光検出回路制御部、及び画素部を含み、
前記画素部は、
前記表示回路制御部から表示選択信号が入力され、前記表示選択信号に従って前記表示回路制御部から表示データ信号が入力され、入力される表示データ信号のデータに応じた表示状態になる表示回路と、
それぞれ入射する光の照度に応じた光データを生成する複数の光検出回路と、を含み、
前記光検出回路は、
それぞれ第１の電流端子及び第２の電流端子を有し、前記第１の電流端子に第１の電圧が入力されるＸ個（Ｘは２以上の自然数）の光電変換素子と、
それぞれソース、ドレイン、及びゲートを有し、前記ソース及び前記ドレインの一方が前記Ｘ個の光電変換素子のうち一つの光電変換素子の第２の電流端子に電気的に接続され、前記ゲートに前記光検出回路制御部からＸ個の電荷蓄積制御信号のうち一つの電荷蓄積制御信号が入力されるＸ個の電荷蓄積制御トランジスタと、
ソース、ドレイン、及びゲートを有し、前記ソース及び前記ドレインの一方に第２の電圧が入力され、前記ゲートが前記Ｘ個の電荷蓄積制御トランジスタのソース及びドレインの一方のそれぞれに電気的に接続される増幅トランジスタと、
ソース、ドレイン、及びゲートを有し、前記ソース及び前記ドレインの一方にリセット電圧信号が入力され、前記ソース及び前記ドレインの他方が前記増幅トランジスタの前記ゲートに電気的に接続され、前記ゲートに光検出リセット信号が入力される光検出リセットトランジスタと、を備える入出力装置。
【請求項４】
請求項１乃至請求項３のいずれか一項において、
前記Ｘ個の電荷蓄積制御トランジスタのそれぞれは、
チャネルが形成され、キャリア濃度が１×１０１４／ｃｍ３未満である酸化物半導体層を含む入出力装置。
【請求項５】
請求項１乃至請求項４のいずれか一項において、
前記増幅トランジスタは、
チャネルが形成され、元素周期表における第１４族の半導体を含有する半導体層を含む入出力装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図１９】
【図２０】
【公開番号】特開２０１２−２５６００９（Ｐ２０１２−２５６００９Ａ）
【公開日】平成２４年１２月２７日（２０１２．１２．２７）
【国際特許分類】
【出願番号】特願２０１１−１８２２１８（Ｐ２０１１−１８２２１８）
【出願日】平成２３年８月２４日（２０１１．８．２４）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２４年１２月２７日（２０１２．１２．２７）
【国際特許分類】
【出願日】平成２３年８月２４日（２０１１．８．２４）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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