入力抵抗が改善され、コモンモード制御された増幅器
第１出力（Ｖｏ−）を規定し、第１入力端子（３３０Ａ）に結合されるゲートを各トランジスタ（３１５Ａ、３２０Ａ）が有する第１対のトランジスタ（３０５Ａ）、第２出力（Ｖｏ＋）を規定し、第２入力端子（３３０Ｂ）に結合されるゲートを各トランジスタ（３１５Ｂ、３２０Ｂ）が有する第２対のトランジスタ（３０５Ｂ）、第２出力端子（３１０Ｂ）に及び第１対のトランジスタの第１トランジスタ（３１５Ａ）のゲートに結合される第１キャパシタ（３５０Ａ）、第２出力端子（３１０Ｂ）に及び第１対の第２トランジスタ（３２０Ａ）のゲートに結合される第２キャパシタ（３５５Ａ）、第１出力端子（３１０Ａ）に及び第２対の第３トランジスタ（３１５Ｂ）のゲートに結合される第３キャパシタ（３５０Ｂ）、及び第１出力端子（３１０Ａ）に及び第２対の第４トランジスタ（３２０Ｂ）のゲートに結合される第４キャパシタ（３５５Ｂ）を含む増幅器（２３０）。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示の実施例は、増幅器を含む回路に関し、さらに、コモンモード電圧を制御するための方法に関連する。
【背景技術】
【０００２】
無線周波数（ＲＦ）増幅器は、幾つかのアプリケーション、例えば無線受信器アプリケーションにおいて、ＲＦ信号を増幅するために用いられるデバイスである。ＲＦ増幅器は、例えば低雑音増幅器（ＬＮＡ）などの入力回路と、ミキサーとの間に結合されて、ミキサーがＬＮＡに負荷をかけないようにする。
【０００３】
一例のＲＦ増幅器１００、後述ではこれを増幅器１００と呼ぶ、を図１（先行技術）で説明する。ＬＮＡの出力（Ｖｉｎ＋及びＶｉｎ−）は、キャパシタ、例えばそれぞれ、キャパシタ１２５（Ｃａｃ）、キャパシタ１３０（Ｃａｃ）、キャパシタ１３５（Ｃａｃ）、及びキャパシタ１４０（Ｃａｃ）、を介して、トランジスタ１０５、トランジスタ１１０、トランジスタ１１５、及びトランジスタ１２０のゲートに結合される。増幅器１００がＬＮＡに負荷をかけないように、かつ、品質係数を低下させないためには、増幅器１００は特定の入力抵抗を必要とする。数式１は増幅器１００の入力抵抗を示す。
【数１】
ここで、ｇｍは増幅器１００の相互コンダクタンスであり、Ｚｏは負荷１４５のインピーダンスであり、ｓは複素周波数を表し、ｓ＝ｊ×２×π×ｆで求めることができ、ここで、ｆは周波数であり、Ｃｐ（Ｃｐｐ＋Ｃｐｎ）は、トランジスタ１０５及びトランジスタ１１０の、或いは、トランジスタ１１５及びトランジスタ１２０の等価寄生容量である。
【０００４】
トランジスタ１０５及びトランジスタ１１０の寄生容量は、寄生キャパシタ１５０（Ｃｐｐ）及び寄生キャパシタ１５５（Ｃｐｎ）として表す。トランジスタ１１５及びトランジスタ１２０の寄生容量は、寄生キャパシタ１６０（Ｃｐｐ）及び寄生キャパシタ１６５（Ｃｐｎ）として表す。負荷１４５の存在下で、寄生容量は増幅器１００の入力抵抗を劣化させる。入力（Ｖｉｎ＋及びＶｉｎ−）から出力（Ｖｏ＋及びＶｏ−）への位相遅延が１８０度ずれると、増幅器１００の入力抵抗も劣化する。入力抵抗の劣化は、ＬＮＡに負荷をかけ、ＬＮＡの利得、周波数選択性、及び騒音性能に影響を及ぼす。
【０００５】
上記検討事項を考慮すると、ＬＮＡに負荷をかけないようにすることが求められている。また、線形性を改善するため、増幅器１００の出力に関連するコモンモード電圧を所望の範囲内に維持することも求められている。
【発明の概要】
【０００６】
例示の増幅器の形式の一実施例は、第１の出力を規定する第１の対のトランジスタを含む。前記第１の対のトランジスタの各トランジスタは、第１の入力端子に結合されるゲートを有する。この増幅器は更に、第２の出力を規定する第２の対のトランジスタを含む。前記第２の対のトランジスタの各トランジスタは、第２の入力端子に結合されるゲートを有する。この増幅器は更に、前記第１の入力端子の入力抵抗の劣化を最小化する第１の対のキャパシタと、前記第２の入力端子の入力抵抗の劣化を最小化する第２の対のキャパシタを含む。前記第１の対のキャパシタの第１のキャパシタは、第２の出力端子に及び前記第１の対のトランジスタの第１のトランジスタのゲートに結合される。前記第１の対のキャパシタの第２のキャパシタは、前記第２の出力端子に及び前記第１の対のトランジスタの第２のトランジスタのゲートに結合される。前記第２の対のキャパシタの第３のキャパシタは、第１の出力端子に及び前記第２の対のトランジスタの第３のトランジスタのゲートに結合される。前記第２の対のキャパシタの第４のキャパシタは、前記第１の出力端子に及び前記第２の対のトランジスタの第４のトランジスタのゲートに結合される。
【０００７】
回路の出力に関連するコモンモード電圧を制御するための制御回路の一例は、コモンモード電圧を参照電圧と比較するため前記回路に結合されるコンパレータを含む。前記コンパレータにデジタル・アナログ・コンバータ（ＤＡＣ）が結合される。前記ＤＡＣは、コンパレータ出力の遷移に応答して、前記ＤＡＣをこの遷移に対応する設定に構成する。前記回路及び前記ＤＡＣにバイアス（biasing）要素が結合される。バイアス要素は、前記設定に基づいて前記回路にバイアスをかけることができ、それにより、コモンモード電圧を制御する。
【０００８】
回路のコモンモード電圧を制御するための方法の一例は、コモンモード電圧を参照電圧と比較することを含む。この方法は更に、デジタル・アナログ・コンバータ（ＤＡＣ）をこの比較に基づいた設定に構成することを含む。この方法は更に、この設定に基づいて前記回路にバイアスをかけることを含む。
【図面の簡単な説明】
【０００９】
【図１】図１は先行技術に従った増幅器を示す。
【００１０】
【図２】図２は一実施例に従った環境を示す。
【００１１】
【図３】図３は一実施例に従った増幅器を示す。
【００１２】
【図４】図４は、一実施例に従って、或る回路の出力に関連するコモンモード電圧を制御するための制御回路を示す。
【００１３】
【図５】図５は一実施例に従った二段増幅器の等価回路を示す。
【００１４】
【図６】図６は、一実施例に従って、入力抵抗に対する等価寄生容量の影響が低減されることを示す一例である。
【００１５】
【図７】図７は、一実施例に従って、入力抵抗に対する等価補正静電容量の影響が強まることを示す一例である。
【００１６】
【図８】図８は、一実施例に従って、入力回路の負荷を制御するための方法を説明するフローチャートである。
【００１７】
【図９】図９は、一実施例に従って、回路のコモンモード電圧を制御するための方法を説明するフローチャートである。
【発明を実施するための形態】
【００１８】
図２は、例えば無線受信器などの環境２００を図示する。環境２００は、入力回路２０５、増幅器２３０、ミキサー２３５、フィルタ２４０、アナログ・デジタル・コンバータ（ＡＤＣ）２４５、及びデジタル・ブロック２５０を含む。入力回路２０５は、低雑音増幅器（ＬＮＡ）２１０とチューニング回路２１５を含み得る。チューニング回路２１５は、ＬＮＡ２１０の出力に結合され、並列接続で結合されるインダクタ２２０及びキャパシタ２２５を含む。チューニング回路２１５は、帯域内信号に電圧利得を供給し、帯域外信号を排除する。例えばＲＦ増幅器などの増幅器２３０は、入力回路２０５とミキサー２３５との間に結合されて、入力回路２０５の負荷を防止する。ミキサー２３５は、発振器クロックから及び増幅器２３０からの入力を乗算して、出力信号を供給する乗算ミキサーであってよい。ミキサー２３５からの出力信号は更にフィルタ２４０に送られる。フィルタ２４０は、この出力信号を中間周波数信号に変換する中間周波数フィルタであってよい。この中間周波数信号はＡＤＣ２４５に供給され、ＡＤＣ２４５はこの中間周波数信号をデジタル出力に変換する。デジタル・ブロック２５０は、このデジタル出力を受信し、種々のオペレーションを実行する。デジタル・ブロック２５０はクロック回路及びカウンタを含み得る。デジタル・ブロック２５０は、増幅器２３０にも結合され、入力を受信し、増幅器２３０のコモンモード電圧を制御するための出力を供給する。
【００１９】
幾つかの実施例において、入力回路２０５は、増幅器２３０への入力を供給する多段増幅器回路の幾つかの段の１段であってよい。その場合、増幅器２３０を多段増幅器回路の出力段増幅器と呼ぶことができ、入力回路２０５及び増幅器２３０を共に多段増幅器回路と呼ぶこともできる。
【００２０】
入力回路２０５は、差動出力を増幅器２３０に供給することができる。入力回路２０５の差動出力を、増幅器２３０への入力と呼ぶことができる。増幅器２３０はこの入力を増幅し、入力回路２０５の負荷を低減させる。増幅器２３０が入力回路２０５に負荷をかけないようにするため、かつ、品質係数を低下させないようにするため、増幅器２３０は高い入力抵抗を有する必要がある。
【００２１】
図３を参照すると、増幅器２３０は、第１の対のトランジスタ３０５Ａを含む。第１の対のトランジスタ３０５Ａは、入力（Ｖｉｎ＋）に応答して第１の出力端子３１０Ａの第１の出力（Ｖｏ−）を規定する。第１の対のトランジスタ３０５Ａは、第１のトランジスタ３１５Ａと第２のトランジスタ３２０Ａを含む。トランジスタ３１５Ａは、バイアス回路３２５に及びキャパシタ３３５Ａ（Ｃａｃ）を介して第１の入力端子３３０Ａに結合されるゲート、電源（ＶＣＣ）に結合されるソース（Ｓ）、トランジスタ３２０Ａのドレイン（Ｄ）に結合されるドレイン（Ｄ）を有する。トランジスタ３２０Ａは、バイアス回路３２５に及びキャパシタ３３５Ｂ（Ｃａｃ）を介して入力端子３３０Ａに結合されるゲート、及び接地（ＧＮＤ）に結合されるソース（Ｓ）を有する。トランジスタ３１５Ａ及びトランジスタ３２０Ａの寄生容量は、寄生キャパシタ３４０Ａ（Ｃｐｐ）及び寄生キャパシタ３４５Ａ（Ｃｐｎ）で表す。
【００２２】
増幅器２３０は更に、第２の対のトランジスタ３０５Ｂを含む。第２の対のトランジスタ３０５Ｂは、入力（Ｖｉｎ−）に応答して第２の出力端子３１０Ｂの第２の出力（Ｖｏ＋）を規定する。第２の対のトランジスタ３０５Ｂは、第３のトランジスタ３１５Ｂと、後述ではトランジスタ３２０Ｂと呼ぶ第４のトランジスタ３２０Ｂを含む。トランジスタ３１５Ｂは、バイアス回路３２５に及びキャパシタ３３５Ｃ（Ｃａｃ）を介して第２の入力端子３３０Ｂに結合されるゲート、電源（ＶＣＣ）に結合されるソース、及びトランジスタ３２０Ｂのドレインに結合されるドレインを有する。トランジスタ３２０Ｂは、バイアス回路３２５に及びキャパシタ３３５Ｄ（Ｃａｃ）を介して入力端子３３０Ｂに結合されるゲート、及び接地（ＧＮＤ）に結合されるソースを有する。トランジスタ３１５Ｂ及びトランジスタ３２０Ｂの寄生容量は、寄生キャパシタ３４０Ｂ（Ｃｐｐ）及び寄生キャパシタ３４５Ｂ（Ｃｐｎ）で表す。
【００２３】
増幅器２３０は更に、入力端子３３０Ａの入力抵抗の劣化を最小化する第１の対のキャパシタを含む。第１の対のキャパシタは、後述ではキャパシタ３５０Ａと呼ぶ第１のキャパシタ３５０Ａ（Ｃｐｃ）と、後述ではキャパシタ３５５Ａと呼ぶ第２のキャパシタ３５５Ａ（Ｃｎｃ）を含む。キャパシタ３５０Ａの１つの端子（陰極）はトランジスタ３１５Ａのゲートに結合され、他方の端子（陽極）はトランジスタ３１５Ｂのドレインに結合される。キャパシタ３５５Ａの１つの端子（陰極）はトランジスタ３２０Ａのゲートに結合され、他方の端子（陽極）はトランジスタ３２０Ｂのドレインに結合される。
【００２４】
増幅器２３０は更に、入力端子３３０Ｂの入力抵抗の劣化を最小化する第２の対のキャパシタを含む。第２の対のキャパシタは、後述ではキャパシタ３５０Ｂと呼ぶ第３のキャパシタ３５０Ｂ（Ｃｐｃ）と、後述ではキャパシタ３５５Ｂと呼ぶ第４のキャパシタ３５５Ｂ（Ｃｎｃ）を含む。キャパシタ３５０Ｂの１つの端子（陰極）はトランジスタ３１５Ａのドレインに結合され、他方の端子（陽極）はトランジスタ３１５Ｂのゲートに結合される。キャパシタ３５５Ｂの１つの端子（陰極）はトランジスタ３２０Ａのドレインに結合され、他方の端子（陽極）はトランジスタ３２０Ｂのゲートに結合される。
【００２５】
増幅器２３０はバイアス回路３２５を含む。バイアス回路３２５は、一対のダイオードと、これらのダイオードに結合される一対の電流源を含み得る。これらのダイオードはトランジスタ・ベースのダイオードであってよい。
【００２６】
前記電流源は、前記第１の出力（Ｖｏ−）及び前記第２の出力（Ｖｏ＋）に関連するコモンモード電圧を制御する少なくとも１つのデジタル・アナログ・コンバータ（ＤＡＣ）を含み得る。コモンモード電圧（［（Ｖｏ＋）＋（Ｖｏ−）］／２）は、前記第１の出力及び前記第２の出力の平均として求めることができる。
【００２７】
増幅器２３０は更に、出力端子３１０Ａ及び出力端子３１０Ｂに結合されるコンパレータを含む。このコンパレータはコモンモード電圧を参照電圧と比較する。
【００２８】
増幅器２３０は、出力端子３１０Ａ及び出力端子３１０Ｂを介して負荷３６０（Ｚｏ）に結合され得る。
【００２９】
幾つかの実施例において、キャパシタ３５０Ａ、キャパシタ３５５Ａ、キャパシタ３５０Ｂ、及びキャパシタ３５５Ｂは、サイズ及び静電容量が同一であってもよい。キャパシタ３３５Ａ、キャパシタ３３５Ｂ、キャパシタ３３５Ｃ、及びキャパシタ３３５Ｄは、交流（ＡＣ）結合キャパシタであってもよく、同一であってもよい。
【００３０】
幾つかの実施例において、キャパシタ（４個のキャパシタ）の組み合わせは、これらのキャパシタの補正静電容量が所定の基準を満たすように選択され得る。例えば１つの側面において、キャパシタ３５０Ａ及びキャパシタ３５５Ａの補正静電容量の比（Ｃｐｃ／Ｃｎｃ）は、寄生キャパシタ３４０Ａ及び寄生キャパシタ３４５Ａの静電容量の比（Ｃｐｐ／Ｃｐｎ）と同等である。同様に、キャパシタ３５０Ｂ及びキャパシタ３５５Ｂの補正静電容量の比は、寄生キャパシタ３４０Ｂ及び寄生キャパシタ３４５Ｂの静電容量の比と同等である。
【００３１】
幾つかの実施例において、トランジスタ３１５Ａ及びトランジスタ３１５Ｂは、正の金属酸化物半導体（ＰＭＯＳ）型トランジスタを含み、トランジスタ３２０Ａ及びトランジスタ３２０Ｂは、負の金属酸化物半導体（ＮＭＯＳ）型トランジスタを含む。
【００３２】
増幅器２３０の入力抵抗をエンハンスすることにより入力回路の負荷を防止するための増幅器２３０の働きを下記のように説明する。バイアス回路３２５を用いて、トランジスタ３１５Ａ、トランジスタ３２０Ａ、トランジスタ３１５Ｂ、及びトランジスタ３２０Ｂにバイアスがかけられる。入力端子３３０Ａは、キャパシタ３３５Ａを介してトランジスタ３１５Ａのゲートへ及びキャパシタ３３５Ｂを介してトランジスタ３２０Ａのゲートへ、正の入力電圧信号を供給する。トランジスタ３１５Ａ及びトランジスタ３２０Ａはアクティブである。同様に、入力端子３３０Ｂは、キャパシタ３３５Ｃを介してトランジスタ３１５Ｂのゲートへ及びキャパシタ３３５Ｄを介してトランジスタ３２０Ｂのゲートへ、負の入力電圧信号を供給する。トランジスタ３１５Ｂ及びトランジスタ３２０Ｂはアクティブとなる。これらの正の入力電圧信号及び負の入力電圧信号は、入力回路２０５から送信されるＡＣ結合されたＲＦ信号であってよい。
【００３３】
トランジスタ３１５Ａの寄生キャパシタ３４０Ａに対応する第１の電流は、入力端子３３０Ａから、キャパシタ３３５Ａ、トランジスタ３１５Ａのゲート、及び寄生キャパシタ３４０Ａを介して、出力端子３１０Ａに向かって流れる。トランジスタ３２０Ａの寄生キャパシタ３４５Ａに対応する第２の電流は、入力端子３３０Ａから、キャパシタ３３５Ｂ、トランジスタ３２０Ａのゲート、及び寄生キャパシタ３４５Ａを介して、出力端子３１０Ａに向かって流れる。トランジスタ３１５Ｂの寄生キャパシタ３４０Ｂに対応する第３の電流は、入力端子３３０Ｂから、キャパシタ３３５Ｃ、トランジスタ３１５Ｂのゲート、及び寄生キャパシタ３４０Ｂを介して、出力端子３１０Ｂに向かって流れる。トランジスタ３２０Ｂの寄生キャパシタ３４５Ｂに対応する第４の電流は、入力端子３３０Ｂから、キャパシタ３３５Ｄ、トランジスタ３２０Ｂのゲート、及び寄生キャパシタ３４５Ｂを介して、出力端子３１０Ｂに向かって流れる。各トランジスタの寄生容量は、増幅器２３０の性能を劣化させる。前記第１の対のキャパシタは、補正電流の経路を規定する。この補正電流は、前記第１の対のトランジスタ３０５Ａの対応する寄生容量に因り流れる電流と大きさが等しく極性が反対である。一例において、キャパシタ３５０Ａは、寄生キャパシタ３４０Ａを介して流れる前記第１の電流と大きさが同じであり極性が反対である、第１の補正電流の経路を規定する。前記第１の補正電流は、出力端子３１０Ｂから、キャパシタ３５０Ａ、及びトランジスタ３１５Ａのゲートを流れて、前記第１の電流に因る性能劣化を低減させる。別の例において、キャパシタ３５５Ａは、寄生キャパシタ３４５Ａを介して流れる前記第２の電流と大きさが同じであり極性が反対である、第２の補正電流の経路を規定する。前記第２の補正電流は、出力端子３１０Ｂから、キャパシタ３５５Ａ、及びトランジスタ３２０Ａのゲートを流れて、前記第２の電流に因る性能劣化を低減させる。前記第２の対のキャパシタは、補正電流の経路を規定する。これらの補正電流は、前記第２の対のトランジスタ３０５Ｂの対応する寄生容量を介して流れる電流と大きさが同じであり極性が反対である。一例において、キャパシタ３５０Ｂは、寄生キャパシタ３４０Ｂを介して流れる前記第３の電流と大きさが同じであり極性が反対である、第３の補正電流の経路を規定する。前記第３の補正電流は、出力端子３１０Ａから、キャパシタ３５０Ｂ、及びトランジスタ３１５Ｂのゲートを流れて、前記第３の電流に因る性能劣化を低減させる。別の例において、キャパシタ３５５Ｂは、寄生キャパシタ３４５Ｂを介して流れる前記第４の電流と大きさが同じであり極性が反対である、第４の補正電流の経路を規定する。前記第４の補正電流は、出力端子３１０Ａから、キャパシタ３５５Ｂ、及びトランジスタ３２０Ｂのゲートを流れて、前記第４の電流に因る性能劣化を低減させる。
【００３４】
入力抵抗Ｒｉｎは、等価補正静電容量（Ｃｃ）によってエンハンスされ、下記の数式２によって求められる。
【数２】
ここで、ｇｍは増幅器２３０の相互コンダクタンスであり、Ｚｏは負荷３６０のインピーダンスであり、Ｃｐ（Ｃｐｐ＋Ｃｐｎ）は、トランジスタ３１５Ａ及びトランジスタ３２０Ａ、又はトランジスタ１１５及びトランジスタ１２０のいずれかの等価寄生容量であり、Ｃｃ（Ｃｐｃ＋Ｃｎｃ）は、キャパシタ３５０Ａ及びキャパシタ３５５Ａ、又はキャパシタ３５０Ｂ及びキャパシタ３５５Ｂのいずれかの等価補正静電容量であり、ｓは複素周波数を表し、ｓ＝ｊ×２×π×ｆで求めることができ、ここで、ｆは周波数である。入力抵抗をエンハンスすることは、入力端子３３０Ａ及び入力端子３３０Ｂの入力抵抗の劣化の最小化又は防止であるということもできる。
【００３５】
幾つかの実施例において、バイアス回路３２５が、コモンモード電圧を制御するためのＤＡＣを含む場合、このバイアス回路を制御回路と呼ぶこともできる。この制御回路について図４で説明する。
【００３６】
図４を参照すると、制御回路は、例えば増幅器２３０などの或る回路の、例えば出力端子３１０Ａ及び出力端子３１０Ｂなどの出力端子に結合される回路４１０を含む。トランジスタ３１５Ａ及びトランジスタ３２０Ａは、出力端子３１０Ａの第１の出力（Ｖｏ−）を規定する。同様に、トランジスタ３１５Ｂ及びトランジスタ３２０Ｂが、出力端子３１０Ｂの第２の出力（Ｖｏ＋）を規定する。回路４１０はコンパレータ４１５に結合される。コンパレータ４１５はクロック４２０に結合される。クロック４２０はカウンタ４２５に結合され、このカウンタ４２５は、例えばデジタル・アナログ・コンバータ（ＤＡＣ）４３０など、電流源に結合される。ＤＡＣ４３０は、一つ又は複数のスイッチ、例えば、スイッチ４５５Ａ、スイッチ４５５Ｂ、スイッチ４５５Ｃ、スイッチ４５５Ｄ、スイッチ４５５Ｅ、及びスイッチ４５５Ｆを含む。ＤＡＣ４３０は更に、例えばトランジスタ・ダイオードなどのダイオード４４５に結合されるドレイン、及び対応するスイッチに結合されるソースを有する、一つ又は複数のトランジスタ、例えば、トランジスタ４６０Ａ、トランジスタ４６０Ｂ、トランジスタ４６０Ｃ、トランジスタ４６０Ｄ、トランジスタ４６０Ｅ、及びトランジスタ４６０Ｆを含み、例えば、トランジスタ４６０Ｆのソースはスイッチ４５５Ｆに結合される。ダイオード４４５は、抵抗４５０Ｂを介してトランジスタ３２０Ａのゲートに結合されるゲートと接地（ＧＮＤ）に結合されるソースを有する。例えば、トランジスタ・ダイオードなどのダイオード４４０は、抵抗４５０Ａを介してトランジスタ３１５Ａのゲートに結合されるゲートと、電源（ＶＣＣ）に結合されるソースを有する。ダイオード４４０のドレインと接地との間に電流源４３５が結合される。
【００３７】
幾つかの実施例において、前記制御回路は、回路４１０、コンパレータ４１５、クロック４２０、カウンタ４２５、ＤＡＣ４３０、ダイオード４４５、ダイオード４４０、電流源４３５、抵抗４５０Ａ、及び抵抗４５０Ｂを含む。幾つかの実施例において、回路４１０は、例えば複数の抵抗など、一つ又は複数の受動要素を含む。幾つかの実施例において、バイアス要素と呼ぶこともあるダイオード４４５はＮＭＯＳ型トランジスタであり、ダイオード４４０はＰＭＯＳ型トランジスタである。
【００３８】
回路４１０は、第１の出力と第２の出力を平均することによりコモンモード電圧を決定する。コンパレータ４１５は、このコモンモード電圧を参照電圧と比較する。コンパレータ４１５は、この比較に基づいてコンパレータ出力をクロック４２０へ供給する。コモンモード電圧が参照電圧を交差するとき、コンパレータ出力は遷移を含む。クロック４２０は、クロック入力（ＩＮＰＵＴ ＣＬＫ）とコンパレータ出力を受信し、カウンタ４２５へクロック信号（ＣＯＵＮＴＥＲ ＣＬＫ）を生成する。カウンタ４２５は、前述のスイッチを制御することによってクロック信号に応答したＤＡＣ４３０の構成を可能にする。これらのスイッチは１つずつ閉じられ、コンパレータ出力はカウンタ４２５を用いて観測される。カウンタ４２５は、リセット・ピン（ＲＳＴ）を用いてリセットされ得る。これらのスイッチは、ＤＡＣ４３０内の電流の流れを制御し、この電流の流れがトランジスタ３２０Ａのバイアスを制御する。ＤＡＣ４３０は、ダイオード４４５と関連して、トランジスタ３２０Ａのオペレーションの開始時間のずれを防ぎ、さらに、トランジスタ３１５Ａのオペレーションの開始時間のずれにより生じるコモンモード電圧の変動にも対応する。カウンタ４２５は、ＤＡＣ４３０をコンパレータ出力が遷移を含むとき存在する或る設定に構成する。
【００３９】
幾つかの実施例において、ＤＡＣ４３０は６ビットＤＡＣである。幾つかの実施例において、電流源４３５は、トランジスタ３１５Ａにバイアスをかけるために用いられる定電流源である。
【００４０】
前記制御回路は、トランジスタ３２０Ａ及びトランジスタ３１５Ａに関連して説明されていることに注意されたい。同様の又は異なる制御回路をトランジスタ３２０Ｂ及びトランジスタ３１５Ｂに用いることが可能である。
【００４１】
図５は二段増幅器の等価回路を図示する。この二段増幅器は、相互コンダクタンスｇｍ１を有する入力段内の増幅器５０５と、出力段内の相互コンダクタンスｇｍ２を有する増幅器２３０を含む。増幅器５０５は、インダクタ５１５及びキャパシタ５２０の並列接続である、チューニング回路５１０に結合される。増幅器５０５は、増幅された出力を入力として増幅器２３０へ供給する。出力段内の増幅器２３０の等価寄生容量（Ｃｐ）に因る電流の存在は、入力抵抗（Ｒｉｎ）をエンハンスすることにより、等価補正静電容量（Ｃｃ）に因る補正電流によって無効とされる。Ｒｉｎのエンハンスにより、増幅器２３０の周波数選択性と利得が改善される。
【００４２】
図６は、先行技術と比較して、入力抵抗（Ｒｉｎ）に対する等価寄生容量（Ｃｐ）の影響が低減されることを示す一例である。Ｘ軸は、１０フェムトファラド（ｆＦ）から１００ｆＦまでの等価寄生容量の変動を表す。Ｙ軸は、０キロオームから７０キロオームまでの入力抵抗の変動を表す。波形６０５は２．５ギガヘルツ（ＧＨｚ）での入力抵抗に対応し、波形６１０は増幅器２３０の５ＧＨｚでの入力抵抗に対応する。増幅器２３０の入力抵抗は、入力回路２０５の利得をエンハンスする。波形６１５は２．５ＧＨｚでの入力抵抗に対応し、波形６２０は先行技術の５ＧＨｚでの入力抵抗Ｒｉｎに対応する。Ｃｐの或る所定の値に対し、波形６０５に対応する入力抵抗は、波形６１５に対応する入力抵抗に較べて高い。同様に、Ｃｐの前記所定の値に対し、波形６１０に対応する入力抵抗は、波形６２０に対応する入力抵抗に較べて高い。
【００４３】
図７は、一例の性能範囲について、入力抵抗（Ｒｉｎ）に対する等価補正静電容量（Ｃｃ）の影響が強まることを示す一例である。X軸は、等価補正静電容量の、要求される値から−１０％又は＋１０％までの変動を表す。要求される値は、等価寄生容量にほぼ等しくてよい。波形７０５は、等価補正静電容量の変化に対応する入力抵抗の変動に対応する。入力抵抗の増加は、等価補正静電容量の増加に正比例する。
【００４４】
図８は、例えば低雑音増幅器などの入力回路の負荷を制御するための方法を説明するフローチャートである。この制御により、所望の利得の達成が促進され、周波数選択性及び騒音性能が改善される。入力回路の負荷は、この入力回路の出力に結合される、例えば無線周波数（ＲＦ）増幅器などの増幅器を用いて制御することができる。この増幅器は、後述では前記第１の対と呼ぶ第１の対のトランジスタと、後述では前記第２の対と呼ぶ第２の対のトランジスタを含む。
【００４５】
工程８０５において、前記第１の対のトランジスタに交差して第１の対のキャパシタが結合され、前記第２の対のトランジスタに交差して第２の対のキャパシタが結合される。前記第１の対のトランジスタは正の入力に応答して第１の出力を規定する。前記第２の対のトランジスタは、負の入力に応答して第２の出力を規定する。各トランジスタのゲートとドレインの間の寄生容量が或る電流を生成し、この電流が前記増幅器の入力抵抗を劣化させる。
【００４６】
工程８１０において、前記第１の対のキャパシタ及び前記第２の対のキャパシタを用いて補正電流が生成される。前記増幅器の入力抵抗の劣化を低減するため、この補正電流が生成される。この補正電流は、前記第１の出力及び前記第２の出力に関連し、それぞれのキャパシタを介して流れる。
【００４７】
工程８１５において、前記補正電流を用いて電流が低減される。前記補正電流は、対応する寄生容量に因る電流と等しく極性が反対であってよい。
【００４８】
前記補正電流は、前記寄生容量の影響を低減し、入力抵抗を増加させる。入力抵抗の増加は、前記増幅器の利得を改善し、入力回路の負荷を防ぐ。
【００４９】
図９は、回路のコモンモード電圧を制御するための方法を図示する。例えば増幅器などのこの回路は、二対のトランジスタ、例えば、後述では前記第１の対と呼ぶ第１の対のトランジスタと、後述では前記第２の対と呼ぶ第２の対のトランジスタ、を含む。前記第１の対は第１の出力を規定し、前記第２の対は第２の出力を規定する。前記コモンモード電圧は、前記第１の出力及び前記第２の出力の平均として規定されてもよい。
【００５０】
工程９０５において、前記コモンモード電圧が参照電圧と比較される。コモンモード電圧を参照電圧と比較するためにコンパレータが用いられてもよい。前記参照電圧は、電源の大きさの半分に等しくてよい。
【００５１】
工程９１０において、例えば前記ＤＡＣ４３０などの、デジタル・アナログ・コンバータ（ＤＡＣ）が、前述の比較に基づいた設定に構成される。この設定は、前記コモンモード電圧に因る前記参照電圧の交差に対応する。この交差は、例えば、前記コンパレータを用いることにより判定されてもよい。コンパレータ出力での遷移がこの交差を示すこともできる。
【００５２】
一実施例において、前記ＤＡＣの構成を可能にするため、クロック及びカウンタを含むデジタル・ブロックが組み合わせて用いられる。
【００５３】
別の実施例において、前記ＤＡＣを構成するためにソフトウェア又はファームウェアが用いられてもよい。
【００５４】
工程９１５において、前記設定に基づいて前記回路にバイアスがかけられる。前記ＤＡＣは、設定された後、前記コモンモード電圧を制御するため前記回路にバイアスをかけるために用いられる。前記ＤＡＣの構成は、前記ＤＡＣを介する電流の制御と、前記第１の対及び前記第２の対のバイアスを助ける。このバイアスはその後、前記ＤＡＣへの入力を制御することによって前記コモンモード電圧を制御する。
【００５５】
例示の実施例の文脈で説明したような特徴又は工程のすべて又はその幾つかを有する例示の実施例の文脈で説明した１つ又はそれ以上の特徴又は工程の異なる組み合わせを有する実施例も、本明細書に包含されることも意図している。当業者であれば、他の多くの実施例及び変形も特許請求の範囲に包含されることが理解されるであろう。
【技術分野】
【０００１】
本開示の実施例は、増幅器を含む回路に関し、さらに、コモンモード電圧を制御するための方法に関連する。
【背景技術】
【０００２】
無線周波数（ＲＦ）増幅器は、幾つかのアプリケーション、例えば無線受信器アプリケーションにおいて、ＲＦ信号を増幅するために用いられるデバイスである。ＲＦ増幅器は、例えば低雑音増幅器（ＬＮＡ）などの入力回路と、ミキサーとの間に結合されて、ミキサーがＬＮＡに負荷をかけないようにする。
【０００３】
一例のＲＦ増幅器１００、後述ではこれを増幅器１００と呼ぶ、を図１（先行技術）で説明する。ＬＮＡの出力（Ｖｉｎ＋及びＶｉｎ−）は、キャパシタ、例えばそれぞれ、キャパシタ１２５（Ｃａｃ）、キャパシタ１３０（Ｃａｃ）、キャパシタ１３５（Ｃａｃ）、及びキャパシタ１４０（Ｃａｃ）、を介して、トランジスタ１０５、トランジスタ１１０、トランジスタ１１５、及びトランジスタ１２０のゲートに結合される。増幅器１００がＬＮＡに負荷をかけないように、かつ、品質係数を低下させないためには、増幅器１００は特定の入力抵抗を必要とする。数式１は増幅器１００の入力抵抗を示す。
【数１】
ここで、ｇｍは増幅器１００の相互コンダクタンスであり、Ｚｏは負荷１４５のインピーダンスであり、ｓは複素周波数を表し、ｓ＝ｊ×２×π×ｆで求めることができ、ここで、ｆは周波数であり、Ｃｐ（Ｃｐｐ＋Ｃｐｎ）は、トランジスタ１０５及びトランジスタ１１０の、或いは、トランジスタ１１５及びトランジスタ１２０の等価寄生容量である。
【０００４】
トランジスタ１０５及びトランジスタ１１０の寄生容量は、寄生キャパシタ１５０（Ｃｐｐ）及び寄生キャパシタ１５５（Ｃｐｎ）として表す。トランジスタ１１５及びトランジスタ１２０の寄生容量は、寄生キャパシタ１６０（Ｃｐｐ）及び寄生キャパシタ１６５（Ｃｐｎ）として表す。負荷１４５の存在下で、寄生容量は増幅器１００の入力抵抗を劣化させる。入力（Ｖｉｎ＋及びＶｉｎ−）から出力（Ｖｏ＋及びＶｏ−）への位相遅延が１８０度ずれると、増幅器１００の入力抵抗も劣化する。入力抵抗の劣化は、ＬＮＡに負荷をかけ、ＬＮＡの利得、周波数選択性、及び騒音性能に影響を及ぼす。
【０００５】
上記検討事項を考慮すると、ＬＮＡに負荷をかけないようにすることが求められている。また、線形性を改善するため、増幅器１００の出力に関連するコモンモード電圧を所望の範囲内に維持することも求められている。
【発明の概要】
【０００６】
例示の増幅器の形式の一実施例は、第１の出力を規定する第１の対のトランジスタを含む。前記第１の対のトランジスタの各トランジスタは、第１の入力端子に結合されるゲートを有する。この増幅器は更に、第２の出力を規定する第２の対のトランジスタを含む。前記第２の対のトランジスタの各トランジスタは、第２の入力端子に結合されるゲートを有する。この増幅器は更に、前記第１の入力端子の入力抵抗の劣化を最小化する第１の対のキャパシタと、前記第２の入力端子の入力抵抗の劣化を最小化する第２の対のキャパシタを含む。前記第１の対のキャパシタの第１のキャパシタは、第２の出力端子に及び前記第１の対のトランジスタの第１のトランジスタのゲートに結合される。前記第１の対のキャパシタの第２のキャパシタは、前記第２の出力端子に及び前記第１の対のトランジスタの第２のトランジスタのゲートに結合される。前記第２の対のキャパシタの第３のキャパシタは、第１の出力端子に及び前記第２の対のトランジスタの第３のトランジスタのゲートに結合される。前記第２の対のキャパシタの第４のキャパシタは、前記第１の出力端子に及び前記第２の対のトランジスタの第４のトランジスタのゲートに結合される。
【０００７】
回路の出力に関連するコモンモード電圧を制御するための制御回路の一例は、コモンモード電圧を参照電圧と比較するため前記回路に結合されるコンパレータを含む。前記コンパレータにデジタル・アナログ・コンバータ（ＤＡＣ）が結合される。前記ＤＡＣは、コンパレータ出力の遷移に応答して、前記ＤＡＣをこの遷移に対応する設定に構成する。前記回路及び前記ＤＡＣにバイアス（biasing）要素が結合される。バイアス要素は、前記設定に基づいて前記回路にバイアスをかけることができ、それにより、コモンモード電圧を制御する。
【０００８】
回路のコモンモード電圧を制御するための方法の一例は、コモンモード電圧を参照電圧と比較することを含む。この方法は更に、デジタル・アナログ・コンバータ（ＤＡＣ）をこの比較に基づいた設定に構成することを含む。この方法は更に、この設定に基づいて前記回路にバイアスをかけることを含む。
【図面の簡単な説明】
【０００９】
【図１】図１は先行技術に従った増幅器を示す。
【００１０】
【図２】図２は一実施例に従った環境を示す。
【００１１】
【図３】図３は一実施例に従った増幅器を示す。
【００１２】
【図４】図４は、一実施例に従って、或る回路の出力に関連するコモンモード電圧を制御するための制御回路を示す。
【００１３】
【図５】図５は一実施例に従った二段増幅器の等価回路を示す。
【００１４】
【図６】図６は、一実施例に従って、入力抵抗に対する等価寄生容量の影響が低減されることを示す一例である。
【００１５】
【図７】図７は、一実施例に従って、入力抵抗に対する等価補正静電容量の影響が強まることを示す一例である。
【００１６】
【図８】図８は、一実施例に従って、入力回路の負荷を制御するための方法を説明するフローチャートである。
【００１７】
【図９】図９は、一実施例に従って、回路のコモンモード電圧を制御するための方法を説明するフローチャートである。
【発明を実施するための形態】
【００１８】
図２は、例えば無線受信器などの環境２００を図示する。環境２００は、入力回路２０５、増幅器２３０、ミキサー２３５、フィルタ２４０、アナログ・デジタル・コンバータ（ＡＤＣ）２４５、及びデジタル・ブロック２５０を含む。入力回路２０５は、低雑音増幅器（ＬＮＡ）２１０とチューニング回路２１５を含み得る。チューニング回路２１５は、ＬＮＡ２１０の出力に結合され、並列接続で結合されるインダクタ２２０及びキャパシタ２２５を含む。チューニング回路２１５は、帯域内信号に電圧利得を供給し、帯域外信号を排除する。例えばＲＦ増幅器などの増幅器２３０は、入力回路２０５とミキサー２３５との間に結合されて、入力回路２０５の負荷を防止する。ミキサー２３５は、発振器クロックから及び増幅器２３０からの入力を乗算して、出力信号を供給する乗算ミキサーであってよい。ミキサー２３５からの出力信号は更にフィルタ２４０に送られる。フィルタ２４０は、この出力信号を中間周波数信号に変換する中間周波数フィルタであってよい。この中間周波数信号はＡＤＣ２４５に供給され、ＡＤＣ２４５はこの中間周波数信号をデジタル出力に変換する。デジタル・ブロック２５０は、このデジタル出力を受信し、種々のオペレーションを実行する。デジタル・ブロック２５０はクロック回路及びカウンタを含み得る。デジタル・ブロック２５０は、増幅器２３０にも結合され、入力を受信し、増幅器２３０のコモンモード電圧を制御するための出力を供給する。
【００１９】
幾つかの実施例において、入力回路２０５は、増幅器２３０への入力を供給する多段増幅器回路の幾つかの段の１段であってよい。その場合、増幅器２３０を多段増幅器回路の出力段増幅器と呼ぶことができ、入力回路２０５及び増幅器２３０を共に多段増幅器回路と呼ぶこともできる。
【００２０】
入力回路２０５は、差動出力を増幅器２３０に供給することができる。入力回路２０５の差動出力を、増幅器２３０への入力と呼ぶことができる。増幅器２３０はこの入力を増幅し、入力回路２０５の負荷を低減させる。増幅器２３０が入力回路２０５に負荷をかけないようにするため、かつ、品質係数を低下させないようにするため、増幅器２３０は高い入力抵抗を有する必要がある。
【００２１】
図３を参照すると、増幅器２３０は、第１の対のトランジスタ３０５Ａを含む。第１の対のトランジスタ３０５Ａは、入力（Ｖｉｎ＋）に応答して第１の出力端子３１０Ａの第１の出力（Ｖｏ−）を規定する。第１の対のトランジスタ３０５Ａは、第１のトランジスタ３１５Ａと第２のトランジスタ３２０Ａを含む。トランジスタ３１５Ａは、バイアス回路３２５に及びキャパシタ３３５Ａ（Ｃａｃ）を介して第１の入力端子３３０Ａに結合されるゲート、電源（ＶＣＣ）に結合されるソース（Ｓ）、トランジスタ３２０Ａのドレイン（Ｄ）に結合されるドレイン（Ｄ）を有する。トランジスタ３２０Ａは、バイアス回路３２５に及びキャパシタ３３５Ｂ（Ｃａｃ）を介して入力端子３３０Ａに結合されるゲート、及び接地（ＧＮＤ）に結合されるソース（Ｓ）を有する。トランジスタ３１５Ａ及びトランジスタ３２０Ａの寄生容量は、寄生キャパシタ３４０Ａ（Ｃｐｐ）及び寄生キャパシタ３４５Ａ（Ｃｐｎ）で表す。
【００２２】
増幅器２３０は更に、第２の対のトランジスタ３０５Ｂを含む。第２の対のトランジスタ３０５Ｂは、入力（Ｖｉｎ−）に応答して第２の出力端子３１０Ｂの第２の出力（Ｖｏ＋）を規定する。第２の対のトランジスタ３０５Ｂは、第３のトランジスタ３１５Ｂと、後述ではトランジスタ３２０Ｂと呼ぶ第４のトランジスタ３２０Ｂを含む。トランジスタ３１５Ｂは、バイアス回路３２５に及びキャパシタ３３５Ｃ（Ｃａｃ）を介して第２の入力端子３３０Ｂに結合されるゲート、電源（ＶＣＣ）に結合されるソース、及びトランジスタ３２０Ｂのドレインに結合されるドレインを有する。トランジスタ３２０Ｂは、バイアス回路３２５に及びキャパシタ３３５Ｄ（Ｃａｃ）を介して入力端子３３０Ｂに結合されるゲート、及び接地（ＧＮＤ）に結合されるソースを有する。トランジスタ３１５Ｂ及びトランジスタ３２０Ｂの寄生容量は、寄生キャパシタ３４０Ｂ（Ｃｐｐ）及び寄生キャパシタ３４５Ｂ（Ｃｐｎ）で表す。
【００２３】
増幅器２３０は更に、入力端子３３０Ａの入力抵抗の劣化を最小化する第１の対のキャパシタを含む。第１の対のキャパシタは、後述ではキャパシタ３５０Ａと呼ぶ第１のキャパシタ３５０Ａ（Ｃｐｃ）と、後述ではキャパシタ３５５Ａと呼ぶ第２のキャパシタ３５５Ａ（Ｃｎｃ）を含む。キャパシタ３５０Ａの１つの端子（陰極）はトランジスタ３１５Ａのゲートに結合され、他方の端子（陽極）はトランジスタ３１５Ｂのドレインに結合される。キャパシタ３５５Ａの１つの端子（陰極）はトランジスタ３２０Ａのゲートに結合され、他方の端子（陽極）はトランジスタ３２０Ｂのドレインに結合される。
【００２４】
増幅器２３０は更に、入力端子３３０Ｂの入力抵抗の劣化を最小化する第２の対のキャパシタを含む。第２の対のキャパシタは、後述ではキャパシタ３５０Ｂと呼ぶ第３のキャパシタ３５０Ｂ（Ｃｐｃ）と、後述ではキャパシタ３５５Ｂと呼ぶ第４のキャパシタ３５５Ｂ（Ｃｎｃ）を含む。キャパシタ３５０Ｂの１つの端子（陰極）はトランジスタ３１５Ａのドレインに結合され、他方の端子（陽極）はトランジスタ３１５Ｂのゲートに結合される。キャパシタ３５５Ｂの１つの端子（陰極）はトランジスタ３２０Ａのドレインに結合され、他方の端子（陽極）はトランジスタ３２０Ｂのゲートに結合される。
【００２５】
増幅器２３０はバイアス回路３２５を含む。バイアス回路３２５は、一対のダイオードと、これらのダイオードに結合される一対の電流源を含み得る。これらのダイオードはトランジスタ・ベースのダイオードであってよい。
【００２６】
前記電流源は、前記第１の出力（Ｖｏ−）及び前記第２の出力（Ｖｏ＋）に関連するコモンモード電圧を制御する少なくとも１つのデジタル・アナログ・コンバータ（ＤＡＣ）を含み得る。コモンモード電圧（［（Ｖｏ＋）＋（Ｖｏ−）］／２）は、前記第１の出力及び前記第２の出力の平均として求めることができる。
【００２７】
増幅器２３０は更に、出力端子３１０Ａ及び出力端子３１０Ｂに結合されるコンパレータを含む。このコンパレータはコモンモード電圧を参照電圧と比較する。
【００２８】
増幅器２３０は、出力端子３１０Ａ及び出力端子３１０Ｂを介して負荷３６０（Ｚｏ）に結合され得る。
【００２９】
幾つかの実施例において、キャパシタ３５０Ａ、キャパシタ３５５Ａ、キャパシタ３５０Ｂ、及びキャパシタ３５５Ｂは、サイズ及び静電容量が同一であってもよい。キャパシタ３３５Ａ、キャパシタ３３５Ｂ、キャパシタ３３５Ｃ、及びキャパシタ３３５Ｄは、交流（ＡＣ）結合キャパシタであってもよく、同一であってもよい。
【００３０】
幾つかの実施例において、キャパシタ（４個のキャパシタ）の組み合わせは、これらのキャパシタの補正静電容量が所定の基準を満たすように選択され得る。例えば１つの側面において、キャパシタ３５０Ａ及びキャパシタ３５５Ａの補正静電容量の比（Ｃｐｃ／Ｃｎｃ）は、寄生キャパシタ３４０Ａ及び寄生キャパシタ３４５Ａの静電容量の比（Ｃｐｐ／Ｃｐｎ）と同等である。同様に、キャパシタ３５０Ｂ及びキャパシタ３５５Ｂの補正静電容量の比は、寄生キャパシタ３４０Ｂ及び寄生キャパシタ３４５Ｂの静電容量の比と同等である。
【００３１】
幾つかの実施例において、トランジスタ３１５Ａ及びトランジスタ３１５Ｂは、正の金属酸化物半導体（ＰＭＯＳ）型トランジスタを含み、トランジスタ３２０Ａ及びトランジスタ３２０Ｂは、負の金属酸化物半導体（ＮＭＯＳ）型トランジスタを含む。
【００３２】
増幅器２３０の入力抵抗をエンハンスすることにより入力回路の負荷を防止するための増幅器２３０の働きを下記のように説明する。バイアス回路３２５を用いて、トランジスタ３１５Ａ、トランジスタ３２０Ａ、トランジスタ３１５Ｂ、及びトランジスタ３２０Ｂにバイアスがかけられる。入力端子３３０Ａは、キャパシタ３３５Ａを介してトランジスタ３１５Ａのゲートへ及びキャパシタ３３５Ｂを介してトランジスタ３２０Ａのゲートへ、正の入力電圧信号を供給する。トランジスタ３１５Ａ及びトランジスタ３２０Ａはアクティブである。同様に、入力端子３３０Ｂは、キャパシタ３３５Ｃを介してトランジスタ３１５Ｂのゲートへ及びキャパシタ３３５Ｄを介してトランジスタ３２０Ｂのゲートへ、負の入力電圧信号を供給する。トランジスタ３１５Ｂ及びトランジスタ３２０Ｂはアクティブとなる。これらの正の入力電圧信号及び負の入力電圧信号は、入力回路２０５から送信されるＡＣ結合されたＲＦ信号であってよい。
【００３３】
トランジスタ３１５Ａの寄生キャパシタ３４０Ａに対応する第１の電流は、入力端子３３０Ａから、キャパシタ３３５Ａ、トランジスタ３１５Ａのゲート、及び寄生キャパシタ３４０Ａを介して、出力端子３１０Ａに向かって流れる。トランジスタ３２０Ａの寄生キャパシタ３４５Ａに対応する第２の電流は、入力端子３３０Ａから、キャパシタ３３５Ｂ、トランジスタ３２０Ａのゲート、及び寄生キャパシタ３４５Ａを介して、出力端子３１０Ａに向かって流れる。トランジスタ３１５Ｂの寄生キャパシタ３４０Ｂに対応する第３の電流は、入力端子３３０Ｂから、キャパシタ３３５Ｃ、トランジスタ３１５Ｂのゲート、及び寄生キャパシタ３４０Ｂを介して、出力端子３１０Ｂに向かって流れる。トランジスタ３２０Ｂの寄生キャパシタ３４５Ｂに対応する第４の電流は、入力端子３３０Ｂから、キャパシタ３３５Ｄ、トランジスタ３２０Ｂのゲート、及び寄生キャパシタ３４５Ｂを介して、出力端子３１０Ｂに向かって流れる。各トランジスタの寄生容量は、増幅器２３０の性能を劣化させる。前記第１の対のキャパシタは、補正電流の経路を規定する。この補正電流は、前記第１の対のトランジスタ３０５Ａの対応する寄生容量に因り流れる電流と大きさが等しく極性が反対である。一例において、キャパシタ３５０Ａは、寄生キャパシタ３４０Ａを介して流れる前記第１の電流と大きさが同じであり極性が反対である、第１の補正電流の経路を規定する。前記第１の補正電流は、出力端子３１０Ｂから、キャパシタ３５０Ａ、及びトランジスタ３１５Ａのゲートを流れて、前記第１の電流に因る性能劣化を低減させる。別の例において、キャパシタ３５５Ａは、寄生キャパシタ３４５Ａを介して流れる前記第２の電流と大きさが同じであり極性が反対である、第２の補正電流の経路を規定する。前記第２の補正電流は、出力端子３１０Ｂから、キャパシタ３５５Ａ、及びトランジスタ３２０Ａのゲートを流れて、前記第２の電流に因る性能劣化を低減させる。前記第２の対のキャパシタは、補正電流の経路を規定する。これらの補正電流は、前記第２の対のトランジスタ３０５Ｂの対応する寄生容量を介して流れる電流と大きさが同じであり極性が反対である。一例において、キャパシタ３５０Ｂは、寄生キャパシタ３４０Ｂを介して流れる前記第３の電流と大きさが同じであり極性が反対である、第３の補正電流の経路を規定する。前記第３の補正電流は、出力端子３１０Ａから、キャパシタ３５０Ｂ、及びトランジスタ３１５Ｂのゲートを流れて、前記第３の電流に因る性能劣化を低減させる。別の例において、キャパシタ３５５Ｂは、寄生キャパシタ３４５Ｂを介して流れる前記第４の電流と大きさが同じであり極性が反対である、第４の補正電流の経路を規定する。前記第４の補正電流は、出力端子３１０Ａから、キャパシタ３５５Ｂ、及びトランジスタ３２０Ｂのゲートを流れて、前記第４の電流に因る性能劣化を低減させる。
【００３４】
入力抵抗Ｒｉｎは、等価補正静電容量（Ｃｃ）によってエンハンスされ、下記の数式２によって求められる。
【数２】
ここで、ｇｍは増幅器２３０の相互コンダクタンスであり、Ｚｏは負荷３６０のインピーダンスであり、Ｃｐ（Ｃｐｐ＋Ｃｐｎ）は、トランジスタ３１５Ａ及びトランジスタ３２０Ａ、又はトランジスタ１１５及びトランジスタ１２０のいずれかの等価寄生容量であり、Ｃｃ（Ｃｐｃ＋Ｃｎｃ）は、キャパシタ３５０Ａ及びキャパシタ３５５Ａ、又はキャパシタ３５０Ｂ及びキャパシタ３５５Ｂのいずれかの等価補正静電容量であり、ｓは複素周波数を表し、ｓ＝ｊ×２×π×ｆで求めることができ、ここで、ｆは周波数である。入力抵抗をエンハンスすることは、入力端子３３０Ａ及び入力端子３３０Ｂの入力抵抗の劣化の最小化又は防止であるということもできる。
【００３５】
幾つかの実施例において、バイアス回路３２５が、コモンモード電圧を制御するためのＤＡＣを含む場合、このバイアス回路を制御回路と呼ぶこともできる。この制御回路について図４で説明する。
【００３６】
図４を参照すると、制御回路は、例えば増幅器２３０などの或る回路の、例えば出力端子３１０Ａ及び出力端子３１０Ｂなどの出力端子に結合される回路４１０を含む。トランジスタ３１５Ａ及びトランジスタ３２０Ａは、出力端子３１０Ａの第１の出力（Ｖｏ−）を規定する。同様に、トランジスタ３１５Ｂ及びトランジスタ３２０Ｂが、出力端子３１０Ｂの第２の出力（Ｖｏ＋）を規定する。回路４１０はコンパレータ４１５に結合される。コンパレータ４１５はクロック４２０に結合される。クロック４２０はカウンタ４２５に結合され、このカウンタ４２５は、例えばデジタル・アナログ・コンバータ（ＤＡＣ）４３０など、電流源に結合される。ＤＡＣ４３０は、一つ又は複数のスイッチ、例えば、スイッチ４５５Ａ、スイッチ４５５Ｂ、スイッチ４５５Ｃ、スイッチ４５５Ｄ、スイッチ４５５Ｅ、及びスイッチ４５５Ｆを含む。ＤＡＣ４３０は更に、例えばトランジスタ・ダイオードなどのダイオード４４５に結合されるドレイン、及び対応するスイッチに結合されるソースを有する、一つ又は複数のトランジスタ、例えば、トランジスタ４６０Ａ、トランジスタ４６０Ｂ、トランジスタ４６０Ｃ、トランジスタ４６０Ｄ、トランジスタ４６０Ｅ、及びトランジスタ４６０Ｆを含み、例えば、トランジスタ４６０Ｆのソースはスイッチ４５５Ｆに結合される。ダイオード４４５は、抵抗４５０Ｂを介してトランジスタ３２０Ａのゲートに結合されるゲートと接地（ＧＮＤ）に結合されるソースを有する。例えば、トランジスタ・ダイオードなどのダイオード４４０は、抵抗４５０Ａを介してトランジスタ３１５Ａのゲートに結合されるゲートと、電源（ＶＣＣ）に結合されるソースを有する。ダイオード４４０のドレインと接地との間に電流源４３５が結合される。
【００３７】
幾つかの実施例において、前記制御回路は、回路４１０、コンパレータ４１５、クロック４２０、カウンタ４２５、ＤＡＣ４３０、ダイオード４４５、ダイオード４４０、電流源４３５、抵抗４５０Ａ、及び抵抗４５０Ｂを含む。幾つかの実施例において、回路４１０は、例えば複数の抵抗など、一つ又は複数の受動要素を含む。幾つかの実施例において、バイアス要素と呼ぶこともあるダイオード４４５はＮＭＯＳ型トランジスタであり、ダイオード４４０はＰＭＯＳ型トランジスタである。
【００３８】
回路４１０は、第１の出力と第２の出力を平均することによりコモンモード電圧を決定する。コンパレータ４１５は、このコモンモード電圧を参照電圧と比較する。コンパレータ４１５は、この比較に基づいてコンパレータ出力をクロック４２０へ供給する。コモンモード電圧が参照電圧を交差するとき、コンパレータ出力は遷移を含む。クロック４２０は、クロック入力（ＩＮＰＵＴ ＣＬＫ）とコンパレータ出力を受信し、カウンタ４２５へクロック信号（ＣＯＵＮＴＥＲ ＣＬＫ）を生成する。カウンタ４２５は、前述のスイッチを制御することによってクロック信号に応答したＤＡＣ４３０の構成を可能にする。これらのスイッチは１つずつ閉じられ、コンパレータ出力はカウンタ４２５を用いて観測される。カウンタ４２５は、リセット・ピン（ＲＳＴ）を用いてリセットされ得る。これらのスイッチは、ＤＡＣ４３０内の電流の流れを制御し、この電流の流れがトランジスタ３２０Ａのバイアスを制御する。ＤＡＣ４３０は、ダイオード４４５と関連して、トランジスタ３２０Ａのオペレーションの開始時間のずれを防ぎ、さらに、トランジスタ３１５Ａのオペレーションの開始時間のずれにより生じるコモンモード電圧の変動にも対応する。カウンタ４２５は、ＤＡＣ４３０をコンパレータ出力が遷移を含むとき存在する或る設定に構成する。
【００３９】
幾つかの実施例において、ＤＡＣ４３０は６ビットＤＡＣである。幾つかの実施例において、電流源４３５は、トランジスタ３１５Ａにバイアスをかけるために用いられる定電流源である。
【００４０】
前記制御回路は、トランジスタ３２０Ａ及びトランジスタ３１５Ａに関連して説明されていることに注意されたい。同様の又は異なる制御回路をトランジスタ３２０Ｂ及びトランジスタ３１５Ｂに用いることが可能である。
【００４１】
図５は二段増幅器の等価回路を図示する。この二段増幅器は、相互コンダクタンスｇｍ１を有する入力段内の増幅器５０５と、出力段内の相互コンダクタンスｇｍ２を有する増幅器２３０を含む。増幅器５０５は、インダクタ５１５及びキャパシタ５２０の並列接続である、チューニング回路５１０に結合される。増幅器５０５は、増幅された出力を入力として増幅器２３０へ供給する。出力段内の増幅器２３０の等価寄生容量（Ｃｐ）に因る電流の存在は、入力抵抗（Ｒｉｎ）をエンハンスすることにより、等価補正静電容量（Ｃｃ）に因る補正電流によって無効とされる。Ｒｉｎのエンハンスにより、増幅器２３０の周波数選択性と利得が改善される。
【００４２】
図６は、先行技術と比較して、入力抵抗（Ｒｉｎ）に対する等価寄生容量（Ｃｐ）の影響が低減されることを示す一例である。Ｘ軸は、１０フェムトファラド（ｆＦ）から１００ｆＦまでの等価寄生容量の変動を表す。Ｙ軸は、０キロオームから７０キロオームまでの入力抵抗の変動を表す。波形６０５は２．５ギガヘルツ（ＧＨｚ）での入力抵抗に対応し、波形６１０は増幅器２３０の５ＧＨｚでの入力抵抗に対応する。増幅器２３０の入力抵抗は、入力回路２０５の利得をエンハンスする。波形６１５は２．５ＧＨｚでの入力抵抗に対応し、波形６２０は先行技術の５ＧＨｚでの入力抵抗Ｒｉｎに対応する。Ｃｐの或る所定の値に対し、波形６０５に対応する入力抵抗は、波形６１５に対応する入力抵抗に較べて高い。同様に、Ｃｐの前記所定の値に対し、波形６１０に対応する入力抵抗は、波形６２０に対応する入力抵抗に較べて高い。
【００４３】
図７は、一例の性能範囲について、入力抵抗（Ｒｉｎ）に対する等価補正静電容量（Ｃｃ）の影響が強まることを示す一例である。X軸は、等価補正静電容量の、要求される値から−１０％又は＋１０％までの変動を表す。要求される値は、等価寄生容量にほぼ等しくてよい。波形７０５は、等価補正静電容量の変化に対応する入力抵抗の変動に対応する。入力抵抗の増加は、等価補正静電容量の増加に正比例する。
【００４４】
図８は、例えば低雑音増幅器などの入力回路の負荷を制御するための方法を説明するフローチャートである。この制御により、所望の利得の達成が促進され、周波数選択性及び騒音性能が改善される。入力回路の負荷は、この入力回路の出力に結合される、例えば無線周波数（ＲＦ）増幅器などの増幅器を用いて制御することができる。この増幅器は、後述では前記第１の対と呼ぶ第１の対のトランジスタと、後述では前記第２の対と呼ぶ第２の対のトランジスタを含む。
【００４５】
工程８０５において、前記第１の対のトランジスタに交差して第１の対のキャパシタが結合され、前記第２の対のトランジスタに交差して第２の対のキャパシタが結合される。前記第１の対のトランジスタは正の入力に応答して第１の出力を規定する。前記第２の対のトランジスタは、負の入力に応答して第２の出力を規定する。各トランジスタのゲートとドレインの間の寄生容量が或る電流を生成し、この電流が前記増幅器の入力抵抗を劣化させる。
【００４６】
工程８１０において、前記第１の対のキャパシタ及び前記第２の対のキャパシタを用いて補正電流が生成される。前記増幅器の入力抵抗の劣化を低減するため、この補正電流が生成される。この補正電流は、前記第１の出力及び前記第２の出力に関連し、それぞれのキャパシタを介して流れる。
【００４７】
工程８１５において、前記補正電流を用いて電流が低減される。前記補正電流は、対応する寄生容量に因る電流と等しく極性が反対であってよい。
【００４８】
前記補正電流は、前記寄生容量の影響を低減し、入力抵抗を増加させる。入力抵抗の増加は、前記増幅器の利得を改善し、入力回路の負荷を防ぐ。
【００４９】
図９は、回路のコモンモード電圧を制御するための方法を図示する。例えば増幅器などのこの回路は、二対のトランジスタ、例えば、後述では前記第１の対と呼ぶ第１の対のトランジスタと、後述では前記第２の対と呼ぶ第２の対のトランジスタ、を含む。前記第１の対は第１の出力を規定し、前記第２の対は第２の出力を規定する。前記コモンモード電圧は、前記第１の出力及び前記第２の出力の平均として規定されてもよい。
【００５０】
工程９０５において、前記コモンモード電圧が参照電圧と比較される。コモンモード電圧を参照電圧と比較するためにコンパレータが用いられてもよい。前記参照電圧は、電源の大きさの半分に等しくてよい。
【００５１】
工程９１０において、例えば前記ＤＡＣ４３０などの、デジタル・アナログ・コンバータ（ＤＡＣ）が、前述の比較に基づいた設定に構成される。この設定は、前記コモンモード電圧に因る前記参照電圧の交差に対応する。この交差は、例えば、前記コンパレータを用いることにより判定されてもよい。コンパレータ出力での遷移がこの交差を示すこともできる。
【００５２】
一実施例において、前記ＤＡＣの構成を可能にするため、クロック及びカウンタを含むデジタル・ブロックが組み合わせて用いられる。
【００５３】
別の実施例において、前記ＤＡＣを構成するためにソフトウェア又はファームウェアが用いられてもよい。
【００５４】
工程９１５において、前記設定に基づいて前記回路にバイアスがかけられる。前記ＤＡＣは、設定された後、前記コモンモード電圧を制御するため前記回路にバイアスをかけるために用いられる。前記ＤＡＣの構成は、前記ＤＡＣを介する電流の制御と、前記第１の対及び前記第２の対のバイアスを助ける。このバイアスはその後、前記ＤＡＣへの入力を制御することによって前記コモンモード電圧を制御する。
【００５５】
例示の実施例の文脈で説明したような特徴又は工程のすべて又はその幾つかを有する例示の実施例の文脈で説明した１つ又はそれ以上の特徴又は工程の異なる組み合わせを有する実施例も、本明細書に包含されることも意図している。当業者であれば、他の多くの実施例及び変形も特許請求の範囲に包含されることが理解されるであろう。
【特許請求の範囲】
【請求項１】
増幅器を含む回路であって、
第１の出力端子を規定する第１の対のトランジスタであって、第１の入力端子に結合されるゲートを各トランジスタが有する、前記第１の対のトランジスタ、
第２の出力端子を規定する第２の対のトランジスタであって、第２の入力端子に結合されるゲートを各トランジスタが有する、前記第２の対のトランジスタ、
前記第１の入力端子の入力抵抗の劣化を最小化する第１の対のキャパシタであって、前記第１の対のキャパシタの第１のキャパシタが、前記第２の出力端子に及び前記第１の対のトランジスタの第１のトランジスタの前記ゲートに結合され、前記第１の対のキャパシタの第２のキャパシタが、前記第２の出力端子に及び前記第１の対のトランジスタの第２のトランジスタの前記ゲートに結合される、前記第１の対のキャパシタ、及び
前記第２の入力端子の入力抵抗の劣化を最小化する第２の対のキャパシタであって、前記第２の対のキャパシタの第３のキャパシタが、前記第１の出力端子に及び前記第２の対のトランジスタの第３のトランジスタの前記ゲートに結合され、前記第２の対のキャパシタの第４のキャパシタが、前記第１の出力端子に及び前記第２の対のトランジスタの第４のトランジスタの前記ゲートに結合される、前記第２の対のキャパシタ、
を含む、回路。
【請求項２】
請求項１に記載の回路であって、
前記第１の対のキャパシタが補正電流のための経路を規定し、前記補正電流は、前記第１の対のトランジスタの対応する寄生容量に因り流れる電流と大きさが等しく極性が反対であり、更に、
前記第２の対のキャパシタが補正電流のための経路を規定し、前記補正電流は、前記第２の対のトランジスタの対応する寄生容量に因り流れる電流と大きさが等しく極性が反対である、
回路。
【請求項３】
請求項１に記載の回路であって、前記第１の対のトランジスタ及び前記第２の対のトランジスタに結合され、前記第１の対のトランジスタ及び前記第２の対のトランジスタにバイアスをかけるバイアス回路を更に含む、回路。
【請求項４】
請求項３に記載の回路であって、前記バイアス回路が、一対のダイオードと、前記一対のダイオード結合される一対の電流源とを含む、回路。
【請求項５】
請求項４に記載の回路であって、前記一対の電流源が、前記第１の出力及び前記第２の出力に関連するコモンモード電圧を制御する少なくとも１つのデジタル・アナログ・コンバータを含む、回路。
【請求項６】
請求項５に記載の回路であって、前記第１の出力端子及び前記第２の出力端子に結合され、前記コモンモード電圧を参照電圧と比較するコンパレータを更に含む、回路。
【請求項７】
請求項１に記載の回路であって、前記第１のトランジスタ及び前記第３のトランジスタが正の金属酸化物半導体（ＰＭＯＳ）型トランジスタを含み、前記第２のトランジスタ及び前記第４のトランジスタが負の金属酸化物半導体（ＮＭＯＳ）型トランジスタを含む、回路。
【請求項８】
請求項１に記載の回路であって、前記増幅器が多段増幅器回路の出力段増幅器を含む、回路。
【請求項９】
請求項１に記載の回路であって、前記増幅器が入力回路に結合され、前記増幅器が前記入力回路に対する負荷として機能し、前記第１の対のキャパシタ及び前記第２の対のキャパシタを用いて補正電流を生成することにより前記入力回路の負荷を低減させる、回路。
【請求項１０】
回路の出力に関連するコモンモード電圧を制御するための制御回路を含む、回路であって、前記制御回路が、
前記コモンモード電圧を参照電圧と比較するため前記回路に結合されるコンパレータ、
前記コンパレータに結合されるデジタル・アナログ・コンバータ（ＤＡＣ）であって、コンパレータ出力での遷移に応答して前記遷移に対応する設定に構成される、前記ＤＡＣ、及び、
前記回路に及び前記ＤＡＣに結合されるバイアス要素であって、前記設定に基づいた前記回路のバイアスを可能にし、それにより前記コモンモード電圧を制御する、前記バイアス要素、
を含む、回路。
【請求項１１】
請求項１０に記載の回路であって、前記バイアス要素がダイオードである、回路。
【請求項１２】
請求項１１に記載の回路であって、
前記コンパレータに結合され、前記コンパレータ出力とクロック入力とに応答してクロック信号を生成するクロック、及び、
前記ＤＡＣ及び前記クロックに結合され、前記クロック信号に応答して前記ＤＡＣを構成するカウンタ、
を更に含む、回路。
【請求項１３】
回路のコモンモード電圧を制御するための方法であって、前記方法が、
前記コモンモード電圧を参照電圧と比較し、
前記比較に基づいた設定にデジタル・アナログ・コンバータ（ＤＡＣ）を構成し、更に、
前記設定に基づいて前記回路をバイアスすること、
を含む、方法。
【請求項１４】
請求項１３に記載の方法であって、前記ＤＡＣを構成することが、デジタル・ブロックにより前記ＤＡＣを構成することを含み、前記デジタル・ブロックがクロック及びカウンタを含む、方法。
【請求項１５】
請求項１３に記載の方法であって、前記ＤＡＣを構成することが、前記コモンモード電圧による前記参照電圧の交差に対応して前記設定に前記ＤＡＣを構成することを含む、方法。
【請求項１】
増幅器を含む回路であって、
第１の出力端子を規定する第１の対のトランジスタであって、第１の入力端子に結合されるゲートを各トランジスタが有する、前記第１の対のトランジスタ、
第２の出力端子を規定する第２の対のトランジスタであって、第２の入力端子に結合されるゲートを各トランジスタが有する、前記第２の対のトランジスタ、
前記第１の入力端子の入力抵抗の劣化を最小化する第１の対のキャパシタであって、前記第１の対のキャパシタの第１のキャパシタが、前記第２の出力端子に及び前記第１の対のトランジスタの第１のトランジスタの前記ゲートに結合され、前記第１の対のキャパシタの第２のキャパシタが、前記第２の出力端子に及び前記第１の対のトランジスタの第２のトランジスタの前記ゲートに結合される、前記第１の対のキャパシタ、及び
前記第２の入力端子の入力抵抗の劣化を最小化する第２の対のキャパシタであって、前記第２の対のキャパシタの第３のキャパシタが、前記第１の出力端子に及び前記第２の対のトランジスタの第３のトランジスタの前記ゲートに結合され、前記第２の対のキャパシタの第４のキャパシタが、前記第１の出力端子に及び前記第２の対のトランジスタの第４のトランジスタの前記ゲートに結合される、前記第２の対のキャパシタ、
を含む、回路。
【請求項２】
請求項１に記載の回路であって、
前記第１の対のキャパシタが補正電流のための経路を規定し、前記補正電流は、前記第１の対のトランジスタの対応する寄生容量に因り流れる電流と大きさが等しく極性が反対であり、更に、
前記第２の対のキャパシタが補正電流のための経路を規定し、前記補正電流は、前記第２の対のトランジスタの対応する寄生容量に因り流れる電流と大きさが等しく極性が反対である、
回路。
【請求項３】
請求項１に記載の回路であって、前記第１の対のトランジスタ及び前記第２の対のトランジスタに結合され、前記第１の対のトランジスタ及び前記第２の対のトランジスタにバイアスをかけるバイアス回路を更に含む、回路。
【請求項４】
請求項３に記載の回路であって、前記バイアス回路が、一対のダイオードと、前記一対のダイオード結合される一対の電流源とを含む、回路。
【請求項５】
請求項４に記載の回路であって、前記一対の電流源が、前記第１の出力及び前記第２の出力に関連するコモンモード電圧を制御する少なくとも１つのデジタル・アナログ・コンバータを含む、回路。
【請求項６】
請求項５に記載の回路であって、前記第１の出力端子及び前記第２の出力端子に結合され、前記コモンモード電圧を参照電圧と比較するコンパレータを更に含む、回路。
【請求項７】
請求項１に記載の回路であって、前記第１のトランジスタ及び前記第３のトランジスタが正の金属酸化物半導体（ＰＭＯＳ）型トランジスタを含み、前記第２のトランジスタ及び前記第４のトランジスタが負の金属酸化物半導体（ＮＭＯＳ）型トランジスタを含む、回路。
【請求項８】
請求項１に記載の回路であって、前記増幅器が多段増幅器回路の出力段増幅器を含む、回路。
【請求項９】
請求項１に記載の回路であって、前記増幅器が入力回路に結合され、前記増幅器が前記入力回路に対する負荷として機能し、前記第１の対のキャパシタ及び前記第２の対のキャパシタを用いて補正電流を生成することにより前記入力回路の負荷を低減させる、回路。
【請求項１０】
回路の出力に関連するコモンモード電圧を制御するための制御回路を含む、回路であって、前記制御回路が、
前記コモンモード電圧を参照電圧と比較するため前記回路に結合されるコンパレータ、
前記コンパレータに結合されるデジタル・アナログ・コンバータ（ＤＡＣ）であって、コンパレータ出力での遷移に応答して前記遷移に対応する設定に構成される、前記ＤＡＣ、及び、
前記回路に及び前記ＤＡＣに結合されるバイアス要素であって、前記設定に基づいた前記回路のバイアスを可能にし、それにより前記コモンモード電圧を制御する、前記バイアス要素、
を含む、回路。
【請求項１１】
請求項１０に記載の回路であって、前記バイアス要素がダイオードである、回路。
【請求項１２】
請求項１１に記載の回路であって、
前記コンパレータに結合され、前記コンパレータ出力とクロック入力とに応答してクロック信号を生成するクロック、及び、
前記ＤＡＣ及び前記クロックに結合され、前記クロック信号に応答して前記ＤＡＣを構成するカウンタ、
を更に含む、回路。
【請求項１３】
回路のコモンモード電圧を制御するための方法であって、前記方法が、
前記コモンモード電圧を参照電圧と比較し、
前記比較に基づいた設定にデジタル・アナログ・コンバータ（ＤＡＣ）を構成し、更に、
前記設定に基づいて前記回路をバイアスすること、
を含む、方法。
【請求項１４】
請求項１３に記載の方法であって、前記ＤＡＣを構成することが、デジタル・ブロックにより前記ＤＡＣを構成することを含み、前記デジタル・ブロックがクロック及びカウンタを含む、方法。
【請求項１５】
請求項１３に記載の方法であって、前記ＤＡＣを構成することが、前記コモンモード電圧による前記参照電圧の交差に対応して前記設定に前記ＤＡＣを構成することを含む、方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公表番号】特表２０１３−５１６８９４（Ｐ２０１３−５１６８９４Ａ）
【公表日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願番号】特願２０１２−５４８０１４（Ｐ２０１２−５４８０１４）
【出願日】平成２２年１２月１３日（２０１０．１２．１３）
【国際出願番号】ＰＣＴ／ＵＳ２０１０／０６０１２７
【国際公開番号】ＷＯ２０１１／０８４３８４
【国際公開日】平成２３年７月１４日（２０１１．７．１４）
【出願人】（３９００２０２４８）日本テキサス・インスツルメンツ株式会社 (219)
【出願人】（５０７１０７２９１）テキサス インスツルメンツ インコーポレイテッド (50)
【Ｆターム（参考）】
【公表日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願日】平成２２年１２月１３日（２０１０．１２．１３）
【国際出願番号】ＰＣＴ／ＵＳ２０１０／０６０１２７
【国際公開番号】ＷＯ２０１１／０８４３８４
【国際公開日】平成２３年７月１４日（２０１１．７．１４）
【出願人】（３９００２０２４８）日本テキサス・インスツルメンツ株式会社 (219)
【出願人】（５０７１０７２９１）テキサス インスツルメンツ インコーポレイテッド (50)
【Ｆターム（参考）】
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