半導体デバイスの製造方法及び積層化半導体デバイスの製造方法
【課題】半導体デバイスの薄型化工程および分割工程における半導体デバイスの歩留まり低下を抑制し、基板両面に配線層を有する半導体デバイスの製造方法を提供する。
【解決手段】半導体デバイス１１０の製造方法は、基板１０１の一方の面に第１の半導体素子１０２を形成する工程と、第１の半導体素子１０２上に第１の配線層１０４を形成する工程と、支持基板上に保護樹脂層を形成する工程と、第１の配線層１０４と保護樹脂層とが接触するように、支持基板を基板１０１に支柱を介して固定する工程と、基板１０１の他方の面側に第２の配線層４０４を形成する工程と、基板１０１の一部及び支柱の一部又は全部を除去して基板１０１と支持基板とを分離する工程と、を含むことを特徴とする。
【解決手段】半導体デバイス１１０の製造方法は、基板１０１の一方の面に第１の半導体素子１０２を形成する工程と、第１の半導体素子１０２上に第１の配線層１０４を形成する工程と、支持基板上に保護樹脂層を形成する工程と、第１の配線層１０４と保護樹脂層とが接触するように、支持基板を基板１０１に支柱を介して固定する工程と、基板１０１の他方の面側に第２の配線層４０４を形成する工程と、基板１０１の一部及び支柱の一部又は全部を除去して基板１０１と支持基板とを分離する工程と、を含むことを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板両面に配線を有する３次元積層用の半導体デバイスの製造方法及び積層化半導体デバイスの製造方法に関する。
【背景技術】
【０００２】
近年、電子機器の高性能化、高機能化、小型化、薄型化への要求が高まってきている。これまで２次元的に配置していた半導体デバイスを３次元的に積層し、積層化半導体デバイスとすることで、実装面積や配線長を大幅に削減することができる。半導体デバイスを３次元的に積層することで、電子機器の小型化、薄型化だけでなく、性能及び機能も向上させることができる。
【０００３】
従来採用されてきた３次元積層の方法としては、金やアルミのワイヤボンディング技術がある。ワイヤボンディングによって半導体デバイスを積層する場合、半導体デバイス上にボンディングパッドを形成する必要がある。しかし、ボンディングパッドは半導体素子外周部にしか形成できないという制約がある。また、この方法では積層数が増えるにつれて積層される半導体素子を小さくする必要がある。このため、この方法によって得られる積層化半導体デバイスは下段から上段にむかって半導体デバイスのサイズが小さくなるピラミッド形状とならざるを得ず、形状も制約される。
【０００４】
他に複数の半導体デバイスを３次元的に接続する方法として、半導体デバイスの端子面同士を接続するフリップチップ接続技術がある。この方法では、ワイヤボンディング技術を採用した場合に比べて、半導体デバイス同士を接続する配線長を大幅に削減することができる。しかしながら、フリップチップ接続は２つの半導体デバイス間の接続に制限される。ワイヤボンディング技術とフリップチップ接続技術とを融合させて積層化することもできるが、両技術がそれぞれ有する短所によって、半導体デバイスの積層数や得られる積層化半導体デバイスの形状が制限される問題があった。
【０００５】
これらの問題を解決する方法として、半導体デバイスを貫通する貫通配線を用いる方法がある。貫通配線を有する半導体デバイス同士、あるいは半導体デバイスと配線基板とを３次元積層することで、ワイヤボンディング技術に比べて半導体デバイス同士、あるいは半導体デバイスと配線基板との接続に用いられる配線を短くすることができる。更にフリップチップ接続技術よりも半導体デバイスを多段に積層することができるため、半導体パッケージの電気特性の改善及び小型化を実現することができる。
【０００６】
特に現在、貫通配線を有する半導体デバイスを薄く形成し、半導体デバイスの両面に配線層及び薄膜素子を集積化することで、半導体デバイスに機能を付加した半導体デバイス、及びそれらを３次元積層した積層化半導体デバイスの開発が進められており、半導体パッケージの更なる小型化や高機能化が期待されている。
【０００７】
一般的な半導体デバイスの製造方法では、１枚の基板に複数の半導体素子が形成され、分割される。このため、薄く、かつ両面に配線層及び薄膜素子が形成された半導体デバイスを得るためには、半導体素子を形成した基板を薄くするか、又は薄い基板に半導体素子を形成し、これを分割する必要がある。これまでにも、半導体素子を形成した基板を薄型化する製造方法、あるいは薄型化した基板に半導体素子を形成する製造方法が公開されている。
【０００８】
従来の方法では、基板に半導体素子及び多層配線層を形成した後に、半導体素子を形成した面をバックグラインドテープに貼り付ける。次に、半導体素子を形成していない面から基板をバックグラインド加工して薄くする。基板からバックグラインドテープを剥離し、続いて基板にダイシングテープに貼り付けてダイシング加工する。このようにして、薄型化された半導体デバイスが得られる。ただし、この製造方法では、薄型化された基板の歪み及び基板の強度低下によって、ダイシング加工の際に半導体デバイスが破損する問題がある。
【０００９】
特許文献１に開示された方法は、基板に半導体素子及び多層配線層を形成した後に、ハーフカットのダイシング加工を行うことを特徴としている。次に半導体素子が形成された面をバックグラインドテープに貼り付け、半導体素子を形成していない面より基板をバックグラインド加工する。これを分割することで、薄型化された半導体デバイスが得られる。
【００１０】
特許文献２に開示された方法は、シリコンのドライエッチングによってトレンチ穴を形成することを特徴としている。トレンチ穴形成後、半導体素子が形成された面をバックグラインドテープに貼り付け、半導体素子を形成していない面より基板をバックグラインド加工する。これを分割することで、薄型化された半導体デバイスが得られる。
【００１１】
特許文献３に開示された方法は、基板をバックグラインド加工して薄くしたのちに、基板にレーザー光を照射することで改質領域を形成することを特徴としている。この方法ではまず基板に半導体素子及び多層配線層を形成し、次に半導体素子を形成した面をバックグラインドテープに貼り付け、半導体素子が形成されていない面より基板をバックグラインド加工して薄くする。続いて、基板内部に就航点を合わせた状態でレーザー光を照射することで改質領域を形成する。この改質領域を起点として半導体デバイスを分割することで、薄型化された半導体デバイスが得られる。
【００１２】
一方、例えば特許文献４は、支持基板に接着層を形成し、これを半導体素子を形成した面に貼り合わせる方法を開示している。基板を支持基板に固定することで、基板を薄化した後であっても基板の歪み及び基板の強度低下による基板の破損を防ぐことができる。
【００１３】
特許文献５は、基板の外周部を残したまま、半導体素子を形成していない面より基板を薄型加工する製造方法を開示している。基板の外周部を残すことで、基板を薄化した後であっても基板の歪み及び基板の強度低下による基板の破損を防ぐことができる。
【００１４】
一方、特許文献６は薄型化した基板上に半導体素子を形成する半導体デバイスの製造方法を開示している。この方法では、種基板上に多孔質シリコン層を形成した後に単結晶シリコン層をエピタキシャル成長させる。単結晶シリコン層上に半導体素子を形成した後に、ウェハ側面より多孔質シリコン層に対してウォータージェット加工をすることで半導体素子を形成した単結晶シリコン層が剥離される。このようにして、薄型化した半導体デバイスが得られる。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開平９−２１３６６２号公報
【特許文献２】特開２００２−２５９４８号公報
【特許文献３】特開２００７−４８９５８号公報
【特許文献４】特開２００９−２１２３００号公報
【特許文献５】特開２００３−２８２８１７号公報
【特許文献６】特開２００６−２８７１１８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
特許文献１乃至特許文献３に開示された方法では、基板の、半導体素子が形成された面にバックグラインドテープが貼り付けられる。この状態で半導体素子を形成していない面から薄膜素子や裏面多層配線層を形成すると、その工程において薄型化半導体素子を保持しているバックグラインドテープの粘着層が変質する。このため、裏面多層配線を形成した場合はバックグラインドテープの剥離が困難となり、半導体デバイスを破損させるおそれがある。
【００１７】
特許文献４に開示された方法でも同様に、接着層の変質が生じる。このため支持基板の剥離が困難になり半導体デバイスを破損させるという問題がある。あるいは、半導体デバイスに変質した接着層の一部が残存し、半導体デバイスの歩留まりを低下させるという問題がある。
【００１８】
特許文献５に開示された方法では、基板の外周を残して基板を薄型加工しているため、基板裏面の外周部とその内側との間に高さギャップが生じる。このため、基板裏面に裏面配線層を形成できないという問題がある。
【００１９】
特許文献６に開示された方法では、ウェハ側面より多孔質シリコン層に対してウォータージェット加工し、半導体素子を形成した単結晶シリコン層を剥離する。この際、半導体素子を形成した単結晶シリコン層を保護するため、これを支持基板で固定する必要がある。従って、特許文献４に開示された方法と同様、接着層が変質した場合に支持基板の剥離が困難であり、半導体デバイスを破損させたり、半導体デバイスに変質した接着層の一部が残存して半導体デバイスの歩留まりを低下させたりする問題がある。
【００２０】
半導体素子を形成していない基板上に接着層を形成し、半導体素子を形成する基板を支持基板に固定することで、支持基板から剥離や変質した接着層による半導体デバイスの歩留まり低下を回避することができるが、半導体素子を形成していない面から基板を薄型加工する際に、接着層の有無あるいは接着層の高さばらつきによって基板に歪みが生じ、基板薄化工程において基板を破損させる問題がある。
【００２１】
本発明はこのような問題を解決するために為されたものであり、半導体デバイスの歩留まりを低下させることのない、基板両面に配線層を有する半導体デバイスの製造方法及び積層化半導体デバイスの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２２】
上記の課題を解決するために、本発明の第１の観点に係る半導体デバイスの製造方法は、
基板の一方の面に第１の半導体素子を形成する工程と、
前記第１の半導体素子上に第１の配線層を形成する工程と、
支持基板上に保護樹脂層を形成する工程と、
前記第１の配線層と前記保護樹脂層とが接触するように、前記支持基板を前記基板に支柱を介して固定する工程と、
前記基板の他方の面側に第２の配線層を形成する工程と、
前記基板の一部及び前記支柱の一部又は全部を除去して前記基板と前記支持基板とを分離する工程と、
を含むことを特徴とする。
【００２３】
本発明の第２の観点に係る積層化半導体デバイスの製造方法は、
本発明の第１の観点に係る半導体デバイスの製造方法によって得られた半導体デバイスを含む複数の半導体デバイスが積層される、
ことを特徴とする。
【発明の効果】
【００２４】
本発明によれば、半導体デバイスの歩留まりを低下させることのない、基板両面に配線層を有する半導体デバイスの製造方法及び積層化半導体デバイスの製造方法を提供することができる。
【図面の簡単な説明】
【００２５】
【図１】（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体デバイスの製造方法における半導体デバイスの製造工程を説明するための断面図である。
【図２】（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体デバイスの製造方法における半導体デバイスの製造工程を説明するための断面図である。
【図３】（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体デバイスの製造方法における支持基板の製造工程を説明するための断面図である。
【図４】（ａ），（ｂ）は、本発明の各実施形態に係る半導体デバイスの製造方法における、半導体デバイス及び支持基板の平面図である。
【図５】（ａ），（ｂ）は、本発明の第１の実施形態に係る半導体デバイスの製造方法を説明するための断面図である。
【図６】（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体デバイスの製造方法を説明するための断面図である。
【図７】（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体デバイスの製造方法を説明するための断面図である。
【図８】（ａ），（ｂ）は、本発明の第１の実施形態に係る半導体デバイスの製造方法を説明するための断面図である。
【図９】（ａ），（ｂ）は、本発明の第１の実施形態に係る半導体デバイスの製造方法を説明するための断面図である。
【図１０】（ａ），（ｂ）は、本発明の第１の実施形態に係る半導体デバイスの製造方法を説明するための断面図である。
【図１１】（ａ），（ｂ）は、本発明の第１の実施形態に係る半導体デバイスの製造方法を説明するための断面図である。
【図１２】本発明の第１の実施形態に係る半導体デバイスの製造方法により製造された半導体デバイスを示す断面図である。
【図１３】（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体デバイスの製造方法を説明するための断面図である。
【図１４】（ａ），（ｂ）は、本発明の第２の実施形態に係る半導体デバイスの製造方法を説明するための断面図である。
【図１５】本発明の第２の実施形態に係る半導体デバイスの製造方法において、基板の一部と支柱の一部とを取り除いて基板と支持基板とを分離する工程を説明するための断面図である。
【図１６】（ａ）〜（ｄ）は、本発明の第３の実施形態に係る半導体デバイスの製造方法を説明するための断面図である。
【図１７】（ａ）〜（ｃ）は、本発明の第３の実施形態に係る半導体デバイスの製造方法を説明するための断面図である。
【図１８】本発明の第３の実施形態に係る半導体デバイスの製造方法において、基板の一部と支柱の一部とを取り除いて基板と支持基板とを分離する工程を説明するための断面図である。
【図１９】（ａ）〜（ｃ）は、本発明の第４の実施形態に係る半導体デバイスの製造方法を説明するための断面図である。
【図２０】（ａ)，（ｂ）は、本発明の第４の実施形態に係る半導体デバイスの製造方法を説明するための断面図である。
【図２１】（ａ）〜（ｄ）は、本発明の第５の実施形態に係る半導体デバイスの製造方法を説明するための断面図である。
【図２２】（ａ）〜（ｃ）は、本発明の第５の実施形態に係る半導体デバイスの製造方法を説明するための断面図である。
【図２３】本発明の第５の実施形態に係る半導体デバイスの製造方法において、基板と支持基板とを分離する工程を説明するための断面図である。
【図２４】（ａ）〜（ｄ）は、本発明の第６の実施形態に係る半導体デバイスの製造方法を説明するための断面図である。
【図２５】（ａ）〜（ｃ）は、本発明の第６の実施形態に係る半導体デバイスの製造方法を説明するための断面図である。
【図２６】（ａ），（ｂ）は、本発明の第６の実施形態に係る半導体デバイスの製造方法を説明するための断面図である。
【図２７】本発明の第６の実施形態に係る半導体デバイスの製造方法において、基板と支持基板とを分離する工程を説明するための断面図である。
【図２８】（ａ），（ｂ）は、本発明の第７の実施形態に係る半導体デバイスの製造方法を説明するための断面図である。
【図２９】（ａ），（ｂ）は、本発明の第７の実施形態に係る半導体デバイスの製造方法を説明するための断面図である。
【図３０】本発明の第７の実施形態に係る半導体デバイスの製造方法において、基板と支持基板とを分離する工程を説明するための断面図である。
【図３１】（ａ）〜（ｃ）は、本発明の第８の実施形態に係る半導体デバイスの製造方法を説明するための断面図である。
【図３２】（ａ），（ｂ）は、本発明の第８の実施形態に係る半導体デバイスの製造方法を説明するための断面図である。
【図３３】本発明の第８の実施形態に係る半導体デバイスの製造方法において、基板と支持基板とを分離する工程を説明するための断面図である。
【図３４】（ａ）〜（ｃ）は、本発明の第９の実施形態に係る半導体デバイスの製造方法における支持基板の製造工程を説明するための図である。
【図３５】（ａ）〜（ｃ）は、本発明の第９の実施形態に係る半導体デバイスの製造方法を説明するための断面図である。
【図３６】（ａ），（ｂ）は、本発明の第９の実施形態に係る半導体デバイスの製造方法を説明するための断面図である。
【図３７】本発明の第９の実施形態に係る半導体デバイスの製造方法において、基板と支持基板とを分離する工程を説明するための断面図である。
【図３８】（ａ）〜（ｃ）は、本発明の第１０の実施形態に係る半導体デバイスの製造方法を説明するための図である。
【図３９】（ａ），（ｂ）は、本発明の第１０の実施形態に係る半導体デバイスの製造方法を説明するための図である。
【図４０】本発明の第１１の実施形態に係る積層化半導体デバイスを示す断面図である。
【発明を実施するための形態】
【００２６】
以下に、本発明の望ましい実施の形態を説明する。以下の説明は発明の理解を容易にするために本発明の実施の形態を例示するものであり、本発明が以下の実施形態に限定されるものではない。説明の明確化のために、以下の記載及び図面は、適宜、省略及び簡略化が為されている。また、説明の明確化のため、必要に応じて重複説明は省略されている。なお、各図において、同一の符号を付されたものは同様の要素を示しており、適宜、説明が省略されている。
【００２７】
（第１の実施形態）
本発明の第１の実施形態に係る半導体デバイスの製造方法について、図１〜図１２を参照しながら説明する。
【００２８】
（半導体素子形成工程）
ここでは、基板１０１として図１（ａ）に示す基板１０１を用いる。基板１０１はシリコンで形成されている。基板１０１の厚みは約０．５ｍｍである。基板１０１を洗浄した後、図１（ｂ）に示すように、基板１０１上に半導体素子１０２を形成する。半導体素子１０２は回路を構成する配線層及び層間絶縁層からなる多層配線層、並びにパッシベーション膜を有していてもよい。
【００２９】
（層間絶縁層形成工程）
次に、基板１０１及び半導体素子１０２の上面を酸素プラズマ処理により清浄にする。次に基板１０１及び半導体素子１０２の上に、感光性を有するポリイミド樹脂を塗布し、乾燥させる。これを露光し、現像処理することにより、図１（ｃ）に示すように、基板１０１上及び半導体素子１０２上に開口部を有する層間絶縁層１０３を形成する。外観検査により基板１０１上及び半導体素子１０２上での開口を確認した後、窒素雰囲気中で加熱処理をし、層間絶縁層１０３を硬化させる。加熱処理温度は層間絶縁層１０３を硬化させるのに十分な温度であればよく、特に限定されないが、例えば、３５０℃である。
【００３０】
なお、感光性を有する樹脂を用いてシート状の層間絶縁層１０３を形成したのち、フォトリソグラフィー法によって、所望のパターン形状に形成してもよい。または、層間絶縁層１０３を全面に形成したあとに、レーザー加工、ブラスト加工、マイクロドリル加工、反応性イオンエッチング、ドライエッチング、ウェットエッチング等の方法によって不要な部分を除去し、所望の形状の層間絶縁層１０３を形成してもよい。また、スクリーンマスクを用いたスクリーン印刷法によって所望の形状の層間絶縁層１０３を形成してもよい。
【００３１】
（配線層形成工程）
基板１０１、半導体素子１０２及び層間絶縁層１０３を酸素プラズマ処理により清浄にする。これを成膜装置内に導入し、装置内を所望の真空度とする。基板１０１、半導体素子１０２及び層間絶縁層１０３上の全面にＴｉ、Ｃｕを順に積層成膜し、Ｃｕ／Ｔｉ積層膜からなる給電層（図示せず）を形成する。膜厚は特に限定されないが、例えば、Ｔｉ層が５０ｎｍ、Ｃｕ層が３００ｎｍである。
【００３２】
次に、給電層上に樹脂層を形成する。これをフォトリソグラフィー法により加工し、図１（ｄ）に示すように所望の形状を有するフォトレジスト７００を得る。次に電解めっき法により、図２（ａ）に示すようにフォトレジスト７００の開口部にＣｕめっき１０４ａを形成する。有機溶剤及び酸素プラズマ処理によってフォトレジスト７００を除去し、Ｃｕめっき１０４ａ及び給電層表面を清浄にする。給電層の不要な部分をウェットエッチングにより除去し、図２（ｂ）に示すように所望の形状の配線層１０４を形成する。
【００３３】
なお、給電層全面に電解めっき法によりＣｕめっきを形成した後に、フォトリソグラフィー法により所望の形状を有するフォトレジスト７００を形成してもよい。この場合、例えば、フォトレジスト７００をマスクとして不要なＣｕめっき及び給電層を除去する。その後、有機溶剤及び酸素プラズマ処理によってフォトレジスト７００を除去し、所望の配線層１０４を形成することができる。あるいは、Ｃｕ／Ｔｉ積層膜からなる給電層を形成する代わりに、スクリーンマスクを用いた印刷法によって導電性ペーストからなる配線層１０４を形成してもよい。
【００３４】
（表面絶縁層形成工程）
次に、基板１０１、配線層１０４及び層間絶縁層１０３の上面を酸素プラズマ処理により清浄にする。配線層１０４及び層間絶縁層１０３の上に、感光性を有するポリイミド樹脂を塗布、乾燥させる。これを露光し、現像処理することにより、図２（ｃ）に示すように、開口部を有する表面絶縁層１０５を基板１０１、配線層１０４及び層間絶縁層１０３上に形成する。外観検査により基板１０１、半導体素子１０２上に開口部が形成されているのを確認した後に、窒素雰囲気中で加熱処理を行い、表面絶縁層１０５を硬化させる。加熱処理温度は特に限定されないが、例えば、３５０℃で行われる。このようにして、多層配線層１０６が形成される。
【００３５】
なお、本実施形態においては発明の理解を容易にするために層間絶縁層１０３及び配線層１０４を１層ずつ形成する例を示したが、これらを繰り返し積層していくことで複数の層間絶縁層１０３及び配線層１０４を有する多層配線層１０６を形成しても良い。
【００３６】
また、本実施形態においてはソルダーフォトレジストとして表面絶縁層１０５を形成したが、製造する半導体デバイス１１０及び積層化半導体デバイス１１０の用途によっては表面絶縁層１０５を形成しなくてもよい。
【００３７】
（支持基板形成工程）
次に、支持基板形成工程について図３及び図４を参照しながら説明する。図３（ａ）に示す支持基板２０１は、厚さ０．５ｍｍのガラスである。支持基板２０１を洗浄した後、支持基板２０１の上に感光性を有するポリイミド樹脂を塗布し、乾燥させる。これを露光し、現像処理することにより、図３（ｂ）に示すように支持基板２０１上に所望の形状の保護樹脂層２３０を形成する。ここで、保護樹脂層２３０の形状は、基板１０１上に形成する半導体素子１０２及び多層配線層１０６の形状に対応している。外観検査後、窒素雰囲気中で加熱処理をし、保護樹脂層２３０を硬化させる。加熱処理の条件は特に限定されないが、例えば、４００℃である。本実施形態において、硬化後の保護樹脂層２３０の弾性率は、多層配線層１０６の弾性率よりも小さい。
【００３８】
次に、支持基板２０１上に、感光性を有するエポキシ樹脂を塗布、乾燥させる。これを露光し、現像処理することにより、図３（ｃ）に示すように、支持基板２０１上に所望の形状の支柱２２０を形成する。支柱２２０は、図４（ａ），（ｂ）に示すように、基板１０１上に形成した半導体素子１０２及び多層配線層１０６を除く領域の形状に対応するように配置される。
【００３９】
（貼り合わせ工程）
次に、図５（ａ），（ｂ）に示すように、基板１０１上に形成した半導体素子１０２を含む多層配線層１０６と、支持基板２０１上の保護樹脂層２３０とが接し、かつ基板１０１と支持基板２０１上に形成した支柱２２０が接するように、両者を貼り合わせる。これを窒素雰囲気中で加熱硬化し、エポキシ樹脂を硬化させる。このようにして、基板１０１と支持基板２０１とがエポキシ樹脂からなる支柱２２０を介して固定される。
【００４０】
ここで、本実施形態において、基板１０１上に形成した半導体素子１０２及び多層配線層１０６と接している保護樹脂層２３０は、支持基板形成工程において予め加熱硬化させたポリイミド樹脂である。このため、貼り合わせ工程における加熱処理で、保護樹脂層２３０と、半導体素子１０２及び多層配線層１０６と、が強固に接着したり、保護樹脂層２３０が変質したりすることによって剥離が困難になるおそれがない。なお、基板１０１と支持基板２０１との貼り合わせ工程においては、基板１０１と支持基板２０１とを加圧してもよい。本実施形態において、保護樹脂層２３０の弾性率は多層配線層１０６の弾性率よりも小さいため、基板１０１と支持基板２０１とを加圧する場合、保護樹脂層２３０は加圧方向に変形する。このため、寸法誤差や歪みが存在する場合でも保護樹脂層２３０がこれを吸収し、基板１０１と支持基板２０１とを支柱２２０を介してより確実に固定することができる。
【００４１】
（基板薄化工程）
次に、支持基板２０１にバックグラインドテープ（図示せず）を貼り付ける。バックグラインドテープを治具に固定した後に、半導体素子１０２を形成していない面より基板１０１をバックグラインド加工して、図６（ａ）に示すように基板１０１を薄くする。その後、支持基板２０１からバックグラインドテープを剥離する。バックグラインド加工した面を化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）加工し、半導体素子１０２を形成していない面を平坦化する。なお、ここでプラズマ処理を行い、基板１０１裏面に発生している可能性のあるストレスを緩和してもよい。
【００４２】
（貫通配線形成工程）
次に、図６（ｂ）に示すように、半導体素子１０２を形成していない面の基板１０１裏面に所望の形状を有するフォトレジスト７００を形成する。フォトレジスト７００は基板１０１に基板貫通孔を形成するためのマスクである。フォトレジスト７００は基板貫通孔の形成工程に耐性があればよい。フォトレジスト７００は、基板１０１の裏面に樹脂を塗布した後フォトリソグラフィーによって形成されたものでもよく、またドライフィルムフォトレジストであってもよい。またスクリーン印刷法によって所望の形状のフォトレジストを形成してもよい。
【００４３】
次に、基板１０１及び支持基板２０１をエッチャー装置に導入する。ボッシュプロセスにより、フォトレジスト７００が形成されている面から、図６（ｃ）に示すように、基板１０１に基板貫通孔３０２と基板貫通孔３０２側面に形成されたシリコン酸化膜からなる基板絶縁層３０３とを形成する。次に図７（ａ）に示すように、フォトレジスト７００を有機溶剤により除去し、酸素プラズマ処理により基板１０１裏面を清浄にする。
【００４４】
なお、ここでは基板貫通孔形成工程をボッシュプロセスとしたが、方法はこれに限定されない。例えば、レーザー加工、ブラスト加工、マイクロドリル加工、反応性イオンエッチング、ドライエッチング、ウェットエッチングにより基板１０１を除去し基板貫通孔３０２を形成してもよい。この場合、基板絶縁層３０３は、例えばフォトレジスト７００を有機溶剤により除去し、酸素プラズマ処理により基板１０１裏面を清浄にした後に、スパッタ成膜法、化学気相堆積法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ、ＣＶＤ）により形成することができる。又は絶縁層の前駆体溶液を塗布し、硬化させて基板絶縁層３０３を形成してもよい。
【００４５】
次に、基板１０１を成膜装置内に導入する。成膜装置内が所望の真空度に達した後に、基板１０１の裏面全面にＴｉ、Ｃｕを順に積層成膜し、Ｃｕ／Ｔｉ積層膜からなる給電層（図示せず）を形成する。膜厚は特に限定されないが、例えばＴｉ膜は５０ｎｍ、Ｃｕ膜は３００ｎｍである。
【００４６】
次にフォトリソグラフィー法により、給電層上に基板貫通孔３０２に開口部を有するフォトレジスト（図示せず）を形成する。電解めっき法により基板貫通孔３０２にＣｕめっきを形成し、有機溶剤及び酸素プラズマ処理によってフォトレジストを除去すると共にＣｕめっき１０４ａ及び給電層表面を清浄にする。給電層のうち不要な部分をウェットエッチングにより除去し、図７（ｂ）に示すように所望の形状の貫通配線３０４を形成する。
【００４７】
（裏面層間絶縁層形成工程）
次に、基板１０１の裏面及び基板貫通孔３０２を酸素プラズマ処理により清浄にする。基板１０１裏面及び基板貫通孔３０２上に、感光性を有するポリイミド樹脂を塗布し、乾燥させる。これを露光し、現像処理することにより、図７（ｃ）に示すように、開口部を有する裏面層間絶縁層４０３を基板１０１の裏面に形成する。外観検査により基板１０１及び基板貫通孔３０２上に開口部が形成されているのを確認し、窒素雰囲気中で加熱処理して、裏面層間絶縁層４０３を硬化させる。加熱処理温度は特に限定されないが、例えば３５０℃で行われる。なお、前工程で基板１０１の裏面にも基板絶縁層３０３が形成されている場合は、この工程を省略することもできる。
【００４８】
（裏面配線層形成工程）
基板１０１の裏面及び裏面層間絶縁層４０３を酸素プラズマ処理により清浄にし、成膜装置内に導入する。成膜装置内が所望の真空度に達した後に、基板１０１の裏面及び裏面層間絶縁層４０３上の全面にＴｉ、Ｃｕを順に積層成膜し、Ｃｕ／Ｔｉ積層膜からなる給電層（図示せず）を形成する。膜厚は特に限定されないが、例えばＴｉ膜は５０ｎｍ、Ｃｕ膜は３００ｎｍである。
【００４９】
次に、図８（ａ）に示すように、フォトリソグラフィー法により給電層上に所望の形状を有するフォトレジスト７０１を形成する。その上に、図８（ｂ）に示すように、電解めっき法によりフォトレジスト７０１の開口部にＣｕめっき４０４ａを形成する。有機溶剤及び酸素プラズマ処理によってフォトレジスト７０１を除去すると共にＣｕめっき１０４ａ及び給電層表面を清浄にする。給電層のうち不要な部分をウェットエッチングにより除去し、図９（ａ）に示すように所望の形状の裏面配線層４０４を形成する。
【００５０】
なお、Ｃｕ／Ｔｉ積層膜の給電層全面に電解めっき法によりＣｕめっきを形成した後に、フォトリソグラフィー法により所望の形状のフォトレジスト７０１を形成してもよい。この場合、フォトレジスト７０１をマスクとして不要なＣｕめっき及びＣｕ／Ｔｉ積層膜の給電層を除去する。その後、有機溶剤及び酸素プラズマ処理によってフォトレジスト７０１を除去し、所望の裏面配線層４０４を形成することができる。あるいは、給電層を形成せずに、スクリーンマスクを用いた印刷法によって導電性ペーストからなる裏面配線層４０４を形成してもよい。
【００５１】
（裏面絶縁層形成工程）
基板１０１の裏面、裏面配線層４０４、裏面層間絶縁層４０３の上面を酸素プラズマ処理により清浄にした後、裏面配線層４０４及び裏面層間絶縁層４０３の上に、感光性を有するポリイミド樹脂を塗布、乾燥させる。これを露光し、現像処理を行うことで、図９（ｂ）に示すように、開口部を有する裏面絶縁層４０５を基板１０１の裏面及び裏面配線層４０４上に形成する。外観検査により基板１０１の裏面及び裏面配線層４０４上に開口部が形成されているのを確認した後に、窒素雰囲気中で加熱処理を行い、裏面絶縁層４０５を硬化させる。ここで、加熱処理温度は特に限定されないが、例えば３５０℃である。このようにして、図９（ｂ）に示すように、裏面多層配線層４０６が形成される。
【００５２】
（裏面多層配線層形成工程）
なお、ここでは発明の理解を容易にするために裏面配線層４０４を１層のみ形成する例を示したが、裏面層間絶縁層４０３及び裏面配線層４０４を繰り返し積層していくことで、複数の裏面層間絶縁層４０３及び裏面配線層４０４を有する裏面多層配線層４０６を形成しても良い。
【００５３】
（半導体デバイス分離工程）
次に、固定されている基板１０１と支持基板２０１とを分離する工程について説明する。まず、基板１０１の裏面、すなわち半導体素子１０２を形成していない面に樹脂を塗布し、フォトリソグラフィー法により図１０（ａ）に示すように所望の形状のフォトレジスト７０２を形成する。
【００５４】
なお、ここで形成されるフォトレジスト７０２は基板１０１の一部及び支柱２２０の一部を選択的に除去するためのマスクである。フォトレジスト７０２は除去工程に耐性があるものであればよい。ここでは樹脂を塗布してフォトリソグラフィー法により所望の形状を有するフォトレジスト７０２を形成する例を示したが、代わりにドライフィルムを用いてフォトレジスト７０２を形成してもよい。または、スクリーン印刷法によって所望の形状のフォトレジスト７０２を形成してもよい。
【００５５】
次に、基板１０１及び支持基板２０１をブラスト装置に導入し、図１０（ｂ）に示すように、フォトレジスト７０２が形成されている基板１０１の裏面から、基板１０１の一部と、基板１０１と支持基板２０１とを固定する支柱２２０の一部と、を除去する。
【００５６】
なお、ここではブラスト加工による例を示したが、基板１０１、及び基板１０１と支持基板２０１とを固定する支柱２２０の一部を除去する工程はブラスト加工に限定されない。例えば、ダイシング加工、レーザー加工、マイクロドリル加工、反応性イオンエッチング、ドライエッチング、ウェットエッチング等により基板１０１の一部と、基板１０１と支持基板２０１とを固定する支柱２２０の一部と、を除去してもよい。
【００５７】
次に、フォトレジスト７０２を有機溶剤により除去し、図１１（ａ）に示すような構造とする。酸素プラズマ処理により基板１０１裏面を清浄にする。この際、酸素プラズマ処理によって、基板１０１と、前工程において除去されずに残存している支柱２２０との間に応力が発生し、基板１０１と支柱２２０との間で剥離が生じる。このため、図１１（ｂ）に示すように、基板１０１を支柱２２０及び支持基板２０１から容易に分離することができる。このようにして、図１２に示すように、半導体素子１０２を有し、かつ基板１０１の両面に配線層１０４と裏面配線層４０４とを有する半導体デバイス１１０が得られる。
【００５８】
本実施形態に係る半導体デバイス１１０の製造方法では、半導体素子１０２を形成した基板１０１と支持基板２０１とを、半導体素子１０２及び多層配線層１０６を除く領域に配置された支柱２２０を介して固定する。このため、基板１０１と支持基板２０１とを分離するために支柱２２０を除去する際に半導体素子１０２及び多層配線層１０６が損傷することがなく、半導体デバイス１１０の歩留まりが向上する。
【００５９】
基板１０１と支持基板２０１とが固定されている状態において、基板１０１上に形成された半導体素子１０２及び多層配線層１０６には、支持基板２０１上に形成された保護樹脂層２３０が接触している。先に述べたように、保護樹脂層２３０は半導体素子１０２及び多層配線層１０６と接触する前に予め加熱硬化されている。このため、基板１０１と支持基板２０１との貼り合わせ工程において保護樹脂層２３０と半導体素子１２０及び多層配線層１０６とが固着することがなく、後の分離が容易である。さらに、本実施形態においては保護樹脂層２３０の弾性率は多層配線層１０６の弾性率よりも小さいため、支柱２２０の寸法誤差等による高さのばらつきを吸収し、基板１０１の歪みを解消又は軽減することができる。このため、基板１０１の薄化工程において、基板１０１の歪みによって起こる基板１０１の破損を防ぐことができる。
【００６０】
さらに支持基板２０１から半導体デバイス１１０を分離する工程では、基板１０１と除去されず残存している支柱２２０との間に応力を発生させて、基板１０１を支柱２２０及び支持基板２０１から分離することができる。このようにすることで、基板１０１を破損させることなく半導体デバイス１１０を分離することができる。
【００６１】
（第２の実施形態）
本発明の第２の実施形態に係る半導体デバイスの製造方法について、図１３乃至図１５を参照しながら説明する。
【００６２】
（半導体素子形成工程）
本実施形態において、半導体素子形成工程は、本発明の第１の実施形態と同様に行うことができる。
【００６３】
（層間絶縁層形成工程）
基板１０１及び半導体素子１０２の上面を酸素プラズマ処理により清浄にした後、基板１０１及び半導体素子１０２の上に、感光性を有するポリイミド樹脂を塗布し、乾燥させる。これを露光し現像処理することにより、図１３（ａ）に示すように、開口部を有する層間絶縁層１０３を基板１０１及び半導体素子１０２上に形成するとともに、ポリイミド樹脂からなる支柱１２０を基板１０１上の半導体素子１０２が形成されている領域以外の領域に形成する。外観検査後に、窒素雰囲気中で加熱処理をし、層間絶縁層１０３を硬化させる。加熱処理温度は特に限定されないが、例えば３５０℃である。
【００６４】
配線層形成工程から表面絶縁層形成工程までは、本発明の第１の実施形態と同様に行い、図１３（ｂ）に示すような構造を得る。
【００６５】
なお、支柱１２０の形成を層間絶縁層１０３の形成と同時に行う代わりに、表面絶縁層１０５の形成と同時に行ってもよい。または、層間絶縁層１０３の形成工程及び表面絶縁層１０５の形成工程のそれぞれで支柱１２０を形成してもよい。
【００６６】
（支持基板形成工程）
支持基板形成工程は、本発明の第１の実施形態と同様に行うことができる。加熱処理の条件は特に限定されないが、例えば、３５０℃である。
【００６７】
次に、支持基板２０１及び保護樹脂層２３０上に、感光性を有するエポキシ樹脂を塗布し、乾燥させる。これを露光し、現像処理することにより、支持基板２０１上に所望の形状の支柱２２０を形成する。支柱２２０は、図１３（ｃ）に示すように、基板１０１上に形成した半導体素子１０２及び多層配線層１０６を除く領域に対応する領域に配置される。
【００６８】
（貼り合わせ工程）
外観検査後、基板１０１上に形成した半導体素子１０２及び多層配線層１０６と、支持基板２０１上の保護樹脂層２３０とが接し、かつ基板１０１上に形成されているポリイミド樹脂からなる支柱１２０と支持基板２０１上に形成されているエポキシ樹脂からなる支柱２２０が接するように、両者を貼り合わせる。これを窒素雰囲気中で加熱硬化させることで、図１４（ａ）に示すように、基板１０１と支持基板２０１とが支柱１２０及び支柱２２０を介して固定される。
【００６９】
続いて基板薄化工程から半導体デバイス分離工程までを、図１４（ｂ）及び図１５に示すように、本発明の第１の実施形態と同様に行うことで、半導体素子１０２を有し、かつ基板１０１の両面に配線層１０４と裏面配線層４０４とを有する半導体デバイス１１０が得られる。
【００７０】
本実施形態においては、基板１０１と支持基板２０１とが、その上にそれぞれ形成された支柱１２０及び支柱２２０を介して固定される。このため、第１の実施形態に係る製造方法に比べて接着面積を大きくすることができ、接着力が向上する。この結果、本実施形態は第１の実施形態と同様又はそれ以上の効果を奏する。
【００７１】
（第３の実施形態）
本発明の第３の実施形態に係る半導体デバイスの製造方法について、図１６〜図１８を参照しながら説明する。
【００７２】
まず、半導体素子形成工程から層間絶縁層形成工程までの工程を本発明の第１の実施形態と同様にして行い、図１６（ａ）に示すような構造を得る。
【００７３】
（貫通配線形成工程及び配線層形成工程）
次に、半導体素子１０２及び層間絶縁層１０３上に樹脂を塗布し、フォトリソグラフィー法により所望の形状のフォトレジスト（図示せず）を形成する。このフォトレジストは基板１０１の所望の位置に凹部３０４ａを形成するためのマスクであり、凹部３０４ａの形成工程に耐性があればよい。ここでは樹脂を塗布した後フォトリソグラフィー法により形成する例を示したが、例えばドライフィルムフォトレジストであってもよく、またスクリーン印刷法によって所望の形状のフォトレジスト７００を形成してもよい。
【００７４】
次に、基板１０１をエッチャー装置に導入する。ボッシュプロセスにより、フォトレジストが形成されている面から、図１６（ｂ）に示すように、基板１０１に凹部３０４ａと、凹部３０４内に形成されたシリコン酸化膜からなる基板絶縁層３０３とを形成する。フォトレジストを有機溶剤により除去し、酸素プラズマ処理により基板１０１裏面を清浄にする。
【００７５】
ここでは凹部３０４ａ及び基板絶縁層３０３の形成工程をボッシュプロセスとしたが、方法はこれに限定されない。例えば、レーザー加工、ブラスト加工、マイクロドリル加工、反応性イオンエッチング、ドライエッチング、ウェットエッチングにより基板１０１を除去し凹部３０４ａを形成してもよい。この場合は、フォトレジスト７００を有機溶剤により除去し、酸素プラズマ処理により基板１０１裏面を清浄にした後に、スパッタ成膜法、ＣＶＤ法により基板絶縁層３０３を形成することができる。又は絶縁層の前駆体溶液を塗布し、硬化させて基板絶縁層３０３を形成してもよい。
【００７６】
基板１０１及び層間絶縁層１０３を酸素プラズマ処理により清浄にした後、これを成膜装置内に導入する。成膜装置内を所望の真空度とし、基板１０１及び層間絶縁層１０３上の全面にＴｉ、Ｃｕをこの順に積層成膜し、Ｃｕ／Ｔｉ積層膜からなる給電層を形成する（図示せず）。なお、膜厚は特に限定されないが、例えばＴｉ層が５０ｎｍ、Ｃｕ層が３００ｎｍである。
【００７７】
次に給電層上の全面に樹脂を塗布し、フォトリソグラフィー法により所望の形状のフォトレジスト（図示せず）を形成する。電解めっき法によりフォトレジスト開口部にＣｕめっきを形成し、有機溶剤及び酸素プラズマ処理によってフォトレジストを除去すると共にＣｕめっき及び給電層の表面を清浄にする。給電層のうち不要な部分をウェットエッチングにより除去し、図１６（ｃ）に示すように、所望の形状の貫通配線３０４及び配線層１０４を形成する。なお、この段階では貫通配線３０４は基板１０１を貫通していない。貫通配線３０４は、後に行われる基板１０１の薄化工程の結果、基板１０１を貫通する。
【００７８】
（表面絶縁層形成工程）
基板１０１、配線層１０４、層間絶縁層１０３の上面を酸素プラズマ処理により清浄にした後、基板１０１、配線層１０４及び層間絶縁層１０３の上に、感光性を有するポリイミド樹脂を塗布し、乾燥させる。これを露光し、現像処理することで、図１６（ｄ）に示すように、開口部を有する表面絶縁層１０５を基板１０１、配線層１０４及び層間絶縁層１０３上に形成すると共に、基板貫通孔３０２内にポリイミド樹脂からなる支柱１２０を形成する。外観検査により基板１０１及び半導体素子１０２上に表面絶縁層１０５の開口部が形成されているのを確認した後、窒素雰囲気中で加熱処理を行い、表面絶縁層１０５を硬化させる。加熱処理温度は特に限定されないが、例えば、３５０℃で行われる。このようにして、図１６（ｄ）に示すように、多層配線層１０６が形成される。
【００７９】
（多層配線層形成工程）
なお、本実施形態においては発明の理解を容易にするために層間絶縁層１０３及び配線層１０４を１層ずつ形成する例を示したが、これらを繰り返し積層していくことで複数の層間絶縁層１０３及び配線層１０４を有する多層配線層１０６を形成しても良い。
【００８０】
（貼り合わせ工程）
支持基板形成工程は、本発明の第１の実施形態と同様に行うことができる。このようにして得られた支持基板２０１と基板１０１とを、図１７（ａ），（ｂ）に示すように貼り合わせる。
【００８１】
（基板薄化工程）
次に、支持基板２０１にバックグラインドテープを貼り付け（図示せず）、バックグラインドテープを治具に固定する。半導体素子１０２を形成していない面より基板１０１をバックグラインド加工して、基板１０１を薄くする。支持基板２０１からバックグラインドテープを剥離する。バックグラインド加工した面をＣＭＰ加工し、基板１０１の半導体素子１０２が形成されていない面を平坦化する。その後、基板１０１裏面から反応性イオンエッチングにより基板１０１のシリコン及び基板絶縁層３０３を除去し、貫通配線３０４を露出させる。この結果、貫通配線３０４は基板１０１を貫通する。
【００８２】
続いて図１７（ｃ）及び図１８に示すように、裏面層間絶縁層形成工程から半導体デバイス分離工程までを本発明の第１の実施形態と同様に行うことで、半導体素子１０２を有し、かつ基板１０１の両面に配線層１０４と裏面配線層４０４とを有する半導体デバイス１１０が得られる。
【００８３】
本実施形態においては、第２の実施形態に係る製造方法と同様、基板１０１と支持基板２０１との接着面積を大きくすることができ、接着力が向上する。この結果、本実施形態は第１の実施形態と同様又はそれ以上の硬化を奏する。
【００８４】
（第４の実施形態）
本発明の第４の実施形態に係る半導体デバイスの製造方法を、図１９及び図２０を参照しながら説明する。
【００８５】
まず、半導体素子形成工程から基板薄化工程までを本発明の第１の実施形態と同様に行い、図１９（ａ）に示すような構造を得る。
【００８６】
（貫通配線形成工程）
次に、基板１０１の、半導体素子１０２が形成されていない面に樹脂を塗布し、フォトリソグラフィー法により所望の形状のフォトレジスト（図示せず）を形成する。
【００８７】
このフォトレジストは基板１０１に形成する基板貫通孔３０２を形成するためのマスクであり、基板貫通孔３０２を形成する工程に耐性があればよい。ここでは樹脂を塗布し、フォトリソグラフィー法により形成する例を示したが、例えばドライフィルムフォトレジストであってもよい。
【００８８】
次に、基板１０１及び支持基板２０１をエッチャー装置に導入する。ボッシュプロセスによって図１９（ｂ）に示すように基板１０１及びエポキシ樹脂からなる支柱２２０の一部を除去し、基板貫通孔３０２と基板貫通孔３０２の側面に形成されたシリコン酸化膜からなる基板絶縁層３０３とを形成する。フォトレジストを有機溶剤とアンモニアを含むアルカリ洗浄液により除去し、基板１０１裏面を清浄にする。
【００８９】
ここでは基板貫通孔形成工程をボッシュプロセスとしたが、方法はこれに限定されない。例えば、レーザー加工、ブラスト加工、マイクロドリル加工、反応性イオンエッチング、ドライエッチング、ウェットエッチングにより基板１０１を除去し基板貫通孔３０２を形成してもよい。この場合は、フォトレジストを有機溶剤により除去し、アンモニアを含むアルカリ洗浄液により基板１０１の裏面を清浄にした後に、スパッタ成膜法、ＣＶＤ法により基板絶縁層３０３を形成することができる。又は絶縁層の前駆体溶液を塗布し、硬化させて基板絶縁層３０３を形成してもよい。
【００９０】
（裏面層間絶縁層）
続いて、基板１０１の裏面及び基板貫通孔３０２を酸素プラズマ処理により清浄にした後、基板１０１の裏面及び基板貫通孔３０２上に、感光性を有するポリイミド樹脂を塗布し、乾燥させる。これを露光し、現像処理することにより、図１９（ｃ）に示すように開口部を有する裏面層間絶縁層４０３を基板１０１の裏面に形成すると共に、エポキシ樹脂からなる支柱２２０の底面にポリイミド樹脂からなる支柱１２０を形成する。外観検査により裏面層間絶縁層４０３の開口を確認した後、窒素雰囲気中で加熱処理をし、裏面層間絶縁層４０３を硬化させる。加熱処理温度は特に限定されないが、例えば、３５０℃で行われる。
【００９１】
以後は図２０（ａ），（ｂ）に示すように、裏面配線層形成工程から半導体デバイス分離工程までを本発明の第１の実施形態と同様に行うことで、半導体素子１０２を有し、かつ基板１０１の両面に配線層１０４と裏面多層配線層４０６とを有する半導体デバイス１１０が得られる。
【００９２】
本実施形態においては、支持基板２０１上に形成したエポキシ樹脂からなる支柱２２０と、基板１０１の裏面から形成したポリイミド樹脂からなる支柱１２０とで、基板１０１と支持基板２０１とを固定することができる。第１乃至第３の実施形態にかかる製造方法に比べて基板１０１と支柱１２０、支柱１２０と支柱２２０との接着面積が大きくなるため接着強度が向上し、第１乃至第３の実施形態と同様又はそれ以上の効果を奏する。
【００９３】
（第５の実施形態）
本発明の第５の実施形態に係る半導体デバイスの製造方法について、図２１〜図２３を参照しながら説明する。
【００９４】
まず、半導体素子形成工程から層間絶縁層形成工程までを本発明の第１の実施形態と同様に行い、図２１（ａ）に示す構造を得る。
【００９５】
（配線層形成工程）
基板１０１、半導体素子１０２及び層間絶縁層１０３の表面を酸素プラズマ処理により清浄にした後、これを成膜装置内に導入する。成膜装置内を所望の真空度にし、基板１０１、半導体素子１０２及び層間絶縁層１０３上の全面にＴｉ、Ｃｕをこの順に積層成膜して、Ｃｕ／Ｔｉ積層膜からなる給電層（図示せず）を形成する。膜厚は特に限定されないが、例えばＴｉ層が５０ｎｍ、Ｃｕ層が３００ｎｍである。
【００９６】
給電層上に樹脂を塗布し、フォトリソグラフィー法により所望の形状のフォトレジスト（図示せず）を形成する。電解めっき法によりフォトレジスト開口部にＣｕめっきを形成した後に、有機溶剤及び酸素プラズマ処理によってフォトレジストを除去する。Ｃｕめっき及び給電層の表面を清浄にし、給電層の不要な部分をウェットエッチングにより除去する。このようにして、図２１（ｂ）に示すように、所望の形状の配線層１０４及び金属支柱１２１を形成する。
【００９７】
次に、多層配線層形成工程及び表面絶縁層形成工程を本発明の第１の実施形態と同様に行い、図２１（ｃ）に示す構造とする。
【００９８】
（支持基板形成工程）
支持基板２０１として、ここでは０．５ｍｍ厚のガラスを用いる。ガラスを洗浄し、この表面に、感光性を有するポリイミド樹脂を塗布し、乾燥させる。これを露光し、現像処理することにより、支持基板２０１上に所望の形状の保護樹脂層２３０を形成する。支持基板２０１上の保護樹脂層２３０の形状は、基板１０１上に形成する半導体素子１０２及び多層配線層１０６の形状に対応している。外観検査後、窒素雰囲気中で加熱処理をし、保護樹脂を硬化させる。加熱処理温度は特に限定されないが、例えば３５０℃で行われる。
【００９９】
支持基板２０１及び保護樹脂層２３０上に、感光性を有するエポキシ樹脂を塗布し、乾燥させる。これを露光し、現像処理することにより、支持基板２０１上に所望の形状の支柱２２０を形成する。エポキシ樹脂からなる支柱２２０は、基板１０１上に形成した半導体素子１０２及び多層配線層１０６を除く領域に対応する位置に配置される。
【０１００】
（貼り合わせ工程）
外観検査後、基板１０１上に形成した半導体素子１０２及び多層配線層１０６と、支持基板２０１上の保護樹脂層２３０が接し、かつ基板１０１上に形成されている金属支柱１２１と支持基板２０１上に形成されているエポキシ樹脂からなる支柱２２０とが接するように、両者を貼り合わせる。これを窒素雰囲気中で加熱硬化させることで、図２１（ｄ）に示すように、基板１０１と支持基板２０１とが固定される。なお、本実施形態においては金属支柱１２１とエポキシ樹脂からなる支柱２２０との界面に金属拡散層２３１が形成される。このようにすることで、接着強度がさらに向上する。
【０１０１】
基板薄化工程から裏面絶縁層形成工程までを本発明の第１の実施形態と同様にして行い、図２２（ａ）に示す構造とする。
【０１０２】
（半導体デバイス分離工程）
続いて、樹脂を基板１０１の半導体素子１０２が形成されていない面に塗布し、フォトリソグラフィー法により裏面多層配線層４０６を保護するような形状のフォトレジスト（図示せず）を形成する。次にダイシング加工により、図２２（ｂ）に示すように基板１０１及び金属支柱１２１の一部を除去する。さらにウェットエッチングにより、図２２（ｃ）に示すように金属支柱１２１及び金属拡散層２３１を除去する。
【０１０３】
なお、基板１０１及び金属支柱１２１の一部を除去する工程をここではダイシング加工により行ったが、方法はこれに限定されない。例えばレーザー加工、ブラスト加工、マイクロドリル加工、反応性イオンエッチング、ドライエッチング、ウェットエッチングとしてもよく、またこれらを組み合わせて用いてもよい。
【０１０４】
フォトレジストを有機溶剤により除去し、酸素プラズマ処理により基板１０１の裏面を清浄にする。酸素プラズマ処理の際、基板１０１と除去されず残存する支柱２２０との間に応力が発生し、両者の間で剥離が生じる。このため基板１０１を支柱２２０及び支持基板２０１から容易に分離することができる。このようにして、図２３に示すように、半導体素子１０２を有し、かつ基板１０１の両面に配線層１０４と裏面配線層４０４とを有する半導体デバイス１１０が得られる。
【０１０５】
本実施形態においては、Ｃｕめっきからなる金属支柱１２１とエポキシ樹脂からなる支柱２２０とが接合され、さらにその界面に金属拡散層２３１が形成される。このため、基板１０１又は支持基板２０１の一方のみに支柱２２０を形成して貼り合わせた場合に比べて接着面積を大きくできるだけでなく、金属拡散層２３１を形成することで接着強度をさらに向上させることができる。よって、本実施形態に係る製造方法は第１乃至第４の実施形態と同様又はそれ以上の効果を奏する。
【０１０６】
（第６の実施形態）
本発明の第６の実施形態に係る半導体デバイスの製造方法を、図２４〜図２７を参照しながら説明する。
【０１０７】
まず、半導体素子形成工程から層間絶縁層形成工程までを本発明の第１の実施形態と同様に行い、図２４（ａ）に示す構造を得る。
【０１０８】
（貫通配線形成工程及び配線層形成工程）
基板１０１及び層間絶縁層１０３上に樹脂を塗布し、フォトリソグラフィー法により所望の形状のフォトレジスト（図示せず）を形成する。このフォトレジストは、基板１０１に凹部３０４ａを形成する際のマスクとして用いられる。
【０１０９】
次に、この基板１０１をエッチャー装置に導入する。ボッシュプロセスにより、図２４（ｂ）に示すように、基板１０１に凹部３０４ａと凹部３０４ａ側面に形成されたシリコン酸化膜からなる基板絶縁層３０３とを形成する。フォトレジスト７００を有機溶剤により除去し、酸素プラズマ処理により基板１０１及び層間絶縁層１０３を清浄にする。
【０１１０】
基板１０１及び層間絶縁層１０３を酸素プラズマ処理により清浄にした後、成膜装置内に導入する。成膜装置内を所望の真空度とし、基板１０１及び層間絶縁層１０３上の全面にＴｉ、Ｃｕをこの順に積層成膜し、Ｃｕ／Ｔｉ積層膜からなる給電層（図示せず）を形成する。膜厚は特に限定されないが、例えばＴｉ層が５０ｎｍ、Ｃｕ層が３００ｎｍである。
【０１１１】
次に、給電層上の全面に樹脂を塗布し、フォトリソグラフィー法により所望の形状のフォトレジスト（図示せず）を形成する。電解めっき法によりフォトレジスト開口部にＣｕめっき１０４ａを形成した後に、有機溶剤及び酸素プラズマ処理によってフォトレジストを除去する。Ｃｕめっき１０４ａ及び給電層の表面を清浄にした後。給電層の不要な部分をウェットエッチングにより除去する。このようにして、図２４（ｃ）に示すように、所望の形状の貫通配線３０４、配線層１０４及び金属支柱１２１を形成する。
【０１１２】
（表面絶縁層形成工程）
基板１０１、配線層１０４及び層間絶縁層１０３の上面を酸素プラズマ処理により清浄にした後、配線層１０４及び層間絶縁層１０３の上に、感光性を有するポリイミド樹脂を塗布し、乾燥させる。これを露光し、現像処理することにより、図２４（ｄ）に示すように開口部を有する表面絶縁層１０５を基板１０１、配線層１０４及び層間絶縁層１０３上に形成する。外観検査により基板１０１及び半導体素子１０２上に表面絶縁層１０５の開口部が形成されているのを確認した後に、窒素雰囲気中で加熱処理をし、表面絶縁層１０５を硬化させる。加熱処理温度は特に限定されないが、例えば、３５０℃で行われる。このようにして、図２４（ｄ）に示すように、多層配線層１０６が形成される。
【０１１３】
なお、ここでは発明の理解を容易にするために配線層１０４を１層のみ形成する例を示したが、層間絶縁層１０３及び配線層１０４を繰り返し積層し、複数の層間絶縁層１０３及び配線層１０４を有する多層配線層１０６を形成しても良い。
【０１１４】
図２５（ａ）及び図２５（ｂ）に示すように、支持基板形成工程を本発明の第５の実施形態と同様に、貼り合わせ工程から裏面絶縁層形成工程までの工程を本発明の第３の実施形態と同様に行い、図２５（ｃ）に示すような構造とする。ここで、本実施形態においては、エポキシ樹脂からなる支柱２２０と金属支柱１２１との間に金属拡散層２３１が形成される。
【０１１５】
（半導体デバイス分離工程）
半導体素子１０２を形成していない面の基板１０１裏面に樹脂を塗布し、フォトリソグラフィー法により裏面多層配線を保護するような形状のフォトレジスト（図示せず）を形成する。裏面層間絶縁層４０３の一部を図２６（ａ）に示すように取り除いた後、図２７に示すように、ウェットエッチングによって金属支柱１２１及び金属拡散層２３１を除去する。フォトレジストを有機溶剤により除去し、酸素プラズマ処理により基板１０１裏面を清浄にする。この際、酸素プラズマ処理によって、基板１０１と除去されず残存する支柱２２０との間に応力が発生し、基板１０１と除去されず残存している支柱２２０との間で剥離が生じる。このため基板１０１を支柱２２０及び支持基板２０１から容易に分離することができる。図２７に示すように基板１０１と支持基板２０１とを分離し、半導体素子１０２を有し、かつ基板１０１の両面に配線層１０４と裏面配線層４０４とを有する半導体デバイス１１０が得られる。
【０１１６】
本実施形態においては、本発明の第５の実施形態と同様、基板１０１又は支持基板２０１の一方のみに支柱２２０を形成して貼り合わせた場合に比べて接着面積を大きくでき、さらに金属拡散層２３１を形成することで接着強度をさらに向上させることができる。よって、本実施形態に係る製造方法は第１乃至第５の実施形態と同様又はそれ以上の効果を奏する。
【０１１７】
（第７の実施形態）
本発明の第７の実施形態に係る半導体デバイスの製造方法について、図２８〜図３０を参照しながら説明する。
【０１１８】
まず、半導体素子形成工程から基板薄化工程までを本発明の第５の実施形態と同様に行い、図２８（ａ）に示す構造を得る。
【０１１９】
（貫通配線形成工程）
基板１０１の半導体素子１０２が形成されていない面に樹脂を塗布し、フォトリソグラフィー法により所望の形状のフォトレジスト（図示せず）を形成する。このフォトレジストは基板１０１に基板貫通孔３０２を形成する際にマスクとして用いられる。ここでは樹脂を塗布した後フォトリソグラフィー法によりフォトレジストを形成したが、フォトレジスト７００は基板貫通孔３０２の形成工程に耐性があればよく、限定されない。例えば、ドライフィルムフォトレジストであってもよい。
【０１２０】
次に、基板１０１及び支持基板２０１をエッチャー装置に導入する。ボッシュプロセスにより、基板１０１及びＣｕめっきからなる金属支柱１２１の一部を除去し、図２８（ｂ）に示すように、基板１０１に、貫通配線３０４を形成する基板貫通孔３０２と基板貫通孔３０２側面に形成されたシリコン酸化膜からなる基板絶縁層３０３とを形成する。フォトレジストを有機溶剤により除去し、酸素プラズマ処理により基板１０１の裏面を清浄にする。
【０１２１】
ここでは基板貫通孔形成工程をボッシュプロセスとしたが、方法はこれに限定されない。例えば、レーザー加工、ブラスト加工、マイクロドリル加工、反応性イオンエッチング、ドライエッチング、ウェットエッチングにより基板１０１の一部を除去し基板貫通孔３０２を形成してもよい。この場合は、フォトレジストを有機溶剤により除去し、酸素プラズマ処理により基板１０１の裏面を清浄にした後に、スパッタ成膜法、ＣＶＤ法により基板絶縁層３０３を形成することができる。又は絶縁層の前駆体溶液を塗布し、硬化させて基板絶縁層３０３を形成してもよい。続いて、先に述べた実施形態と同様にして、図２８（ｂ）に示すように貫通配線３０４を形成する。
【０１２２】
（裏面層間絶縁層形成工程）
基板１０１の裏面を酸素プラズマ処理により清浄にした後、基板１０１の裏面及び基板貫通孔３０２上に、感光性を有するポリイミド樹脂を塗布し、乾燥させる。これを露光し、現像処理することにより、図２８（ｃ）に示すように、開口部を有する裏面層間絶縁層４０３を基板１０１の裏面に形成する。裏面層間絶縁層４０３の開口部が基板１０１及び基板貫通孔３０２上に形成されていることを外観検査により確認した後、窒素雰囲気中で加熱処理を行い、裏面層間絶縁層４０３を硬化させる。加熱処理温度は特に限定されないが、例えば、３５０℃である。
【０１２３】
（裏面配線層形成工程）
基板１０１の裏面及び裏面層間絶縁層４０３を酸素プラズマ処理により清浄にした後、成膜装置内に導入する。成膜装置内を所望の真空度とし、基板１０１の裏面及び裏面層間絶縁層４０３上の全面にＴｉ、Ｃｕをこの順に積層成膜し、Ｃｕ／Ｔｉ積層膜からなる給電層（図示せず）を形成する。膜厚は特に限定されないが、例えばＴｉ層が５０ｎｍ、Ｃｕ層が３００ｎｍである。
【０１２４】
給電層上に樹脂を塗布し、フォトリソグラフィー法により所望の形状のフォトレジスト（図示せず）を形成する。電解めっき法によりフォトレジスト開口部にＣｕめっきを形成した後に、有機溶剤及び酸素プラズマ処理によってフォトレジストを除去すると共に、Ｃｕめっき及び給電層表面を清浄にする。給電層のうち不要な部分をウェットエッチングにより除去し、図２９（ａ）に示すように、所望の形状の裏面配線層４０４を形成する。
【０１２５】
図２９（ｂ）及び図３０に示すように、裏面配線層形成工程から裏面絶縁層形成工程までの工程を本発明の第１の実施形態と同様に行い、半導体デバイス分離工程を本発明の第６の実施形態と同様に行うことで、半導体素子１０２を有し、かつ基板１０１の両面に配線層１０４と裏面配線層４０４とを有する半導体デバイス１１０が得られる。
【０１２６】
本実施形態では、本発明の第５の実施形態と同様、基板１０１又は支持基板２０１の一方のみに支柱２２０を形成して貼り合わせた場合に比べて接着面積を大きくでき、さらに金属拡散層２３１を形成することで接着強度をさらに向上させることができる。よって、本実施形態に係る製造方法は第１乃至第６の実施形態と同様又はそれ以上の効果を奏する。
【０１２７】
本発明の第８の実施形態に係る半導体デバイスの製造方法について、図３１〜図３３を参照しながら説明する。
【０１２８】
まず、半導体素子形成工程から基板薄化工程までの工程を第１の実施形態と同様に行い、図３１（ａ）に示す構造を得る。
【０１２９】
（貫通配線形成工程）
基板１０１の、半導体素子１０２が形成されていない面に樹脂を塗布し、フォトリソグラフィー法により所望の形状のフォトレジスト（図示せず）を形成する。このフォトレジストは、基板１０１に基板貫通孔３０２を形成する際のマスクである。ここでは樹脂を塗布してからフォトリソグラフィー法により形成する方法を示したが、基板貫通孔３０２の形成工程に対して耐性があればよく、例えば、ドライフィルムフォトレジストであってもよい。
【０１３０】
固定されている基板１０１及び支持基板２０１をエッチャー装置に導入する。ボッシュプロセスにより基板１０１及びエポキシ樹脂からなる支柱２２０の一部を除去し、図３１（ｂ）に示すように、貫通配線３０４を形成する基板貫通孔３０２と、基板貫通孔３０２側面に形成されたシリコン酸化膜からなる基板絶縁層３０３とを形成する。フォトレジストを有機溶剤と、アンモニアを含むアルカリ洗浄液と、により除去し、基板１０１の裏面を清浄にする。
【０１３１】
ここでは基板貫通孔３０２及び基板絶縁層３０３の形成工程をボッシュプロセスとしたが、方法はこれに限定されない。例えば、レーザー加工、ブラスト加工、マイクロドリル加工、反応性イオンエッチング、ドライエッチング、ウェットエッチングにより基板１０１を除去し基板貫通孔３０２を形成してもよい。この場合は、フォトレジスト７００を有機溶剤と、アンモニアを含むアルカリ洗浄液とにより除去し、基板１０１の裏面を清浄にした後に、スパッタ成膜法、ＣＶＤ法により基板絶縁層３０３を形成することができる。又は絶縁層の前駆体溶液を塗布し、硬化させて基板絶縁層３０３を形成してもよい。
【０１３２】
（裏面層間絶縁層）
基板１０１の裏面及び基板貫通孔３０２を酸素プラズマ処理により清浄にした後、基板１０１の裏面及び基板貫通孔３０２上に、感光性を有するポリイミド樹脂を塗布し、乾燥させる。これを露光し、現像処理することにより、図３１（ｃ）に示すように、開口部を有する裏面層間絶縁層４０３を基板１０１の裏面に形成する。裏面層間絶縁層４０３の開口部が基板１０１及び基板貫通孔３０２上に形成されていることを外観検査により確認した後、窒素雰囲気中で加熱処理を行い、裏面層間絶縁層４０３を硬化させる。加熱処理温度は特に限定されないが、例えば、３５０℃である。
【０１３３】
（裏面配線層）
基板１０１の裏面及び裏面層間絶縁層４０３を酸素プラズマ処理により清浄にした後、成膜装置内に導入する。成膜装置内を所望の真空度とし、基板１０１の裏面及び裏面層間絶縁層４０３上の全面にＴｉ、Ｃｕをこの順に積層成膜し、Ｃｕ／Ｔｉ積層膜からなる給電層（図示せず）を形成する。膜厚は限定されないが、例えばＴｉ層が５０ｎｍ、Ｃｕ層が３００ｎｍである。
【０１３４】
給電層上に樹脂を塗布し、フォトリソグラフィー法により所望の形状のフォトレジスト（図示せず）を形成する。電解めっき法によりフォトレジスト開口部にＣｕめっきを形成した後に、有機溶剤及び酸素プラズマ処理によってフォトレジストを除去すると共に、Ｃｕめっき及び給電層の表面を清浄にする。給電層のうち不要な部分をウェットエッチングにより除去し、所望の形状の裏面配線層４０４及び金属支柱１２１を形成する。裏面層間絶縁層形成工程から裏面絶縁層形成工程までの工程を本発明の第１の実施形態と同様に行い、図３２（ａ）に示す構造を得る。この過程において、金属支柱１２１とエポキシ樹脂からなる支柱２２０との界面には、金属拡散層２３１が形成される。
【０１３５】
（半導体デバイス分離工程）
基板１０１の、半導体素子１０２が形成されていない面に樹脂を塗布し、フォトリソグラフィー法により裏面多層配線を保護するような形状のフォトレジスト（図示せず）を形成する。次に、図３２（ｂ）に示すように、ウェットエッチングによって金属支柱１２１及び金属拡散層２３１を除去する。フォトレジストを有機溶剤により除去し、酸素プラズマ処理により基板１０１裏面を清浄にする。この際、酸素プラズマ処理によって、基板１０１と除去されず残存している支柱２２０との間に応力が発生し、基板１０１と支柱２２０との間で剥離が生じる。このため基板１０１と支持基板２０１とを容易に分離することができる。このようにして、図３３に示すように半導体素子１０２を有し、かつ基板１０１の両面に配線層１０４と裏面配線層４０４とを有する半導体デバイス１１０が得られる。
【０１３６】
本実施形態においては、本発明の第５の実施形態と同様、基板１０１又は支持基板２０１の一方のみに支柱２２０を形成して貼り合わせた場合に比べて接着面積を大きくでき、さらに金属拡散層２３１を形成することで接着強度をさらに向上させることができる。よって、本実施形態に係る製造方法は第１乃至第７の実施形態と同様又はそれ以上の効果を奏する。
【０１３７】
（第９の実施形態）
本発明の第９の実施形態に係る半導体デバイスの製造方法について、図３４〜図３７を参照しながら説明する。
【０１３８】
半導体素子形成工程から表面絶縁層形成工程までの工程は、本発明の第１の実施形態と同様に行うことができる。
【０１３９】
（支持基板形成工程）
本実施形態においては、支持基板２０１として、アルカリ金属を含有するガラスを用いる。支持基板２０１の厚さは０．５ｍｍである。支持基板２０１を洗浄した後、支持基板２０１全面に樹脂を塗布し、フォトリソグラフィー法により図３４（ａ）に示すように所望の形状のフォトレジスト７０３を形成する。このフォトレジスト７０３をマスクとして、フッ酸を含むエッチング液により支持基板２０１をエッチング加工する。フォトレジスト７０３を有機溶剤により除去し、酸素プラズマ処理により支持基板２０１裏面を清浄にする。このようにして、図３４（ｂ）に示すように、支持基板２０１上に、支持基板２０１と同一材料で構成される支柱２２０を形成する。
【０１４０】
支持基板２０１及び支柱２２０の上に、感光性を有するポリイミド樹脂を塗布し、乾燥させる。これを露光し、現像処理することにより、図３４（ｃ）に示すように、支持基板２０１上に所望の形状の保護樹脂層２３０を形成する。保護樹脂層２３０の形状は、基板１０１上に形成される半導体素子１０２及び多層配線層１０６の形状に対応している。外観検査後、窒素雰囲気中で加熱処理を行い、保護樹脂層２３０を硬化させる。加熱処理温度は限定されないが、例えば３５０℃である。
【０１４１】
なお、ここでは保護樹脂層２３０をフォトリソグラフィー法により形成する例を示したが、支持基板２０１及び支柱２２０上の全面にポリイミド樹脂からなる層を形成し、硬化させた後に支柱２２０上に形成されたポリイミド樹脂を除去して、図３４（ｃ）に示す構造としてもよい。
【０１４２】
（貼り合わせ工程）
外観検査後、図３５（ａ）及び図３５（ｂ）に示すように、基板１０１上に形成した半導体素子１０２及び多層配線層１０６と、支持基板２０１上の保護樹脂層２３０が接し、かつ基板１０１と、支持基板２０１に形成されている支柱２２０とが接するように、両者を貼り合わせる。基板１０１側を陽極、支持基板２０１側を陰極とし、加熱した状態で電圧を印加することにより、基板１０１と支持基板２０１とを陽極接合により固定する。
【０１４３】
基板薄化工程から裏面絶縁層形成工程までの工程を本発明の第１の実施形態と同様にして行い、図３５（ｃ）に示す構造を得る。
【０１４４】
（半導体デバイス分離工程）
基板１０１の、半導体素子１０２が形成されていない面に樹脂を塗布し、フォトリソグラフィー法により裏面多層配線層４０６を保護するような形状のフォトレジスト（図示せず）を形成する。ダイシング加工により、基板１０１の一部と、支持基板２０１と同一材料で形成されている支柱２２０の一部とを、図３６（ａ）に示すように除去する。さらにウェットエッチングにより、図３６（ｂ）に示すように残りの支柱２２０を除去する。フォトレジストを有機溶剤により除去し、酸素プラズマ処理により基板１０１裏面を清浄にする。この際、酸素プラズマ処理によって、基板１０１と支柱２２０との間に応力が発生し、剥離が生じる。このため、基板１０１と支持基板２０１とを分離することが容易となる。このようにして、図３７に示すように、半導体素子１０２を有し、かつ基板１０１の両面に配線層１０４と裏面配線層４０４とを有する半導体デバイス１１０が得られる。
【０１４５】
本実施形態においては支持基板２０１と支柱２２０とが一体であり、さらに基板１０１と支柱２２０との間は陽極接合により強固に接着されるため、基板１０１と支持基板２０１とをより強固に固定することができる。よって、本実施形態に係る製造方法は第１乃至第８の実施形態と同様又はそれ以上の効果を奏する。
【０１４６】
（第１０の実施形態）
本発明の第１０の実施形態に係る半導体デバイスの製造方法について、図３８〜図３９を参照しながら説明する。
【０１４７】
半導体素子形成工程から基板薄化工程までの工程は、本発明の第５の実施形態と同様に行うことができる。
【０１４８】
（薄膜素子形成工程）
本実施形態では図３８（ａ）に示すように、基板１０１の半導体デバイス１０２が形成されている面とは反対側の面に、薄膜素子４０２が形成される。ここでは、薄膜素子４０２として薄膜キャパシタを形成する例を示して説明する。ただし、これは発明の理解を容易にするための例示であり、本発明の範囲はこれに限定されるものではない。
【０１４９】
基板１０１を洗浄し、成膜装置内に導入する。成膜装置内を所望の真空度とし、基板１０１全面に下部電極、誘電体、上部電極をこの順に積層成膜する。各層の材質は、例えば下部電極としてＴａとＰｔとの積層膜、誘電体としてチタン酸ストロンチウム、上部電極としてＰｔを用いることができる。ここで、誘電体膜を形成するチタン酸ストロンチウムの比誘電率を高くするために、チタン酸ストロンチウムの成膜工程は基板１０１を加熱した状態で行うことが好ましい。温度は限定されないが、例えば４００℃である。なお、ここで図３８（ａ）に示すように、Ｃｕめっきからなる金属支柱１２１とエポキシ樹脂からなる支柱２２０との界面に、金属拡散層２３１を形成してもよい。
【０１５０】
次に、Ｐｔ上部電極上に所望のパターンのフォトレジスト（図示せず）を形成した後に、基板１０１をエッチャー装置に導入する。エッチングによって不要な上部電極を除去した後、フォトレジストを有機溶剤と酸素プラズマによって除去することでＰｔ上部電極パターン（図示せず）を得る。
【０１５１】
薄膜素子４０２を構成するチタン酸ストロンチウム誘電体及びＰｔ／Ｔａ下部電極もＰｔ上部電極と同様に、フォトレジストの形成、エッチングによる所望のパターンの形成及びフォトレジストの除去を繰り返すことで、薄膜キャパシタからなる薄膜素子４０２を形成する。ここで、エッチング方法は電極あるいは誘電体材料によって変えることが望ましい。なお、エッチングはウェットエッチングであってもよく、ドライエッチングであってもよい。
【０１５２】
続いて、図３８（ｂ）及び（ｃ）並びに図３９（ａ）及び（ｂ）に示すように、裏面層間絶縁層形成工程から半導体デバイス分離工程までの工程を、本発明の第５の実施形態と同様に行う。このようにして、基板１０１の一方の面に半導体素子１０２及び配線層１０４を、他方の面に薄膜素子４０２及び裏面配線層４０４を有する半導体デバイス１１５が得られる。
【０１５３】
本実施形態によれば、基板１０１の半導体素子１０２が形成されていない面に、薄膜素子４０２を集積化することが可能となる。このため、従来の半導体デバイスにさらに機能を付加して高機能化し、かつ小型化することができる。
【０１５４】
なお、ここでは貫通配線３０４を形成する前に薄膜素子４０２を形成する例を示したが、貫通配線３０４を形成したあとで薄膜素子４０２を形成してもよい。ただし、高誘電率の誘電体薄膜を有する薄膜キャパシタを形成するには、貫通配線３０４を形成する前に薄膜素子４０２を形成することが好ましい。
【０１５５】
（第１１の実施形態）
本発明の第１１の実施形態に係る積層化半導体デバイスの製造方法について、図４０を参照しながら説明する。
【０１５６】
積層化半導体デバイス５００を構成する個々の半導体デバイスは、本発明の第１〜第１０の実施形態に係る製造方法と同様の方法により製造される。これらは図４０に示すように複数段積層され、接続材８００で接続される。複数の半導体デバイスと配線基板６００とを電気的に接続することで、積層化半導体デバイス５００が得られる。
【０１５７】
本実施形態では、本発明の第１〜第１０の実施形態に係る半導体デバイスが複数積層され、接続される。各半導体デバイスは、半導体素子１０２を有し、かつ基板１０１の両面に配線層１０４と裏面配線層４０４とを有する。これらの半導体デバイスは、ワイヤボンディング等の方法によることなく３つ以上を積層して接続することができるため、従来の積層化半導体デバイスに比べて小型化が可能となる。
【０１５８】
（その他の実施形態）
以上、本発明について実施形態を示しながら詳細に説明したが、これらは例示であり、本発明の範囲が以上の実施形態に限定されるものではない。以下、本発明の実施形態の変形例について述べる。
【０１５９】
貫通配線３０４を形成する工程について、基板１０１の半導体素子１０２が形成されている面から形成する工程と、その反対側の面から形成する工程とそれぞれについて述べた。前者では基板１０１上に半導体素子１０２を形成した後、貫通配線３０４を形成する工程について述べたが、半導体素子１０２を形成する前に貫通配線３０４を形成してもよく、また貫通配線３０４上に半導体素子１０２を形成してもよい。一方、後者では裏面層間絶縁層４０３を形成する前に貫通配線３０４を形成する工程について述べたが、裏面層間絶縁層４０３を形成した後に貫通配線３０４を形成してもよい。
【０１６０】
層間絶縁層１０３、表面絶縁層１０５、裏面層間絶縁層４０３及び裏面絶縁層４０５の形成方法として、感光性を有するワニス状の前駆体溶液を塗布しフォトリソグラフィー法により所望の形状を形成する方法について述べたが、各絶縁層の形成方法はこれに限定されない。例えば、感光性を有する絶縁性のシートを形成又は貼り付けた後、フォトリソグラフィー法によって所望のパターン形状とし、各絶縁層を形成してもよい。
【０１６１】
裏面層間絶縁層４０３については、絶縁層を全面に形成したあとに、レーザー加工、ブラスト加工、マイクロドリル加工、反応性イオンエッチング、ドライエッチング、ウェットエッチングのいずれかによって絶縁層の不要な部分を除去し、所望の形状の裏面層間絶縁層４０３を形成してもよい。
【０１６２】
層間絶縁層１０３、表面絶縁層１０５、裏面層間絶縁層４０３及び裏面絶縁層４０５の形成工程について、感光性を有するポリイミド樹脂を塗布する方法を例示したが、樹脂はポリイミドに限定されない。例えば、ＢＣＢ樹脂（ベンゾシクロブテン）、ＰＢＯ樹脂（ポリベンゾオキサゾール）、フェノール樹脂、エポキシ樹脂を塗布してもよい。又は、これらを含有するシート材料を用い、これを加工して各絶縁層を形成してもよい。
【０１６３】
各実施形態では電解めっき法により形成される給電層としてＣｕ／Ｔｉ積層膜を例示したが、給電層はこれに限定されない。特にＴｉは、給電層としての機能を主に発揮するＣｕ層と基板１０１との密着性を高める為に配置される密着層であり、同様の機能を有するものであればＴｉに限定されない。例えば密着層は、Ｔａ、Ｃｒ、Ｍｏ、Ａｌ、Ｎｉ、Ｗ、又はこれらを含む化合物であってもよい。
【０１６４】
各実施形態では基板１０１の裏面に、裏面層間絶縁層４０３、裏面配線層４０４、裏面絶縁層４０５、薄膜キャパシタや薄膜抵抗等の薄膜素子４０２を形成する例を示したが、目的に応じて他の層や電気素子を形成してもよい。例えば、裏面配線層４０４でインダクタを形成してもよい。
【０１６５】
上記の実施形態の一部又は全部は、例えば以下の付記のようにも記載されうるが、以下には限定されない。
【０１６６】
（付記１）
基板の一方の面に第１の半導体素子を形成する工程と、
前記第１の半導体素子上に第１の配線層を形成する工程と、
支持基板上に保護樹脂層を形成する工程と、
前記第１の配線層と前記保護樹脂層とが接触するように、前記支持基板を前記基板に支柱を介して固定する工程と、
前記基板の他方の面側に第２の配線層を形成する工程と、
前記基板の一部及び前記支柱の一部又は全部を除去して前記基板と前記支持基板とを分離する工程と、
を含むことを特徴とする半導体デバイスの製造方法。
【０１６７】
（付記２）
前記基板の前記他方の面に第２の半導体素子を形成する工程をさらに含み、
前記第２の配線層は前記第２の半導体素子上に形成される、
ことを特徴とする付記１に記載の半導体デバイスの製造方法。
【０１６８】
（付記３）
前記支柱は、前記基板の前記第１の配線層が形成されている面上の領域であって前記半導体素子又は前記第１の配線層が形成されている領域以外の領域に配置される、
ことを特徴とする付記１又は２に記載の半導体デバイスの製造方法。
【０１６９】
（付記４）
前記支柱は樹脂を含有する樹脂部を有し、
前記支柱は前記樹脂部と前記基板とが接触するように配置される、
ことを特徴とする付記１乃至３のいずれか１つに記載の半導体デバイスの製造方法。
【０１７０】
（付記５）
前記支柱は前記基板の前記第１の配線層が形成されている面又は前記支持基板の前記保護樹脂層が形成されている面のいずれかに形成される、
ことを特徴とする付記１乃至４のいずれか１つに記載の半導体デバイスの製造方法。
【０１７１】
（付記６）
前記基板の一部及び前記支柱の一部又は全部を除去して前記基板と前記支持基板とを分離する工程は、前記基板の一部及び前記支柱の一部又は全部が除去された後、前記基板と前記支柱との間に応力を発生させて前記基板と前記支柱とを分離する工程を含む、
ことを特徴とする付記１乃至５のいずれか１つに記載の半導体デバイスの製造方法。
【０１７２】
（付記７）
前記基板の一部及び前記支柱の一部又は全部を除去して前記基板と前記支持基板とを分離する工程は、前記基板の一部及び前記支柱の一部又は全部が除去された後、加熱及び冷却によって前記基板と前記支柱との間に応力を発生させて前記基板と前記支柱とを分離する工程を含む、
ことを特徴とする付記１乃至６のいずれか１つに記載の半導体デバイスの製造方法。
【０１７３】
（付記８）
前記基板及び前記支柱の少なくとも一部を除去して前記基板と前記支持基板とを分離する工程は、前記基板及び前記支柱の少なくとも一部又は全部が除去された後、プラズマ処理によって前記基板と前記支柱との間に応力を発生させて前記基板と前記支柱とを分離する工程を含む、
ことを特徴とする付記１乃至７のいずれか１つに記載の半導体デバイスの製造方法。
【０１７４】
（付記９）
前記保護樹脂層は前記第１の配線層よりも小さい弾性率を有する、
ことを特徴とする付記１乃至８のいずれか１つに記載の半導体デバイスの製造方法。
【０１７５】
（付記１０）
前記支柱は前記支持基板上に前記支持基板と同一の材料で形成される、
ことを特徴とする付記１乃至９のいずれか１つに記載の半導体デバイスの製造方法。
【０１７６】
（付記１１）
前記支持基板を前記基板に支柱を介して固定する工程は陽極接合により行われる、
ことを特徴とする付記１乃至１０のいずれか１つに記載の半導体デバイスの製造方法。
【０１７７】
（付記１２）
前記基板はシリコン又はガラスのいずれか一方で形成されており、
前記支持基板はシリコン又はガラスのいずれか一方であって前記基板とは異なる材料で形成されている、
ことを特徴とする付記１乃至１１のいずれか１つに記載の半導体デバイスの製造方法。
【０１７８】
（付記１３）
前記基板はシリコンで形成されている、
ことを特徴とする付記１乃至１２のいずれか１つに記載の半導体デバイスの製造方法。
【０１７９】
（付記１４）
前記基板はシリコンで形成されており、
前記支持基板はアルカリ金属若しくはアルカリ土類金属又はその両方を含むガラスで形成されている、
ことを特徴とする付記１乃至１３のいずれか１つに記載の半導体デバイスの製造方法。
【０１８０】
（付記１５）
前記基板の前記第１の配線層が形成される面に金属部を形成する工程をさらに含み、
前記支柱は前記金属部と接するように配置される、
ことを特徴とする付記１乃至９のいずれか１つに記載の半導体デバイスの製造方法。
【０１８１】
（付記１６）
前記支柱と前記金属部との界面に金属拡散層を形成する工程をさらに含む、
ことを特徴とする付記１５に記載の半導体デバイスの製造方法。
【０１８２】
（付記１７）
前記金属部と前記支柱との接触面は、前記基板の前記第１の配線層が形成される面よりも高い位置に配置される、
ことを特徴とする付記１５又は１６に記載の半導体デバイスの製造方法。
【０１８３】
（付記１８）
前記金属部と前記基板との接触面は、前記基板の前記第１の配線層が形成される面よりも低い位置に配置される、
ことを特徴とする付記１５乃至１７のいずれか１つに記載の半導体デバイスの製造方法。
【０１８４】
（付記１９）
前記金属部は銅を含む、
ことを特徴とする付記１５乃至１８のいずれか１つに記載の半導体デバイスの製造方法。
【０１８５】
（付記２０）
付記１乃至１９のいずれか１つに記載の製造方法により得られた半導体デバイスを含む複数の半導体デバイスが積層される、
ことを特徴とする積層化半導体デバイスの製造方法。
【符号の説明】
【０１８６】
１０１： 基板
１０２： 半導体素子
１０３： 層間絶縁層
１０４ａ：Ｃｕめっき
１０４： 配線層
１０５： 表面絶縁層
１０６： 多層配線層
１１０： 半導体デバイス
１１５： 半導体デバイス
１２０： 支柱
１２１： 金属支柱
２０１： 支持基板
２２０： 支柱
２３０： 保護樹脂層
２３１： 金属拡散層
３０２： 基板貫通孔
３０３： 基板絶縁層
３０４： 貫通配線
３０４ａ：凹部
４０２： 薄膜素子
４０３： 裏面層間絶縁層
４０４ａ：Ｃｕめっき
４０４： 裏面配線層
４０５： 裏面絶縁層
４０６： 裏面多層配線層
５００： 積層化半導体デバイス
６００： 配線基板
７００，７０１，７０２，７０３： フォトレジスト
８００： 接続材
【技術分野】
【０００１】
本発明は、基板両面に配線を有する３次元積層用の半導体デバイスの製造方法及び積層化半導体デバイスの製造方法に関する。
【背景技術】
【０００２】
近年、電子機器の高性能化、高機能化、小型化、薄型化への要求が高まってきている。これまで２次元的に配置していた半導体デバイスを３次元的に積層し、積層化半導体デバイスとすることで、実装面積や配線長を大幅に削減することができる。半導体デバイスを３次元的に積層することで、電子機器の小型化、薄型化だけでなく、性能及び機能も向上させることができる。
【０００３】
従来採用されてきた３次元積層の方法としては、金やアルミのワイヤボンディング技術がある。ワイヤボンディングによって半導体デバイスを積層する場合、半導体デバイス上にボンディングパッドを形成する必要がある。しかし、ボンディングパッドは半導体素子外周部にしか形成できないという制約がある。また、この方法では積層数が増えるにつれて積層される半導体素子を小さくする必要がある。このため、この方法によって得られる積層化半導体デバイスは下段から上段にむかって半導体デバイスのサイズが小さくなるピラミッド形状とならざるを得ず、形状も制約される。
【０００４】
他に複数の半導体デバイスを３次元的に接続する方法として、半導体デバイスの端子面同士を接続するフリップチップ接続技術がある。この方法では、ワイヤボンディング技術を採用した場合に比べて、半導体デバイス同士を接続する配線長を大幅に削減することができる。しかしながら、フリップチップ接続は２つの半導体デバイス間の接続に制限される。ワイヤボンディング技術とフリップチップ接続技術とを融合させて積層化することもできるが、両技術がそれぞれ有する短所によって、半導体デバイスの積層数や得られる積層化半導体デバイスの形状が制限される問題があった。
【０００５】
これらの問題を解決する方法として、半導体デバイスを貫通する貫通配線を用いる方法がある。貫通配線を有する半導体デバイス同士、あるいは半導体デバイスと配線基板とを３次元積層することで、ワイヤボンディング技術に比べて半導体デバイス同士、あるいは半導体デバイスと配線基板との接続に用いられる配線を短くすることができる。更にフリップチップ接続技術よりも半導体デバイスを多段に積層することができるため、半導体パッケージの電気特性の改善及び小型化を実現することができる。
【０００６】
特に現在、貫通配線を有する半導体デバイスを薄く形成し、半導体デバイスの両面に配線層及び薄膜素子を集積化することで、半導体デバイスに機能を付加した半導体デバイス、及びそれらを３次元積層した積層化半導体デバイスの開発が進められており、半導体パッケージの更なる小型化や高機能化が期待されている。
【０００７】
一般的な半導体デバイスの製造方法では、１枚の基板に複数の半導体素子が形成され、分割される。このため、薄く、かつ両面に配線層及び薄膜素子が形成された半導体デバイスを得るためには、半導体素子を形成した基板を薄くするか、又は薄い基板に半導体素子を形成し、これを分割する必要がある。これまでにも、半導体素子を形成した基板を薄型化する製造方法、あるいは薄型化した基板に半導体素子を形成する製造方法が公開されている。
【０００８】
従来の方法では、基板に半導体素子及び多層配線層を形成した後に、半導体素子を形成した面をバックグラインドテープに貼り付ける。次に、半導体素子を形成していない面から基板をバックグラインド加工して薄くする。基板からバックグラインドテープを剥離し、続いて基板にダイシングテープに貼り付けてダイシング加工する。このようにして、薄型化された半導体デバイスが得られる。ただし、この製造方法では、薄型化された基板の歪み及び基板の強度低下によって、ダイシング加工の際に半導体デバイスが破損する問題がある。
【０００９】
特許文献１に開示された方法は、基板に半導体素子及び多層配線層を形成した後に、ハーフカットのダイシング加工を行うことを特徴としている。次に半導体素子が形成された面をバックグラインドテープに貼り付け、半導体素子を形成していない面より基板をバックグラインド加工する。これを分割することで、薄型化された半導体デバイスが得られる。
【００１０】
特許文献２に開示された方法は、シリコンのドライエッチングによってトレンチ穴を形成することを特徴としている。トレンチ穴形成後、半導体素子が形成された面をバックグラインドテープに貼り付け、半導体素子を形成していない面より基板をバックグラインド加工する。これを分割することで、薄型化された半導体デバイスが得られる。
【００１１】
特許文献３に開示された方法は、基板をバックグラインド加工して薄くしたのちに、基板にレーザー光を照射することで改質領域を形成することを特徴としている。この方法ではまず基板に半導体素子及び多層配線層を形成し、次に半導体素子を形成した面をバックグラインドテープに貼り付け、半導体素子が形成されていない面より基板をバックグラインド加工して薄くする。続いて、基板内部に就航点を合わせた状態でレーザー光を照射することで改質領域を形成する。この改質領域を起点として半導体デバイスを分割することで、薄型化された半導体デバイスが得られる。
【００１２】
一方、例えば特許文献４は、支持基板に接着層を形成し、これを半導体素子を形成した面に貼り合わせる方法を開示している。基板を支持基板に固定することで、基板を薄化した後であっても基板の歪み及び基板の強度低下による基板の破損を防ぐことができる。
【００１３】
特許文献５は、基板の外周部を残したまま、半導体素子を形成していない面より基板を薄型加工する製造方法を開示している。基板の外周部を残すことで、基板を薄化した後であっても基板の歪み及び基板の強度低下による基板の破損を防ぐことができる。
【００１４】
一方、特許文献６は薄型化した基板上に半導体素子を形成する半導体デバイスの製造方法を開示している。この方法では、種基板上に多孔質シリコン層を形成した後に単結晶シリコン層をエピタキシャル成長させる。単結晶シリコン層上に半導体素子を形成した後に、ウェハ側面より多孔質シリコン層に対してウォータージェット加工をすることで半導体素子を形成した単結晶シリコン層が剥離される。このようにして、薄型化した半導体デバイスが得られる。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開平９−２１３６６２号公報
【特許文献２】特開２００２−２５９４８号公報
【特許文献３】特開２００７−４８９５８号公報
【特許文献４】特開２００９−２１２３００号公報
【特許文献５】特開２００３−２８２８１７号公報
【特許文献６】特開２００６−２８７１１８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
特許文献１乃至特許文献３に開示された方法では、基板の、半導体素子が形成された面にバックグラインドテープが貼り付けられる。この状態で半導体素子を形成していない面から薄膜素子や裏面多層配線層を形成すると、その工程において薄型化半導体素子を保持しているバックグラインドテープの粘着層が変質する。このため、裏面多層配線を形成した場合はバックグラインドテープの剥離が困難となり、半導体デバイスを破損させるおそれがある。
【００１７】
特許文献４に開示された方法でも同様に、接着層の変質が生じる。このため支持基板の剥離が困難になり半導体デバイスを破損させるという問題がある。あるいは、半導体デバイスに変質した接着層の一部が残存し、半導体デバイスの歩留まりを低下させるという問題がある。
【００１８】
特許文献５に開示された方法では、基板の外周を残して基板を薄型加工しているため、基板裏面の外周部とその内側との間に高さギャップが生じる。このため、基板裏面に裏面配線層を形成できないという問題がある。
【００１９】
特許文献６に開示された方法では、ウェハ側面より多孔質シリコン層に対してウォータージェット加工し、半導体素子を形成した単結晶シリコン層を剥離する。この際、半導体素子を形成した単結晶シリコン層を保護するため、これを支持基板で固定する必要がある。従って、特許文献４に開示された方法と同様、接着層が変質した場合に支持基板の剥離が困難であり、半導体デバイスを破損させたり、半導体デバイスに変質した接着層の一部が残存して半導体デバイスの歩留まりを低下させたりする問題がある。
【００２０】
半導体素子を形成していない基板上に接着層を形成し、半導体素子を形成する基板を支持基板に固定することで、支持基板から剥離や変質した接着層による半導体デバイスの歩留まり低下を回避することができるが、半導体素子を形成していない面から基板を薄型加工する際に、接着層の有無あるいは接着層の高さばらつきによって基板に歪みが生じ、基板薄化工程において基板を破損させる問題がある。
【００２１】
本発明はこのような問題を解決するために為されたものであり、半導体デバイスの歩留まりを低下させることのない、基板両面に配線層を有する半導体デバイスの製造方法及び積層化半導体デバイスの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２２】
上記の課題を解決するために、本発明の第１の観点に係る半導体デバイスの製造方法は、
基板の一方の面に第１の半導体素子を形成する工程と、
前記第１の半導体素子上に第１の配線層を形成する工程と、
支持基板上に保護樹脂層を形成する工程と、
前記第１の配線層と前記保護樹脂層とが接触するように、前記支持基板を前記基板に支柱を介して固定する工程と、
前記基板の他方の面側に第２の配線層を形成する工程と、
前記基板の一部及び前記支柱の一部又は全部を除去して前記基板と前記支持基板とを分離する工程と、
を含むことを特徴とする。
【００２３】
本発明の第２の観点に係る積層化半導体デバイスの製造方法は、
本発明の第１の観点に係る半導体デバイスの製造方法によって得られた半導体デバイスを含む複数の半導体デバイスが積層される、
ことを特徴とする。
【発明の効果】
【００２４】
本発明によれば、半導体デバイスの歩留まりを低下させることのない、基板両面に配線層を有する半導体デバイスの製造方法及び積層化半導体デバイスの製造方法を提供することができる。
【図面の簡単な説明】
【００２５】
【図１】（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体デバイスの製造方法における半導体デバイスの製造工程を説明するための断面図である。
【図２】（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体デバイスの製造方法における半導体デバイスの製造工程を説明するための断面図である。
【図３】（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体デバイスの製造方法における支持基板の製造工程を説明するための断面図である。
【図４】（ａ），（ｂ）は、本発明の各実施形態に係る半導体デバイスの製造方法における、半導体デバイス及び支持基板の平面図である。
【図５】（ａ），（ｂ）は、本発明の第１の実施形態に係る半導体デバイスの製造方法を説明するための断面図である。
【図６】（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体デバイスの製造方法を説明するための断面図である。
【図７】（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体デバイスの製造方法を説明するための断面図である。
【図８】（ａ），（ｂ）は、本発明の第１の実施形態に係る半導体デバイスの製造方法を説明するための断面図である。
【図９】（ａ），（ｂ）は、本発明の第１の実施形態に係る半導体デバイスの製造方法を説明するための断面図である。
【図１０】（ａ），（ｂ）は、本発明の第１の実施形態に係る半導体デバイスの製造方法を説明するための断面図である。
【図１１】（ａ），（ｂ）は、本発明の第１の実施形態に係る半導体デバイスの製造方法を説明するための断面図である。
【図１２】本発明の第１の実施形態に係る半導体デバイスの製造方法により製造された半導体デバイスを示す断面図である。
【図１３】（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体デバイスの製造方法を説明するための断面図である。
【図１４】（ａ），（ｂ）は、本発明の第２の実施形態に係る半導体デバイスの製造方法を説明するための断面図である。
【図１５】本発明の第２の実施形態に係る半導体デバイスの製造方法において、基板の一部と支柱の一部とを取り除いて基板と支持基板とを分離する工程を説明するための断面図である。
【図１６】（ａ）〜（ｄ）は、本発明の第３の実施形態に係る半導体デバイスの製造方法を説明するための断面図である。
【図１７】（ａ）〜（ｃ）は、本発明の第３の実施形態に係る半導体デバイスの製造方法を説明するための断面図である。
【図１８】本発明の第３の実施形態に係る半導体デバイスの製造方法において、基板の一部と支柱の一部とを取り除いて基板と支持基板とを分離する工程を説明するための断面図である。
【図１９】（ａ）〜（ｃ）は、本発明の第４の実施形態に係る半導体デバイスの製造方法を説明するための断面図である。
【図２０】（ａ)，（ｂ）は、本発明の第４の実施形態に係る半導体デバイスの製造方法を説明するための断面図である。
【図２１】（ａ）〜（ｄ）は、本発明の第５の実施形態に係る半導体デバイスの製造方法を説明するための断面図である。
【図２２】（ａ）〜（ｃ）は、本発明の第５の実施形態に係る半導体デバイスの製造方法を説明するための断面図である。
【図２３】本発明の第５の実施形態に係る半導体デバイスの製造方法において、基板と支持基板とを分離する工程を説明するための断面図である。
【図２４】（ａ）〜（ｄ）は、本発明の第６の実施形態に係る半導体デバイスの製造方法を説明するための断面図である。
【図２５】（ａ）〜（ｃ）は、本発明の第６の実施形態に係る半導体デバイスの製造方法を説明するための断面図である。
【図２６】（ａ），（ｂ）は、本発明の第６の実施形態に係る半導体デバイスの製造方法を説明するための断面図である。
【図２７】本発明の第６の実施形態に係る半導体デバイスの製造方法において、基板と支持基板とを分離する工程を説明するための断面図である。
【図２８】（ａ），（ｂ）は、本発明の第７の実施形態に係る半導体デバイスの製造方法を説明するための断面図である。
【図２９】（ａ），（ｂ）は、本発明の第７の実施形態に係る半導体デバイスの製造方法を説明するための断面図である。
【図３０】本発明の第７の実施形態に係る半導体デバイスの製造方法において、基板と支持基板とを分離する工程を説明するための断面図である。
【図３１】（ａ）〜（ｃ）は、本発明の第８の実施形態に係る半導体デバイスの製造方法を説明するための断面図である。
【図３２】（ａ），（ｂ）は、本発明の第８の実施形態に係る半導体デバイスの製造方法を説明するための断面図である。
【図３３】本発明の第８の実施形態に係る半導体デバイスの製造方法において、基板と支持基板とを分離する工程を説明するための断面図である。
【図３４】（ａ）〜（ｃ）は、本発明の第９の実施形態に係る半導体デバイスの製造方法における支持基板の製造工程を説明するための図である。
【図３５】（ａ）〜（ｃ）は、本発明の第９の実施形態に係る半導体デバイスの製造方法を説明するための断面図である。
【図３６】（ａ），（ｂ）は、本発明の第９の実施形態に係る半導体デバイスの製造方法を説明するための断面図である。
【図３７】本発明の第９の実施形態に係る半導体デバイスの製造方法において、基板と支持基板とを分離する工程を説明するための断面図である。
【図３８】（ａ）〜（ｃ）は、本発明の第１０の実施形態に係る半導体デバイスの製造方法を説明するための図である。
【図３９】（ａ），（ｂ）は、本発明の第１０の実施形態に係る半導体デバイスの製造方法を説明するための図である。
【図４０】本発明の第１１の実施形態に係る積層化半導体デバイスを示す断面図である。
【発明を実施するための形態】
【００２６】
以下に、本発明の望ましい実施の形態を説明する。以下の説明は発明の理解を容易にするために本発明の実施の形態を例示するものであり、本発明が以下の実施形態に限定されるものではない。説明の明確化のために、以下の記載及び図面は、適宜、省略及び簡略化が為されている。また、説明の明確化のため、必要に応じて重複説明は省略されている。なお、各図において、同一の符号を付されたものは同様の要素を示しており、適宜、説明が省略されている。
【００２７】
（第１の実施形態）
本発明の第１の実施形態に係る半導体デバイスの製造方法について、図１〜図１２を参照しながら説明する。
【００２８】
（半導体素子形成工程）
ここでは、基板１０１として図１（ａ）に示す基板１０１を用いる。基板１０１はシリコンで形成されている。基板１０１の厚みは約０．５ｍｍである。基板１０１を洗浄した後、図１（ｂ）に示すように、基板１０１上に半導体素子１０２を形成する。半導体素子１０２は回路を構成する配線層及び層間絶縁層からなる多層配線層、並びにパッシベーション膜を有していてもよい。
【００２９】
（層間絶縁層形成工程）
次に、基板１０１及び半導体素子１０２の上面を酸素プラズマ処理により清浄にする。次に基板１０１及び半導体素子１０２の上に、感光性を有するポリイミド樹脂を塗布し、乾燥させる。これを露光し、現像処理することにより、図１（ｃ）に示すように、基板１０１上及び半導体素子１０２上に開口部を有する層間絶縁層１０３を形成する。外観検査により基板１０１上及び半導体素子１０２上での開口を確認した後、窒素雰囲気中で加熱処理をし、層間絶縁層１０３を硬化させる。加熱処理温度は層間絶縁層１０３を硬化させるのに十分な温度であればよく、特に限定されないが、例えば、３５０℃である。
【００３０】
なお、感光性を有する樹脂を用いてシート状の層間絶縁層１０３を形成したのち、フォトリソグラフィー法によって、所望のパターン形状に形成してもよい。または、層間絶縁層１０３を全面に形成したあとに、レーザー加工、ブラスト加工、マイクロドリル加工、反応性イオンエッチング、ドライエッチング、ウェットエッチング等の方法によって不要な部分を除去し、所望の形状の層間絶縁層１０３を形成してもよい。また、スクリーンマスクを用いたスクリーン印刷法によって所望の形状の層間絶縁層１０３を形成してもよい。
【００３１】
（配線層形成工程）
基板１０１、半導体素子１０２及び層間絶縁層１０３を酸素プラズマ処理により清浄にする。これを成膜装置内に導入し、装置内を所望の真空度とする。基板１０１、半導体素子１０２及び層間絶縁層１０３上の全面にＴｉ、Ｃｕを順に積層成膜し、Ｃｕ／Ｔｉ積層膜からなる給電層（図示せず）を形成する。膜厚は特に限定されないが、例えば、Ｔｉ層が５０ｎｍ、Ｃｕ層が３００ｎｍである。
【００３２】
次に、給電層上に樹脂層を形成する。これをフォトリソグラフィー法により加工し、図１（ｄ）に示すように所望の形状を有するフォトレジスト７００を得る。次に電解めっき法により、図２（ａ）に示すようにフォトレジスト７００の開口部にＣｕめっき１０４ａを形成する。有機溶剤及び酸素プラズマ処理によってフォトレジスト７００を除去し、Ｃｕめっき１０４ａ及び給電層表面を清浄にする。給電層の不要な部分をウェットエッチングにより除去し、図２（ｂ）に示すように所望の形状の配線層１０４を形成する。
【００３３】
なお、給電層全面に電解めっき法によりＣｕめっきを形成した後に、フォトリソグラフィー法により所望の形状を有するフォトレジスト７００を形成してもよい。この場合、例えば、フォトレジスト７００をマスクとして不要なＣｕめっき及び給電層を除去する。その後、有機溶剤及び酸素プラズマ処理によってフォトレジスト７００を除去し、所望の配線層１０４を形成することができる。あるいは、Ｃｕ／Ｔｉ積層膜からなる給電層を形成する代わりに、スクリーンマスクを用いた印刷法によって導電性ペーストからなる配線層１０４を形成してもよい。
【００３４】
（表面絶縁層形成工程）
次に、基板１０１、配線層１０４及び層間絶縁層１０３の上面を酸素プラズマ処理により清浄にする。配線層１０４及び層間絶縁層１０３の上に、感光性を有するポリイミド樹脂を塗布、乾燥させる。これを露光し、現像処理することにより、図２（ｃ）に示すように、開口部を有する表面絶縁層１０５を基板１０１、配線層１０４及び層間絶縁層１０３上に形成する。外観検査により基板１０１、半導体素子１０２上に開口部が形成されているのを確認した後に、窒素雰囲気中で加熱処理を行い、表面絶縁層１０５を硬化させる。加熱処理温度は特に限定されないが、例えば、３５０℃で行われる。このようにして、多層配線層１０６が形成される。
【００３５】
なお、本実施形態においては発明の理解を容易にするために層間絶縁層１０３及び配線層１０４を１層ずつ形成する例を示したが、これらを繰り返し積層していくことで複数の層間絶縁層１０３及び配線層１０４を有する多層配線層１０６を形成しても良い。
【００３６】
また、本実施形態においてはソルダーフォトレジストとして表面絶縁層１０５を形成したが、製造する半導体デバイス１１０及び積層化半導体デバイス１１０の用途によっては表面絶縁層１０５を形成しなくてもよい。
【００３７】
（支持基板形成工程）
次に、支持基板形成工程について図３及び図４を参照しながら説明する。図３（ａ）に示す支持基板２０１は、厚さ０．５ｍｍのガラスである。支持基板２０１を洗浄した後、支持基板２０１の上に感光性を有するポリイミド樹脂を塗布し、乾燥させる。これを露光し、現像処理することにより、図３（ｂ）に示すように支持基板２０１上に所望の形状の保護樹脂層２３０を形成する。ここで、保護樹脂層２３０の形状は、基板１０１上に形成する半導体素子１０２及び多層配線層１０６の形状に対応している。外観検査後、窒素雰囲気中で加熱処理をし、保護樹脂層２３０を硬化させる。加熱処理の条件は特に限定されないが、例えば、４００℃である。本実施形態において、硬化後の保護樹脂層２３０の弾性率は、多層配線層１０６の弾性率よりも小さい。
【００３８】
次に、支持基板２０１上に、感光性を有するエポキシ樹脂を塗布、乾燥させる。これを露光し、現像処理することにより、図３（ｃ）に示すように、支持基板２０１上に所望の形状の支柱２２０を形成する。支柱２２０は、図４（ａ），（ｂ）に示すように、基板１０１上に形成した半導体素子１０２及び多層配線層１０６を除く領域の形状に対応するように配置される。
【００３９】
（貼り合わせ工程）
次に、図５（ａ），（ｂ）に示すように、基板１０１上に形成した半導体素子１０２を含む多層配線層１０６と、支持基板２０１上の保護樹脂層２３０とが接し、かつ基板１０１と支持基板２０１上に形成した支柱２２０が接するように、両者を貼り合わせる。これを窒素雰囲気中で加熱硬化し、エポキシ樹脂を硬化させる。このようにして、基板１０１と支持基板２０１とがエポキシ樹脂からなる支柱２２０を介して固定される。
【００４０】
ここで、本実施形態において、基板１０１上に形成した半導体素子１０２及び多層配線層１０６と接している保護樹脂層２３０は、支持基板形成工程において予め加熱硬化させたポリイミド樹脂である。このため、貼り合わせ工程における加熱処理で、保護樹脂層２３０と、半導体素子１０２及び多層配線層１０６と、が強固に接着したり、保護樹脂層２３０が変質したりすることによって剥離が困難になるおそれがない。なお、基板１０１と支持基板２０１との貼り合わせ工程においては、基板１０１と支持基板２０１とを加圧してもよい。本実施形態において、保護樹脂層２３０の弾性率は多層配線層１０６の弾性率よりも小さいため、基板１０１と支持基板２０１とを加圧する場合、保護樹脂層２３０は加圧方向に変形する。このため、寸法誤差や歪みが存在する場合でも保護樹脂層２３０がこれを吸収し、基板１０１と支持基板２０１とを支柱２２０を介してより確実に固定することができる。
【００４１】
（基板薄化工程）
次に、支持基板２０１にバックグラインドテープ（図示せず）を貼り付ける。バックグラインドテープを治具に固定した後に、半導体素子１０２を形成していない面より基板１０１をバックグラインド加工して、図６（ａ）に示すように基板１０１を薄くする。その後、支持基板２０１からバックグラインドテープを剥離する。バックグラインド加工した面を化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）加工し、半導体素子１０２を形成していない面を平坦化する。なお、ここでプラズマ処理を行い、基板１０１裏面に発生している可能性のあるストレスを緩和してもよい。
【００４２】
（貫通配線形成工程）
次に、図６（ｂ）に示すように、半導体素子１０２を形成していない面の基板１０１裏面に所望の形状を有するフォトレジスト７００を形成する。フォトレジスト７００は基板１０１に基板貫通孔を形成するためのマスクである。フォトレジスト７００は基板貫通孔の形成工程に耐性があればよい。フォトレジスト７００は、基板１０１の裏面に樹脂を塗布した後フォトリソグラフィーによって形成されたものでもよく、またドライフィルムフォトレジストであってもよい。またスクリーン印刷法によって所望の形状のフォトレジストを形成してもよい。
【００４３】
次に、基板１０１及び支持基板２０１をエッチャー装置に導入する。ボッシュプロセスにより、フォトレジスト７００が形成されている面から、図６（ｃ）に示すように、基板１０１に基板貫通孔３０２と基板貫通孔３０２側面に形成されたシリコン酸化膜からなる基板絶縁層３０３とを形成する。次に図７（ａ）に示すように、フォトレジスト７００を有機溶剤により除去し、酸素プラズマ処理により基板１０１裏面を清浄にする。
【００４４】
なお、ここでは基板貫通孔形成工程をボッシュプロセスとしたが、方法はこれに限定されない。例えば、レーザー加工、ブラスト加工、マイクロドリル加工、反応性イオンエッチング、ドライエッチング、ウェットエッチングにより基板１０１を除去し基板貫通孔３０２を形成してもよい。この場合、基板絶縁層３０３は、例えばフォトレジスト７００を有機溶剤により除去し、酸素プラズマ処理により基板１０１裏面を清浄にした後に、スパッタ成膜法、化学気相堆積法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ、ＣＶＤ）により形成することができる。又は絶縁層の前駆体溶液を塗布し、硬化させて基板絶縁層３０３を形成してもよい。
【００４５】
次に、基板１０１を成膜装置内に導入する。成膜装置内が所望の真空度に達した後に、基板１０１の裏面全面にＴｉ、Ｃｕを順に積層成膜し、Ｃｕ／Ｔｉ積層膜からなる給電層（図示せず）を形成する。膜厚は特に限定されないが、例えばＴｉ膜は５０ｎｍ、Ｃｕ膜は３００ｎｍである。
【００４６】
次にフォトリソグラフィー法により、給電層上に基板貫通孔３０２に開口部を有するフォトレジスト（図示せず）を形成する。電解めっき法により基板貫通孔３０２にＣｕめっきを形成し、有機溶剤及び酸素プラズマ処理によってフォトレジストを除去すると共にＣｕめっき１０４ａ及び給電層表面を清浄にする。給電層のうち不要な部分をウェットエッチングにより除去し、図７（ｂ）に示すように所望の形状の貫通配線３０４を形成する。
【００４７】
（裏面層間絶縁層形成工程）
次に、基板１０１の裏面及び基板貫通孔３０２を酸素プラズマ処理により清浄にする。基板１０１裏面及び基板貫通孔３０２上に、感光性を有するポリイミド樹脂を塗布し、乾燥させる。これを露光し、現像処理することにより、図７（ｃ）に示すように、開口部を有する裏面層間絶縁層４０３を基板１０１の裏面に形成する。外観検査により基板１０１及び基板貫通孔３０２上に開口部が形成されているのを確認し、窒素雰囲気中で加熱処理して、裏面層間絶縁層４０３を硬化させる。加熱処理温度は特に限定されないが、例えば３５０℃で行われる。なお、前工程で基板１０１の裏面にも基板絶縁層３０３が形成されている場合は、この工程を省略することもできる。
【００４８】
（裏面配線層形成工程）
基板１０１の裏面及び裏面層間絶縁層４０３を酸素プラズマ処理により清浄にし、成膜装置内に導入する。成膜装置内が所望の真空度に達した後に、基板１０１の裏面及び裏面層間絶縁層４０３上の全面にＴｉ、Ｃｕを順に積層成膜し、Ｃｕ／Ｔｉ積層膜からなる給電層（図示せず）を形成する。膜厚は特に限定されないが、例えばＴｉ膜は５０ｎｍ、Ｃｕ膜は３００ｎｍである。
【００４９】
次に、図８（ａ）に示すように、フォトリソグラフィー法により給電層上に所望の形状を有するフォトレジスト７０１を形成する。その上に、図８（ｂ）に示すように、電解めっき法によりフォトレジスト７０１の開口部にＣｕめっき４０４ａを形成する。有機溶剤及び酸素プラズマ処理によってフォトレジスト７０１を除去すると共にＣｕめっき１０４ａ及び給電層表面を清浄にする。給電層のうち不要な部分をウェットエッチングにより除去し、図９（ａ）に示すように所望の形状の裏面配線層４０４を形成する。
【００５０】
なお、Ｃｕ／Ｔｉ積層膜の給電層全面に電解めっき法によりＣｕめっきを形成した後に、フォトリソグラフィー法により所望の形状のフォトレジスト７０１を形成してもよい。この場合、フォトレジスト７０１をマスクとして不要なＣｕめっき及びＣｕ／Ｔｉ積層膜の給電層を除去する。その後、有機溶剤及び酸素プラズマ処理によってフォトレジスト７０１を除去し、所望の裏面配線層４０４を形成することができる。あるいは、給電層を形成せずに、スクリーンマスクを用いた印刷法によって導電性ペーストからなる裏面配線層４０４を形成してもよい。
【００５１】
（裏面絶縁層形成工程）
基板１０１の裏面、裏面配線層４０４、裏面層間絶縁層４０３の上面を酸素プラズマ処理により清浄にした後、裏面配線層４０４及び裏面層間絶縁層４０３の上に、感光性を有するポリイミド樹脂を塗布、乾燥させる。これを露光し、現像処理を行うことで、図９（ｂ）に示すように、開口部を有する裏面絶縁層４０５を基板１０１の裏面及び裏面配線層４０４上に形成する。外観検査により基板１０１の裏面及び裏面配線層４０４上に開口部が形成されているのを確認した後に、窒素雰囲気中で加熱処理を行い、裏面絶縁層４０５を硬化させる。ここで、加熱処理温度は特に限定されないが、例えば３５０℃である。このようにして、図９（ｂ）に示すように、裏面多層配線層４０６が形成される。
【００５２】
（裏面多層配線層形成工程）
なお、ここでは発明の理解を容易にするために裏面配線層４０４を１層のみ形成する例を示したが、裏面層間絶縁層４０３及び裏面配線層４０４を繰り返し積層していくことで、複数の裏面層間絶縁層４０３及び裏面配線層４０４を有する裏面多層配線層４０６を形成しても良い。
【００５３】
（半導体デバイス分離工程）
次に、固定されている基板１０１と支持基板２０１とを分離する工程について説明する。まず、基板１０１の裏面、すなわち半導体素子１０２を形成していない面に樹脂を塗布し、フォトリソグラフィー法により図１０（ａ）に示すように所望の形状のフォトレジスト７０２を形成する。
【００５４】
なお、ここで形成されるフォトレジスト７０２は基板１０１の一部及び支柱２２０の一部を選択的に除去するためのマスクである。フォトレジスト７０２は除去工程に耐性があるものであればよい。ここでは樹脂を塗布してフォトリソグラフィー法により所望の形状を有するフォトレジスト７０２を形成する例を示したが、代わりにドライフィルムを用いてフォトレジスト７０２を形成してもよい。または、スクリーン印刷法によって所望の形状のフォトレジスト７０２を形成してもよい。
【００５５】
次に、基板１０１及び支持基板２０１をブラスト装置に導入し、図１０（ｂ）に示すように、フォトレジスト７０２が形成されている基板１０１の裏面から、基板１０１の一部と、基板１０１と支持基板２０１とを固定する支柱２２０の一部と、を除去する。
【００５６】
なお、ここではブラスト加工による例を示したが、基板１０１、及び基板１０１と支持基板２０１とを固定する支柱２２０の一部を除去する工程はブラスト加工に限定されない。例えば、ダイシング加工、レーザー加工、マイクロドリル加工、反応性イオンエッチング、ドライエッチング、ウェットエッチング等により基板１０１の一部と、基板１０１と支持基板２０１とを固定する支柱２２０の一部と、を除去してもよい。
【００５７】
次に、フォトレジスト７０２を有機溶剤により除去し、図１１（ａ）に示すような構造とする。酸素プラズマ処理により基板１０１裏面を清浄にする。この際、酸素プラズマ処理によって、基板１０１と、前工程において除去されずに残存している支柱２２０との間に応力が発生し、基板１０１と支柱２２０との間で剥離が生じる。このため、図１１（ｂ）に示すように、基板１０１を支柱２２０及び支持基板２０１から容易に分離することができる。このようにして、図１２に示すように、半導体素子１０２を有し、かつ基板１０１の両面に配線層１０４と裏面配線層４０４とを有する半導体デバイス１１０が得られる。
【００５８】
本実施形態に係る半導体デバイス１１０の製造方法では、半導体素子１０２を形成した基板１０１と支持基板２０１とを、半導体素子１０２及び多層配線層１０６を除く領域に配置された支柱２２０を介して固定する。このため、基板１０１と支持基板２０１とを分離するために支柱２２０を除去する際に半導体素子１０２及び多層配線層１０６が損傷することがなく、半導体デバイス１１０の歩留まりが向上する。
【００５９】
基板１０１と支持基板２０１とが固定されている状態において、基板１０１上に形成された半導体素子１０２及び多層配線層１０６には、支持基板２０１上に形成された保護樹脂層２３０が接触している。先に述べたように、保護樹脂層２３０は半導体素子１０２及び多層配線層１０６と接触する前に予め加熱硬化されている。このため、基板１０１と支持基板２０１との貼り合わせ工程において保護樹脂層２３０と半導体素子１２０及び多層配線層１０６とが固着することがなく、後の分離が容易である。さらに、本実施形態においては保護樹脂層２３０の弾性率は多層配線層１０６の弾性率よりも小さいため、支柱２２０の寸法誤差等による高さのばらつきを吸収し、基板１０１の歪みを解消又は軽減することができる。このため、基板１０１の薄化工程において、基板１０１の歪みによって起こる基板１０１の破損を防ぐことができる。
【００６０】
さらに支持基板２０１から半導体デバイス１１０を分離する工程では、基板１０１と除去されず残存している支柱２２０との間に応力を発生させて、基板１０１を支柱２２０及び支持基板２０１から分離することができる。このようにすることで、基板１０１を破損させることなく半導体デバイス１１０を分離することができる。
【００６１】
（第２の実施形態）
本発明の第２の実施形態に係る半導体デバイスの製造方法について、図１３乃至図１５を参照しながら説明する。
【００６２】
（半導体素子形成工程）
本実施形態において、半導体素子形成工程は、本発明の第１の実施形態と同様に行うことができる。
【００６３】
（層間絶縁層形成工程）
基板１０１及び半導体素子１０２の上面を酸素プラズマ処理により清浄にした後、基板１０１及び半導体素子１０２の上に、感光性を有するポリイミド樹脂を塗布し、乾燥させる。これを露光し現像処理することにより、図１３（ａ）に示すように、開口部を有する層間絶縁層１０３を基板１０１及び半導体素子１０２上に形成するとともに、ポリイミド樹脂からなる支柱１２０を基板１０１上の半導体素子１０２が形成されている領域以外の領域に形成する。外観検査後に、窒素雰囲気中で加熱処理をし、層間絶縁層１０３を硬化させる。加熱処理温度は特に限定されないが、例えば３５０℃である。
【００６４】
配線層形成工程から表面絶縁層形成工程までは、本発明の第１の実施形態と同様に行い、図１３（ｂ）に示すような構造を得る。
【００６５】
なお、支柱１２０の形成を層間絶縁層１０３の形成と同時に行う代わりに、表面絶縁層１０５の形成と同時に行ってもよい。または、層間絶縁層１０３の形成工程及び表面絶縁層１０５の形成工程のそれぞれで支柱１２０を形成してもよい。
【００６６】
（支持基板形成工程）
支持基板形成工程は、本発明の第１の実施形態と同様に行うことができる。加熱処理の条件は特に限定されないが、例えば、３５０℃である。
【００６７】
次に、支持基板２０１及び保護樹脂層２３０上に、感光性を有するエポキシ樹脂を塗布し、乾燥させる。これを露光し、現像処理することにより、支持基板２０１上に所望の形状の支柱２２０を形成する。支柱２２０は、図１３（ｃ）に示すように、基板１０１上に形成した半導体素子１０２及び多層配線層１０６を除く領域に対応する領域に配置される。
【００６８】
（貼り合わせ工程）
外観検査後、基板１０１上に形成した半導体素子１０２及び多層配線層１０６と、支持基板２０１上の保護樹脂層２３０とが接し、かつ基板１０１上に形成されているポリイミド樹脂からなる支柱１２０と支持基板２０１上に形成されているエポキシ樹脂からなる支柱２２０が接するように、両者を貼り合わせる。これを窒素雰囲気中で加熱硬化させることで、図１４（ａ）に示すように、基板１０１と支持基板２０１とが支柱１２０及び支柱２２０を介して固定される。
【００６９】
続いて基板薄化工程から半導体デバイス分離工程までを、図１４（ｂ）及び図１５に示すように、本発明の第１の実施形態と同様に行うことで、半導体素子１０２を有し、かつ基板１０１の両面に配線層１０４と裏面配線層４０４とを有する半導体デバイス１１０が得られる。
【００７０】
本実施形態においては、基板１０１と支持基板２０１とが、その上にそれぞれ形成された支柱１２０及び支柱２２０を介して固定される。このため、第１の実施形態に係る製造方法に比べて接着面積を大きくすることができ、接着力が向上する。この結果、本実施形態は第１の実施形態と同様又はそれ以上の効果を奏する。
【００７１】
（第３の実施形態）
本発明の第３の実施形態に係る半導体デバイスの製造方法について、図１６〜図１８を参照しながら説明する。
【００７２】
まず、半導体素子形成工程から層間絶縁層形成工程までの工程を本発明の第１の実施形態と同様にして行い、図１６（ａ）に示すような構造を得る。
【００７３】
（貫通配線形成工程及び配線層形成工程）
次に、半導体素子１０２及び層間絶縁層１０３上に樹脂を塗布し、フォトリソグラフィー法により所望の形状のフォトレジスト（図示せず）を形成する。このフォトレジストは基板１０１の所望の位置に凹部３０４ａを形成するためのマスクであり、凹部３０４ａの形成工程に耐性があればよい。ここでは樹脂を塗布した後フォトリソグラフィー法により形成する例を示したが、例えばドライフィルムフォトレジストであってもよく、またスクリーン印刷法によって所望の形状のフォトレジスト７００を形成してもよい。
【００７４】
次に、基板１０１をエッチャー装置に導入する。ボッシュプロセスにより、フォトレジストが形成されている面から、図１６（ｂ）に示すように、基板１０１に凹部３０４ａと、凹部３０４内に形成されたシリコン酸化膜からなる基板絶縁層３０３とを形成する。フォトレジストを有機溶剤により除去し、酸素プラズマ処理により基板１０１裏面を清浄にする。
【００７５】
ここでは凹部３０４ａ及び基板絶縁層３０３の形成工程をボッシュプロセスとしたが、方法はこれに限定されない。例えば、レーザー加工、ブラスト加工、マイクロドリル加工、反応性イオンエッチング、ドライエッチング、ウェットエッチングにより基板１０１を除去し凹部３０４ａを形成してもよい。この場合は、フォトレジスト７００を有機溶剤により除去し、酸素プラズマ処理により基板１０１裏面を清浄にした後に、スパッタ成膜法、ＣＶＤ法により基板絶縁層３０３を形成することができる。又は絶縁層の前駆体溶液を塗布し、硬化させて基板絶縁層３０３を形成してもよい。
【００７６】
基板１０１及び層間絶縁層１０３を酸素プラズマ処理により清浄にした後、これを成膜装置内に導入する。成膜装置内を所望の真空度とし、基板１０１及び層間絶縁層１０３上の全面にＴｉ、Ｃｕをこの順に積層成膜し、Ｃｕ／Ｔｉ積層膜からなる給電層を形成する（図示せず）。なお、膜厚は特に限定されないが、例えばＴｉ層が５０ｎｍ、Ｃｕ層が３００ｎｍである。
【００７７】
次に給電層上の全面に樹脂を塗布し、フォトリソグラフィー法により所望の形状のフォトレジスト（図示せず）を形成する。電解めっき法によりフォトレジスト開口部にＣｕめっきを形成し、有機溶剤及び酸素プラズマ処理によってフォトレジストを除去すると共にＣｕめっき及び給電層の表面を清浄にする。給電層のうち不要な部分をウェットエッチングにより除去し、図１６（ｃ）に示すように、所望の形状の貫通配線３０４及び配線層１０４を形成する。なお、この段階では貫通配線３０４は基板１０１を貫通していない。貫通配線３０４は、後に行われる基板１０１の薄化工程の結果、基板１０１を貫通する。
【００７８】
（表面絶縁層形成工程）
基板１０１、配線層１０４、層間絶縁層１０３の上面を酸素プラズマ処理により清浄にした後、基板１０１、配線層１０４及び層間絶縁層１０３の上に、感光性を有するポリイミド樹脂を塗布し、乾燥させる。これを露光し、現像処理することで、図１６（ｄ）に示すように、開口部を有する表面絶縁層１０５を基板１０１、配線層１０４及び層間絶縁層１０３上に形成すると共に、基板貫通孔３０２内にポリイミド樹脂からなる支柱１２０を形成する。外観検査により基板１０１及び半導体素子１０２上に表面絶縁層１０５の開口部が形成されているのを確認した後、窒素雰囲気中で加熱処理を行い、表面絶縁層１０５を硬化させる。加熱処理温度は特に限定されないが、例えば、３５０℃で行われる。このようにして、図１６（ｄ）に示すように、多層配線層１０６が形成される。
【００７９】
（多層配線層形成工程）
なお、本実施形態においては発明の理解を容易にするために層間絶縁層１０３及び配線層１０４を１層ずつ形成する例を示したが、これらを繰り返し積層していくことで複数の層間絶縁層１０３及び配線層１０４を有する多層配線層１０６を形成しても良い。
【００８０】
（貼り合わせ工程）
支持基板形成工程は、本発明の第１の実施形態と同様に行うことができる。このようにして得られた支持基板２０１と基板１０１とを、図１７（ａ），（ｂ）に示すように貼り合わせる。
【００８１】
（基板薄化工程）
次に、支持基板２０１にバックグラインドテープを貼り付け（図示せず）、バックグラインドテープを治具に固定する。半導体素子１０２を形成していない面より基板１０１をバックグラインド加工して、基板１０１を薄くする。支持基板２０１からバックグラインドテープを剥離する。バックグラインド加工した面をＣＭＰ加工し、基板１０１の半導体素子１０２が形成されていない面を平坦化する。その後、基板１０１裏面から反応性イオンエッチングにより基板１０１のシリコン及び基板絶縁層３０３を除去し、貫通配線３０４を露出させる。この結果、貫通配線３０４は基板１０１を貫通する。
【００８２】
続いて図１７（ｃ）及び図１８に示すように、裏面層間絶縁層形成工程から半導体デバイス分離工程までを本発明の第１の実施形態と同様に行うことで、半導体素子１０２を有し、かつ基板１０１の両面に配線層１０４と裏面配線層４０４とを有する半導体デバイス１１０が得られる。
【００８３】
本実施形態においては、第２の実施形態に係る製造方法と同様、基板１０１と支持基板２０１との接着面積を大きくすることができ、接着力が向上する。この結果、本実施形態は第１の実施形態と同様又はそれ以上の硬化を奏する。
【００８４】
（第４の実施形態）
本発明の第４の実施形態に係る半導体デバイスの製造方法を、図１９及び図２０を参照しながら説明する。
【００８５】
まず、半導体素子形成工程から基板薄化工程までを本発明の第１の実施形態と同様に行い、図１９（ａ）に示すような構造を得る。
【００８６】
（貫通配線形成工程）
次に、基板１０１の、半導体素子１０２が形成されていない面に樹脂を塗布し、フォトリソグラフィー法により所望の形状のフォトレジスト（図示せず）を形成する。
【００８７】
このフォトレジストは基板１０１に形成する基板貫通孔３０２を形成するためのマスクであり、基板貫通孔３０２を形成する工程に耐性があればよい。ここでは樹脂を塗布し、フォトリソグラフィー法により形成する例を示したが、例えばドライフィルムフォトレジストであってもよい。
【００８８】
次に、基板１０１及び支持基板２０１をエッチャー装置に導入する。ボッシュプロセスによって図１９（ｂ）に示すように基板１０１及びエポキシ樹脂からなる支柱２２０の一部を除去し、基板貫通孔３０２と基板貫通孔３０２の側面に形成されたシリコン酸化膜からなる基板絶縁層３０３とを形成する。フォトレジストを有機溶剤とアンモニアを含むアルカリ洗浄液により除去し、基板１０１裏面を清浄にする。
【００８９】
ここでは基板貫通孔形成工程をボッシュプロセスとしたが、方法はこれに限定されない。例えば、レーザー加工、ブラスト加工、マイクロドリル加工、反応性イオンエッチング、ドライエッチング、ウェットエッチングにより基板１０１を除去し基板貫通孔３０２を形成してもよい。この場合は、フォトレジストを有機溶剤により除去し、アンモニアを含むアルカリ洗浄液により基板１０１の裏面を清浄にした後に、スパッタ成膜法、ＣＶＤ法により基板絶縁層３０３を形成することができる。又は絶縁層の前駆体溶液を塗布し、硬化させて基板絶縁層３０３を形成してもよい。
【００９０】
（裏面層間絶縁層）
続いて、基板１０１の裏面及び基板貫通孔３０２を酸素プラズマ処理により清浄にした後、基板１０１の裏面及び基板貫通孔３０２上に、感光性を有するポリイミド樹脂を塗布し、乾燥させる。これを露光し、現像処理することにより、図１９（ｃ）に示すように開口部を有する裏面層間絶縁層４０３を基板１０１の裏面に形成すると共に、エポキシ樹脂からなる支柱２２０の底面にポリイミド樹脂からなる支柱１２０を形成する。外観検査により裏面層間絶縁層４０３の開口を確認した後、窒素雰囲気中で加熱処理をし、裏面層間絶縁層４０３を硬化させる。加熱処理温度は特に限定されないが、例えば、３５０℃で行われる。
【００９１】
以後は図２０（ａ），（ｂ）に示すように、裏面配線層形成工程から半導体デバイス分離工程までを本発明の第１の実施形態と同様に行うことで、半導体素子１０２を有し、かつ基板１０１の両面に配線層１０４と裏面多層配線層４０６とを有する半導体デバイス１１０が得られる。
【００９２】
本実施形態においては、支持基板２０１上に形成したエポキシ樹脂からなる支柱２２０と、基板１０１の裏面から形成したポリイミド樹脂からなる支柱１２０とで、基板１０１と支持基板２０１とを固定することができる。第１乃至第３の実施形態にかかる製造方法に比べて基板１０１と支柱１２０、支柱１２０と支柱２２０との接着面積が大きくなるため接着強度が向上し、第１乃至第３の実施形態と同様又はそれ以上の効果を奏する。
【００９３】
（第５の実施形態）
本発明の第５の実施形態に係る半導体デバイスの製造方法について、図２１〜図２３を参照しながら説明する。
【００９４】
まず、半導体素子形成工程から層間絶縁層形成工程までを本発明の第１の実施形態と同様に行い、図２１（ａ）に示す構造を得る。
【００９５】
（配線層形成工程）
基板１０１、半導体素子１０２及び層間絶縁層１０３の表面を酸素プラズマ処理により清浄にした後、これを成膜装置内に導入する。成膜装置内を所望の真空度にし、基板１０１、半導体素子１０２及び層間絶縁層１０３上の全面にＴｉ、Ｃｕをこの順に積層成膜して、Ｃｕ／Ｔｉ積層膜からなる給電層（図示せず）を形成する。膜厚は特に限定されないが、例えばＴｉ層が５０ｎｍ、Ｃｕ層が３００ｎｍである。
【００９６】
給電層上に樹脂を塗布し、フォトリソグラフィー法により所望の形状のフォトレジスト（図示せず）を形成する。電解めっき法によりフォトレジスト開口部にＣｕめっきを形成した後に、有機溶剤及び酸素プラズマ処理によってフォトレジストを除去する。Ｃｕめっき及び給電層の表面を清浄にし、給電層の不要な部分をウェットエッチングにより除去する。このようにして、図２１（ｂ）に示すように、所望の形状の配線層１０４及び金属支柱１２１を形成する。
【００９７】
次に、多層配線層形成工程及び表面絶縁層形成工程を本発明の第１の実施形態と同様に行い、図２１（ｃ）に示す構造とする。
【００９８】
（支持基板形成工程）
支持基板２０１として、ここでは０．５ｍｍ厚のガラスを用いる。ガラスを洗浄し、この表面に、感光性を有するポリイミド樹脂を塗布し、乾燥させる。これを露光し、現像処理することにより、支持基板２０１上に所望の形状の保護樹脂層２３０を形成する。支持基板２０１上の保護樹脂層２３０の形状は、基板１０１上に形成する半導体素子１０２及び多層配線層１０６の形状に対応している。外観検査後、窒素雰囲気中で加熱処理をし、保護樹脂を硬化させる。加熱処理温度は特に限定されないが、例えば３５０℃で行われる。
【００９９】
支持基板２０１及び保護樹脂層２３０上に、感光性を有するエポキシ樹脂を塗布し、乾燥させる。これを露光し、現像処理することにより、支持基板２０１上に所望の形状の支柱２２０を形成する。エポキシ樹脂からなる支柱２２０は、基板１０１上に形成した半導体素子１０２及び多層配線層１０６を除く領域に対応する位置に配置される。
【０１００】
（貼り合わせ工程）
外観検査後、基板１０１上に形成した半導体素子１０２及び多層配線層１０６と、支持基板２０１上の保護樹脂層２３０が接し、かつ基板１０１上に形成されている金属支柱１２１と支持基板２０１上に形成されているエポキシ樹脂からなる支柱２２０とが接するように、両者を貼り合わせる。これを窒素雰囲気中で加熱硬化させることで、図２１（ｄ）に示すように、基板１０１と支持基板２０１とが固定される。なお、本実施形態においては金属支柱１２１とエポキシ樹脂からなる支柱２２０との界面に金属拡散層２３１が形成される。このようにすることで、接着強度がさらに向上する。
【０１０１】
基板薄化工程から裏面絶縁層形成工程までを本発明の第１の実施形態と同様にして行い、図２２（ａ）に示す構造とする。
【０１０２】
（半導体デバイス分離工程）
続いて、樹脂を基板１０１の半導体素子１０２が形成されていない面に塗布し、フォトリソグラフィー法により裏面多層配線層４０６を保護するような形状のフォトレジスト（図示せず）を形成する。次にダイシング加工により、図２２（ｂ）に示すように基板１０１及び金属支柱１２１の一部を除去する。さらにウェットエッチングにより、図２２（ｃ）に示すように金属支柱１２１及び金属拡散層２３１を除去する。
【０１０３】
なお、基板１０１及び金属支柱１２１の一部を除去する工程をここではダイシング加工により行ったが、方法はこれに限定されない。例えばレーザー加工、ブラスト加工、マイクロドリル加工、反応性イオンエッチング、ドライエッチング、ウェットエッチングとしてもよく、またこれらを組み合わせて用いてもよい。
【０１０４】
フォトレジストを有機溶剤により除去し、酸素プラズマ処理により基板１０１の裏面を清浄にする。酸素プラズマ処理の際、基板１０１と除去されず残存する支柱２２０との間に応力が発生し、両者の間で剥離が生じる。このため基板１０１を支柱２２０及び支持基板２０１から容易に分離することができる。このようにして、図２３に示すように、半導体素子１０２を有し、かつ基板１０１の両面に配線層１０４と裏面配線層４０４とを有する半導体デバイス１１０が得られる。
【０１０５】
本実施形態においては、Ｃｕめっきからなる金属支柱１２１とエポキシ樹脂からなる支柱２２０とが接合され、さらにその界面に金属拡散層２３１が形成される。このため、基板１０１又は支持基板２０１の一方のみに支柱２２０を形成して貼り合わせた場合に比べて接着面積を大きくできるだけでなく、金属拡散層２３１を形成することで接着強度をさらに向上させることができる。よって、本実施形態に係る製造方法は第１乃至第４の実施形態と同様又はそれ以上の効果を奏する。
【０１０６】
（第６の実施形態）
本発明の第６の実施形態に係る半導体デバイスの製造方法を、図２４〜図２７を参照しながら説明する。
【０１０７】
まず、半導体素子形成工程から層間絶縁層形成工程までを本発明の第１の実施形態と同様に行い、図２４（ａ）に示す構造を得る。
【０１０８】
（貫通配線形成工程及び配線層形成工程）
基板１０１及び層間絶縁層１０３上に樹脂を塗布し、フォトリソグラフィー法により所望の形状のフォトレジスト（図示せず）を形成する。このフォトレジストは、基板１０１に凹部３０４ａを形成する際のマスクとして用いられる。
【０１０９】
次に、この基板１０１をエッチャー装置に導入する。ボッシュプロセスにより、図２４（ｂ）に示すように、基板１０１に凹部３０４ａと凹部３０４ａ側面に形成されたシリコン酸化膜からなる基板絶縁層３０３とを形成する。フォトレジスト７００を有機溶剤により除去し、酸素プラズマ処理により基板１０１及び層間絶縁層１０３を清浄にする。
【０１１０】
基板１０１及び層間絶縁層１０３を酸素プラズマ処理により清浄にした後、成膜装置内に導入する。成膜装置内を所望の真空度とし、基板１０１及び層間絶縁層１０３上の全面にＴｉ、Ｃｕをこの順に積層成膜し、Ｃｕ／Ｔｉ積層膜からなる給電層（図示せず）を形成する。膜厚は特に限定されないが、例えばＴｉ層が５０ｎｍ、Ｃｕ層が３００ｎｍである。
【０１１１】
次に、給電層上の全面に樹脂を塗布し、フォトリソグラフィー法により所望の形状のフォトレジスト（図示せず）を形成する。電解めっき法によりフォトレジスト開口部にＣｕめっき１０４ａを形成した後に、有機溶剤及び酸素プラズマ処理によってフォトレジストを除去する。Ｃｕめっき１０４ａ及び給電層の表面を清浄にした後。給電層の不要な部分をウェットエッチングにより除去する。このようにして、図２４（ｃ）に示すように、所望の形状の貫通配線３０４、配線層１０４及び金属支柱１２１を形成する。
【０１１２】
（表面絶縁層形成工程）
基板１０１、配線層１０４及び層間絶縁層１０３の上面を酸素プラズマ処理により清浄にした後、配線層１０４及び層間絶縁層１０３の上に、感光性を有するポリイミド樹脂を塗布し、乾燥させる。これを露光し、現像処理することにより、図２４（ｄ）に示すように開口部を有する表面絶縁層１０５を基板１０１、配線層１０４及び層間絶縁層１０３上に形成する。外観検査により基板１０１及び半導体素子１０２上に表面絶縁層１０５の開口部が形成されているのを確認した後に、窒素雰囲気中で加熱処理をし、表面絶縁層１０５を硬化させる。加熱処理温度は特に限定されないが、例えば、３５０℃で行われる。このようにして、図２４（ｄ）に示すように、多層配線層１０６が形成される。
【０１１３】
なお、ここでは発明の理解を容易にするために配線層１０４を１層のみ形成する例を示したが、層間絶縁層１０３及び配線層１０４を繰り返し積層し、複数の層間絶縁層１０３及び配線層１０４を有する多層配線層１０６を形成しても良い。
【０１１４】
図２５（ａ）及び図２５（ｂ）に示すように、支持基板形成工程を本発明の第５の実施形態と同様に、貼り合わせ工程から裏面絶縁層形成工程までの工程を本発明の第３の実施形態と同様に行い、図２５（ｃ）に示すような構造とする。ここで、本実施形態においては、エポキシ樹脂からなる支柱２２０と金属支柱１２１との間に金属拡散層２３１が形成される。
【０１１５】
（半導体デバイス分離工程）
半導体素子１０２を形成していない面の基板１０１裏面に樹脂を塗布し、フォトリソグラフィー法により裏面多層配線を保護するような形状のフォトレジスト（図示せず）を形成する。裏面層間絶縁層４０３の一部を図２６（ａ）に示すように取り除いた後、図２７に示すように、ウェットエッチングによって金属支柱１２１及び金属拡散層２３１を除去する。フォトレジストを有機溶剤により除去し、酸素プラズマ処理により基板１０１裏面を清浄にする。この際、酸素プラズマ処理によって、基板１０１と除去されず残存する支柱２２０との間に応力が発生し、基板１０１と除去されず残存している支柱２２０との間で剥離が生じる。このため基板１０１を支柱２２０及び支持基板２０１から容易に分離することができる。図２７に示すように基板１０１と支持基板２０１とを分離し、半導体素子１０２を有し、かつ基板１０１の両面に配線層１０４と裏面配線層４０４とを有する半導体デバイス１１０が得られる。
【０１１６】
本実施形態においては、本発明の第５の実施形態と同様、基板１０１又は支持基板２０１の一方のみに支柱２２０を形成して貼り合わせた場合に比べて接着面積を大きくでき、さらに金属拡散層２３１を形成することで接着強度をさらに向上させることができる。よって、本実施形態に係る製造方法は第１乃至第５の実施形態と同様又はそれ以上の効果を奏する。
【０１１７】
（第７の実施形態）
本発明の第７の実施形態に係る半導体デバイスの製造方法について、図２８〜図３０を参照しながら説明する。
【０１１８】
まず、半導体素子形成工程から基板薄化工程までを本発明の第５の実施形態と同様に行い、図２８（ａ）に示す構造を得る。
【０１１９】
（貫通配線形成工程）
基板１０１の半導体素子１０２が形成されていない面に樹脂を塗布し、フォトリソグラフィー法により所望の形状のフォトレジスト（図示せず）を形成する。このフォトレジストは基板１０１に基板貫通孔３０２を形成する際にマスクとして用いられる。ここでは樹脂を塗布した後フォトリソグラフィー法によりフォトレジストを形成したが、フォトレジスト７００は基板貫通孔３０２の形成工程に耐性があればよく、限定されない。例えば、ドライフィルムフォトレジストであってもよい。
【０１２０】
次に、基板１０１及び支持基板２０１をエッチャー装置に導入する。ボッシュプロセスにより、基板１０１及びＣｕめっきからなる金属支柱１２１の一部を除去し、図２８（ｂ）に示すように、基板１０１に、貫通配線３０４を形成する基板貫通孔３０２と基板貫通孔３０２側面に形成されたシリコン酸化膜からなる基板絶縁層３０３とを形成する。フォトレジストを有機溶剤により除去し、酸素プラズマ処理により基板１０１の裏面を清浄にする。
【０１２１】
ここでは基板貫通孔形成工程をボッシュプロセスとしたが、方法はこれに限定されない。例えば、レーザー加工、ブラスト加工、マイクロドリル加工、反応性イオンエッチング、ドライエッチング、ウェットエッチングにより基板１０１の一部を除去し基板貫通孔３０２を形成してもよい。この場合は、フォトレジストを有機溶剤により除去し、酸素プラズマ処理により基板１０１の裏面を清浄にした後に、スパッタ成膜法、ＣＶＤ法により基板絶縁層３０３を形成することができる。又は絶縁層の前駆体溶液を塗布し、硬化させて基板絶縁層３０３を形成してもよい。続いて、先に述べた実施形態と同様にして、図２８（ｂ）に示すように貫通配線３０４を形成する。
【０１２２】
（裏面層間絶縁層形成工程）
基板１０１の裏面を酸素プラズマ処理により清浄にした後、基板１０１の裏面及び基板貫通孔３０２上に、感光性を有するポリイミド樹脂を塗布し、乾燥させる。これを露光し、現像処理することにより、図２８（ｃ）に示すように、開口部を有する裏面層間絶縁層４０３を基板１０１の裏面に形成する。裏面層間絶縁層４０３の開口部が基板１０１及び基板貫通孔３０２上に形成されていることを外観検査により確認した後、窒素雰囲気中で加熱処理を行い、裏面層間絶縁層４０３を硬化させる。加熱処理温度は特に限定されないが、例えば、３５０℃である。
【０１２３】
（裏面配線層形成工程）
基板１０１の裏面及び裏面層間絶縁層４０３を酸素プラズマ処理により清浄にした後、成膜装置内に導入する。成膜装置内を所望の真空度とし、基板１０１の裏面及び裏面層間絶縁層４０３上の全面にＴｉ、Ｃｕをこの順に積層成膜し、Ｃｕ／Ｔｉ積層膜からなる給電層（図示せず）を形成する。膜厚は特に限定されないが、例えばＴｉ層が５０ｎｍ、Ｃｕ層が３００ｎｍである。
【０１２４】
給電層上に樹脂を塗布し、フォトリソグラフィー法により所望の形状のフォトレジスト（図示せず）を形成する。電解めっき法によりフォトレジスト開口部にＣｕめっきを形成した後に、有機溶剤及び酸素プラズマ処理によってフォトレジストを除去すると共に、Ｃｕめっき及び給電層表面を清浄にする。給電層のうち不要な部分をウェットエッチングにより除去し、図２９（ａ）に示すように、所望の形状の裏面配線層４０４を形成する。
【０１２５】
図２９（ｂ）及び図３０に示すように、裏面配線層形成工程から裏面絶縁層形成工程までの工程を本発明の第１の実施形態と同様に行い、半導体デバイス分離工程を本発明の第６の実施形態と同様に行うことで、半導体素子１０２を有し、かつ基板１０１の両面に配線層１０４と裏面配線層４０４とを有する半導体デバイス１１０が得られる。
【０１２６】
本実施形態では、本発明の第５の実施形態と同様、基板１０１又は支持基板２０１の一方のみに支柱２２０を形成して貼り合わせた場合に比べて接着面積を大きくでき、さらに金属拡散層２３１を形成することで接着強度をさらに向上させることができる。よって、本実施形態に係る製造方法は第１乃至第６の実施形態と同様又はそれ以上の効果を奏する。
【０１２７】
本発明の第８の実施形態に係る半導体デバイスの製造方法について、図３１〜図３３を参照しながら説明する。
【０１２８】
まず、半導体素子形成工程から基板薄化工程までの工程を第１の実施形態と同様に行い、図３１（ａ）に示す構造を得る。
【０１２９】
（貫通配線形成工程）
基板１０１の、半導体素子１０２が形成されていない面に樹脂を塗布し、フォトリソグラフィー法により所望の形状のフォトレジスト（図示せず）を形成する。このフォトレジストは、基板１０１に基板貫通孔３０２を形成する際のマスクである。ここでは樹脂を塗布してからフォトリソグラフィー法により形成する方法を示したが、基板貫通孔３０２の形成工程に対して耐性があればよく、例えば、ドライフィルムフォトレジストであってもよい。
【０１３０】
固定されている基板１０１及び支持基板２０１をエッチャー装置に導入する。ボッシュプロセスにより基板１０１及びエポキシ樹脂からなる支柱２２０の一部を除去し、図３１（ｂ）に示すように、貫通配線３０４を形成する基板貫通孔３０２と、基板貫通孔３０２側面に形成されたシリコン酸化膜からなる基板絶縁層３０３とを形成する。フォトレジストを有機溶剤と、アンモニアを含むアルカリ洗浄液と、により除去し、基板１０１の裏面を清浄にする。
【０１３１】
ここでは基板貫通孔３０２及び基板絶縁層３０３の形成工程をボッシュプロセスとしたが、方法はこれに限定されない。例えば、レーザー加工、ブラスト加工、マイクロドリル加工、反応性イオンエッチング、ドライエッチング、ウェットエッチングにより基板１０１を除去し基板貫通孔３０２を形成してもよい。この場合は、フォトレジスト７００を有機溶剤と、アンモニアを含むアルカリ洗浄液とにより除去し、基板１０１の裏面を清浄にした後に、スパッタ成膜法、ＣＶＤ法により基板絶縁層３０３を形成することができる。又は絶縁層の前駆体溶液を塗布し、硬化させて基板絶縁層３０３を形成してもよい。
【０１３２】
（裏面層間絶縁層）
基板１０１の裏面及び基板貫通孔３０２を酸素プラズマ処理により清浄にした後、基板１０１の裏面及び基板貫通孔３０２上に、感光性を有するポリイミド樹脂を塗布し、乾燥させる。これを露光し、現像処理することにより、図３１（ｃ）に示すように、開口部を有する裏面層間絶縁層４０３を基板１０１の裏面に形成する。裏面層間絶縁層４０３の開口部が基板１０１及び基板貫通孔３０２上に形成されていることを外観検査により確認した後、窒素雰囲気中で加熱処理を行い、裏面層間絶縁層４０３を硬化させる。加熱処理温度は特に限定されないが、例えば、３５０℃である。
【０１３３】
（裏面配線層）
基板１０１の裏面及び裏面層間絶縁層４０３を酸素プラズマ処理により清浄にした後、成膜装置内に導入する。成膜装置内を所望の真空度とし、基板１０１の裏面及び裏面層間絶縁層４０３上の全面にＴｉ、Ｃｕをこの順に積層成膜し、Ｃｕ／Ｔｉ積層膜からなる給電層（図示せず）を形成する。膜厚は限定されないが、例えばＴｉ層が５０ｎｍ、Ｃｕ層が３００ｎｍである。
【０１３４】
給電層上に樹脂を塗布し、フォトリソグラフィー法により所望の形状のフォトレジスト（図示せず）を形成する。電解めっき法によりフォトレジスト開口部にＣｕめっきを形成した後に、有機溶剤及び酸素プラズマ処理によってフォトレジストを除去すると共に、Ｃｕめっき及び給電層の表面を清浄にする。給電層のうち不要な部分をウェットエッチングにより除去し、所望の形状の裏面配線層４０４及び金属支柱１２１を形成する。裏面層間絶縁層形成工程から裏面絶縁層形成工程までの工程を本発明の第１の実施形態と同様に行い、図３２（ａ）に示す構造を得る。この過程において、金属支柱１２１とエポキシ樹脂からなる支柱２２０との界面には、金属拡散層２３１が形成される。
【０１３５】
（半導体デバイス分離工程）
基板１０１の、半導体素子１０２が形成されていない面に樹脂を塗布し、フォトリソグラフィー法により裏面多層配線を保護するような形状のフォトレジスト（図示せず）を形成する。次に、図３２（ｂ）に示すように、ウェットエッチングによって金属支柱１２１及び金属拡散層２３１を除去する。フォトレジストを有機溶剤により除去し、酸素プラズマ処理により基板１０１裏面を清浄にする。この際、酸素プラズマ処理によって、基板１０１と除去されず残存している支柱２２０との間に応力が発生し、基板１０１と支柱２２０との間で剥離が生じる。このため基板１０１と支持基板２０１とを容易に分離することができる。このようにして、図３３に示すように半導体素子１０２を有し、かつ基板１０１の両面に配線層１０４と裏面配線層４０４とを有する半導体デバイス１１０が得られる。
【０１３６】
本実施形態においては、本発明の第５の実施形態と同様、基板１０１又は支持基板２０１の一方のみに支柱２２０を形成して貼り合わせた場合に比べて接着面積を大きくでき、さらに金属拡散層２３１を形成することで接着強度をさらに向上させることができる。よって、本実施形態に係る製造方法は第１乃至第７の実施形態と同様又はそれ以上の効果を奏する。
【０１３７】
（第９の実施形態）
本発明の第９の実施形態に係る半導体デバイスの製造方法について、図３４〜図３７を参照しながら説明する。
【０１３８】
半導体素子形成工程から表面絶縁層形成工程までの工程は、本発明の第１の実施形態と同様に行うことができる。
【０１３９】
（支持基板形成工程）
本実施形態においては、支持基板２０１として、アルカリ金属を含有するガラスを用いる。支持基板２０１の厚さは０．５ｍｍである。支持基板２０１を洗浄した後、支持基板２０１全面に樹脂を塗布し、フォトリソグラフィー法により図３４（ａ）に示すように所望の形状のフォトレジスト７０３を形成する。このフォトレジスト７０３をマスクとして、フッ酸を含むエッチング液により支持基板２０１をエッチング加工する。フォトレジスト７０３を有機溶剤により除去し、酸素プラズマ処理により支持基板２０１裏面を清浄にする。このようにして、図３４（ｂ）に示すように、支持基板２０１上に、支持基板２０１と同一材料で構成される支柱２２０を形成する。
【０１４０】
支持基板２０１及び支柱２２０の上に、感光性を有するポリイミド樹脂を塗布し、乾燥させる。これを露光し、現像処理することにより、図３４（ｃ）に示すように、支持基板２０１上に所望の形状の保護樹脂層２３０を形成する。保護樹脂層２３０の形状は、基板１０１上に形成される半導体素子１０２及び多層配線層１０６の形状に対応している。外観検査後、窒素雰囲気中で加熱処理を行い、保護樹脂層２３０を硬化させる。加熱処理温度は限定されないが、例えば３５０℃である。
【０１４１】
なお、ここでは保護樹脂層２３０をフォトリソグラフィー法により形成する例を示したが、支持基板２０１及び支柱２２０上の全面にポリイミド樹脂からなる層を形成し、硬化させた後に支柱２２０上に形成されたポリイミド樹脂を除去して、図３４（ｃ）に示す構造としてもよい。
【０１４２】
（貼り合わせ工程）
外観検査後、図３５（ａ）及び図３５（ｂ）に示すように、基板１０１上に形成した半導体素子１０２及び多層配線層１０６と、支持基板２０１上の保護樹脂層２３０が接し、かつ基板１０１と、支持基板２０１に形成されている支柱２２０とが接するように、両者を貼り合わせる。基板１０１側を陽極、支持基板２０１側を陰極とし、加熱した状態で電圧を印加することにより、基板１０１と支持基板２０１とを陽極接合により固定する。
【０１４３】
基板薄化工程から裏面絶縁層形成工程までの工程を本発明の第１の実施形態と同様にして行い、図３５（ｃ）に示す構造を得る。
【０１４４】
（半導体デバイス分離工程）
基板１０１の、半導体素子１０２が形成されていない面に樹脂を塗布し、フォトリソグラフィー法により裏面多層配線層４０６を保護するような形状のフォトレジスト（図示せず）を形成する。ダイシング加工により、基板１０１の一部と、支持基板２０１と同一材料で形成されている支柱２２０の一部とを、図３６（ａ）に示すように除去する。さらにウェットエッチングにより、図３６（ｂ）に示すように残りの支柱２２０を除去する。フォトレジストを有機溶剤により除去し、酸素プラズマ処理により基板１０１裏面を清浄にする。この際、酸素プラズマ処理によって、基板１０１と支柱２２０との間に応力が発生し、剥離が生じる。このため、基板１０１と支持基板２０１とを分離することが容易となる。このようにして、図３７に示すように、半導体素子１０２を有し、かつ基板１０１の両面に配線層１０４と裏面配線層４０４とを有する半導体デバイス１１０が得られる。
【０１４５】
本実施形態においては支持基板２０１と支柱２２０とが一体であり、さらに基板１０１と支柱２２０との間は陽極接合により強固に接着されるため、基板１０１と支持基板２０１とをより強固に固定することができる。よって、本実施形態に係る製造方法は第１乃至第８の実施形態と同様又はそれ以上の効果を奏する。
【０１４６】
（第１０の実施形態）
本発明の第１０の実施形態に係る半導体デバイスの製造方法について、図３８〜図３９を参照しながら説明する。
【０１４７】
半導体素子形成工程から基板薄化工程までの工程は、本発明の第５の実施形態と同様に行うことができる。
【０１４８】
（薄膜素子形成工程）
本実施形態では図３８（ａ）に示すように、基板１０１の半導体デバイス１０２が形成されている面とは反対側の面に、薄膜素子４０２が形成される。ここでは、薄膜素子４０２として薄膜キャパシタを形成する例を示して説明する。ただし、これは発明の理解を容易にするための例示であり、本発明の範囲はこれに限定されるものではない。
【０１４９】
基板１０１を洗浄し、成膜装置内に導入する。成膜装置内を所望の真空度とし、基板１０１全面に下部電極、誘電体、上部電極をこの順に積層成膜する。各層の材質は、例えば下部電極としてＴａとＰｔとの積層膜、誘電体としてチタン酸ストロンチウム、上部電極としてＰｔを用いることができる。ここで、誘電体膜を形成するチタン酸ストロンチウムの比誘電率を高くするために、チタン酸ストロンチウムの成膜工程は基板１０１を加熱した状態で行うことが好ましい。温度は限定されないが、例えば４００℃である。なお、ここで図３８（ａ）に示すように、Ｃｕめっきからなる金属支柱１２１とエポキシ樹脂からなる支柱２２０との界面に、金属拡散層２３１を形成してもよい。
【０１５０】
次に、Ｐｔ上部電極上に所望のパターンのフォトレジスト（図示せず）を形成した後に、基板１０１をエッチャー装置に導入する。エッチングによって不要な上部電極を除去した後、フォトレジストを有機溶剤と酸素プラズマによって除去することでＰｔ上部電極パターン（図示せず）を得る。
【０１５１】
薄膜素子４０２を構成するチタン酸ストロンチウム誘電体及びＰｔ／Ｔａ下部電極もＰｔ上部電極と同様に、フォトレジストの形成、エッチングによる所望のパターンの形成及びフォトレジストの除去を繰り返すことで、薄膜キャパシタからなる薄膜素子４０２を形成する。ここで、エッチング方法は電極あるいは誘電体材料によって変えることが望ましい。なお、エッチングはウェットエッチングであってもよく、ドライエッチングであってもよい。
【０１５２】
続いて、図３８（ｂ）及び（ｃ）並びに図３９（ａ）及び（ｂ）に示すように、裏面層間絶縁層形成工程から半導体デバイス分離工程までの工程を、本発明の第５の実施形態と同様に行う。このようにして、基板１０１の一方の面に半導体素子１０２及び配線層１０４を、他方の面に薄膜素子４０２及び裏面配線層４０４を有する半導体デバイス１１５が得られる。
【０１５３】
本実施形態によれば、基板１０１の半導体素子１０２が形成されていない面に、薄膜素子４０２を集積化することが可能となる。このため、従来の半導体デバイスにさらに機能を付加して高機能化し、かつ小型化することができる。
【０１５４】
なお、ここでは貫通配線３０４を形成する前に薄膜素子４０２を形成する例を示したが、貫通配線３０４を形成したあとで薄膜素子４０２を形成してもよい。ただし、高誘電率の誘電体薄膜を有する薄膜キャパシタを形成するには、貫通配線３０４を形成する前に薄膜素子４０２を形成することが好ましい。
【０１５５】
（第１１の実施形態）
本発明の第１１の実施形態に係る積層化半導体デバイスの製造方法について、図４０を参照しながら説明する。
【０１５６】
積層化半導体デバイス５００を構成する個々の半導体デバイスは、本発明の第１〜第１０の実施形態に係る製造方法と同様の方法により製造される。これらは図４０に示すように複数段積層され、接続材８００で接続される。複数の半導体デバイスと配線基板６００とを電気的に接続することで、積層化半導体デバイス５００が得られる。
【０１５７】
本実施形態では、本発明の第１〜第１０の実施形態に係る半導体デバイスが複数積層され、接続される。各半導体デバイスは、半導体素子１０２を有し、かつ基板１０１の両面に配線層１０４と裏面配線層４０４とを有する。これらの半導体デバイスは、ワイヤボンディング等の方法によることなく３つ以上を積層して接続することができるため、従来の積層化半導体デバイスに比べて小型化が可能となる。
【０１５８】
（その他の実施形態）
以上、本発明について実施形態を示しながら詳細に説明したが、これらは例示であり、本発明の範囲が以上の実施形態に限定されるものではない。以下、本発明の実施形態の変形例について述べる。
【０１５９】
貫通配線３０４を形成する工程について、基板１０１の半導体素子１０２が形成されている面から形成する工程と、その反対側の面から形成する工程とそれぞれについて述べた。前者では基板１０１上に半導体素子１０２を形成した後、貫通配線３０４を形成する工程について述べたが、半導体素子１０２を形成する前に貫通配線３０４を形成してもよく、また貫通配線３０４上に半導体素子１０２を形成してもよい。一方、後者では裏面層間絶縁層４０３を形成する前に貫通配線３０４を形成する工程について述べたが、裏面層間絶縁層４０３を形成した後に貫通配線３０４を形成してもよい。
【０１６０】
層間絶縁層１０３、表面絶縁層１０５、裏面層間絶縁層４０３及び裏面絶縁層４０５の形成方法として、感光性を有するワニス状の前駆体溶液を塗布しフォトリソグラフィー法により所望の形状を形成する方法について述べたが、各絶縁層の形成方法はこれに限定されない。例えば、感光性を有する絶縁性のシートを形成又は貼り付けた後、フォトリソグラフィー法によって所望のパターン形状とし、各絶縁層を形成してもよい。
【０１６１】
裏面層間絶縁層４０３については、絶縁層を全面に形成したあとに、レーザー加工、ブラスト加工、マイクロドリル加工、反応性イオンエッチング、ドライエッチング、ウェットエッチングのいずれかによって絶縁層の不要な部分を除去し、所望の形状の裏面層間絶縁層４０３を形成してもよい。
【０１６２】
層間絶縁層１０３、表面絶縁層１０５、裏面層間絶縁層４０３及び裏面絶縁層４０５の形成工程について、感光性を有するポリイミド樹脂を塗布する方法を例示したが、樹脂はポリイミドに限定されない。例えば、ＢＣＢ樹脂（ベンゾシクロブテン）、ＰＢＯ樹脂（ポリベンゾオキサゾール）、フェノール樹脂、エポキシ樹脂を塗布してもよい。又は、これらを含有するシート材料を用い、これを加工して各絶縁層を形成してもよい。
【０１６３】
各実施形態では電解めっき法により形成される給電層としてＣｕ／Ｔｉ積層膜を例示したが、給電層はこれに限定されない。特にＴｉは、給電層としての機能を主に発揮するＣｕ層と基板１０１との密着性を高める為に配置される密着層であり、同様の機能を有するものであればＴｉに限定されない。例えば密着層は、Ｔａ、Ｃｒ、Ｍｏ、Ａｌ、Ｎｉ、Ｗ、又はこれらを含む化合物であってもよい。
【０１６４】
各実施形態では基板１０１の裏面に、裏面層間絶縁層４０３、裏面配線層４０４、裏面絶縁層４０５、薄膜キャパシタや薄膜抵抗等の薄膜素子４０２を形成する例を示したが、目的に応じて他の層や電気素子を形成してもよい。例えば、裏面配線層４０４でインダクタを形成してもよい。
【０１６５】
上記の実施形態の一部又は全部は、例えば以下の付記のようにも記載されうるが、以下には限定されない。
【０１６６】
（付記１）
基板の一方の面に第１の半導体素子を形成する工程と、
前記第１の半導体素子上に第１の配線層を形成する工程と、
支持基板上に保護樹脂層を形成する工程と、
前記第１の配線層と前記保護樹脂層とが接触するように、前記支持基板を前記基板に支柱を介して固定する工程と、
前記基板の他方の面側に第２の配線層を形成する工程と、
前記基板の一部及び前記支柱の一部又は全部を除去して前記基板と前記支持基板とを分離する工程と、
を含むことを特徴とする半導体デバイスの製造方法。
【０１６７】
（付記２）
前記基板の前記他方の面に第２の半導体素子を形成する工程をさらに含み、
前記第２の配線層は前記第２の半導体素子上に形成される、
ことを特徴とする付記１に記載の半導体デバイスの製造方法。
【０１６８】
（付記３）
前記支柱は、前記基板の前記第１の配線層が形成されている面上の領域であって前記半導体素子又は前記第１の配線層が形成されている領域以外の領域に配置される、
ことを特徴とする付記１又は２に記載の半導体デバイスの製造方法。
【０１６９】
（付記４）
前記支柱は樹脂を含有する樹脂部を有し、
前記支柱は前記樹脂部と前記基板とが接触するように配置される、
ことを特徴とする付記１乃至３のいずれか１つに記載の半導体デバイスの製造方法。
【０１７０】
（付記５）
前記支柱は前記基板の前記第１の配線層が形成されている面又は前記支持基板の前記保護樹脂層が形成されている面のいずれかに形成される、
ことを特徴とする付記１乃至４のいずれか１つに記載の半導体デバイスの製造方法。
【０１７１】
（付記６）
前記基板の一部及び前記支柱の一部又は全部を除去して前記基板と前記支持基板とを分離する工程は、前記基板の一部及び前記支柱の一部又は全部が除去された後、前記基板と前記支柱との間に応力を発生させて前記基板と前記支柱とを分離する工程を含む、
ことを特徴とする付記１乃至５のいずれか１つに記載の半導体デバイスの製造方法。
【０１７２】
（付記７）
前記基板の一部及び前記支柱の一部又は全部を除去して前記基板と前記支持基板とを分離する工程は、前記基板の一部及び前記支柱の一部又は全部が除去された後、加熱及び冷却によって前記基板と前記支柱との間に応力を発生させて前記基板と前記支柱とを分離する工程を含む、
ことを特徴とする付記１乃至６のいずれか１つに記載の半導体デバイスの製造方法。
【０１７３】
（付記８）
前記基板及び前記支柱の少なくとも一部を除去して前記基板と前記支持基板とを分離する工程は、前記基板及び前記支柱の少なくとも一部又は全部が除去された後、プラズマ処理によって前記基板と前記支柱との間に応力を発生させて前記基板と前記支柱とを分離する工程を含む、
ことを特徴とする付記１乃至７のいずれか１つに記載の半導体デバイスの製造方法。
【０１７４】
（付記９）
前記保護樹脂層は前記第１の配線層よりも小さい弾性率を有する、
ことを特徴とする付記１乃至８のいずれか１つに記載の半導体デバイスの製造方法。
【０１７５】
（付記１０）
前記支柱は前記支持基板上に前記支持基板と同一の材料で形成される、
ことを特徴とする付記１乃至９のいずれか１つに記載の半導体デバイスの製造方法。
【０１７６】
（付記１１）
前記支持基板を前記基板に支柱を介して固定する工程は陽極接合により行われる、
ことを特徴とする付記１乃至１０のいずれか１つに記載の半導体デバイスの製造方法。
【０１７７】
（付記１２）
前記基板はシリコン又はガラスのいずれか一方で形成されており、
前記支持基板はシリコン又はガラスのいずれか一方であって前記基板とは異なる材料で形成されている、
ことを特徴とする付記１乃至１１のいずれか１つに記載の半導体デバイスの製造方法。
【０１７８】
（付記１３）
前記基板はシリコンで形成されている、
ことを特徴とする付記１乃至１２のいずれか１つに記載の半導体デバイスの製造方法。
【０１７９】
（付記１４）
前記基板はシリコンで形成されており、
前記支持基板はアルカリ金属若しくはアルカリ土類金属又はその両方を含むガラスで形成されている、
ことを特徴とする付記１乃至１３のいずれか１つに記載の半導体デバイスの製造方法。
【０１８０】
（付記１５）
前記基板の前記第１の配線層が形成される面に金属部を形成する工程をさらに含み、
前記支柱は前記金属部と接するように配置される、
ことを特徴とする付記１乃至９のいずれか１つに記載の半導体デバイスの製造方法。
【０１８１】
（付記１６）
前記支柱と前記金属部との界面に金属拡散層を形成する工程をさらに含む、
ことを特徴とする付記１５に記載の半導体デバイスの製造方法。
【０１８２】
（付記１７）
前記金属部と前記支柱との接触面は、前記基板の前記第１の配線層が形成される面よりも高い位置に配置される、
ことを特徴とする付記１５又は１６に記載の半導体デバイスの製造方法。
【０１８３】
（付記１８）
前記金属部と前記基板との接触面は、前記基板の前記第１の配線層が形成される面よりも低い位置に配置される、
ことを特徴とする付記１５乃至１７のいずれか１つに記載の半導体デバイスの製造方法。
【０１８４】
（付記１９）
前記金属部は銅を含む、
ことを特徴とする付記１５乃至１８のいずれか１つに記載の半導体デバイスの製造方法。
【０１８５】
（付記２０）
付記１乃至１９のいずれか１つに記載の製造方法により得られた半導体デバイスを含む複数の半導体デバイスが積層される、
ことを特徴とする積層化半導体デバイスの製造方法。
【符号の説明】
【０１８６】
１０１： 基板
１０２： 半導体素子
１０３： 層間絶縁層
１０４ａ：Ｃｕめっき
１０４： 配線層
１０５： 表面絶縁層
１０６： 多層配線層
１１０： 半導体デバイス
１１５： 半導体デバイス
１２０： 支柱
１２１： 金属支柱
２０１： 支持基板
２２０： 支柱
２３０： 保護樹脂層
２３１： 金属拡散層
３０２： 基板貫通孔
３０３： 基板絶縁層
３０４： 貫通配線
３０４ａ：凹部
４０２： 薄膜素子
４０３： 裏面層間絶縁層
４０４ａ：Ｃｕめっき
４０４： 裏面配線層
４０５： 裏面絶縁層
４０６： 裏面多層配線層
５００： 積層化半導体デバイス
６００： 配線基板
７００，７０１，７０２，７０３： フォトレジスト
８００： 接続材
【特許請求の範囲】
【請求項１】
基板の一方の面に第１の半導体素子を形成する工程と、
前記第１の半導体素子上に第１の配線層を形成する工程と、
支持基板上に保護樹脂層を形成する工程と、
前記第１の配線層と前記保護樹脂層とが接触するように、前記支持基板を前記基板に支柱を介して固定する工程と、
前記基板の他方の面側に第２の配線層を形成する工程と、
前記基板の一部及び前記支柱の一部又は全部を除去して前記基板と前記支持基板とを分離する工程と、
を含むことを特徴とする半導体デバイスの製造方法。
【請求項２】
前記基板の前記他方の面に第２の半導体素子を形成する工程をさらに含み、
前記第２の配線層は前記第２の半導体素子上に形成される、
ことを特徴とする請求項１に記載の半導体デバイスの製造方法。
【請求項３】
前記支柱は、前記基板の前記第１の配線層が形成されている面上の領域であって前記半導体素子又は前記第１の配線層が形成されている領域以外の領域に配置される、
ことを特徴とする請求項１又は２に記載の半導体デバイスの製造方法。
【請求項４】
前記支柱は樹脂を含有する樹脂部を有し、
前記支柱は前記樹脂部と前記基板とが接触するように配置される、
ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体デバイスの製造方法。
【請求項５】
前記支柱は前記基板の前記第１の配線層が形成されている面又は前記支持基板の前記保護樹脂層が形成されている面のいずれか一方に形成される、
ことを特徴とする請求項１乃至４のいずれか１項に記載の半導体デバイスの製造方法。
【請求項６】
前記基板の一部及び前記支柱の一部又は全部を除去して前記基板と前記支持基板とを分離する工程は、前記基板の一部及び前記支柱の一部又は全部が除去された後、前記基板と前記支柱との間に応力を発生させて前記基板と前記支柱とを分離する工程を含む、
ことを特徴とする請求項１乃至５のいずれか１項に記載の半導体デバイスの製造方法。
【請求項７】
前記支柱は前記支持基板上に前記支持基板と同一の材料で形成される、
ことを特徴とする請求項１乃至６のいずれか１項に記載の半導体デバイスの製造方法。
【請求項８】
前記基板はシリコン又はガラスのいずれか一方で形成されており、
前記支持基板はシリコン又はガラスのいずれか一方であって前記基板とは異なる材料で形成されており、
前記支持基板を前記基板に支柱を介して固定する工程は陽極接合により行われる、
ことを特徴とする請求項１乃至７のいずれか１項に記載の半導体デバイスの製造方法。
【請求項９】
前記基板の前記第１の配線層が形成される面に金属部を形成する工程と、
前記支柱を前記金属部と接するように配置する工程と、
前記支柱と前記金属部との界面に金属拡散層を形成する工程と、
をさらに含むことを特徴とする請求項１乃至６のいずれか１項に記載の半導体デバイスの製造方法。
【請求項１０】
請求項１乃至９のいずれか１項に記載の製造方法により得られた半導体デバイスを含む複数の半導体デバイスが積層される、
ことを特徴とする積層化半導体デバイスの製造方法。
【請求項１】
基板の一方の面に第１の半導体素子を形成する工程と、
前記第１の半導体素子上に第１の配線層を形成する工程と、
支持基板上に保護樹脂層を形成する工程と、
前記第１の配線層と前記保護樹脂層とが接触するように、前記支持基板を前記基板に支柱を介して固定する工程と、
前記基板の他方の面側に第２の配線層を形成する工程と、
前記基板の一部及び前記支柱の一部又は全部を除去して前記基板と前記支持基板とを分離する工程と、
を含むことを特徴とする半導体デバイスの製造方法。
【請求項２】
前記基板の前記他方の面に第２の半導体素子を形成する工程をさらに含み、
前記第２の配線層は前記第２の半導体素子上に形成される、
ことを特徴とする請求項１に記載の半導体デバイスの製造方法。
【請求項３】
前記支柱は、前記基板の前記第１の配線層が形成されている面上の領域であって前記半導体素子又は前記第１の配線層が形成されている領域以外の領域に配置される、
ことを特徴とする請求項１又は２に記載の半導体デバイスの製造方法。
【請求項４】
前記支柱は樹脂を含有する樹脂部を有し、
前記支柱は前記樹脂部と前記基板とが接触するように配置される、
ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体デバイスの製造方法。
【請求項５】
前記支柱は前記基板の前記第１の配線層が形成されている面又は前記支持基板の前記保護樹脂層が形成されている面のいずれか一方に形成される、
ことを特徴とする請求項１乃至４のいずれか１項に記載の半導体デバイスの製造方法。
【請求項６】
前記基板の一部及び前記支柱の一部又は全部を除去して前記基板と前記支持基板とを分離する工程は、前記基板の一部及び前記支柱の一部又は全部が除去された後、前記基板と前記支柱との間に応力を発生させて前記基板と前記支柱とを分離する工程を含む、
ことを特徴とする請求項１乃至５のいずれか１項に記載の半導体デバイスの製造方法。
【請求項７】
前記支柱は前記支持基板上に前記支持基板と同一の材料で形成される、
ことを特徴とする請求項１乃至６のいずれか１項に記載の半導体デバイスの製造方法。
【請求項８】
前記基板はシリコン又はガラスのいずれか一方で形成されており、
前記支持基板はシリコン又はガラスのいずれか一方であって前記基板とは異なる材料で形成されており、
前記支持基板を前記基板に支柱を介して固定する工程は陽極接合により行われる、
ことを特徴とする請求項１乃至７のいずれか１項に記載の半導体デバイスの製造方法。
【請求項９】
前記基板の前記第１の配線層が形成される面に金属部を形成する工程と、
前記支柱を前記金属部と接するように配置する工程と、
前記支柱と前記金属部との界面に金属拡散層を形成する工程と、
をさらに含むことを特徴とする請求項１乃至６のいずれか１項に記載の半導体デバイスの製造方法。
【請求項１０】
請求項１乃至９のいずれか１項に記載の製造方法により得られた半導体デバイスを含む複数の半導体デバイスが積層される、
ことを特徴とする積層化半導体デバイスの製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【公開番号】特開２０１１−２０４８５８（Ｐ２０１１−２０４８５８Ａ）
【公開日】平成２３年１０月１３日（２０１１．１０．１３）
【国際特許分類】
【出願番号】特願２０１０−７００６１（Ｐ２０１０−７００６１）
【出願日】平成２２年３月２５日（２０１０．３．２５）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【Ｆターム（参考）】
【公開日】平成２３年１０月１３日（２０１１．１０．１３）
【国際特許分類】
【出願日】平成２２年３月２５日（２０１０．３．２５）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【Ｆターム（参考）】
[ Back to top ]