半導体装置およびそれを用いた半導体モジュール
【課題】 貫通電極を少ない面積で高密度に設ける。
【解決手段】 半導体装置１００は、シリコン基板１０１と、シリコン基板１０１を貫通する断面矩形の貫通孔中に充填された構造体１２０を設ける。構造体１２０は、筒状貫通電極１０３と、ストライプ状貫通電極１０７と、シリコン１０５と、第一の絶縁膜１０９と、第二の絶縁膜１１１と、第三の絶縁膜１１３と、を備える。筒状貫通電極１０３を、シリコン基板１０１を貫通する筒状の導電体とする。また、ストライプ状貫通電極１０７を、シリコン基板１０１を貫通し、筒状貫通電極１０３の内側に筒状貫通電極１０３から離間して設ける。筒状貫通電極１０３の内側の領域に、複数の貫通電極１０７を互いに略平行に設ける。
【解決手段】 半導体装置１００は、シリコン基板１０１と、シリコン基板１０１を貫通する断面矩形の貫通孔中に充填された構造体１２０を設ける。構造体１２０は、筒状貫通電極１０３と、ストライプ状貫通電極１０７と、シリコン１０５と、第一の絶縁膜１０９と、第二の絶縁膜１１１と、第三の絶縁膜１１３と、を備える。筒状貫通電極１０３を、シリコン基板１０１を貫通する筒状の導電体とする。また、ストライプ状貫通電極１０７を、シリコン基板１０１を貫通し、筒状貫通電極１０３の内側に筒状貫通電極１０３から離間して設ける。筒状貫通電極１０３の内側の領域に、複数の貫通電極１０７を互いに略平行に設ける。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、貫通電極を備える半導体装置およびそれを用いた半導体モジュールに関する。
【背景技術】
【０００２】
従来、並列にチップを配列するタイプやパッケージスタックタイプのＳｉＰに対して、より高い集積度を達成するためベアチップスタック型マルチチップモジュール（ＭＣＭ）が提案されてきた。ベアチップスタックタイプでは半導体基板を貫通する配線が必要となる。貫通電極を有する従来のベアチップスタック型ＭＣＭとして、特許文献１〜４に記載のものがある。
【０００３】
特許文献１および特許文献２には、半導体チップを貫通する柱状のプラグを有する半導体装置が記載されている。これらの文献に記載の半導体装置では、プラグが埋設された一つの半導体基板の開口に対し１つの配線が対応している。
【０００４】
特許文献３には、半導体領域を貫通す柱状の一つの導電プラグの外側に二重の絶縁膜が設けられた構造が開示されている。この構成は、導電性ビアをまず設け、その外側の半導体基板面に絶縁体トレンチリングを設けて２重の絶縁膜を有するビア構造としたものである。絶縁膜の２重化により、バンプ接続部からの半導体基板への絶縁不良や接続不良を防止できるとされている。
【０００５】
特許文献４には、中心にシリコンの柱を残した構造の２重の導電膜を有するビアの例が示されている。リング状スリットビアを多重構造とすることにより、埋め込み性を向上させることができるとされている。同文献には、電気的に絶縁されたリング状のＣｕチップスループラグを有する半導体装置用チップが開示されている。リング状のチップスループラグは、内部に凸状のＳｉウェハが残存するようにリング状の凹部を形成し、凹部の両側面および底面を覆う絶縁膜上にＣｕ膜を設け、このＣｕ膜を起点として電解メッキ法により凹部を埋め込むことにより形成される。
【０００６】
また、同文献には、リング型のスリットビアをＣｕで充填する際に完全充填せず、残った隙間のスリットに絶縁体を充填して、２重のスリットビアを形成する構成が記載されている。このようにチップスループラグをリング状とすることにより、円柱形の凹部を埋め込む場合よりも埋込時間の短縮が可能であるとされている。また、貫通孔に金属を埋め込むための必要な成膜量を小さくしてスループットの向上を図ることができるとされている。また、チップスループラグと接続電極との接合面積を稼いで信頼性の低下を防止し得るとされている。
【０００７】
【特許文献１】特開平１０−２２３８３３号公報
【特許文献２】特開２００２−１７０９０４号公報
【特許文献３】特開２００２−２８９６２３号公報
【特許文献４】特開２００２−４３５０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところが、上記従来技術においては、貫通プラグ１個が一つの配線に対応するため、貫通電極密度の向上を図ることが困難であった。また、寄生容量の低減が困難であり、さらに、貫通プラグに付加機能を与えることが難しいという点で、改善の余地を有していた。
【０００９】
また、特許文献１〜３の構成の場合、低抵抗の貫通電極を得るために太い貫通電極を用いると、埋め込み時間が非常に長くなってしまう。また、特許文献４に記載された単純な直線状のスリットビアや、その変形（ドーナツ型）をスリットビアとすると埋め込み性は向上するが、貫通電極と半導体基板との接触面積が中実の円形ビアとした場合よりも大きくなる。このため、容量が増加する。容量低減のためには絶縁膜厚を厚くしなければならないが、これは埋め込み時間の延長を招く。このように、従来技術は、埋め込み性向上という観点で改善の余地があった。
【００１０】
また、貫通電極の周囲は、絶縁膜を介してＳｉ基板で覆われている。そのため、貫通電極には、絶縁膜の誘電率、膜厚およびビア径で定まる寄生容量が発生する。貫通電極によるリング状のスリットビアのない構造の場合、貫通電極容量を低減させるためにビア側壁の絶縁膜を厚くすると、絶縁膜の形成時間が長時間化する。また、ビア開口面積も大型化する。このため、絶縁膜を充分に厚くできない懸念があり、容量の低減が困難であった。
【００１１】
また、特許文献４では、もっぱら埋め込み性の向上を目的としてスリットビアを用い、チップ接続面積を増大させるためにスリットを長方形から矩形の組合せやリング状に変形している。こうした構成では、スループラグからなる貫通電極の寄生容量が増大する懸念があった。また、貫通電極の抵抗が増加する懸念があった。
【００１２】
また、半導体モジュールのチップ積層数が多層になるほど一つのチップを貫通する配線の数が増加する。このため、チップ中の貫通電極の形成領域の面積が大型化してしまい、小型化が困難であった。貫通電極の増加は、特に積層ＤＲＡＭで顕著である。ＤＲＡＭの場合、必要な貫通電極は、配線層１層につきバス幅分だけ多くなるので、場合によっては数千ピンもの貫通電極が一つのチップ中を通ることになり得る。具体的には、２０００ピン×３層の場合１層目の貫通信号ピン数は６０００ピンとなる。この内４０００ピンは一層目をただ通過するだけである。このとき、一つの貫通孔あたり一つの配線が対応する構成では、貫通電極の形成に必要な面積が膨大となる。また、貫通プラグのピッチはビア径などのスペックによって定まる下限がある。このため、一つの貫通孔あたり一つの配線が対応する構成では、一つの貫通電極あたりの抵抗値を固定した時に必要になる面積が大きくなる。また、一つの貫通孔あたり一つの配線が対応する構成では、容量を低減するための厚い絶縁膜を用いたビアをそれぞれ使用して電源供給およびＧＮＤ（接地）を行う。このため、電源供給およびＧＮＤの場合は負荷容量を比較的大きくすることができるにも関わらず、必要なビア数、ビア面積が増大する原因となっていた。
【００１３】
また、従来の構成では、信号ピンが微細ピッチで配列されている貫通電極領域において、貫通電極からの不要輻射によるクロストークノイズが発生しやすい。貫通電極のピッチが微細になるにつれこのノイズは発生しやすくなる。
【００１４】
以上のように、貫通電極を有する従来の半導体装置においては、貫通電極を省スペース化しつつ高密度に設けるという点で改善の余地があった。また、寄生容量の低減という観点でも改善の余地があった。
【００１５】
本発明は上記事情に鑑みてなされたのものであり、その目的は、貫通電極を少ない面積で高密度に設ける技術を提供することにある。
【課題を解決するための手段】
【００１６】
本発明によれば、半導体基板と、前記半導体基板を貫通する筒状の第一導電体と、前記半導体基板を貫通し、前記第一導電体の内側に前記第一導電体から離間して設けられた複数の第二導電体と、を備えることを特徴とする半導体装置が提供される。
【００１７】
本発明の半導体装置は、第一導電体の内側に第一導電体から離間して第二導電体が設けられた構成となっている。また、第一導電体の内側に複数の第二導電体が設けられている。このため、半導体基板を貫通する導電体を小さいスペースに高密度で設けることができる。
【００１８】
本発明の半導体装置において、複数の前記第二導電体は、互いに略平行に設けられていてもよい。こうすることにより、第二導電体をさらに高密度に配置することができる。
【００１９】
本発明の半導体装置において、前記第一導電体の外側面を被覆する第一の絶縁膜と、前記第一導電体の内側面を被覆する第二の絶縁膜と、前記第二導電体の側面を被覆する第三の絶縁膜と、を備えてもよい。こうすることにより、第一導電体と第二導電体とを確実に絶縁することができる。
【００２０】
また、本発明の半導体装置において、前記第二の絶縁膜と前記第三の絶縁膜とが、前記半導体基材によって区画されていてよい。これにより、第一導電体および第二導電体の製造時の埋め込み特性を向上させることが可能な構成とすることができる。また、本発明の半導体装置において、前記半導体基材がシリコンであってもよい。また、本発明の半導体装置において、前記第二の絶縁膜と前記第三の絶縁膜とを区画する前記半導体基板は、環状部と、前記環状部の異なる二カ所を接続する接続部とを備えることができる。
【００２１】
本発明の半導体装置において、前記第一導電体と前記第二導電体とが同電位となるように接続されている構成とすることができる。こうすれば、第一導電体と第二導電体との間に寄生容量が発生することを防止できる。また、本発明の半導体装置において、複数の前記第二導電体が同電位となるように接続されている構成とすることができる。こうすることにより、第二導電体間に寄生容量が発生することを防止できる。
【００２２】
本発明によれば、半導体基板と、前記半導体基板を貫通する筒状の第一導電体と、前記半導体基板を貫通し、前記第一導電体の内面の一の領域と他の領域とを接続する第二導電体と、を備えることを特徴とする半導体装置が提供される。
【００２３】
本発明の半導体装置は、第一導電体の内側に第二導電体が設けられた構成となっている。このため、半導体基板を貫通する導電体を限られた領域に高密度で配設することができる。また、第一導電体と第二導電体とが接続されているため、これらが同電位となる。このため、第一導電体と第二の導電体との間に寄生容量が発生しない構成となっている。また、半導体基板を貫通する導電体の抵抗を低減することができる。
【００２４】
本発明の半導体装置において、互いに略平行に設けられた複数の前記第二導電体を含んでもよい。こうすることにより、第二導電体を高密度で第一導電体の内側の領域に設けることができる。
【００２５】
本発明の半導体装置において、前記第一導電体の外側面を被覆する第一の絶縁膜と、前記第一導電体の内側面および前記第二導電体の側面を被覆する第二の絶縁膜と、を有してもよい。こうすれば、第一導電体とその側方に残存する半導体とを確実に絶縁することができる。また、第二導電体とその側方に残存する半導体とを確実に絶縁することができる。このため、第一導電体と第二導電体とを確実に絶縁することができる。また、本発明において、前記第二の絶縁膜は、前記半導体基板の側面外周を囲む環状の膜とすることができる。
【００２６】
本発明によれば、前記半導体装置と、他の半導体装置とが積層されてなる半導体モジュールであって、前記第一導電体または前記第二導電体と、前記他の半導体装置とが、電気的に接続されていることを特徴とする半導体モジュールが提供される。本発明の半導体モジュールによれば、複数の半導体装置間を短い距離で高密度に電気的に接続することが可能となる。
【発明の効果】
【００２７】
本発明によれば、貫通電極を少ない面積で高密度に設ける技術が実現される。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施の形態について、図面を用いて説明する。なお、すべての図面において、共通の構成要素には同じ符号を付し、適宜説明を省略する。
【００２９】
（第一の実施形態）
本実施形態は、貫通電極を備えた半導体装置に関する。半導体基板に一または二以上のストライプ状の貫通電極が近接配置され、そのストライプ状の貫通電極の外側を、所定の幅の筒状貫通電極が囲んでいる。
【００３０】
図１は、本実施形態に係る半導体装置の構成を模式的に示す図である。また、図２は、図１のＡ−Ａ’断面図である。図１に示した半導体装置１００は、シリコン基板１０１と、シリコン基板１０１を貫通する断面矩形の貫通孔中に充填された構造体１２０を有する。構造体１２０は、筒状貫通電極１０３と、ストライプ状貫通電極１０７と、シリコン１０５と、第一の絶縁膜１０９と、第二の絶縁膜１１１と、第三の絶縁膜１１３と、を有する。
【００３１】
筒状貫通電極１０３は、シリコン基板１０１を貫通する筒状の導電体である。筒状貫通電極１０３の平面形状は、略矩形の環である。また、ストライプ状貫通電極１０７は、シリコン基板１０１を貫通し、筒状貫通電極１０３の内側に筒状貫通電極１０３から離間して設けられている。また、筒状貫通電極１０３の内側の領域には、複数の貫通電極１０７が互いに略平行に設けられている。ストライプ状貫通電極１０７の基板面内断面形状は、略長方形である。
【００３２】
貫通孔中には、ストライプ状貫通電極１０７と筒状貫通電極１０３との間にシリコン１０５が残存している。シリコン１０５は、ストライプ状貫通電極１０７の周囲を囲む姿態で設けられている。
【００３３】
貫通孔の内側面とシリコン１０５との間を第一の絶縁膜１０９が絶縁している。また、筒状貫通電極１０３とシリコン１０５との間を第二の絶縁膜１１１が絶縁している。また、シリコン１０５とストライプ状貫通電極１０７との間を第三の絶縁膜１１３が絶縁している。
【００３４】
筒状貫通電極１０３およびストライプ状貫通電極１０７は、導電体により構成され、たとえば、Ｃｕ、Ａｕ、Ｗ、Ａｌ、Ｎｉ等の金属体や、メタルシリサイド、またはポリシリコンとすることができる。また、図１および図２には示していないが、後述するように、筒状貫通電極１０３またはシリコン１０５の上面または下面にバンプや配線等の導電部材が接続されていてもよい。
【００３５】
第一の絶縁膜１０９、第二の絶縁膜１１１および第三の絶縁膜１１３は、筒状貫通電極１０３またはストライプ状貫通電極１０７の側壁を被覆するバリア膜であり、上記貫通電極に含まれる金属成分がシリコン基板１０１またはシリコン１０５へ拡散することを抑制する。バリア膜の材料は、たとえばＳｉＮやＳｉＯＮ等の窒化膜やＳｉＯ2等の酸化膜などとする。また、これらの膜が二以上積層された積層膜とすることもできる。第一の絶縁膜１０９および第二の絶縁膜１１１の材料としてＳｉＮ、ＳｉＯＮ等を用いることによりバリア膜としての機能がさらに確実に発揮される。また、第一の絶縁膜１０９および第二の絶縁膜１１１の膜厚は、たとえば１０ｎｍ以上とする。こうすることにより、バリア膜としての機能がさらに確実に発揮される。
【００３６】
なお、図１においては、シリコン基板１０１上に一つの貫通孔および構造体１２０が設けられた構成を示したが、構造体１２０の数や配置に特に制限はなく、半導体装置１００の設計に応じて適宜選択することができる。また、図１においては、筒状貫通電極１０３およびストライプ状貫通電極１０７が平面視において角部を有する構成を示したが、筒状貫通電極１０３およびストライプ状貫通電極１０７の角部が除去されていてもよい。
【００３７】
次に、図１に示した半導体装置１００の製造方法を説明する。半導体装置１００は、半導体基板に貫通しないビア（開口部）を形成し、絶縁膜および導電膜を順次設け、導電膜でビアの内部を充填する。その後、半導体基板を裏面から後退させて薄化し、導電膜の表面を露出させることにより得ることができる。
【００３８】
図７（ａ）〜図７（ｃ）および図８（ａ）〜図８（ｂ）は、半導体装置１００の製造工程を模式的に示す断面図である。まず、フォトリソグラフィー技術を用いて、構造体１２０を設ける位置を開口させるようにシリコン基板１０１の表面のパターニングを行う。パターンの形状は、第一の絶縁膜１０９、筒状貫通電極１０３、第二の絶縁膜１１１、ストライプ状貫通電極１０７および第三の絶縁膜１１３となる位置を開口するようにシリコン１０５を残存させる形状とする。
【００３９】
そして、シリコン基板１０１をエッチングし、スリット状の開口部１２１および互いに平行な複数のスリット状の開口部１２３を形成する（図７（ａ））。開口部１２１の平面形状は略矩形環とする。また、開口部１２３の平面形状は略長方形とする。また、開口部１２１または開口部１２３に、シリコン基板１０１の表面から内部に向かって開口幅が減少するようにテーパを設けてもよい。こうすれば、後述する導電膜１２７の埋め込みをより一層確実に行うことができる。
【００４０】
その後、開口部１２１および開口部１２３の側面および底面を含むシリコン基板１０１の開口部形成面全面に絶縁膜１２５を成膜する（図７（ｂ））。絶縁膜１２５は、後述する工程により第一の絶縁膜１０９、第二の絶縁膜１１１、および第三の絶縁膜１１３となる膜である。たとえばこれらの絶縁膜をＳｉＮ膜とする場合、プラズマＣＶＤ法により絶縁膜１２５としてＳｉＮ膜を５０ｎｍ程度成膜する。
【００４１】
つづいて、絶縁膜１２５の上面全面にシードＣｕ膜（不図示）等の金属シード膜を成膜する。その後、たとえば電解メッキ法により筒状貫通電極１０３およびストライプ状貫通電極１０７となる導電膜１２７を成膜する。導電膜１２７は、たとえばＣｕ膜等の金属膜とすることができる（図７（ｃ））。また、導電膜１２７の形成工程では、ＣＶＤ法によりＷ膜やポリシリコンを埋め込むこともできる。
【００４２】
次に、シリコン基板１０１上の導電膜１２７をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）により除去する。これにより、導電膜１２７が、筒状貫通電極１０３とストライプ状貫通電極１０７とに分割される。また、ＣＭＰの後、エッチングにより絶縁膜１２５を除去してもよい。これにより、絶縁膜１２５が第一の絶縁膜１０９および第二の絶縁膜１１１となる絶縁膜１２９と第三の絶縁膜１１３とに分割される。（図８（ａ））。
【００４３】
なお、図１および図２には示していないが、ＣＭＰの後、研磨面全面に絶縁膜を成膜し、たとえばダマシン法を用いて所定の配線を有する配線層を形成してもよい。配線層は、単層としても多層としてもよい。
【００４４】
次に、研磨面側を支持体（不図示）に固定し、シリコン基板１０１の薄化処理を行う。薄化処理には、研削、研磨、エッチング等を用いることができる。たとえば、機械的研磨により裏面研削を行ってもよい。薄化後のシリコン基板１０１の厚さは、半導体装置１００の装置構成に応じて適宜選択されるが、たとえば半導体装置１００をシリコンインターポーザーとする場合には２０〜４００μｍ程度とすることができる。薄化により、絶縁膜１２９が、第一の絶縁膜１０９および第二の絶縁膜１１１に分割される（図８（ｂ））。その後、支持体をシリコン基板１０１から剥離し、除去することにより、図１に示した半導体装置１００が得られる。
【００４５】
次に、図１に示した半導体装置の効果を説明する。図１に示した半導体装置１００は、互いに絶縁されたストライプ状貫通電極１０７および筒状貫通電極１０３を有する構造体１２０を備える。このため、貫通電極の高密度化、埋め込み時間短縮、配線容量低減、信頼性向上、クロストークノイズ低減、ＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）低減の効果が得られる。
【００４６】
半導体装置１００において、構造体１２０は、筒状貫通電極１０３の内側に複数のストライプ状貫通電極１０７が配設された構成となっている。これは、長いストライプ状貫通電極が分割されて複数のストライプ状貫通電極として配置され、周辺を筒状貫通電極１０３で囲まれている構成に対応する。このため、長いストライプ状貫通電極を基板上に配置した従来の構成に比べ、平面構成における筒状貫通電極１０３およびストライプ状貫通電極１０７の長さに対するストライプ状貫通電極１０７の形成領域の面積を小さくすることができる。よって、たとえばスタック型マルチチップモジュールにおける「パッドネック」にあたる「貫通孔ネック」を解消することができる。
【００４７】
また、貫通電極の省スペース高密度配置が可能となるため、チップ間のバス幅を拡大することができる。
【００４８】
半導体装置１００を用いれば、たとえば、大容量メモリとシステムＬＳＩとのチップオンチップ接続が可能となる。また、このときのバンプ接続の多ピン化および狭ピッチ化が可能となる。たとえば、図１に示した半導体装置１００は、ロジック回路が形成された半導体チップとＤＲＡＭ等のメモリ素子が設けられたメモリチップとの間に設けられ、これらを接続するシリコンインターポーザーとして好適に利用可能である。
【００４９】
なお、インターポーザは、積層型の半導体装置において、たとえばロジックＬＳＩとＤＲＡＭとの間に設けられる。かかる積層型の半導体装置においては、ロジックＬＳＩとＤＲＡＭとの間の導通をインターポーザの貫通電極により行うことができるため、両者間の導通をワイヤボンディング等により行う場合に比して処理速度の向上および低消費電力化等の効果が得られる。
【００５０】
また、半導体装置１００は、ＤＲＡＭ等のメモリ素子が設けられたメモリチップとすることができる。外部端子数の多いメモリチップについても、構造体１２０を備える構成とすれば、確実に外部端子を介した電気的接続を確保することができる。また、半導体装置１００は、トランジスタ等が形成されてなる論理回路素子層を有する論理チップとすることもできる。
【００５１】
また、半導体装置１００において、たとえばすべての貫通電極、すなわち筒状貫通電極１０３およびを同一の配線に接続することができる。こうすれば、貫通電極間の寄生容量の発生を防止することができる。
【００５２】
また、一つの構造体１２０中に複数のストライプ状貫通電極１０７が設けられている。このため、複数のストライプ状貫通電極１０７を共通の信号線に接続することができる。これにより、埋め込み時間を短縮しつつ、太い配線と実質的に等価な構成とすることができる。すなわち、本実施形態では、太い貫通プラグを設ける従来の構成に比べ、低負荷、短時間での埋め込みが可能な構造となっている。また、複数のストライプ状貫通電極１０７を共通の信号線に接続することにより、接続信頼性も向上する。
【００５３】
また、構造体１２０において、複数のストライプ状貫通電極１０７を一つの配線に結線することはチップ上に配線層を一層設ければ可能である。このため、埋め込み幅を大きくすることなく、抵抗および容量の小さい配線を得ることができる。また、複数のストライプ状貫通電極１０７を一つの配線に接続する構成とすれば、接合信頼性を一つのストライプ状貫通電極１０７を一つの配線に接続する場合の累乗倍に向上させることができる。
【００５４】
また、構造体１２０は、簡素な製造プロセスで製造可能な構成である。また、簡素な製造プロセスで、筒状貫通電極１０３と通常の中実の貫通プラグとの組合せなど、異なる構造の貫通電極を同時に一つのビア内に形成できる。また、複数の電気特性の異なる貫通電極を一連の製造過程で同時に得ることができる。ここで、複数の電気特性は、たとえば抵抗および容量とすることができる。
【００５５】
また、図１に示した半導体装置１００においては、複数のストライプ状貫通電極１０７を囲むように筒状貫通電極１０３が配置された構成となっている。このため、すべての貫通電極を同電位とし、貫通電極内部の容量をゼロ（０）にすることが可能となる。このように本実施形態によれば、簡素な製造プロセスで低容量の構造体１２０を安定的に形成することができる。
【００５６】
また、半導体装置１００において、ストライプ状貫通電極１０７に信号配線を結線することができる。二重に絶縁がされている中心のストライプ状貫通電極１０７のみを信号につないだ構成とすることができるため、接続信頼性を向上させることができる。また、クロストークノイズやＥＭＩを低減することができる。
【００５７】
また、半導体装置１００において、ストライプ状貫通電極１０７を筒状貫通電極１０３で囲み、ストライプ状貫通電極１０７を信号線に接続してもよい。これにより、全信号ピンを電源、あるいはＧＮＤでシールドする構成することができる。こうすれば、ノイズ源が導電体で囲われるため、貫通電極からの輻射を低減させることができる。このため、中心の信号配線から放出される電磁波を低減できる。よって、クロストークノイズやＥＭＩの低減が可能である。また、ＩＲドロップを解消しやすい構成とすることができる。
【００５８】
また、半導体装置１００においては、筒状貫通電極１０３をストライプ状貫通電極１０７に対するシールド用の貫通電極とすることができる。外側の貫通電極である筒状貫通電極１０３を電源、またはＧＮＤに接続してシールドにしてもよい。こうすれば、半導体装置１００をマルチチップモジュールとしたときに、マルチチップモジュール内部でのクロストークノイズおよびＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）を低減することができる。
【００５９】
また、半導体装置１００においては、構造体１２０が貫通電極として筒状貫通電極１０３およびストライプ状貫通電極１０７を備える。このため、信号配線と電源供給またはＧＮＤ配線とを一つの構造体１２０中に設けることができる。よって一つのビアエリア内に配する電源およびＧＮＤを信号線と同一の貫通孔で供給することが可能となる。したがって、短い配線長で電源を供給することができる。このため、ＩＲドロップの抑制が可能となる。
【００６０】
なお、本実施形態において、筒状貫通電極１０３の平面形状は、筒状であれば矩形には限られない。たとえば、筒状貫通電極１０３の平面形状を円環、楕円環、または多角形の環等としてもよい。また、前述したように、ストライプ状貫通電極１０７の形状を中実の貫通プラグとして筒状貫通電極１０３の内側にこれを多数配設してもよい。
【００６１】
以下の実施形態においては、第一の実施形態と異なる点を中心に説明する。
【００６２】
（第二の実施形態）
図３は、本実施形態に係る半導体装置の構成を模式的に示す断面図である。また、図４は、図３のＢ−Ｂ’断面図である。図３および図４に示したように、半導体装置１１０は、シリコン基板１０１およびシリコン基板１０１中を貫通する構造体１３０を備える。構造体１３０は、貫通電極１３１、シリコン１１９、第一の絶縁膜１０９および第二の絶縁膜１３３を備える。
【００６３】
貫通電極１３１は、筒状貫通電極１１５およびストライプ状貫通電極１１７の連続一体物である。筒状貫通電極１１５は、シリコン基板１０１を貫通する筒状の導電体である。筒状貫通電極１１５の平面形状は、矩形の環である。
【００６４】
また、ストライプ状貫通電極１１７は、シリコン基板１０１を貫通し、筒状貫通電極１１５の一の領域と他の領域とを接続するとともに、筒状貫通電極１１５の内側の領域を複数の領域に区画している。ストライプ状貫通電極１１７の基板面内断面は、長方形である。図３では、ストライプ状貫通電極１１７は、平面配置において、筒状貫通電極１１５の対向する辺同士を接続している。また、図３では、複数のストライプ状貫通電極１１７が互いに略平行に設けられている。
【００６５】
また、貫通孔中には、筒状貫通電極１１５とストライプ状貫通電極１１７との間に複数のシリコン１１９が残存している。複数のシリコン１１９は、互いに平行に配置されている。
【００６６】
また、貫通孔の内側面と筒状貫通電極１１５との間を第一の絶縁膜１０９が絶縁している。また、貫通電極１３１とシリコン１１９との間を第二の絶縁膜１３３が絶縁している。
【００６７】
貫通電極１３１は導電材料からなる。貫通電極１３１の材料は、たとえば、第一の実施形態に記載の筒状貫通電極１０３およびストライプ状貫通電極１０７に用いられる材料とすることができる。また、図３および図４には示していないが、後述するように、筒状貫通電極１１５、ストライプ状貫通電極１１７またはシリコン１０５の上面または下面にバンプや配線等の導電部材が接続されていてもよい。
【００６８】
また、第二の絶縁膜１３３の材料は、たとえば第一の絶縁膜１０９に用いられる材料とすることができる。第二の絶縁膜１３３の膜厚は、たとえば１０ｎｍ以上とする。こうすることにより、バリア膜としての機能がさらに確実に発揮される。
【００６９】
なお、図３においては、シリコン基板１０１上に一つの貫通孔および構造体１３０が設けられた構成を示したが、構造体１３０の数や配置に特に制限はなく、半導体装置１１０の設計に応じて適宜選択することができる。
【００７０】
図３に示した半導体装置１３０は、第一の実施形態に記載の半導体装置１００（図１）の製造と同様にして製造することができる。このとき、図７（ａ）を用いた前述する工程において、互いに平行な複数のシリコン１１９を孔中に残存させるようにシリコン基板１０１に孔を設ける。
【００７１】
図３に示した半導体装置１１０においては、構造体１３０が貫通電極１３１を備える。貫通電極１３１を構成する筒状貫通電極１１５とストライプ状貫通電極１１７とが連続一体に形成されているため、スリットビアの埋め込み性を保ちつつ最密な貫通電極を形成することができる。また、独立する複数のストライプ状貫通電極を貫通孔内に並べた構成に比べて、より一層の容量低減および貫通電極の形成領域面の積縮小が可能である。
【００７２】
図３に示した構造体１３０は、連続一体に形成されている貫通電極１３１を単一の配線に接続することができる。これにより、接続信頼性および接続安定性を向上させることができる。また、貫通電極１３１が連続一体であるため、配線密度を向上させつつ、寄生容量をより一層低減することができる。
【００７３】
なお、図３においては、互いに平行に複数のストライプ状貫通電極１１７が設けられた構成を例示したが、互いに平行な複数のストライプ状貫通電極１１７に直行するストライプ状貫通電極１１７がさらに設けられていてもよい。図５は、ストライプ状貫通電極１１７が格子状に配置された貫通電極１３１を有する半導体装置の構成を模式的に示す平面図である。図５に示した構成とすることにより、平面構成におけるストライプ状の筒状貫通電極１１５およびストライプ状貫通電極１１７の長さに対するストライプ状貫通電極１１７の形成領域の面積をより一層小さくすることができる。
【００７４】
また、本実施形態において、筒状貫通電極１１５の平面形状は、筒状であれば矩形には限られない。たとえば、筒状貫通電極１１５の平面形状を円環、楕円環、または多角形の環等としてもよい。
【００７５】
図６は、平面形状が円環状の筒状貫通電極１１５を有する貫通電極の構成を模式的に示す平面図である。図６に示した半導体装置は、筒状貫通電極１１５の異なる二つの領域を接続し、それぞれが筒状貫通電極１１５の中心軸で交わる複数のストライプ状貫通電極１１７を有する。この構成によれば、貫通電極１３１の形状の対称性にすぐれているため、より一層安定的に製造可能な構成となっている。
【００７６】
（第三の実施形態）
以上の実施形態に記載の半導体装置は、マルチチップモジュール等に好適に用いることができる。マルチチップモジュールは、たとえば以上の実施形態に係る半導体装置と他の半導体装置とが積層されており、シリコン基板１０１を貫通する貫通電極と他の半導体装置の導電部材とが電気的に接続された構成とすることができる。
【００７７】
図９は、第二の実施形態に記載の半導体装置１１０（図３）を複数（図９では三つ）積層した構成のマルチチップモジュールの構成を模式的に示す断面図である。図９において、それぞれの半導体装置１１０に設けられた貫通電極１３１がシリコン基板１０１の表面に垂直な方向に一直線に設けられている。隣接する貫通電極１３１は、バンプ１３５によって接続されている。このようにすれば、小さい面積で積層された半導体装置１１０間の電気的接続を充分に確保することができる。なお、半導体装置１１０は、たとえば情報を記憶する機能を持った半導体装置とすることができる。
【００７８】
また、図１０は、第二の実施形態に記載の半導体装置１１０がプリント配線基板上に設けられた半導体装置の構成を模式的に示す断面図である。図１０において、半導体装置１１０はプリント配線基板１３７に設けられた配線と貫通電極１３１とが筒状貫通電極１１５を介して接続されている。このようにすれば、小さい面積で半導体装置１１０とプリント配線基板１３７との接続を充分に確保することができる。
【００７９】
なお、図９および図１０において、第一の実施形態に記載の半導体装置１００（図１）を用いてもよい。また、図９の構成に半導体装置１００を適用し、構造体１２０中の貫通電極同士をバンプ等の導電部材で接続する場合、上層の半導体装置１００ほどストライプ状貫通電極１０７の本数が少ない構成とすることもできる。これにより、ストライプ状貫通電極１０７の数を必要最小限とすることができる。
【００８０】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【図面の簡単な説明】
【００８１】
【図１】実施の形態に係る半導体装置の構成を模式的に示す平面図である。
【図２】図１のＡ−Ａ’平面図である。
【図３】実施の形態に係る半導体装置の構成を模式的に示す平面図である。
【図４】図２のＢ−Ｂ’平面図である。
【図５】実施の形態に係る半導体装置の構成を模式的に示す平面図である。
【図６】実施の形態に係る半導体装置の構成を模式的に示す平面図である。
【図７】実施の形態に係る半導体装置の製造工程を模式的に示す断面図である。
【図８】実施の形態に係る半導体装置の製造工程を模式的に示す断面図である。
【図９】実施の形態に係る半導体装置の構成を模式的に示す断面図である。
【図１０】実施の形態に係る半導体装置の構成を模式的に示す断面図である。
【符号の説明】
【００８２】
１００ 半導体装置
１０１ シリコン基板
１０３ 筒状貫通電極
１０５ シリコン
１０５ 絶縁膜
１０７ ストライプ状貫通電極
１０９ 第一の絶縁膜
１１０ 半導体装置
１１１ 第二の絶縁膜
１１３ 第三の絶縁膜
１１５ 筒状貫通電極
１１７ ストライプ状貫通電極
１１９ シリコン
１２０ 構造体
１２１ 開口部
１２３ 開口部
１２５ 絶縁膜
１２７ 導電膜
１２９ 絶縁膜
１３０ 構造体
１３１ 貫通電極
１３３ 第二の絶縁膜
１３５ バンプ
１３７ プリント配線基板
【技術分野】
【０００１】
本発明は、貫通電極を備える半導体装置およびそれを用いた半導体モジュールに関する。
【背景技術】
【０００２】
従来、並列にチップを配列するタイプやパッケージスタックタイプのＳｉＰに対して、より高い集積度を達成するためベアチップスタック型マルチチップモジュール（ＭＣＭ）が提案されてきた。ベアチップスタックタイプでは半導体基板を貫通する配線が必要となる。貫通電極を有する従来のベアチップスタック型ＭＣＭとして、特許文献１〜４に記載のものがある。
【０００３】
特許文献１および特許文献２には、半導体チップを貫通する柱状のプラグを有する半導体装置が記載されている。これらの文献に記載の半導体装置では、プラグが埋設された一つの半導体基板の開口に対し１つの配線が対応している。
【０００４】
特許文献３には、半導体領域を貫通す柱状の一つの導電プラグの外側に二重の絶縁膜が設けられた構造が開示されている。この構成は、導電性ビアをまず設け、その外側の半導体基板面に絶縁体トレンチリングを設けて２重の絶縁膜を有するビア構造としたものである。絶縁膜の２重化により、バンプ接続部からの半導体基板への絶縁不良や接続不良を防止できるとされている。
【０００５】
特許文献４には、中心にシリコンの柱を残した構造の２重の導電膜を有するビアの例が示されている。リング状スリットビアを多重構造とすることにより、埋め込み性を向上させることができるとされている。同文献には、電気的に絶縁されたリング状のＣｕチップスループラグを有する半導体装置用チップが開示されている。リング状のチップスループラグは、内部に凸状のＳｉウェハが残存するようにリング状の凹部を形成し、凹部の両側面および底面を覆う絶縁膜上にＣｕ膜を設け、このＣｕ膜を起点として電解メッキ法により凹部を埋め込むことにより形成される。
【０００６】
また、同文献には、リング型のスリットビアをＣｕで充填する際に完全充填せず、残った隙間のスリットに絶縁体を充填して、２重のスリットビアを形成する構成が記載されている。このようにチップスループラグをリング状とすることにより、円柱形の凹部を埋め込む場合よりも埋込時間の短縮が可能であるとされている。また、貫通孔に金属を埋め込むための必要な成膜量を小さくしてスループットの向上を図ることができるとされている。また、チップスループラグと接続電極との接合面積を稼いで信頼性の低下を防止し得るとされている。
【０００７】
【特許文献１】特開平１０−２２３８３３号公報
【特許文献２】特開２００２−１７０９０４号公報
【特許文献３】特開２００２−２８９６２３号公報
【特許文献４】特開２００２−４３５０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところが、上記従来技術においては、貫通プラグ１個が一つの配線に対応するため、貫通電極密度の向上を図ることが困難であった。また、寄生容量の低減が困難であり、さらに、貫通プラグに付加機能を与えることが難しいという点で、改善の余地を有していた。
【０００９】
また、特許文献１〜３の構成の場合、低抵抗の貫通電極を得るために太い貫通電極を用いると、埋め込み時間が非常に長くなってしまう。また、特許文献４に記載された単純な直線状のスリットビアや、その変形（ドーナツ型）をスリットビアとすると埋め込み性は向上するが、貫通電極と半導体基板との接触面積が中実の円形ビアとした場合よりも大きくなる。このため、容量が増加する。容量低減のためには絶縁膜厚を厚くしなければならないが、これは埋め込み時間の延長を招く。このように、従来技術は、埋め込み性向上という観点で改善の余地があった。
【００１０】
また、貫通電極の周囲は、絶縁膜を介してＳｉ基板で覆われている。そのため、貫通電極には、絶縁膜の誘電率、膜厚およびビア径で定まる寄生容量が発生する。貫通電極によるリング状のスリットビアのない構造の場合、貫通電極容量を低減させるためにビア側壁の絶縁膜を厚くすると、絶縁膜の形成時間が長時間化する。また、ビア開口面積も大型化する。このため、絶縁膜を充分に厚くできない懸念があり、容量の低減が困難であった。
【００１１】
また、特許文献４では、もっぱら埋め込み性の向上を目的としてスリットビアを用い、チップ接続面積を増大させるためにスリットを長方形から矩形の組合せやリング状に変形している。こうした構成では、スループラグからなる貫通電極の寄生容量が増大する懸念があった。また、貫通電極の抵抗が増加する懸念があった。
【００１２】
また、半導体モジュールのチップ積層数が多層になるほど一つのチップを貫通する配線の数が増加する。このため、チップ中の貫通電極の形成領域の面積が大型化してしまい、小型化が困難であった。貫通電極の増加は、特に積層ＤＲＡＭで顕著である。ＤＲＡＭの場合、必要な貫通電極は、配線層１層につきバス幅分だけ多くなるので、場合によっては数千ピンもの貫通電極が一つのチップ中を通ることになり得る。具体的には、２０００ピン×３層の場合１層目の貫通信号ピン数は６０００ピンとなる。この内４０００ピンは一層目をただ通過するだけである。このとき、一つの貫通孔あたり一つの配線が対応する構成では、貫通電極の形成に必要な面積が膨大となる。また、貫通プラグのピッチはビア径などのスペックによって定まる下限がある。このため、一つの貫通孔あたり一つの配線が対応する構成では、一つの貫通電極あたりの抵抗値を固定した時に必要になる面積が大きくなる。また、一つの貫通孔あたり一つの配線が対応する構成では、容量を低減するための厚い絶縁膜を用いたビアをそれぞれ使用して電源供給およびＧＮＤ（接地）を行う。このため、電源供給およびＧＮＤの場合は負荷容量を比較的大きくすることができるにも関わらず、必要なビア数、ビア面積が増大する原因となっていた。
【００１３】
また、従来の構成では、信号ピンが微細ピッチで配列されている貫通電極領域において、貫通電極からの不要輻射によるクロストークノイズが発生しやすい。貫通電極のピッチが微細になるにつれこのノイズは発生しやすくなる。
【００１４】
以上のように、貫通電極を有する従来の半導体装置においては、貫通電極を省スペース化しつつ高密度に設けるという点で改善の余地があった。また、寄生容量の低減という観点でも改善の余地があった。
【００１５】
本発明は上記事情に鑑みてなされたのものであり、その目的は、貫通電極を少ない面積で高密度に設ける技術を提供することにある。
【課題を解決するための手段】
【００１６】
本発明によれば、半導体基板と、前記半導体基板を貫通する筒状の第一導電体と、前記半導体基板を貫通し、前記第一導電体の内側に前記第一導電体から離間して設けられた複数の第二導電体と、を備えることを特徴とする半導体装置が提供される。
【００１７】
本発明の半導体装置は、第一導電体の内側に第一導電体から離間して第二導電体が設けられた構成となっている。また、第一導電体の内側に複数の第二導電体が設けられている。このため、半導体基板を貫通する導電体を小さいスペースに高密度で設けることができる。
【００１８】
本発明の半導体装置において、複数の前記第二導電体は、互いに略平行に設けられていてもよい。こうすることにより、第二導電体をさらに高密度に配置することができる。
【００１９】
本発明の半導体装置において、前記第一導電体の外側面を被覆する第一の絶縁膜と、前記第一導電体の内側面を被覆する第二の絶縁膜と、前記第二導電体の側面を被覆する第三の絶縁膜と、を備えてもよい。こうすることにより、第一導電体と第二導電体とを確実に絶縁することができる。
【００２０】
また、本発明の半導体装置において、前記第二の絶縁膜と前記第三の絶縁膜とが、前記半導体基材によって区画されていてよい。これにより、第一導電体および第二導電体の製造時の埋め込み特性を向上させることが可能な構成とすることができる。また、本発明の半導体装置において、前記半導体基材がシリコンであってもよい。また、本発明の半導体装置において、前記第二の絶縁膜と前記第三の絶縁膜とを区画する前記半導体基板は、環状部と、前記環状部の異なる二カ所を接続する接続部とを備えることができる。
【００２１】
本発明の半導体装置において、前記第一導電体と前記第二導電体とが同電位となるように接続されている構成とすることができる。こうすれば、第一導電体と第二導電体との間に寄生容量が発生することを防止できる。また、本発明の半導体装置において、複数の前記第二導電体が同電位となるように接続されている構成とすることができる。こうすることにより、第二導電体間に寄生容量が発生することを防止できる。
【００２２】
本発明によれば、半導体基板と、前記半導体基板を貫通する筒状の第一導電体と、前記半導体基板を貫通し、前記第一導電体の内面の一の領域と他の領域とを接続する第二導電体と、を備えることを特徴とする半導体装置が提供される。
【００２３】
本発明の半導体装置は、第一導電体の内側に第二導電体が設けられた構成となっている。このため、半導体基板を貫通する導電体を限られた領域に高密度で配設することができる。また、第一導電体と第二導電体とが接続されているため、これらが同電位となる。このため、第一導電体と第二の導電体との間に寄生容量が発生しない構成となっている。また、半導体基板を貫通する導電体の抵抗を低減することができる。
【００２４】
本発明の半導体装置において、互いに略平行に設けられた複数の前記第二導電体を含んでもよい。こうすることにより、第二導電体を高密度で第一導電体の内側の領域に設けることができる。
【００２５】
本発明の半導体装置において、前記第一導電体の外側面を被覆する第一の絶縁膜と、前記第一導電体の内側面および前記第二導電体の側面を被覆する第二の絶縁膜と、を有してもよい。こうすれば、第一導電体とその側方に残存する半導体とを確実に絶縁することができる。また、第二導電体とその側方に残存する半導体とを確実に絶縁することができる。このため、第一導電体と第二導電体とを確実に絶縁することができる。また、本発明において、前記第二の絶縁膜は、前記半導体基板の側面外周を囲む環状の膜とすることができる。
【００２６】
本発明によれば、前記半導体装置と、他の半導体装置とが積層されてなる半導体モジュールであって、前記第一導電体または前記第二導電体と、前記他の半導体装置とが、電気的に接続されていることを特徴とする半導体モジュールが提供される。本発明の半導体モジュールによれば、複数の半導体装置間を短い距離で高密度に電気的に接続することが可能となる。
【発明の効果】
【００２７】
本発明によれば、貫通電極を少ない面積で高密度に設ける技術が実現される。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施の形態について、図面を用いて説明する。なお、すべての図面において、共通の構成要素には同じ符号を付し、適宜説明を省略する。
【００２９】
（第一の実施形態）
本実施形態は、貫通電極を備えた半導体装置に関する。半導体基板に一または二以上のストライプ状の貫通電極が近接配置され、そのストライプ状の貫通電極の外側を、所定の幅の筒状貫通電極が囲んでいる。
【００３０】
図１は、本実施形態に係る半導体装置の構成を模式的に示す図である。また、図２は、図１のＡ−Ａ’断面図である。図１に示した半導体装置１００は、シリコン基板１０１と、シリコン基板１０１を貫通する断面矩形の貫通孔中に充填された構造体１２０を有する。構造体１２０は、筒状貫通電極１０３と、ストライプ状貫通電極１０７と、シリコン１０５と、第一の絶縁膜１０９と、第二の絶縁膜１１１と、第三の絶縁膜１１３と、を有する。
【００３１】
筒状貫通電極１０３は、シリコン基板１０１を貫通する筒状の導電体である。筒状貫通電極１０３の平面形状は、略矩形の環である。また、ストライプ状貫通電極１０７は、シリコン基板１０１を貫通し、筒状貫通電極１０３の内側に筒状貫通電極１０３から離間して設けられている。また、筒状貫通電極１０３の内側の領域には、複数の貫通電極１０７が互いに略平行に設けられている。ストライプ状貫通電極１０７の基板面内断面形状は、略長方形である。
【００３２】
貫通孔中には、ストライプ状貫通電極１０７と筒状貫通電極１０３との間にシリコン１０５が残存している。シリコン１０５は、ストライプ状貫通電極１０７の周囲を囲む姿態で設けられている。
【００３３】
貫通孔の内側面とシリコン１０５との間を第一の絶縁膜１０９が絶縁している。また、筒状貫通電極１０３とシリコン１０５との間を第二の絶縁膜１１１が絶縁している。また、シリコン１０５とストライプ状貫通電極１０７との間を第三の絶縁膜１１３が絶縁している。
【００３４】
筒状貫通電極１０３およびストライプ状貫通電極１０７は、導電体により構成され、たとえば、Ｃｕ、Ａｕ、Ｗ、Ａｌ、Ｎｉ等の金属体や、メタルシリサイド、またはポリシリコンとすることができる。また、図１および図２には示していないが、後述するように、筒状貫通電極１０３またはシリコン１０５の上面または下面にバンプや配線等の導電部材が接続されていてもよい。
【００３５】
第一の絶縁膜１０９、第二の絶縁膜１１１および第三の絶縁膜１１３は、筒状貫通電極１０３またはストライプ状貫通電極１０７の側壁を被覆するバリア膜であり、上記貫通電極に含まれる金属成分がシリコン基板１０１またはシリコン１０５へ拡散することを抑制する。バリア膜の材料は、たとえばＳｉＮやＳｉＯＮ等の窒化膜やＳｉＯ2等の酸化膜などとする。また、これらの膜が二以上積層された積層膜とすることもできる。第一の絶縁膜１０９および第二の絶縁膜１１１の材料としてＳｉＮ、ＳｉＯＮ等を用いることによりバリア膜としての機能がさらに確実に発揮される。また、第一の絶縁膜１０９および第二の絶縁膜１１１の膜厚は、たとえば１０ｎｍ以上とする。こうすることにより、バリア膜としての機能がさらに確実に発揮される。
【００３６】
なお、図１においては、シリコン基板１０１上に一つの貫通孔および構造体１２０が設けられた構成を示したが、構造体１２０の数や配置に特に制限はなく、半導体装置１００の設計に応じて適宜選択することができる。また、図１においては、筒状貫通電極１０３およびストライプ状貫通電極１０７が平面視において角部を有する構成を示したが、筒状貫通電極１０３およびストライプ状貫通電極１０７の角部が除去されていてもよい。
【００３７】
次に、図１に示した半導体装置１００の製造方法を説明する。半導体装置１００は、半導体基板に貫通しないビア（開口部）を形成し、絶縁膜および導電膜を順次設け、導電膜でビアの内部を充填する。その後、半導体基板を裏面から後退させて薄化し、導電膜の表面を露出させることにより得ることができる。
【００３８】
図７（ａ）〜図７（ｃ）および図８（ａ）〜図８（ｂ）は、半導体装置１００の製造工程を模式的に示す断面図である。まず、フォトリソグラフィー技術を用いて、構造体１２０を設ける位置を開口させるようにシリコン基板１０１の表面のパターニングを行う。パターンの形状は、第一の絶縁膜１０９、筒状貫通電極１０３、第二の絶縁膜１１１、ストライプ状貫通電極１０７および第三の絶縁膜１１３となる位置を開口するようにシリコン１０５を残存させる形状とする。
【００３９】
そして、シリコン基板１０１をエッチングし、スリット状の開口部１２１および互いに平行な複数のスリット状の開口部１２３を形成する（図７（ａ））。開口部１２１の平面形状は略矩形環とする。また、開口部１２３の平面形状は略長方形とする。また、開口部１２１または開口部１２３に、シリコン基板１０１の表面から内部に向かって開口幅が減少するようにテーパを設けてもよい。こうすれば、後述する導電膜１２７の埋め込みをより一層確実に行うことができる。
【００４０】
その後、開口部１２１および開口部１２３の側面および底面を含むシリコン基板１０１の開口部形成面全面に絶縁膜１２５を成膜する（図７（ｂ））。絶縁膜１２５は、後述する工程により第一の絶縁膜１０９、第二の絶縁膜１１１、および第三の絶縁膜１１３となる膜である。たとえばこれらの絶縁膜をＳｉＮ膜とする場合、プラズマＣＶＤ法により絶縁膜１２５としてＳｉＮ膜を５０ｎｍ程度成膜する。
【００４１】
つづいて、絶縁膜１２５の上面全面にシードＣｕ膜（不図示）等の金属シード膜を成膜する。その後、たとえば電解メッキ法により筒状貫通電極１０３およびストライプ状貫通電極１０７となる導電膜１２７を成膜する。導電膜１２７は、たとえばＣｕ膜等の金属膜とすることができる（図７（ｃ））。また、導電膜１２７の形成工程では、ＣＶＤ法によりＷ膜やポリシリコンを埋め込むこともできる。
【００４２】
次に、シリコン基板１０１上の導電膜１２７をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）により除去する。これにより、導電膜１２７が、筒状貫通電極１０３とストライプ状貫通電極１０７とに分割される。また、ＣＭＰの後、エッチングにより絶縁膜１２５を除去してもよい。これにより、絶縁膜１２５が第一の絶縁膜１０９および第二の絶縁膜１１１となる絶縁膜１２９と第三の絶縁膜１１３とに分割される。（図８（ａ））。
【００４３】
なお、図１および図２には示していないが、ＣＭＰの後、研磨面全面に絶縁膜を成膜し、たとえばダマシン法を用いて所定の配線を有する配線層を形成してもよい。配線層は、単層としても多層としてもよい。
【００４４】
次に、研磨面側を支持体（不図示）に固定し、シリコン基板１０１の薄化処理を行う。薄化処理には、研削、研磨、エッチング等を用いることができる。たとえば、機械的研磨により裏面研削を行ってもよい。薄化後のシリコン基板１０１の厚さは、半導体装置１００の装置構成に応じて適宜選択されるが、たとえば半導体装置１００をシリコンインターポーザーとする場合には２０〜４００μｍ程度とすることができる。薄化により、絶縁膜１２９が、第一の絶縁膜１０９および第二の絶縁膜１１１に分割される（図８（ｂ））。その後、支持体をシリコン基板１０１から剥離し、除去することにより、図１に示した半導体装置１００が得られる。
【００４５】
次に、図１に示した半導体装置の効果を説明する。図１に示した半導体装置１００は、互いに絶縁されたストライプ状貫通電極１０７および筒状貫通電極１０３を有する構造体１２０を備える。このため、貫通電極の高密度化、埋め込み時間短縮、配線容量低減、信頼性向上、クロストークノイズ低減、ＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）低減の効果が得られる。
【００４６】
半導体装置１００において、構造体１２０は、筒状貫通電極１０３の内側に複数のストライプ状貫通電極１０７が配設された構成となっている。これは、長いストライプ状貫通電極が分割されて複数のストライプ状貫通電極として配置され、周辺を筒状貫通電極１０３で囲まれている構成に対応する。このため、長いストライプ状貫通電極を基板上に配置した従来の構成に比べ、平面構成における筒状貫通電極１０３およびストライプ状貫通電極１０７の長さに対するストライプ状貫通電極１０７の形成領域の面積を小さくすることができる。よって、たとえばスタック型マルチチップモジュールにおける「パッドネック」にあたる「貫通孔ネック」を解消することができる。
【００４７】
また、貫通電極の省スペース高密度配置が可能となるため、チップ間のバス幅を拡大することができる。
【００４８】
半導体装置１００を用いれば、たとえば、大容量メモリとシステムＬＳＩとのチップオンチップ接続が可能となる。また、このときのバンプ接続の多ピン化および狭ピッチ化が可能となる。たとえば、図１に示した半導体装置１００は、ロジック回路が形成された半導体チップとＤＲＡＭ等のメモリ素子が設けられたメモリチップとの間に設けられ、これらを接続するシリコンインターポーザーとして好適に利用可能である。
【００４９】
なお、インターポーザは、積層型の半導体装置において、たとえばロジックＬＳＩとＤＲＡＭとの間に設けられる。かかる積層型の半導体装置においては、ロジックＬＳＩとＤＲＡＭとの間の導通をインターポーザの貫通電極により行うことができるため、両者間の導通をワイヤボンディング等により行う場合に比して処理速度の向上および低消費電力化等の効果が得られる。
【００５０】
また、半導体装置１００は、ＤＲＡＭ等のメモリ素子が設けられたメモリチップとすることができる。外部端子数の多いメモリチップについても、構造体１２０を備える構成とすれば、確実に外部端子を介した電気的接続を確保することができる。また、半導体装置１００は、トランジスタ等が形成されてなる論理回路素子層を有する論理チップとすることもできる。
【００５１】
また、半導体装置１００において、たとえばすべての貫通電極、すなわち筒状貫通電極１０３およびを同一の配線に接続することができる。こうすれば、貫通電極間の寄生容量の発生を防止することができる。
【００５２】
また、一つの構造体１２０中に複数のストライプ状貫通電極１０７が設けられている。このため、複数のストライプ状貫通電極１０７を共通の信号線に接続することができる。これにより、埋め込み時間を短縮しつつ、太い配線と実質的に等価な構成とすることができる。すなわち、本実施形態では、太い貫通プラグを設ける従来の構成に比べ、低負荷、短時間での埋め込みが可能な構造となっている。また、複数のストライプ状貫通電極１０７を共通の信号線に接続することにより、接続信頼性も向上する。
【００５３】
また、構造体１２０において、複数のストライプ状貫通電極１０７を一つの配線に結線することはチップ上に配線層を一層設ければ可能である。このため、埋め込み幅を大きくすることなく、抵抗および容量の小さい配線を得ることができる。また、複数のストライプ状貫通電極１０７を一つの配線に接続する構成とすれば、接合信頼性を一つのストライプ状貫通電極１０７を一つの配線に接続する場合の累乗倍に向上させることができる。
【００５４】
また、構造体１２０は、簡素な製造プロセスで製造可能な構成である。また、簡素な製造プロセスで、筒状貫通電極１０３と通常の中実の貫通プラグとの組合せなど、異なる構造の貫通電極を同時に一つのビア内に形成できる。また、複数の電気特性の異なる貫通電極を一連の製造過程で同時に得ることができる。ここで、複数の電気特性は、たとえば抵抗および容量とすることができる。
【００５５】
また、図１に示した半導体装置１００においては、複数のストライプ状貫通電極１０７を囲むように筒状貫通電極１０３が配置された構成となっている。このため、すべての貫通電極を同電位とし、貫通電極内部の容量をゼロ（０）にすることが可能となる。このように本実施形態によれば、簡素な製造プロセスで低容量の構造体１２０を安定的に形成することができる。
【００５６】
また、半導体装置１００において、ストライプ状貫通電極１０７に信号配線を結線することができる。二重に絶縁がされている中心のストライプ状貫通電極１０７のみを信号につないだ構成とすることができるため、接続信頼性を向上させることができる。また、クロストークノイズやＥＭＩを低減することができる。
【００５７】
また、半導体装置１００において、ストライプ状貫通電極１０７を筒状貫通電極１０３で囲み、ストライプ状貫通電極１０７を信号線に接続してもよい。これにより、全信号ピンを電源、あるいはＧＮＤでシールドする構成することができる。こうすれば、ノイズ源が導電体で囲われるため、貫通電極からの輻射を低減させることができる。このため、中心の信号配線から放出される電磁波を低減できる。よって、クロストークノイズやＥＭＩの低減が可能である。また、ＩＲドロップを解消しやすい構成とすることができる。
【００５８】
また、半導体装置１００においては、筒状貫通電極１０３をストライプ状貫通電極１０７に対するシールド用の貫通電極とすることができる。外側の貫通電極である筒状貫通電極１０３を電源、またはＧＮＤに接続してシールドにしてもよい。こうすれば、半導体装置１００をマルチチップモジュールとしたときに、マルチチップモジュール内部でのクロストークノイズおよびＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）を低減することができる。
【００５９】
また、半導体装置１００においては、構造体１２０が貫通電極として筒状貫通電極１０３およびストライプ状貫通電極１０７を備える。このため、信号配線と電源供給またはＧＮＤ配線とを一つの構造体１２０中に設けることができる。よって一つのビアエリア内に配する電源およびＧＮＤを信号線と同一の貫通孔で供給することが可能となる。したがって、短い配線長で電源を供給することができる。このため、ＩＲドロップの抑制が可能となる。
【００６０】
なお、本実施形態において、筒状貫通電極１０３の平面形状は、筒状であれば矩形には限られない。たとえば、筒状貫通電極１０３の平面形状を円環、楕円環、または多角形の環等としてもよい。また、前述したように、ストライプ状貫通電極１０７の形状を中実の貫通プラグとして筒状貫通電極１０３の内側にこれを多数配設してもよい。
【００６１】
以下の実施形態においては、第一の実施形態と異なる点を中心に説明する。
【００６２】
（第二の実施形態）
図３は、本実施形態に係る半導体装置の構成を模式的に示す断面図である。また、図４は、図３のＢ−Ｂ’断面図である。図３および図４に示したように、半導体装置１１０は、シリコン基板１０１およびシリコン基板１０１中を貫通する構造体１３０を備える。構造体１３０は、貫通電極１３１、シリコン１１９、第一の絶縁膜１０９および第二の絶縁膜１３３を備える。
【００６３】
貫通電極１３１は、筒状貫通電極１１５およびストライプ状貫通電極１１７の連続一体物である。筒状貫通電極１１５は、シリコン基板１０１を貫通する筒状の導電体である。筒状貫通電極１１５の平面形状は、矩形の環である。
【００６４】
また、ストライプ状貫通電極１１７は、シリコン基板１０１を貫通し、筒状貫通電極１１５の一の領域と他の領域とを接続するとともに、筒状貫通電極１１５の内側の領域を複数の領域に区画している。ストライプ状貫通電極１１７の基板面内断面は、長方形である。図３では、ストライプ状貫通電極１１７は、平面配置において、筒状貫通電極１１５の対向する辺同士を接続している。また、図３では、複数のストライプ状貫通電極１１７が互いに略平行に設けられている。
【００６５】
また、貫通孔中には、筒状貫通電極１１５とストライプ状貫通電極１１７との間に複数のシリコン１１９が残存している。複数のシリコン１１９は、互いに平行に配置されている。
【００６６】
また、貫通孔の内側面と筒状貫通電極１１５との間を第一の絶縁膜１０９が絶縁している。また、貫通電極１３１とシリコン１１９との間を第二の絶縁膜１３３が絶縁している。
【００６７】
貫通電極１３１は導電材料からなる。貫通電極１３１の材料は、たとえば、第一の実施形態に記載の筒状貫通電極１０３およびストライプ状貫通電極１０７に用いられる材料とすることができる。また、図３および図４には示していないが、後述するように、筒状貫通電極１１５、ストライプ状貫通電極１１７またはシリコン１０５の上面または下面にバンプや配線等の導電部材が接続されていてもよい。
【００６８】
また、第二の絶縁膜１３３の材料は、たとえば第一の絶縁膜１０９に用いられる材料とすることができる。第二の絶縁膜１３３の膜厚は、たとえば１０ｎｍ以上とする。こうすることにより、バリア膜としての機能がさらに確実に発揮される。
【００６９】
なお、図３においては、シリコン基板１０１上に一つの貫通孔および構造体１３０が設けられた構成を示したが、構造体１３０の数や配置に特に制限はなく、半導体装置１１０の設計に応じて適宜選択することができる。
【００７０】
図３に示した半導体装置１３０は、第一の実施形態に記載の半導体装置１００（図１）の製造と同様にして製造することができる。このとき、図７（ａ）を用いた前述する工程において、互いに平行な複数のシリコン１１９を孔中に残存させるようにシリコン基板１０１に孔を設ける。
【００７１】
図３に示した半導体装置１１０においては、構造体１３０が貫通電極１３１を備える。貫通電極１３１を構成する筒状貫通電極１１５とストライプ状貫通電極１１７とが連続一体に形成されているため、スリットビアの埋め込み性を保ちつつ最密な貫通電極を形成することができる。また、独立する複数のストライプ状貫通電極を貫通孔内に並べた構成に比べて、より一層の容量低減および貫通電極の形成領域面の積縮小が可能である。
【００７２】
図３に示した構造体１３０は、連続一体に形成されている貫通電極１３１を単一の配線に接続することができる。これにより、接続信頼性および接続安定性を向上させることができる。また、貫通電極１３１が連続一体であるため、配線密度を向上させつつ、寄生容量をより一層低減することができる。
【００７３】
なお、図３においては、互いに平行に複数のストライプ状貫通電極１１７が設けられた構成を例示したが、互いに平行な複数のストライプ状貫通電極１１７に直行するストライプ状貫通電極１１７がさらに設けられていてもよい。図５は、ストライプ状貫通電極１１７が格子状に配置された貫通電極１３１を有する半導体装置の構成を模式的に示す平面図である。図５に示した構成とすることにより、平面構成におけるストライプ状の筒状貫通電極１１５およびストライプ状貫通電極１１７の長さに対するストライプ状貫通電極１１７の形成領域の面積をより一層小さくすることができる。
【００７４】
また、本実施形態において、筒状貫通電極１１５の平面形状は、筒状であれば矩形には限られない。たとえば、筒状貫通電極１１５の平面形状を円環、楕円環、または多角形の環等としてもよい。
【００７５】
図６は、平面形状が円環状の筒状貫通電極１１５を有する貫通電極の構成を模式的に示す平面図である。図６に示した半導体装置は、筒状貫通電極１１５の異なる二つの領域を接続し、それぞれが筒状貫通電極１１５の中心軸で交わる複数のストライプ状貫通電極１１７を有する。この構成によれば、貫通電極１３１の形状の対称性にすぐれているため、より一層安定的に製造可能な構成となっている。
【００７６】
（第三の実施形態）
以上の実施形態に記載の半導体装置は、マルチチップモジュール等に好適に用いることができる。マルチチップモジュールは、たとえば以上の実施形態に係る半導体装置と他の半導体装置とが積層されており、シリコン基板１０１を貫通する貫通電極と他の半導体装置の導電部材とが電気的に接続された構成とすることができる。
【００７７】
図９は、第二の実施形態に記載の半導体装置１１０（図３）を複数（図９では三つ）積層した構成のマルチチップモジュールの構成を模式的に示す断面図である。図９において、それぞれの半導体装置１１０に設けられた貫通電極１３１がシリコン基板１０１の表面に垂直な方向に一直線に設けられている。隣接する貫通電極１３１は、バンプ１３５によって接続されている。このようにすれば、小さい面積で積層された半導体装置１１０間の電気的接続を充分に確保することができる。なお、半導体装置１１０は、たとえば情報を記憶する機能を持った半導体装置とすることができる。
【００７８】
また、図１０は、第二の実施形態に記載の半導体装置１１０がプリント配線基板上に設けられた半導体装置の構成を模式的に示す断面図である。図１０において、半導体装置１１０はプリント配線基板１３７に設けられた配線と貫通電極１３１とが筒状貫通電極１１５を介して接続されている。このようにすれば、小さい面積で半導体装置１１０とプリント配線基板１３７との接続を充分に確保することができる。
【００７９】
なお、図９および図１０において、第一の実施形態に記載の半導体装置１００（図１）を用いてもよい。また、図９の構成に半導体装置１００を適用し、構造体１２０中の貫通電極同士をバンプ等の導電部材で接続する場合、上層の半導体装置１００ほどストライプ状貫通電極１０７の本数が少ない構成とすることもできる。これにより、ストライプ状貫通電極１０７の数を必要最小限とすることができる。
【００８０】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【図面の簡単な説明】
【００８１】
【図１】実施の形態に係る半導体装置の構成を模式的に示す平面図である。
【図２】図１のＡ−Ａ’平面図である。
【図３】実施の形態に係る半導体装置の構成を模式的に示す平面図である。
【図４】図２のＢ−Ｂ’平面図である。
【図５】実施の形態に係る半導体装置の構成を模式的に示す平面図である。
【図６】実施の形態に係る半導体装置の構成を模式的に示す平面図である。
【図７】実施の形態に係る半導体装置の製造工程を模式的に示す断面図である。
【図８】実施の形態に係る半導体装置の製造工程を模式的に示す断面図である。
【図９】実施の形態に係る半導体装置の構成を模式的に示す断面図である。
【図１０】実施の形態に係る半導体装置の構成を模式的に示す断面図である。
【符号の説明】
【００８２】
１００ 半導体装置
１０１ シリコン基板
１０３ 筒状貫通電極
１０５ シリコン
１０５ 絶縁膜
１０７ ストライプ状貫通電極
１０９ 第一の絶縁膜
１１０ 半導体装置
１１１ 第二の絶縁膜
１１３ 第三の絶縁膜
１１５ 筒状貫通電極
１１７ ストライプ状貫通電極
１１９ シリコン
１２０ 構造体
１２１ 開口部
１２３ 開口部
１２５ 絶縁膜
１２７ 導電膜
１２９ 絶縁膜
１３０ 構造体
１３１ 貫通電極
１３３ 第二の絶縁膜
１３５ バンプ
１３７ プリント配線基板
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板を貫通する筒状の第一導電体と、
前記半導体基板を貫通し、前記第一導電体の内側に前記第一導電体から離間して設けられた複数の第二導電体と、
を備えることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、複数の前記第二導電体は、互いに略平行に設けられていることを特徴とする半導体装置。
【請求項３】
半導体基板と、
前記半導体基板を貫通する筒状の第一導電体と、
前記半導体基板を貫通し、前記第一導電体の内面の一の領域と他の領域とを接続する第二導電体と、
を備えることを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、互いに略平行に設けられた複数の前記第二導電体を含むことを特徴とする半導体装置。
【請求項５】
請求項１乃至４いずれかに記載の半導体装置と、他の半導体装置とが積層されてなる半導体モジュールであって、
前記第一導電体または前記第二導電体と、前記他の半導体装置とが、電気的に接続されていることを特徴とする半導体モジュール。
【請求項１】
半導体基板と、
前記半導体基板を貫通する筒状の第一導電体と、
前記半導体基板を貫通し、前記第一導電体の内側に前記第一導電体から離間して設けられた複数の第二導電体と、
を備えることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、複数の前記第二導電体は、互いに略平行に設けられていることを特徴とする半導体装置。
【請求項３】
半導体基板と、
前記半導体基板を貫通する筒状の第一導電体と、
前記半導体基板を貫通し、前記第一導電体の内面の一の領域と他の領域とを接続する第二導電体と、
を備えることを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、互いに略平行に設けられた複数の前記第二導電体を含むことを特徴とする半導体装置。
【請求項５】
請求項１乃至４いずれかに記載の半導体装置と、他の半導体装置とが積層されてなる半導体モジュールであって、
前記第一導電体または前記第二導電体と、前記他の半導体装置とが、電気的に接続されていることを特徴とする半導体モジュール。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２００６−１９４３１（Ｐ２００６−１９４３１Ａ）
【公開日】平成１８年１月１９日（２００６．１．１９）
【国際特許分類】
【出願番号】特願２００４−１９４６７３（Ｐ２００４−１９４６７３）
【出願日】平成１６年６月３０日（２００４．６．３０）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成１８年１月１９日（２００６．１．１９）
【国際特許分類】
【出願日】平成１６年６月３０日（２００４．６．３０）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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