半導体装置及びその製造方法
【課題】高集積化と高速化を図れる半導体装置及びその製造方法を提供することを目的としている。
【解決手段】半導体装置は、半導体基板11上に第1の絶縁膜12、電荷蓄積層13、第2の絶縁膜14及びコントロールゲート15が積層された積層ゲート構造をそれぞれ有し、隣接して配置された第1,第2のゲート電極MC,MCと、前記第1,第2のゲート電極間に形成され、最上面が前記コントロールゲートの最上面よりも高い酸化膜18と、前記コントロールゲート上、前記酸化膜の上面及び前記酸化膜の側壁に延設された窒化膜21とを具備する。
【解決手段】半導体装置は、半導体基板11上に第1の絶縁膜12、電荷蓄積層13、第2の絶縁膜14及びコントロールゲート15が積層された積層ゲート構造をそれぞれ有し、隣接して配置された第1,第2のゲート電極MC,MCと、前記第1,第2のゲート電極間に形成され、最上面が前記コントロールゲートの最上面よりも高い酸化膜18と、前記コントロールゲート上、前記酸化膜の上面及び前記酸化膜の側壁に延設された窒化膜21とを具備する。
【発明の詳細な説明】
【技術分野】
【0001】
この発明は、半導体装置及びその製造方法に関するもので、更に詳しくは、NAND型フラッシュメモリのゲート構造とその製造方法に係り、隣接するメモリセルのゲート電極間を絶縁膜で埋め込む技術に適用されるものである。
【背景技術】
【0002】
70nm世代のNAND型フラッシュメモリでは、例えば特許文献1に示されているように、隣接するメモリセルのゲート電極間を絶縁膜で埋め込んで分離している。このゲート構造は、ゲート電極の加工後にゲート電極間を絶縁膜で埋め込むことによりワード線間を電気的に分離するためのものである。
【0003】
しかしながら、次世代、例えば50nm世代やそれよりも微細な世代では更なる高集積化と高速化が要求されている。このような要求に応えて次世代のNAND型フラッシュメモリを実現するためには、メモリセルにおけるゲート電極間(ワード線間)の狭ピッチ化による絶縁物の埋め込み不良、配線抵抗や寄生容量の増大による動作速度の低下などの種々の解決すべき課題が残されており、新たなゲート構造と製造方法の開発が望まれている。
【特許文献1】特開2003−197779号
【発明の開示】
【発明が解決しようとする課題】
【0004】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、次世代に対応可能な高集積化と高速化を図れる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【0005】
この発明の一つの側面によると、半導体基板上に第1の絶縁膜、電荷蓄積層、第2の絶縁膜及びコントロールゲートが積層された積層ゲート構造をそれぞれ有し、隣接して配置された第1,第2のゲート電極と、前記第1,第2のゲート電極間に形成され、最上面が前記コントロールゲートの最上面よりも高い酸化膜と、前記コントロールゲート上、前記酸化膜の上面及び前記酸化膜の側壁に延設された窒化膜とを具備する半導体装置が提供される。
【0006】
この発明の他の側面によると、半導体基板の主表面に、素子分離領域とアクティブ領域を形成する工程と、前記半導体基板における前記アクティブ領域に、第1の絶縁膜、第1の導電層、第2の絶縁膜、第2の導電層及び第1の窒化膜を順次積層する工程と、前記第1の窒化膜上にマスクを形成し、前記第1の窒化膜、前記第2の導電層、前記第2の絶縁膜、前記第1の導電層及び前記第1の絶縁膜をパターニングして、半導体基板上に第1の絶縁膜、電荷蓄積層、第2の絶縁膜、コントロールゲート及び第1の窒化膜が順次積層された積層ゲート構造の複数のゲート電極を形成する工程と、前記複数のゲート電極上及び前記複数のゲート電極間に酸化膜を形成する工程と、前記酸化膜を前記第1の窒化膜の表面が露出されるまでエッチバックする工程と、前記酸化膜上及び前記第1の窒化膜上に層間絶縁膜を形成する工程と、前記複数のゲート電極間の前記層間絶縁膜が除去される深さまで表面を平坦化する工程と、酸化膜に対して選択比が高い薬液を用いて前記第1の窒化膜を除去し、前記コントロールゲートの表面を露出させ、前記コントロールゲートの最上面よりも前記層間絶縁膜及び前記酸化膜の最上面を高くする工程と、前記第1の窒化膜上、前記酸化膜の上面及び前記酸化膜の側壁に第2の窒化膜を形成する工程とを具備する半導体装置の製造方法が提供される。
【発明の効果】
【0007】
この発明によれば、次世代に対応可能な高集積化と高速化を図れる半導体装置及びその製造方法が得られる。
【発明を実施するための最良の形態】
【0008】
以下、この発明の実施形態について図面を参照して説明する。
まず、この発明に至る前段階の半導体装置及びその製造方法を説明し、これを改良したこの発明の実施形態について説明する。
【0009】
図1は、この発明に至る前段階の半導体装置であるNAND型フラッシュメモリの製造工程の途中の状態を示しており、メモリセル部におけるゲート電極の加工後のパターン平面図である。メモリセル部には、アクティブ領域(AA)と素子分離領域(STI)を交互に配置し、隣接するアクティブ領域AA間を素子分離領域STIで電気的に分離している。また、これらの領域に直交して、セルトランジスタのゲート電圧を制御するワード線WLと、書き込むページを選択するためのセレクトゲートSGを周期的に配置している。
【0010】
上記構造は、例えば次のようにして形成する。まず、半導体基板の主表面に、上記アクティブ領域AAと素子分離領域STIを周知のイオン注入技術と素子分離技術を用いて形成する。その後、半導体基板の主表面のアクティブ領域AAに、トンネル絶縁膜(第1の絶縁膜)、第1層目のポリシリコン層(電荷蓄積層)、インターポリ(Inter-Poly)絶縁膜(第2の絶縁膜)、第2層目のポリシリコン層(コントロールゲート)及び第1の窒化膜を順次積層する。
【0011】
引き続き、上記第1の窒化膜上にゲート電極を加工するためのマスクを成膜し、これら第1の窒化膜、第2層目のポリシリコン層、インターポリ絶縁膜、第1層目のポリシリコン層及びトンネル絶縁膜を順次パターニングしてメモリセル部MCのゲート電極とセレクトゲート部SGのゲート電極を形成する。これによって、図2に示すようなゲート構造になる。
【0012】
すなわち、メモリセル部MCは、半導体基板11の主表面上にトンネル絶縁膜12、電荷蓄積層として働くフローティングゲート(FG)13、インターポリ絶縁膜14、コントロールゲート(CG)15及び窒化膜16を積層した構造になっている。また、セレクトゲート部SGは、上記メモリセル部MCと同様に半導体基板11上にトンネル絶縁膜12、フローティングゲート13、インターポリ絶縁膜14、コントロールゲート15及び窒化膜16を積層した構造になっている。このセレクトゲート部SGでは、上記インターポリ絶縁膜14に形成した開口17によりフローティングゲート13とコントロールゲート15を電気的に接続している。上記開口17は、インターポリ絶縁膜14を形成した後、第2層目のポリシリコン層を積層する前に形成する。上記第1,第2層目のポリシリコン層が接続されることでセレクトゲートトランジスタのゲート電極として働く。
【0013】
その後、図3に示すように、上記積層ゲート構造の上面及び側壁部にLP−CVD法にて酸化膜18を成膜する。この酸化膜18は、隣接するメモリセル間を電気的に分離するためにワード線間を埋め込み(Fill)、且つ周辺トランジスタのソース,ドレイン間のイオン注入距離を制御するためにも用いられる。
【0014】
引き続き、図4に示すように、例えばRIE法にて酸化膜18のエッチバックを行う。
【0015】
上記酸化膜18をエッチバックした後、全面に層間絶縁膜19を形成してコントロールゲート電極間及びセレクトゲート間をこの層間絶縁膜19にて埋め込み、CMP法にて表面を平坦化して図5に示すように段差を解消する。この際、上記窒化膜16をCMPのストッパとして用いる。
【0016】
次に、図6に示すように、コントロールゲート15の表面が露出されるように、RIE法にて窒化膜16と層間絶縁膜19をエッチバックする。この層間絶縁膜19は通常酸化膜であり、この工程では窒化膜と酸化膜のような異なる膜種をエッチングしなければならないため、できるだけ選択比の低い条件で行う必要がある。
【0017】
この工程はコントロールゲート15の表面(上面)を露出するために行うものであるが、後にシリサイド電極を形成するために必要不可欠な工程である。また、RIE法にてコントロールゲート15の表面を露出させる場合には、窒化膜16を残存させないようにRIE時間を長くする必要がある。このため、図6に示すように、ワード線(コントロールゲート15)間に埋め込む酸化膜18の最上部が、コントロールゲート15の最上部より低くなることが不可避である。
【0018】
上記のようにしてコントロールゲート15を露出させた後、図7に示すようにコントロールゲート15の抵抗を下げるためにシリサイド電極20を形成する。シリサイド電極20の形成に際してはスパッタ法を用いる。まず、コントロールゲート15の表面を露出させ、その後、所望の電極材料を得るためのターゲット材をスパッタして加熱する。これにより、コントロールゲート15上に付着した金属材料がコントロールゲート15と反応し、Siが露出している部分のみにシリサイド電極20が形成される。この工程では、通常スパッタの前処理として、フッ酸系の薬液で前処理を行うが、その前処理はワード線間の酸化膜18の落ち込みを加速する。
【0019】
その後、後工程における不純物の導入や膜中に含まれる水分をブロックするために全面に窒化膜21を成膜する(図8参照)。この結果、コントロールゲート15の上部間には窒化膜21が介在する構造となる。しかも、上述したコントロールゲート15の表面を露出するためのRIEの時に、上記コントロールゲート15間に形成されたボイド(図3に示した工程において酸化膜18の埋め込み不良で発生する)の上部が開口されると、このボイド内に窒化膜21が入る。
【0020】
このように、コントロールゲート15間に窒化膜21が存在すると、ワード線間の線間容量がワード線の電位変化に影響を与える。また、ワード線間にかかる電界により電流リークが発生する恐れがある。このため、デバイス動作に悪影響を及ぼす可能性がある。しかも、微細化すればする程、上記ワード線間の線間容量とワード線間にかかる電界による電流リークの影響は大きくなる。
【0021】
そこで、この発明の実施形態に係る半導体装置及びその製造方法では、ワード線間の線間容量や電流リークを低減するために、ワード線間を埋め込む酸化膜の最上部がコントロールゲートの最上部よりも高く、且つコントロールゲート上と酸化膜の上面及び側壁を同一の窒化膜を連続的に形成したゲート構造にしている。
【0022】
すなわち、本実施形態に係る半導体装置及びその製造方法では、図5に示した工程の後にRIE法にてコントロールゲート15間の層間絶縁膜19の最下端(図5に破線Y−Y’で示す)までエッチバックする(図9参照)。引き続き、酸化膜に対して窒化膜が高選択で除去できるリン酸系の薬液、例えばホットリン酸を用いて窒化膜16を除去し、図10に示すようにコントロールゲート15の上面を露出させる。ここでは、酸化膜に対して窒化膜が高選択でエッチングされる薬液を用いるので、コントロールゲート15間の酸化膜18はほとんどエッチングされない。
【0023】
次に、露出させたコントロールゲート15上にシリサイド電極20を形成する(図11)。シリサイド電極20はスパッタ法にて形成する。すなわち、所望の電極材料を得るためのターゲット材をスパッタして加熱し、コントロールゲート15上に付着した金属材料をコントロールゲート15と反応させてSiが露出している部分のみにシリサイド電極を形成する。この工程に際して、フッ酸系の薬液で前処理を行っても、ワード線間の酸化膜18の落ち込みを抑制できる。これによって、コントロールゲート15間の酸化膜18の上面は、コントロールゲート15の最上部よりも高いゲート構造となる。
【0024】
その後、図12に示すように全面に窒化膜21を形成する。
【0025】
以降は、ビット線や上層の配線の形成工程、表面保護膜の形成工程、パッケージへの実装工程などの周知の種々の製造工程を施してNAND型フラッシュメモリを完成する。
【0026】
上述したように、この発明の実施形態に係るゲート構造並びに製造方法によれば、下記(1)〜(3)のような効果が得られる。
【0027】
(1)ワード線間に窒化膜21が入り込まないために、ワード線間の線間容量を低減でき、書き込み遅延を低減できる。
【0028】
(2)フローティングゲート脇に窒化膜21が存在しないため、書き込み及び消去時の隣接セル間の干渉を緩和し、しきい値電圧のシフトによる誤書き込みを抑制できる。
【0029】
(3)ワード線間に窒化膜21が入り込まないために、書き込み時のワード線間、ワード線とセレクトゲート間の電流リークを防ぐことができる。
【0030】
従って、この発明の一つの側面によれば、高集積化と高速化を図れる半導体装置及びその製造方法が得られる。
【0031】
以上実施形態を用いてこの発明の説明を行ったが、この発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも一つが解決でき、発明の効果の欄で述べられている効果の少なくとも一つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【0032】
【図1】この発明に至る前段階の半導体装置であるNAND型フラッシュメモリの製造工程について説明するためのもので、メモリセル部におけるゲート電極の加工後のパターン平面図。
【図2】この発明に至る前段階の半導体装置であるNAND型フラッシュメモリの第1の製造工程を示しており、図1のX−X’線に沿った断面図。
【図3】この発明に至る前段階の半導体装置であるNAND型フラッシュメモリの第2の製造工程を示しており、図1のX−X’線に対応する位置の断面図。
【図4】この発明に至る前段階の半導体装置であるNAND型フラッシュメモリの第3の製造工程を示しており、図1のX−X’線に対応する位置の断面図。
【図5】この発明に至る前段階の半導体装置であるNAND型フラッシュメモリの第4の製造工程を示しており、図1のX−X’線に対応する位置の断面図。
【図6】この発明に至る前段階の半導体装置であるNAND型フラッシュメモリの第5の製造工程を示しており、図1のX−X’線に対応する位置の断面図。
【図7】この発明に至る前段階の半導体装置であるNAND型フラッシュメモリの第6の製造工程を示しており、図1のX−X’線に対応する位置の断面図。
【図8】この発明に至る前段階の半導体装置であるNAND型フラッシュメモリの第7の製造工程を示しており、図1のX−X’線に対応する位置の断面図。
【図9】この発明の実施形態に係る半導体装置及びその製造方法について説明するためのもので、図5に示した工程の後の第1の製造工程を示しており、図1のX−X’線に対応する位置の断面図。
【図10】この発明の実施形態に係る半導体装置及びその製造方法について説明するためのもので第2の製造工程を示しており、図1のX−X’線に対応する位置の断面図。
【図11】この発明の実施形態に係る半導体装置及びその製造方法について説明するためのもので第3の製造工程を示しており、図1のX−X’線に対応する位置の断面図。
【図12】この発明の実施形態に係る半導体装置及びその製造方法について説明するためのもので第4の製造工程を示しており、図1のX−X’線に対応する位置の断面図。
【符号の説明】
【0033】
11…半導体基板、12…トンネル絶縁膜(第1の絶縁膜)、13…フローティングゲート(電荷蓄積層)、14…インターポリ絶縁膜(第2の絶縁膜)、15…コントロールゲート、16…窒化膜、17…開口、18…酸化膜、19…層間絶縁膜、20…シリサイド電極、21…窒化膜。
【技術分野】
【0001】
この発明は、半導体装置及びその製造方法に関するもので、更に詳しくは、NAND型フラッシュメモリのゲート構造とその製造方法に係り、隣接するメモリセルのゲート電極間を絶縁膜で埋め込む技術に適用されるものである。
【背景技術】
【0002】
70nm世代のNAND型フラッシュメモリでは、例えば特許文献1に示されているように、隣接するメモリセルのゲート電極間を絶縁膜で埋め込んで分離している。このゲート構造は、ゲート電極の加工後にゲート電極間を絶縁膜で埋め込むことによりワード線間を電気的に分離するためのものである。
【0003】
しかしながら、次世代、例えば50nm世代やそれよりも微細な世代では更なる高集積化と高速化が要求されている。このような要求に応えて次世代のNAND型フラッシュメモリを実現するためには、メモリセルにおけるゲート電極間(ワード線間)の狭ピッチ化による絶縁物の埋め込み不良、配線抵抗や寄生容量の増大による動作速度の低下などの種々の解決すべき課題が残されており、新たなゲート構造と製造方法の開発が望まれている。
【特許文献1】特開2003−197779号
【発明の開示】
【発明が解決しようとする課題】
【0004】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、次世代に対応可能な高集積化と高速化を図れる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【0005】
この発明の一つの側面によると、半導体基板上に第1の絶縁膜、電荷蓄積層、第2の絶縁膜及びコントロールゲートが積層された積層ゲート構造をそれぞれ有し、隣接して配置された第1,第2のゲート電極と、前記第1,第2のゲート電極間に形成され、最上面が前記コントロールゲートの最上面よりも高い酸化膜と、前記コントロールゲート上、前記酸化膜の上面及び前記酸化膜の側壁に延設された窒化膜とを具備する半導体装置が提供される。
【0006】
この発明の他の側面によると、半導体基板の主表面に、素子分離領域とアクティブ領域を形成する工程と、前記半導体基板における前記アクティブ領域に、第1の絶縁膜、第1の導電層、第2の絶縁膜、第2の導電層及び第1の窒化膜を順次積層する工程と、前記第1の窒化膜上にマスクを形成し、前記第1の窒化膜、前記第2の導電層、前記第2の絶縁膜、前記第1の導電層及び前記第1の絶縁膜をパターニングして、半導体基板上に第1の絶縁膜、電荷蓄積層、第2の絶縁膜、コントロールゲート及び第1の窒化膜が順次積層された積層ゲート構造の複数のゲート電極を形成する工程と、前記複数のゲート電極上及び前記複数のゲート電極間に酸化膜を形成する工程と、前記酸化膜を前記第1の窒化膜の表面が露出されるまでエッチバックする工程と、前記酸化膜上及び前記第1の窒化膜上に層間絶縁膜を形成する工程と、前記複数のゲート電極間の前記層間絶縁膜が除去される深さまで表面を平坦化する工程と、酸化膜に対して選択比が高い薬液を用いて前記第1の窒化膜を除去し、前記コントロールゲートの表面を露出させ、前記コントロールゲートの最上面よりも前記層間絶縁膜及び前記酸化膜の最上面を高くする工程と、前記第1の窒化膜上、前記酸化膜の上面及び前記酸化膜の側壁に第2の窒化膜を形成する工程とを具備する半導体装置の製造方法が提供される。
【発明の効果】
【0007】
この発明によれば、次世代に対応可能な高集積化と高速化を図れる半導体装置及びその製造方法が得られる。
【発明を実施するための最良の形態】
【0008】
以下、この発明の実施形態について図面を参照して説明する。
まず、この発明に至る前段階の半導体装置及びその製造方法を説明し、これを改良したこの発明の実施形態について説明する。
【0009】
図1は、この発明に至る前段階の半導体装置であるNAND型フラッシュメモリの製造工程の途中の状態を示しており、メモリセル部におけるゲート電極の加工後のパターン平面図である。メモリセル部には、アクティブ領域(AA)と素子分離領域(STI)を交互に配置し、隣接するアクティブ領域AA間を素子分離領域STIで電気的に分離している。また、これらの領域に直交して、セルトランジスタのゲート電圧を制御するワード線WLと、書き込むページを選択するためのセレクトゲートSGを周期的に配置している。
【0010】
上記構造は、例えば次のようにして形成する。まず、半導体基板の主表面に、上記アクティブ領域AAと素子分離領域STIを周知のイオン注入技術と素子分離技術を用いて形成する。その後、半導体基板の主表面のアクティブ領域AAに、トンネル絶縁膜(第1の絶縁膜)、第1層目のポリシリコン層(電荷蓄積層)、インターポリ(Inter-Poly)絶縁膜(第2の絶縁膜)、第2層目のポリシリコン層(コントロールゲート)及び第1の窒化膜を順次積層する。
【0011】
引き続き、上記第1の窒化膜上にゲート電極を加工するためのマスクを成膜し、これら第1の窒化膜、第2層目のポリシリコン層、インターポリ絶縁膜、第1層目のポリシリコン層及びトンネル絶縁膜を順次パターニングしてメモリセル部MCのゲート電極とセレクトゲート部SGのゲート電極を形成する。これによって、図2に示すようなゲート構造になる。
【0012】
すなわち、メモリセル部MCは、半導体基板11の主表面上にトンネル絶縁膜12、電荷蓄積層として働くフローティングゲート(FG)13、インターポリ絶縁膜14、コントロールゲート(CG)15及び窒化膜16を積層した構造になっている。また、セレクトゲート部SGは、上記メモリセル部MCと同様に半導体基板11上にトンネル絶縁膜12、フローティングゲート13、インターポリ絶縁膜14、コントロールゲート15及び窒化膜16を積層した構造になっている。このセレクトゲート部SGでは、上記インターポリ絶縁膜14に形成した開口17によりフローティングゲート13とコントロールゲート15を電気的に接続している。上記開口17は、インターポリ絶縁膜14を形成した後、第2層目のポリシリコン層を積層する前に形成する。上記第1,第2層目のポリシリコン層が接続されることでセレクトゲートトランジスタのゲート電極として働く。
【0013】
その後、図3に示すように、上記積層ゲート構造の上面及び側壁部にLP−CVD法にて酸化膜18を成膜する。この酸化膜18は、隣接するメモリセル間を電気的に分離するためにワード線間を埋め込み(Fill)、且つ周辺トランジスタのソース,ドレイン間のイオン注入距離を制御するためにも用いられる。
【0014】
引き続き、図4に示すように、例えばRIE法にて酸化膜18のエッチバックを行う。
【0015】
上記酸化膜18をエッチバックした後、全面に層間絶縁膜19を形成してコントロールゲート電極間及びセレクトゲート間をこの層間絶縁膜19にて埋め込み、CMP法にて表面を平坦化して図5に示すように段差を解消する。この際、上記窒化膜16をCMPのストッパとして用いる。
【0016】
次に、図6に示すように、コントロールゲート15の表面が露出されるように、RIE法にて窒化膜16と層間絶縁膜19をエッチバックする。この層間絶縁膜19は通常酸化膜であり、この工程では窒化膜と酸化膜のような異なる膜種をエッチングしなければならないため、できるだけ選択比の低い条件で行う必要がある。
【0017】
この工程はコントロールゲート15の表面(上面)を露出するために行うものであるが、後にシリサイド電極を形成するために必要不可欠な工程である。また、RIE法にてコントロールゲート15の表面を露出させる場合には、窒化膜16を残存させないようにRIE時間を長くする必要がある。このため、図6に示すように、ワード線(コントロールゲート15)間に埋め込む酸化膜18の最上部が、コントロールゲート15の最上部より低くなることが不可避である。
【0018】
上記のようにしてコントロールゲート15を露出させた後、図7に示すようにコントロールゲート15の抵抗を下げるためにシリサイド電極20を形成する。シリサイド電極20の形成に際してはスパッタ法を用いる。まず、コントロールゲート15の表面を露出させ、その後、所望の電極材料を得るためのターゲット材をスパッタして加熱する。これにより、コントロールゲート15上に付着した金属材料がコントロールゲート15と反応し、Siが露出している部分のみにシリサイド電極20が形成される。この工程では、通常スパッタの前処理として、フッ酸系の薬液で前処理を行うが、その前処理はワード線間の酸化膜18の落ち込みを加速する。
【0019】
その後、後工程における不純物の導入や膜中に含まれる水分をブロックするために全面に窒化膜21を成膜する(図8参照)。この結果、コントロールゲート15の上部間には窒化膜21が介在する構造となる。しかも、上述したコントロールゲート15の表面を露出するためのRIEの時に、上記コントロールゲート15間に形成されたボイド(図3に示した工程において酸化膜18の埋め込み不良で発生する)の上部が開口されると、このボイド内に窒化膜21が入る。
【0020】
このように、コントロールゲート15間に窒化膜21が存在すると、ワード線間の線間容量がワード線の電位変化に影響を与える。また、ワード線間にかかる電界により電流リークが発生する恐れがある。このため、デバイス動作に悪影響を及ぼす可能性がある。しかも、微細化すればする程、上記ワード線間の線間容量とワード線間にかかる電界による電流リークの影響は大きくなる。
【0021】
そこで、この発明の実施形態に係る半導体装置及びその製造方法では、ワード線間の線間容量や電流リークを低減するために、ワード線間を埋め込む酸化膜の最上部がコントロールゲートの最上部よりも高く、且つコントロールゲート上と酸化膜の上面及び側壁を同一の窒化膜を連続的に形成したゲート構造にしている。
【0022】
すなわち、本実施形態に係る半導体装置及びその製造方法では、図5に示した工程の後にRIE法にてコントロールゲート15間の層間絶縁膜19の最下端(図5に破線Y−Y’で示す)までエッチバックする(図9参照)。引き続き、酸化膜に対して窒化膜が高選択で除去できるリン酸系の薬液、例えばホットリン酸を用いて窒化膜16を除去し、図10に示すようにコントロールゲート15の上面を露出させる。ここでは、酸化膜に対して窒化膜が高選択でエッチングされる薬液を用いるので、コントロールゲート15間の酸化膜18はほとんどエッチングされない。
【0023】
次に、露出させたコントロールゲート15上にシリサイド電極20を形成する(図11)。シリサイド電極20はスパッタ法にて形成する。すなわち、所望の電極材料を得るためのターゲット材をスパッタして加熱し、コントロールゲート15上に付着した金属材料をコントロールゲート15と反応させてSiが露出している部分のみにシリサイド電極を形成する。この工程に際して、フッ酸系の薬液で前処理を行っても、ワード線間の酸化膜18の落ち込みを抑制できる。これによって、コントロールゲート15間の酸化膜18の上面は、コントロールゲート15の最上部よりも高いゲート構造となる。
【0024】
その後、図12に示すように全面に窒化膜21を形成する。
【0025】
以降は、ビット線や上層の配線の形成工程、表面保護膜の形成工程、パッケージへの実装工程などの周知の種々の製造工程を施してNAND型フラッシュメモリを完成する。
【0026】
上述したように、この発明の実施形態に係るゲート構造並びに製造方法によれば、下記(1)〜(3)のような効果が得られる。
【0027】
(1)ワード線間に窒化膜21が入り込まないために、ワード線間の線間容量を低減でき、書き込み遅延を低減できる。
【0028】
(2)フローティングゲート脇に窒化膜21が存在しないため、書き込み及び消去時の隣接セル間の干渉を緩和し、しきい値電圧のシフトによる誤書き込みを抑制できる。
【0029】
(3)ワード線間に窒化膜21が入り込まないために、書き込み時のワード線間、ワード線とセレクトゲート間の電流リークを防ぐことができる。
【0030】
従って、この発明の一つの側面によれば、高集積化と高速化を図れる半導体装置及びその製造方法が得られる。
【0031】
以上実施形態を用いてこの発明の説明を行ったが、この発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも一つが解決でき、発明の効果の欄で述べられている効果の少なくとも一つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【0032】
【図1】この発明に至る前段階の半導体装置であるNAND型フラッシュメモリの製造工程について説明するためのもので、メモリセル部におけるゲート電極の加工後のパターン平面図。
【図2】この発明に至る前段階の半導体装置であるNAND型フラッシュメモリの第1の製造工程を示しており、図1のX−X’線に沿った断面図。
【図3】この発明に至る前段階の半導体装置であるNAND型フラッシュメモリの第2の製造工程を示しており、図1のX−X’線に対応する位置の断面図。
【図4】この発明に至る前段階の半導体装置であるNAND型フラッシュメモリの第3の製造工程を示しており、図1のX−X’線に対応する位置の断面図。
【図5】この発明に至る前段階の半導体装置であるNAND型フラッシュメモリの第4の製造工程を示しており、図1のX−X’線に対応する位置の断面図。
【図6】この発明に至る前段階の半導体装置であるNAND型フラッシュメモリの第5の製造工程を示しており、図1のX−X’線に対応する位置の断面図。
【図7】この発明に至る前段階の半導体装置であるNAND型フラッシュメモリの第6の製造工程を示しており、図1のX−X’線に対応する位置の断面図。
【図8】この発明に至る前段階の半導体装置であるNAND型フラッシュメモリの第7の製造工程を示しており、図1のX−X’線に対応する位置の断面図。
【図9】この発明の実施形態に係る半導体装置及びその製造方法について説明するためのもので、図5に示した工程の後の第1の製造工程を示しており、図1のX−X’線に対応する位置の断面図。
【図10】この発明の実施形態に係る半導体装置及びその製造方法について説明するためのもので第2の製造工程を示しており、図1のX−X’線に対応する位置の断面図。
【図11】この発明の実施形態に係る半導体装置及びその製造方法について説明するためのもので第3の製造工程を示しており、図1のX−X’線に対応する位置の断面図。
【図12】この発明の実施形態に係る半導体装置及びその製造方法について説明するためのもので第4の製造工程を示しており、図1のX−X’線に対応する位置の断面図。
【符号の説明】
【0033】
11…半導体基板、12…トンネル絶縁膜(第1の絶縁膜)、13…フローティングゲート(電荷蓄積層)、14…インターポリ絶縁膜(第2の絶縁膜)、15…コントロールゲート、16…窒化膜、17…開口、18…酸化膜、19…層間絶縁膜、20…シリサイド電極、21…窒化膜。
【特許請求の範囲】
【請求項1】
半導体基板上に第1の絶縁膜、電荷蓄積層、第2の絶縁膜及びコントロールゲートが積層された積層ゲート構造をそれぞれ有し、隣接して配置された第1,第2のゲート電極と、
前記第1,第2のゲート電極間に形成され、最上面が前記コントロールゲートの最上面よりも高い酸化膜と、
前記コントロールゲート上、前記酸化膜の上面及び前記酸化膜の側壁に延設された窒化膜と
を具備することを特徴とする半導体装置。
【請求項2】
前記半導体基板上に前記第1または第2のゲート電極と隣接して配置され、前記第1,第2のゲート電極と等しい積層ゲート構造を有し、前記第2の絶縁膜に形成された開口を介して前記電荷蓄積層と前記コントロールゲートとが電気的に接続された第1のセレクトゲート電極と、
前記半導体基板上に前記第1のセレクトゲート電極と隣接して配置され、前記第1のセレクトゲート電極と等しいゲート構造を有する第2のセレクトゲート電極とを更に具備し、
前記酸化膜は、前記第1,第2のセレクトゲート電極間に、最上面が前記コントロールゲートの最上面よりも高い位置まで形成され、
前記窒化膜は前記第1,第2のセレクトゲート電極間の前記酸化膜上に延設されることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記第1,第2のセレクトゲート電極間の前記酸化膜上に埋め込まれ、最上面が前記コントロールゲートの最上面よりも高い層間絶縁膜を更に具備することを特徴とする請求項2に記載の半導体装置。
【請求項4】
半導体基板の主表面に、素子分離領域とアクティブ領域を形成する工程と、
前記半導体基板における前記アクティブ領域に、第1の絶縁膜、第1の導電層、第2の絶縁膜、第2の導電層及び第1の窒化膜を順次積層する工程と、
前記第1の窒化膜上にマスクを形成し、前記第1の窒化膜、前記第2の導電層、前記第2の絶縁膜、前記第1の導電層及び前記第1の絶縁膜をパターニングして、半導体基板上に第1の絶縁膜、電荷蓄積層、第2の絶縁膜、コントロールゲート及び第1の窒化膜が順次積層された積層ゲート構造の複数のゲート電極を形成する工程と、
前記複数のゲート電極上及び前記複数のゲート電極間に酸化膜を形成する工程と、
前記酸化膜を前記第1の窒化膜の表面が露出されるまでエッチバックする工程と、
前記酸化膜上及び前記第1の窒化膜上に層間絶縁膜を形成する工程と、
前記複数のゲート電極間の前記層間絶縁膜が除去される深さまで表面を平坦化する工程と、
酸化膜に対して選択比が高い薬液を用いて前記第1の窒化膜を除去し、前記コントロールゲートの表面を露出させ、前記コントロールゲートの最上面よりも前記層間絶縁膜及び前記酸化膜の最上面を高くする工程と、
前記第1の窒化膜上、前記酸化膜の上面及び前記酸化膜の側壁に第2の窒化膜を形成する工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項5】
前記アクティブ領域に、第1の絶縁膜、第1の導電層、第2の絶縁膜、第2の導電層及び第1の窒化膜を順次積層する工程において、前記第2の絶縁膜を形成した後で且つ前記第2の導電層を形成する前に、前記第2の絶縁膜に開口を形成する工程を更に具備し、
前記積層ゲート構造の複数のゲート電極を形成する工程において、前記開口を形成した領域にセレクトゲート電極を形成することを特徴とする請求項4に記載の半導体装置の製造方法。
【請求項1】
半導体基板上に第1の絶縁膜、電荷蓄積層、第2の絶縁膜及びコントロールゲートが積層された積層ゲート構造をそれぞれ有し、隣接して配置された第1,第2のゲート電極と、
前記第1,第2のゲート電極間に形成され、最上面が前記コントロールゲートの最上面よりも高い酸化膜と、
前記コントロールゲート上、前記酸化膜の上面及び前記酸化膜の側壁に延設された窒化膜と
を具備することを特徴とする半導体装置。
【請求項2】
前記半導体基板上に前記第1または第2のゲート電極と隣接して配置され、前記第1,第2のゲート電極と等しい積層ゲート構造を有し、前記第2の絶縁膜に形成された開口を介して前記電荷蓄積層と前記コントロールゲートとが電気的に接続された第1のセレクトゲート電極と、
前記半導体基板上に前記第1のセレクトゲート電極と隣接して配置され、前記第1のセレクトゲート電極と等しいゲート構造を有する第2のセレクトゲート電極とを更に具備し、
前記酸化膜は、前記第1,第2のセレクトゲート電極間に、最上面が前記コントロールゲートの最上面よりも高い位置まで形成され、
前記窒化膜は前記第1,第2のセレクトゲート電極間の前記酸化膜上に延設されることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記第1,第2のセレクトゲート電極間の前記酸化膜上に埋め込まれ、最上面が前記コントロールゲートの最上面よりも高い層間絶縁膜を更に具備することを特徴とする請求項2に記載の半導体装置。
【請求項4】
半導体基板の主表面に、素子分離領域とアクティブ領域を形成する工程と、
前記半導体基板における前記アクティブ領域に、第1の絶縁膜、第1の導電層、第2の絶縁膜、第2の導電層及び第1の窒化膜を順次積層する工程と、
前記第1の窒化膜上にマスクを形成し、前記第1の窒化膜、前記第2の導電層、前記第2の絶縁膜、前記第1の導電層及び前記第1の絶縁膜をパターニングして、半導体基板上に第1の絶縁膜、電荷蓄積層、第2の絶縁膜、コントロールゲート及び第1の窒化膜が順次積層された積層ゲート構造の複数のゲート電極を形成する工程と、
前記複数のゲート電極上及び前記複数のゲート電極間に酸化膜を形成する工程と、
前記酸化膜を前記第1の窒化膜の表面が露出されるまでエッチバックする工程と、
前記酸化膜上及び前記第1の窒化膜上に層間絶縁膜を形成する工程と、
前記複数のゲート電極間の前記層間絶縁膜が除去される深さまで表面を平坦化する工程と、
酸化膜に対して選択比が高い薬液を用いて前記第1の窒化膜を除去し、前記コントロールゲートの表面を露出させ、前記コントロールゲートの最上面よりも前記層間絶縁膜及び前記酸化膜の最上面を高くする工程と、
前記第1の窒化膜上、前記酸化膜の上面及び前記酸化膜の側壁に第2の窒化膜を形成する工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項5】
前記アクティブ領域に、第1の絶縁膜、第1の導電層、第2の絶縁膜、第2の導電層及び第1の窒化膜を順次積層する工程において、前記第2の絶縁膜を形成した後で且つ前記第2の導電層を形成する前に、前記第2の絶縁膜に開口を形成する工程を更に具備し、
前記積層ゲート構造の複数のゲート電極を形成する工程において、前記開口を形成した領域にセレクトゲート電極を形成することを特徴とする請求項4に記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【公開番号】特開2008−205202(P2008−205202A)
【公開日】平成20年9月4日(2008.9.4)
【国際特許分類】
【出願番号】特願2007−39757(P2007−39757)
【出願日】平成19年2月20日(2007.2.20)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成20年9月4日(2008.9.4)
【国際特許分類】
【出願日】平成19年2月20日(2007.2.20)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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