半導体装置及びその製造方法
【課題】従来の半導体装置では、半導体基板が樹脂層により被覆されない構造のため、半導体基板端部が欠け易い問題があった。
【解決手段】本発明の半導体装置１では、シリコン基板２上面に配線層１３が形成され、配線層１３を被覆するように樹脂層１４が形成される。配線層１３上には樹脂層１４の開口領域１５を介してバンプ電極１８が形成される。また、保護シート１９は、シリコン基板２の裏面及びシリコン基板２の側面２０の一部を被覆する。この構造により、シリコン基板２の裏面側では、保護シート１９が緩衝材として機能し、シリコン基板２のチッピングが防止される。
【解決手段】本発明の半導体装置１では、シリコン基板２上面に配線層１３が形成され、配線層１３を被覆するように樹脂層１４が形成される。配線層１３上には樹脂層１４の開口領域１５を介してバンプ電極１８が形成される。また、保護シート１９は、シリコン基板２の裏面及びシリコン基板２の側面２０の一部を被覆する。この構造により、シリコン基板２の裏面側では、保護シート１９が緩衝材として機能し、シリコン基板２のチッピングが防止される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板のチッピングを防止する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置の製造方法の一実施例として下記の製法が知られている。図１２（Ａ）〜（Ｄ）は、従来のＷＬＰ（Ｗａｆｅｒ Ｌｅｖｅｌ Ｐａｃｋａｇｅ）の製造方法を説明する断面図である。
【０００３】
先ず、図１２（Ａ）に示す如く、シリコン基板５１（半導体ウエハ）を準備し、シリコン基板５１に所定のトランジスタ構造を形成する。シリコン基板５１上に層間絶縁膜５２を形成し、層間絶縁膜５２上にＡｌパッド５３を形成する。そして、層間絶縁膜５２上にカバー膜５４を形成し、カバー膜５４上にポリイミド膜５５を形成する。
【０００４】
次に、シリコン基板５１上全面にシードメタル層５６を形成し、シードメタル層５６上にＣｕメッキ配線層５７をパターン配置する。そして、シリコン基板５１上にレジスト層５８を形成した後、レジスト層５８に開口領域５９を形成する。例えば、電解メッキ法により開口領域５９内をＣｕメッキ層にて埋設し、ポスト６０を形成する。
【０００５】
次に、図１２（Ｂ）に示す如く、レジスト層５８（図１２（Ａ）参照）を除去した後、シリコン基板５１上を被覆する封止樹脂層６１を形成する。そして、封止樹脂層６１を表面側から研削し、ポスト６０を露出させる。露出したポスト６０上に半田バンプ６２を形成する。
【０００６】
次に、図１２（Ｃ）に示す如く、ダイヤモンドソー６３を用いてスクライブ領域６４を切断し、図１２（Ｄ）に示すように、一枚のシリコン基板５１（半導体ウエハ）から半導体装置６５が個片化される（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−１６５４３７号公報（第６−８頁、第７−２０図）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
前述したように、シリコン基板５１（半導体ウエハ）を切断する工程では、シリコン基板５１の裏面側にダイシングシート（図示せず）を貼り合わせた状態にて、スクライブ領域６４の封止樹脂層６１とシリコン基板５１とを切断する。その後、ダイシングシート上にて個片化された半導体装置６５は、ダイシングシート上から剥離される。このとき、半導体装置６５は、シリコン基板５１が露出した状態にて取り扱われるため、例えば、ダイシングシート上から剥離する際に、丸印６６で示すシリコン基板５１の端部が欠け、不良品となってしまう問題がある。また、半導体装置６５は、例えば、吸着コレットにて封止樹脂層６１側を吸引した状態にて搬送される。そのため、搬送や収納の際にシリコン基板５１が、他の部材と接触し易く、同様にシリコン基板５１の端部が欠け、不良品となってしまう問題がある。
【０００９】
また、図示していないが、半導体装置６５は、実装基板の導電パターン上に半田バンプ６２を介して固着され、電子回路を構成する。半導体装置６５の封止樹脂層６１は、実装基板の導電パターン側に配置され、半導体装置６５のシリコン基板５１は、その反対面側に配置される。その結果、シリコン基板５１が、実装基板の表面側に露出した状態となるため、ダイボンディング工程時に他の半導体装置と接触することやワイヤーボンディング工程時にキャピラリ等と接触することでシリコン基板５１の端部が欠けてしまう問題がある。また、半導体装置６５をダイボンディングする際には、シリコン基板５１側を、例えば、吸着コレットにて吸引するため、吸着コレットとの接触によりシリコン基板５１の端部が欠けてしまう問題がある。
【００１０】
また、半導体装置６５が、半田バンプ６２を介して実装基板上に実装されることで、半田バンプ６２を含む実装領域は、線膨張係数の異なるシリコン基板５１と実装基板間に配置される。そして、構成部材の線膨張係数の違いにより発生する熱応力や外気温等の外的要因により、半田バンプ６２を含む実装領域での実装信頼性が低下する問題がある。
【課題を解決するための手段】
【００１１】
本発明の半導体装置では、少なくとも半導体基板の一主面側が樹脂層により被覆され、前記半導体基板の一主面と他の主面の間に位置する側面がスクライブ面となり、前記樹脂層表面にはバンプ電極が形成される半導体装置において、前記半導体基板の他の主面側及び少なくとも前記他の主面側と連続する前記半導体基板の側面の一部は、保護シートにより被覆されることを特徴とする。従って、本発明では、保護シートが緩衝材として機能し、半導体基板が他部材と接触し、欠けることを防止できる。
【００１２】
また、本発明の半導体装置の製造方法では、複数の素子形成領域を有し、前記素子形成領域毎にその周囲がスクライブ領域にて囲まれる半導体基板に半導体素子を形成し、前記半導体基板の一主面上に前記半導体素子と電気的に接続する配線層を形成する工程と、前記半導体基板の一主面上に前記配線層を被覆する樹脂層を形成し、前記配線層上の前記樹脂層に開口領域を形成した後、前記開口領域から露出する前記配線層上にバンプ電極を形成する工程と、第１のスクライブ幅を有するスクライブブレードにより前記素子形成領域毎に前記半導体基板を個片化し、前記半導体基板の他の主面側に保護テープを貼り合わせ、前記第１のスクライブ幅よりも狭い第２のスクライブ幅を有するスクライブブレードにより前記保護テープを前記素子形成領域毎に切断し、前記素子形成領域毎に前記保護シートが貼り合わせられた半導体装置を形成する工程とを有することを特徴とする。従って、本発明では、保護シートを半導体基板よりも大きく切断し、半導体基板の裏面側及びその近傍領域を保護シートで被覆することで、半導体基板の欠けを防止できる。
【発明の効果】
【００１３】
本発明では、半導体基板の裏面側に保護シートを貼り合わせることで、保護シートが緩衝材として機能し、半導体基板が他部材と接触し、欠けることを防止できる。
【００１４】
また、本発明では、半導体装置の側面に位置精度確認マークを露出させ、その露出形状を確認することで、スクライブ後の品質検査ができる。
【００１５】
また、本発明では、異なる幅のスクライブブレードを用いることで、半導体基板の側面まで保護シートにて保護することができる。
【００１６】
また、本発明では、保護テープにて被覆された半導体基板を吸引することで、機材との接触による半導体基板の欠けを防止できる。
【００１７】
また、本発明では、スクライブ後に切断面に露出した位置精度確認マークを用いてスクライブ面の判定を行うことで、半導体装置の製品品質が向上される。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施の形態における半導体装置を説明する（Ａ）断面図、（Ｂ）断面図である。
【図２】本発明の実施の形態における半導体装置を説明する（Ａ）断面図、（Ｂ）断面図である。
【図３】本発明の実施の形態における半導体装置を説明する（Ａ）平面図、（Ｂ）斜視図である。
【図４】本発明の実施の形態における半導体装置を説明する（Ａ）断面図、（Ｂ）断面図、（Ｃ）断面図、（Ｄ）断面図である。
【図５】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図６】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図７】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図８】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図９】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図１０】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図１１】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図１２】従来の実施の形態における半導体装置の製造方法を説明する（Ａ）断面図、（Ｂ）断面図、（Ｃ）断面図、（Ｄ）断面図である。
【発明を実施するための形態】
【００１９】
以下に、本発明の実施の形態である半導体装置について説明する。図１（Ａ）及び（Ｂ）は、半導体装置を説明する断面図である。図２（Ａ）及び（Ｂ）は、半導体装置を説明する断面図である。図３（Ａ）は、半導体装置を説明する平面図である。図３（Ｂ）は、位置精度確認マークを説明する斜視図である。図４（Ａ）〜（Ｄ）は、半導体装置の切断面（側面）を説明する断面図である。
【００２０】
図１（Ａ）及び（Ｂ）に示す如く、ＷＬＰ（Ｗａｆｅｒ Ｌｅｖｅｌ Ｐａｃｋａｇｅ）構造の半導体装置１では、素子形成領域Ｗ１の周囲にスクライブ領域Ｗ２の一部が一環状に配置される。これは、スクライブ領域Ｗ２の幅（図３（Ａ）参照）は、スクライブブレード３８（図８参照）よりも幅広に形成されるため、前述したように、スクライブ後の素子形成領域Ｗ１の周囲にはスクライブ領域Ｗ２の一部が配置される。そして、図示していないが、素子形成領域Ｗ１には、拡散領域によりトランジスタ等の半導体素子が形成される。
【００２１】
先ず、図１（Ａ）は、半導体装置１のバンプ電極１８が配置される断面を示す。シリコン基板２上には、絶縁処理用の絶縁層３が形成される。絶縁層３としては、例えば、シリコン酸化膜、ＮＳＧ（Ｎｏｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜等の少なくとも１層が選択される。尚、シリコン基板２としては、単結晶基板でなるもの、単結晶基板上にエピタキシャル層が形成されるものが考えられる。また、シリコン基板２の代わりに、化合物半導体基板であってもよい。
【００２２】
配線層４が、絶縁層３上に形成される。配線層４は、３層構造から成り、バリアメタル膜上に金属膜が形成され、その金属膜上に反射防止膜が形成される。そして、バリアメタル膜は、例えば、チタン（Ｔｉ）やチタンナイトライド（ＴｉＮ）等の高融点金属から成る。また、金属膜は、例えば、アルミニウム（Ａｌ）膜やアルミニウム−シリコン−銅（Ａｌ−Ｓｉ−Ｃｕ）膜等のＡｌを主体とする合金膜から成る。また、反射防止膜は、例えば、ＴｉＮ、チタンタングステン（ＴｉＷ）等の高融点金属から成る。そして、配線層４の膜厚は、例えば、０．４〜３．０μｍである。尚、配線層４は、前述した半導体素子と電気的に接続する。また、配線層４は、銅を主材料として形成される場合でも良い。
【００２３】
そして、素子形成領域Ｗ１には、シールリング層５が、スクライブ領域Ｗ２と同様に、素子形成領域Ｗ１の最外周に一環状に配置される。シールリング層５は、絶縁層３を貫通するスルーホール６内及びその上面に配線層４を構成する金属層７が配置され形成される。そして、シールリング層５は、半導体ウエハ（図示せず）から個々の半導体装置１へと個片化する際に、スクライブ領域Ｗ２から素子形成領域Ｗ１へとクラックが入ることを防止する。また、絶縁層３が切断時に捲くれ上がった場合に、シールリング層５が、素子形成領域Ｗ１までその捲き上がりが進行することを防止する。
【００２４】
シールド層８が、配線層４上を含め、絶縁層３上に形成される。シールド層８はシリコン窒化膜により形成され、絶縁層３内への水分の浸入を防止し、配線層４等の腐食を防止する。そして、開口領域９が、配線層４上のシールド層８に形成される。
【００２５】
樹脂膜１０が、例えば、スピンコート法によりシールド層８上面に形成される。樹脂膜１０は、例えば、ポリベンズオキサゾール（ＰＢＯ）膜またはポリイミド樹脂膜等から成る。そして、ＰＢＯ膜は、感光性樹脂であり、高耐熱性、高機械特性及び低誘電性等の特性を有する膜である。更に、ＰＢＯ膜は、湿気等の外部環境から半導体素子の劣化を防止し、半導体素子の表面を安定化させる。
【００２６】
開口領域１１が、配線層４上の樹脂膜１０に形成され、開口領域９の内側に形成される。そして、メッキ用金属層１２が、開口領域１１内を含め、樹脂膜１０上にパターン配置される。メッキ用金属層１２は、開口領域１１内では配線層４と直接接続する。
【００２７】
このメッキ用金属層１２は、二つのタイプの膜が積層して形成される。一つ目の膜は、高融点金属膜であり、例えば、クロム（Ｃｒ）層、Ｔｉ層またはＴｉＷ層であり、スパッタリング法により形成される。一つ目の膜は、メッキ用金属層１２上にメッキ層を形成する際のシード層として用いられる。更に、この一つ目の膜の上には二つ目の膜として、Ｃｕ層が、例えば、スパッタリング法により形成される。二つ目の膜は、メッキ用金属層１２上にメッキ層を形成する際の種として用いられる。
【００２８】
Ｃｕ配線層１３が、メッキ用金属層１２上面に、例えば、電解メッキ法により形成される。そして、Ｃｕ配線層１３のシート抵抗値は、２．０μΩ・ｃｍ程度であり、Ａｌ配線層のシート抵抗値は、３．０μΩ・ｃｍ程度である。Ｃｕ配線層１３を用いることで配線抵抗値が低減される。更に、Ｃｕ配線層１３の膜厚は、例えば、８．０〜１０．０μｍであり、その膜厚によっても配線抵抗値が低減される。
【００２９】
樹脂膜１４が、樹脂膜１０上面に、例えば、スピンコート法により形成される。樹脂膜１４は、樹脂膜１０と同様に、例えば、ポリベンズオキサゾール（ＰＢＯ）膜またはポリイミド樹脂膜等から成る。そして、Ｃｕ配線層１３上の樹脂膜１４には、開口領域１５が形成される。
【００３０】
Ｃｕメッキ層１６が、開口領域１５から露出するＣｕ配線層１３上面に形成される。詳細は図３（Ａ）を用いて後述するが、Ｃｕメッキ層１６は、Ｃｕ配線層１３を形成する際の給電線３０、３１を利用して形成され、電解メッキ法により形成される。そして、Ｃｕメッキ層１６上面には、例えば、Ｎｉ、Ｐｄ、Ａｕ等の無電解メッキ層１７が形成され、無電解メッキ層１７上には半田から成るバンプ電極１８が形成される。
【００３１】
保護シート１９が、シリコン基板２の裏面を被覆し、更に、シリコン基板２の側面２０の一部を被覆する。保護シート１９は、例えば、エポキシ系樹脂から形成されるシートやエポキシ系樹脂とアクリル系樹脂とを混合して形成されるシートから成る。そして、保護シート１９を加熱した状態にてシリコン基板２を押圧することで、保護シート１９はシリコン基板２へと貼り合わせられる。丸印２１にて示すように、シリコン基板２裏面側の端部は、外部部材と接触し易く、欠け易い領域となるが、その端部が、保護シート１９にて被覆されることで、シリコン基板２のチッピングを防止し、製品不良となることを防止する。
【００３２】
次に、図１（Ｂ）は、半導体装置１の位置精度確認マーク２２が形成される断面を示す。尚、図１（Ｂ）では、図１（Ａ）に示す構成部材と同一の部材には同一の符番を付し、重複した説明を省略する。
【００３３】
位置精度確認マーク２２が、樹脂膜１０上面の素子形成領域Ｗ１とスクライブ領域Ｗ２の境界領域近傍に形成される。位置精度確認マーク２２は、例えば、Ｃｕ配線層１３を形成する工程にて形成されるため、メッキ用金属層１２上面にＣｕメッキ層を積層して形成される。詳細は図４を用いて後述するが、半導体装置１の側面２３から露出する位置精度確認マーク２２の形状により、スクライブ領域を判定することが可能となる。尚、位置精度確認マーク２２は半導体装置１の側面２３から露出するが、位置精度確認マーク２２は、Ｃｕ配線層１３と連続して形成されることはなく、位置精度確認マーク２２が酸化した場合でもＣｕ配線層１３が酸化することはない。更に、位置精度確認マーク２２は、耐湿性に優れた樹脂膜１０、１４により周囲を覆われることで、位置精度確認マーク２２の界面から湿気が入り込んだ場合でも、位置精度確認マーク２２の周囲のみで留まり、配線層４等が腐食することはない。また、位置精度確認マーク２２は、Ｃｕ配線層１３と同一工程にて形成され、位置精度確認マーク２２の厚みＴ１を確認することで、Ｃｕ配線層１３の膜厚を検査することもできる。
【００３４】
次に、図２（Ａ）に示す如く、半導体装置１は、実装基板２４の導電パターン２５上へ固着され、電子回路を構成する。半導体装置１は、樹脂層１４側に配置されたバンプ電極１８を介して固着されるため、シリコン基板２側が、実装基板２４の上面側へと配置される。そして、半導体装置１はＷＬＰ構造であり、シリコン基板２は、樹脂層１０、１４により被覆されないため、シリコン基板２は実装基板２４上に露出した状態にて配置される。そこで、保護シート１９によりシリコン基板２の裏面と側面２０の一部を被覆することで、前述した露出状態を改善することができる。そして、実装基板２４上へのダイボンド時やワイヤーボンディング時等にシリコン基板２が他の部材と接触した場合でも、保護シート１９が緩衝材として機能することで、シリコン基板２のチッピングを防止できる。
【００３５】
次に、図２（Ｂ）に示す如く、Ｃｕ配線層１３上面にＣｕメッキ層１６を形成し、実装領域の構造を応力緩和構造とすることで、実装信頼性が向上される。図示したように、バンプ電極１８を含む実装領域は、シリコン基板２と実装基板２４との間に配置され、それぞれの線膨張係数は異なる。具体的には、シリコン基板２の線膨張係数は３．０×１０−６／Ｋであり、その厚みは、例えば、６５０μｍ程度である。また、実装基板２４としてプリント基板を用いた場合、実装基板２４の線膨張係数は７０×１０−６／Ｋであり、その厚みは、例えば、１０００μｍ程度である。また、バンプ電極１８を構成する半田の線膨張係数は２１．８×１０−６／Ｋであり、その厚みは、例えば、６０〜１００μｍ程度である。そして、前述した電子回路が駆動することでの温度サイクルや外部環境による温度サイクルに応じて、シリコン基板２、実装基板２４及びバンプ電極１８は、それぞれ熱膨張、熱収縮を繰り返す。その結果、バンプ電極１８を含む実装領域は、線膨張係数が大きく異なるシリコン基板２と実装基板２４との間に配置されることで、前述した熱応力が集中し、半導体装置１の実装信頼性が低下し易くなる。
【００３６】
そこで、開口領域１５から露出するＣｕ配線層１３上面に、同じ電解メッキ法から形成されるＣｕメッキ層１６を形成する。そして、Ｃｕ配線層１３とＣｕメッキ層１６とは、同じ電解メッキ法により形成されることで両者間の密着性は向上し、バンプ電極１８下面のＣｕメッキ領域２６の膜厚を厚くできる。この構造により、バンプ電極１８を含む実装領域では、Ｃｕメッキ領域２６の膜厚により前述したシリコン基板２や実装基板２４の熱応力に対抗し、バンプ電極１８へのクラックの発生を防止できる。その結果、バンプ電極１８が断線し、半導体装置１が実装基板２４から離脱し難くなり、また、接続抵抗値が増大することもなく、半導体装置１の実装信頼性が向上される。
【００３７】
次に、図３（Ａ）では、実線２７が半導体装置１の外形として規格されたラインを示す。点線２８、２９により囲まれた領域が、シールリング層５の形成領域となる。隣接する半導体装置１間の点線２８に挟まれた領域が、スクライブ領域Ｗ２（図１（Ａ）参照）となり、例えば、７０μｍの幅を有する。スクライブ領域Ｗ２は、マトリックス状に配置された複数の素子形成領域Ｗ１の周囲に碁盤目状に配置され、スクライブ領域Ｗ２には、給電線３０、３１が配置される。そして、給電線３０、３１は、前述したメッキ用金属層１２を形成する際にパターニングされ、Ｃｕ配線層１３、位置精度確認マーク２２やＣｕメッキ層１６を電解メッキ法により形成する際に利用される。尚、Ｃｕメッキ層１６上に示す一点鎖線の丸印が、バンプ電極１８の形成領域を示す。
【００３８】
また、スクライブ領域Ｗ２には、そのセンターを挟んで対向するように、２つの位置精度確認マーク２２が配置される。この構造により、スクライブ後の半導体装置１の側面には、それぞれ位置精度確認マーク２２が露出する。尚、位置精度確認マーク２２は、必ずしもスクライブ領域Ｗ２内に対向して配置される必要はなく、片方のみに配置される場合でも良い。例えば、ウエハ内の各素子形成領域Ｗ１の位置を座標管理し、隣接する一方の素子形成領域Ｗ１の位置精度確認マーク２２の位置判定が良品と判定された場合には、もう一方の素子形成領域Ｗ１のスクライブ位置判定も良品と判定される。前述したように、スクライブ領域Ｗ２は、スクライブブレード３８（図８参照）よりも幅広に形成されるからである。
【００３９】
次に、図３（Ｂ）に示す如く、位置精度確認マーク２２は、例えば、４つのエリア３３〜３６から構成される。そして、位置精度確認マーク２２は、例えば、その厚みＴ１が５μｍであり、それぞれのエリア３３〜３６の幅Ｗ３が１０μｍであり、切断箇所に応じてその切断面が異なる。また、エリア３３は、Ｘ１×Ｗ３×Ｔ１の直方体から成り、エリア３４は、Ｘ２×Ｗ３×Ｔ１の直方体から成り、エリア３５は、Ｘ３×Ｗ３×Ｔ１の直方体から成り、エリア３６は、Ｘ４×Ｗ３×Ｔ１の直方体から成る。そして、位置精度確認マーク２２は、それぞれのエリア３３〜３６の一側辺側を一致して並べた形状となる。
【００４０】
尚、位置精度確認マーク２２の厚みＴ１や幅Ｗ３は、使用される用途に応じて任意の設計変更が可能である。例えば、位置精度確認マーク２２の幅Ｗ３を広げることで、更にその視認性が向上される。また、位置精度確認マーク２２のエリアの数も使用される用途に応じて任意の設計変更が可能である。例えば、位置精度確認マーク２２は、５つ以上のエリアから構成されることで、更なる位置精度が向上される。また、位置精度確認マーク２２の４つのエリア３３〜３６が、連続して形成される場合について説明したが、この場合に限定するものではない。例えば、４つのエリア３３〜３６が、それぞれ離れて配置される場合でも良い。
【００４１】
次に、図４（Ａ）は、半導体装置１の側面（切断面）２３を示し、その側面２３からは、若干、切断時にだれるが、幅Ｗ３、厚みＴ１の位置精度確認マーク２２のエリア３６が露出する。この場合には、スクライブ領域Ｗ２（図３（Ａ）参照）のセンター及びその周囲にてスクライブが行われ、良品と判定される。
【００４２】
次に、図４（Ｂ）では、図４（Ａ）の場合よりもスクライブ領域Ｗ２のセンターから少し素子形成領域Ｗ１（図３（Ａ）参照）側にずれた領域をスクライブした場合を示す。具体的には、側面２３からは、若干、切断時にだれるが、幅Ｗ３×２、厚みＴ１のエリア３５、３６が露出する。この場合には、スクライブ領域Ｗ２内の適した範囲にてスクライブが行われ、良品と判定される。
【００４３】
次に、図４（Ｃ）では、図４（Ｂ）の場合よりもスクライブ領域Ｗ２のセンターから少し素子形成領域Ｗ１（図３（Ａ）参照）側にずれた領域をスクライブした場合を示す。具体的には、側面２３からは、若干、切断時にだれるが、幅Ｗ３×３、厚みＴ１のエリア３４〜３６が露出する。この場合には、スクライブ領域Ｗ２内の適した範囲にてスクライブが行われ、良品と判定される。
【００４４】
次に、図４（Ｄ）では、シールリング層５が配置された素子形成領域Ｗ１上をスクライブした場合を示す。具体的には、側面２３からは、若干、切断時にだれるが、幅Ｗ３×４、厚みＴ１のエリア３３〜３６が露出する。更に、エリア３３〜３６の下方には、側面２３からシールリング層５も露出する。この場合には、先ず、側面２３から露出するシールリング層５は湿気により腐食し易くなる。更に、シールリング層５とシールド層８の界面から半導体装置１内へ湿気が入り込み、配線層４（図１（Ａ）参照）やＣｕ配線層１３（図１（Ａ）参照）等を腐食させる。つまり、側面２３からシールリング層５が露出することで、製品品質が劣化するため、不良品と判定される。尚、位置精度確認マーク２２とシールリング層５とは必ずしも関連付ける必要はなく、例えば、切断面からエリア３３が露出した場合には不良品として判定する場合でも良い。
【００４５】
尚、本実施の形態では、ＷＬＰ構造の半導体装置について説明したがこの場合に限定するものではない。例えば、ＭＡＰ（Ｍｏｌｄ Ａｒｒａｙ Ｐａｃｋａｇｅ）構造においても、スクライブ領域に位置精度確認マーク２２を配置することで同様な効果を得ることができる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００４６】
次に、本発明の実施の形態である半導体装置の製造方法について、図５〜図１１を参照し説明する。図５〜図１１は、本実施の形態における半導体装置の製造方法を説明する断面図である。尚、本実施の形態では、図１（Ａ）に示す構造の製造方法を説明するため、同一の構成部材には同一の符番を付している。また、図１（Ｂ）に示す位置精度確認マークも形成されるが、図５〜図１１では、図１（Ａ）に示す断面にて説明を行う。
【００４７】
先ず、図５に示す如く、シリコン基板（ウエハ）２を準備し、シリコン基板２上に絶縁層３を形成する。尚、シリコン基板２（エピタキシャル層が形成されている場合には、エピタキシャル層も含む）には、拡散領域により半導体素子が形成される。また、絶縁層３としては、シリコン酸化膜、ＮＳＧ膜、ＢＰＳＧ膜等の少なくとも１層が選択される。
【００４８】
次に、絶縁層３上に配線層４を形成し、絶縁層３にシールリング層５を形成する。具体的には、シリコン基板２上に、例えば、スパッタリング法により、バリアメタル膜、金属膜及び反射防止膜を積層する。その後、前述したバリアメタル膜、金属膜及び反射防止膜をパターニングし、配線層４を形成する。また、スクライブ領域Ｗ２近傍の素子形成領域Ｗ１では、絶縁層３を貫通するスルーホール６の形成し、前述したバリアメタル膜、金属膜及び反射防止膜により埋設し、シールリング層５を形成する。
【００４９】
次に、絶縁層３上面にシールド層８を形成する。シールド層８としては、例えば、シリコン窒化膜を３０００〜１００００Å程度堆積する。その後、シリコン窒化膜をパターニングし、開口領域９を形成する。
【００５０】
次に、図６に示す如く、シールド層８上面に、例えば、スピンコート法により樹脂膜１０を形成する。材料としては、ＰＢＯ膜、ポリイミド樹脂膜等が用いられる。そして、樹脂膜１０をパターニングし、開口領域１１を形成する。
【００５１】
次に、樹脂膜１０上面に、例えば、スパッタリング法により、メッキ用金属層１２を形成する。前述したように、メッキ用金属層１２としてはＴｉ層とＣｕ層とを堆積する。その後、Ｃｕ配線層１３及び位置精度確認マーク２２（図示せず）の形成領域を除いた部分にフォトレジスト層（図示せず）を形成する。そして、フォトレジスト層をマスクとして用い、電解メッキ法によりＣｕ配線層１３及び位置精度確認マーク２２（図示せず）を形成する。その後、フォトレジスト層を取り除き、Ｃｕ配線層１３及び位置精度確認マーク２２（図示せず）をマスクとして用い、ウエットエッチングによりメッキ用金属層１２を選択的に除去する。この電解メッキ法を行う際には、図３（Ａ）に示すように、スクライブ領域Ｗ２に配置された給電線３０、３１を利用して、半導体ウエハに配置された複数のＣｕ配線層１３や位置精度確認マーク２２（図示せず）が同じ工程にて形成される。
【００５２】
次に、図７に示す如く、樹脂膜１０上面に、例えば、スピンコート法により、樹脂膜１４を形成する。材料としては、ＰＢＯ膜、ポリイミド樹脂膜等が用いられる。そして、樹脂膜１４をパターニングし、開口領域１５を形成する。そして、給電線３０、３１（図３（Ａ）参照）を利用することで、樹脂膜１４をマスクとして用い、開口領域１５から露出するＣｕ配線層１３上にＣｕメッキ層１６を形成する。つまり、Ｃｕメッキ層１６を形成する際、既存の給電線３０、３１を利用することで、新たにＣｕメッキ層１６を形成するための給電線を形成する必要がなく、マスク枚数等の材料コストも抑え、製造コストを低減できる。そして、Ｃｕ配線層１３とＣｕメッキ層１６とは、電解メッキ法により形成され、両者間の密着性が向上し、膜厚が厚くなることで、前述したように実装信頼性に優れた構造を実現できる。
【００５３】
更に、既存の給電線３０、３１を利用し、Ｃｕメッキ層１６を形成することで、バンプ電極１８形成用の開口領域１５に対してマスクずれなく、位置精度良くＣｕメッキ層１６が形成される。前述したように、確実にバンプ電極１８下面のＣｕメッキ領域２６（図２（Ｂ）参照）の膜厚を厚くでき、その膜厚により熱応力に対抗し、バンプ電極１８が断線等することを防止し、バンプ電極１８が実装基板から離脱することを防止できる。
【００５４】
その後、無電解メッキ法により、Ｃｕメッキ層１６上面に、Ｎｉ、Ｐｄ、Ａｕ等のバンプ電極１８形成用の無電解メッキ層１７を形成する。
【００５５】
次に、図８に示す如く、無電解メッキ層１７上面に半田をスクリーン印刷した後、リフローすることでバンプ電極１８を形成する。そして、例えば、粘着シート３７の周囲をステンレス製のリング状の金属枠（図示せず）で固定し、シリコン基板２（半導体ウエハ）側を粘着シート３７上面に貼り付け、その金属枠をスクライブ装置へ設置する。そして、シリコン基板２のスクライブ領域Ｗ２を位置認識した後、スクライブブレード３８を用いスクライブ領域Ｗ２を切削し、シリコン基板２を貫通しない溝３９を形成する。このとき、溝３９の深さは、次工程のバックグラインド工程にてシリコン基板２が個片化される程度である。その後、スクライブ装置から金属枠を取り外し、粘着シート３７からシリコン基板２を剥離する。尚、このスクライブ工程にて、スクライブ領域Ｗ２に配置された給電線３０、３１（図３（Ａ）参照）が除去され、半導体装置１の側面（切断面）からは位置精度確認マーク２２（図１（Ｂ）参照）が露出する。
【００５６】
次に、図９に示す如く、粘着シート４０の周囲を金属枠（図示せず）で固定し、バンプ電極１８が配置された樹脂膜１４側を粘着シート４０上面に貼り付け、その金属枠をバックグラインド装置のテーブル４１上へ設置する。そして、シリコン基板２（半導体ウエハ）裏面側に処理水を供給しながら、バックグラインド用砥石４２を回転させ、シリコン基板２裏面側を研磨する。そして、シリコン基板２が所望の膜厚になるまで研磨し、溝３９の形成領域までシリコン基板２を研磨することで、個々の半導体装置１へと個片化される。その後、バックグラインド装置から金属枠を取り外し、シリコン基板２等に付着した水を除去する。
【００５７】
次に、図１０に示す如く、ＰＥＴ等の基材４３上に、例えば、紫外線（ＵＶ）硬化型接着材により保護シート１９が貼り合わされたシート４４を準備する。そして、例えば、シート４４の周囲をステンレス製のリング状の金属枠（図示せず）で固定し、シリコン基板２（半導体ウエハ）側を保護シート１９上面に熱圧着により貼り付ける。そして、樹脂層１４側に貼り付けられた粘着シート４０（図９参照）を剥がし、その金属枠をスクライブ装置へ設置する。その後、シリコン基板２のスクライブ領域Ｗ２を位置認識し、溝３９から露出する保護シート１９と基材４３の一部をスクライブブレード４５にて切断する。このとき、スクライブブレード４５の刃幅は、溝３７形成時のスクライブブレード３８（図８参照）よりも狭いため、丸印４６にて示すように、保護シート１９は、個片化されたシリコン基板２の面積よりも大きく切断される。尚、基材４３は、その一部分のみが切断されることで、シート４４としては金属枠内に支持され、個片化された半導体装置１はシート４４上に維持される。
【００５８】
次に、図１１に示す如く、シート４４上維持された半導体装置１の樹脂層１４側を吸着コレット４７にて吸引した状態にて、シート４４の基材４３側からＵＶを照射し、基材４３と保護シート１９との剥離を促進させる。その結果、半導体装置１のシリコン基板２の裏面側には保護シート１９が貼り合わせられた状態にて、シート４４上から半導体装置１を剥離する。このとき、保護シート１９は張力を受けた状態にて金属枠に支持されていたため、基材４３から剥離することで保護シート１９の外周端部側は、シリコン基板２の側面２０へと貼り付く。前述したように、丸印２１にて示すシリコン基板２の端部は、保護シート１９にて被覆され、後工程にてチッピングすることが防止される。尚、シート４２上から半導体装置１を剥離した後、保護シート１９に熱処理を加えることで、シリコン基板２の側面と保護シート１９との密着性を向上させる場合でも良い。
【００５９】
最後に、図４（Ａ）〜（Ｄ）を用いて前述したように、個片化された半導体装置１の側面（切断面）に露出する位置精度確認マーク２２によりスクライブ領域の検査を行い、良品と判定された半導体装置１をパッケージングし、納品する。そして、図２（Ａ）に示すように、半導体装置１は、実装基板２４の導電パターン２５上へ固着されるが、ダイボンド時やワイヤーボンディング時等に保護シート１９が緩衝材として機能することで、シリコン基板２のチッピングを防止できる。
【００６０】
尚、本実施の形態では、保護シート１９が、シリコン基板２の側面２０の一部まで被覆する場合について説明したが、この場合に限定するものではない。例えば、保護シート１９は、少なくともシリコン基板２の外周端部を覆っていればよく、保護シート１９とシリコン基板２の側面２０とは必ずしも接着されている必要はない。
【００６１】
また、Ｃｕメッキ層１６上面に無電解メッキ法によりＮｉ、Ｐｄ、Ａｕ等の無電解メッキ層１７を形成する場合について説明したが、この場合に限定するものではない。例えば、給電線３０、３１を利用し、樹脂膜１４をマスクとして用い電解メッキ法により、バンプ電極形成用のメッキ層をＣｕメッキ層１６上面に形成する場合でも良い。
【００６２】
また、位置精度確認マーク２２は、Ｃｕ配線層１３と同一工程にて形成される場合について説明したが、この場合に限定するものではない。例えば、位置精度確認マーク２２は、Ｃｕメッキ層１６と同一工程にて形成されることで、位置精度確認マーク２２の厚みＴ１を確認することで、Ｃｕメッキ層１６の膜厚を検査することもできる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【符号の説明】
【００６３】
１ 半導体装置
１３ Ｃｕ配線層
１５ 開口領域
１６ Ｃｕメッキ層
１８ バンプ電極
１９ 保護シート
２２ 位置精度確認マーク
【技術分野】
【０００１】
本発明は、基板のチッピングを防止する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置の製造方法の一実施例として下記の製法が知られている。図１２（Ａ）〜（Ｄ）は、従来のＷＬＰ（Ｗａｆｅｒ Ｌｅｖｅｌ Ｐａｃｋａｇｅ）の製造方法を説明する断面図である。
【０００３】
先ず、図１２（Ａ）に示す如く、シリコン基板５１（半導体ウエハ）を準備し、シリコン基板５１に所定のトランジスタ構造を形成する。シリコン基板５１上に層間絶縁膜５２を形成し、層間絶縁膜５２上にＡｌパッド５３を形成する。そして、層間絶縁膜５２上にカバー膜５４を形成し、カバー膜５４上にポリイミド膜５５を形成する。
【０００４】
次に、シリコン基板５１上全面にシードメタル層５６を形成し、シードメタル層５６上にＣｕメッキ配線層５７をパターン配置する。そして、シリコン基板５１上にレジスト層５８を形成した後、レジスト層５８に開口領域５９を形成する。例えば、電解メッキ法により開口領域５９内をＣｕメッキ層にて埋設し、ポスト６０を形成する。
【０００５】
次に、図１２（Ｂ）に示す如く、レジスト層５８（図１２（Ａ）参照）を除去した後、シリコン基板５１上を被覆する封止樹脂層６１を形成する。そして、封止樹脂層６１を表面側から研削し、ポスト６０を露出させる。露出したポスト６０上に半田バンプ６２を形成する。
【０００６】
次に、図１２（Ｃ）に示す如く、ダイヤモンドソー６３を用いてスクライブ領域６４を切断し、図１２（Ｄ）に示すように、一枚のシリコン基板５１（半導体ウエハ）から半導体装置６５が個片化される（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−１６５４３７号公報（第６−８頁、第７−２０図）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
前述したように、シリコン基板５１（半導体ウエハ）を切断する工程では、シリコン基板５１の裏面側にダイシングシート（図示せず）を貼り合わせた状態にて、スクライブ領域６４の封止樹脂層６１とシリコン基板５１とを切断する。その後、ダイシングシート上にて個片化された半導体装置６５は、ダイシングシート上から剥離される。このとき、半導体装置６５は、シリコン基板５１が露出した状態にて取り扱われるため、例えば、ダイシングシート上から剥離する際に、丸印６６で示すシリコン基板５１の端部が欠け、不良品となってしまう問題がある。また、半導体装置６５は、例えば、吸着コレットにて封止樹脂層６１側を吸引した状態にて搬送される。そのため、搬送や収納の際にシリコン基板５１が、他の部材と接触し易く、同様にシリコン基板５１の端部が欠け、不良品となってしまう問題がある。
【０００９】
また、図示していないが、半導体装置６５は、実装基板の導電パターン上に半田バンプ６２を介して固着され、電子回路を構成する。半導体装置６５の封止樹脂層６１は、実装基板の導電パターン側に配置され、半導体装置６５のシリコン基板５１は、その反対面側に配置される。その結果、シリコン基板５１が、実装基板の表面側に露出した状態となるため、ダイボンディング工程時に他の半導体装置と接触することやワイヤーボンディング工程時にキャピラリ等と接触することでシリコン基板５１の端部が欠けてしまう問題がある。また、半導体装置６５をダイボンディングする際には、シリコン基板５１側を、例えば、吸着コレットにて吸引するため、吸着コレットとの接触によりシリコン基板５１の端部が欠けてしまう問題がある。
【００１０】
また、半導体装置６５が、半田バンプ６２を介して実装基板上に実装されることで、半田バンプ６２を含む実装領域は、線膨張係数の異なるシリコン基板５１と実装基板間に配置される。そして、構成部材の線膨張係数の違いにより発生する熱応力や外気温等の外的要因により、半田バンプ６２を含む実装領域での実装信頼性が低下する問題がある。
【課題を解決するための手段】
【００１１】
本発明の半導体装置では、少なくとも半導体基板の一主面側が樹脂層により被覆され、前記半導体基板の一主面と他の主面の間に位置する側面がスクライブ面となり、前記樹脂層表面にはバンプ電極が形成される半導体装置において、前記半導体基板の他の主面側及び少なくとも前記他の主面側と連続する前記半導体基板の側面の一部は、保護シートにより被覆されることを特徴とする。従って、本発明では、保護シートが緩衝材として機能し、半導体基板が他部材と接触し、欠けることを防止できる。
【００１２】
また、本発明の半導体装置の製造方法では、複数の素子形成領域を有し、前記素子形成領域毎にその周囲がスクライブ領域にて囲まれる半導体基板に半導体素子を形成し、前記半導体基板の一主面上に前記半導体素子と電気的に接続する配線層を形成する工程と、前記半導体基板の一主面上に前記配線層を被覆する樹脂層を形成し、前記配線層上の前記樹脂層に開口領域を形成した後、前記開口領域から露出する前記配線層上にバンプ電極を形成する工程と、第１のスクライブ幅を有するスクライブブレードにより前記素子形成領域毎に前記半導体基板を個片化し、前記半導体基板の他の主面側に保護テープを貼り合わせ、前記第１のスクライブ幅よりも狭い第２のスクライブ幅を有するスクライブブレードにより前記保護テープを前記素子形成領域毎に切断し、前記素子形成領域毎に前記保護シートが貼り合わせられた半導体装置を形成する工程とを有することを特徴とする。従って、本発明では、保護シートを半導体基板よりも大きく切断し、半導体基板の裏面側及びその近傍領域を保護シートで被覆することで、半導体基板の欠けを防止できる。
【発明の効果】
【００１３】
本発明では、半導体基板の裏面側に保護シートを貼り合わせることで、保護シートが緩衝材として機能し、半導体基板が他部材と接触し、欠けることを防止できる。
【００１４】
また、本発明では、半導体装置の側面に位置精度確認マークを露出させ、その露出形状を確認することで、スクライブ後の品質検査ができる。
【００１５】
また、本発明では、異なる幅のスクライブブレードを用いることで、半導体基板の側面まで保護シートにて保護することができる。
【００１６】
また、本発明では、保護テープにて被覆された半導体基板を吸引することで、機材との接触による半導体基板の欠けを防止できる。
【００１７】
また、本発明では、スクライブ後に切断面に露出した位置精度確認マークを用いてスクライブ面の判定を行うことで、半導体装置の製品品質が向上される。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施の形態における半導体装置を説明する（Ａ）断面図、（Ｂ）断面図である。
【図２】本発明の実施の形態における半導体装置を説明する（Ａ）断面図、（Ｂ）断面図である。
【図３】本発明の実施の形態における半導体装置を説明する（Ａ）平面図、（Ｂ）斜視図である。
【図４】本発明の実施の形態における半導体装置を説明する（Ａ）断面図、（Ｂ）断面図、（Ｃ）断面図、（Ｄ）断面図である。
【図５】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図６】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図７】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図８】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図９】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図１０】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図１１】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図１２】従来の実施の形態における半導体装置の製造方法を説明する（Ａ）断面図、（Ｂ）断面図、（Ｃ）断面図、（Ｄ）断面図である。
【発明を実施するための形態】
【００１９】
以下に、本発明の実施の形態である半導体装置について説明する。図１（Ａ）及び（Ｂ）は、半導体装置を説明する断面図である。図２（Ａ）及び（Ｂ）は、半導体装置を説明する断面図である。図３（Ａ）は、半導体装置を説明する平面図である。図３（Ｂ）は、位置精度確認マークを説明する斜視図である。図４（Ａ）〜（Ｄ）は、半導体装置の切断面（側面）を説明する断面図である。
【００２０】
図１（Ａ）及び（Ｂ）に示す如く、ＷＬＰ（Ｗａｆｅｒ Ｌｅｖｅｌ Ｐａｃｋａｇｅ）構造の半導体装置１では、素子形成領域Ｗ１の周囲にスクライブ領域Ｗ２の一部が一環状に配置される。これは、スクライブ領域Ｗ２の幅（図３（Ａ）参照）は、スクライブブレード３８（図８参照）よりも幅広に形成されるため、前述したように、スクライブ後の素子形成領域Ｗ１の周囲にはスクライブ領域Ｗ２の一部が配置される。そして、図示していないが、素子形成領域Ｗ１には、拡散領域によりトランジスタ等の半導体素子が形成される。
【００２１】
先ず、図１（Ａ）は、半導体装置１のバンプ電極１８が配置される断面を示す。シリコン基板２上には、絶縁処理用の絶縁層３が形成される。絶縁層３としては、例えば、シリコン酸化膜、ＮＳＧ（Ｎｏｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜等の少なくとも１層が選択される。尚、シリコン基板２としては、単結晶基板でなるもの、単結晶基板上にエピタキシャル層が形成されるものが考えられる。また、シリコン基板２の代わりに、化合物半導体基板であってもよい。
【００２２】
配線層４が、絶縁層３上に形成される。配線層４は、３層構造から成り、バリアメタル膜上に金属膜が形成され、その金属膜上に反射防止膜が形成される。そして、バリアメタル膜は、例えば、チタン（Ｔｉ）やチタンナイトライド（ＴｉＮ）等の高融点金属から成る。また、金属膜は、例えば、アルミニウム（Ａｌ）膜やアルミニウム−シリコン−銅（Ａｌ−Ｓｉ−Ｃｕ）膜等のＡｌを主体とする合金膜から成る。また、反射防止膜は、例えば、ＴｉＮ、チタンタングステン（ＴｉＷ）等の高融点金属から成る。そして、配線層４の膜厚は、例えば、０．４〜３．０μｍである。尚、配線層４は、前述した半導体素子と電気的に接続する。また、配線層４は、銅を主材料として形成される場合でも良い。
【００２３】
そして、素子形成領域Ｗ１には、シールリング層５が、スクライブ領域Ｗ２と同様に、素子形成領域Ｗ１の最外周に一環状に配置される。シールリング層５は、絶縁層３を貫通するスルーホール６内及びその上面に配線層４を構成する金属層７が配置され形成される。そして、シールリング層５は、半導体ウエハ（図示せず）から個々の半導体装置１へと個片化する際に、スクライブ領域Ｗ２から素子形成領域Ｗ１へとクラックが入ることを防止する。また、絶縁層３が切断時に捲くれ上がった場合に、シールリング層５が、素子形成領域Ｗ１までその捲き上がりが進行することを防止する。
【００２４】
シールド層８が、配線層４上を含め、絶縁層３上に形成される。シールド層８はシリコン窒化膜により形成され、絶縁層３内への水分の浸入を防止し、配線層４等の腐食を防止する。そして、開口領域９が、配線層４上のシールド層８に形成される。
【００２５】
樹脂膜１０が、例えば、スピンコート法によりシールド層８上面に形成される。樹脂膜１０は、例えば、ポリベンズオキサゾール（ＰＢＯ）膜またはポリイミド樹脂膜等から成る。そして、ＰＢＯ膜は、感光性樹脂であり、高耐熱性、高機械特性及び低誘電性等の特性を有する膜である。更に、ＰＢＯ膜は、湿気等の外部環境から半導体素子の劣化を防止し、半導体素子の表面を安定化させる。
【００２６】
開口領域１１が、配線層４上の樹脂膜１０に形成され、開口領域９の内側に形成される。そして、メッキ用金属層１２が、開口領域１１内を含め、樹脂膜１０上にパターン配置される。メッキ用金属層１２は、開口領域１１内では配線層４と直接接続する。
【００２７】
このメッキ用金属層１２は、二つのタイプの膜が積層して形成される。一つ目の膜は、高融点金属膜であり、例えば、クロム（Ｃｒ）層、Ｔｉ層またはＴｉＷ層であり、スパッタリング法により形成される。一つ目の膜は、メッキ用金属層１２上にメッキ層を形成する際のシード層として用いられる。更に、この一つ目の膜の上には二つ目の膜として、Ｃｕ層が、例えば、スパッタリング法により形成される。二つ目の膜は、メッキ用金属層１２上にメッキ層を形成する際の種として用いられる。
【００２８】
Ｃｕ配線層１３が、メッキ用金属層１２上面に、例えば、電解メッキ法により形成される。そして、Ｃｕ配線層１３のシート抵抗値は、２．０μΩ・ｃｍ程度であり、Ａｌ配線層のシート抵抗値は、３．０μΩ・ｃｍ程度である。Ｃｕ配線層１３を用いることで配線抵抗値が低減される。更に、Ｃｕ配線層１３の膜厚は、例えば、８．０〜１０．０μｍであり、その膜厚によっても配線抵抗値が低減される。
【００２９】
樹脂膜１４が、樹脂膜１０上面に、例えば、スピンコート法により形成される。樹脂膜１４は、樹脂膜１０と同様に、例えば、ポリベンズオキサゾール（ＰＢＯ）膜またはポリイミド樹脂膜等から成る。そして、Ｃｕ配線層１３上の樹脂膜１４には、開口領域１５が形成される。
【００３０】
Ｃｕメッキ層１６が、開口領域１５から露出するＣｕ配線層１３上面に形成される。詳細は図３（Ａ）を用いて後述するが、Ｃｕメッキ層１６は、Ｃｕ配線層１３を形成する際の給電線３０、３１を利用して形成され、電解メッキ法により形成される。そして、Ｃｕメッキ層１６上面には、例えば、Ｎｉ、Ｐｄ、Ａｕ等の無電解メッキ層１７が形成され、無電解メッキ層１７上には半田から成るバンプ電極１８が形成される。
【００３１】
保護シート１９が、シリコン基板２の裏面を被覆し、更に、シリコン基板２の側面２０の一部を被覆する。保護シート１９は、例えば、エポキシ系樹脂から形成されるシートやエポキシ系樹脂とアクリル系樹脂とを混合して形成されるシートから成る。そして、保護シート１９を加熱した状態にてシリコン基板２を押圧することで、保護シート１９はシリコン基板２へと貼り合わせられる。丸印２１にて示すように、シリコン基板２裏面側の端部は、外部部材と接触し易く、欠け易い領域となるが、その端部が、保護シート１９にて被覆されることで、シリコン基板２のチッピングを防止し、製品不良となることを防止する。
【００３２】
次に、図１（Ｂ）は、半導体装置１の位置精度確認マーク２２が形成される断面を示す。尚、図１（Ｂ）では、図１（Ａ）に示す構成部材と同一の部材には同一の符番を付し、重複した説明を省略する。
【００３３】
位置精度確認マーク２２が、樹脂膜１０上面の素子形成領域Ｗ１とスクライブ領域Ｗ２の境界領域近傍に形成される。位置精度確認マーク２２は、例えば、Ｃｕ配線層１３を形成する工程にて形成されるため、メッキ用金属層１２上面にＣｕメッキ層を積層して形成される。詳細は図４を用いて後述するが、半導体装置１の側面２３から露出する位置精度確認マーク２２の形状により、スクライブ領域を判定することが可能となる。尚、位置精度確認マーク２２は半導体装置１の側面２３から露出するが、位置精度確認マーク２２は、Ｃｕ配線層１３と連続して形成されることはなく、位置精度確認マーク２２が酸化した場合でもＣｕ配線層１３が酸化することはない。更に、位置精度確認マーク２２は、耐湿性に優れた樹脂膜１０、１４により周囲を覆われることで、位置精度確認マーク２２の界面から湿気が入り込んだ場合でも、位置精度確認マーク２２の周囲のみで留まり、配線層４等が腐食することはない。また、位置精度確認マーク２２は、Ｃｕ配線層１３と同一工程にて形成され、位置精度確認マーク２２の厚みＴ１を確認することで、Ｃｕ配線層１３の膜厚を検査することもできる。
【００３４】
次に、図２（Ａ）に示す如く、半導体装置１は、実装基板２４の導電パターン２５上へ固着され、電子回路を構成する。半導体装置１は、樹脂層１４側に配置されたバンプ電極１８を介して固着されるため、シリコン基板２側が、実装基板２４の上面側へと配置される。そして、半導体装置１はＷＬＰ構造であり、シリコン基板２は、樹脂層１０、１４により被覆されないため、シリコン基板２は実装基板２４上に露出した状態にて配置される。そこで、保護シート１９によりシリコン基板２の裏面と側面２０の一部を被覆することで、前述した露出状態を改善することができる。そして、実装基板２４上へのダイボンド時やワイヤーボンディング時等にシリコン基板２が他の部材と接触した場合でも、保護シート１９が緩衝材として機能することで、シリコン基板２のチッピングを防止できる。
【００３５】
次に、図２（Ｂ）に示す如く、Ｃｕ配線層１３上面にＣｕメッキ層１６を形成し、実装領域の構造を応力緩和構造とすることで、実装信頼性が向上される。図示したように、バンプ電極１８を含む実装領域は、シリコン基板２と実装基板２４との間に配置され、それぞれの線膨張係数は異なる。具体的には、シリコン基板２の線膨張係数は３．０×１０−６／Ｋであり、その厚みは、例えば、６５０μｍ程度である。また、実装基板２４としてプリント基板を用いた場合、実装基板２４の線膨張係数は７０×１０−６／Ｋであり、その厚みは、例えば、１０００μｍ程度である。また、バンプ電極１８を構成する半田の線膨張係数は２１．８×１０−６／Ｋであり、その厚みは、例えば、６０〜１００μｍ程度である。そして、前述した電子回路が駆動することでの温度サイクルや外部環境による温度サイクルに応じて、シリコン基板２、実装基板２４及びバンプ電極１８は、それぞれ熱膨張、熱収縮を繰り返す。その結果、バンプ電極１８を含む実装領域は、線膨張係数が大きく異なるシリコン基板２と実装基板２４との間に配置されることで、前述した熱応力が集中し、半導体装置１の実装信頼性が低下し易くなる。
【００３６】
そこで、開口領域１５から露出するＣｕ配線層１３上面に、同じ電解メッキ法から形成されるＣｕメッキ層１６を形成する。そして、Ｃｕ配線層１３とＣｕメッキ層１６とは、同じ電解メッキ法により形成されることで両者間の密着性は向上し、バンプ電極１８下面のＣｕメッキ領域２６の膜厚を厚くできる。この構造により、バンプ電極１８を含む実装領域では、Ｃｕメッキ領域２６の膜厚により前述したシリコン基板２や実装基板２４の熱応力に対抗し、バンプ電極１８へのクラックの発生を防止できる。その結果、バンプ電極１８が断線し、半導体装置１が実装基板２４から離脱し難くなり、また、接続抵抗値が増大することもなく、半導体装置１の実装信頼性が向上される。
【００３７】
次に、図３（Ａ）では、実線２７が半導体装置１の外形として規格されたラインを示す。点線２８、２９により囲まれた領域が、シールリング層５の形成領域となる。隣接する半導体装置１間の点線２８に挟まれた領域が、スクライブ領域Ｗ２（図１（Ａ）参照）となり、例えば、７０μｍの幅を有する。スクライブ領域Ｗ２は、マトリックス状に配置された複数の素子形成領域Ｗ１の周囲に碁盤目状に配置され、スクライブ領域Ｗ２には、給電線３０、３１が配置される。そして、給電線３０、３１は、前述したメッキ用金属層１２を形成する際にパターニングされ、Ｃｕ配線層１３、位置精度確認マーク２２やＣｕメッキ層１６を電解メッキ法により形成する際に利用される。尚、Ｃｕメッキ層１６上に示す一点鎖線の丸印が、バンプ電極１８の形成領域を示す。
【００３８】
また、スクライブ領域Ｗ２には、そのセンターを挟んで対向するように、２つの位置精度確認マーク２２が配置される。この構造により、スクライブ後の半導体装置１の側面には、それぞれ位置精度確認マーク２２が露出する。尚、位置精度確認マーク２２は、必ずしもスクライブ領域Ｗ２内に対向して配置される必要はなく、片方のみに配置される場合でも良い。例えば、ウエハ内の各素子形成領域Ｗ１の位置を座標管理し、隣接する一方の素子形成領域Ｗ１の位置精度確認マーク２２の位置判定が良品と判定された場合には、もう一方の素子形成領域Ｗ１のスクライブ位置判定も良品と判定される。前述したように、スクライブ領域Ｗ２は、スクライブブレード３８（図８参照）よりも幅広に形成されるからである。
【００３９】
次に、図３（Ｂ）に示す如く、位置精度確認マーク２２は、例えば、４つのエリア３３〜３６から構成される。そして、位置精度確認マーク２２は、例えば、その厚みＴ１が５μｍであり、それぞれのエリア３３〜３６の幅Ｗ３が１０μｍであり、切断箇所に応じてその切断面が異なる。また、エリア３３は、Ｘ１×Ｗ３×Ｔ１の直方体から成り、エリア３４は、Ｘ２×Ｗ３×Ｔ１の直方体から成り、エリア３５は、Ｘ３×Ｗ３×Ｔ１の直方体から成り、エリア３６は、Ｘ４×Ｗ３×Ｔ１の直方体から成る。そして、位置精度確認マーク２２は、それぞれのエリア３３〜３６の一側辺側を一致して並べた形状となる。
【００４０】
尚、位置精度確認マーク２２の厚みＴ１や幅Ｗ３は、使用される用途に応じて任意の設計変更が可能である。例えば、位置精度確認マーク２２の幅Ｗ３を広げることで、更にその視認性が向上される。また、位置精度確認マーク２２のエリアの数も使用される用途に応じて任意の設計変更が可能である。例えば、位置精度確認マーク２２は、５つ以上のエリアから構成されることで、更なる位置精度が向上される。また、位置精度確認マーク２２の４つのエリア３３〜３６が、連続して形成される場合について説明したが、この場合に限定するものではない。例えば、４つのエリア３３〜３６が、それぞれ離れて配置される場合でも良い。
【００４１】
次に、図４（Ａ）は、半導体装置１の側面（切断面）２３を示し、その側面２３からは、若干、切断時にだれるが、幅Ｗ３、厚みＴ１の位置精度確認マーク２２のエリア３６が露出する。この場合には、スクライブ領域Ｗ２（図３（Ａ）参照）のセンター及びその周囲にてスクライブが行われ、良品と判定される。
【００４２】
次に、図４（Ｂ）では、図４（Ａ）の場合よりもスクライブ領域Ｗ２のセンターから少し素子形成領域Ｗ１（図３（Ａ）参照）側にずれた領域をスクライブした場合を示す。具体的には、側面２３からは、若干、切断時にだれるが、幅Ｗ３×２、厚みＴ１のエリア３５、３６が露出する。この場合には、スクライブ領域Ｗ２内の適した範囲にてスクライブが行われ、良品と判定される。
【００４３】
次に、図４（Ｃ）では、図４（Ｂ）の場合よりもスクライブ領域Ｗ２のセンターから少し素子形成領域Ｗ１（図３（Ａ）参照）側にずれた領域をスクライブした場合を示す。具体的には、側面２３からは、若干、切断時にだれるが、幅Ｗ３×３、厚みＴ１のエリア３４〜３６が露出する。この場合には、スクライブ領域Ｗ２内の適した範囲にてスクライブが行われ、良品と判定される。
【００４４】
次に、図４（Ｄ）では、シールリング層５が配置された素子形成領域Ｗ１上をスクライブした場合を示す。具体的には、側面２３からは、若干、切断時にだれるが、幅Ｗ３×４、厚みＴ１のエリア３３〜３６が露出する。更に、エリア３３〜３６の下方には、側面２３からシールリング層５も露出する。この場合には、先ず、側面２３から露出するシールリング層５は湿気により腐食し易くなる。更に、シールリング層５とシールド層８の界面から半導体装置１内へ湿気が入り込み、配線層４（図１（Ａ）参照）やＣｕ配線層１３（図１（Ａ）参照）等を腐食させる。つまり、側面２３からシールリング層５が露出することで、製品品質が劣化するため、不良品と判定される。尚、位置精度確認マーク２２とシールリング層５とは必ずしも関連付ける必要はなく、例えば、切断面からエリア３３が露出した場合には不良品として判定する場合でも良い。
【００４５】
尚、本実施の形態では、ＷＬＰ構造の半導体装置について説明したがこの場合に限定するものではない。例えば、ＭＡＰ（Ｍｏｌｄ Ａｒｒａｙ Ｐａｃｋａｇｅ）構造においても、スクライブ領域に位置精度確認マーク２２を配置することで同様な効果を得ることができる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００４６】
次に、本発明の実施の形態である半導体装置の製造方法について、図５〜図１１を参照し説明する。図５〜図１１は、本実施の形態における半導体装置の製造方法を説明する断面図である。尚、本実施の形態では、図１（Ａ）に示す構造の製造方法を説明するため、同一の構成部材には同一の符番を付している。また、図１（Ｂ）に示す位置精度確認マークも形成されるが、図５〜図１１では、図１（Ａ）に示す断面にて説明を行う。
【００４７】
先ず、図５に示す如く、シリコン基板（ウエハ）２を準備し、シリコン基板２上に絶縁層３を形成する。尚、シリコン基板２（エピタキシャル層が形成されている場合には、エピタキシャル層も含む）には、拡散領域により半導体素子が形成される。また、絶縁層３としては、シリコン酸化膜、ＮＳＧ膜、ＢＰＳＧ膜等の少なくとも１層が選択される。
【００４８】
次に、絶縁層３上に配線層４を形成し、絶縁層３にシールリング層５を形成する。具体的には、シリコン基板２上に、例えば、スパッタリング法により、バリアメタル膜、金属膜及び反射防止膜を積層する。その後、前述したバリアメタル膜、金属膜及び反射防止膜をパターニングし、配線層４を形成する。また、スクライブ領域Ｗ２近傍の素子形成領域Ｗ１では、絶縁層３を貫通するスルーホール６の形成し、前述したバリアメタル膜、金属膜及び反射防止膜により埋設し、シールリング層５を形成する。
【００４９】
次に、絶縁層３上面にシールド層８を形成する。シールド層８としては、例えば、シリコン窒化膜を３０００〜１００００Å程度堆積する。その後、シリコン窒化膜をパターニングし、開口領域９を形成する。
【００５０】
次に、図６に示す如く、シールド層８上面に、例えば、スピンコート法により樹脂膜１０を形成する。材料としては、ＰＢＯ膜、ポリイミド樹脂膜等が用いられる。そして、樹脂膜１０をパターニングし、開口領域１１を形成する。
【００５１】
次に、樹脂膜１０上面に、例えば、スパッタリング法により、メッキ用金属層１２を形成する。前述したように、メッキ用金属層１２としてはＴｉ層とＣｕ層とを堆積する。その後、Ｃｕ配線層１３及び位置精度確認マーク２２（図示せず）の形成領域を除いた部分にフォトレジスト層（図示せず）を形成する。そして、フォトレジスト層をマスクとして用い、電解メッキ法によりＣｕ配線層１３及び位置精度確認マーク２２（図示せず）を形成する。その後、フォトレジスト層を取り除き、Ｃｕ配線層１３及び位置精度確認マーク２２（図示せず）をマスクとして用い、ウエットエッチングによりメッキ用金属層１２を選択的に除去する。この電解メッキ法を行う際には、図３（Ａ）に示すように、スクライブ領域Ｗ２に配置された給電線３０、３１を利用して、半導体ウエハに配置された複数のＣｕ配線層１３や位置精度確認マーク２２（図示せず）が同じ工程にて形成される。
【００５２】
次に、図７に示す如く、樹脂膜１０上面に、例えば、スピンコート法により、樹脂膜１４を形成する。材料としては、ＰＢＯ膜、ポリイミド樹脂膜等が用いられる。そして、樹脂膜１４をパターニングし、開口領域１５を形成する。そして、給電線３０、３１（図３（Ａ）参照）を利用することで、樹脂膜１４をマスクとして用い、開口領域１５から露出するＣｕ配線層１３上にＣｕメッキ層１６を形成する。つまり、Ｃｕメッキ層１６を形成する際、既存の給電線３０、３１を利用することで、新たにＣｕメッキ層１６を形成するための給電線を形成する必要がなく、マスク枚数等の材料コストも抑え、製造コストを低減できる。そして、Ｃｕ配線層１３とＣｕメッキ層１６とは、電解メッキ法により形成され、両者間の密着性が向上し、膜厚が厚くなることで、前述したように実装信頼性に優れた構造を実現できる。
【００５３】
更に、既存の給電線３０、３１を利用し、Ｃｕメッキ層１６を形成することで、バンプ電極１８形成用の開口領域１５に対してマスクずれなく、位置精度良くＣｕメッキ層１６が形成される。前述したように、確実にバンプ電極１８下面のＣｕメッキ領域２６（図２（Ｂ）参照）の膜厚を厚くでき、その膜厚により熱応力に対抗し、バンプ電極１８が断線等することを防止し、バンプ電極１８が実装基板から離脱することを防止できる。
【００５４】
その後、無電解メッキ法により、Ｃｕメッキ層１６上面に、Ｎｉ、Ｐｄ、Ａｕ等のバンプ電極１８形成用の無電解メッキ層１７を形成する。
【００５５】
次に、図８に示す如く、無電解メッキ層１７上面に半田をスクリーン印刷した後、リフローすることでバンプ電極１８を形成する。そして、例えば、粘着シート３７の周囲をステンレス製のリング状の金属枠（図示せず）で固定し、シリコン基板２（半導体ウエハ）側を粘着シート３７上面に貼り付け、その金属枠をスクライブ装置へ設置する。そして、シリコン基板２のスクライブ領域Ｗ２を位置認識した後、スクライブブレード３８を用いスクライブ領域Ｗ２を切削し、シリコン基板２を貫通しない溝３９を形成する。このとき、溝３９の深さは、次工程のバックグラインド工程にてシリコン基板２が個片化される程度である。その後、スクライブ装置から金属枠を取り外し、粘着シート３７からシリコン基板２を剥離する。尚、このスクライブ工程にて、スクライブ領域Ｗ２に配置された給電線３０、３１（図３（Ａ）参照）が除去され、半導体装置１の側面（切断面）からは位置精度確認マーク２２（図１（Ｂ）参照）が露出する。
【００５６】
次に、図９に示す如く、粘着シート４０の周囲を金属枠（図示せず）で固定し、バンプ電極１８が配置された樹脂膜１４側を粘着シート４０上面に貼り付け、その金属枠をバックグラインド装置のテーブル４１上へ設置する。そして、シリコン基板２（半導体ウエハ）裏面側に処理水を供給しながら、バックグラインド用砥石４２を回転させ、シリコン基板２裏面側を研磨する。そして、シリコン基板２が所望の膜厚になるまで研磨し、溝３９の形成領域までシリコン基板２を研磨することで、個々の半導体装置１へと個片化される。その後、バックグラインド装置から金属枠を取り外し、シリコン基板２等に付着した水を除去する。
【００５７】
次に、図１０に示す如く、ＰＥＴ等の基材４３上に、例えば、紫外線（ＵＶ）硬化型接着材により保護シート１９が貼り合わされたシート４４を準備する。そして、例えば、シート４４の周囲をステンレス製のリング状の金属枠（図示せず）で固定し、シリコン基板２（半導体ウエハ）側を保護シート１９上面に熱圧着により貼り付ける。そして、樹脂層１４側に貼り付けられた粘着シート４０（図９参照）を剥がし、その金属枠をスクライブ装置へ設置する。その後、シリコン基板２のスクライブ領域Ｗ２を位置認識し、溝３９から露出する保護シート１９と基材４３の一部をスクライブブレード４５にて切断する。このとき、スクライブブレード４５の刃幅は、溝３７形成時のスクライブブレード３８（図８参照）よりも狭いため、丸印４６にて示すように、保護シート１９は、個片化されたシリコン基板２の面積よりも大きく切断される。尚、基材４３は、その一部分のみが切断されることで、シート４４としては金属枠内に支持され、個片化された半導体装置１はシート４４上に維持される。
【００５８】
次に、図１１に示す如く、シート４４上維持された半導体装置１の樹脂層１４側を吸着コレット４７にて吸引した状態にて、シート４４の基材４３側からＵＶを照射し、基材４３と保護シート１９との剥離を促進させる。その結果、半導体装置１のシリコン基板２の裏面側には保護シート１９が貼り合わせられた状態にて、シート４４上から半導体装置１を剥離する。このとき、保護シート１９は張力を受けた状態にて金属枠に支持されていたため、基材４３から剥離することで保護シート１９の外周端部側は、シリコン基板２の側面２０へと貼り付く。前述したように、丸印２１にて示すシリコン基板２の端部は、保護シート１９にて被覆され、後工程にてチッピングすることが防止される。尚、シート４２上から半導体装置１を剥離した後、保護シート１９に熱処理を加えることで、シリコン基板２の側面と保護シート１９との密着性を向上させる場合でも良い。
【００５９】
最後に、図４（Ａ）〜（Ｄ）を用いて前述したように、個片化された半導体装置１の側面（切断面）に露出する位置精度確認マーク２２によりスクライブ領域の検査を行い、良品と判定された半導体装置１をパッケージングし、納品する。そして、図２（Ａ）に示すように、半導体装置１は、実装基板２４の導電パターン２５上へ固着されるが、ダイボンド時やワイヤーボンディング時等に保護シート１９が緩衝材として機能することで、シリコン基板２のチッピングを防止できる。
【００６０】
尚、本実施の形態では、保護シート１９が、シリコン基板２の側面２０の一部まで被覆する場合について説明したが、この場合に限定するものではない。例えば、保護シート１９は、少なくともシリコン基板２の外周端部を覆っていればよく、保護シート１９とシリコン基板２の側面２０とは必ずしも接着されている必要はない。
【００６１】
また、Ｃｕメッキ層１６上面に無電解メッキ法によりＮｉ、Ｐｄ、Ａｕ等の無電解メッキ層１７を形成する場合について説明したが、この場合に限定するものではない。例えば、給電線３０、３１を利用し、樹脂膜１４をマスクとして用い電解メッキ法により、バンプ電極形成用のメッキ層をＣｕメッキ層１６上面に形成する場合でも良い。
【００６２】
また、位置精度確認マーク２２は、Ｃｕ配線層１３と同一工程にて形成される場合について説明したが、この場合に限定するものではない。例えば、位置精度確認マーク２２は、Ｃｕメッキ層１６と同一工程にて形成されることで、位置精度確認マーク２２の厚みＴ１を確認することで、Ｃｕメッキ層１６の膜厚を検査することもできる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【符号の説明】
【００６３】
１ 半導体装置
１３ Ｃｕ配線層
１５ 開口領域
１６ Ｃｕメッキ層
１８ バンプ電極
１９ 保護シート
２２ 位置精度確認マーク
【特許請求の範囲】
【請求項１】
少なくとも半導体基板の一主面側が樹脂層により被覆され、前記半導体基板の一主面と他の主面の間に位置する側面がスクライブ面となり、前記樹脂層表面にはバンプ電極が形成される半導体装置において、
前記半導体基板の他の主面側及び少なくとも前記他の主面側と連続する前記半導体基板の側面の一部は、保護シートにより被覆されることを特徴とする半導体装置。
【請求項２】
前記保護シートから露出する前記スクライブ面には、前記半導体基板の一部及び前記樹脂層の他に前記スクライブ面の位置精度を確認する位置精度確認マークが露出することを特徴とする請求項１に記載の半導体装置。
【請求項３】
複数の素子形成領域を有し、前記素子形成領域毎にその周囲がスクライブ領域にて囲まれる半導体基板に半導体素子を形成し、前記半導体基板の一主面上に前記半導体素子と電気的に接続する配線層を形成する工程と、
前記半導体基板の一主面上に前記配線層を被覆する樹脂層を形成し、前記配線層上の前記樹脂層に開口領域を形成した後、前記開口領域から露出する前記配線層上にバンプ電極を形成する工程と、
第１のスクライブ幅を有するスクライブブレードにより前記素子形成領域毎に前記半導体基板を個片化し、前記半導体基板の他の主面側に保護テープを貼り合わせ、前記第１のスクライブ幅よりも狭い第２のスクライブ幅を有するスクライブブレードにより前記保護テープを前記素子形成領域毎に切断し、前記素子形成領域毎に前記保護シートが貼り合わせられた半導体装置を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項４】
前記半導体基板の他の主面側に貼り合わせられた保護テープを吸引し、前記半導体装置の前記バンプ電極を実装基板の導電パターン上に固着させる工程とを有することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記保護テープは前記半導体基板よりも広いシート材上に貼り合わせられ、前記第２のスクライブ幅を有するスクライブブレードでは、前記保護シートを切断する際に前記シート材の一部を切断し、
前記保護シートと前記シート材とを剥離し、前記半導体装置に前記保護シートを貼り合わせることを特徴とする請求項３または請求項４に記載の半導体装置の製造方法。
【請求項６】
前記半導体基板上に前記素子形成領域から前記スクライブ領域へと位置精度確認マークを形成する工程と、
前記半導体基板のスクライブ領域を前記第１のスクライブ幅を有するスクライブブレードにより切断し、前記個片化された半導体装置のスクライブ面に露出した前記位置精度確認マークを確認し、前記半導体装置のスクライブ面の適否を判定する工程とを有することを特徴とする請求項３から請求項５のいずれか１項に記載の半導体装置の製造方法。
【請求項１】
少なくとも半導体基板の一主面側が樹脂層により被覆され、前記半導体基板の一主面と他の主面の間に位置する側面がスクライブ面となり、前記樹脂層表面にはバンプ電極が形成される半導体装置において、
前記半導体基板の他の主面側及び少なくとも前記他の主面側と連続する前記半導体基板の側面の一部は、保護シートにより被覆されることを特徴とする半導体装置。
【請求項２】
前記保護シートから露出する前記スクライブ面には、前記半導体基板の一部及び前記樹脂層の他に前記スクライブ面の位置精度を確認する位置精度確認マークが露出することを特徴とする請求項１に記載の半導体装置。
【請求項３】
複数の素子形成領域を有し、前記素子形成領域毎にその周囲がスクライブ領域にて囲まれる半導体基板に半導体素子を形成し、前記半導体基板の一主面上に前記半導体素子と電気的に接続する配線層を形成する工程と、
前記半導体基板の一主面上に前記配線層を被覆する樹脂層を形成し、前記配線層上の前記樹脂層に開口領域を形成した後、前記開口領域から露出する前記配線層上にバンプ電極を形成する工程と、
第１のスクライブ幅を有するスクライブブレードにより前記素子形成領域毎に前記半導体基板を個片化し、前記半導体基板の他の主面側に保護テープを貼り合わせ、前記第１のスクライブ幅よりも狭い第２のスクライブ幅を有するスクライブブレードにより前記保護テープを前記素子形成領域毎に切断し、前記素子形成領域毎に前記保護シートが貼り合わせられた半導体装置を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項４】
前記半導体基板の他の主面側に貼り合わせられた保護テープを吸引し、前記半導体装置の前記バンプ電極を実装基板の導電パターン上に固着させる工程とを有することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記保護テープは前記半導体基板よりも広いシート材上に貼り合わせられ、前記第２のスクライブ幅を有するスクライブブレードでは、前記保護シートを切断する際に前記シート材の一部を切断し、
前記保護シートと前記シート材とを剥離し、前記半導体装置に前記保護シートを貼り合わせることを特徴とする請求項３または請求項４に記載の半導体装置の製造方法。
【請求項６】
前記半導体基板上に前記素子形成領域から前記スクライブ領域へと位置精度確認マークを形成する工程と、
前記半導体基板のスクライブ領域を前記第１のスクライブ幅を有するスクライブブレードにより切断し、前記個片化された半導体装置のスクライブ面に露出した前記位置精度確認マークを確認し、前記半導体装置のスクライブ面の適否を判定する工程とを有することを特徴とする請求項３から請求項５のいずれか１項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１１−３５１４０（Ｐ２０１１−３５１４０Ａ）
【公開日】平成２３年２月１７日（２０１１．２．１７）
【国際特許分類】
【出願番号】特願２００９−１７９５４１（Ｐ２００９−１７９５４１）
【出願日】平成２１年７月３１日（２００９．７．３１）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【出願人】（５０６２２７８８４）三洋半導体株式会社 (1,155)
【Ｆターム（参考）】
【公開日】平成２３年２月１７日（２０１１．２．１７）
【国際特許分類】
【出願日】平成２１年７月３１日（２００９．７．３１）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【出願人】（５０６２２７８８４）三洋半導体株式会社 (1,155)
【Ｆターム（参考）】
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