半導体装置及びその製造方法
【課題】ウエハから複数の半導体装置を分離形成する際に、微小なクラック、微小なチッピング及び微小な応力の発生まで回避できるようにする。
【解決手段】ウエハ１００におけるスクライブライン領域１０１に第１の溝１０２を形成した後、第１の溝１０２に、ウエハ構成材料とは異なる材料を充填して充填部１０３を形成する。ウエハ１００上に形成した配線層１０４を覆うように保持部材１０６を貼付した後、ウエハ裏面側を研磨し、充填部１０３の端部を露出させる。その後、充填部１０３を除去した後、配線層１０４を貫通すると共に第１の溝１０２と接続する第２の溝１０７を形成する。保持部材１０６を剥離して個片の半導体装置１１０を得る。
【解決手段】ウエハ１００におけるスクライブライン領域１０１に第１の溝１０２を形成した後、第１の溝１０２に、ウエハ構成材料とは異なる材料を充填して充填部１０３を形成する。ウエハ１００上に形成した配線層１０４を覆うように保持部材１０６を貼付した後、ウエハ裏面側を研磨し、充填部１０３の端部を露出させる。その後、充填部１０３を除去した後、配線層１０４を貫通すると共に第１の溝１０２と接続する第２の溝１０７を形成する。保持部材１０６を剥離して個片の半導体装置１１０を得る。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板側面がほぼ平坦な切断面である半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
電子機器の小型化、薄型化が進むなかで、電子機器に使用される半導体装置に対してもより一層の薄型化が要求されていると共に、複数の半導体装置を積層して一つのパッケージに収容した積層型半導体装置の開発が進められている。具体的には、従来の半導体装置の厚さは２００〜２５０μｍ程度であったが、最近では５０μｍ程度の厚さの半導体装置が作製されるようになっており、さらなる薄型化も進められている。
【０００３】
一般に、半導体装置は、シリコンウエハの表面（回路形成面）上に複数個まとめて形成される。回路形成面に複数個の半導体装置が形成されたウエハは、まずバックグラインディング工程にかけられる。バックグラインディング工程では、ウエハに形成された回路形成面の反対面（裏面）を研磨することにより、ウエハの厚さを減少させる。ウエハの厚さが所定の厚さまで薄くなった後、ウエハはメカニカルダイシング工程にかけられ、所定形状の半導体装置に分離される。メカニカルダイシング工程では、ウエハはスクライブラインに沿ってダイシングソーにより切削されて、個々の半導体装置に分離される。
【０００４】
しかしながら、メカニカルダイシング工程では、ウエハはその厚さ方向にダイシングソーによって削られるため、その切断面には約０．１μｍの高低差を持つ凹凸が発生する。この凹凸が起点となって、半導体装置の基板側部に微小なクラック又はチッピングが発生したり、半導体装置に対して過大な応力が発生したりする。
【０００５】
この問題を解決するために、従来、複数個の半導体装置が形成されたウエハの表面側からウエハの厚さの途中までエッチングを行うことによってハーフカットを形成する工程と、その後、ウエハの表面側にテープ材を貼付した後、ウエハの裏面側を機械的に研磨する工程と、 その後、さらにエッチング又は化学的機械的研磨によりウエハを薄くして個々の半導体装置に分離する分離工程とを有する技術が提案されている（例えば特許文献１参照）。
【０００６】
以下、従来の半導体装置の製造方法について、図１１（ａ）〜（ｆ）を参照しながら説明する。
【０００７】
まず、図１１（ａ）に示すように、その表面２ａに複数の半導体装置１２（図１１（ｆ）参照）が形成されたウエハ２を用意する。次に、図１１（ｂ）に示すように、ウエハ２の表面２ａ上に、各半導体装置を個々に分離する位置（以下、この分離位置をスクライブラインと称する）が開口されたレジスト層８を形成する。次に、図１１（ｃ）に示すように、ウエハ２上に露出するスクライブラインに対してエッチングを実施することにより、ハーフカット３を形成する。続いて、アッシングによりレジスト層８を除去する。
【０００８】
次に、図１１（ｄ）に示すように、ウエハ２の上下を逆転し、ウエハ２の表面２ａ側の全体にバックグラインドテープ４を貼付すると共に、ウエハ２の裏面２ｂ側の全体を露出させる。次に、図１１（ｅ）に示すように、ウエハ２の裏面２ｂに対して機械的研磨処理工程を実施する。ウエハ２の初期厚さは通常７５０μｍ程度であるが、ウエハ２の裏面２ｂ側を研磨する（以下、この機械的研磨処理をバックグラインドと称する）ことにより、ウエハ２つまり各半導体装置は例えば２０〜１５０μｍ程度の厚さまで薄型化される。このとき、バックグラインドテープ４は回路形成面を保護する。このバックグラインドでは、ウエハ２の厚さを半導体装置の最終の厚さ（所望の厚さ）までは研磨せず、所望の厚さよりも例えば１０〜５０μｍだけ大きい厚さ（ｈ）でバックグラインドを止める。これにより、各半導体装置はウエハ２の残部５により繋がった状態となる。続いて、ウエハ２つまり各半導体装置を所望の厚さまでエッチングする。これにより、残部５が除去されて、図１１（ｆ）に示すように、ウエハ２は個々の半導体装置１２に分離される。
【０００９】
以上のような処理工程を行うことにより、メカニカルダイシングに比べて低ダメージで半導体装置を個々に分離することができる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００３−１７９００５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、ウエハの表面側からスクライブラインにハーフカットを形成する従来の手法では、スクライブライン内の重ね合わせパターン、寸法管理パターン又は電気特性測定パターン等（以下、スクライブライン内に形成された前述の各パターンをスクライブアクセサリと称する）を完全には除去できない。このため、現実には各ハーフカットの深さがばらついてしまい、その結果、従来例の図１１（ｆ）に示す裏面エッチング後においてもウエハを滑らかに切断できないので、個々の半導体装置の基板側部に微小クラック又は微小チッピング等が発生する。
【００１２】
さらに、ウエハの表面側からスクライブラインにハーフカットを形成する従来の手法では、ハーフカット内を中空にした状態で裏面研磨及び裏面エッチングを行うため、ハーフカット部が露出する直前において、ウエハに局所的ストレスがかかってしまうので、クラックが発生する。
【００１３】
前記に鑑み、本発明は、メカニカルダイシングに起因するクラック、チッピング及び過大な応力を回避できるだけではなく、ウエハの表面側からスクライブラインにハーフカットを形成する従来技術でも生じてしまうような微小なクラック、微小なチッピング及び微小な応力をも回避できる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
前記の目的を達成するために、本発明に係る第１の半導体装置の製造方法は、少なくとも１つの半導体素子を有する第１の半導体装置を複数搭載したウエハを用意する工程（ａ）と、前記ウエハにおける隣接する前記第１の半導体装置間を分離するスクライブライン領域に第１の溝を形成する工程（ｂ）と、前記第１の溝に、前記ウエハの構成材料とは異なる材料を充填して充填部を形成する工程（ｃ）と、前記充填部上を含む前記ウエハ上に配線層を形成する工程（ｄ）と、前記配線層を覆うように前記ウエハに保持部材を貼付する工程（ｅ）と、前記ウエハにおける前記保持部材が貼付されていない裏面側を研磨し、前記充填部の端部を露出させる工程（ｆ）と、前記工程（ｆ）の後、前記ウエハの前記裏面側から前記充填部を除去し、前記第１の溝内に前記配線層の一部を露出させる工程（ｇ）と、前記工程（ｇ）の後、前記配線層を貫通すると共に前記第１の溝と接続する第２の溝を形成する工程（ｈ）と、前記工程（ｈ）の後、前記保持部材を剥離して前記複数の第１の半導体装置のそれぞれを個片に分離する工程（ｉ）とを備えている。
【００１５】
本発明に係る第１の半導体装置の製造方法において、前記工程（ｂ）は、前記ウエハにおける前記第１の半導体装置が形成された領域に、少なくとも１つの貫通ビア形成用ホールを形成する工程を含み、前記工程（ｃ）は、前記貫通ビア形成用ホール内に前記材料を充填して貫通ビアを形成する工程を含み、前記工程（ｆ）は、前記貫通ビアの端部を露出させる工程を含んでいてもよい。この場合、前記工程（ｆ）と前記工程（ｇ）との間に、前記工程（ｆ）で露出させた前記貫通ビアの端部に第２の半導体装置を接続することにより、前記貫通ビアを介して前記第１の半導体装置と前記第２の半導体装置とを電気的に接続する工程（ｊ）と、前記充填部の端部を露出させたまま、前記貫通ビアと前記第２の半導体装置との接続部を含む前記第２の半導体装置の周囲を保護膜によって被覆する工程（ｋ）とをさらに備えていてもよい。また、前記工程（ｈ）と前記工程（ｉ）との間に、前記保護膜を除去する工程（ｌ）をさらに備えていてもよい。
【００１６】
本発明に係る第２の半導体装置の製造方法は、少なくとも１つの半導体素子を有する第１の半導体装置を複数搭載したウエハを用意する工程（ａ）と、前記ウエハ上に配線層を形成する工程（ｂ）と、前記配線層を覆うように前記ウエハに保持部材を貼付する工程（ｃ）と、前記ウエハにおける前記保持部材が貼付されていない裏面側を研磨し、前記ウエハを薄くする工程（ｄ）と、前記工程（ｄ）の後、前記ウエハにおける隣接する前記第１の半導体装置間を分離するスクライブライン領域に、前記ウエハの前記裏面側から前記配線層に達する第１の溝を形成すると共に、前記ウエハにおける前記第１の半導体装置が形成された領域に、前記ウエハの前記裏面側から前記配線層に達する少なくとも１つの貫通ビア形成用ホールを形成する工程（ｅ）と、前記第１の溝及び貫通ビア形成用ホールにそれぞれ、前記ウエハの構成材料とは異なる材料を充填して充填部及び貫通ビアを形成する工程（ｆ）と、前記ウエハの前記裏面側から前記充填部を除去し、前記第１の溝内に前記配線層の一部を露出させる工程（ｇ）と、前記工程（ｇ）の後、前記配線層を貫通すると共に前記第１の溝と接続する第２の溝を形成する工程（ｈ）と、前記工程（ｈ）の後、前記保持部材を剥離して前記複数の第１の半導体装置のそれぞれを個片に分離する工程（ｉ）とを備えている。
【００１７】
本発明に係る第２の半導体装置の製造方法において、前記工程（ｆ）と前記工程（ｇ）との間に、前記ウエハの前記裏面側を研磨し、前記充填部及び前記貫通ビアのそれぞれの端部をさらに露出させる工程（ｊ）と、前記工程（ｊ）で露出させた前記貫通ビアの端部に第２の半導体装置を接続することにより、前記貫通ビアを介して前記第１の半導体装置と前記第２の半導体装置とを電気的に接続する工程（ｋ）と、前記充填部の端部を露出させたまま、前記貫通ビアと前記第２の半導体装置との接続部を含む前記第２の半導体装置の周囲を保護膜によって被覆する工程（ｌ）とをさらに備えていてもよい。この場合、前記工程（ｈ）と前記工程（ｉ）との間に、前記保護膜を除去する工程（ｍ）をさらに備えていてもよい。
【００１８】
本発明に係る第１又は第２の半導体装置の製造方法において、前記第１の溝は、前記スクライブライン領域における幅方向の両端部にそれぞれ、前記スクライブライン領域の長さ方向に延伸するように形成されてもよい。
【００１９】
本発明に係る第１又は第２の半導体装置の製造方法において、前記第１の溝の側壁面における凹凸の高低差は０．０５μｍ以下であってもよい。
【００２０】
本発明に係る第１又は第２の半導体装置の製造方法において、前記材料は、Ｃｕを含む導電性材料であってもよい。
【００２１】
本発明に係る第１又は第２の半導体装置の製造方法において、前記充填部は、前記第１の溝の壁面上に酸化シリコン膜及びバリア膜を順次形成した後に前記材料を前記第１の溝に充填することにより形成されてもよい。
【００２２】
本発明に係る半導体装置は、少なくとも１つの半導体素子が形成された基板と、前記基板上に形成された配線層とを備え、前記基板の側面における凹凸の高低差は０．０５μｍ以下である。
【００２３】
本発明に係る半導体装置において、前記基板を貫通する貫通ビアをさらに備えていてもよい。この場合、前記基板における前記配線層が形成されていない裏面側に前記貫通ビアの端部が露出しており、前記貫通ビアの前記端部に他の半導体装置が接続されていてもよい。
【発明の効果】
【００２４】
本発明によると、メカニカルダイシングに起因するクラック、チッピング及び過大な応力が半導体装置に生じることを回避できるだけではなく、さらに微小なクラック、微小なチッピング及び微小な応力が半導体装置に生じることをも回避できる。従って、高信頼性を持つ半導体装置を高歩留まりで提供することができる。
【図面の簡単な説明】
【００２５】
【図１】図１（ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図２】図２（ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図３】図３（ａ）〜（ｄ）は、第１の実施形態の第１変形例に係る半導体装置の製造方法の各工程を示す断面図である。
【図４】図４（ａ）〜（ｄ）は、第１の実施形態の第１変形例に係る半導体装置の製造方法の各工程を示す断面図である。
【図５】図５（ａ）〜（ｄ）は、第１の実施形態の第２変形例に係る半導体装置の製造方法の各工程を示す断面図である。
【図６】図６（ａ）〜（ｄ）は、第１の実施形態の第２変形例に係る半導体装置の製造方法の各工程を示す断面図である。
【図７】図７（ａ）〜（ｃ）は、第１の実施形態の第２変形例に係る半導体装置の製造方法の各工程を示す断面図である。
【図８】図８（ａ）〜（ｄ）は、第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図９】図９（ａ）〜（ｃ）は、第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１０】図１０（ａ）〜（ｃ）は、第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１１】図１１（ａ）〜（ｆ）は、従来の半導体装置の製造方法の各工程を示す断面図である。
【発明を実施するための形態】
【００２６】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００２７】
図１（ａ）〜（ｄ）及び図２（ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００２８】
まず、図１（ａ）に示すように、表面に複数の半導体素子（図示省略）が集積して形成された半導体装置を複数搭載した、例えばシリコンよりなるウエハ１００を用意する。続いて、ウエハ１００の表面１００ａ側における各スクライブライン領域１０１の幅方向の両端部に、ドライエッチング手法を用いて、例えば幅５μｍ、深さ５０μｍの第１の溝１０２を形成する。第１の溝１０２は、スクライブライン領域１０１の長さ方向に延伸している。ここで、第１の溝１０２の側壁面における凹凸の高低差は０．０５μｍ以下である。
【００２９】
次に、図１（ｂ）に示すように、第１の溝１０２に例えばＣｕを埋め込むことにより、充填部１０３を形成する。尚、第１の溝１０２の幅はスクライブライン１０１の幅である例えば６０μｍから８０μｍまでの範囲で任意に設定することが可能であるが、第１の溝１０２の幅を広げると、Ｃｕの埋め込み時間が長くなるため、コストの観点からは第１の溝１０２の幅を小さくしておくことが適切である。
【００３０】
次に、図１（ｃ）に示すように、充填部１０３上を含むウエハ１００の表面１００ａ上に、多層構造の配線１０５を有する絶縁膜（以下、多層配線層と称する）１０４を形成する。ここで、充填部１０３上に位置する部分の多層配線層１０４中には、充填部１０３と接続するように配線１０５が壁状に積層されている。このような構造は、下側の配線層と上側の配線層とを接続するビアホールの形成と同時に充填部１０３上に位置する部分に溝を形成し、当該溝及びビアホールに配線材料を埋め込む工程を、各配線層において繰り返し行うことによって形成することができる。尚、多層配線層１０４における充填部１０３上に位置する部分が絶縁膜であってもよい。
【００３１】
次に、図１（ｄ）に示すように、多層配線層１０４を覆うようにウエハ１００の表面１００ａ側の全体に亘って、例えば厚さ７５０μｍ程度の単結晶シリコンからなるキャリア（保持部材）１０６を貼付する。
【００３２】
次に、図２（ａ）に示すように、ウエハ１００の裏面１００ｂ側を充填部１０３が露出するまで研磨する。具体的には、初期厚さ約７５０μｍのウエハ１００を厚さ約５０μｍになるまで研磨し、充填部１０３の先端部を研磨後のウエハ１００の裏面１００ｂから約０．０５μｍ突き出させる。
【００３３】
次に、図２（ｂ）に示すように、ウエハ１００の裏面１００ｂ側から充填部１０３をウェットエッチングにより除去する。これにより、第１の溝１０２内に多層配線層１０４の一部が露出する。
【００３４】
次に、図２（ｃ）に示すように、ウエハ１００の裏面１００ｂ側から、第１の溝１０２内に露出した多層配線層１０４に対してウェットエッチングを行うことにより、多層配線層１０４を貫通すると共に第１の溝１０２と接続する第２の溝１０７を形成する。これによって、多層配線層１０４を含む各半導体装置はキャリア１０６を介してつながっているものの、実質的には個々に分離された状態となる。
【００３５】
最後に、図２（ｄ）に示すように、キャリア１０６を剥離除去することにより、ウエハ１００が分割されてなる基板１０８上に多層配線層１０４が設けられた個片の半導体装置１１０を分離して得ることができる。
【００３６】
以上のように、本実施形態の製造方法によると、メカニカルダイシングを用いる場合と比べて、半導体装置１１０を低ダメージで分離して得ることができる。これにより、メカニカルダイシングに起因するクラック、チッピング及び過大な応力の回避が可能となる。
【００３７】
また、本実施形態の製造方法によると、リソグラフィーとドライエッチングとによりウエハ１００を切断することができる。さらに、スクライブライン領域１０１の幅方向の両端部のみをエッチングすることにより、スクライブライン領域１０１内に形成されたスクライブアクセサリの影響による不均一エッチングを回避できるため、半導体装置１１０の側面つまり基板１０８の側面における凹凸の高低差を０．０５μｍ以下に抑えることができる。一方、ウエハの表面側からスクライブラインにハーフカットを形成する従来例では、ハーフカット形成時にスクライブアクセサリがマスクとなってエッチングが不均一となったり、又はエッチング残渣が発生したりする等の不具合が発生する結果、チップ側面の凹凸の高低差を０．０５μｍ以下に抑えることはできない。
【００３８】
また、本実施形態の製造方法によると、ウエハ１００を切断するための第１の溝１０２内に例えばＣｕを埋め込んだ状態でウエハ１００の裏面研磨を行うため、ウエハ１００に局所的ストレスがかかることがない。
【００３９】
このように、本実施形態の製造方法においては、半導体装置１１０の側面における凹凸の高低差を０．０５μｍ以下に抑えることができると共にウエハ切断時に局所的ストレスがかかることがないので、前述の従来例で生じてしまうような微小なクラック、微小なチッピング及び微小な応力をも回避できる。従って、高信頼性を持つ半導体装置１１０を高歩留まりで提供することができる。
【００４０】
尚、本実施形態の図２（ｂ）に示す充填部１０３の除去工程及び図２（ｃ）に示す第２の溝１０７の形成工程において、ウェットエッチングを用いたが、これに代えて、ドライエッチングを用いてもよい。
【００４１】
また、本実施形態において、第１の溝１０２に埋め込む材料として導電性材料のＣｕを用いたが、これに限られず、ウエハ１００の構成材料（本実施形態ではシリコン）とは異なる材料、好ましくは、シリコンに対するエッチング選択比が大きい材料、例えば、Ｃｕを主成分とする合金材料、Ｗ若しくはＡｌなどを含む他の導電性材料、又はポリイミドなどの絶縁性材料等を用いてもよい。
【００４２】
また、本実施形態において、ウエハ１００の保持部材として単結晶シリコンからなるキャリア１０６を用いたが、ウエハ１００の保持部材がこれに限定されないことは言うまでもない。
【００４３】
（第１の実施形態の第１変形例）
以下、本発明の第１の実施形態の第１変形例に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００４４】
図３（ａ）〜（ｄ）及び図４（ａ）〜（ｄ）は、本変形例に係る半導体装置の製造方法の各工程を示す断面図である。
【００４５】
まず、図３（ａ）に示すように、表面に複数の半導体素子（図示省略）が集積して形成された半導体装置を複数搭載した、例えばシリコンよりなるウエハ１００を用意する。続いて、ウエハ１００の表面１００ａ側における前述の半導体装置が形成された領域に、ドライエッチング手法を用いて、例えば直径５μｍ、深さ５０μｍの貫通ビア形成用ホール１１１を形成する。このとき、同時に、ウエハ１００の表面１００ａ側における各スクライブライン領域１０１の幅方向の両端部に、ドライエッチング手法を用いて、例えば幅５μｍ、深さ５０μｍの第１の溝１０２を形成する。第１の溝１０２は、スクライブライン領域１０１の長さ方向に延伸している。ここで、第１の溝１０２の側壁面における凹凸の高低差は０．０５μｍ以下である。
【００４６】
次に、図３（ｂ）に示すように、貫通ビア形成用ホール１１１及び第１の溝１０２に例えばＣｕを埋め込みことにより、貫通ビア１１２及び充填部１０３を形成する。ここで、貫通ビア１１２とウエハ１００（つまり基板）との電気的短絡を防止するために、Ｃｕの埋め込み前に、貫通ビア形成用ホール１１１及び第１の溝１０２のそれぞれの内壁面上に、例えば、厚さ０．１μｍの酸化シリコン膜と厚さ０．０５μｍの窒化タンタル膜とを順次形成し、その後、貫通ビア形成用ホール１１１内及び第１の溝１０２内にＣｕを埋め込む。尚、窒化タンタル膜は、Ｃｕの酸化シリコン膜中への拡散を防止するためのバリア膜として形成するが、バリア膜材料が窒化タンタル膜に限られないことは言うまでもない。また、第１の溝１０２の幅はスクライブライン１０１の幅である例えば６０μｍから８０μｍまでの範囲で任意に設定することが可能であるが、第１の溝１０２の幅を広げると、Ｃｕの埋め込み時間が長くなるため、コストの観点からは第１の溝１０２の幅を小さくしておくことが適切である。
【００４７】
次に、図３（ｃ）に示すように、貫通ビア１１２上及び充填部１０３上を含むウエハ１００の表面１００ａ上に、多層構造の配線１０５を有する絶縁膜（以下、多層配線層と称する）１０４を形成する。ここで、充填部１０３上に位置する部分の多層配線層１０４中には、充填部１０３と接続するように配線１０５が壁状に積層されている。このような構造は、下側の配線層と上側の配線層とを接続するビアホールの形成と同時に充填部１０３上に位置する部分に溝を形成し、当該溝及びビアホールに配線材料を埋め込む工程を、各配線層において繰り返し行うことによって形成することができる。尚、多層配線層１０４における充填部１０３上に位置する部分が絶縁膜であってもよい。
【００４８】
次に、図３（ｄ）に示すように、多層配線層１０４を覆うようにウエハ１００の表面１００ａ側の全体に亘って、例えば厚さ７５０μｍ程度の単結晶シリコンからなるキャリア（保持部材）１０６を貼付する。
【００４９】
次に、図４（ａ）に示すように、ウエハ１００の裏面１００ｂ側を貫通ビア１１２及び充填部１０３が露出するまで研磨する。具体的には、初期厚さ約７５０μｍのウエハ１００を厚さ約５０μｍになるまで研磨し、貫通ビア１１２及び充填部１０３のそれぞれの先端部を研磨後のウエハ１００の裏面１００ｂから約０．０５μｍ突き出させる。
【００５０】
次に、図４（ｂ）に示すように、ウエハ１００の裏面１００ｂ上に貫通ビア１１２を覆うレジスト膜１２１を形成した後、当該レジスト膜１２１をマスクとして、ウエハ１００の裏面１００ｂ側から充填部１０３をウェットエッチングにより除去する。これにより、第１の溝１０２内に多層配線層１０４の一部が露出する。
【００５１】
次に、図４（ｃ）に示すように、レジスト膜１２１をマスクとして、ウエハ１００の裏面１００ｂ側から、第１の溝１０２内に露出した多層配線層１０４に対してウェットエッチングを行うことにより、多層配線層１０４を貫通すると共に第１の溝１０２と接続する第２の溝１０７を形成する。これにより、多層配線層１０４を含む各半導体装置はキャリア１０６を介してつながっているものの、実質的には個々に分離された状態となる。
【００５２】
最後に、図４（ｄ）に示すように、レジスト膜１２１及びキャリア１０６を剥離除去することにより、ウエハ１００が分割されてなり且つ貫通ビア１１２を有する基板１０８上に多層配線層１０４が設けられた個片の半導体装置１１０を分離して得ることができる。
【００５３】
以上のように、本変形例の製造方法によると、メカニカルダイシングを用いる場合と比べて、半導体装置１１０を低ダメージで分離して得ることができる。これにより、メカニカルダイシングに起因するクラック、チッピング及び過大な応力の回避が可能となる。
【００５４】
また、本変形例の製造方法によると、リソグラフィーとドライエッチングとによりウエハ１００を切断することができる。さらに、スクライブライン領域１０１の幅方向の両端部のみをエッチングすることにより、スクライブライン領域１０１内に形成されたスクライブアクセサリの影響による不均一エッチングを回避できるため、半導体装置１１０の側面つまり基板１０８の側面における凹凸の高低差を０．０５μｍ以下に抑えることができる。一方、ウエハの表面側からスクライブラインにハーフカットを形成する従来例では、ハーフカット形成時にスクライブアクセサリがマスクとなってエッチングが不均一となったり、又はエッチング残渣が発生したりする等の不具合が発生する結果、チップ側面の凹凸の高低差を０．０５μｍ以下に抑えることはできない。
【００５５】
また、本変形例の製造方法によると、ウエハ１００を切断するための第１の溝１０２内に例えばＣｕを埋め込んだ状態でウエハ１００の裏面研磨を行うため、ウエハ１００に局所的ストレスがかかることがない。
【００５６】
このように、本変形例の製造方法においては、半導体装置１１０の側面における凹凸の高低差を０．０５μｍ以下に抑えることができると共にウエハ切断時に局所的ストレスがかかることがないので、前述の従来例で生じてしまうような微小なクラック、微小なチッピング及び微小な応力をも回避できる。従って、高信頼性を持つ半導体装置１１０を高歩留まりで提供することができる。
【００５７】
さらに、本変形例によると、半導体装置１１０の側面つまり基板１０８の側面が、貫通ビア１１２の形成時に形成した酸化シリコン膜によって被覆されているため、微小なクラック、微小なチッピング及び微小な応力の発生がさらに抑制されるため、信頼性をより一層向上させることができる。
【００５８】
尚、本変形例の図４（ｂ）に示す充填部１０３の除去工程及び図４（ｃ）に示す第２の溝１０７の形成工程において、ウェットエッチングを用いたが、これに代えて、ドライエッチングを用いてもよい。
【００５９】
また、本変形例において、貫通ビア形成用ホール１１１及び第１の溝１０２に埋め込む材料として導電性材料のＣｕを用いたが、これに限られず、ウエハ１００の構成材料（本変形例ではシリコン）とは異なる導電性材料、好ましくは、シリコンに対するエッチング選択比が大きい導電性材料、例えば、Ｃｕを主成分とする合金材料、又はＷ若しくはＡｌなどを含む他の導電性材料等を用いてもよい。
【００６０】
また、本変形例において、ウエハ１００の保持部材として単結晶シリコンからなるキャリア１０６を用いたが、ウエハ１００の保持部材がこれに限定されないことは言うまでもない。
【００６１】
（第１の実施形態の第２変形例）
以下、本発明の第１の実施形態の第２変形例に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００６２】
図５（ａ）〜（ｄ）、図６（ａ）〜（ｄ）及び図７（ａ）〜（ｃ）は、本変形例に係る半導体装置の製造方法の各工程を示す断面図である。
【００６３】
まず、図５（ａ）に示すように、表面に複数の半導体素子（図示省略）が集積して形成された半導体装置（以下、第１の半導体装置と称する）を複数搭載した、例えばシリコンよりなるウエハ１００を用意する。続いて、ウエハ１００の表面１００ａ側における前述の第１の半導体装置が形成された領域に、ドライエッチング手法を用いて、例えば直径５μｍ、深さ５０μｍの貫通ビア形成用ホール１１１を形成する。このとき、同時に、ウエハ１００の表面１００ａ側における各スクライブライン領域１０１の幅方向の両端部に、ドライエッチング手法を用いて、例えば幅５μｍ、深さ５０μｍの第１の溝１０２を形成する。第１の溝１０２は、スクライブライン領域１０１の長さ方向に延伸している。ここで、第１の溝１０２の側壁面における凹凸の高低差は０．０５μｍ以下である。
【００６４】
次に、図５（ｂ）に示すように、貫通ビア形成用ホール１１１及び第１の溝１０２に例えばＣｕを埋め込みことにより、貫通ビア１１２及び充填部１０３を形成する。ここで、貫通ビア１１２とウエハ１００（つまり基板）との電気的短絡を防止するために、Ｃｕの埋め込み前に、貫通ビア形成用ホール１１１及び第１の溝１０２のそれぞれの内壁面上に、例えば、厚さ０．１μｍの酸化シリコン膜と厚さ０．０５μｍの窒化タンタル膜とを順次形成し、その後、貫通ビア形成用ホール１１１内及び第１の溝１０２内にＣｕを埋め込む。尚、窒化タンタル膜は、Ｃｕの酸化シリコン膜中への拡散を防止するためのバリア膜として形成するが、バリア膜材料が窒化タンタル膜に限られないことは言うまでもない。また、第１の溝１０２の幅はスクライブライン１０１の幅である例えば６０μｍから８０μｍまでの範囲で任意に設定することが可能であるが、第１の溝１０２の幅を広げると、Ｃｕの埋め込み時間が長くなるため、コストの観点からは第１の溝１０２の幅を小さくしておくことが適切である。
【００６５】
次に、図５（ｃ）に示すように、貫通ビア１１２上及び充填部１０３上を含むウエハ１００の表面１００ａ上に、多層構造の配線１０５を有する絶縁膜（以下、多層配線層と称する）１０４を形成する。ここで、充填部１０３上に位置する部分の多層配線層１０４中には、充填部１０３と接続するように配線１０５が壁状に積層されている。このような構造は、下側の配線層と上側の配線層とを接続するビアホールの形成と同時に充填部１０３上に位置する部分に溝を形成し、当該溝及びビアホールに配線材料を埋め込む工程を、各配線層において繰り返し行うことによって形成することができる。尚、多層配線層１０４における充填部１０３上に位置する部分が絶縁膜であってもよい。
【００６６】
次に、図５（ｄ）に示すように、多層配線層１０４を覆うようにウエハ１００の表面１００ａ側の全体に亘って、例えば厚さ７５０μｍ程度の単結晶シリコンからなるキャリア（保持部材）１０６を貼付する。
【００６７】
次に、図６（ａ）に示すように、ウエハ１００の裏面１００ｂ側を貫通ビア１１２及び充填部１０３が露出するまで研磨する。具体的には、初期厚さ約７５０μｍのウエハ１００を厚さ約５０μｍになるまで研磨し、貫通ビア１１２及び充填部１０３のそれぞれの先端部を研磨後のウエハ１００の裏面１００ｂから約０．０５μｍ突き出させる。
【００６８】
次に、図６（ｂ）に示すように、ウエハ１００（つまり第１の半導体装置）の裏面１００ｂ側に露出した貫通ビア１１２の端部に第２の半導体装置１５０をボンディングする。これにより、貫通ビア１１２を介して第１の半導体装置と第２の半導体装置１５０とが電気的に接続される。
【００６９】
次に、図６（ｃ）に示すように、貫通ビア１１２と第２の半導体装置１５０との接続部を含む第２の半導体装置１５０の周囲全体を例えばレジストからなる保護膜１５１によって被覆する。
【００７０】
次に、図６（ｄ）に示すように、ウエハ１００の裏面１００ｂ側から充填部１０３をウェットエッチングにより除去する。これにより、第１の溝１０２内に多層配線層１０４の一部が露出する。ここで、充填部１０３のエッチング時には貫通ビア１１２は保護膜１５１によってマスクされている。
【００７１】
次に、図７（ａ）に示すように、ウエハ１００の裏面１００ｂ側から、第１の溝１０２内に露出した多層配線層１０４に対してウェットエッチングを行うことにより、多層配線層１０４を貫通すると共に第１の溝１０２と接続する第２の溝１０７を形成する。これによって、多層配線層１０４を含む各半導体装置はキャリア１０６を介してつながっているものの、実質的には個々に分離された状態となる。
【００７２】
次に、図７（ｂ）に示すように、第２の半導体装置１５０を被覆、保護していた保護膜１５１を例えばアッシングにより除去する。
【００７３】
最後に、図７（ｃ）に示すように、キャリア１０６を剥離除去することにより、ウエハ１００が分割されてなる基板１０８上に多層配線層１０４が設けられ且つ基板１０８を貫通する貫通ビア１１２を介して第２の半導体装置１５０と電気的に接続された個片の第１の半導体装置１１０を分離して得ることができる。
【００７４】
以上のように、本変形例の製造方法によると、メカニカルダイシングを用いる場合と比べて、第１の半導体装置１１０を低ダメージで分離して得ることができる。これにより、メカニカルダイシングに起因するクラック、チッピング及び過大な応力の回避が可能となる。
【００７５】
また、本変形例の製造方法によると、リソグラフィーとドライエッチングとによりウエハ１００を切断することができる。さらに、スクライブライン領域１０１の幅方向の両端部のみをエッチングすることにより、スクライブライン領域１０１内に形成されたスクライブアクセサリの影響による不均一エッチングを回避できるため、第１の半導体装置１１０の側面つまり基板１０８の側面における凹凸の高低差を０．０５μｍ以下に抑えることができる。一方、ウエハの表面側からスクライブラインにハーフカットを形成する従来例では、ハーフカット形成時にスクライブアクセサリがマスクとなってエッチングが不均一となったり、又はエッチング残渣が発生したりする等の不具合が発生する結果、チップ側面の凹凸の高低差を０．０５μｍ以下に抑えることはできない。
【００７６】
また、本変形例の製造方法によると、ウエハ１００を切断するための第１の溝１０２内に例えばＣｕを埋め込んだ状態でウエハ１００の裏面研磨を行うため、ウエハ１００に局所的ストレスがかかることがない。
【００７７】
このように、本変形例の製造方法においては、第１の半導体装置１１０の側面における凹凸の高低差を０．０５μｍ以下に抑えることができると共にウエハ切断時に局所的ストレスがかかることがないので、前述の従来例で生じてしまうような微小なクラック、微小なチッピング及び微小な応力をも回避できる。従って、高信頼性を持つ第１の半導体装置１１０を高歩留まりで提供することができる。
【００７８】
また、本変形例によると、第１の半導体装置１１０の側面つまり基板１０８の側面が、貫通ビア１１２の形成時に形成した酸化シリコン膜によって被覆されているため、微小なクラック、微小なチッピング及び微小な応力の発生がさらに抑制されるため、信頼性をより一層向上させることができる。
【００７９】
さらに、本変形例によると、次のような効果を得ることができる。すなわち、半導体装置同士をボンディングする場合、一般的に、ボンディング部が脆弱化しやすい。それに対して、本変形例の製造方法を用いれば、第１の半導体装置１１０を分離する際に機械的な圧力が全くかからないため、第１の半導体装置１１０と第２の半導体装置１５０とのボンディング部が脆弱化することを抑制することができる。
【００８０】
尚、本変形例の図６（ｄ）に示す充填部１０３の除去工程及び図７（ａ）に示す第２の溝１０７の形成工程において、ウェットエッチングを用いたが、これに代えて、ドライエッチングを用いてもよい。
【００８１】
また、本変形例において、貫通ビア形成用ホール１１１及び第１の溝１０２に埋め込む材料として導電性材料のＣｕを用いたが、これに限られず、ウエハ１００の構成材料（本変形例ではシリコン）とは異なる導電性材料、好ましくは、シリコンに対するエッチング選択比が大きい導電性材料、例えば、Ｃｕを主成分とする合金材料、又はＷ若しくはＡｌなどを含む他の導電性材料等を用いてもよい。
【００８２】
また、本変形例において、ウエハ１００の保持部材として単結晶シリコンからなるキャリア１０６を用いたが、ウエハ１００の保持部材がこれに限定されないことは言うまでもない。
【００８３】
また、本変形例において、第２の半導体装置１５０の保護膜１５１としてレジストを用いたが、レジストの代わりに、積層チップ間充填ポリマー（アフターフィリング）を用いてもよい。この場合、本変形例の図７（ｂ）に示す保護膜１５１の除去工程を省略できるのみならず、本変形例では図示していない、積層チップ間にボンディング部保護用ポリマーを充填する工程を省略できる。また、保護膜１５１として、レジストの代わりに、リソグラフィーによるパターニングが可能な感光性ポリイミドを用いてもよい。この場合、ポリイミドからなる保護膜１５１を除去することなくチップ保護ポリマー（オーバーコート）として用いることができる。
【００８４】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００８５】
図８（ａ）〜（ｄ）、図９（ａ）〜（ｃ）及び図１０（ａ）〜（ｃ）は、本実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００８６】
まず、図８（ａ）に示すように、表面に複数の半導体素子（図示省略）が集積して形成され且つその上に多層配線層２０４及び表面保護膜（図示省略）が形成された半導体装置（以下、第１の半導体装置と称する）を複数搭載した、例えばシリコンよりなるウエハ２００を用意する。ここで、多層配線層２０４は、多層構造の配線１０５を有する絶縁膜である。続いて、多層配線層２０４を覆うようにウエハ２００の表面２００ａ側の全体に亘って、例えば厚さ７５０μｍ程度の単結晶シリコンからなるキャリア（保持部材）２０６を貼付する。
【００８７】
次に、図８（ｂ）に示すように、ウエハ２００の裏面２００ｂ側を、初期厚さ約７５０μｍが厚さ約１００μｍになるまで研磨する。
【００８８】
次に、図８（ｃ）に示すように、ウエハ２００の裏面２００ａ側における前述の第１の半導体装置が形成された領域に、ドライエッチング手法を用いて、例えば直径３０μｍの貫通ビア形成用ホール２１１を多層配線層２０４に達するように形成する。このとき、同時に、ウエハ２００の裏面２００ｂ側における各スクライブライン領域２０１の幅方向の両端部に、ドライエッチング手法を用いて、例えば幅５μｍの第１の溝２０２を多層配線層２０４に達するように形成する。第１の溝２０２は、スクライブライン領域２０１の長さ方向に延伸している。ここで、第１の溝２０２の側壁面における凹凸の高低差は０．０５μｍ以下である。また、第１の溝２０２上に位置する部分の多層配線層２０４中には、配線２０５が壁状に積層されている。このような構造は、下側の配線層と上側の配線層とを接続するビアホールの形成と同時に第１の溝２０２上に位置する部分に溝を形成し、当該溝及びビアホールに配線材料を埋め込む工程を、各配線層において繰り返し行うことによって形成することができる。尚、多層配線層２０４における第１の溝２０２上に位置する部分が絶縁膜であってもよい。
【００８９】
次に、図８（ｄ）に示すように、貫通ビア形成用ホール２１１及び第１の溝２０２に例えばＣｕを埋め込みことにより、貫通ビア２１２及び充填部２０３を形成する。ここで、貫通ビア２１２とウエハ２００（つまり基板）との電気的短絡を防止するために、Ｃｕの埋め込み前に、貫通ビア形成用ホール２１１及び第１の溝２０２のそれぞれの内壁面上に、例えば、厚さ０．１μｍの酸化シリコン膜を形成した後、当該酸化シリコン膜のうち貫通ビア形成用ホール２１１内及び第１の溝２０２内の多層配線層２０４上に形成されている部分を除去する。続いて、貫通ビア形成用ホール２１１及び第１の溝２０２のそれぞれの内壁面上に前記酸化シリコン膜を介して、例えば厚さ０．０５μｍの窒化タンタル膜を形成し、その後、貫通ビア形成用ホール２１１内及び第１の溝２０２内にＣｕを埋め込む。尚、窒化タンタル膜は、Ｃｕの酸化シリコン膜中への拡散を防止するためのバリア膜として形成するが、バリア膜材料が窒化タンタル膜に限られないことは言うまでもない。また、第１の溝２０２の幅はスクライブライン２０１の幅である例えば６０μｍから８０μｍまでの範囲で任意に設定することが可能であるが、第１の溝２０２の幅を広げると、Ｃｕの埋め込み時間が長くなるため、コストの観点からは第１の溝２０２の幅を小さくしておくことが適切である。
【００９０】
次に、図９（ａ）に示すように、ウエハ２００の裏面２００ｂ側を、貫通ビア２１２及び充填部２０３のそれぞれの先端部が約０．０５μｍ突き出るまで研磨する。続いて、ウエハ２００（つまり第１の半導体装置）の裏面２００ｂ側に露出した貫通ビア２１２の端部に第２の半導体装置２５０をボンディングする。これにより、貫通ビア２１２を介して第１の半導体装置と第２の半導体装置２５０とが電気的に接続される。
【００９１】
次に、図９（ｂ）に示すように、貫通ビア２１２と第２の半導体装置２５０との接続部を含む第２の半導体装置２５０の周囲全体を例えばレジストからなる保護膜２５１によって被覆する。
【００９２】
次に、図９（ｃ）に示すように、ウエハ２００の裏面２００ｂ側から充填部２０３をウェットエッチングにより除去する。これにより、第１の溝２０２内に多層配線層２０４の一部が露出する。ここで、充填部２０３のエッチング時には貫通ビア２１２は保護膜２５１によってマスクされている。
【００９３】
次に、図１０（ａ）に示すように、ウエハ２００の裏面２００ｂ側から、第１の溝２０２内に露出した多層配線層２０４に対してウェットエッチングを行うことにより、多層配線層２０４を貫通すると共に第１の溝２０２と接続する第２の溝２０７を形成する。これによって、多層配線層２０４を含む各半導体装置はキャリア２０６を介してつながっているものの、実質的には個々に分離された状態となる。
【００９４】
次に、図１０（ｂ）に示すように、第２の半導体装置２５０を被覆、保護していた保護膜２５１を例えばアッシングにより除去する。
【００９５】
最後に、図１０（ｃ）に示すように、キャリア２０６を剥離除去することにより、ウエハ２００が分割されてなる基板２０８上に多層配線層２０４が設けられ且つ基板２０８を貫通する貫通ビア２１２を介して第２の半導体装置２５０と電気的に接続された個片の第１の半導体装置２１０を分離して得ることができる。
【００９６】
以上のように、本実施形態の製造方法によると、メカニカルダイシングを用いる場合と比べて、第１の半導体装置２１０を低ダメージで分離して得ることができる。これにより、メカニカルダイシングに起因するクラック、チッピング及び過大な応力の回避が可能となる。
【００９７】
また、本実施形態の製造方法によると、リソグラフィーとドライエッチングとによりウエハ２００を切断することができる。さらに、スクライブライン領域２０１の幅方向の両端部のみをエッチングすることにより、スクライブライン領域２０１内に形成されたスクライブアクセサリの影響による不均一エッチングを回避できるため、第１の半導体装置２１０の側面つまり基板２０８の側面における凹凸の高低差を０．０５μｍ以下に抑えることができる。一方、ウエハの表面側からスクライブラインにハーフカットを形成する従来例では、ハーフカット形成時にスクライブアクセサリがマスクとなってエッチングが不均一となったり、又はエッチング残渣が発生したりする等の不具合が発生する結果、チップ側面の凹凸の高低差を０．０５μｍ以下に抑えることはできない。
【００９８】
また、本実施形態の製造方法によると、ウエハ２００を切断するための第１の溝２０２内に例えばＣｕを埋め込んだ状態でウエハ２００の裏面研磨を行うため、ウエハ２００に局所的ストレスがかかることがない。
【００９９】
このように、本実施形態の製造方法においては、第１の半導体装置２１０の側面における凹凸の高低差を０．０５μｍ以下に抑えることができると共にウエハ切断時に局所的ストレスがかかることがないので、前述の従来例で生じてしまうような微小なクラック、微小なチッピング及び微小な応力をも回避できる。従って、高信頼性を持つ第１の半導体装置２１０を高歩留まりで提供することができる。
【０１００】
また、本実施形態によると、第１の半導体装置２１０の側面つまり基板２０８の側面が、貫通ビア２１２の形成時に形成した酸化シリコン膜によって被覆されているため、微小なクラック、微小なチッピング及び微小な応力の発生がさらに抑制されるため、信頼性をより一層向上させることができる。
【０１０１】
また、本実施形態によると、次のような効果を得ることができる。すなわち、半導体装置同士をボンディングする場合、一般的に、ボンディング部が脆弱化しやすい。それに対して、本実施形態の製造方法を用いれば、第１の半導体装置２１０を分離する際に機械的な圧力が全くかからないため、第１の半導体装置２１０と第２の半導体装置２５０とのボンディング部が脆弱化することを抑制することができる。
【０１０２】
さらに、本実施形態によると、多層配線層２０４及び表面保護膜（図示省略）の形成後に貫通ビア形成用ホール２１１及び第１の溝２０２を形成する。このため、従来の半導体製造プロセスに、貫通ビア形成用ホール２１１及び第１の溝２０２の形成工程を追加するだけで実施可能であるので、プロセス開発コストを大きく低減することができる。
【０１０３】
尚、本実施形態の図９（ｃ）に示す充填部２０３の除去工程及び図１０（ａ）に示す第２の溝２０７の形成工程において、ウェットエッチングを用いたが、これに代えて、ドライエッチングを用いてもよい。
【０１０４】
また、本実施形態において、貫通ビア形成用ホール２１１及び第１の溝２０２に埋め込む材料として導電性材料のＣｕを用いたが、これに限られず、ウエハ２００の構成材料（本実施形態ではシリコン）とは異なる導電性材料、好ましくは、シリコンに対するエッチング選択比が大きい導電性材料、例えば、Ｃｕを主成分とする合金材料、又はＷ若しくはＡｌなどを含む他の導電性材料等を用いてもよい。
【０１０５】
また、本実施形態において、ウエハ２００の保持部材として単結晶シリコンからなるキャリア２０６を用いたが、ウエハ２００の保持部材がこれに限定されないことは言うまでもない。
【０１０６】
また、本実施形態において、第２の半導体装置２５０の保護膜２５１としてレジストを用いたが、レジストの代わりに、積層チップ間充填ポリマー（アフターフィリング）を用いてもよい。この場合、本実施形態の図１０（ｂ）に示す保護膜２５１の除去工程を省略できるのみならず、本実施形態では図示していない、積層チップ間にボンディング部保護用ポリマーを充填する工程を省略できる。また、保護膜２５１として、レジストの代わりに、リソグラフィーによるパターニングが可能な感光性ポリイミドを用いてもよい。この場合、ポリイミドからなる保護膜２５１を除去することなくチップ保護ポリマー（オーバーコート）として用いることができる。
【０１０７】
また、本実施形態において、第１の半導体装置２１０の裏面側に露出した貫通ビア２１２を介して第２の半導体装置２５０を第１の半導体装置２１０にボンディングした例を説明したが、これに代えて、第１の実施形態の第１変形例のように、第１の半導体装置２１０の貫通ビア２１２の先端部を露出させた状態で製造工程を完了させてもよい。
【産業上の利用可能性】
【０１０８】
以上に説明したように、本発明に係る半導体装置及びその製造方法は、メカニカルダイシングに起因するクラック、チッピング及び過大な応力の回避だけではなく、微小なクラック、微小なチッピング及び微小な応力が半導体装置に生じることを防止できるものであり、特に、基板側面がほぼ平坦な切断面である半導体装置及びその製造方法として有用である。
【符号の説明】
【０１０９】
１００、２００ ウエハ
１００ａ、２００ａ ウエハ表面
１００ｂ、２００ｂ ウエハ裏面
１０１、２１０ スクライブライン領域
１０２、２０２ 第１の溝
１０３、２０３ 充填部
１０４、２０４ 多層配線層
１０５、２０５ 配線
１０６、２０６ キャリア
１０７、２０７ 第２の溝
１０８、２０８ 基板
１１０、２１０ 半導体装置（第１の半導体装置）
１１１、２１１ 貫通ビア形成用ホール
１１２、２１２ 貫通ビア
１２１ レジスト膜
１５０、２５０ 第２の半導体装置
１５１、２５１ 保護膜
【技術分野】
【０００１】
本発明は、基板側面がほぼ平坦な切断面である半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
電子機器の小型化、薄型化が進むなかで、電子機器に使用される半導体装置に対してもより一層の薄型化が要求されていると共に、複数の半導体装置を積層して一つのパッケージに収容した積層型半導体装置の開発が進められている。具体的には、従来の半導体装置の厚さは２００〜２５０μｍ程度であったが、最近では５０μｍ程度の厚さの半導体装置が作製されるようになっており、さらなる薄型化も進められている。
【０００３】
一般に、半導体装置は、シリコンウエハの表面（回路形成面）上に複数個まとめて形成される。回路形成面に複数個の半導体装置が形成されたウエハは、まずバックグラインディング工程にかけられる。バックグラインディング工程では、ウエハに形成された回路形成面の反対面（裏面）を研磨することにより、ウエハの厚さを減少させる。ウエハの厚さが所定の厚さまで薄くなった後、ウエハはメカニカルダイシング工程にかけられ、所定形状の半導体装置に分離される。メカニカルダイシング工程では、ウエハはスクライブラインに沿ってダイシングソーにより切削されて、個々の半導体装置に分離される。
【０００４】
しかしながら、メカニカルダイシング工程では、ウエハはその厚さ方向にダイシングソーによって削られるため、その切断面には約０．１μｍの高低差を持つ凹凸が発生する。この凹凸が起点となって、半導体装置の基板側部に微小なクラック又はチッピングが発生したり、半導体装置に対して過大な応力が発生したりする。
【０００５】
この問題を解決するために、従来、複数個の半導体装置が形成されたウエハの表面側からウエハの厚さの途中までエッチングを行うことによってハーフカットを形成する工程と、その後、ウエハの表面側にテープ材を貼付した後、ウエハの裏面側を機械的に研磨する工程と、 その後、さらにエッチング又は化学的機械的研磨によりウエハを薄くして個々の半導体装置に分離する分離工程とを有する技術が提案されている（例えば特許文献１参照）。
【０００６】
以下、従来の半導体装置の製造方法について、図１１（ａ）〜（ｆ）を参照しながら説明する。
【０００７】
まず、図１１（ａ）に示すように、その表面２ａに複数の半導体装置１２（図１１（ｆ）参照）が形成されたウエハ２を用意する。次に、図１１（ｂ）に示すように、ウエハ２の表面２ａ上に、各半導体装置を個々に分離する位置（以下、この分離位置をスクライブラインと称する）が開口されたレジスト層８を形成する。次に、図１１（ｃ）に示すように、ウエハ２上に露出するスクライブラインに対してエッチングを実施することにより、ハーフカット３を形成する。続いて、アッシングによりレジスト層８を除去する。
【０００８】
次に、図１１（ｄ）に示すように、ウエハ２の上下を逆転し、ウエハ２の表面２ａ側の全体にバックグラインドテープ４を貼付すると共に、ウエハ２の裏面２ｂ側の全体を露出させる。次に、図１１（ｅ）に示すように、ウエハ２の裏面２ｂに対して機械的研磨処理工程を実施する。ウエハ２の初期厚さは通常７５０μｍ程度であるが、ウエハ２の裏面２ｂ側を研磨する（以下、この機械的研磨処理をバックグラインドと称する）ことにより、ウエハ２つまり各半導体装置は例えば２０〜１５０μｍ程度の厚さまで薄型化される。このとき、バックグラインドテープ４は回路形成面を保護する。このバックグラインドでは、ウエハ２の厚さを半導体装置の最終の厚さ（所望の厚さ）までは研磨せず、所望の厚さよりも例えば１０〜５０μｍだけ大きい厚さ（ｈ）でバックグラインドを止める。これにより、各半導体装置はウエハ２の残部５により繋がった状態となる。続いて、ウエハ２つまり各半導体装置を所望の厚さまでエッチングする。これにより、残部５が除去されて、図１１（ｆ）に示すように、ウエハ２は個々の半導体装置１２に分離される。
【０００９】
以上のような処理工程を行うことにより、メカニカルダイシングに比べて低ダメージで半導体装置を個々に分離することができる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００３−１７９００５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、ウエハの表面側からスクライブラインにハーフカットを形成する従来の手法では、スクライブライン内の重ね合わせパターン、寸法管理パターン又は電気特性測定パターン等（以下、スクライブライン内に形成された前述の各パターンをスクライブアクセサリと称する）を完全には除去できない。このため、現実には各ハーフカットの深さがばらついてしまい、その結果、従来例の図１１（ｆ）に示す裏面エッチング後においてもウエハを滑らかに切断できないので、個々の半導体装置の基板側部に微小クラック又は微小チッピング等が発生する。
【００１２】
さらに、ウエハの表面側からスクライブラインにハーフカットを形成する従来の手法では、ハーフカット内を中空にした状態で裏面研磨及び裏面エッチングを行うため、ハーフカット部が露出する直前において、ウエハに局所的ストレスがかかってしまうので、クラックが発生する。
【００１３】
前記に鑑み、本発明は、メカニカルダイシングに起因するクラック、チッピング及び過大な応力を回避できるだけではなく、ウエハの表面側からスクライブラインにハーフカットを形成する従来技術でも生じてしまうような微小なクラック、微小なチッピング及び微小な応力をも回避できる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
前記の目的を達成するために、本発明に係る第１の半導体装置の製造方法は、少なくとも１つの半導体素子を有する第１の半導体装置を複数搭載したウエハを用意する工程（ａ）と、前記ウエハにおける隣接する前記第１の半導体装置間を分離するスクライブライン領域に第１の溝を形成する工程（ｂ）と、前記第１の溝に、前記ウエハの構成材料とは異なる材料を充填して充填部を形成する工程（ｃ）と、前記充填部上を含む前記ウエハ上に配線層を形成する工程（ｄ）と、前記配線層を覆うように前記ウエハに保持部材を貼付する工程（ｅ）と、前記ウエハにおける前記保持部材が貼付されていない裏面側を研磨し、前記充填部の端部を露出させる工程（ｆ）と、前記工程（ｆ）の後、前記ウエハの前記裏面側から前記充填部を除去し、前記第１の溝内に前記配線層の一部を露出させる工程（ｇ）と、前記工程（ｇ）の後、前記配線層を貫通すると共に前記第１の溝と接続する第２の溝を形成する工程（ｈ）と、前記工程（ｈ）の後、前記保持部材を剥離して前記複数の第１の半導体装置のそれぞれを個片に分離する工程（ｉ）とを備えている。
【００１５】
本発明に係る第１の半導体装置の製造方法において、前記工程（ｂ）は、前記ウエハにおける前記第１の半導体装置が形成された領域に、少なくとも１つの貫通ビア形成用ホールを形成する工程を含み、前記工程（ｃ）は、前記貫通ビア形成用ホール内に前記材料を充填して貫通ビアを形成する工程を含み、前記工程（ｆ）は、前記貫通ビアの端部を露出させる工程を含んでいてもよい。この場合、前記工程（ｆ）と前記工程（ｇ）との間に、前記工程（ｆ）で露出させた前記貫通ビアの端部に第２の半導体装置を接続することにより、前記貫通ビアを介して前記第１の半導体装置と前記第２の半導体装置とを電気的に接続する工程（ｊ）と、前記充填部の端部を露出させたまま、前記貫通ビアと前記第２の半導体装置との接続部を含む前記第２の半導体装置の周囲を保護膜によって被覆する工程（ｋ）とをさらに備えていてもよい。また、前記工程（ｈ）と前記工程（ｉ）との間に、前記保護膜を除去する工程（ｌ）をさらに備えていてもよい。
【００１６】
本発明に係る第２の半導体装置の製造方法は、少なくとも１つの半導体素子を有する第１の半導体装置を複数搭載したウエハを用意する工程（ａ）と、前記ウエハ上に配線層を形成する工程（ｂ）と、前記配線層を覆うように前記ウエハに保持部材を貼付する工程（ｃ）と、前記ウエハにおける前記保持部材が貼付されていない裏面側を研磨し、前記ウエハを薄くする工程（ｄ）と、前記工程（ｄ）の後、前記ウエハにおける隣接する前記第１の半導体装置間を分離するスクライブライン領域に、前記ウエハの前記裏面側から前記配線層に達する第１の溝を形成すると共に、前記ウエハにおける前記第１の半導体装置が形成された領域に、前記ウエハの前記裏面側から前記配線層に達する少なくとも１つの貫通ビア形成用ホールを形成する工程（ｅ）と、前記第１の溝及び貫通ビア形成用ホールにそれぞれ、前記ウエハの構成材料とは異なる材料を充填して充填部及び貫通ビアを形成する工程（ｆ）と、前記ウエハの前記裏面側から前記充填部を除去し、前記第１の溝内に前記配線層の一部を露出させる工程（ｇ）と、前記工程（ｇ）の後、前記配線層を貫通すると共に前記第１の溝と接続する第２の溝を形成する工程（ｈ）と、前記工程（ｈ）の後、前記保持部材を剥離して前記複数の第１の半導体装置のそれぞれを個片に分離する工程（ｉ）とを備えている。
【００１７】
本発明に係る第２の半導体装置の製造方法において、前記工程（ｆ）と前記工程（ｇ）との間に、前記ウエハの前記裏面側を研磨し、前記充填部及び前記貫通ビアのそれぞれの端部をさらに露出させる工程（ｊ）と、前記工程（ｊ）で露出させた前記貫通ビアの端部に第２の半導体装置を接続することにより、前記貫通ビアを介して前記第１の半導体装置と前記第２の半導体装置とを電気的に接続する工程（ｋ）と、前記充填部の端部を露出させたまま、前記貫通ビアと前記第２の半導体装置との接続部を含む前記第２の半導体装置の周囲を保護膜によって被覆する工程（ｌ）とをさらに備えていてもよい。この場合、前記工程（ｈ）と前記工程（ｉ）との間に、前記保護膜を除去する工程（ｍ）をさらに備えていてもよい。
【００１８】
本発明に係る第１又は第２の半導体装置の製造方法において、前記第１の溝は、前記スクライブライン領域における幅方向の両端部にそれぞれ、前記スクライブライン領域の長さ方向に延伸するように形成されてもよい。
【００１９】
本発明に係る第１又は第２の半導体装置の製造方法において、前記第１の溝の側壁面における凹凸の高低差は０．０５μｍ以下であってもよい。
【００２０】
本発明に係る第１又は第２の半導体装置の製造方法において、前記材料は、Ｃｕを含む導電性材料であってもよい。
【００２１】
本発明に係る第１又は第２の半導体装置の製造方法において、前記充填部は、前記第１の溝の壁面上に酸化シリコン膜及びバリア膜を順次形成した後に前記材料を前記第１の溝に充填することにより形成されてもよい。
【００２２】
本発明に係る半導体装置は、少なくとも１つの半導体素子が形成された基板と、前記基板上に形成された配線層とを備え、前記基板の側面における凹凸の高低差は０．０５μｍ以下である。
【００２３】
本発明に係る半導体装置において、前記基板を貫通する貫通ビアをさらに備えていてもよい。この場合、前記基板における前記配線層が形成されていない裏面側に前記貫通ビアの端部が露出しており、前記貫通ビアの前記端部に他の半導体装置が接続されていてもよい。
【発明の効果】
【００２４】
本発明によると、メカニカルダイシングに起因するクラック、チッピング及び過大な応力が半導体装置に生じることを回避できるだけではなく、さらに微小なクラック、微小なチッピング及び微小な応力が半導体装置に生じることをも回避できる。従って、高信頼性を持つ半導体装置を高歩留まりで提供することができる。
【図面の簡単な説明】
【００２５】
【図１】図１（ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図２】図２（ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図３】図３（ａ）〜（ｄ）は、第１の実施形態の第１変形例に係る半導体装置の製造方法の各工程を示す断面図である。
【図４】図４（ａ）〜（ｄ）は、第１の実施形態の第１変形例に係る半導体装置の製造方法の各工程を示す断面図である。
【図５】図５（ａ）〜（ｄ）は、第１の実施形態の第２変形例に係る半導体装置の製造方法の各工程を示す断面図である。
【図６】図６（ａ）〜（ｄ）は、第１の実施形態の第２変形例に係る半導体装置の製造方法の各工程を示す断面図である。
【図７】図７（ａ）〜（ｃ）は、第１の実施形態の第２変形例に係る半導体装置の製造方法の各工程を示す断面図である。
【図８】図８（ａ）〜（ｄ）は、第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図９】図９（ａ）〜（ｃ）は、第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１０】図１０（ａ）〜（ｃ）は、第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１１】図１１（ａ）〜（ｆ）は、従来の半導体装置の製造方法の各工程を示す断面図である。
【発明を実施するための形態】
【００２６】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００２７】
図１（ａ）〜（ｄ）及び図２（ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００２８】
まず、図１（ａ）に示すように、表面に複数の半導体素子（図示省略）が集積して形成された半導体装置を複数搭載した、例えばシリコンよりなるウエハ１００を用意する。続いて、ウエハ１００の表面１００ａ側における各スクライブライン領域１０１の幅方向の両端部に、ドライエッチング手法を用いて、例えば幅５μｍ、深さ５０μｍの第１の溝１０２を形成する。第１の溝１０２は、スクライブライン領域１０１の長さ方向に延伸している。ここで、第１の溝１０２の側壁面における凹凸の高低差は０．０５μｍ以下である。
【００２９】
次に、図１（ｂ）に示すように、第１の溝１０２に例えばＣｕを埋め込むことにより、充填部１０３を形成する。尚、第１の溝１０２の幅はスクライブライン１０１の幅である例えば６０μｍから８０μｍまでの範囲で任意に設定することが可能であるが、第１の溝１０２の幅を広げると、Ｃｕの埋め込み時間が長くなるため、コストの観点からは第１の溝１０２の幅を小さくしておくことが適切である。
【００３０】
次に、図１（ｃ）に示すように、充填部１０３上を含むウエハ１００の表面１００ａ上に、多層構造の配線１０５を有する絶縁膜（以下、多層配線層と称する）１０４を形成する。ここで、充填部１０３上に位置する部分の多層配線層１０４中には、充填部１０３と接続するように配線１０５が壁状に積層されている。このような構造は、下側の配線層と上側の配線層とを接続するビアホールの形成と同時に充填部１０３上に位置する部分に溝を形成し、当該溝及びビアホールに配線材料を埋め込む工程を、各配線層において繰り返し行うことによって形成することができる。尚、多層配線層１０４における充填部１０３上に位置する部分が絶縁膜であってもよい。
【００３１】
次に、図１（ｄ）に示すように、多層配線層１０４を覆うようにウエハ１００の表面１００ａ側の全体に亘って、例えば厚さ７５０μｍ程度の単結晶シリコンからなるキャリア（保持部材）１０６を貼付する。
【００３２】
次に、図２（ａ）に示すように、ウエハ１００の裏面１００ｂ側を充填部１０３が露出するまで研磨する。具体的には、初期厚さ約７５０μｍのウエハ１００を厚さ約５０μｍになるまで研磨し、充填部１０３の先端部を研磨後のウエハ１００の裏面１００ｂから約０．０５μｍ突き出させる。
【００３３】
次に、図２（ｂ）に示すように、ウエハ１００の裏面１００ｂ側から充填部１０３をウェットエッチングにより除去する。これにより、第１の溝１０２内に多層配線層１０４の一部が露出する。
【００３４】
次に、図２（ｃ）に示すように、ウエハ１００の裏面１００ｂ側から、第１の溝１０２内に露出した多層配線層１０４に対してウェットエッチングを行うことにより、多層配線層１０４を貫通すると共に第１の溝１０２と接続する第２の溝１０７を形成する。これによって、多層配線層１０４を含む各半導体装置はキャリア１０６を介してつながっているものの、実質的には個々に分離された状態となる。
【００３５】
最後に、図２（ｄ）に示すように、キャリア１０６を剥離除去することにより、ウエハ１００が分割されてなる基板１０８上に多層配線層１０４が設けられた個片の半導体装置１１０を分離して得ることができる。
【００３６】
以上のように、本実施形態の製造方法によると、メカニカルダイシングを用いる場合と比べて、半導体装置１１０を低ダメージで分離して得ることができる。これにより、メカニカルダイシングに起因するクラック、チッピング及び過大な応力の回避が可能となる。
【００３７】
また、本実施形態の製造方法によると、リソグラフィーとドライエッチングとによりウエハ１００を切断することができる。さらに、スクライブライン領域１０１の幅方向の両端部のみをエッチングすることにより、スクライブライン領域１０１内に形成されたスクライブアクセサリの影響による不均一エッチングを回避できるため、半導体装置１１０の側面つまり基板１０８の側面における凹凸の高低差を０．０５μｍ以下に抑えることができる。一方、ウエハの表面側からスクライブラインにハーフカットを形成する従来例では、ハーフカット形成時にスクライブアクセサリがマスクとなってエッチングが不均一となったり、又はエッチング残渣が発生したりする等の不具合が発生する結果、チップ側面の凹凸の高低差を０．０５μｍ以下に抑えることはできない。
【００３８】
また、本実施形態の製造方法によると、ウエハ１００を切断するための第１の溝１０２内に例えばＣｕを埋め込んだ状態でウエハ１００の裏面研磨を行うため、ウエハ１００に局所的ストレスがかかることがない。
【００３９】
このように、本実施形態の製造方法においては、半導体装置１１０の側面における凹凸の高低差を０．０５μｍ以下に抑えることができると共にウエハ切断時に局所的ストレスがかかることがないので、前述の従来例で生じてしまうような微小なクラック、微小なチッピング及び微小な応力をも回避できる。従って、高信頼性を持つ半導体装置１１０を高歩留まりで提供することができる。
【００４０】
尚、本実施形態の図２（ｂ）に示す充填部１０３の除去工程及び図２（ｃ）に示す第２の溝１０７の形成工程において、ウェットエッチングを用いたが、これに代えて、ドライエッチングを用いてもよい。
【００４１】
また、本実施形態において、第１の溝１０２に埋め込む材料として導電性材料のＣｕを用いたが、これに限られず、ウエハ１００の構成材料（本実施形態ではシリコン）とは異なる材料、好ましくは、シリコンに対するエッチング選択比が大きい材料、例えば、Ｃｕを主成分とする合金材料、Ｗ若しくはＡｌなどを含む他の導電性材料、又はポリイミドなどの絶縁性材料等を用いてもよい。
【００４２】
また、本実施形態において、ウエハ１００の保持部材として単結晶シリコンからなるキャリア１０６を用いたが、ウエハ１００の保持部材がこれに限定されないことは言うまでもない。
【００４３】
（第１の実施形態の第１変形例）
以下、本発明の第１の実施形態の第１変形例に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００４４】
図３（ａ）〜（ｄ）及び図４（ａ）〜（ｄ）は、本変形例に係る半導体装置の製造方法の各工程を示す断面図である。
【００４５】
まず、図３（ａ）に示すように、表面に複数の半導体素子（図示省略）が集積して形成された半導体装置を複数搭載した、例えばシリコンよりなるウエハ１００を用意する。続いて、ウエハ１００の表面１００ａ側における前述の半導体装置が形成された領域に、ドライエッチング手法を用いて、例えば直径５μｍ、深さ５０μｍの貫通ビア形成用ホール１１１を形成する。このとき、同時に、ウエハ１００の表面１００ａ側における各スクライブライン領域１０１の幅方向の両端部に、ドライエッチング手法を用いて、例えば幅５μｍ、深さ５０μｍの第１の溝１０２を形成する。第１の溝１０２は、スクライブライン領域１０１の長さ方向に延伸している。ここで、第１の溝１０２の側壁面における凹凸の高低差は０．０５μｍ以下である。
【００４６】
次に、図３（ｂ）に示すように、貫通ビア形成用ホール１１１及び第１の溝１０２に例えばＣｕを埋め込みことにより、貫通ビア１１２及び充填部１０３を形成する。ここで、貫通ビア１１２とウエハ１００（つまり基板）との電気的短絡を防止するために、Ｃｕの埋め込み前に、貫通ビア形成用ホール１１１及び第１の溝１０２のそれぞれの内壁面上に、例えば、厚さ０．１μｍの酸化シリコン膜と厚さ０．０５μｍの窒化タンタル膜とを順次形成し、その後、貫通ビア形成用ホール１１１内及び第１の溝１０２内にＣｕを埋め込む。尚、窒化タンタル膜は、Ｃｕの酸化シリコン膜中への拡散を防止するためのバリア膜として形成するが、バリア膜材料が窒化タンタル膜に限られないことは言うまでもない。また、第１の溝１０２の幅はスクライブライン１０１の幅である例えば６０μｍから８０μｍまでの範囲で任意に設定することが可能であるが、第１の溝１０２の幅を広げると、Ｃｕの埋め込み時間が長くなるため、コストの観点からは第１の溝１０２の幅を小さくしておくことが適切である。
【００４７】
次に、図３（ｃ）に示すように、貫通ビア１１２上及び充填部１０３上を含むウエハ１００の表面１００ａ上に、多層構造の配線１０５を有する絶縁膜（以下、多層配線層と称する）１０４を形成する。ここで、充填部１０３上に位置する部分の多層配線層１０４中には、充填部１０３と接続するように配線１０５が壁状に積層されている。このような構造は、下側の配線層と上側の配線層とを接続するビアホールの形成と同時に充填部１０３上に位置する部分に溝を形成し、当該溝及びビアホールに配線材料を埋め込む工程を、各配線層において繰り返し行うことによって形成することができる。尚、多層配線層１０４における充填部１０３上に位置する部分が絶縁膜であってもよい。
【００４８】
次に、図３（ｄ）に示すように、多層配線層１０４を覆うようにウエハ１００の表面１００ａ側の全体に亘って、例えば厚さ７５０μｍ程度の単結晶シリコンからなるキャリア（保持部材）１０６を貼付する。
【００４９】
次に、図４（ａ）に示すように、ウエハ１００の裏面１００ｂ側を貫通ビア１１２及び充填部１０３が露出するまで研磨する。具体的には、初期厚さ約７５０μｍのウエハ１００を厚さ約５０μｍになるまで研磨し、貫通ビア１１２及び充填部１０３のそれぞれの先端部を研磨後のウエハ１００の裏面１００ｂから約０．０５μｍ突き出させる。
【００５０】
次に、図４（ｂ）に示すように、ウエハ１００の裏面１００ｂ上に貫通ビア１１２を覆うレジスト膜１２１を形成した後、当該レジスト膜１２１をマスクとして、ウエハ１００の裏面１００ｂ側から充填部１０３をウェットエッチングにより除去する。これにより、第１の溝１０２内に多層配線層１０４の一部が露出する。
【００５１】
次に、図４（ｃ）に示すように、レジスト膜１２１をマスクとして、ウエハ１００の裏面１００ｂ側から、第１の溝１０２内に露出した多層配線層１０４に対してウェットエッチングを行うことにより、多層配線層１０４を貫通すると共に第１の溝１０２と接続する第２の溝１０７を形成する。これにより、多層配線層１０４を含む各半導体装置はキャリア１０６を介してつながっているものの、実質的には個々に分離された状態となる。
【００５２】
最後に、図４（ｄ）に示すように、レジスト膜１２１及びキャリア１０６を剥離除去することにより、ウエハ１００が分割されてなり且つ貫通ビア１１２を有する基板１０８上に多層配線層１０４が設けられた個片の半導体装置１１０を分離して得ることができる。
【００５３】
以上のように、本変形例の製造方法によると、メカニカルダイシングを用いる場合と比べて、半導体装置１１０を低ダメージで分離して得ることができる。これにより、メカニカルダイシングに起因するクラック、チッピング及び過大な応力の回避が可能となる。
【００５４】
また、本変形例の製造方法によると、リソグラフィーとドライエッチングとによりウエハ１００を切断することができる。さらに、スクライブライン領域１０１の幅方向の両端部のみをエッチングすることにより、スクライブライン領域１０１内に形成されたスクライブアクセサリの影響による不均一エッチングを回避できるため、半導体装置１１０の側面つまり基板１０８の側面における凹凸の高低差を０．０５μｍ以下に抑えることができる。一方、ウエハの表面側からスクライブラインにハーフカットを形成する従来例では、ハーフカット形成時にスクライブアクセサリがマスクとなってエッチングが不均一となったり、又はエッチング残渣が発生したりする等の不具合が発生する結果、チップ側面の凹凸の高低差を０．０５μｍ以下に抑えることはできない。
【００５５】
また、本変形例の製造方法によると、ウエハ１００を切断するための第１の溝１０２内に例えばＣｕを埋め込んだ状態でウエハ１００の裏面研磨を行うため、ウエハ１００に局所的ストレスがかかることがない。
【００５６】
このように、本変形例の製造方法においては、半導体装置１１０の側面における凹凸の高低差を０．０５μｍ以下に抑えることができると共にウエハ切断時に局所的ストレスがかかることがないので、前述の従来例で生じてしまうような微小なクラック、微小なチッピング及び微小な応力をも回避できる。従って、高信頼性を持つ半導体装置１１０を高歩留まりで提供することができる。
【００５７】
さらに、本変形例によると、半導体装置１１０の側面つまり基板１０８の側面が、貫通ビア１１２の形成時に形成した酸化シリコン膜によって被覆されているため、微小なクラック、微小なチッピング及び微小な応力の発生がさらに抑制されるため、信頼性をより一層向上させることができる。
【００５８】
尚、本変形例の図４（ｂ）に示す充填部１０３の除去工程及び図４（ｃ）に示す第２の溝１０７の形成工程において、ウェットエッチングを用いたが、これに代えて、ドライエッチングを用いてもよい。
【００５９】
また、本変形例において、貫通ビア形成用ホール１１１及び第１の溝１０２に埋め込む材料として導電性材料のＣｕを用いたが、これに限られず、ウエハ１００の構成材料（本変形例ではシリコン）とは異なる導電性材料、好ましくは、シリコンに対するエッチング選択比が大きい導電性材料、例えば、Ｃｕを主成分とする合金材料、又はＷ若しくはＡｌなどを含む他の導電性材料等を用いてもよい。
【００６０】
また、本変形例において、ウエハ１００の保持部材として単結晶シリコンからなるキャリア１０６を用いたが、ウエハ１００の保持部材がこれに限定されないことは言うまでもない。
【００６１】
（第１の実施形態の第２変形例）
以下、本発明の第１の実施形態の第２変形例に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００６２】
図５（ａ）〜（ｄ）、図６（ａ）〜（ｄ）及び図７（ａ）〜（ｃ）は、本変形例に係る半導体装置の製造方法の各工程を示す断面図である。
【００６３】
まず、図５（ａ）に示すように、表面に複数の半導体素子（図示省略）が集積して形成された半導体装置（以下、第１の半導体装置と称する）を複数搭載した、例えばシリコンよりなるウエハ１００を用意する。続いて、ウエハ１００の表面１００ａ側における前述の第１の半導体装置が形成された領域に、ドライエッチング手法を用いて、例えば直径５μｍ、深さ５０μｍの貫通ビア形成用ホール１１１を形成する。このとき、同時に、ウエハ１００の表面１００ａ側における各スクライブライン領域１０１の幅方向の両端部に、ドライエッチング手法を用いて、例えば幅５μｍ、深さ５０μｍの第１の溝１０２を形成する。第１の溝１０２は、スクライブライン領域１０１の長さ方向に延伸している。ここで、第１の溝１０２の側壁面における凹凸の高低差は０．０５μｍ以下である。
【００６４】
次に、図５（ｂ）に示すように、貫通ビア形成用ホール１１１及び第１の溝１０２に例えばＣｕを埋め込みことにより、貫通ビア１１２及び充填部１０３を形成する。ここで、貫通ビア１１２とウエハ１００（つまり基板）との電気的短絡を防止するために、Ｃｕの埋め込み前に、貫通ビア形成用ホール１１１及び第１の溝１０２のそれぞれの内壁面上に、例えば、厚さ０．１μｍの酸化シリコン膜と厚さ０．０５μｍの窒化タンタル膜とを順次形成し、その後、貫通ビア形成用ホール１１１内及び第１の溝１０２内にＣｕを埋め込む。尚、窒化タンタル膜は、Ｃｕの酸化シリコン膜中への拡散を防止するためのバリア膜として形成するが、バリア膜材料が窒化タンタル膜に限られないことは言うまでもない。また、第１の溝１０２の幅はスクライブライン１０１の幅である例えば６０μｍから８０μｍまでの範囲で任意に設定することが可能であるが、第１の溝１０２の幅を広げると、Ｃｕの埋め込み時間が長くなるため、コストの観点からは第１の溝１０２の幅を小さくしておくことが適切である。
【００６５】
次に、図５（ｃ）に示すように、貫通ビア１１２上及び充填部１０３上を含むウエハ１００の表面１００ａ上に、多層構造の配線１０５を有する絶縁膜（以下、多層配線層と称する）１０４を形成する。ここで、充填部１０３上に位置する部分の多層配線層１０４中には、充填部１０３と接続するように配線１０５が壁状に積層されている。このような構造は、下側の配線層と上側の配線層とを接続するビアホールの形成と同時に充填部１０３上に位置する部分に溝を形成し、当該溝及びビアホールに配線材料を埋め込む工程を、各配線層において繰り返し行うことによって形成することができる。尚、多層配線層１０４における充填部１０３上に位置する部分が絶縁膜であってもよい。
【００６６】
次に、図５（ｄ）に示すように、多層配線層１０４を覆うようにウエハ１００の表面１００ａ側の全体に亘って、例えば厚さ７５０μｍ程度の単結晶シリコンからなるキャリア（保持部材）１０６を貼付する。
【００６７】
次に、図６（ａ）に示すように、ウエハ１００の裏面１００ｂ側を貫通ビア１１２及び充填部１０３が露出するまで研磨する。具体的には、初期厚さ約７５０μｍのウエハ１００を厚さ約５０μｍになるまで研磨し、貫通ビア１１２及び充填部１０３のそれぞれの先端部を研磨後のウエハ１００の裏面１００ｂから約０．０５μｍ突き出させる。
【００６８】
次に、図６（ｂ）に示すように、ウエハ１００（つまり第１の半導体装置）の裏面１００ｂ側に露出した貫通ビア１１２の端部に第２の半導体装置１５０をボンディングする。これにより、貫通ビア１１２を介して第１の半導体装置と第２の半導体装置１５０とが電気的に接続される。
【００６９】
次に、図６（ｃ）に示すように、貫通ビア１１２と第２の半導体装置１５０との接続部を含む第２の半導体装置１５０の周囲全体を例えばレジストからなる保護膜１５１によって被覆する。
【００７０】
次に、図６（ｄ）に示すように、ウエハ１００の裏面１００ｂ側から充填部１０３をウェットエッチングにより除去する。これにより、第１の溝１０２内に多層配線層１０４の一部が露出する。ここで、充填部１０３のエッチング時には貫通ビア１１２は保護膜１５１によってマスクされている。
【００７１】
次に、図７（ａ）に示すように、ウエハ１００の裏面１００ｂ側から、第１の溝１０２内に露出した多層配線層１０４に対してウェットエッチングを行うことにより、多層配線層１０４を貫通すると共に第１の溝１０２と接続する第２の溝１０７を形成する。これによって、多層配線層１０４を含む各半導体装置はキャリア１０６を介してつながっているものの、実質的には個々に分離された状態となる。
【００７２】
次に、図７（ｂ）に示すように、第２の半導体装置１５０を被覆、保護していた保護膜１５１を例えばアッシングにより除去する。
【００７３】
最後に、図７（ｃ）に示すように、キャリア１０６を剥離除去することにより、ウエハ１００が分割されてなる基板１０８上に多層配線層１０４が設けられ且つ基板１０８を貫通する貫通ビア１１２を介して第２の半導体装置１５０と電気的に接続された個片の第１の半導体装置１１０を分離して得ることができる。
【００７４】
以上のように、本変形例の製造方法によると、メカニカルダイシングを用いる場合と比べて、第１の半導体装置１１０を低ダメージで分離して得ることができる。これにより、メカニカルダイシングに起因するクラック、チッピング及び過大な応力の回避が可能となる。
【００７５】
また、本変形例の製造方法によると、リソグラフィーとドライエッチングとによりウエハ１００を切断することができる。さらに、スクライブライン領域１０１の幅方向の両端部のみをエッチングすることにより、スクライブライン領域１０１内に形成されたスクライブアクセサリの影響による不均一エッチングを回避できるため、第１の半導体装置１１０の側面つまり基板１０８の側面における凹凸の高低差を０．０５μｍ以下に抑えることができる。一方、ウエハの表面側からスクライブラインにハーフカットを形成する従来例では、ハーフカット形成時にスクライブアクセサリがマスクとなってエッチングが不均一となったり、又はエッチング残渣が発生したりする等の不具合が発生する結果、チップ側面の凹凸の高低差を０．０５μｍ以下に抑えることはできない。
【００７６】
また、本変形例の製造方法によると、ウエハ１００を切断するための第１の溝１０２内に例えばＣｕを埋め込んだ状態でウエハ１００の裏面研磨を行うため、ウエハ１００に局所的ストレスがかかることがない。
【００７７】
このように、本変形例の製造方法においては、第１の半導体装置１１０の側面における凹凸の高低差を０．０５μｍ以下に抑えることができると共にウエハ切断時に局所的ストレスがかかることがないので、前述の従来例で生じてしまうような微小なクラック、微小なチッピング及び微小な応力をも回避できる。従って、高信頼性を持つ第１の半導体装置１１０を高歩留まりで提供することができる。
【００７８】
また、本変形例によると、第１の半導体装置１１０の側面つまり基板１０８の側面が、貫通ビア１１２の形成時に形成した酸化シリコン膜によって被覆されているため、微小なクラック、微小なチッピング及び微小な応力の発生がさらに抑制されるため、信頼性をより一層向上させることができる。
【００７９】
さらに、本変形例によると、次のような効果を得ることができる。すなわち、半導体装置同士をボンディングする場合、一般的に、ボンディング部が脆弱化しやすい。それに対して、本変形例の製造方法を用いれば、第１の半導体装置１１０を分離する際に機械的な圧力が全くかからないため、第１の半導体装置１１０と第２の半導体装置１５０とのボンディング部が脆弱化することを抑制することができる。
【００８０】
尚、本変形例の図６（ｄ）に示す充填部１０３の除去工程及び図７（ａ）に示す第２の溝１０７の形成工程において、ウェットエッチングを用いたが、これに代えて、ドライエッチングを用いてもよい。
【００８１】
また、本変形例において、貫通ビア形成用ホール１１１及び第１の溝１０２に埋め込む材料として導電性材料のＣｕを用いたが、これに限られず、ウエハ１００の構成材料（本変形例ではシリコン）とは異なる導電性材料、好ましくは、シリコンに対するエッチング選択比が大きい導電性材料、例えば、Ｃｕを主成分とする合金材料、又はＷ若しくはＡｌなどを含む他の導電性材料等を用いてもよい。
【００８２】
また、本変形例において、ウエハ１００の保持部材として単結晶シリコンからなるキャリア１０６を用いたが、ウエハ１００の保持部材がこれに限定されないことは言うまでもない。
【００８３】
また、本変形例において、第２の半導体装置１５０の保護膜１５１としてレジストを用いたが、レジストの代わりに、積層チップ間充填ポリマー（アフターフィリング）を用いてもよい。この場合、本変形例の図７（ｂ）に示す保護膜１５１の除去工程を省略できるのみならず、本変形例では図示していない、積層チップ間にボンディング部保護用ポリマーを充填する工程を省略できる。また、保護膜１５１として、レジストの代わりに、リソグラフィーによるパターニングが可能な感光性ポリイミドを用いてもよい。この場合、ポリイミドからなる保護膜１５１を除去することなくチップ保護ポリマー（オーバーコート）として用いることができる。
【００８４】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００８５】
図８（ａ）〜（ｄ）、図９（ａ）〜（ｃ）及び図１０（ａ）〜（ｃ）は、本実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００８６】
まず、図８（ａ）に示すように、表面に複数の半導体素子（図示省略）が集積して形成され且つその上に多層配線層２０４及び表面保護膜（図示省略）が形成された半導体装置（以下、第１の半導体装置と称する）を複数搭載した、例えばシリコンよりなるウエハ２００を用意する。ここで、多層配線層２０４は、多層構造の配線１０５を有する絶縁膜である。続いて、多層配線層２０４を覆うようにウエハ２００の表面２００ａ側の全体に亘って、例えば厚さ７５０μｍ程度の単結晶シリコンからなるキャリア（保持部材）２０６を貼付する。
【００８７】
次に、図８（ｂ）に示すように、ウエハ２００の裏面２００ｂ側を、初期厚さ約７５０μｍが厚さ約１００μｍになるまで研磨する。
【００８８】
次に、図８（ｃ）に示すように、ウエハ２００の裏面２００ａ側における前述の第１の半導体装置が形成された領域に、ドライエッチング手法を用いて、例えば直径３０μｍの貫通ビア形成用ホール２１１を多層配線層２０４に達するように形成する。このとき、同時に、ウエハ２００の裏面２００ｂ側における各スクライブライン領域２０１の幅方向の両端部に、ドライエッチング手法を用いて、例えば幅５μｍの第１の溝２０２を多層配線層２０４に達するように形成する。第１の溝２０２は、スクライブライン領域２０１の長さ方向に延伸している。ここで、第１の溝２０２の側壁面における凹凸の高低差は０．０５μｍ以下である。また、第１の溝２０２上に位置する部分の多層配線層２０４中には、配線２０５が壁状に積層されている。このような構造は、下側の配線層と上側の配線層とを接続するビアホールの形成と同時に第１の溝２０２上に位置する部分に溝を形成し、当該溝及びビアホールに配線材料を埋め込む工程を、各配線層において繰り返し行うことによって形成することができる。尚、多層配線層２０４における第１の溝２０２上に位置する部分が絶縁膜であってもよい。
【００８９】
次に、図８（ｄ）に示すように、貫通ビア形成用ホール２１１及び第１の溝２０２に例えばＣｕを埋め込みことにより、貫通ビア２１２及び充填部２０３を形成する。ここで、貫通ビア２１２とウエハ２００（つまり基板）との電気的短絡を防止するために、Ｃｕの埋め込み前に、貫通ビア形成用ホール２１１及び第１の溝２０２のそれぞれの内壁面上に、例えば、厚さ０．１μｍの酸化シリコン膜を形成した後、当該酸化シリコン膜のうち貫通ビア形成用ホール２１１内及び第１の溝２０２内の多層配線層２０４上に形成されている部分を除去する。続いて、貫通ビア形成用ホール２１１及び第１の溝２０２のそれぞれの内壁面上に前記酸化シリコン膜を介して、例えば厚さ０．０５μｍの窒化タンタル膜を形成し、その後、貫通ビア形成用ホール２１１内及び第１の溝２０２内にＣｕを埋め込む。尚、窒化タンタル膜は、Ｃｕの酸化シリコン膜中への拡散を防止するためのバリア膜として形成するが、バリア膜材料が窒化タンタル膜に限られないことは言うまでもない。また、第１の溝２０２の幅はスクライブライン２０１の幅である例えば６０μｍから８０μｍまでの範囲で任意に設定することが可能であるが、第１の溝２０２の幅を広げると、Ｃｕの埋め込み時間が長くなるため、コストの観点からは第１の溝２０２の幅を小さくしておくことが適切である。
【００９０】
次に、図９（ａ）に示すように、ウエハ２００の裏面２００ｂ側を、貫通ビア２１２及び充填部２０３のそれぞれの先端部が約０．０５μｍ突き出るまで研磨する。続いて、ウエハ２００（つまり第１の半導体装置）の裏面２００ｂ側に露出した貫通ビア２１２の端部に第２の半導体装置２５０をボンディングする。これにより、貫通ビア２１２を介して第１の半導体装置と第２の半導体装置２５０とが電気的に接続される。
【００９１】
次に、図９（ｂ）に示すように、貫通ビア２１２と第２の半導体装置２５０との接続部を含む第２の半導体装置２５０の周囲全体を例えばレジストからなる保護膜２５１によって被覆する。
【００９２】
次に、図９（ｃ）に示すように、ウエハ２００の裏面２００ｂ側から充填部２０３をウェットエッチングにより除去する。これにより、第１の溝２０２内に多層配線層２０４の一部が露出する。ここで、充填部２０３のエッチング時には貫通ビア２１２は保護膜２５１によってマスクされている。
【００９３】
次に、図１０（ａ）に示すように、ウエハ２００の裏面２００ｂ側から、第１の溝２０２内に露出した多層配線層２０４に対してウェットエッチングを行うことにより、多層配線層２０４を貫通すると共に第１の溝２０２と接続する第２の溝２０７を形成する。これによって、多層配線層２０４を含む各半導体装置はキャリア２０６を介してつながっているものの、実質的には個々に分離された状態となる。
【００９４】
次に、図１０（ｂ）に示すように、第２の半導体装置２５０を被覆、保護していた保護膜２５１を例えばアッシングにより除去する。
【００９５】
最後に、図１０（ｃ）に示すように、キャリア２０６を剥離除去することにより、ウエハ２００が分割されてなる基板２０８上に多層配線層２０４が設けられ且つ基板２０８を貫通する貫通ビア２１２を介して第２の半導体装置２５０と電気的に接続された個片の第１の半導体装置２１０を分離して得ることができる。
【００９６】
以上のように、本実施形態の製造方法によると、メカニカルダイシングを用いる場合と比べて、第１の半導体装置２１０を低ダメージで分離して得ることができる。これにより、メカニカルダイシングに起因するクラック、チッピング及び過大な応力の回避が可能となる。
【００９７】
また、本実施形態の製造方法によると、リソグラフィーとドライエッチングとによりウエハ２００を切断することができる。さらに、スクライブライン領域２０１の幅方向の両端部のみをエッチングすることにより、スクライブライン領域２０１内に形成されたスクライブアクセサリの影響による不均一エッチングを回避できるため、第１の半導体装置２１０の側面つまり基板２０８の側面における凹凸の高低差を０．０５μｍ以下に抑えることができる。一方、ウエハの表面側からスクライブラインにハーフカットを形成する従来例では、ハーフカット形成時にスクライブアクセサリがマスクとなってエッチングが不均一となったり、又はエッチング残渣が発生したりする等の不具合が発生する結果、チップ側面の凹凸の高低差を０．０５μｍ以下に抑えることはできない。
【００９８】
また、本実施形態の製造方法によると、ウエハ２００を切断するための第１の溝２０２内に例えばＣｕを埋め込んだ状態でウエハ２００の裏面研磨を行うため、ウエハ２００に局所的ストレスがかかることがない。
【００９９】
このように、本実施形態の製造方法においては、第１の半導体装置２１０の側面における凹凸の高低差を０．０５μｍ以下に抑えることができると共にウエハ切断時に局所的ストレスがかかることがないので、前述の従来例で生じてしまうような微小なクラック、微小なチッピング及び微小な応力をも回避できる。従って、高信頼性を持つ第１の半導体装置２１０を高歩留まりで提供することができる。
【０１００】
また、本実施形態によると、第１の半導体装置２１０の側面つまり基板２０８の側面が、貫通ビア２１２の形成時に形成した酸化シリコン膜によって被覆されているため、微小なクラック、微小なチッピング及び微小な応力の発生がさらに抑制されるため、信頼性をより一層向上させることができる。
【０１０１】
また、本実施形態によると、次のような効果を得ることができる。すなわち、半導体装置同士をボンディングする場合、一般的に、ボンディング部が脆弱化しやすい。それに対して、本実施形態の製造方法を用いれば、第１の半導体装置２１０を分離する際に機械的な圧力が全くかからないため、第１の半導体装置２１０と第２の半導体装置２５０とのボンディング部が脆弱化することを抑制することができる。
【０１０２】
さらに、本実施形態によると、多層配線層２０４及び表面保護膜（図示省略）の形成後に貫通ビア形成用ホール２１１及び第１の溝２０２を形成する。このため、従来の半導体製造プロセスに、貫通ビア形成用ホール２１１及び第１の溝２０２の形成工程を追加するだけで実施可能であるので、プロセス開発コストを大きく低減することができる。
【０１０３】
尚、本実施形態の図９（ｃ）に示す充填部２０３の除去工程及び図１０（ａ）に示す第２の溝２０７の形成工程において、ウェットエッチングを用いたが、これに代えて、ドライエッチングを用いてもよい。
【０１０４】
また、本実施形態において、貫通ビア形成用ホール２１１及び第１の溝２０２に埋め込む材料として導電性材料のＣｕを用いたが、これに限られず、ウエハ２００の構成材料（本実施形態ではシリコン）とは異なる導電性材料、好ましくは、シリコンに対するエッチング選択比が大きい導電性材料、例えば、Ｃｕを主成分とする合金材料、又はＷ若しくはＡｌなどを含む他の導電性材料等を用いてもよい。
【０１０５】
また、本実施形態において、ウエハ２００の保持部材として単結晶シリコンからなるキャリア２０６を用いたが、ウエハ２００の保持部材がこれに限定されないことは言うまでもない。
【０１０６】
また、本実施形態において、第２の半導体装置２５０の保護膜２５１としてレジストを用いたが、レジストの代わりに、積層チップ間充填ポリマー（アフターフィリング）を用いてもよい。この場合、本実施形態の図１０（ｂ）に示す保護膜２５１の除去工程を省略できるのみならず、本実施形態では図示していない、積層チップ間にボンディング部保護用ポリマーを充填する工程を省略できる。また、保護膜２５１として、レジストの代わりに、リソグラフィーによるパターニングが可能な感光性ポリイミドを用いてもよい。この場合、ポリイミドからなる保護膜２５１を除去することなくチップ保護ポリマー（オーバーコート）として用いることができる。
【０１０７】
また、本実施形態において、第１の半導体装置２１０の裏面側に露出した貫通ビア２１２を介して第２の半導体装置２５０を第１の半導体装置２１０にボンディングした例を説明したが、これに代えて、第１の実施形態の第１変形例のように、第１の半導体装置２１０の貫通ビア２１２の先端部を露出させた状態で製造工程を完了させてもよい。
【産業上の利用可能性】
【０１０８】
以上に説明したように、本発明に係る半導体装置及びその製造方法は、メカニカルダイシングに起因するクラック、チッピング及び過大な応力の回避だけではなく、微小なクラック、微小なチッピング及び微小な応力が半導体装置に生じることを防止できるものであり、特に、基板側面がほぼ平坦な切断面である半導体装置及びその製造方法として有用である。
【符号の説明】
【０１０９】
１００、２００ ウエハ
１００ａ、２００ａ ウエハ表面
１００ｂ、２００ｂ ウエハ裏面
１０１、２１０ スクライブライン領域
１０２、２０２ 第１の溝
１０３、２０３ 充填部
１０４、２０４ 多層配線層
１０５、２０５ 配線
１０６、２０６ キャリア
１０７、２０７ 第２の溝
１０８、２０８ 基板
１１０、２１０ 半導体装置（第１の半導体装置）
１１１、２１１ 貫通ビア形成用ホール
１１２、２１２ 貫通ビア
１２１ レジスト膜
１５０、２５０ 第２の半導体装置
１５１、２５１ 保護膜
【特許請求の範囲】
【請求項１】
少なくとも１つの半導体素子を有する第１の半導体装置を複数搭載したウエハを用意する工程（ａ）と、
前記ウエハにおける隣接する前記第１の半導体装置間を分離するスクライブライン領域に第１の溝を形成する工程（ｂ）と、
前記第１の溝に、前記ウエハの構成材料とは異なる材料を充填して充填部を形成する工程（ｃ）と、
前記充填部上を含む前記ウエハ上に配線層を形成する工程（ｄ）と、
前記配線層を覆うように前記ウエハに保持部材を貼付する工程（ｅ）と、
前記ウエハにおける前記保持部材が貼付されていない裏面側を研磨し、前記充填部の端部を露出させる工程（ｆ）と、
前記工程（ｆ）の後、前記ウエハの前記裏面側から前記充填部を除去し、前記第１の溝内に前記配線層の一部を露出させる工程（ｇ）と、
前記工程（ｇ）の後、前記配線層を貫通すると共に前記第１の溝と接続する第２の溝を形成する工程（ｈ）と、
前記工程（ｈ）の後、前記保持部材を剥離して前記複数の第１の半導体装置のそれぞれを個片に分離する工程（ｉ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記工程（ｂ）は、前記ウエハにおける前記第１の半導体装置が形成された領域に、少なくとも１つの貫通ビア形成用ホールを形成する工程を含み、
前記工程（ｃ）は、前記貫通ビア形成用ホール内に前記材料を充填して貫通ビアを形成する工程を含み、
前記工程（ｆ）は、前記貫通ビアの端部を露出させる工程を含むことを特徴とする半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法において、
前記工程（ｆ）と前記工程（ｇ）との間に、
前記工程（ｆ）で露出させた前記貫通ビアの端部に第２の半導体装置を接続することにより、前記貫通ビアを介して前記第１の半導体装置と前記第２の半導体装置とを電気的に接続する工程（ｊ）と、
前記充填部の端部を露出させたまま、前記貫通ビアと前記第２の半導体装置との接続部を含む前記第２の半導体装置の周囲を保護膜によって被覆する工程（ｋ）とをさらに備えていることを特徴とする半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
前記工程（ｈ）と前記工程（ｉ）との間に、
前記保護膜を除去する工程（ｌ）をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項５】
少なくとも１つの半導体素子を有する第１の半導体装置を複数搭載したウエハを用意する工程（ａ）と、
前記ウエハ上に配線層を形成する工程（ｂ）と、
前記配線層を覆うように前記ウエハに保持部材を貼付する工程（ｃ）と、
前記ウエハにおける前記保持部材が貼付されていない裏面側を研磨し、前記ウエハを薄くする工程（ｄ）と、
前記工程（ｄ）の後、前記ウエハにおける隣接する前記第１の半導体装置間を分離するスクライブライン領域に、前記ウエハの前記裏面側から前記配線層に達する第１の溝を形成すると共に、前記ウエハにおける前記第１の半導体装置が形成された領域に、前記ウエハの前記裏面側から前記配線層に達する少なくとも１つの貫通ビア形成用ホールを形成する工程（ｅ）と、
前記第１の溝及び貫通ビア形成用ホールにそれぞれ、前記ウエハの構成材料とは異なる材料を充填して充填部及び貫通ビアを形成する工程（ｆ）と、
前記ウエハの前記裏面側から前記充填部を除去し、前記第１の溝内に前記配線層の一部を露出させる工程（ｇ）と、
前記工程（ｇ）の後、前記配線層を貫通すると共に前記第１の溝と接続する第２の溝を形成する工程（ｈ）と、
前記工程（ｈ）の後、前記保持部材を剥離して前記複数の第１の半導体装置のそれぞれを個片に分離する工程（ｉ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、
前記工程（ｆ）と前記工程（ｇ）との間に、
前記ウエハの前記裏面側を研磨し、前記充填部及び前記貫通ビアのそれぞれの端部をさらに露出させる工程（ｊ）と、
前記工程（ｊ）で露出させた前記貫通ビアの端部に第２の半導体装置を接続することにより、前記貫通ビアを介して前記第１の半導体装置と前記第２の半導体装置とを電気的に接続する工程（ｋ）と、
前記充填部の端部を露出させたまま、前記貫通ビアと前記第２の半導体装置との接続部を含む前記第２の半導体装置の周囲を保護膜によって被覆する工程（ｌ）とをさらに備えていることを特徴とする半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法において、
前記工程（ｈ）と前記工程（ｉ）との間に、
前記保護膜を除去する工程（ｍ）をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項８】
請求項１〜７のうちのいずれか１項に記載の半導体装置の製造方法において、
前記第１の溝は、前記スクライブライン領域における幅方向の両端部にそれぞれ、前記スクライブライン領域の長さ方向に延伸するように形成されることを特徴とする半導体装置の製造方法。
【請求項９】
請求項１〜８のうちのいずれか１項に記載の半導体装置の製造方法において、
前記第１の溝の側壁面における凹凸の高低差は０．０５μｍ以下であることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項１〜９のうちのいずれか１項に記載の半導体装置の製造方法において、
前記材料は、Ｃｕを含む導電性材料であることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１〜１０のうちのいずれか１項に記載の半導体装置の製造方法において、
前記充填部は、前記第１の溝の壁面上に酸化シリコン膜及びバリア膜を順次形成した後に前記材料を前記第１の溝に充填することにより形成されることを特徴とする半導体装置の製造方法。
【請求項１２】
少なくとも１つの半導体素子が形成された基板と、
前記基板上に形成された配線層とを備え、
前記基板の側面における凹凸の高低差は０．０５μｍ以下であることを特徴とする半導体装置。
【請求項１３】
請求項１２に記載の半導体装置において、
前記基板を貫通する貫通ビアをさらに備えていることを特徴とする半導体装置。
【請求項１４】
請求項１３に記載の半導体装置において、
前記基板における前記配線層が形成されていない裏面側に前記貫通ビアの端部が露出しており、
前記貫通ビアの前記端部に他の半導体装置が接続されていることを特徴とする半導体装置。
【請求項１】
少なくとも１つの半導体素子を有する第１の半導体装置を複数搭載したウエハを用意する工程（ａ）と、
前記ウエハにおける隣接する前記第１の半導体装置間を分離するスクライブライン領域に第１の溝を形成する工程（ｂ）と、
前記第１の溝に、前記ウエハの構成材料とは異なる材料を充填して充填部を形成する工程（ｃ）と、
前記充填部上を含む前記ウエハ上に配線層を形成する工程（ｄ）と、
前記配線層を覆うように前記ウエハに保持部材を貼付する工程（ｅ）と、
前記ウエハにおける前記保持部材が貼付されていない裏面側を研磨し、前記充填部の端部を露出させる工程（ｆ）と、
前記工程（ｆ）の後、前記ウエハの前記裏面側から前記充填部を除去し、前記第１の溝内に前記配線層の一部を露出させる工程（ｇ）と、
前記工程（ｇ）の後、前記配線層を貫通すると共に前記第１の溝と接続する第２の溝を形成する工程（ｈ）と、
前記工程（ｈ）の後、前記保持部材を剥離して前記複数の第１の半導体装置のそれぞれを個片に分離する工程（ｉ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記工程（ｂ）は、前記ウエハにおける前記第１の半導体装置が形成された領域に、少なくとも１つの貫通ビア形成用ホールを形成する工程を含み、
前記工程（ｃ）は、前記貫通ビア形成用ホール内に前記材料を充填して貫通ビアを形成する工程を含み、
前記工程（ｆ）は、前記貫通ビアの端部を露出させる工程を含むことを特徴とする半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法において、
前記工程（ｆ）と前記工程（ｇ）との間に、
前記工程（ｆ）で露出させた前記貫通ビアの端部に第２の半導体装置を接続することにより、前記貫通ビアを介して前記第１の半導体装置と前記第２の半導体装置とを電気的に接続する工程（ｊ）と、
前記充填部の端部を露出させたまま、前記貫通ビアと前記第２の半導体装置との接続部を含む前記第２の半導体装置の周囲を保護膜によって被覆する工程（ｋ）とをさらに備えていることを特徴とする半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
前記工程（ｈ）と前記工程（ｉ）との間に、
前記保護膜を除去する工程（ｌ）をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項５】
少なくとも１つの半導体素子を有する第１の半導体装置を複数搭載したウエハを用意する工程（ａ）と、
前記ウエハ上に配線層を形成する工程（ｂ）と、
前記配線層を覆うように前記ウエハに保持部材を貼付する工程（ｃ）と、
前記ウエハにおける前記保持部材が貼付されていない裏面側を研磨し、前記ウエハを薄くする工程（ｄ）と、
前記工程（ｄ）の後、前記ウエハにおける隣接する前記第１の半導体装置間を分離するスクライブライン領域に、前記ウエハの前記裏面側から前記配線層に達する第１の溝を形成すると共に、前記ウエハにおける前記第１の半導体装置が形成された領域に、前記ウエハの前記裏面側から前記配線層に達する少なくとも１つの貫通ビア形成用ホールを形成する工程（ｅ）と、
前記第１の溝及び貫通ビア形成用ホールにそれぞれ、前記ウエハの構成材料とは異なる材料を充填して充填部及び貫通ビアを形成する工程（ｆ）と、
前記ウエハの前記裏面側から前記充填部を除去し、前記第１の溝内に前記配線層の一部を露出させる工程（ｇ）と、
前記工程（ｇ）の後、前記配線層を貫通すると共に前記第１の溝と接続する第２の溝を形成する工程（ｈ）と、
前記工程（ｈ）の後、前記保持部材を剥離して前記複数の第１の半導体装置のそれぞれを個片に分離する工程（ｉ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、
前記工程（ｆ）と前記工程（ｇ）との間に、
前記ウエハの前記裏面側を研磨し、前記充填部及び前記貫通ビアのそれぞれの端部をさらに露出させる工程（ｊ）と、
前記工程（ｊ）で露出させた前記貫通ビアの端部に第２の半導体装置を接続することにより、前記貫通ビアを介して前記第１の半導体装置と前記第２の半導体装置とを電気的に接続する工程（ｋ）と、
前記充填部の端部を露出させたまま、前記貫通ビアと前記第２の半導体装置との接続部を含む前記第２の半導体装置の周囲を保護膜によって被覆する工程（ｌ）とをさらに備えていることを特徴とする半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法において、
前記工程（ｈ）と前記工程（ｉ）との間に、
前記保護膜を除去する工程（ｍ）をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項８】
請求項１〜７のうちのいずれか１項に記載の半導体装置の製造方法において、
前記第１の溝は、前記スクライブライン領域における幅方向の両端部にそれぞれ、前記スクライブライン領域の長さ方向に延伸するように形成されることを特徴とする半導体装置の製造方法。
【請求項９】
請求項１〜８のうちのいずれか１項に記載の半導体装置の製造方法において、
前記第１の溝の側壁面における凹凸の高低差は０．０５μｍ以下であることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項１〜９のうちのいずれか１項に記載の半導体装置の製造方法において、
前記材料は、Ｃｕを含む導電性材料であることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１〜１０のうちのいずれか１項に記載の半導体装置の製造方法において、
前記充填部は、前記第１の溝の壁面上に酸化シリコン膜及びバリア膜を順次形成した後に前記材料を前記第１の溝に充填することにより形成されることを特徴とする半導体装置の製造方法。
【請求項１２】
少なくとも１つの半導体素子が形成された基板と、
前記基板上に形成された配線層とを備え、
前記基板の側面における凹凸の高低差は０．０５μｍ以下であることを特徴とする半導体装置。
【請求項１３】
請求項１２に記載の半導体装置において、
前記基板を貫通する貫通ビアをさらに備えていることを特徴とする半導体装置。
【請求項１４】
請求項１３に記載の半導体装置において、
前記基板における前記配線層が形成されていない裏面側に前記貫通ビアの端部が露出しており、
前記貫通ビアの前記端部に他の半導体装置が接続されていることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１１−９６６９３（Ｐ２０１１−９６６９３Ａ）
【公開日】平成２３年５月１２日（２０１１．５．１２）
【国際特許分類】
【出願番号】特願２００９−２４６０４４（Ｐ２００９−２４６０４４）
【出願日】平成２１年１０月２７日（２００９．１０．２７）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２３年５月１２日（２０１１．５．１２）
【国際特許分類】
【出願日】平成２１年１０月２７日（２００９．１０．２７）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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