半導体装置
【課題】 オン抵抗を小さくさせつつ、耐圧を向上させることが可能な半導体装置を提供することを目的とする。
【解決手段】 ドレイン領域４１と、チャネル領域４２と、ソース領域４３と、トレンチ４４内に第１の絶縁膜２を介して設けられる第１のゲート電極３と、トレンチ４４内に第１の絶縁膜２を介して設けられると共に第１のゲート電極３の下方に第２の絶縁膜４を介して設けられる第２のゲート電極５とを備えて構成し、第１のゲート電極３に、ドレイン領域４１とソース領域４３との間に流れる電流を制御する第１のゲート信号を入力し、第２のゲート電極５に、少なくとも第１のゲート信号がローレベルのとき正の電圧である第２のゲート信号を入力する。
【解決手段】 ドレイン領域４１と、チャネル領域４２と、ソース領域４３と、トレンチ４４内に第１の絶縁膜２を介して設けられる第１のゲート電極３と、トレンチ４４内に第１の絶縁膜２を介して設けられると共に第１のゲート電極３の下方に第２の絶縁膜４を介して設けられる第２のゲート電極５とを備えて構成し、第１のゲート電極３に、ドレイン領域４１とソース領域４３との間に流れる電流を制御する第１のゲート信号を入力し、第２のゲート電極５に、少なくとも第１のゲート信号がローレベルのとき正の電圧である第２のゲート信号を入力する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲートによって生じる電界効果を有する半導体装置に関し、特には、チャネル領域よりも深く形成されたトレンチ内にゲート電極を備える構造に関する。
【背景技術】
【０００２】
図４は、既存の半導体装置を示す図である。
図４に示す半導体装置４０は、ｎチャネルのＭＯＳＦＥＴであって、ｎ−型の半導体からなり不図示の基板上に設けられるドレイン領域４１と、ｐ−型の半導体からなりドレイン領域４１上に設けられるチャネル領域４２と、ｎ＋型の半導体からなりチャネル領域４２の表面に形成されるソース領域４３と、ソース領域４３の表面から少なくともチャネル領域４２を貫通してドレイン領域４１まで達するように形成されるトレンチ４４内に絶縁膜４５を介して設けられるゲート電極４６と、ゲート電極４６内に絶縁膜４７を介して設けられるフローティングゲート電極４８とを備えて構成されている。なお、ドレイン領域４１にはドレイン電極が配線され、ソース領域４３にはソース電極が配線されるものとする。また、ゲート電極４６とフローティングゲート電極４８とが電気的に接続されていてもよい。
【０００３】
上記半導体装置４０は、いわゆる、縦型のＭＯＳＦＥＴと呼ばれるものであって、集積度を上げることができ、オン抵抗を小さくすることができるというメリットがある。そして、この半導体装置４０において、さらに、オン抵抗を小さくさせるために、例えば、トレンチ４４をより深くすることが行われる。しかしながら、トレンチ４４を深くし過ぎると、半導体装置４０の耐圧が低下するという問題がある。
【０００４】
また、半導体装置４０がオフのとき、すなわち、ゲート電極４６とソース電極との電位が同じになると共に、ドレイン電極とソース電極との間に電圧が印加されると、トレンチ４４の底部の電界が強くなる。そのため、一般に、トレンチ内にゲート電極が設けられる半導体装置において、そのトレンチの底部の絶縁膜が薄いと、半導体装置がオフのとき、トレンチの底部、特にコーナ部分の電界が強くなり、半導体装置の耐圧が低下してしまうという問題がある。
【０００５】
そこで、上記半導体装置４０のように、トレンチ４４の底部、特にコーナ部分の絶縁膜４５を厚くすることにより、半導体装置４０がオフのときのトレンチ４４の底部のコーナ部分に集中する電界を抑え耐圧の低下を緩和させている（特許文献１参照）。
【特許文献１】特開平４−２２９６６２号 （第３〜６頁、第１〜１７図）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記半導体装置４０では、オン抵抗を小さくするためにトレンチ４４を深くする場合において、トレンチ４４を深くする前と後とで耐圧を維持するという程度の効果しか得られない。すなわち、上記半導体装置４０は、オン抵抗を小さくさせつつ、耐圧を向上させるには至っていない。
【０００７】
そこで、本発明では、オン抵抗を小さくさせつつ、耐圧を向上させることが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記の課題を解決するために本発明では、以下のような構成を採用した。
すなわち、本発明の半導体装置は、第１の半導体領域と、前記第１の半導体領域と反対の導電型からなり前記第１の半導体領域の一方面側の所定領域に形成される第２の半導体領域と、前記第２の半導体領域と同じ導電型からなり前記第１の半導体領域の他方面側に設けられる第３の半導体領域と、前記第２の半導体領域の表面から少なくとも前記第１の半導体領域を貫通して前記第3の半導体領域まで達するように形成されるトレンチ内に第１の絶縁膜を介して設けられた第１のゲート電極と、前記トレンチ内に前記第１の絶縁膜を介して設けられると共に前記第１のゲート電極の下方に、かつ前記第１の半導体領域と前記第３の半導体領域との境界面より下方に設けられた第２の絶縁膜と、前記トレンチ内に前記第１の絶縁膜を介して設けられると共に前記第１のゲート電極の下方に前記第２の絶縁膜を介して設けられた第２のゲート電極とを備えることを特徴とする。
【０００９】
また、本発明の半導体装置は、第１の半導体領域と、前記第１の半導体領域と反対の導電型からなり前記第１の半導体領域の一方面側の所定領域に形成される第２の半導体領域と、前記第２の半導体領域と同じ導電型からなり前記第１の半導体領域の他方面側に設けられる第３の半導体領域と、前記第２の半導体領域の表面から少なくとも前記第１の半導体領域を貫通して前記第３の半導体領域まで達するように形成されるトレンチ内に第１の絶縁膜を介して設けられ、前記第２の半導体領域と前記第３の半導体領域との間に流れる電流を制御するための第１のゲート信号が入力される第１のゲート電極と、前記トレンチ内に前記第１の絶縁膜を介して設けられると共に前記第１のゲート電極の下方に第２の絶縁膜を介して設けられ、少なくとも前記第１のゲート信号がローレベルで前記第２の半導体領域と前記第３の半導体領域との間に電流が流れないとき正の電圧である第２のゲート信号が入力される、または、少なくとも前記第１のゲート信号がハイレベルで前記第２の半導体領域と前記第３の半導体領域との間に電流が流れないとき負の電圧である第２のゲート信号が入力される第２のゲート電極とを備えることを特徴とする。
【００１０】
このように、第１のゲート信号がローレベルのとき正の電圧、または、第１のゲート信号がハイレベルのとき負の電圧である第２のゲート信号を第２のゲート電極に入力することにより、半導体装置がオフのときのトレンチの底部のコーナ部分周辺の電位を第２のゲート信号の電圧とすることができるので、トレンチの底部のコーナ部分全体の電界集中を第１のゲート電極と第２のゲート電極とにより分散させることができる。これにより、トレンチの深さに関係無く、トレンチの底部のコーナ部分に集中する電界を抑えることができるので、半導体装置がオフのときの耐圧を向上させることができる。そのため、たとえ、オン抵抗を小さくするためにトレンチの底部を下げても、トレンチの底部のコーナ部分に集中する電界を抑えることができ半導体装置がオフのときの耐圧を向上させることができる。
【００１１】
また、上記半導体装置の第２のゲート信号は、前記第１のゲート信号がハイレベルで前記第２の半導体領域と前記第３の半導体領域との間に電流が流れるときも正の電圧、または、前記第１のゲート信号がローレベルのときで前記第２の半導体領域と前記第３の半導体領域との間に電流が流れるときも負の電圧となるように構成してもよい。
【００１２】
また、上記導体装置は、プラス端子が前記第２のゲート電極に接続される直流電源と、前記直流電源から供給される電力により駆動し、入力される信号に基づいて前記第１のゲート信号を出力するドライブ回路とを備えるように構成してもよい。
【００１３】
また、上記半導体装置の第２のゲート信号は、前記第１のゲート信号がローレベルのときハイレベルとなり、第１のゲート信号がハイレベルのときローレベルとなるように構成してもよい。
【００１４】
また、上記半導体装置は、ＭＯＳＦＥＴとし、前記第２の半導体領域を、前記ＭＯＳＦＥＴのソース領域とし、前記第３の半導体領域を、前記ＭＯＳＦＥＴのドレイン領域として構成してもよい。
【００１５】
また、上記半導体装置は、前記第１の半導体領域と同じ導電型からなり前記第３の半導体領域の前記第１の半導体領域の反対側に設けられる第４の半導体領域を備える、ＩＧＢＴとして構成してもよい。
【００１６】
また、上記半導体装置の第２のゲート信号は、前記第１のゲート電極に印加される電圧よりも大きくなるように構成してもよい。
また、上記半導体装置の第２のゲート電極は、２以上のゲート電極が前記トレンチの長手方向に対して互いに重なるように形成されることにより構成され、前記２以上のゲート電極に入力される各ゲート信号は、互いに異なる信号となるように構成してもよい。
【００１７】
また、上記半導体装置の２以上のゲート電極は、前記第１のゲート電極から遠くに形成されるものほど印加される電圧が大きくなるように構成してもよい。
【発明の効果】
【００１８】
本発明によれば、オン抵抗を小さくさせつつ、半導体装置がオフのときの耐圧を向上させることができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施形態を図面を用いて説明する。
図１（ａ）は、本発明の実施形態の半導体装置を示す図である。なお、図１（ａ）において、図４に示す構成と同じ構成には同じ符号を付している。
【００２０】
図１（ａ）に示すように、半導体装置１は、ｎチャネルのＭＯＳＦＥＴであって、ドレイン領域４１（第３の半導体領域）と、チャネル領域４２（第１の半導体領域）と、ソース領域４３（第２の半導体領域）と、トレンチ４４内に第１の絶縁膜２を介して設けられる第１のゲート電極３と、トレンチ４４内に第１の絶縁膜２を介して設けられると共に第１のゲート電極３の下方に第２の絶縁膜４を介して設けられる第２のゲート電極５とを備えて構成されている。なお、ドレイン領域４１にはドレイン電極が配線され、ソース領域４３にはソース電極が配線されるものとする。なお第２の絶縁膜４はドレイン領域４１と、チャネル領域４２との境界より下側にあるのが好ましい。
【００２１】
上記第１のゲート電極３は、ドレイン領域４１とソース領域４３との間に流れる電流を制御する第１のゲート信号が入力される。
上記第２のゲート電極５は、少なくとも第１のゲート信号がローレベルのとき正の電圧である第２のゲート信号が入力される。
【００２２】
図１（ｂ）は、図１（ａ）に示すＡ１−Ａ２断面を示す図である。
図１（ｂ）に示すように、第１のゲート電極３は、第１のゲート信号が入力される第１のゲート端子６に接続されている。
【００２３】
また、第２のゲート電極５は、第２のゲート信号が入力される第２のゲート端子７に接続されている。
次に、第１のゲート電極３及び第２のゲート電極５の形成方法の一例を説明する。なお、トレンチ４４が形成された後の形成方法を説明する。
【００２４】
まず、熱酸化によりトレンチ４４内の側面及び底面に第１の絶縁膜２を形成する。
次に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により第１の絶縁膜２内にシリコンを埋め込む。
【００２５】
次に、エッチングによりシリコンの表面側の一部を除去し第２のゲート電極５を形成する。
次に、熱酸化により第２のゲート電極５の表面に第２の絶縁膜４を形成する。
【００２６】
次に、ＣＶＤ法により第２の絶縁膜４内にシリコンを埋め込む。
そして、エッチングによりシリコンの表面側の一部を除去し第１のゲート電極３を形成する。
【００２７】
なお、第１の絶縁膜２は、トレンチ４４の側面部とトレンチ４４の底面部とにおいて、同じ工程で製造されるので、トレンチ４４の側面から底面にかけて略均一の厚さに形成される。
【００２８】
また、図１（ｃ）は、半導体装置１の等価回路を示す図である。なお、図１（ｃ）において、図１（ｂ）に示す構成と同じ構成には同じ符号を付している。
図１（ｃ）に示すように、半導体装置１は、第１のゲート電極３により構成されるトランジスタ８と、第２のゲート電極５により構成されるトランジスタ９と、第２の絶縁膜４により構成されるコンデンサ１０と、第１の絶縁膜２により構成されるコンデンサ１１とにより構成される。
【００２９】
また、トランジスタ８のドレインはトランジスタ９のソースに接続されている。また、コンデンサ１０の一方端はトランジスタ８のゲートに接続され、コンデンサ１０の他方端はトランジスタ９のゲートに接続されている。また、コンデンサ１１の一方端はトランジスタ９のゲートに接続され、コンデンサ１１の他方端はトランジスタ９のドレインに接続されている。
【００３０】
また、図１（ｃ）に示す半導体装置１では、トランジスタ９のゲートに常に正の電圧である第２のゲート信号が入力されるか、または、トランジスタ８のゲートにローレベルの第１のゲート信号が入力されるときにトランジスタ９のゲートに正の電圧である第２のゲート信号が入力される。
【００３１】
また、図１（ｃ）に示す半導体装置１は、第１のゲート端子６にハイレベルの第１のゲート信号が入力されると、トランジスタ８及び９のそれぞれのドレイン−ソース間に電流が流れオンする。また、半導体装置１は、第１のゲート端子６にローレベルの第１のゲート信号が入力されると、トランジスタ８及び９のそれぞれのドレイン−ソース間に電流が流れずオフする。そのため、第２のゲート電極５に印加される正の電圧を第１のゲート電極３に印加される正の電圧よりも大きくしても、第１のゲート端子６に入力される第１のゲート信号に基づいて半導体装置１のオン、オフを制御することができる。
【００３２】
このように、第２のゲート電極５に印加される正の電圧を第１のゲート電極３に印加される正の電圧よりも大きくする場合は、第２のゲート電極５に印加する正の電圧を大きくする分トレンチ４４の底部付近の電位を上げることができる。これにより、第２のゲート電極５の底部付近の電界を第２のゲート電極５に印加する正の電圧に応じて強めたり弱めたりすることができるので、半導体装置１がオフのときのドレイン領域４１とソース領域４３との間の耐圧を積極的に向上させることができる。
【００３３】
また、図２（ａ）は、第１及び第２のゲート信号を出力する出力回路の一例を示す図である。
図２（ａ）に示す出力回路２０は、直流電源２１と、ドライブ回路２２とを備えて構成されている。
【００３４】
また、直流電源２１のプラス端子は、図１（ｂ）に示す第２のゲート電極５の第２のゲート端子７に接続されている。
また、ドライブ回路２２は、直流電源２１から供給される電力により駆動し、入力される信号に基づいて第１のゲート信号を出力する。すなわち、ドライブ回路２２の第１のゲート信号を出力する端子は、図１（ｂ）に示す第１のゲート電極３の第１のゲート端子６に接続されている。
【００３５】
このように、半導体装置１に出力回路２０を備えることにより、第２のゲート電極５に常に正の電圧を印加させることができる。
また、図２（ｂ）は、第１及び第２のゲート信号を出力する出力回路の他の例を示す図である。
【００３６】
図２（ｂ）に示す出力回路２３は、入力信号とドライブ回路２４から出力される第１のゲート信号ＧＳ１を反転しその反転した信号を第２のゲート信号ＧＳ２として出力する反転回路２５とを備えて構成されている。
【００３７】
ここで、図２（ｃ）は、図２（ｂ）に示す出力回路２３から出力される信号を示す図である。なお、図２（ｃ）に示すグラフの縦軸は各信号の電圧［ｖ］を示し、横軸は時間［ｔ］を示している。また、図２（ｃ）に示すグラフの最上段の信号は第１のゲート信号ＧＳ１を示し、２段目の信号は第２のゲート信号ＧＳ２を示している。
【００３８】
このように、半導体装置１に出力回路２３を備えることにより、図１（ｃ）のトランジスタ８のゲートにローレベルの第１のゲート信号ＧＳ１が入力されるときに図１（ｃ）のトランジスタ９のゲートにハイレベルの第２のゲート信号ＧＳ２が入力され、トランジスタ８のゲートにハイレベルの第１のゲート信号ＧＳ１が入力されるときにトランジスタ９のゲートにローレベルの第２のゲート信号ＧＳ２が入力されるように構成することができる。
【００３９】
また、図３（ａ）は、トレンチ４４内に第１のゲート電極３のみを備える半導体装置において、その半導体装置がオフしたときのトレンチ４４周囲の電界の強さを示す電界分布図である。また、図３（ｂ）は、トレンチ４４内に第１のゲート電極３及び第２のゲート電極５を備える半導体装置１において、その半導体装置１がオフしたときのトレンチ４４周囲の電界の強さを示す電界分布図である。なお、図３（ａ）に示す半導体装置において、ドレイン電極とソース電極との間に８０Ｖの電圧が印加され、第１のゲート電極３がソース電極とショートし第１のゲート電極３の電位がグランドになっているものとする。また、図３（ｂ）に示す半導体装置１において、ドレイン電極とソース電極との間に８０Ｖの電圧が印加され、第１のゲート電極３がソース電極とショートし第１のゲート電極３の電位がグランドになり、第２のゲート電極５に１６Ｖの電圧が印加されているものとする。また、図３（ａ）及び図３（ｂ）に示す各曲線は、等電界強度面を示している。
【００４０】
図３（ａ）に示すように、トレンチ４４内に第２のゲート電極５が設けられていない半導体装置は、トレンチ４４の底部のコーナ部分のみに電界が集中している。
一方、図３（ｂ）に示すように、トレンチ４４内に第１のゲート電極３と第２のゲート電極５とが設けられている半導体装置１は、第１のゲート電極３の底部付近に電界が集中し、さらに、第２の電極５の底部付近にも電界が集中している。
【００４１】
このように、図３（ｂ）に示す半導体装置１は、トレンチ４４の底部のコーナ部分に集中する電界を第１のゲート電極３及び第２のゲート電極５の２つのゲート電極により分散させることができるので、トレンチ４４の底部のコーナ部分に集中する電界を抑え半導体装置１のオフのときのドレイン−ソース間の耐圧を向上させることができる。
【００４２】
このように、半導体装置１では、少なくとも第１のゲート信号がローレベルのとき正の電圧である第２のゲート信号を第２のゲート電極５に入力する構成であるので、第１のゲート信号がローレベルのとき、すなわち、半導体装置１がオフのときのトレンチ４４底部のコーナ部分の電位を第２のゲート信号の電圧に上げることができ、トレンチ４４の底部のコーナ部分全体の電界集中を第１のゲート電極３と第２のゲート電極５とにより分散させることができる。これにより、トレンチ４４の底部の深さに関係無く、トレンチ４４の底部のコーナ部分に集中する電界を抑えることができ半導体装置１がオフのときの耐圧を向上させることができる。そのため、たとえ、オン抵抗を小さくするためにトレンチ４４の底部を下げても、トレンチ４４の底部のコーナ部分に集中する電界を抑えることができ半導体装置１がオフのときの耐圧を向上させることができるので、オン抵抗を小さくさせつつ、半導体装置１がオフのときの耐圧を向上させることができる。
【００４３】
なお、上記実施形態では、ｎチャネルのＭＯＳＦＥＴを半導体装置１とする構成であるが、ｐチャネルのＭＯＳＦＥＴを半導体装置１として構成してもよい。このとき、第２のゲート電極５に入力される第２のゲート信号は常に負の電圧であってもよい。また、少なくとも第１のゲート電極３にハイレベルの第１のゲート信号が入力したときに負の電圧である第２のゲート信号が第２のゲート電極５に入力されるように構成してもよい。このように構成しても、オン抵抗を小さくさせつつ、半導体装置１がオフのときの耐圧を向上させることができる。
【００４４】
また、上記実施形態では、第２のゲート電極５を１つのゲート電極により構成しているが、第２のゲート電極５を２以上のゲート電極により構成し、それら２以上のゲート電極がトレンチ４４の長手方向に対して互いに重なるように構成してもよい。このとき、２以上のゲート電極に入力される各ゲート信号は互いに異なっているものとする。このように、第２のゲート電極５を２以上のゲート電極で構成することによりトレンチ４４の底部に集中する電界をさらに複数に分散させることができるので、半導体装置１がオフのときの耐圧をより向上させることができる。なお、第２の電極５を構成する２以上のゲート電極は、第１のゲート電極３から遠くに形成されるものほど印加される電圧が徐々に大きくなるように構成してもよい。
【００４５】
また、上記実施形態では、トレンチ４４内に第１のゲート電極３及び第２のゲート電極５を備えるＭＯＳＦＥＴを半導体装置１とする構成であるが、トレンチ４４内に第１のゲート電極３及び第２のゲート電極５を備えるＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）を半導体装置１として構成してもよい。すなわち、図１（ａ）に示す半導体装置１において、ドレイン領域４１のチャネル領域４２の反対側にｐ型の半導体領域（第４の半導体領域）を設けるように構成してもよい。
【００４６】
また、上記半導体装置１は、ドレイン−ソース間に印加される電圧があまり変動しない装置に適用されることが望ましいが、ドレイン−ソース間に印加される電圧が多少変動する装置、例えば、モータの駆動制御用のインバータのスイッチング素子として適用されてもよい。
【図面の簡単な説明】
【００４７】
【図１】（ａ）は、本発明の実施形態の半導体装置を示す図である。（ｂ）は、（ａ）に示すＡ１−Ａ２断面を示す図である。（ｃ）は、本実施形態の半導体装置の等価回路を示す図である。
【図２】（ａ）は、第１及び第２のゲート信号を出力する出力回路の一例を示す図である。（ｂ）は、第１及び第２のゲート信号を出力する出力回路の他の例を示す図である。（ｃ）は、（ｂ）に示す出力回路から出力される信号を示す図である。
【図３】（ａ）は、トレンチ内に第２のゲート電極を設けない半導体装置のトレンチ周囲の電界分布図である。（ｂ）は、トレンチ内に第２のゲート電極を設けている半導体装置のトレンチ周囲の電界分布図である。
【図４】既存の半導体装置を示す図である。
【符号の説明】
【００４８】
１ 半導体装置
２ 第１の絶縁膜
３ 第１のゲート電極
４ 第２の絶縁膜
５ 第２のゲート電極
６ 第１のゲート端子
７ 第２のゲート端子
８ トランジスタ
９ トランジスタ
１０ コンデンサ
１１ コンデンサ
２０ 出力回路
２１ 直流電源
２２ ドライブ回路
２３ 出力回路
２４ ドライブ回路
２５ 反転回路
４０ 半導体装置
４１ ドレイン領域
４２ チャネル領域
４３ ソース領域
４４ トレンチ
【技術分野】
【０００１】
本発明は、絶縁ゲートによって生じる電界効果を有する半導体装置に関し、特には、チャネル領域よりも深く形成されたトレンチ内にゲート電極を備える構造に関する。
【背景技術】
【０００２】
図４は、既存の半導体装置を示す図である。
図４に示す半導体装置４０は、ｎチャネルのＭＯＳＦＥＴであって、ｎ−型の半導体からなり不図示の基板上に設けられるドレイン領域４１と、ｐ−型の半導体からなりドレイン領域４１上に設けられるチャネル領域４２と、ｎ＋型の半導体からなりチャネル領域４２の表面に形成されるソース領域４３と、ソース領域４３の表面から少なくともチャネル領域４２を貫通してドレイン領域４１まで達するように形成されるトレンチ４４内に絶縁膜４５を介して設けられるゲート電極４６と、ゲート電極４６内に絶縁膜４７を介して設けられるフローティングゲート電極４８とを備えて構成されている。なお、ドレイン領域４１にはドレイン電極が配線され、ソース領域４３にはソース電極が配線されるものとする。また、ゲート電極４６とフローティングゲート電極４８とが電気的に接続されていてもよい。
【０００３】
上記半導体装置４０は、いわゆる、縦型のＭＯＳＦＥＴと呼ばれるものであって、集積度を上げることができ、オン抵抗を小さくすることができるというメリットがある。そして、この半導体装置４０において、さらに、オン抵抗を小さくさせるために、例えば、トレンチ４４をより深くすることが行われる。しかしながら、トレンチ４４を深くし過ぎると、半導体装置４０の耐圧が低下するという問題がある。
【０００４】
また、半導体装置４０がオフのとき、すなわち、ゲート電極４６とソース電極との電位が同じになると共に、ドレイン電極とソース電極との間に電圧が印加されると、トレンチ４４の底部の電界が強くなる。そのため、一般に、トレンチ内にゲート電極が設けられる半導体装置において、そのトレンチの底部の絶縁膜が薄いと、半導体装置がオフのとき、トレンチの底部、特にコーナ部分の電界が強くなり、半導体装置の耐圧が低下してしまうという問題がある。
【０００５】
そこで、上記半導体装置４０のように、トレンチ４４の底部、特にコーナ部分の絶縁膜４５を厚くすることにより、半導体装置４０がオフのときのトレンチ４４の底部のコーナ部分に集中する電界を抑え耐圧の低下を緩和させている（特許文献１参照）。
【特許文献１】特開平４−２２９６６２号 （第３〜６頁、第１〜１７図）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記半導体装置４０では、オン抵抗を小さくするためにトレンチ４４を深くする場合において、トレンチ４４を深くする前と後とで耐圧を維持するという程度の効果しか得られない。すなわち、上記半導体装置４０は、オン抵抗を小さくさせつつ、耐圧を向上させるには至っていない。
【０００７】
そこで、本発明では、オン抵抗を小さくさせつつ、耐圧を向上させることが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記の課題を解決するために本発明では、以下のような構成を採用した。
すなわち、本発明の半導体装置は、第１の半導体領域と、前記第１の半導体領域と反対の導電型からなり前記第１の半導体領域の一方面側の所定領域に形成される第２の半導体領域と、前記第２の半導体領域と同じ導電型からなり前記第１の半導体領域の他方面側に設けられる第３の半導体領域と、前記第２の半導体領域の表面から少なくとも前記第１の半導体領域を貫通して前記第3の半導体領域まで達するように形成されるトレンチ内に第１の絶縁膜を介して設けられた第１のゲート電極と、前記トレンチ内に前記第１の絶縁膜を介して設けられると共に前記第１のゲート電極の下方に、かつ前記第１の半導体領域と前記第３の半導体領域との境界面より下方に設けられた第２の絶縁膜と、前記トレンチ内に前記第１の絶縁膜を介して設けられると共に前記第１のゲート電極の下方に前記第２の絶縁膜を介して設けられた第２のゲート電極とを備えることを特徴とする。
【０００９】
また、本発明の半導体装置は、第１の半導体領域と、前記第１の半導体領域と反対の導電型からなり前記第１の半導体領域の一方面側の所定領域に形成される第２の半導体領域と、前記第２の半導体領域と同じ導電型からなり前記第１の半導体領域の他方面側に設けられる第３の半導体領域と、前記第２の半導体領域の表面から少なくとも前記第１の半導体領域を貫通して前記第３の半導体領域まで達するように形成されるトレンチ内に第１の絶縁膜を介して設けられ、前記第２の半導体領域と前記第３の半導体領域との間に流れる電流を制御するための第１のゲート信号が入力される第１のゲート電極と、前記トレンチ内に前記第１の絶縁膜を介して設けられると共に前記第１のゲート電極の下方に第２の絶縁膜を介して設けられ、少なくとも前記第１のゲート信号がローレベルで前記第２の半導体領域と前記第３の半導体領域との間に電流が流れないとき正の電圧である第２のゲート信号が入力される、または、少なくとも前記第１のゲート信号がハイレベルで前記第２の半導体領域と前記第３の半導体領域との間に電流が流れないとき負の電圧である第２のゲート信号が入力される第２のゲート電極とを備えることを特徴とする。
【００１０】
このように、第１のゲート信号がローレベルのとき正の電圧、または、第１のゲート信号がハイレベルのとき負の電圧である第２のゲート信号を第２のゲート電極に入力することにより、半導体装置がオフのときのトレンチの底部のコーナ部分周辺の電位を第２のゲート信号の電圧とすることができるので、トレンチの底部のコーナ部分全体の電界集中を第１のゲート電極と第２のゲート電極とにより分散させることができる。これにより、トレンチの深さに関係無く、トレンチの底部のコーナ部分に集中する電界を抑えることができるので、半導体装置がオフのときの耐圧を向上させることができる。そのため、たとえ、オン抵抗を小さくするためにトレンチの底部を下げても、トレンチの底部のコーナ部分に集中する電界を抑えることができ半導体装置がオフのときの耐圧を向上させることができる。
【００１１】
また、上記半導体装置の第２のゲート信号は、前記第１のゲート信号がハイレベルで前記第２の半導体領域と前記第３の半導体領域との間に電流が流れるときも正の電圧、または、前記第１のゲート信号がローレベルのときで前記第２の半導体領域と前記第３の半導体領域との間に電流が流れるときも負の電圧となるように構成してもよい。
【００１２】
また、上記導体装置は、プラス端子が前記第２のゲート電極に接続される直流電源と、前記直流電源から供給される電力により駆動し、入力される信号に基づいて前記第１のゲート信号を出力するドライブ回路とを備えるように構成してもよい。
【００１３】
また、上記半導体装置の第２のゲート信号は、前記第１のゲート信号がローレベルのときハイレベルとなり、第１のゲート信号がハイレベルのときローレベルとなるように構成してもよい。
【００１４】
また、上記半導体装置は、ＭＯＳＦＥＴとし、前記第２の半導体領域を、前記ＭＯＳＦＥＴのソース領域とし、前記第３の半導体領域を、前記ＭＯＳＦＥＴのドレイン領域として構成してもよい。
【００１５】
また、上記半導体装置は、前記第１の半導体領域と同じ導電型からなり前記第３の半導体領域の前記第１の半導体領域の反対側に設けられる第４の半導体領域を備える、ＩＧＢＴとして構成してもよい。
【００１６】
また、上記半導体装置の第２のゲート信号は、前記第１のゲート電極に印加される電圧よりも大きくなるように構成してもよい。
また、上記半導体装置の第２のゲート電極は、２以上のゲート電極が前記トレンチの長手方向に対して互いに重なるように形成されることにより構成され、前記２以上のゲート電極に入力される各ゲート信号は、互いに異なる信号となるように構成してもよい。
【００１７】
また、上記半導体装置の２以上のゲート電極は、前記第１のゲート電極から遠くに形成されるものほど印加される電圧が大きくなるように構成してもよい。
【発明の効果】
【００１８】
本発明によれば、オン抵抗を小さくさせつつ、半導体装置がオフのときの耐圧を向上させることができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施形態を図面を用いて説明する。
図１（ａ）は、本発明の実施形態の半導体装置を示す図である。なお、図１（ａ）において、図４に示す構成と同じ構成には同じ符号を付している。
【００２０】
図１（ａ）に示すように、半導体装置１は、ｎチャネルのＭＯＳＦＥＴであって、ドレイン領域４１（第３の半導体領域）と、チャネル領域４２（第１の半導体領域）と、ソース領域４３（第２の半導体領域）と、トレンチ４４内に第１の絶縁膜２を介して設けられる第１のゲート電極３と、トレンチ４４内に第１の絶縁膜２を介して設けられると共に第１のゲート電極３の下方に第２の絶縁膜４を介して設けられる第２のゲート電極５とを備えて構成されている。なお、ドレイン領域４１にはドレイン電極が配線され、ソース領域４３にはソース電極が配線されるものとする。なお第２の絶縁膜４はドレイン領域４１と、チャネル領域４２との境界より下側にあるのが好ましい。
【００２１】
上記第１のゲート電極３は、ドレイン領域４１とソース領域４３との間に流れる電流を制御する第１のゲート信号が入力される。
上記第２のゲート電極５は、少なくとも第１のゲート信号がローレベルのとき正の電圧である第２のゲート信号が入力される。
【００２２】
図１（ｂ）は、図１（ａ）に示すＡ１−Ａ２断面を示す図である。
図１（ｂ）に示すように、第１のゲート電極３は、第１のゲート信号が入力される第１のゲート端子６に接続されている。
【００２３】
また、第２のゲート電極５は、第２のゲート信号が入力される第２のゲート端子７に接続されている。
次に、第１のゲート電極３及び第２のゲート電極５の形成方法の一例を説明する。なお、トレンチ４４が形成された後の形成方法を説明する。
【００２４】
まず、熱酸化によりトレンチ４４内の側面及び底面に第１の絶縁膜２を形成する。
次に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により第１の絶縁膜２内にシリコンを埋め込む。
【００２５】
次に、エッチングによりシリコンの表面側の一部を除去し第２のゲート電極５を形成する。
次に、熱酸化により第２のゲート電極５の表面に第２の絶縁膜４を形成する。
【００２６】
次に、ＣＶＤ法により第２の絶縁膜４内にシリコンを埋め込む。
そして、エッチングによりシリコンの表面側の一部を除去し第１のゲート電極３を形成する。
【００２７】
なお、第１の絶縁膜２は、トレンチ４４の側面部とトレンチ４４の底面部とにおいて、同じ工程で製造されるので、トレンチ４４の側面から底面にかけて略均一の厚さに形成される。
【００２８】
また、図１（ｃ）は、半導体装置１の等価回路を示す図である。なお、図１（ｃ）において、図１（ｂ）に示す構成と同じ構成には同じ符号を付している。
図１（ｃ）に示すように、半導体装置１は、第１のゲート電極３により構成されるトランジスタ８と、第２のゲート電極５により構成されるトランジスタ９と、第２の絶縁膜４により構成されるコンデンサ１０と、第１の絶縁膜２により構成されるコンデンサ１１とにより構成される。
【００２９】
また、トランジスタ８のドレインはトランジスタ９のソースに接続されている。また、コンデンサ１０の一方端はトランジスタ８のゲートに接続され、コンデンサ１０の他方端はトランジスタ９のゲートに接続されている。また、コンデンサ１１の一方端はトランジスタ９のゲートに接続され、コンデンサ１１の他方端はトランジスタ９のドレインに接続されている。
【００３０】
また、図１（ｃ）に示す半導体装置１では、トランジスタ９のゲートに常に正の電圧である第２のゲート信号が入力されるか、または、トランジスタ８のゲートにローレベルの第１のゲート信号が入力されるときにトランジスタ９のゲートに正の電圧である第２のゲート信号が入力される。
【００３１】
また、図１（ｃ）に示す半導体装置１は、第１のゲート端子６にハイレベルの第１のゲート信号が入力されると、トランジスタ８及び９のそれぞれのドレイン−ソース間に電流が流れオンする。また、半導体装置１は、第１のゲート端子６にローレベルの第１のゲート信号が入力されると、トランジスタ８及び９のそれぞれのドレイン−ソース間に電流が流れずオフする。そのため、第２のゲート電極５に印加される正の電圧を第１のゲート電極３に印加される正の電圧よりも大きくしても、第１のゲート端子６に入力される第１のゲート信号に基づいて半導体装置１のオン、オフを制御することができる。
【００３２】
このように、第２のゲート電極５に印加される正の電圧を第１のゲート電極３に印加される正の電圧よりも大きくする場合は、第２のゲート電極５に印加する正の電圧を大きくする分トレンチ４４の底部付近の電位を上げることができる。これにより、第２のゲート電極５の底部付近の電界を第２のゲート電極５に印加する正の電圧に応じて強めたり弱めたりすることができるので、半導体装置１がオフのときのドレイン領域４１とソース領域４３との間の耐圧を積極的に向上させることができる。
【００３３】
また、図２（ａ）は、第１及び第２のゲート信号を出力する出力回路の一例を示す図である。
図２（ａ）に示す出力回路２０は、直流電源２１と、ドライブ回路２２とを備えて構成されている。
【００３４】
また、直流電源２１のプラス端子は、図１（ｂ）に示す第２のゲート電極５の第２のゲート端子７に接続されている。
また、ドライブ回路２２は、直流電源２１から供給される電力により駆動し、入力される信号に基づいて第１のゲート信号を出力する。すなわち、ドライブ回路２２の第１のゲート信号を出力する端子は、図１（ｂ）に示す第１のゲート電極３の第１のゲート端子６に接続されている。
【００３５】
このように、半導体装置１に出力回路２０を備えることにより、第２のゲート電極５に常に正の電圧を印加させることができる。
また、図２（ｂ）は、第１及び第２のゲート信号を出力する出力回路の他の例を示す図である。
【００３６】
図２（ｂ）に示す出力回路２３は、入力信号とドライブ回路２４から出力される第１のゲート信号ＧＳ１を反転しその反転した信号を第２のゲート信号ＧＳ２として出力する反転回路２５とを備えて構成されている。
【００３７】
ここで、図２（ｃ）は、図２（ｂ）に示す出力回路２３から出力される信号を示す図である。なお、図２（ｃ）に示すグラフの縦軸は各信号の電圧［ｖ］を示し、横軸は時間［ｔ］を示している。また、図２（ｃ）に示すグラフの最上段の信号は第１のゲート信号ＧＳ１を示し、２段目の信号は第２のゲート信号ＧＳ２を示している。
【００３８】
このように、半導体装置１に出力回路２３を備えることにより、図１（ｃ）のトランジスタ８のゲートにローレベルの第１のゲート信号ＧＳ１が入力されるときに図１（ｃ）のトランジスタ９のゲートにハイレベルの第２のゲート信号ＧＳ２が入力され、トランジスタ８のゲートにハイレベルの第１のゲート信号ＧＳ１が入力されるときにトランジスタ９のゲートにローレベルの第２のゲート信号ＧＳ２が入力されるように構成することができる。
【００３９】
また、図３（ａ）は、トレンチ４４内に第１のゲート電極３のみを備える半導体装置において、その半導体装置がオフしたときのトレンチ４４周囲の電界の強さを示す電界分布図である。また、図３（ｂ）は、トレンチ４４内に第１のゲート電極３及び第２のゲート電極５を備える半導体装置１において、その半導体装置１がオフしたときのトレンチ４４周囲の電界の強さを示す電界分布図である。なお、図３（ａ）に示す半導体装置において、ドレイン電極とソース電極との間に８０Ｖの電圧が印加され、第１のゲート電極３がソース電極とショートし第１のゲート電極３の電位がグランドになっているものとする。また、図３（ｂ）に示す半導体装置１において、ドレイン電極とソース電極との間に８０Ｖの電圧が印加され、第１のゲート電極３がソース電極とショートし第１のゲート電極３の電位がグランドになり、第２のゲート電極５に１６Ｖの電圧が印加されているものとする。また、図３（ａ）及び図３（ｂ）に示す各曲線は、等電界強度面を示している。
【００４０】
図３（ａ）に示すように、トレンチ４４内に第２のゲート電極５が設けられていない半導体装置は、トレンチ４４の底部のコーナ部分のみに電界が集中している。
一方、図３（ｂ）に示すように、トレンチ４４内に第１のゲート電極３と第２のゲート電極５とが設けられている半導体装置１は、第１のゲート電極３の底部付近に電界が集中し、さらに、第２の電極５の底部付近にも電界が集中している。
【００４１】
このように、図３（ｂ）に示す半導体装置１は、トレンチ４４の底部のコーナ部分に集中する電界を第１のゲート電極３及び第２のゲート電極５の２つのゲート電極により分散させることができるので、トレンチ４４の底部のコーナ部分に集中する電界を抑え半導体装置１のオフのときのドレイン−ソース間の耐圧を向上させることができる。
【００４２】
このように、半導体装置１では、少なくとも第１のゲート信号がローレベルのとき正の電圧である第２のゲート信号を第２のゲート電極５に入力する構成であるので、第１のゲート信号がローレベルのとき、すなわち、半導体装置１がオフのときのトレンチ４４底部のコーナ部分の電位を第２のゲート信号の電圧に上げることができ、トレンチ４４の底部のコーナ部分全体の電界集中を第１のゲート電極３と第２のゲート電極５とにより分散させることができる。これにより、トレンチ４４の底部の深さに関係無く、トレンチ４４の底部のコーナ部分に集中する電界を抑えることができ半導体装置１がオフのときの耐圧を向上させることができる。そのため、たとえ、オン抵抗を小さくするためにトレンチ４４の底部を下げても、トレンチ４４の底部のコーナ部分に集中する電界を抑えることができ半導体装置１がオフのときの耐圧を向上させることができるので、オン抵抗を小さくさせつつ、半導体装置１がオフのときの耐圧を向上させることができる。
【００４３】
なお、上記実施形態では、ｎチャネルのＭＯＳＦＥＴを半導体装置１とする構成であるが、ｐチャネルのＭＯＳＦＥＴを半導体装置１として構成してもよい。このとき、第２のゲート電極５に入力される第２のゲート信号は常に負の電圧であってもよい。また、少なくとも第１のゲート電極３にハイレベルの第１のゲート信号が入力したときに負の電圧である第２のゲート信号が第２のゲート電極５に入力されるように構成してもよい。このように構成しても、オン抵抗を小さくさせつつ、半導体装置１がオフのときの耐圧を向上させることができる。
【００４４】
また、上記実施形態では、第２のゲート電極５を１つのゲート電極により構成しているが、第２のゲート電極５を２以上のゲート電極により構成し、それら２以上のゲート電極がトレンチ４４の長手方向に対して互いに重なるように構成してもよい。このとき、２以上のゲート電極に入力される各ゲート信号は互いに異なっているものとする。このように、第２のゲート電極５を２以上のゲート電極で構成することによりトレンチ４４の底部に集中する電界をさらに複数に分散させることができるので、半導体装置１がオフのときの耐圧をより向上させることができる。なお、第２の電極５を構成する２以上のゲート電極は、第１のゲート電極３から遠くに形成されるものほど印加される電圧が徐々に大きくなるように構成してもよい。
【００４５】
また、上記実施形態では、トレンチ４４内に第１のゲート電極３及び第２のゲート電極５を備えるＭＯＳＦＥＴを半導体装置１とする構成であるが、トレンチ４４内に第１のゲート電極３及び第２のゲート電極５を備えるＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）を半導体装置１として構成してもよい。すなわち、図１（ａ）に示す半導体装置１において、ドレイン領域４１のチャネル領域４２の反対側にｐ型の半導体領域（第４の半導体領域）を設けるように構成してもよい。
【００４６】
また、上記半導体装置１は、ドレイン−ソース間に印加される電圧があまり変動しない装置に適用されることが望ましいが、ドレイン−ソース間に印加される電圧が多少変動する装置、例えば、モータの駆動制御用のインバータのスイッチング素子として適用されてもよい。
【図面の簡単な説明】
【００４７】
【図１】（ａ）は、本発明の実施形態の半導体装置を示す図である。（ｂ）は、（ａ）に示すＡ１−Ａ２断面を示す図である。（ｃ）は、本実施形態の半導体装置の等価回路を示す図である。
【図２】（ａ）は、第１及び第２のゲート信号を出力する出力回路の一例を示す図である。（ｂ）は、第１及び第２のゲート信号を出力する出力回路の他の例を示す図である。（ｃ）は、（ｂ）に示す出力回路から出力される信号を示す図である。
【図３】（ａ）は、トレンチ内に第２のゲート電極を設けない半導体装置のトレンチ周囲の電界分布図である。（ｂ）は、トレンチ内に第２のゲート電極を設けている半導体装置のトレンチ周囲の電界分布図である。
【図４】既存の半導体装置を示す図である。
【符号の説明】
【００４８】
１ 半導体装置
２ 第１の絶縁膜
３ 第１のゲート電極
４ 第２の絶縁膜
５ 第２のゲート電極
６ 第１のゲート端子
７ 第２のゲート端子
８ トランジスタ
９ トランジスタ
１０ コンデンサ
１１ コンデンサ
２０ 出力回路
２１ 直流電源
２２ ドライブ回路
２３ 出力回路
２４ ドライブ回路
２５ 反転回路
４０ 半導体装置
４１ ドレイン領域
４２ チャネル領域
４３ ソース領域
４４ トレンチ
【特許請求の範囲】
【請求項１】
第１の半導体領域と、
前記第１の半導体領域と反対の導電型からなり前記第１の半導体領域の一方面側の所定領域に形成される第２の半導体領域と、
前記第２の半導体領域と同じ導電型からなり前記第１の半導体領域の他方面側に設けられる第３の半導体領域と、
前記第２の半導体領域の表面から少なくとも前記第１の半導体領域を貫通して前記第3の半導体領域まで達するように形成されるトレンチ内に第１の絶縁膜を介して設けられた第１のゲート電極と、
前記トレンチ内に前記第１の絶縁膜を介して設けられると共に前記第１のゲート電極の下方に、かつ前記第１の半導体領域と前記第３の半導体領域との境界面より下方に設けられた第２の絶縁膜と、
前記トレンチ内に前記第１の絶縁膜を介して設けられると共に前記第１のゲート電極の下方に前記第２の絶縁膜を介して設けられた第２のゲート電極と、
を備えることを特徴とする半導体装置。
【請求項２】
第１の半導体領域と、
前記第１の半導体領域と反対の導電型からなり前記第１の半導体領域の一方面側の所定領域に形成される第２の半導体領域と、
前記第２の半導体領域と同じ導電型からなり前記第１の半導体領域の他方面側に設けられる第３の半導体領域と、
前記第２の半導体領域の表面から少なくとも前記第１の半導体領域を貫通して前記第３の半導体領域まで達するように形成されるトレンチ内に第１の絶縁膜を介して設けられ、前記第２の半導体領域と前記第３の半導体領域との間に流れる電流を制御するための第１のゲート信号が入力される第１のゲート電極と、
前記トレンチ内に前記第１の絶縁膜を介して設けられると共に前記第１のゲート電極の下方に第２の絶縁膜を介して設けられ、少なくとも前記第１のゲート信号がローレベルで前記第２の半導体領域と前記第３の半導体領域との間に電流が流れないとき正の電圧である第２のゲート信号が入力される、または、少なくとも前記第１のゲート信号がハイレベルで前記第２の半導体領域と前記第３の半導体領域との間に電流が流れないとき負の電圧である第２のゲート信号が入力される第２のゲート電極と、
を備えることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置であって、
前記第２のゲート信号は、前記第１のゲート信号がハイレベルで前記第２の半導体領域と前記第３の半導体領域との間に電流が流れるときも正の電圧、または、前記第１のゲート信号がローレベルのときで前記第２の半導体領域と前記第３の半導体領域との間に電流が流れるときも負の電圧である、
ことを特徴とする半導体装置。
【請求項４】
請求項２に記載の半導体装置であって、
プラス端子が前記第２のゲート電極に接続される直流電源と、
前記直流電源から供給される電力により駆動し、入力される信号に基づいて前記第１のゲート信号を出力するドライブ回路と、
を備えることを特徴とする半導体装置。
【請求項５】
請求項２に記載の半導体装置であって、
前記第２のゲート信号は、前記第１のゲート信号がローレベルのときハイレベルとなり、第１のゲート信号がハイレベルのときローレベルとなる、
ことを特徴とする半導体装置。
【請求項６】
請求項１〜５の何れか１項に記載の半導体装置であって、
当該半導体装置は、ＭＯＳＦＥＴであり、
前記第２の半導体領域は、前記ＭＯＳＦＥＴのソース領域であり、
前記第３の半導体領域は、前記ＭＯＳＦＥＴのドレイン領域である、
ことを特徴とする半導体装置。
【請求項７】
請求項１〜５の何れか１項に記載の半導体装置であって、
前記第１の半導体領域と同じ導電型からなり前記第３の半導体領域の前記第１の半導体領域の反対側に設けられる第４の半導体領域を備える、ＩＧＢＴである、
ことを特徴とする半導体装置。
【請求項８】
請求項２〜５の何れか１項に記載の半導体装置であって、
前記第２のゲート信号は、前記第１のゲート電極に印加される電圧よりも大きい、
ことを特徴とする半導体装置。
【請求項９】
請求項１〜５の何れか１項に記載の半導体装置であって、
前記第２のゲート電極は、２以上のゲート電極が前記トレンチの長手方向に対して互いに重なるように形成されることにより構成され、
前記２以上のゲート電極に入力される各ゲート信号は、互いに異なる信号である、
ことを特徴とする半導体装置。
【請求項１０】
請求項９に記載の半導体装置であって、
前記２以上のゲート電極は、前記第１のゲート電極から遠くに形成されるものほど印加される電圧が大きくなる、
ことを特徴とする半導体装置。
【請求項１】
第１の半導体領域と、
前記第１の半導体領域と反対の導電型からなり前記第１の半導体領域の一方面側の所定領域に形成される第２の半導体領域と、
前記第２の半導体領域と同じ導電型からなり前記第１の半導体領域の他方面側に設けられる第３の半導体領域と、
前記第２の半導体領域の表面から少なくとも前記第１の半導体領域を貫通して前記第3の半導体領域まで達するように形成されるトレンチ内に第１の絶縁膜を介して設けられた第１のゲート電極と、
前記トレンチ内に前記第１の絶縁膜を介して設けられると共に前記第１のゲート電極の下方に、かつ前記第１の半導体領域と前記第３の半導体領域との境界面より下方に設けられた第２の絶縁膜と、
前記トレンチ内に前記第１の絶縁膜を介して設けられると共に前記第１のゲート電極の下方に前記第２の絶縁膜を介して設けられた第２のゲート電極と、
を備えることを特徴とする半導体装置。
【請求項２】
第１の半導体領域と、
前記第１の半導体領域と反対の導電型からなり前記第１の半導体領域の一方面側の所定領域に形成される第２の半導体領域と、
前記第２の半導体領域と同じ導電型からなり前記第１の半導体領域の他方面側に設けられる第３の半導体領域と、
前記第２の半導体領域の表面から少なくとも前記第１の半導体領域を貫通して前記第３の半導体領域まで達するように形成されるトレンチ内に第１の絶縁膜を介して設けられ、前記第２の半導体領域と前記第３の半導体領域との間に流れる電流を制御するための第１のゲート信号が入力される第１のゲート電極と、
前記トレンチ内に前記第１の絶縁膜を介して設けられると共に前記第１のゲート電極の下方に第２の絶縁膜を介して設けられ、少なくとも前記第１のゲート信号がローレベルで前記第２の半導体領域と前記第３の半導体領域との間に電流が流れないとき正の電圧である第２のゲート信号が入力される、または、少なくとも前記第１のゲート信号がハイレベルで前記第２の半導体領域と前記第３の半導体領域との間に電流が流れないとき負の電圧である第２のゲート信号が入力される第２のゲート電極と、
を備えることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置であって、
前記第２のゲート信号は、前記第１のゲート信号がハイレベルで前記第２の半導体領域と前記第３の半導体領域との間に電流が流れるときも正の電圧、または、前記第１のゲート信号がローレベルのときで前記第２の半導体領域と前記第３の半導体領域との間に電流が流れるときも負の電圧である、
ことを特徴とする半導体装置。
【請求項４】
請求項２に記載の半導体装置であって、
プラス端子が前記第２のゲート電極に接続される直流電源と、
前記直流電源から供給される電力により駆動し、入力される信号に基づいて前記第１のゲート信号を出力するドライブ回路と、
を備えることを特徴とする半導体装置。
【請求項５】
請求項２に記載の半導体装置であって、
前記第２のゲート信号は、前記第１のゲート信号がローレベルのときハイレベルとなり、第１のゲート信号がハイレベルのときローレベルとなる、
ことを特徴とする半導体装置。
【請求項６】
請求項１〜５の何れか１項に記載の半導体装置であって、
当該半導体装置は、ＭＯＳＦＥＴであり、
前記第２の半導体領域は、前記ＭＯＳＦＥＴのソース領域であり、
前記第３の半導体領域は、前記ＭＯＳＦＥＴのドレイン領域である、
ことを特徴とする半導体装置。
【請求項７】
請求項１〜５の何れか１項に記載の半導体装置であって、
前記第１の半導体領域と同じ導電型からなり前記第３の半導体領域の前記第１の半導体領域の反対側に設けられる第４の半導体領域を備える、ＩＧＢＴである、
ことを特徴とする半導体装置。
【請求項８】
請求項２〜５の何れか１項に記載の半導体装置であって、
前記第２のゲート信号は、前記第１のゲート電極に印加される電圧よりも大きい、
ことを特徴とする半導体装置。
【請求項９】
請求項１〜５の何れか１項に記載の半導体装置であって、
前記第２のゲート電極は、２以上のゲート電極が前記トレンチの長手方向に対して互いに重なるように形成されることにより構成され、
前記２以上のゲート電極に入力される各ゲート信号は、互いに異なる信号である、
ことを特徴とする半導体装置。
【請求項１０】
請求項９に記載の半導体装置であって、
前記２以上のゲート電極は、前記第１のゲート電極から遠くに形成されるものほど印加される電圧が大きくなる、
ことを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２００６−２１０５３５（Ｐ２００６−２１０５３５Ａ）
【公開日】平成１８年８月１０日（２００６．８．１０）
【国際特許分類】
【出願番号】特願２００５−１８９５２（Ｐ２００５−１８９５２）
【出願日】平成１７年１月２６日（２００５．１．２６）
【出願人】（０００００３２１８）株式会社豊田自動織機 (4,162)
【Ｆターム（参考）】
【公開日】平成１８年８月１０日（２００６．８．１０）
【国際特許分類】
【出願日】平成１７年１月２６日（２００５．１．２６）
【出願人】（０００００３２１８）株式会社豊田自動織機 (4,162)
【Ｆターム（参考）】
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