半導体装置
【課題】外部接続パッドが、半導体チップの外周部に沿って複数列のパッド列に配置された半導体装置において、ボンディングの容易性と電源の安定供給性を両立させる。
【解決手段】本発明の半導体装置では、外部接続パッドの全てもしくは一部が複数のパッド列に配置されている。少なくとも３つのＩＯセルがまとめられて、電源用もしくはグランド用のＩＯセルとして配置され、これに対応する電源用もしくはグランド用の外部接続パッドが、半導体チップの最も外側のパッド列の領域もしくは最も外側のパッド列の領域を含む領域に配置されている。
【解決手段】本発明の半導体装置では、外部接続パッドの全てもしくは一部が複数のパッド列に配置されている。少なくとも３つのＩＯセルがまとめられて、電源用もしくはグランド用のＩＯセルとして配置され、これに対応する電源用もしくはグランド用の外部接続パッドが、半導体チップの最も外側のパッド列の領域もしくは最も外側のパッド列の領域を含む領域に配置されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部接続パッドが、半導体チップの外周部に沿って複数列のパッド列に配置された半導体装置に関するものである。
【背景技術】
【０００２】
図１４は、従来の半導体装置のレイアウト構造を表す概略図である。同図に示す半導体装置１０は、内部回路が形成されるコア内部領域１４が半導体チップ１２の中央部に配置され、入力バッファや出力バッファなどのＩＯ（入出力）セル２０が形成されるＩＯ領域１６がコア内部領域１４の各辺に沿って配置され、さらに、各々のＩＯセル２０に対応する外部接続パッド２２が形成されるパッド領域１８がＩＯ領域１６の外側に配置されている。
【０００３】
コア内部領域１４には、多層配線構造の、例えば最上層の電源配線と最上層から２層目のグランド配線とが互いに直交するようにメッシュ状に形成され、その外周部に電源リング２４およびグランドリング２６が形成されている。これらメッシュ状の電源配線およびグランド配線と、それよりも下層の電源配線およびグランド配線とがビアホールを介して接続され、下地に形成されたトランジスタや抵抗などの回路素子に電源やグランドが供給される。
【０００４】
図１５に示すように、電源用のパッド２２ａは、引き込み線２８ａを介して電源用のＩＯセル２０ａに接続され、電源用のＩＯセル２０ａ内の配線を通過して、さらに例えば最上層の引き込み線３０ａを介してコア内部領域１４の最上層の電源リング２４に接続されている。
【０００５】
一方、グランド用のパッド２２ｂは、引き込み線２８ｂを介してグランド用のＩＯセル２０ｂに接続され、グランド用のＩＯセル２０ｂ内の配線を通過し、そこからビアホールを介して最上層から２層目の引き込み線３０ｂに接続され、この最上層から２層目の引き込み線３０ｂを介してコア内部領域１４の最上層から２層目のグランドリング２６に接続されている。
【０００６】
なお、図示を省略しているが、信号用のパッド２２ｃも引き込み線２８ｃを介して信号用のＩＯセル２０ｃに接続されている。例えば、入力信号用のパッドは、最上層の引き込み線を介して入力信号用のＩＯセルに接続され、最上層よりも下層の配線層を介して入力信号用のＩＯセル内に形成されている入力バッファなどのＩＯ回路に入力され、その出力がコア内部領域に形成されている内部回路に入力される。
【０００７】
ところで、近年、半導体製造プロセスの微細化により、半導体チップに搭載可能な回路素子数が大幅に増加し、それに伴って、例えばＡＳＩＣ（特定用途向けＬＳＩ）の多ピン化が進んでいる。これにより、ワイヤボンディングやフリップチップ形成などを行うための多くの外部接続パッドが必要となるが、パッケージ実装におけるワイヤボンディング装置の制約などによりパッドピッチが制限されており、チップサイズの増大につながっている。
【０００８】
これに対し、見かけ上のパッドピッチを狭くする手法として、外部接続パッド２２を複数のパッド列に分けて配置する手法が広く用いられている。例えば、図１４に示す例では、パッドが千鳥状に配置されている。これにより、内側のパッド列および外側のパッド列のパッドピッチを同一の２Ｐとすると、内側パッドと外側パッドとの間の見かけ上のパッドピッチを半分のＰとすることができる。
【０００９】
一方、回路素子の動作速度の高速化が進み、電源電圧も低電圧化されることにより、半導体装置１０内での電源電圧に対する電圧降下の割合が大きくなる。この場合、半導体チップ１２内のノイズ耐性や高周波特性を許容範囲内に保証するためには、パッド２２からコア内部領域１４までの間の電圧降下を極力抑えることが必要となる。このため、電源用およびグランド用のパッド２２ａ、２２ｂからの引き込み線２８ａ、２８ｂの長さを短く、かつそのトータルの幅（すべてのメタル配線層の幅の合計）を大きくすることが有効である。
【００１０】
また、高速での信号のやりとりが要求される半導体チップでは、特許文献１にも開示されているように、ノイズ対策として、パッケージ本体に多層構造を採用し、電源用およびグランド用の専用プレーンを設ける方法が広く用いられている。この場合、一般的に、半導体チップの周囲を囲むように、専用プレーン上に共通の電源リングとグランドリングが配置され、その周囲に個々の信号用のインナーリードが配置されている。
【００１１】
ここで、特許文献１の段落００１８やその図１２，１３にも記載されているように、電源用およびグランド用のパッドを内側に配置すると、電源用およびグランド用のパッドとパッケージ本体の電源リングおよびグランドリングとを接続するボンディングワイヤと、信号用のパッドと信号用のインナーリードとを接続するボンディングワイヤとが交差するため、ボンディングが困難になる。このため、ボンディングの容易性を考えれば、電源用およびグランド用のパッドを外側に配置するのが望ましい。
【００１２】
しかし、例えば電源用のパッド２２ａを外側に配置すると、図１５に示すように、例えば電源用のパッド２２ａから電源用のＩＯセル２０ａまでの間の引き込み線２８ａの幅が十分に確保できず、その長さも、内側のパッド２２ｃと比べて長くなる。このため、外側の電源用のパッド２２ａの引き込み線２８ａの抵抗値が内側のパッド２２ｃの引き込み線２８ｃの抵抗値と比べて大きくなり、電圧降下がより大きくなる。グランド用のパッドの場合も同様である。
【００１３】
このように、外部接続パッドを複数列のパッド列に配置した場合、電源用およびグランド用のパッドは、ボンディングを優先すると外側の配置が望ましいが、電圧降下を抑えて安定した電源を供給するためには内側の配置が望ましい。例えば、ボンディングを優先して電源用およびグランド用のパッドを外側に配置すると、その電圧降下分を補うために、より多くの電源用およびグランド用パッドが必要になる。
【００１４】
また、非特許文献１に記載され、図１０にも示すように、近年、チップサイズを縮小するために、外部接続パッドをＩＯセルの上層に配置する技術が用いられている。この場合、外側パッドからの引き込み線は、パッドよりも下層の配線層を使用してコア内部領域に引き込まれることになるが、同様に、引き込み線の長さは内側に配置した場合よりも長くなるため、電圧降下は大きくなる。
【００１５】
【特許文献１】特開平１１−８７３９９号公報
【非特許文献１】大庭久芳、“90nm CMOSシステムLSI：CS101シリーズ”、［online］、雑誌FUJITSU 2004-5月号 VOL.55, NO.3, p.21-214、［平成１７年５月１０日検索］、インターネット＜URL:http://magazine.fujitsu.com/vol55-3/2004_05.html, http://magazine.fujitsu.com/vol55-3/paper05.pdf＞
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明の目的は、前記従来技術に基づく問題点を解消し、外部接続パッドが、半導体チップの外周部に沿って複数列のパッド列に配置された半導体装置において、ボンディングの容易性と電源の安定供給性を両立させることにある。
【課題を解決するための手段】
【００１７】
上記目的を達成するために、本発明は、内部回路が形成されるコア内部領域が半導体チップの中央部に配置され、ＩＯセルが形成されるＩＯ領域が前記コア内部領域の各辺に沿って配置され、各々の前記ＩＯセルに対応する外部接続パッドが形成されるパッド領域が前記ＩＯ領域の上層又は外側に配置された半導体装置であって、
前記外部接続パッドの全てもしくは一部が複数のパッド列に配置され、
少なくとも３つのＩＯセルがまとめられて、電源用もしくはグランド用のＩＯセルとして配置され、これに対応する電源用もしくはグランド用の外部接続パッドが、前記半導体チップの最も外側のパッド列の領域もしくは該最も外側のパッド列の領域を含む領域に配置されていることを特徴とする半導体装置を提供するものである。
【００１８】
ここで、前記外部接続パッドの全てもしくは一部が複数列Ｌ（Ｌは２以上の整数）のパッド列に配置されているときには、全ての前記パッド列のパッドピッチが同一のＬ×Ｐとされ、各々の前記パッド列同士がそれぞれピッチＰずつずらして配置されていることが好ましい。
【００１９】
また、前記電源用もしくはグランド用の外部接続パッドから、これに対応する前記電源用もしくはグランド用のＩＯセルまでの引き込み線の幅は、他の外部接続パッドから、これに対応するＩＯセルまでの引き込み線の幅よりも太いことが好ましい。
【００２０】
また、前記外部接続パッドが、外側のパッド列および内側のパッド列からなる千鳥状に配置され、
前記電源用もしくはグランド用の外部接続パッドが、その両側の、前記外側のパッド列の領域に配置された他の外部接続パッドの間もしくは前記内側のパッド列の領域に配置された他の外部接続パッド間に配置されていることが好ましい。
【発明の効果】
【００２１】
本発明の半導体装置では、電源用もしくはグランド用のパッドが、常に、半導体チップの最も外側のパッド列の領域、もしくは最も外側のパッド列の領域を含む領域に配置されるので、ボンディングを容易に行うことができる。また、半導体装置が多ピン化された場合であっても、外部接続パッドが半導体チップの外周部に沿って複数列のパッド列に配置されるので、これに容易に対応することができる。
【００２２】
また、本発明の半導体装置では、少なくとも３つのＩＯセルをまとめて１つの電源用もしくはグランド用のＩＯセルとするので、電源用もしくはグランド用のＩＯセル内を通過する配線の幅を従来よりも太くすることができ、その分だけ抵抗値を下げることができるし、電源用もしくはグランド用のパッドの引き込み線の幅も太くすることができるので、その抵抗値をさらに下げ、電源の電圧降下を小さくできる。
【００２３】
また、外部接続パッドをＩＯセルの上層に配置する場合も、本発明の半導体装置であれば、電源用もしくはグランド用のパッドの引き込み線が、パッドと同じ最上層を使用して短い距離でコア内部領域の電源リングもしくはグランドリングに接続されるので、その抵抗値を低く抑えることができる。
【００２４】
また、本発明の半導体装置では、全ての電源用のパッドおよびＩＯセル、ならびに、全てのグランド用のパッドおよびＩＯセルが同一形状なので、これらをどこのパッド間であっても配置することができ、自動配置配線でのレイアウトパターン生成を容易に行うことができる。
【発明を実施するための最良の形態】
【００２５】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の半導体装置を詳細に説明する。
【００２６】
本発明の半導体装置では、少なくとも３つのＩＯセルがまとめられて、１つの電源用もしくはグランド用のＩＯセルとして配置され、これに対応する１つの電源用もしくはグランド用のパッドが、半導体チップの最も外側のパッド列の領域、もしくは最も外側のパッド列の領域を含む領域に配置される。これ以外の点は、図１４に示す従来の半導体装置１０と基本的に同じである。
【００２７】
すなわち、本発明の半導体装置では、外部接続パッドが、半導体チップの外周部に沿って複数列のパッド列に配置される。外部接続パッドがＬ列に配置された場合、基本的に、全てのパッド列のパッドピッチは同一のＬ×Ｐとされ、各々のパッド列同士はそれぞれピッチＰずつずらして配置される。すなわち、隣接するパッド同士の間のパッドピッチは見かけ上１／ＬのＰとなる。
【００２８】
上記の通り、本発明の半導体装置では、電源用もしくはグランド用のパッドが、常に、半導体チップの最も外側のパッド列の領域、もしくは最も外側のパッド列の領域を含む領域に配置されるので、ボンディングを容易に行うことができる。また、半導体装置が多ピン化された場合であっても、外部接続パッドを半導体チップの外周部に沿って複数列のパッド列に配置するので、これに容易に対応することができる。
【００２９】
以下、外部接続パッドが千鳥状（２列）に配置され、電源用のパッドが外側のパッド列の領域に配置されている半導体装置を例に挙げて説明を行うが、３列以上のパッド列の配置の場合やグランド用のパッドの配置の場合も同様である。
【００３０】
図１は、本発明の半導体装置のＩＯ領域およびパッド領域の一部を表す第１の実施形態の概略図である。同図は、図１４に示す従来の半導体装置１０のＩＯ領域１６およびパッド領域１８の一部に対して本発明を適用した例である。図１には、４つの方形のパッド２２ｃと、これらに対応する４つのＩＯセル２０ｃと、１つの縦長の長方形のパッド２２ａと、これに対応する３つのＩＯ領域を有する１つのＩＯセル２０ａとが示されている。
【００３１】
図１の説明を行う前に、比較対照用として図２の従来例について説明すると、図２には、半導体チップの外周部の内側に配置された４つの方形のパッド２２ｃと、これらに対応する４つのＩＯセル２０ｃと、外側に配置された３つの方形のパッド２２ａと、これらに対応する３つのＩＯセル２０ａとが示されている。この例では、内側のパッド２２ｃが、入力信号用の外部接続パッドであり、外側のパッド２２ａは電源用の外部接続パッドである。
【００３２】
なお、図２では、入力信号用のパッド２２ｃおよびＩＯセル２０ｃと電源用のパッド２２ａおよびＩＯセル２０ａとの区別が容易となるように、電源用のＩＯセル２０ａがハッチングされている。本明細書内において説明する他の図面についても同様である。
【００３３】
図２に示す従来例の場合、既に述べた通り、電源用のパッド２２ａが外側に配置されているのでボンディングは容易である。しかし、電源用のパッド２２ａから電源用のＩＯセル２０ａまでの引き込み線２８ａは、入力信号用のパッド２２ｃから入力信号用のＩＯセル２０ｃまでの引き込み線２８ｃと比べて、その長さが長く、幅も細い。従って、電源用のパッド２２ａの引き込み線２８ａの抵抗値は入力信号用のパッド２２ｃの引き込み線２８ｃよりも高く、電源の電圧降下は大きくなる。
【００３４】
続いて、図１の説明をすると、左側の２つの方形のパッド２２ｃと右側の２つの方形のパッド２２ｃを含む合計４つの方形のパッドは、入力信号用の外部接続パッドである。これら入力信号用のパッド２２ｃは、それぞれ引き込み線２８ｃを介して各々対応する入力信号用のＩＯセル２０ｃに接続されている。なお、入力信号用のパッド２２ｃおよびＩＯセル２０ｃについては、背景技術において説明した通りである。
【００３５】
図１に示す中央の縦長の長方形のパッド２２ａは、電源用の外部接続パッドである。電源用のパッド２２ａは、図２に示す３つの電源用のパッド２２ａが１箇所にまとめられ、外側の１つの方形のパッドとその両側の内側の２つの方形のパッドを含む合計３つの方形のパッドの領域を使用して外側のパッド列および内側のパッド列の領域にわたって配置されている。また、３つの電源用のＩＯセルがまとめられて１つの電源用のＩＯセル２０ａとして配置されている。この時、引き込み線２８ａのトータル幅をＷ、長さをＬ、また、従来例の引き込み線２８ａのトータル幅を１／３Ｗ、長さを３Ｌと仮にすると、引き込み線２８ａの抵抗値は、｛３Ｌ／（１／３Ｗ）｝／３：Ｌ／Ｗ＝３：１となり、１／３とすることができ、電源の電圧降下を小さくできる。
【００３６】
電源用のパッド２２ａは、引き込み線２８ａを介して電源用のＩＯセル２０ａに接続されている。図３の従来例に示すように、ＩＯセル２０（２０ａ、２０ｃを含む）同士の間には、ＩＯセル２０同士を分離するためのＩＯセル隣接境界領域３２が設けられる。これに対し、図４に示すように、本実施形態の電源用のＩＯセル２０ａでは、その両側のＩＯセル２０ｃとの間だけにしかＩＯセル隣接境界領域３２を設ける必要がない。
【００３７】
図３に示す従来例では、３つの電源用のＩＯセル２０ａ内を各々通過する配線の幅はＩＯセル隣接境界領域３２を除くＩＯセル２０ａ内の領域に制限される。これに対し、図４に示す本実施形態では、１つの電源用のＩＯセル２０ａ内を通過する配線は１本で、しかも、その幅は、従来の３本分の幅よりも、電源用のＩＯセル２０ａ内がＩＯセル隣接領域３２で分割されていない分だけ太くすることができ、その結果、抵抗値を下げて電源の電圧降下を小さくできる。
【００３８】
次に、図５に示す例の場合も、電源用のパッド２２ａは、図２に示す３つの電源用のパッド２２ａが１箇所にまとめられ、内側の１つの方形のパッドとその両側の外側の２つの方形のパッドを含む合計３つの方形のパッドの領域を使用して外側のパッド列および内側のパッド列の領域にわたって配置されている。また同様に、３つの電源用のＩＯセルがまとめられて１つの電源用のＩＯセル２０ａとして配置されている。
【００３９】
図１の例は、電源用のパッド２２ａを、外側パッド２２ｃと外側パッド２２ｃとの間に配置した例であったが、図５の例は、内側パッド２２ｃと内側パッド２２ｃとの間に配置した例である。図１と図５を見れば明らかなように、両者の電源用のパッド２２ａと電源用のＩＯセル２０ａは同一形状であり、どのパッド２２の間にでも配置可能である。従って、自動配置配線でのレイアウトパターン生成を容易に行うことができる。
【００４０】
次に、図６に示す例は、図５に示す例において、電源用のパッド２２ａの引き込み線２８ａの幅を、電源用のＩＯセル２０ａの幅に対応させて太くしたものである。電源用のパッド２２ａの引き込み線２８ａの幅は、レイアウトルール上、隣接する同一配線層の配線２８ｃとの間のスペースＸ’が、図２の隣接する同一配線層の配線２８ｃ同士の間のスペースＸと同一の距離まで太くできる。これにより、電源用のパッド２２ａの引き込み線２８ａの抵抗値をさらに下げることが可能である。
【００４１】
なお、図示しないが、図１に示す例においても同様に、電源用のパッド２２ａから電源用のＩＯセル２０ａまでの間の引き込み線２８ａの幅を太くすることが可能である。
【００４２】
次に、図７は、図６に示す例において、長方形の電源用のパッド２２ａを、他の外側パッド２２ｃと同一形状の方形のパッドにしたものである。図７の例では、図６の例の場合と比べて、電源用のパッド２２ａの引き込み線２８ａの長さが長くなるが、その幅は同じ太さなので、抵抗値は従来よりも下げることができる。また、別途長方形のパッド２２ａを使用することなく、他の外側パッド２２ｃと同一形状の方形のパッドを使用できるというメリットもある。
【００４３】
次に、図８の例は、図７の例とは逆に、外側の１つの方形のパッドとその両側の内側の２つの方形のパッドを含む合計３つの方形のパッドの領域を使用して電源用のパッド２２ａを配置したものである。図７と図８を見れば明らかなように、両者の電源用のパッド２２ａと電源用のＩＯセル２０ａは同一形状なので、どのパッド２０の間にでも配置可能であり、自動配置配線でのレイアウトパターン生成を容易に行うことができる。
【００４４】
次に、図９の例は、図１０に示す従来例に対して本発明を適用したものである。図１０の従来例は、背景技術においても述べたように、外部接続パッド２２をＩＯセル２０の上層に配置したものである。この場合、外側パッドの引き込み線は、パッドよりも下層の配線層を使用してコア内部領域に接続されるので、その長さは、内側パッドの引き込み線よりも長くなり、電圧降下は大きくなる。
【００４５】
これに対し、図９の例は、電源用のＩＯセル２０ａの上層で、かつ、外側の１つの方形のパッドとその両側の内側の２つの方形のパッドを含む合計３つの方形のパッドの領域を使用して縦長の長方形の電源用のパッド２２ａを配置したものである。この場合、電源用のパッド２２ａの引き込み線２８ａは、パッド２２ａと同じ最上層を使用して短い距離でコア内部領域の電源リングに接続されるので、その抵抗値を低く抑えることができる。
【００４６】
次に、図１１の例は、図９の例とは逆に、電源用のＩＯセル２０ａの上層で、かつ、内側の１つの方形のパッドとその両側の外側の２つの方形のパッドを含む合計３つの方形のパッドの領域を使用して電源用のパッド２２ａを配置したものである。同様に、両者の電源用のパッド２２ａと電源用のＩＯセル２０ａは同一形状なので、どのパッド２２の間にでも配置可能であり、自動配置配線でのレイアウトパターン生成を容易に行うことができる。
【００４７】
次に、図１２の例は、図９に示す例において、電源用のパッド２２ａの引き込み線２８ａの幅を、電源用のＩＯセル２０ａの幅に対応させて太くしたものである。図１２の例の場合、電源用のパッド２２ａの引き込み線２８ａの幅は、隣接する同一配線層の配線２８ｃとの間のスペースＸ’が図２のスペースＸと同じレイアウトルールを満足する距離まで太くできる。これにより、電源用のパッド２２ａの引き込み線２８ａの抵抗値をさらに下げることが可能である。
【００４８】
次に、図１３は、図１２に示す例において、長方形の電源用のパッド２２ａを、他の外側パッド２２ｃと同一形状の方形のパッドにしたものである。この場合、図１２の例の場合と比べて、電源用のパッド２２ａの引き込み線２８ａの長さは長くなるが、その幅は同じ太さなので、抵抗値は従来よりも下げることができる。また、別途長方形のパッド２２ａを使用することなく、他の外側パッド２２ｃと同一形状の方形のパッドを使用できるというメリットもある。
【００４９】
なお、上記各実施形態において、４つ以上のＩＯセルをまとめて１つの電源用のＩＯセルを構成してもよい。より具体的には、パッド列数＋１のＩＯセルをまとめて１つの電源用のＩＯセルとするのが好ましい。また、外部接続パッドからＩＯセルまでの引き込み線、ＩＯセル内部の配線、ＩＯセルから電源リング、グランドリング、内部回路までの引き込み線は何層目の配線層を使用してもよい。
【００５０】
本発明は、基本的に以上のようなものである。
以上、本発明の半導体装置について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【図面の簡単な説明】
【００５１】
【図１】本発明の半導体装置のＩＯ領域およびパッド領域の一部を表す第１の実施形態の概略図である。
【図２】従来の半導体装置のＩＯ領域およびパッド領域の一部を表す概略図である。
【図３】従来の半導体装置のＩＯセルの構造を表す概略図である。
【図４】本発明の半導体装置の電源用のＩＯセルの構造を表す概略図である。
【図５】本発明の半導体装置のＩＯ領域およびパッド領域の一部を表す第２の実施形態の概略図である。
【図６】本発明の半導体装置のＩＯ領域およびパッド領域の一部を表す第３の実施形態の概略図である。
【図７】本発明の半導体装置のＩＯ領域およびパッド領域の一部を表す第４の実施形態の概略図である。
【図８】本発明の半導体装置のＩＯ領域およびパッド領域の一部を表す第５の実施形態の概略図である。
【図９】本発明の半導体装置のＩＯ領域およびパッド領域の一部を表す第６の実施形態の概略図である。
【図１０】従来の半導体装置のＩＯ領域およびパッド領域の一部を表す概略図である。
【図１１】本発明の半導体装置のＩＯ領域およびパッド領域の一部を表す第７の実施形態の概略図である。
【図１２】本発明の半導体装置のＩＯ領域およびパッド領域の一部を表す第８の実施形態の概略図である。
【図１３】本発明の半導体装置のＩＯ領域およびパッド領域の一部を表す第９の実施形態の概略図である。
【図１４】従来の半導体装置のレイアウト構造を表す概略図である。
【図１５】図１４に示す半導体装置のＩＯ領域およびパッド領域の一部を表す概略図である。
【符号の説明】
【００５２】
１０ 半導体装置
１２ 半導体チップ
１４ コア内部領域
１６ ＩＯ領域
１８ パッド領域
２０ ＩＯセル
２２ 外部接続パッド
２４ 電源リング
２６ グランドリング
２８、３０ 引き込み線
３２ ＩＯセル隣接境界領域
【技術分野】
【０００１】
本発明は、外部接続パッドが、半導体チップの外周部に沿って複数列のパッド列に配置された半導体装置に関するものである。
【背景技術】
【０００２】
図１４は、従来の半導体装置のレイアウト構造を表す概略図である。同図に示す半導体装置１０は、内部回路が形成されるコア内部領域１４が半導体チップ１２の中央部に配置され、入力バッファや出力バッファなどのＩＯ（入出力）セル２０が形成されるＩＯ領域１６がコア内部領域１４の各辺に沿って配置され、さらに、各々のＩＯセル２０に対応する外部接続パッド２２が形成されるパッド領域１８がＩＯ領域１６の外側に配置されている。
【０００３】
コア内部領域１４には、多層配線構造の、例えば最上層の電源配線と最上層から２層目のグランド配線とが互いに直交するようにメッシュ状に形成され、その外周部に電源リング２４およびグランドリング２６が形成されている。これらメッシュ状の電源配線およびグランド配線と、それよりも下層の電源配線およびグランド配線とがビアホールを介して接続され、下地に形成されたトランジスタや抵抗などの回路素子に電源やグランドが供給される。
【０００４】
図１５に示すように、電源用のパッド２２ａは、引き込み線２８ａを介して電源用のＩＯセル２０ａに接続され、電源用のＩＯセル２０ａ内の配線を通過して、さらに例えば最上層の引き込み線３０ａを介してコア内部領域１４の最上層の電源リング２４に接続されている。
【０００５】
一方、グランド用のパッド２２ｂは、引き込み線２８ｂを介してグランド用のＩＯセル２０ｂに接続され、グランド用のＩＯセル２０ｂ内の配線を通過し、そこからビアホールを介して最上層から２層目の引き込み線３０ｂに接続され、この最上層から２層目の引き込み線３０ｂを介してコア内部領域１４の最上層から２層目のグランドリング２６に接続されている。
【０００６】
なお、図示を省略しているが、信号用のパッド２２ｃも引き込み線２８ｃを介して信号用のＩＯセル２０ｃに接続されている。例えば、入力信号用のパッドは、最上層の引き込み線を介して入力信号用のＩＯセルに接続され、最上層よりも下層の配線層を介して入力信号用のＩＯセル内に形成されている入力バッファなどのＩＯ回路に入力され、その出力がコア内部領域に形成されている内部回路に入力される。
【０００７】
ところで、近年、半導体製造プロセスの微細化により、半導体チップに搭載可能な回路素子数が大幅に増加し、それに伴って、例えばＡＳＩＣ（特定用途向けＬＳＩ）の多ピン化が進んでいる。これにより、ワイヤボンディングやフリップチップ形成などを行うための多くの外部接続パッドが必要となるが、パッケージ実装におけるワイヤボンディング装置の制約などによりパッドピッチが制限されており、チップサイズの増大につながっている。
【０００８】
これに対し、見かけ上のパッドピッチを狭くする手法として、外部接続パッド２２を複数のパッド列に分けて配置する手法が広く用いられている。例えば、図１４に示す例では、パッドが千鳥状に配置されている。これにより、内側のパッド列および外側のパッド列のパッドピッチを同一の２Ｐとすると、内側パッドと外側パッドとの間の見かけ上のパッドピッチを半分のＰとすることができる。
【０００９】
一方、回路素子の動作速度の高速化が進み、電源電圧も低電圧化されることにより、半導体装置１０内での電源電圧に対する電圧降下の割合が大きくなる。この場合、半導体チップ１２内のノイズ耐性や高周波特性を許容範囲内に保証するためには、パッド２２からコア内部領域１４までの間の電圧降下を極力抑えることが必要となる。このため、電源用およびグランド用のパッド２２ａ、２２ｂからの引き込み線２８ａ、２８ｂの長さを短く、かつそのトータルの幅（すべてのメタル配線層の幅の合計）を大きくすることが有効である。
【００１０】
また、高速での信号のやりとりが要求される半導体チップでは、特許文献１にも開示されているように、ノイズ対策として、パッケージ本体に多層構造を採用し、電源用およびグランド用の専用プレーンを設ける方法が広く用いられている。この場合、一般的に、半導体チップの周囲を囲むように、専用プレーン上に共通の電源リングとグランドリングが配置され、その周囲に個々の信号用のインナーリードが配置されている。
【００１１】
ここで、特許文献１の段落００１８やその図１２，１３にも記載されているように、電源用およびグランド用のパッドを内側に配置すると、電源用およびグランド用のパッドとパッケージ本体の電源リングおよびグランドリングとを接続するボンディングワイヤと、信号用のパッドと信号用のインナーリードとを接続するボンディングワイヤとが交差するため、ボンディングが困難になる。このため、ボンディングの容易性を考えれば、電源用およびグランド用のパッドを外側に配置するのが望ましい。
【００１２】
しかし、例えば電源用のパッド２２ａを外側に配置すると、図１５に示すように、例えば電源用のパッド２２ａから電源用のＩＯセル２０ａまでの間の引き込み線２８ａの幅が十分に確保できず、その長さも、内側のパッド２２ｃと比べて長くなる。このため、外側の電源用のパッド２２ａの引き込み線２８ａの抵抗値が内側のパッド２２ｃの引き込み線２８ｃの抵抗値と比べて大きくなり、電圧降下がより大きくなる。グランド用のパッドの場合も同様である。
【００１３】
このように、外部接続パッドを複数列のパッド列に配置した場合、電源用およびグランド用のパッドは、ボンディングを優先すると外側の配置が望ましいが、電圧降下を抑えて安定した電源を供給するためには内側の配置が望ましい。例えば、ボンディングを優先して電源用およびグランド用のパッドを外側に配置すると、その電圧降下分を補うために、より多くの電源用およびグランド用パッドが必要になる。
【００１４】
また、非特許文献１に記載され、図１０にも示すように、近年、チップサイズを縮小するために、外部接続パッドをＩＯセルの上層に配置する技術が用いられている。この場合、外側パッドからの引き込み線は、パッドよりも下層の配線層を使用してコア内部領域に引き込まれることになるが、同様に、引き込み線の長さは内側に配置した場合よりも長くなるため、電圧降下は大きくなる。
【００１５】
【特許文献１】特開平１１−８７３９９号公報
【非特許文献１】大庭久芳、“90nm CMOSシステムLSI：CS101シリーズ”、［online］、雑誌FUJITSU 2004-5月号 VOL.55, NO.3, p.21-214、［平成１７年５月１０日検索］、インターネット＜URL:http://magazine.fujitsu.com/vol55-3/2004_05.html, http://magazine.fujitsu.com/vol55-3/paper05.pdf＞
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明の目的は、前記従来技術に基づく問題点を解消し、外部接続パッドが、半導体チップの外周部に沿って複数列のパッド列に配置された半導体装置において、ボンディングの容易性と電源の安定供給性を両立させることにある。
【課題を解決するための手段】
【００１７】
上記目的を達成するために、本発明は、内部回路が形成されるコア内部領域が半導体チップの中央部に配置され、ＩＯセルが形成されるＩＯ領域が前記コア内部領域の各辺に沿って配置され、各々の前記ＩＯセルに対応する外部接続パッドが形成されるパッド領域が前記ＩＯ領域の上層又は外側に配置された半導体装置であって、
前記外部接続パッドの全てもしくは一部が複数のパッド列に配置され、
少なくとも３つのＩＯセルがまとめられて、電源用もしくはグランド用のＩＯセルとして配置され、これに対応する電源用もしくはグランド用の外部接続パッドが、前記半導体チップの最も外側のパッド列の領域もしくは該最も外側のパッド列の領域を含む領域に配置されていることを特徴とする半導体装置を提供するものである。
【００１８】
ここで、前記外部接続パッドの全てもしくは一部が複数列Ｌ（Ｌは２以上の整数）のパッド列に配置されているときには、全ての前記パッド列のパッドピッチが同一のＬ×Ｐとされ、各々の前記パッド列同士がそれぞれピッチＰずつずらして配置されていることが好ましい。
【００１９】
また、前記電源用もしくはグランド用の外部接続パッドから、これに対応する前記電源用もしくはグランド用のＩＯセルまでの引き込み線の幅は、他の外部接続パッドから、これに対応するＩＯセルまでの引き込み線の幅よりも太いことが好ましい。
【００２０】
また、前記外部接続パッドが、外側のパッド列および内側のパッド列からなる千鳥状に配置され、
前記電源用もしくはグランド用の外部接続パッドが、その両側の、前記外側のパッド列の領域に配置された他の外部接続パッドの間もしくは前記内側のパッド列の領域に配置された他の外部接続パッド間に配置されていることが好ましい。
【発明の効果】
【００２１】
本発明の半導体装置では、電源用もしくはグランド用のパッドが、常に、半導体チップの最も外側のパッド列の領域、もしくは最も外側のパッド列の領域を含む領域に配置されるので、ボンディングを容易に行うことができる。また、半導体装置が多ピン化された場合であっても、外部接続パッドが半導体チップの外周部に沿って複数列のパッド列に配置されるので、これに容易に対応することができる。
【００２２】
また、本発明の半導体装置では、少なくとも３つのＩＯセルをまとめて１つの電源用もしくはグランド用のＩＯセルとするので、電源用もしくはグランド用のＩＯセル内を通過する配線の幅を従来よりも太くすることができ、その分だけ抵抗値を下げることができるし、電源用もしくはグランド用のパッドの引き込み線の幅も太くすることができるので、その抵抗値をさらに下げ、電源の電圧降下を小さくできる。
【００２３】
また、外部接続パッドをＩＯセルの上層に配置する場合も、本発明の半導体装置であれば、電源用もしくはグランド用のパッドの引き込み線が、パッドと同じ最上層を使用して短い距離でコア内部領域の電源リングもしくはグランドリングに接続されるので、その抵抗値を低く抑えることができる。
【００２４】
また、本発明の半導体装置では、全ての電源用のパッドおよびＩＯセル、ならびに、全てのグランド用のパッドおよびＩＯセルが同一形状なので、これらをどこのパッド間であっても配置することができ、自動配置配線でのレイアウトパターン生成を容易に行うことができる。
【発明を実施するための最良の形態】
【００２５】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の半導体装置を詳細に説明する。
【００２６】
本発明の半導体装置では、少なくとも３つのＩＯセルがまとめられて、１つの電源用もしくはグランド用のＩＯセルとして配置され、これに対応する１つの電源用もしくはグランド用のパッドが、半導体チップの最も外側のパッド列の領域、もしくは最も外側のパッド列の領域を含む領域に配置される。これ以外の点は、図１４に示す従来の半導体装置１０と基本的に同じである。
【００２７】
すなわち、本発明の半導体装置では、外部接続パッドが、半導体チップの外周部に沿って複数列のパッド列に配置される。外部接続パッドがＬ列に配置された場合、基本的に、全てのパッド列のパッドピッチは同一のＬ×Ｐとされ、各々のパッド列同士はそれぞれピッチＰずつずらして配置される。すなわち、隣接するパッド同士の間のパッドピッチは見かけ上１／ＬのＰとなる。
【００２８】
上記の通り、本発明の半導体装置では、電源用もしくはグランド用のパッドが、常に、半導体チップの最も外側のパッド列の領域、もしくは最も外側のパッド列の領域を含む領域に配置されるので、ボンディングを容易に行うことができる。また、半導体装置が多ピン化された場合であっても、外部接続パッドを半導体チップの外周部に沿って複数列のパッド列に配置するので、これに容易に対応することができる。
【００２９】
以下、外部接続パッドが千鳥状（２列）に配置され、電源用のパッドが外側のパッド列の領域に配置されている半導体装置を例に挙げて説明を行うが、３列以上のパッド列の配置の場合やグランド用のパッドの配置の場合も同様である。
【００３０】
図１は、本発明の半導体装置のＩＯ領域およびパッド領域の一部を表す第１の実施形態の概略図である。同図は、図１４に示す従来の半導体装置１０のＩＯ領域１６およびパッド領域１８の一部に対して本発明を適用した例である。図１には、４つの方形のパッド２２ｃと、これらに対応する４つのＩＯセル２０ｃと、１つの縦長の長方形のパッド２２ａと、これに対応する３つのＩＯ領域を有する１つのＩＯセル２０ａとが示されている。
【００３１】
図１の説明を行う前に、比較対照用として図２の従来例について説明すると、図２には、半導体チップの外周部の内側に配置された４つの方形のパッド２２ｃと、これらに対応する４つのＩＯセル２０ｃと、外側に配置された３つの方形のパッド２２ａと、これらに対応する３つのＩＯセル２０ａとが示されている。この例では、内側のパッド２２ｃが、入力信号用の外部接続パッドであり、外側のパッド２２ａは電源用の外部接続パッドである。
【００３２】
なお、図２では、入力信号用のパッド２２ｃおよびＩＯセル２０ｃと電源用のパッド２２ａおよびＩＯセル２０ａとの区別が容易となるように、電源用のＩＯセル２０ａがハッチングされている。本明細書内において説明する他の図面についても同様である。
【００３３】
図２に示す従来例の場合、既に述べた通り、電源用のパッド２２ａが外側に配置されているのでボンディングは容易である。しかし、電源用のパッド２２ａから電源用のＩＯセル２０ａまでの引き込み線２８ａは、入力信号用のパッド２２ｃから入力信号用のＩＯセル２０ｃまでの引き込み線２８ｃと比べて、その長さが長く、幅も細い。従って、電源用のパッド２２ａの引き込み線２８ａの抵抗値は入力信号用のパッド２２ｃの引き込み線２８ｃよりも高く、電源の電圧降下は大きくなる。
【００３４】
続いて、図１の説明をすると、左側の２つの方形のパッド２２ｃと右側の２つの方形のパッド２２ｃを含む合計４つの方形のパッドは、入力信号用の外部接続パッドである。これら入力信号用のパッド２２ｃは、それぞれ引き込み線２８ｃを介して各々対応する入力信号用のＩＯセル２０ｃに接続されている。なお、入力信号用のパッド２２ｃおよびＩＯセル２０ｃについては、背景技術において説明した通りである。
【００３５】
図１に示す中央の縦長の長方形のパッド２２ａは、電源用の外部接続パッドである。電源用のパッド２２ａは、図２に示す３つの電源用のパッド２２ａが１箇所にまとめられ、外側の１つの方形のパッドとその両側の内側の２つの方形のパッドを含む合計３つの方形のパッドの領域を使用して外側のパッド列および内側のパッド列の領域にわたって配置されている。また、３つの電源用のＩＯセルがまとめられて１つの電源用のＩＯセル２０ａとして配置されている。この時、引き込み線２８ａのトータル幅をＷ、長さをＬ、また、従来例の引き込み線２８ａのトータル幅を１／３Ｗ、長さを３Ｌと仮にすると、引き込み線２８ａの抵抗値は、｛３Ｌ／（１／３Ｗ）｝／３：Ｌ／Ｗ＝３：１となり、１／３とすることができ、電源の電圧降下を小さくできる。
【００３６】
電源用のパッド２２ａは、引き込み線２８ａを介して電源用のＩＯセル２０ａに接続されている。図３の従来例に示すように、ＩＯセル２０（２０ａ、２０ｃを含む）同士の間には、ＩＯセル２０同士を分離するためのＩＯセル隣接境界領域３２が設けられる。これに対し、図４に示すように、本実施形態の電源用のＩＯセル２０ａでは、その両側のＩＯセル２０ｃとの間だけにしかＩＯセル隣接境界領域３２を設ける必要がない。
【００３７】
図３に示す従来例では、３つの電源用のＩＯセル２０ａ内を各々通過する配線の幅はＩＯセル隣接境界領域３２を除くＩＯセル２０ａ内の領域に制限される。これに対し、図４に示す本実施形態では、１つの電源用のＩＯセル２０ａ内を通過する配線は１本で、しかも、その幅は、従来の３本分の幅よりも、電源用のＩＯセル２０ａ内がＩＯセル隣接領域３２で分割されていない分だけ太くすることができ、その結果、抵抗値を下げて電源の電圧降下を小さくできる。
【００３８】
次に、図５に示す例の場合も、電源用のパッド２２ａは、図２に示す３つの電源用のパッド２２ａが１箇所にまとめられ、内側の１つの方形のパッドとその両側の外側の２つの方形のパッドを含む合計３つの方形のパッドの領域を使用して外側のパッド列および内側のパッド列の領域にわたって配置されている。また同様に、３つの電源用のＩＯセルがまとめられて１つの電源用のＩＯセル２０ａとして配置されている。
【００３９】
図１の例は、電源用のパッド２２ａを、外側パッド２２ｃと外側パッド２２ｃとの間に配置した例であったが、図５の例は、内側パッド２２ｃと内側パッド２２ｃとの間に配置した例である。図１と図５を見れば明らかなように、両者の電源用のパッド２２ａと電源用のＩＯセル２０ａは同一形状であり、どのパッド２２の間にでも配置可能である。従って、自動配置配線でのレイアウトパターン生成を容易に行うことができる。
【００４０】
次に、図６に示す例は、図５に示す例において、電源用のパッド２２ａの引き込み線２８ａの幅を、電源用のＩＯセル２０ａの幅に対応させて太くしたものである。電源用のパッド２２ａの引き込み線２８ａの幅は、レイアウトルール上、隣接する同一配線層の配線２８ｃとの間のスペースＸ’が、図２の隣接する同一配線層の配線２８ｃ同士の間のスペースＸと同一の距離まで太くできる。これにより、電源用のパッド２２ａの引き込み線２８ａの抵抗値をさらに下げることが可能である。
【００４１】
なお、図示しないが、図１に示す例においても同様に、電源用のパッド２２ａから電源用のＩＯセル２０ａまでの間の引き込み線２８ａの幅を太くすることが可能である。
【００４２】
次に、図７は、図６に示す例において、長方形の電源用のパッド２２ａを、他の外側パッド２２ｃと同一形状の方形のパッドにしたものである。図７の例では、図６の例の場合と比べて、電源用のパッド２２ａの引き込み線２８ａの長さが長くなるが、その幅は同じ太さなので、抵抗値は従来よりも下げることができる。また、別途長方形のパッド２２ａを使用することなく、他の外側パッド２２ｃと同一形状の方形のパッドを使用できるというメリットもある。
【００４３】
次に、図８の例は、図７の例とは逆に、外側の１つの方形のパッドとその両側の内側の２つの方形のパッドを含む合計３つの方形のパッドの領域を使用して電源用のパッド２２ａを配置したものである。図７と図８を見れば明らかなように、両者の電源用のパッド２２ａと電源用のＩＯセル２０ａは同一形状なので、どのパッド２０の間にでも配置可能であり、自動配置配線でのレイアウトパターン生成を容易に行うことができる。
【００４４】
次に、図９の例は、図１０に示す従来例に対して本発明を適用したものである。図１０の従来例は、背景技術においても述べたように、外部接続パッド２２をＩＯセル２０の上層に配置したものである。この場合、外側パッドの引き込み線は、パッドよりも下層の配線層を使用してコア内部領域に接続されるので、その長さは、内側パッドの引き込み線よりも長くなり、電圧降下は大きくなる。
【００４５】
これに対し、図９の例は、電源用のＩＯセル２０ａの上層で、かつ、外側の１つの方形のパッドとその両側の内側の２つの方形のパッドを含む合計３つの方形のパッドの領域を使用して縦長の長方形の電源用のパッド２２ａを配置したものである。この場合、電源用のパッド２２ａの引き込み線２８ａは、パッド２２ａと同じ最上層を使用して短い距離でコア内部領域の電源リングに接続されるので、その抵抗値を低く抑えることができる。
【００４６】
次に、図１１の例は、図９の例とは逆に、電源用のＩＯセル２０ａの上層で、かつ、内側の１つの方形のパッドとその両側の外側の２つの方形のパッドを含む合計３つの方形のパッドの領域を使用して電源用のパッド２２ａを配置したものである。同様に、両者の電源用のパッド２２ａと電源用のＩＯセル２０ａは同一形状なので、どのパッド２２の間にでも配置可能であり、自動配置配線でのレイアウトパターン生成を容易に行うことができる。
【００４７】
次に、図１２の例は、図９に示す例において、電源用のパッド２２ａの引き込み線２８ａの幅を、電源用のＩＯセル２０ａの幅に対応させて太くしたものである。図１２の例の場合、電源用のパッド２２ａの引き込み線２８ａの幅は、隣接する同一配線層の配線２８ｃとの間のスペースＸ’が図２のスペースＸと同じレイアウトルールを満足する距離まで太くできる。これにより、電源用のパッド２２ａの引き込み線２８ａの抵抗値をさらに下げることが可能である。
【００４８】
次に、図１３は、図１２に示す例において、長方形の電源用のパッド２２ａを、他の外側パッド２２ｃと同一形状の方形のパッドにしたものである。この場合、図１２の例の場合と比べて、電源用のパッド２２ａの引き込み線２８ａの長さは長くなるが、その幅は同じ太さなので、抵抗値は従来よりも下げることができる。また、別途長方形のパッド２２ａを使用することなく、他の外側パッド２２ｃと同一形状の方形のパッドを使用できるというメリットもある。
【００４９】
なお、上記各実施形態において、４つ以上のＩＯセルをまとめて１つの電源用のＩＯセルを構成してもよい。より具体的には、パッド列数＋１のＩＯセルをまとめて１つの電源用のＩＯセルとするのが好ましい。また、外部接続パッドからＩＯセルまでの引き込み線、ＩＯセル内部の配線、ＩＯセルから電源リング、グランドリング、内部回路までの引き込み線は何層目の配線層を使用してもよい。
【００５０】
本発明は、基本的に以上のようなものである。
以上、本発明の半導体装置について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【図面の簡単な説明】
【００５１】
【図１】本発明の半導体装置のＩＯ領域およびパッド領域の一部を表す第１の実施形態の概略図である。
【図２】従来の半導体装置のＩＯ領域およびパッド領域の一部を表す概略図である。
【図３】従来の半導体装置のＩＯセルの構造を表す概略図である。
【図４】本発明の半導体装置の電源用のＩＯセルの構造を表す概略図である。
【図５】本発明の半導体装置のＩＯ領域およびパッド領域の一部を表す第２の実施形態の概略図である。
【図６】本発明の半導体装置のＩＯ領域およびパッド領域の一部を表す第３の実施形態の概略図である。
【図７】本発明の半導体装置のＩＯ領域およびパッド領域の一部を表す第４の実施形態の概略図である。
【図８】本発明の半導体装置のＩＯ領域およびパッド領域の一部を表す第５の実施形態の概略図である。
【図９】本発明の半導体装置のＩＯ領域およびパッド領域の一部を表す第６の実施形態の概略図である。
【図１０】従来の半導体装置のＩＯ領域およびパッド領域の一部を表す概略図である。
【図１１】本発明の半導体装置のＩＯ領域およびパッド領域の一部を表す第７の実施形態の概略図である。
【図１２】本発明の半導体装置のＩＯ領域およびパッド領域の一部を表す第８の実施形態の概略図である。
【図１３】本発明の半導体装置のＩＯ領域およびパッド領域の一部を表す第９の実施形態の概略図である。
【図１４】従来の半導体装置のレイアウト構造を表す概略図である。
【図１５】図１４に示す半導体装置のＩＯ領域およびパッド領域の一部を表す概略図である。
【符号の説明】
【００５２】
１０ 半導体装置
１２ 半導体チップ
１４ コア内部領域
１６ ＩＯ領域
１８ パッド領域
２０ ＩＯセル
２２ 外部接続パッド
２４ 電源リング
２６ グランドリング
２８、３０ 引き込み線
３２ ＩＯセル隣接境界領域
【特許請求の範囲】
【請求項１】
内部回路が形成されるコア内部領域が半導体チップの中央部に配置され、ＩＯセルが形成されるＩＯ領域が前記コア内部領域の各辺に沿って配置され、各々の前記ＩＯセルに対応する外部接続パッドが形成されるパッド領域が前記ＩＯ領域の上層又は外側に配置された半導体装置であって、
前記外部接続パッドの全てもしくは一部が複数のパッド列に配置され、
少なくとも３つのＩＯセルがまとめられて、電源用もしくはグランド用のＩＯセルとして配置され、これに対応する電源用もしくはグランド用の外部接続パッドが、前記半導体チップの最も外側のパッド列の領域もしくは該最も外側のパッド列の領域を含む領域に配置されていることを特徴とする半導体装置。
【請求項２】
前記電源用もしくはグランド用の外部接続パッドから、これに対応する前記電源用もしくはグランド用のＩＯセルまでの引き込み線の幅は、他の外部接続パッドから、これに対応するＩＯセルまでの引き込み線の幅よりも太いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記外部接続パッドが、外側のパッド列および内側のパッド列からなる千鳥状に配置され、
前記電源用もしくはグランド用の外部接続パッドが、その両側の、前記外側のパッド列の領域に配置された他の外部接続パッドの間もしくは前記内側のパッド列の領域に配置された他の外部接続パッド間に配置されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項１】
内部回路が形成されるコア内部領域が半導体チップの中央部に配置され、ＩＯセルが形成されるＩＯ領域が前記コア内部領域の各辺に沿って配置され、各々の前記ＩＯセルに対応する外部接続パッドが形成されるパッド領域が前記ＩＯ領域の上層又は外側に配置された半導体装置であって、
前記外部接続パッドの全てもしくは一部が複数のパッド列に配置され、
少なくとも３つのＩＯセルがまとめられて、電源用もしくはグランド用のＩＯセルとして配置され、これに対応する電源用もしくはグランド用の外部接続パッドが、前記半導体チップの最も外側のパッド列の領域もしくは該最も外側のパッド列の領域を含む領域に配置されていることを特徴とする半導体装置。
【請求項２】
前記電源用もしくはグランド用の外部接続パッドから、これに対応する前記電源用もしくはグランド用のＩＯセルまでの引き込み線の幅は、他の外部接続パッドから、これに対応するＩＯセルまでの引き込み線の幅よりも太いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記外部接続パッドが、外側のパッド列および内側のパッド列からなる千鳥状に配置され、
前記電源用もしくはグランド用の外部接続パッドが、その両側の、前記外側のパッド列の領域に配置された他の外部接続パッドの間もしくは前記内側のパッド列の領域に配置された他の外部接続パッド間に配置されていることを特徴とする請求項１または２に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２００６−３３９３３５（Ｐ２００６−３３９３３５Ａ）
【公開日】平成１８年１２月１４日（２００６．１２．１４）
【国際特許分類】
【出願番号】特願２００５−１６１０８５（Ｐ２００５−１６１０８５）
【出願日】平成１７年６月１日（２００５．６．１）
【出願人】（５０１２８５１３３）川崎マイクロエレクトロニクス株式会社 (449)
【Ｆターム（参考）】
【公開日】平成１８年１２月１４日（２００６．１２．１４）
【国際特許分類】
【出願日】平成１７年６月１日（２００５．６．１）
【出願人】（５０１２８５１３３）川崎マイクロエレクトロニクス株式会社 (449)
【Ｆターム（参考）】
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