半導体装置
【課題】半導体装置における放熱性の向上を図る。
【解決手段】配線基板3上にSOC1が搭載されたBGA8において、SOC1が、少なくとも一部の領域がSOC1の中央部側に配置された演算回路1gを有しており、SOC1の主面の演算回路1g上に第2パッド1iを設け、この第2パッド1iと配線基板3のボンディングリード3cとを直接第2ワイヤ4bで接続することで、演算回路1gから発せられる熱を第2ワイヤ4bを介して配線基板3に逃がすことができ、BGA8における放熱性の向上を図ることができる。
【解決手段】配線基板3上にSOC1が搭載されたBGA8において、SOC1が、少なくとも一部の領域がSOC1の中央部側に配置された演算回路1gを有しており、SOC1の主面の演算回路1g上に第2パッド1iを設け、この第2パッド1iと配線基板3のボンディングリード3cとを直接第2ワイヤ4bで接続することで、演算回路1gから発せられる熱を第2ワイヤ4bを介して配線基板3に逃がすことができ、BGA8における放熱性の向上を図ることができる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関し、特に、システム・オン・チップを搭載した半導体装置に関する。
【背景技術】
【0002】
BGA型の半導体装置において、複数のランドとレーザ加工によって複数のランドそれぞれの上部に形成されたスルーホールとスルーホール内に配置されたメッキ膜とを有するパッケージ基板と、パッケージ基板に搭載された半導体チップと、半導体チップとパッケージ基板とを接続する導電性ワイヤと、パッケージ基板のランドに設けられた複数の半田バンプとからなる構成がある(例えば、特許文献1参照)。
【特許文献1】特開2006−190771号公報
【発明の開示】
【発明が解決しようとする課題】
【0003】
近年では、半導体装置の高機能化に伴い、半導体チップ(以降、単にチップともいう)の主面(回路形成面)には例えばCPU(Central Processing Unit)のような演算処理を行う回路素子以外にも、外部機器からの信号を入力する(又は、外部機器に信号を出力する)入出力回路として、アナログ系、デジタル系、又はマクロ系などの回路素子など、様々な品種の回路が設けられている。この中でも、入出力回路は、外部機器と信号の入出力を頻繁に行うためノイズ耐性や伝達速度の高速化が要求される。
【0004】
このような問題点を考慮し、信号の入出力を行うためのパッド(電極)の近傍に入出力回路は配置されている。
【0005】
しかしながら、例えば前記特許文献1(図1)のように、回路に外部からの信号や電力を供給するためのパッドは、チップの各辺に沿って周縁部に形成されている。そのため、上記の問題点を考慮した場合、入出力回路もチップの周縁部に配置することが好ましい。この結果、これらの入出力回路に入力された信号を演算処理する演算回路の大半は、空いた領域であるチップの中央部側に設けられることが多い。
【0006】
ここで、演算回路は、上記したように、各入出力回路に対して演算処理を行うため、消費電力が入出力回路よりも高い。これにより、発熱量も入出力回路より高くなる。そして、発熱量が高くなると、入出力回路がこの熱の影響で動作が不安定となるため、半導体装置の信頼性が低下することが問題となる。
【0007】
そこで、演算回路も、パッドの近傍に配置し、このパッドに接続された導電性部材であるワイヤを介して放熱することが考えられる。
【0008】
しかし、上記したように、周辺部には複数の入出力回路が優先的に配置されているため、演算回路の全体をパッド近傍に近づけて配置することが困難である。言い換えれば、チップの中央部に位置する演算回路の一部では、IRドロップや発熱の問題を対策することが困難である。すなわち、チップの中央部に配置される演算回路の一部の放熱をどのように行うかが問題となる。
【0009】
また、半導体チップの主面(回路形成面)を配線基板の上面と対向させて実装する、所謂、フリップチップ接続方式により実装し、半導体チップの裏面を露出させることで、放熱性を向上させることが考えられる。
【0010】
しかし、フリップチップ接続方式は、半導体チップのパッドのピッチに合わせて、基板の電極のピッチも形成することが必要であり、狭ピッチで電極を形成するための技術を適用する必要がある。また、バンプ電極と基板の電極との接合性を向上させるために、基板の電極上にめっき層や半田材を形成したり、基板と半導体チップとの間にアンダーフィル樹脂を充填する必要がある。このような理由から、フリップチップ接続方式は、ワイヤボンディング方式に比べ、技術料が高く、製造される半導体装置のコストも増加するという問題も起こる。
【0011】
さらに、半導体装置の放熱性を向上させる技術の一つとして、一般的にヒートシンクの装着が上げられるが、ヒートシンクのコストも高いため、半導体装置のコスト上昇が問題となる。
【0012】
本発明の目的は、半導体装置における放熱性の向上を図ることができる技術を提供することにある。
【0013】
また、本発明の他の目的は、半導体装置における信頼性の向上を図ることができる技術を提供することにある。
【0014】
さらに、本発明の他の目的は、半導体装置における製造コストの低減化を図ることができる技術を提供することにある。
【0015】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0016】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【0017】
すなわち、本発明は、複数のボンディングリードが形成された上面、及び複数のランドが形成された下面を有する配線基板と、複数の回路素子及び複数の配線を介して前記複数の回路素子とそれぞれ電気的に接続された複数のパッドが形成された主面、及び裏面を有し、前記配線基板の前記上面上において、前記複数のボンディングリードの内側の領域に搭載された半導体チップとを含むものである。さらに、前記半導体チップの複数のパッドと前記配線基板の前記複数のボンディングリードとをそれぞれ電気的に接続する複数のワイヤと、前記半導体チップ及び前記複数のワイヤを封止する封止体と、前記配線基板の前記複数のランド上にそれぞれ接続された外部端子と、を含むものである。さらに、前記複数の回路素子は、前記複数のパッドよりも前記半導体チップの主面における中央部側に形成され、前記複数の回路素子は、外部機器と信号の入出力を行う入出力回路と、前記外部機器から前記入出力回路に入力された信号を演算処理する演算回路とを有するものである。さらに、前記演算回路の周波数は、前記入出力回路の周波数よりも高く、前記演算回路は、前記入出力回路よりも前記主面における前記中央部側に配置される領域が多く、前記複数のパッドは、平面形状が矩形状から成る前記半導体チップの各辺に沿って形成された第1パッドと、前記第1パッドよりも前記半導体チップの前記主面における前記中央部側に位置する第2パッドとを有するものである。さらに、前記複数のワイヤは、前記第1パッドと電気的に接続される第1ワイヤと、前記第2パッドと電気的に接続される第2ワイヤとを有するものである。
【発明の効果】
【0018】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【0019】
少なくとも一部の領域が半導体チップの中央部側に配置された発熱体である演算回路を有する半導体チップを搭載した半導体装置において、半導体チップの主面に演算回路に対応するパッドを設け、このパッドと配線基板のボンディングリードとを直接ワイヤで接続することで、演算回路から発せられる熱をワイヤを介して配線基板に逃がすことができ、これにより、半導体装置における放熱性の向上を図ることができる。
【0020】
また、半導体装置において放熱性の向上を図ることができるため、入出力回路が熱の影響で動作不安定になることを防止でき、その結果、半導体装置の信頼性の向上を図ることができる。
【0021】
また、半導体チップと配線基板の接続をフリップチップ接続ではなく、ワイヤによって接続するため、フリップチップ接続に比較して半導体装置の製造コストを低減することができる。さらに、ヒートシンクを装着せずにワイヤを介して放熱性を向上させるため、半導体装置の製造コストの上昇を抑制することができ、半導体装置の製造コストの低減化を図ることができる。
【発明を実施するための最良の形態】
【0022】
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【0023】
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
【0024】
また、以下の実施の形態において、要素の数など(個数、数値、量、範囲などを含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
【0025】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【0026】
(実施の形態)
図1は本発明の実施の形態の半導体装置の構造の一例を封止体を透過して示す平面図、図2は図1のA−A線に沿って切断した構造を示す断面図、図3は図1に示す半導体装置の外部端子の配列の一例を示す裏面図、図4は図1に示す半導体装置の内部構造を一部を破断して示す斜視図である。また、図5は図1に示す半導体装置の回路構成の一例を示す回路ブロック図、図6は図1に示す半導体装置の回路レイアウトの一例を示す回路レイアウト図、図7は図1に示す半導体装置の実装構造の一例を示す断面図である。
【0027】
図1〜図4に示す本実施の形態の半導体装置は、配線基板3の上面3a上に半導体チップが搭載された樹脂封止型の半導体パッケージであり、本実施の形態では、その一例として、半導体装置の外部端子である複数の半田ボール5が配線基板3の下面3bに設けられたBGA(Ball Grid Array)8を取り上げて説明する。
【0028】
BGA8には、複数のボンディングリード(電極)3cが形成された上面3a、及び上面3aとは反対側に位置し、かつ複数のランド(電極)3dが形成された下面3bを有する配線基板3が組み込まれている。さらに、複数の回路素子及び複数の配線(バス配線、内部配線)を介して前記複数の回路素子とそれぞれ電気的に接続された複数のパッド(電極)1cが形成された主面(回路形成面)1a、及び前記主面1aとは反対側に位置する裏面1bを有し、かつ配線基板3の上面3a上において、複数のボンディングリード3cの内側の領域に搭載された半導体チップを有している。
【0029】
なお、BGA8に搭載された半導体チップは、例えば、種々の回路素子が形成されたSOC(システム・オン・チップ)1であり、シリコンから成る。
【0030】
また、BGA8は、図2に示すようにSOC1の複数のパッド1cと配線基板3の複数のボンディングリード3cとをそれぞれ電気的に接続する複数のワイヤ(導電性部材、Auワイヤ、クリップ)4と、SOC1及び複数のワイヤ4を封止する封止体6と、配線基板3の複数のランド3d上にそれぞれ接続された外部端子である半田ボール5(ボール電極、半田材)とを有している。
【0031】
図3に示すように、複数の半田ボール5は配線基板3の下面3b側において、格子状に配置されて設けられている。
【0032】
また、配線基板3は、図2に示すように、コア材3hと、その上面側に設けられた複数のボンディングリード3c及び基板配線3eと、下面側に設けられた複数のランド3d及び基板配線3eと、上下面の基板配線3eを電気的に接続するスルーホール配線3fと、上下面それぞれの基板配線3eを覆う絶縁膜であるソルダレジスト3gとを有している。つまり、上面3aに形成された複数のボンディングリード3cは、配線基板3に形成された複数の基板配線3eを介して複数のランド3dとそれぞれ電気的に接続されており、さらに複数の基板配線3eは、SOC1の裏面1bの下側(SOC1と平面的に重なる領域)に形成されている。なお、配線基板3における各配線は、例えば、銅合金などから成り、コア材3hやソルダレジスト3gは、例えば、絶縁性の樹脂材などから成る。
【0033】
また、SOC1は、配線基板3の上面3a上にダイボンド材(接着剤)2によって接合されている。ダイボンド材2は、例えば、銀フィラなどを含む導電性のペースト材、又は導電性のフィルムである。
【0034】
また、SOC1の複数のパッド1cは、平面形状が矩形状から成るSOC1の主面1aの各辺に沿って形成された第1パッド1hと、第1パッド1hよりもSOC1の主面1aにおいて中央部側に位置する第2パッド(電極、演算回路用パッド、放熱用パッド)1iとを有している。なお、本実施の形態では、例えば平面形状が四角形から成る。
【0035】
さらに、BGA8において、複数のワイヤ4は、第1パッド1hと電気的に接続される第1ワイヤ4aと、第2パッド1iと電気的に接続される第2ワイヤ4bとを有している。
【0036】
また、BGA8では、図6に示すように、そのSOC1において、複数の回路素子は、複数のパッド1cよりもSOC1の主面1a側における中央部側に形成されている。つまり、複数の回路素子は、主面1a側の周縁部に形成された複数の第1パッド1hの配列の内側の領域の回路形成領域1sに形成されている。また、複数の回路素子は、SOC1の裏面1bよりも主面1a側に形成されている。
【0037】
さらに、SOC1では、複数の回路素子は、外部機器7(図5参照)と信号の入出力を行う入出力回路1fや、外部機器7から入出力回路1fに入力された信号を演算処理する演算回路1gを含んでおり、そのうち、入出力回路1fは、周辺回路などとも呼ばれ、アナログ系回路1p、デジタル系回路1q、他の回路1rなどである。アナログ系回路1pは、例えば、アナログ/デジタル変換、USB(Universal Serial Bus) などであり、デジタル系回路1qは、例えば、SCIF(シリアルコミュニケーションインタフェース)などである。さらに、他の回路1rは、例えば、タイマーなどである。
【0038】
一方、演算回路1gは、例えば、CPU、グラフィックコントローラなどである。
【0039】
本実施の形態のBGA8は、必然的に少なくとも一部の領域がSOC1の中央部側に配置された発熱量が大きな演算回路1gを主面1a側に有するSOC1を備え、このSOC1において、演算回路1g上に主面1aの周縁部に設けられた複数の第1パッド1hとは異なる第2パッド1iを設け、この第2パッド1iと第2ワイヤ4bの一端を接続するとともに、第2ワイヤ4bの他端と配線基板3を接続する構造のものである。
【0040】
これにより、SOC1の主面1a側において演算回路1gから発せられる熱を、導電性の第2ワイヤ4b及び配線基板3を介して配線基板3の下面3b側に設けられた半田ボール5に伝えて逃がすことができる。
【0041】
その際、SOC1では、その主面1a側にCPUなどの演算回路1gや、アナログ系回路1pやデジタル系回路1qなどの入出力端子を有する入出力回路1fが形成されているが、これらの入出力回路1fは、図6に示すように、SOC1の周辺側に配置する必要がある。この理由は、まず外部機器との信号の入出力を高速で処理するために、第1パッド1hがSOC1の主面1aの周縁部に配置されているためである。また、入出力回路1fの中でも、例えばアナログ系回路1pは独立系電源のため、ノイズの影響を受けないよう、第1パッド1hのできるだけ近傍に配置しておきたいためである。そのため、必然的に演算回路1gの少なくとも一部の領域もしくは全体が第1パッド1hの配列の内側、すなわち主面1aの中央部側に配置されることになる。
【0042】
そこで、BGA8では、図1及び図2に示すように、SOC1において、演算回路1g上もしくはその近傍に、主面1aの外周部に設けられた複数の第1パッド1hとは異なる第2パッド1iを設け、この第2パッド1iに第2ワイヤ4bを接続することで、発熱体となる演算回路1gの直近から熱を逃がす経路を設けたものである。
【0043】
なお、図7はBGA8の実装構造を示すものであり、BGA8をマザーボード(実装基板)9に実装した際には、放熱経路10に示すようにSOC1から発せられる熱を、第2ワイヤ4bを介してBGA8の下面側の半田ボール5に伝え、さらにマザーボード9に逃がすことができる。
【0044】
このようにBGA8では、SOC1からの放熱を、ヒートシンクを装着せずに、かつフリップチップ接続に比較して安価なワイヤ接続を利用して行うことでBGA8の製造コストの低減化も図ることができる。
【0045】
次に、本実施の形態のBGA8が有するSOC1に設けられた複数の回路素子の特徴について具体的に説明する。
【0046】
図5及び図6に示すように、SOC1の主面1a側には、その周縁部に複数の第1パッド1hが並んで形成され、これら複数の第1パッド1hの内側の回路形成領域1sに、デジタル系回路1q、演算回路1g、アナログ系回路1p及び他の回路1rが形成されており、このうちデジタル系回路1q、アナログ系回路1p及び他の回路1rを入出力回路1fとも呼ぶ。入出力回路1fは、外部から受け取った信号を入力して、さらに演算回路1gにて演算処理された信号を外部に出力する回路であり、入出力端子を備えている。なお、入出力回路1fは、CPU(中央処理装置)の周辺に配置されるため、周辺回路などとも呼ばれる。
【0047】
ここで、演算回路1gは、例えば、CPUやグラフィックコントローラなどである。CPUは、アナログ系回路1p、デジタル系回路1q及び他の回路1rそれぞれが外部との信号の受け渡しを行う時に、前記それぞれの回路が外部から受信した信号を一旦受け取り、内部で演算処理した後、前記それぞれの回路に信号を戻すものである。
【0048】
また、アナログ系回路1pは、例えば、アナログ/デジタル変換、USBなどである。なお、アナログ系回路1pは独立系電源のため、ノイズの影響を受けないよう、第1パッド1hが配置されているチップの主面1aの外周側に配置する必要がある。
【0049】
また、デジタル系回路1qは、例えば、SCIFなどであり、さらに、他の回路1rは、例えば、タイマーなどであり、デジタル系回路1qや他の回路1rも第1パッド1hに近い領域、すなわち、回路形成領域1sの外周付近に配置されている。
【0050】
また、演算回路1gと入出力回路1fとでは、演算回路1gの周波数は、例えば400MHz程度であり、一方、入出力回路1fの周波数は、例えば50〜100MHz程度であり、演算回路1gの周波数の方が入出力回路1fの周波数よりも高い。したがって、演算回路1gの消費電力は、入出力回路1fの消費電力よりも高い。すなわち、演算回路1gを動作させるのに必要な電力は、入出力回路1fを動作させるのに必要な電力より大きい。
【0051】
また、演算回路1gは、演算回路1gの周辺に設けられた複数の入出力回路1f(周辺回路)のそれぞれに入力された信号を演算処理するために、複数の入出力回路1fに比べて、多くの電力を必要とする。
【0052】
以上により、演算回路1gの方が入出力回路1fよりは遥かに発熱量が大きく、放熱対策が必要な回路である。
【0053】
しかしながら、入出力回路1fは、それぞれに入出力端子を備えた周辺回路であるため、演算回路1gよりも周辺部の複数の第1パッド1hの近くに配置される領域(部分、面積)が多い。言い換えると、演算回路1gは、入出力回路1fよりも主面1aにおいて中央部側に配置される領域(部分、面積)が多い。
【0054】
すなわち、本実施の形態のBGA8では、SOC1において、放熱対策が必要な演算回路1gの全体もしくは一部の領域が中央部側に配置された状態となっている。
【0055】
そこで、BGA8では、SOC1の主面1aの周縁部の第1パッド1hより中央部側に、第2パッド1iを設け、この第2パッド1iにAuワイヤから成る第2ワイヤ4bを接続してこの第2ワイヤ4bを配線基板3のボンディングリード3cに接続することで、中央部側に設けられた発熱量の高い演算回路1gから第2ワイヤ4b及び基板配線3eを介してBGA8の下面3bの半田ボール5に熱を逃がすことができる。
【0056】
その際、第2ワイヤ4b(Auワイヤ)の抵抗成分は、SOC1の主面1aに形成されたバス配線(アルミ配線)1eの抵抗成分よりも小さい。したがって、Auから成る第2ワイヤ4bを介して演算回路1gと配線基板3とを接続することで放熱効果を高めることができる。
【0057】
また、SOC1における演算回路1gは、図6に示すように、第1パッド1h側に位置する第1領域1jと、第1領域1jよりも面積が大きく、かつ主面1aの中央部側に位置する第2領域1kとを有している。さらに、演算回路1gの第2領域1kと第2パッド1iとの距離は、演算回路1gの第2領域1kと第1パッド1hとの距離よりも近い。
【0058】
その際、第2パッド1iは、演算回路1g上に形成されていることが好ましく、さらに演算回路1gの中央部側の第2領域1k上に設けられている方が、より好ましい。
【0059】
すなわち、第2パッド1iを、なるべく演算回路1gの近傍に設けることで、より高い放熱効果を得ることができ、好ましくは演算回路1gの中央部側の第2領域1k上に設けることで、さらに高い放熱効果を得ることができる。
【0060】
また、図6に示すようにSOC1において、主面1aの周縁部に設けられた複数の第1パッド1hは、電源電位を供給する電源電位用パッド1dと、基準電位を供給する基準電位用パッド1mと、信号の伝送を行う信号用パッド1nとを有している。
【0061】
さらに、複数の第1パッド1hは、主面1aの周縁部に設けられており、かつ入出力回路1fが複数の第1パッド1hの配列の内側の回路形成領域1sの外周に略沿って配置されているため、複数の第1パッド1hは入出力回路1fに隣接して形成されている。
【0062】
また、第1パッド1hのうちの信号用パッド1nは、図5に示すように、入出力回路1fとのみ電気的に接続されている。さらに、入出力回路1fと外部機器7との間で入出力される信号は、第1ワイヤ4a及び第1パッド1hを介して伝送されている。
【0063】
また、演算回路1gは、入出力回路1fとバス配線1e(内部配線)を介して電気的に接続されている。
【0064】
なお、演算回路1g上もしくはその近傍に設けられた第2パッド1iは、図2に示すように、演算回路1gと電気的に接続されている。さらに、第2パッド1iは、図6に示すように電源電位が供給される電源電位用パッド1dとバス配線1eを介して接続されている。ここで、電源電位用パッド1dは、基準電位が供給される電極であってもよく、その場合、基準電位用パッド1mが電源電位が供給される電極となる。これらにより、演算回路1gには、第2ワイヤ4b及び第2パッド1iを介して電源電位、又は基準電位が供給される。
【0065】
また、第2パッド1iは、第1パッド1hの信号用パッド1nには電気的に接続されていない。
【0066】
したがって、別の言い方をすると、本実施の形態のBGA8では、SOC1の主面1aの周縁部に設けられた複数の第1パッド1hは、入出力回路用パッドであり、演算回路1g上に設けられた第2パッド1iは、演算回路用パッドとも言える。
【0067】
次に、本実施の形態のBGA8におけるIRドロップ対策について説明する。
【0068】
演算回路1gは、各入出力回路(アナログ系回路1p、デジタル系回路1q、他の回路1r)に入力された信号を演算処理するため、消費電力(駆動電力)が入出力回路1fよりも高い。そのため、演算回路1gの近傍(演算回路1gに電気的に接続された電源電位を供給するためのバス配線1e(配線))において電流値(I)、及び抵抗値(R)が低下するIRドロップの問題が発生する。
【0069】
そこで、本実施の形態のBGA8では、演算回路1g上に第2パッド1iを設け、放熱性をより向上させるために第2パッド1iと演算回路1gを電気的に接続することで、この第2パッド1iを介して演算回路1gに電源電位を供給するため、IRドロップによる電源電位の損失分を補うことができる。
【0070】
次に、本実施の形態のBGA8におけるアナログ系回路1pのノイズ対策について説明する。
【0071】
アナログ信号は、例えばデジタル信号よりもノイズに弱いことから、このアナログ系回路1pと、これに対応する第1パッド1h(電極)とを電気的に接続し、SOC1の主面1aに形成されるバス配線1eまたは内部配線の距離を短くする。そのために、アナログ系回路1pを、このアナログ系回路1pに対応する第1パッド1h(電極)に可能な限り近づけて配置することが好ましい。
【0072】
そこで、本実施の形態のBGA8では、外部機器7から入力される信号(又は、外部機器7に出力する信号)の伝送経路となる複数の第1パッド1h(信号用パッド1n)がSOC1の各辺に沿って設けられているため、入出力回路1fであるアナログ系の回路素子(アナログ系回路1p)も、SOC1の主面1aの中央部の回路形成領域1sの周縁部側に配置することで、バス配線1eまたは内部配線の距離を短くすることができる。
【0073】
これにより、アナログ信号にノイズがのることを抑制できる。
【0074】
次に、本実施の形態のBGA8のチップ裏面側への放熱対策について説明する。
【0075】
BGA8では、封止体6を形成する樹脂の熱伝導率は、金属から成る配線(例えば、銅配線)を有する配線基板3の熱伝導率より小さい。すなわち、SOC1から熱を逃がす経路を考えた場合、BGA8の構造上、SOC1の上方には樹脂が配置されているため、SOC1の上面(主面1a)方向に熱を逃がすより、SOC1の下面(裏面1b)方向に熱を逃がして半田ボール5を介してマザーボード9に伝えた方が放熱効果はより効果的である。
【0076】
そこで、SOC1の裏面1b側の放熱対策として、ダイボンド材2に、例えば、銀フィラなどを含む導電性のペースト材を採用している。これは、上記したように、発熱源でもある回路形成領域(演算回路1g)1sは、SOC1の主面1a側に形成されているが、SOC1は配線基板3の熱伝導率よりも高いシリコンから成るため、回路素子からSOC1の裏面1b側にも熱が伝わりやすいことにある。これにより、チップ裏面からの放熱経路も確保することができ、第2ワイヤ4bを介して半田ボール5に熱を逃がすことに加えてダイボンド材2を介して放熱を行うことも可能になり、SOC1の放熱性をさらに高めることができる。さらに、図2に示すように、配線基板3において、SOC1の下部に対応する領域には、広面積の配線からなる電源プレーン3i(またはGNDプレーンでもよい)が設けられていることにより、SOC1の裏面1b側からの放熱効果をさらに高めることができる。また、SOC1の下部には、基板配線3eも引き回されているため、この基板配線3eを介してSOC1の裏面1b側からの放熱効果をさらに高めることができる。
【0077】
本実施の形態によれば、少なくとも一部の領域がSOC1の中央部側に配置された発熱体である演算回路1gを有するSOC1を搭載したBGA8において、SOC1の主面1aに演算回路1gに対応する第2パッド1iを設け、この第2パッド1iと配線基板3のボンディングリード3cとを直接第2ワイヤ4bで電気的及び物理的に接続することで、演算回路1gから発せられる熱を第2ワイヤ4bを介して配線基板3及びその下面3bに設けられた半田ボール5に逃がすことができる。
【0078】
図6に示すSOC1の場合、第1領域1jと第2領域1kを有する演算回路1gの第2領域1kが中央部側に配置されている。そのため、SOC1の周縁部に形成された第1パッド1hを経由させて熱を逃がす場合、ワイヤ4よりも配線経路の幅(断面積)が小さい、第1領域1j内に形成された配線を経由させると、放熱速度が遅くなってしまう。しかしながら、本実施の形態では、この演算回路1gの第2領域1k上に第2パッド1iが設けられているため、この第2パッド1iと配線基板3のボンディングリード3cとを直接第2ワイヤ4bによって接続することができ、放熱速度を向上することができる。このとき、第2ワイヤ4bの材料にAuを用いることで、SOC1の主面1aに形成されたバス配線(アルミ配線)1eよりも抵抗成分を低減することができるため、放熱速度をさらに向上することができる。
【0079】
最終的には、演算回路1gから発せられた熱を第2ワイヤ4bを介して配線基板3のボンディングリード3cに逃がすことができ、さらに基板配線3e、スルーホール配線3f及びランド3dを介して配線基板3の下面3bに設けられた半田ボール5に逃がすことができる。すなわち、図7の放熱経路10に示すように、第2ワイヤ4bを介して配線基板3の下面3bの半田ボール5に熱を逃がすことができ、さらに半田ボール5が接続されたリード9aからマザーボード9にも熱を逃がすことができる。
【0080】
その結果、本実施の形態のBGA8における放熱性の向上を図ることができる。
【0081】
また、BGA8において放熱性の向上を図ることができるため、入出力回路1fが熱の影響で動作不安定になることを防止できる。
【0082】
これにより、BGA8の信頼性の向上を図ることができる。
【0083】
また、SOC1と配線基板3の接続をフリップチップ接続ではなく、ワイヤ4によって接続するため、フリップチップ接続に比較してBGA8の製造コストを低減することができる。さらに、BGA8の放熱性を向上させるのに、ヒートシンクを装着することなく、ワイヤ4を介して放熱性を向上させることができ、その結果、BGA8の製造コストの上昇を抑制することができる。
【0084】
これにより、BGA8の製造コストの低減化を図ることができる。
【0085】
次に、図8〜図14を用いて、本実施の形態のBGA8の組み立て手順の一例を説明する。図8は図1に示す半導体装置の組み立て手順の一例を示すプロセスフロー図と平面図、図9は図1に示す半導体装置の組み立てに用いられる配線基板の構造の一例を示す部分断面図、図10は図1に示す半導体装置の組み立てにおけるダイボンディング後の構造の一例を示す部分断面図、図11は図1に示す半導体装置の組み立てにおけるワイヤボンディング後の構造の一例を示す部分断面図である。さらに、図12は図1に示す半導体装置の組み立てにおける樹脂モールディング後の構造の一例を示す部分断面図、図13は図1に示す半導体装置の組み立てにおける半田ボール付け後の構造の一例を示す部分断面図、図14は図1に示す半導体装置の組み立てにおける個片切断後の構造の一例を示す部分断面図である。
【0086】
まず、図8のステップS1に示す基板準備を行う。ここでは、複数の半導体装置を組み立て可能な多連の配線基板3を準備する。本実施の形態で用いる配線基板3は、図9に示すような2層配線基板であり、その構造は、コア材3hと、その上面側に設けられた複数のボンディングリード3c及び基板配線3eと、下面側に設けられた複数のランド3d及び基板配線3eと、上下面の基板配線3eを電気的に接続するスルーホール配線3fと、上下面それぞれの基板配線3eを覆う絶縁膜であるソルダレジスト3gとを有するものである。また、配線基板3のSOC1の搭載領域には、広面積の電源プレーン3i(またはGNDプレーン)が設けられている。
【0087】
その後、図8のステップS2に示すダイボンディングを行う。ここでは、図10に示すように、配線基板3の上面3a上にダイボンド材2を介して半導体チップであるSOC1を搭載する。その際、SOC1の主面1aを上方に向けてフェイスアップ実装でSOC1の裏面1bと配線基板3の上面3aとをダイボンド材2を介して接合する。なお、ダイボンド材2は、例えば、銀フィラなどを含む導電性のペースト材である。
【0088】
その後、図8のステップS3に示すワイヤボンディングを行う。ここでは、図11に示すように、SOC1の主面1aの周縁部に設けられた第1パッド1hとこれに対応する配線基板3のボンディングリード3cとを第1ワイヤ4aによって電気的に接続する。さらに、SOC1の主面1aの中央部側において演算回路1g上に設けられた第2パッド1iとこれに対応する配線基板3のボンディングリード3cとを第2ワイヤ4bによって電気的に接続する。
【0089】
その後、図8のステップS4に示す樹脂モールディングを行う。ここでは、図12に示すように、SOC1と複数のワイヤ4を樹脂封止する。すなわち、配線基板3の上面3a上に封止用樹脂から成る封止体6を形成し、この封止体6によってSOC1と複数のワイヤ4を樹脂封止する。
【0090】
その後、図8のステップS5に示す半田ボール付けを行う。すなわち、図13に示すように、配線基板3の下面3bにBGA8の外部端子となる複数の半田ボール5を接合する。その際、図3に示すように半田ボール5を格子状に配置して設ける。
【0091】
その後、図8のステップS6に示すマーキングを行う。ここでは、樹脂モールディングによって形成された封止体6の表面に、例えば、レーザ等によって所望のマーク11を形成する。
【0092】
その後、図8のステップS7に示す個片切断を行う。ここでは、図14に示すように、ダイシングによって個片切断を行って個々のBGA8を取得する。
【0093】
これにより、図1に示す本実施の形態のBGA8の組み立てを完了する。
【0094】
次に、本実施の形態の変形例の半導体装置について説明する。
【0095】
図15は本発明の実施の形態の変形例の半導体装置の構造を封止体を透過して示す平面図、図16は図15のA−A線に沿って切断した構造を示す断面図である。
【0096】
図15に示す変形例の半導体装置(BGA12)は、演算回路1g上に設けるパッド数を複数個(ここでは2個)にしたものである。すなわち、図1に示すBGA8が演算回路1g上に設けるパッド数が1つの第2パッド1iだけであったの対して、変形例のBGA12では、演算回路1g上に2つの第2パッド1iが設けられている。このように、演算回路1g上に設ける第2パッド1iの数は複数であってもよく、これら第2パッド1iそれぞれに第2ワイヤ4bを接続し、これらの第2ワイヤ4bを配線基板3のボンディングリード3cに接続することで、図7に示す放熱経路10の数が増えるため、BGA12の放熱効果をさらに向上させることができる。
【0097】
なお、演算回路用の第2パッド1iの数が増えた場合、これらの第2パッド1iと接続される配線基板3のボンディングリード3cの数も増やす必要がある。例えば、図15に示す例は、配線基板3の信号用のボンディングリード3cの配置列とは異なる外側の列に第2ボンディングリード3jをさらに設け、図16に示すように信号用の第1ワイヤ4a上を越えるように第2ワイヤ4bのループ高さを変えて打って、ボンディングリード3c列の外側に配置された第2ボンディングリード3jに接続することで実現可能となる。
【0098】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【0099】
例えば、前記実施の形態では、半導体チップ(SOC1)のパッドと配線基板のボンディングリードとの接続をAuワイヤ等のワイヤで行う場合を説明したが、ワイヤ以外のクリップボンディングと呼ばれる幅広リード等の導電性部材による接続を採用してもよい。また、前記実施の形態では、半導体装置が、入出力回路1fとして、アナログ系回路1p、デジタル系回路1q及び他の回路1rを備えている場合を説明したが、入出力回路1fの数は、3つに限らず、1つであってもよいし、2つ以上の複数であってもよい。
【0100】
また、前記実施の形態の半導体装置では、演算回路1gと演算回路1g上の第2パッド1iとが電気的に接続されている場合を説明したが、必ずしも演算回路1gと第2パッド1iとが電気的に接続されていなくてもよい。例えば、演算回路1gと第2パッド1iとの間に絶縁層を介在させてもよい。すなわち、熱伝導が可能な程度の絶縁層であれば演算回路1gと第2パッド1iとの間に絶縁層を介在させてもよい。
【産業上の利用可能性】
【0101】
本発明は、基板上に半導体チップが搭載された電子装置に好適である。
【図面の簡単な説明】
【0102】
【図1】本発明の実施の形態の半導体装置の構造の一例を封止体を透過して示す平面図である。
【図2】図1のA−A線に沿って切断した構造を示す断面図である。
【図3】図1に示す半導体装置の外部端子の配列の一例を示す裏面図である。
【図4】図1に示す半導体装置の内部構造を一部を破断して示す斜視図である。
【図5】図1に示す半導体装置の回路構成の一例を示す回路ブロック図である。
【図6】図1に示す半導体装置の回路レイアウトの一例を示す回路レイアウト図である。
【図7】図1に示す半導体装置の実装構造の一例を示す断面図である。
【図8】図1に示す半導体装置の組み立て手順の一例を示すプロセスフロー図と平面図である。
【図9】図1に示す半導体装置の組み立てに用いられる配線基板の構造の一例を示す部分断面図である。
【図10】図1に示す半導体装置の組み立てにおけるダイボンディング後の構造の一例を示す部分断面図である。
【図11】図1に示す半導体装置の組み立てにおけるワイヤボンディング後の構造の一例を示す部分断面図である。
【図12】図1に示す半導体装置の組み立てにおける樹脂モールディング後の構造の一例を示す部分断面図である。
【図13】図1に示す半導体装置の組み立てにおける半田ボール付け後の構造の一例を示す部分断面図である。
【図14】図1に示す半導体装置の組み立てにおける個片切断後の構造の一例を示す部分断面図である。
【図15】本発明の実施の形態の変形例の半導体装置の構造を封止体を透過して示す平面図である。
【図16】図15のA−A線に沿って切断した構造を示す断面図である。
【符号の説明】
【0103】
1 SOC(半導体チップ)
1a 主面
1b 裏面
1c パッド
1d 電源電位用パッド
1e バス配線(配線)
1f 入出力回路
1g 演算回路
1h 第1パッド
1i 第2パッド
1j 第1領域
1k 第2領域
1m 基準電位用パッド
1n 信号用パッド
1p アナログ系回路
1q デジタル系回路
1r 他の回路
1s 回路形成領域
2 ダイボンド材
3 配線基板
3a 上面
3b 下面
3c ボンディングリード
3d ランド
3e 基板配線
3f スルーホール配線
3g ソルダレジスト
3h コア材
3i 電源プレーン
3j 第2ボンディングリード
4 ワイヤ
4a 第1ワイヤ
4b 第2ワイヤ
5 半田ボール(外部端子)
6 封止体
7 外部機器
8 BGA(半導体装置)
9 マザーボード
9a リード
10 放熱経路
11 マーク
12 BGA(半導体装置)
【技術分野】
【0001】
本発明は、半導体装置に関し、特に、システム・オン・チップを搭載した半導体装置に関する。
【背景技術】
【0002】
BGA型の半導体装置において、複数のランドとレーザ加工によって複数のランドそれぞれの上部に形成されたスルーホールとスルーホール内に配置されたメッキ膜とを有するパッケージ基板と、パッケージ基板に搭載された半導体チップと、半導体チップとパッケージ基板とを接続する導電性ワイヤと、パッケージ基板のランドに設けられた複数の半田バンプとからなる構成がある(例えば、特許文献1参照)。
【特許文献1】特開2006−190771号公報
【発明の開示】
【発明が解決しようとする課題】
【0003】
近年では、半導体装置の高機能化に伴い、半導体チップ(以降、単にチップともいう)の主面(回路形成面)には例えばCPU(Central Processing Unit)のような演算処理を行う回路素子以外にも、外部機器からの信号を入力する(又は、外部機器に信号を出力する)入出力回路として、アナログ系、デジタル系、又はマクロ系などの回路素子など、様々な品種の回路が設けられている。この中でも、入出力回路は、外部機器と信号の入出力を頻繁に行うためノイズ耐性や伝達速度の高速化が要求される。
【0004】
このような問題点を考慮し、信号の入出力を行うためのパッド(電極)の近傍に入出力回路は配置されている。
【0005】
しかしながら、例えば前記特許文献1(図1)のように、回路に外部からの信号や電力を供給するためのパッドは、チップの各辺に沿って周縁部に形成されている。そのため、上記の問題点を考慮した場合、入出力回路もチップの周縁部に配置することが好ましい。この結果、これらの入出力回路に入力された信号を演算処理する演算回路の大半は、空いた領域であるチップの中央部側に設けられることが多い。
【0006】
ここで、演算回路は、上記したように、各入出力回路に対して演算処理を行うため、消費電力が入出力回路よりも高い。これにより、発熱量も入出力回路より高くなる。そして、発熱量が高くなると、入出力回路がこの熱の影響で動作が不安定となるため、半導体装置の信頼性が低下することが問題となる。
【0007】
そこで、演算回路も、パッドの近傍に配置し、このパッドに接続された導電性部材であるワイヤを介して放熱することが考えられる。
【0008】
しかし、上記したように、周辺部には複数の入出力回路が優先的に配置されているため、演算回路の全体をパッド近傍に近づけて配置することが困難である。言い換えれば、チップの中央部に位置する演算回路の一部では、IRドロップや発熱の問題を対策することが困難である。すなわち、チップの中央部に配置される演算回路の一部の放熱をどのように行うかが問題となる。
【0009】
また、半導体チップの主面(回路形成面)を配線基板の上面と対向させて実装する、所謂、フリップチップ接続方式により実装し、半導体チップの裏面を露出させることで、放熱性を向上させることが考えられる。
【0010】
しかし、フリップチップ接続方式は、半導体チップのパッドのピッチに合わせて、基板の電極のピッチも形成することが必要であり、狭ピッチで電極を形成するための技術を適用する必要がある。また、バンプ電極と基板の電極との接合性を向上させるために、基板の電極上にめっき層や半田材を形成したり、基板と半導体チップとの間にアンダーフィル樹脂を充填する必要がある。このような理由から、フリップチップ接続方式は、ワイヤボンディング方式に比べ、技術料が高く、製造される半導体装置のコストも増加するという問題も起こる。
【0011】
さらに、半導体装置の放熱性を向上させる技術の一つとして、一般的にヒートシンクの装着が上げられるが、ヒートシンクのコストも高いため、半導体装置のコスト上昇が問題となる。
【0012】
本発明の目的は、半導体装置における放熱性の向上を図ることができる技術を提供することにある。
【0013】
また、本発明の他の目的は、半導体装置における信頼性の向上を図ることができる技術を提供することにある。
【0014】
さらに、本発明の他の目的は、半導体装置における製造コストの低減化を図ることができる技術を提供することにある。
【0015】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0016】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【0017】
すなわち、本発明は、複数のボンディングリードが形成された上面、及び複数のランドが形成された下面を有する配線基板と、複数の回路素子及び複数の配線を介して前記複数の回路素子とそれぞれ電気的に接続された複数のパッドが形成された主面、及び裏面を有し、前記配線基板の前記上面上において、前記複数のボンディングリードの内側の領域に搭載された半導体チップとを含むものである。さらに、前記半導体チップの複数のパッドと前記配線基板の前記複数のボンディングリードとをそれぞれ電気的に接続する複数のワイヤと、前記半導体チップ及び前記複数のワイヤを封止する封止体と、前記配線基板の前記複数のランド上にそれぞれ接続された外部端子と、を含むものである。さらに、前記複数の回路素子は、前記複数のパッドよりも前記半導体チップの主面における中央部側に形成され、前記複数の回路素子は、外部機器と信号の入出力を行う入出力回路と、前記外部機器から前記入出力回路に入力された信号を演算処理する演算回路とを有するものである。さらに、前記演算回路の周波数は、前記入出力回路の周波数よりも高く、前記演算回路は、前記入出力回路よりも前記主面における前記中央部側に配置される領域が多く、前記複数のパッドは、平面形状が矩形状から成る前記半導体チップの各辺に沿って形成された第1パッドと、前記第1パッドよりも前記半導体チップの前記主面における前記中央部側に位置する第2パッドとを有するものである。さらに、前記複数のワイヤは、前記第1パッドと電気的に接続される第1ワイヤと、前記第2パッドと電気的に接続される第2ワイヤとを有するものである。
【発明の効果】
【0018】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【0019】
少なくとも一部の領域が半導体チップの中央部側に配置された発熱体である演算回路を有する半導体チップを搭載した半導体装置において、半導体チップの主面に演算回路に対応するパッドを設け、このパッドと配線基板のボンディングリードとを直接ワイヤで接続することで、演算回路から発せられる熱をワイヤを介して配線基板に逃がすことができ、これにより、半導体装置における放熱性の向上を図ることができる。
【0020】
また、半導体装置において放熱性の向上を図ることができるため、入出力回路が熱の影響で動作不安定になることを防止でき、その結果、半導体装置の信頼性の向上を図ることができる。
【0021】
また、半導体チップと配線基板の接続をフリップチップ接続ではなく、ワイヤによって接続するため、フリップチップ接続に比較して半導体装置の製造コストを低減することができる。さらに、ヒートシンクを装着せずにワイヤを介して放熱性を向上させるため、半導体装置の製造コストの上昇を抑制することができ、半導体装置の製造コストの低減化を図ることができる。
【発明を実施するための最良の形態】
【0022】
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【0023】
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
【0024】
また、以下の実施の形態において、要素の数など(個数、数値、量、範囲などを含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
【0025】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【0026】
(実施の形態)
図1は本発明の実施の形態の半導体装置の構造の一例を封止体を透過して示す平面図、図2は図1のA−A線に沿って切断した構造を示す断面図、図3は図1に示す半導体装置の外部端子の配列の一例を示す裏面図、図4は図1に示す半導体装置の内部構造を一部を破断して示す斜視図である。また、図5は図1に示す半導体装置の回路構成の一例を示す回路ブロック図、図6は図1に示す半導体装置の回路レイアウトの一例を示す回路レイアウト図、図7は図1に示す半導体装置の実装構造の一例を示す断面図である。
【0027】
図1〜図4に示す本実施の形態の半導体装置は、配線基板3の上面3a上に半導体チップが搭載された樹脂封止型の半導体パッケージであり、本実施の形態では、その一例として、半導体装置の外部端子である複数の半田ボール5が配線基板3の下面3bに設けられたBGA(Ball Grid Array)8を取り上げて説明する。
【0028】
BGA8には、複数のボンディングリード(電極)3cが形成された上面3a、及び上面3aとは反対側に位置し、かつ複数のランド(電極)3dが形成された下面3bを有する配線基板3が組み込まれている。さらに、複数の回路素子及び複数の配線(バス配線、内部配線)を介して前記複数の回路素子とそれぞれ電気的に接続された複数のパッド(電極)1cが形成された主面(回路形成面)1a、及び前記主面1aとは反対側に位置する裏面1bを有し、かつ配線基板3の上面3a上において、複数のボンディングリード3cの内側の領域に搭載された半導体チップを有している。
【0029】
なお、BGA8に搭載された半導体チップは、例えば、種々の回路素子が形成されたSOC(システム・オン・チップ)1であり、シリコンから成る。
【0030】
また、BGA8は、図2に示すようにSOC1の複数のパッド1cと配線基板3の複数のボンディングリード3cとをそれぞれ電気的に接続する複数のワイヤ(導電性部材、Auワイヤ、クリップ)4と、SOC1及び複数のワイヤ4を封止する封止体6と、配線基板3の複数のランド3d上にそれぞれ接続された外部端子である半田ボール5(ボール電極、半田材)とを有している。
【0031】
図3に示すように、複数の半田ボール5は配線基板3の下面3b側において、格子状に配置されて設けられている。
【0032】
また、配線基板3は、図2に示すように、コア材3hと、その上面側に設けられた複数のボンディングリード3c及び基板配線3eと、下面側に設けられた複数のランド3d及び基板配線3eと、上下面の基板配線3eを電気的に接続するスルーホール配線3fと、上下面それぞれの基板配線3eを覆う絶縁膜であるソルダレジスト3gとを有している。つまり、上面3aに形成された複数のボンディングリード3cは、配線基板3に形成された複数の基板配線3eを介して複数のランド3dとそれぞれ電気的に接続されており、さらに複数の基板配線3eは、SOC1の裏面1bの下側(SOC1と平面的に重なる領域)に形成されている。なお、配線基板3における各配線は、例えば、銅合金などから成り、コア材3hやソルダレジスト3gは、例えば、絶縁性の樹脂材などから成る。
【0033】
また、SOC1は、配線基板3の上面3a上にダイボンド材(接着剤)2によって接合されている。ダイボンド材2は、例えば、銀フィラなどを含む導電性のペースト材、又は導電性のフィルムである。
【0034】
また、SOC1の複数のパッド1cは、平面形状が矩形状から成るSOC1の主面1aの各辺に沿って形成された第1パッド1hと、第1パッド1hよりもSOC1の主面1aにおいて中央部側に位置する第2パッド(電極、演算回路用パッド、放熱用パッド)1iとを有している。なお、本実施の形態では、例えば平面形状が四角形から成る。
【0035】
さらに、BGA8において、複数のワイヤ4は、第1パッド1hと電気的に接続される第1ワイヤ4aと、第2パッド1iと電気的に接続される第2ワイヤ4bとを有している。
【0036】
また、BGA8では、図6に示すように、そのSOC1において、複数の回路素子は、複数のパッド1cよりもSOC1の主面1a側における中央部側に形成されている。つまり、複数の回路素子は、主面1a側の周縁部に形成された複数の第1パッド1hの配列の内側の領域の回路形成領域1sに形成されている。また、複数の回路素子は、SOC1の裏面1bよりも主面1a側に形成されている。
【0037】
さらに、SOC1では、複数の回路素子は、外部機器7(図5参照)と信号の入出力を行う入出力回路1fや、外部機器7から入出力回路1fに入力された信号を演算処理する演算回路1gを含んでおり、そのうち、入出力回路1fは、周辺回路などとも呼ばれ、アナログ系回路1p、デジタル系回路1q、他の回路1rなどである。アナログ系回路1pは、例えば、アナログ/デジタル変換、USB(Universal Serial Bus) などであり、デジタル系回路1qは、例えば、SCIF(シリアルコミュニケーションインタフェース)などである。さらに、他の回路1rは、例えば、タイマーなどである。
【0038】
一方、演算回路1gは、例えば、CPU、グラフィックコントローラなどである。
【0039】
本実施の形態のBGA8は、必然的に少なくとも一部の領域がSOC1の中央部側に配置された発熱量が大きな演算回路1gを主面1a側に有するSOC1を備え、このSOC1において、演算回路1g上に主面1aの周縁部に設けられた複数の第1パッド1hとは異なる第2パッド1iを設け、この第2パッド1iと第2ワイヤ4bの一端を接続するとともに、第2ワイヤ4bの他端と配線基板3を接続する構造のものである。
【0040】
これにより、SOC1の主面1a側において演算回路1gから発せられる熱を、導電性の第2ワイヤ4b及び配線基板3を介して配線基板3の下面3b側に設けられた半田ボール5に伝えて逃がすことができる。
【0041】
その際、SOC1では、その主面1a側にCPUなどの演算回路1gや、アナログ系回路1pやデジタル系回路1qなどの入出力端子を有する入出力回路1fが形成されているが、これらの入出力回路1fは、図6に示すように、SOC1の周辺側に配置する必要がある。この理由は、まず外部機器との信号の入出力を高速で処理するために、第1パッド1hがSOC1の主面1aの周縁部に配置されているためである。また、入出力回路1fの中でも、例えばアナログ系回路1pは独立系電源のため、ノイズの影響を受けないよう、第1パッド1hのできるだけ近傍に配置しておきたいためである。そのため、必然的に演算回路1gの少なくとも一部の領域もしくは全体が第1パッド1hの配列の内側、すなわち主面1aの中央部側に配置されることになる。
【0042】
そこで、BGA8では、図1及び図2に示すように、SOC1において、演算回路1g上もしくはその近傍に、主面1aの外周部に設けられた複数の第1パッド1hとは異なる第2パッド1iを設け、この第2パッド1iに第2ワイヤ4bを接続することで、発熱体となる演算回路1gの直近から熱を逃がす経路を設けたものである。
【0043】
なお、図7はBGA8の実装構造を示すものであり、BGA8をマザーボード(実装基板)9に実装した際には、放熱経路10に示すようにSOC1から発せられる熱を、第2ワイヤ4bを介してBGA8の下面側の半田ボール5に伝え、さらにマザーボード9に逃がすことができる。
【0044】
このようにBGA8では、SOC1からの放熱を、ヒートシンクを装着せずに、かつフリップチップ接続に比較して安価なワイヤ接続を利用して行うことでBGA8の製造コストの低減化も図ることができる。
【0045】
次に、本実施の形態のBGA8が有するSOC1に設けられた複数の回路素子の特徴について具体的に説明する。
【0046】
図5及び図6に示すように、SOC1の主面1a側には、その周縁部に複数の第1パッド1hが並んで形成され、これら複数の第1パッド1hの内側の回路形成領域1sに、デジタル系回路1q、演算回路1g、アナログ系回路1p及び他の回路1rが形成されており、このうちデジタル系回路1q、アナログ系回路1p及び他の回路1rを入出力回路1fとも呼ぶ。入出力回路1fは、外部から受け取った信号を入力して、さらに演算回路1gにて演算処理された信号を外部に出力する回路であり、入出力端子を備えている。なお、入出力回路1fは、CPU(中央処理装置)の周辺に配置されるため、周辺回路などとも呼ばれる。
【0047】
ここで、演算回路1gは、例えば、CPUやグラフィックコントローラなどである。CPUは、アナログ系回路1p、デジタル系回路1q及び他の回路1rそれぞれが外部との信号の受け渡しを行う時に、前記それぞれの回路が外部から受信した信号を一旦受け取り、内部で演算処理した後、前記それぞれの回路に信号を戻すものである。
【0048】
また、アナログ系回路1pは、例えば、アナログ/デジタル変換、USBなどである。なお、アナログ系回路1pは独立系電源のため、ノイズの影響を受けないよう、第1パッド1hが配置されているチップの主面1aの外周側に配置する必要がある。
【0049】
また、デジタル系回路1qは、例えば、SCIFなどであり、さらに、他の回路1rは、例えば、タイマーなどであり、デジタル系回路1qや他の回路1rも第1パッド1hに近い領域、すなわち、回路形成領域1sの外周付近に配置されている。
【0050】
また、演算回路1gと入出力回路1fとでは、演算回路1gの周波数は、例えば400MHz程度であり、一方、入出力回路1fの周波数は、例えば50〜100MHz程度であり、演算回路1gの周波数の方が入出力回路1fの周波数よりも高い。したがって、演算回路1gの消費電力は、入出力回路1fの消費電力よりも高い。すなわち、演算回路1gを動作させるのに必要な電力は、入出力回路1fを動作させるのに必要な電力より大きい。
【0051】
また、演算回路1gは、演算回路1gの周辺に設けられた複数の入出力回路1f(周辺回路)のそれぞれに入力された信号を演算処理するために、複数の入出力回路1fに比べて、多くの電力を必要とする。
【0052】
以上により、演算回路1gの方が入出力回路1fよりは遥かに発熱量が大きく、放熱対策が必要な回路である。
【0053】
しかしながら、入出力回路1fは、それぞれに入出力端子を備えた周辺回路であるため、演算回路1gよりも周辺部の複数の第1パッド1hの近くに配置される領域(部分、面積)が多い。言い換えると、演算回路1gは、入出力回路1fよりも主面1aにおいて中央部側に配置される領域(部分、面積)が多い。
【0054】
すなわち、本実施の形態のBGA8では、SOC1において、放熱対策が必要な演算回路1gの全体もしくは一部の領域が中央部側に配置された状態となっている。
【0055】
そこで、BGA8では、SOC1の主面1aの周縁部の第1パッド1hより中央部側に、第2パッド1iを設け、この第2パッド1iにAuワイヤから成る第2ワイヤ4bを接続してこの第2ワイヤ4bを配線基板3のボンディングリード3cに接続することで、中央部側に設けられた発熱量の高い演算回路1gから第2ワイヤ4b及び基板配線3eを介してBGA8の下面3bの半田ボール5に熱を逃がすことができる。
【0056】
その際、第2ワイヤ4b(Auワイヤ)の抵抗成分は、SOC1の主面1aに形成されたバス配線(アルミ配線)1eの抵抗成分よりも小さい。したがって、Auから成る第2ワイヤ4bを介して演算回路1gと配線基板3とを接続することで放熱効果を高めることができる。
【0057】
また、SOC1における演算回路1gは、図6に示すように、第1パッド1h側に位置する第1領域1jと、第1領域1jよりも面積が大きく、かつ主面1aの中央部側に位置する第2領域1kとを有している。さらに、演算回路1gの第2領域1kと第2パッド1iとの距離は、演算回路1gの第2領域1kと第1パッド1hとの距離よりも近い。
【0058】
その際、第2パッド1iは、演算回路1g上に形成されていることが好ましく、さらに演算回路1gの中央部側の第2領域1k上に設けられている方が、より好ましい。
【0059】
すなわち、第2パッド1iを、なるべく演算回路1gの近傍に設けることで、より高い放熱効果を得ることができ、好ましくは演算回路1gの中央部側の第2領域1k上に設けることで、さらに高い放熱効果を得ることができる。
【0060】
また、図6に示すようにSOC1において、主面1aの周縁部に設けられた複数の第1パッド1hは、電源電位を供給する電源電位用パッド1dと、基準電位を供給する基準電位用パッド1mと、信号の伝送を行う信号用パッド1nとを有している。
【0061】
さらに、複数の第1パッド1hは、主面1aの周縁部に設けられており、かつ入出力回路1fが複数の第1パッド1hの配列の内側の回路形成領域1sの外周に略沿って配置されているため、複数の第1パッド1hは入出力回路1fに隣接して形成されている。
【0062】
また、第1パッド1hのうちの信号用パッド1nは、図5に示すように、入出力回路1fとのみ電気的に接続されている。さらに、入出力回路1fと外部機器7との間で入出力される信号は、第1ワイヤ4a及び第1パッド1hを介して伝送されている。
【0063】
また、演算回路1gは、入出力回路1fとバス配線1e(内部配線)を介して電気的に接続されている。
【0064】
なお、演算回路1g上もしくはその近傍に設けられた第2パッド1iは、図2に示すように、演算回路1gと電気的に接続されている。さらに、第2パッド1iは、図6に示すように電源電位が供給される電源電位用パッド1dとバス配線1eを介して接続されている。ここで、電源電位用パッド1dは、基準電位が供給される電極であってもよく、その場合、基準電位用パッド1mが電源電位が供給される電極となる。これらにより、演算回路1gには、第2ワイヤ4b及び第2パッド1iを介して電源電位、又は基準電位が供給される。
【0065】
また、第2パッド1iは、第1パッド1hの信号用パッド1nには電気的に接続されていない。
【0066】
したがって、別の言い方をすると、本実施の形態のBGA8では、SOC1の主面1aの周縁部に設けられた複数の第1パッド1hは、入出力回路用パッドであり、演算回路1g上に設けられた第2パッド1iは、演算回路用パッドとも言える。
【0067】
次に、本実施の形態のBGA8におけるIRドロップ対策について説明する。
【0068】
演算回路1gは、各入出力回路(アナログ系回路1p、デジタル系回路1q、他の回路1r)に入力された信号を演算処理するため、消費電力(駆動電力)が入出力回路1fよりも高い。そのため、演算回路1gの近傍(演算回路1gに電気的に接続された電源電位を供給するためのバス配線1e(配線))において電流値(I)、及び抵抗値(R)が低下するIRドロップの問題が発生する。
【0069】
そこで、本実施の形態のBGA8では、演算回路1g上に第2パッド1iを設け、放熱性をより向上させるために第2パッド1iと演算回路1gを電気的に接続することで、この第2パッド1iを介して演算回路1gに電源電位を供給するため、IRドロップによる電源電位の損失分を補うことができる。
【0070】
次に、本実施の形態のBGA8におけるアナログ系回路1pのノイズ対策について説明する。
【0071】
アナログ信号は、例えばデジタル信号よりもノイズに弱いことから、このアナログ系回路1pと、これに対応する第1パッド1h(電極)とを電気的に接続し、SOC1の主面1aに形成されるバス配線1eまたは内部配線の距離を短くする。そのために、アナログ系回路1pを、このアナログ系回路1pに対応する第1パッド1h(電極)に可能な限り近づけて配置することが好ましい。
【0072】
そこで、本実施の形態のBGA8では、外部機器7から入力される信号(又は、外部機器7に出力する信号)の伝送経路となる複数の第1パッド1h(信号用パッド1n)がSOC1の各辺に沿って設けられているため、入出力回路1fであるアナログ系の回路素子(アナログ系回路1p)も、SOC1の主面1aの中央部の回路形成領域1sの周縁部側に配置することで、バス配線1eまたは内部配線の距離を短くすることができる。
【0073】
これにより、アナログ信号にノイズがのることを抑制できる。
【0074】
次に、本実施の形態のBGA8のチップ裏面側への放熱対策について説明する。
【0075】
BGA8では、封止体6を形成する樹脂の熱伝導率は、金属から成る配線(例えば、銅配線)を有する配線基板3の熱伝導率より小さい。すなわち、SOC1から熱を逃がす経路を考えた場合、BGA8の構造上、SOC1の上方には樹脂が配置されているため、SOC1の上面(主面1a)方向に熱を逃がすより、SOC1の下面(裏面1b)方向に熱を逃がして半田ボール5を介してマザーボード9に伝えた方が放熱効果はより効果的である。
【0076】
そこで、SOC1の裏面1b側の放熱対策として、ダイボンド材2に、例えば、銀フィラなどを含む導電性のペースト材を採用している。これは、上記したように、発熱源でもある回路形成領域(演算回路1g)1sは、SOC1の主面1a側に形成されているが、SOC1は配線基板3の熱伝導率よりも高いシリコンから成るため、回路素子からSOC1の裏面1b側にも熱が伝わりやすいことにある。これにより、チップ裏面からの放熱経路も確保することができ、第2ワイヤ4bを介して半田ボール5に熱を逃がすことに加えてダイボンド材2を介して放熱を行うことも可能になり、SOC1の放熱性をさらに高めることができる。さらに、図2に示すように、配線基板3において、SOC1の下部に対応する領域には、広面積の配線からなる電源プレーン3i(またはGNDプレーンでもよい)が設けられていることにより、SOC1の裏面1b側からの放熱効果をさらに高めることができる。また、SOC1の下部には、基板配線3eも引き回されているため、この基板配線3eを介してSOC1の裏面1b側からの放熱効果をさらに高めることができる。
【0077】
本実施の形態によれば、少なくとも一部の領域がSOC1の中央部側に配置された発熱体である演算回路1gを有するSOC1を搭載したBGA8において、SOC1の主面1aに演算回路1gに対応する第2パッド1iを設け、この第2パッド1iと配線基板3のボンディングリード3cとを直接第2ワイヤ4bで電気的及び物理的に接続することで、演算回路1gから発せられる熱を第2ワイヤ4bを介して配線基板3及びその下面3bに設けられた半田ボール5に逃がすことができる。
【0078】
図6に示すSOC1の場合、第1領域1jと第2領域1kを有する演算回路1gの第2領域1kが中央部側に配置されている。そのため、SOC1の周縁部に形成された第1パッド1hを経由させて熱を逃がす場合、ワイヤ4よりも配線経路の幅(断面積)が小さい、第1領域1j内に形成された配線を経由させると、放熱速度が遅くなってしまう。しかしながら、本実施の形態では、この演算回路1gの第2領域1k上に第2パッド1iが設けられているため、この第2パッド1iと配線基板3のボンディングリード3cとを直接第2ワイヤ4bによって接続することができ、放熱速度を向上することができる。このとき、第2ワイヤ4bの材料にAuを用いることで、SOC1の主面1aに形成されたバス配線(アルミ配線)1eよりも抵抗成分を低減することができるため、放熱速度をさらに向上することができる。
【0079】
最終的には、演算回路1gから発せられた熱を第2ワイヤ4bを介して配線基板3のボンディングリード3cに逃がすことができ、さらに基板配線3e、スルーホール配線3f及びランド3dを介して配線基板3の下面3bに設けられた半田ボール5に逃がすことができる。すなわち、図7の放熱経路10に示すように、第2ワイヤ4bを介して配線基板3の下面3bの半田ボール5に熱を逃がすことができ、さらに半田ボール5が接続されたリード9aからマザーボード9にも熱を逃がすことができる。
【0080】
その結果、本実施の形態のBGA8における放熱性の向上を図ることができる。
【0081】
また、BGA8において放熱性の向上を図ることができるため、入出力回路1fが熱の影響で動作不安定になることを防止できる。
【0082】
これにより、BGA8の信頼性の向上を図ることができる。
【0083】
また、SOC1と配線基板3の接続をフリップチップ接続ではなく、ワイヤ4によって接続するため、フリップチップ接続に比較してBGA8の製造コストを低減することができる。さらに、BGA8の放熱性を向上させるのに、ヒートシンクを装着することなく、ワイヤ4を介して放熱性を向上させることができ、その結果、BGA8の製造コストの上昇を抑制することができる。
【0084】
これにより、BGA8の製造コストの低減化を図ることができる。
【0085】
次に、図8〜図14を用いて、本実施の形態のBGA8の組み立て手順の一例を説明する。図8は図1に示す半導体装置の組み立て手順の一例を示すプロセスフロー図と平面図、図9は図1に示す半導体装置の組み立てに用いられる配線基板の構造の一例を示す部分断面図、図10は図1に示す半導体装置の組み立てにおけるダイボンディング後の構造の一例を示す部分断面図、図11は図1に示す半導体装置の組み立てにおけるワイヤボンディング後の構造の一例を示す部分断面図である。さらに、図12は図1に示す半導体装置の組み立てにおける樹脂モールディング後の構造の一例を示す部分断面図、図13は図1に示す半導体装置の組み立てにおける半田ボール付け後の構造の一例を示す部分断面図、図14は図1に示す半導体装置の組み立てにおける個片切断後の構造の一例を示す部分断面図である。
【0086】
まず、図8のステップS1に示す基板準備を行う。ここでは、複数の半導体装置を組み立て可能な多連の配線基板3を準備する。本実施の形態で用いる配線基板3は、図9に示すような2層配線基板であり、その構造は、コア材3hと、その上面側に設けられた複数のボンディングリード3c及び基板配線3eと、下面側に設けられた複数のランド3d及び基板配線3eと、上下面の基板配線3eを電気的に接続するスルーホール配線3fと、上下面それぞれの基板配線3eを覆う絶縁膜であるソルダレジスト3gとを有するものである。また、配線基板3のSOC1の搭載領域には、広面積の電源プレーン3i(またはGNDプレーン)が設けられている。
【0087】
その後、図8のステップS2に示すダイボンディングを行う。ここでは、図10に示すように、配線基板3の上面3a上にダイボンド材2を介して半導体チップであるSOC1を搭載する。その際、SOC1の主面1aを上方に向けてフェイスアップ実装でSOC1の裏面1bと配線基板3の上面3aとをダイボンド材2を介して接合する。なお、ダイボンド材2は、例えば、銀フィラなどを含む導電性のペースト材である。
【0088】
その後、図8のステップS3に示すワイヤボンディングを行う。ここでは、図11に示すように、SOC1の主面1aの周縁部に設けられた第1パッド1hとこれに対応する配線基板3のボンディングリード3cとを第1ワイヤ4aによって電気的に接続する。さらに、SOC1の主面1aの中央部側において演算回路1g上に設けられた第2パッド1iとこれに対応する配線基板3のボンディングリード3cとを第2ワイヤ4bによって電気的に接続する。
【0089】
その後、図8のステップS4に示す樹脂モールディングを行う。ここでは、図12に示すように、SOC1と複数のワイヤ4を樹脂封止する。すなわち、配線基板3の上面3a上に封止用樹脂から成る封止体6を形成し、この封止体6によってSOC1と複数のワイヤ4を樹脂封止する。
【0090】
その後、図8のステップS5に示す半田ボール付けを行う。すなわち、図13に示すように、配線基板3の下面3bにBGA8の外部端子となる複数の半田ボール5を接合する。その際、図3に示すように半田ボール5を格子状に配置して設ける。
【0091】
その後、図8のステップS6に示すマーキングを行う。ここでは、樹脂モールディングによって形成された封止体6の表面に、例えば、レーザ等によって所望のマーク11を形成する。
【0092】
その後、図8のステップS7に示す個片切断を行う。ここでは、図14に示すように、ダイシングによって個片切断を行って個々のBGA8を取得する。
【0093】
これにより、図1に示す本実施の形態のBGA8の組み立てを完了する。
【0094】
次に、本実施の形態の変形例の半導体装置について説明する。
【0095】
図15は本発明の実施の形態の変形例の半導体装置の構造を封止体を透過して示す平面図、図16は図15のA−A線に沿って切断した構造を示す断面図である。
【0096】
図15に示す変形例の半導体装置(BGA12)は、演算回路1g上に設けるパッド数を複数個(ここでは2個)にしたものである。すなわち、図1に示すBGA8が演算回路1g上に設けるパッド数が1つの第2パッド1iだけであったの対して、変形例のBGA12では、演算回路1g上に2つの第2パッド1iが設けられている。このように、演算回路1g上に設ける第2パッド1iの数は複数であってもよく、これら第2パッド1iそれぞれに第2ワイヤ4bを接続し、これらの第2ワイヤ4bを配線基板3のボンディングリード3cに接続することで、図7に示す放熱経路10の数が増えるため、BGA12の放熱効果をさらに向上させることができる。
【0097】
なお、演算回路用の第2パッド1iの数が増えた場合、これらの第2パッド1iと接続される配線基板3のボンディングリード3cの数も増やす必要がある。例えば、図15に示す例は、配線基板3の信号用のボンディングリード3cの配置列とは異なる外側の列に第2ボンディングリード3jをさらに設け、図16に示すように信号用の第1ワイヤ4a上を越えるように第2ワイヤ4bのループ高さを変えて打って、ボンディングリード3c列の外側に配置された第2ボンディングリード3jに接続することで実現可能となる。
【0098】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【0099】
例えば、前記実施の形態では、半導体チップ(SOC1)のパッドと配線基板のボンディングリードとの接続をAuワイヤ等のワイヤで行う場合を説明したが、ワイヤ以外のクリップボンディングと呼ばれる幅広リード等の導電性部材による接続を採用してもよい。また、前記実施の形態では、半導体装置が、入出力回路1fとして、アナログ系回路1p、デジタル系回路1q及び他の回路1rを備えている場合を説明したが、入出力回路1fの数は、3つに限らず、1つであってもよいし、2つ以上の複数であってもよい。
【0100】
また、前記実施の形態の半導体装置では、演算回路1gと演算回路1g上の第2パッド1iとが電気的に接続されている場合を説明したが、必ずしも演算回路1gと第2パッド1iとが電気的に接続されていなくてもよい。例えば、演算回路1gと第2パッド1iとの間に絶縁層を介在させてもよい。すなわち、熱伝導が可能な程度の絶縁層であれば演算回路1gと第2パッド1iとの間に絶縁層を介在させてもよい。
【産業上の利用可能性】
【0101】
本発明は、基板上に半導体チップが搭載された電子装置に好適である。
【図面の簡単な説明】
【0102】
【図1】本発明の実施の形態の半導体装置の構造の一例を封止体を透過して示す平面図である。
【図2】図1のA−A線に沿って切断した構造を示す断面図である。
【図3】図1に示す半導体装置の外部端子の配列の一例を示す裏面図である。
【図4】図1に示す半導体装置の内部構造を一部を破断して示す斜視図である。
【図5】図1に示す半導体装置の回路構成の一例を示す回路ブロック図である。
【図6】図1に示す半導体装置の回路レイアウトの一例を示す回路レイアウト図である。
【図7】図1に示す半導体装置の実装構造の一例を示す断面図である。
【図8】図1に示す半導体装置の組み立て手順の一例を示すプロセスフロー図と平面図である。
【図9】図1に示す半導体装置の組み立てに用いられる配線基板の構造の一例を示す部分断面図である。
【図10】図1に示す半導体装置の組み立てにおけるダイボンディング後の構造の一例を示す部分断面図である。
【図11】図1に示す半導体装置の組み立てにおけるワイヤボンディング後の構造の一例を示す部分断面図である。
【図12】図1に示す半導体装置の組み立てにおける樹脂モールディング後の構造の一例を示す部分断面図である。
【図13】図1に示す半導体装置の組み立てにおける半田ボール付け後の構造の一例を示す部分断面図である。
【図14】図1に示す半導体装置の組み立てにおける個片切断後の構造の一例を示す部分断面図である。
【図15】本発明の実施の形態の変形例の半導体装置の構造を封止体を透過して示す平面図である。
【図16】図15のA−A線に沿って切断した構造を示す断面図である。
【符号の説明】
【0103】
1 SOC(半導体チップ)
1a 主面
1b 裏面
1c パッド
1d 電源電位用パッド
1e バス配線(配線)
1f 入出力回路
1g 演算回路
1h 第1パッド
1i 第2パッド
1j 第1領域
1k 第2領域
1m 基準電位用パッド
1n 信号用パッド
1p アナログ系回路
1q デジタル系回路
1r 他の回路
1s 回路形成領域
2 ダイボンド材
3 配線基板
3a 上面
3b 下面
3c ボンディングリード
3d ランド
3e 基板配線
3f スルーホール配線
3g ソルダレジスト
3h コア材
3i 電源プレーン
3j 第2ボンディングリード
4 ワイヤ
4a 第1ワイヤ
4b 第2ワイヤ
5 半田ボール(外部端子)
6 封止体
7 外部機器
8 BGA(半導体装置)
9 マザーボード
9a リード
10 放熱経路
11 マーク
12 BGA(半導体装置)
【特許請求の範囲】
【請求項1】
複数のボンディングリードが形成された上面、及び前記上面とは反対側に位置し、複数のランドが形成された下面を有する配線基板と、
複数の回路素子及び複数の配線を介して前記複数の回路素子とそれぞれ電気的に接続された複数のパッドが形成された主面、及び前記主面とは反対側に位置する裏面を有し、前記配線基板の前記上面上において、前記複数のボンディングリードの内側の領域に搭載された半導体チップと、
前記半導体チップの複数のパッドと前記配線基板の前記複数のボンディングリードとをそれぞれ電気的に接続する複数のワイヤと、
前記半導体チップ及び前記複数のワイヤを封止する封止体と、
前記配線基板の前記複数のランド上にそれぞれ接続された外部端子と、
を含み、
前記複数の回路素子は、前記複数のパッドよりも前記半導体チップの主面における中央部側に形成され、
前記複数の回路素子は、外部機器と信号の入出力を行う入出力回路と、前記外部機器から前記入出力回路に入力された信号を演算処理する演算回路とを有し、
前記演算回路の周波数は、前記入出力回路の周波数よりも高く、
前記演算回路は、前記入出力回路よりも前記主面における前記中央部側に配置される領域が多く、
前記複数のパッドは、平面形状が矩形状から成る前記半導体チップの各辺に沿って形成された第1パッドと、前記第1パッドよりも前記半導体チップの前記主面における前記中央部側に位置する第2パッドとを有し、
前記複数のワイヤは、前記第1パッドと電気的に接続される第1ワイヤと、前記第2パッドと電気的に接続される第2ワイヤとを有することを特徴とする半導体装置。
【請求項2】
請求項1記載の半導体装置において、前記複数のボンディングリードは、前記配線基板に形成された複数の基板配線を介して前記複数のランドとそれぞれ電気的に接続されており、
前記複数の基板配線は、前記半導体チップの前記裏面の下側に形成されていることを特徴とする半導体装置。
【請求項3】
請求項1記載の半導体装置において、前記半導体チップは、導電性のダイボンド材を介して前記配線基板の前記上面上に搭載されていることを特徴とする半導体装置。
【請求項4】
請求項1記載の半導体装置において、前記演算回路は、前記第1パッド側に位置する第1領域と、前記第1領域よりも面積が大きく、かつ前記主面における前記中央部側に位置する第2領域とを有し、
前記演算回路の前記第2領域と前記第2パッドとの距離は、前記演算回路の前記第2領域と前記第1パッドとの距離よりも近いことを特徴とする半導体装置。
【請求項5】
請求項1記載の半導体装置において、前記第1パッドは、電源電位を供給する電源電位用パッドと、基準電位を供給する基準電位用パッドと、信号の伝送を行う信号用パッドとを有し、
前記第1パッドは、前記入出力回路に隣接して形成され、
前記第1パッドのうちの前記信号用パッドは、前記入出力回路とのみ電気的に接続され、
前記入出力回路と前記外部機器との間で入出力される信号は、前記第1ワイヤ及び前記第1パッドを介して伝送され、
前記演算回路は、前記配線を介して前記入出力回路と電気的に接続されていることを特徴とする半導体装置。
【請求項6】
請求項1記載の半導体装置において、前記第2パッドは、前記演算回路上に形成されていることを特徴とする半導体装置。
【請求項7】
請求項6記載の半導体装置において、前記第2パッドは、前記演算回路と電気的に接続されていることを特徴とする半導体装置。
【請求項8】
請求項7記載の半導体装置において、前記演算回路には、前記第2ワイヤ及び前記第2パッドを介して電源電位、又は基準電位が供給されることを特徴とする半導体装置。
【請求項9】
請求項1記載の半導体装置において、前記ワイヤの抵抗成分は、前記半導体チップの前記主面に形成された前記配線の抵抗成分よりも小さいことを特徴とする半導体装置。
【請求項10】
請求項1記載の半導体装置において、前記複数の回路素子は、前記半導体チップの前記裏面よりも、前記半導体チップの前記主面側に形成されていることを特徴とする半導体装置。
【請求項11】
請求項1記載の半導体装置において、前記演算回路を動作させるのに必要な電力は、前記入出力回路を動作させるのに必要な電力より大きいことを特徴とする半導体装置。
【請求項12】
請求項5記載の半導体装置において、前記第2パッドは、前記信号用パッドに電気的に接続されていないことを特徴とする半導体装置。
【請求項13】
請求項1記載の半導体装置において、前記ワイヤは、Auワイヤであることを特徴とする半導体装置。
【請求項14】
請求項1記載の半導体装置において、前記入出力回路は、アナログ系回路もしくはデジタル系回路であることを特徴とする半導体装置。
【請求項15】
請求項1記載の半導体装置において、前記封止体を形成する樹脂の熱伝導率は、金属から成る配線を有する前記配線基板の熱伝導率より小さいことを特徴とする半導体装置。
【請求項1】
複数のボンディングリードが形成された上面、及び前記上面とは反対側に位置し、複数のランドが形成された下面を有する配線基板と、
複数の回路素子及び複数の配線を介して前記複数の回路素子とそれぞれ電気的に接続された複数のパッドが形成された主面、及び前記主面とは反対側に位置する裏面を有し、前記配線基板の前記上面上において、前記複数のボンディングリードの内側の領域に搭載された半導体チップと、
前記半導体チップの複数のパッドと前記配線基板の前記複数のボンディングリードとをそれぞれ電気的に接続する複数のワイヤと、
前記半導体チップ及び前記複数のワイヤを封止する封止体と、
前記配線基板の前記複数のランド上にそれぞれ接続された外部端子と、
を含み、
前記複数の回路素子は、前記複数のパッドよりも前記半導体チップの主面における中央部側に形成され、
前記複数の回路素子は、外部機器と信号の入出力を行う入出力回路と、前記外部機器から前記入出力回路に入力された信号を演算処理する演算回路とを有し、
前記演算回路の周波数は、前記入出力回路の周波数よりも高く、
前記演算回路は、前記入出力回路よりも前記主面における前記中央部側に配置される領域が多く、
前記複数のパッドは、平面形状が矩形状から成る前記半導体チップの各辺に沿って形成された第1パッドと、前記第1パッドよりも前記半導体チップの前記主面における前記中央部側に位置する第2パッドとを有し、
前記複数のワイヤは、前記第1パッドと電気的に接続される第1ワイヤと、前記第2パッドと電気的に接続される第2ワイヤとを有することを特徴とする半導体装置。
【請求項2】
請求項1記載の半導体装置において、前記複数のボンディングリードは、前記配線基板に形成された複数の基板配線を介して前記複数のランドとそれぞれ電気的に接続されており、
前記複数の基板配線は、前記半導体チップの前記裏面の下側に形成されていることを特徴とする半導体装置。
【請求項3】
請求項1記載の半導体装置において、前記半導体チップは、導電性のダイボンド材を介して前記配線基板の前記上面上に搭載されていることを特徴とする半導体装置。
【請求項4】
請求項1記載の半導体装置において、前記演算回路は、前記第1パッド側に位置する第1領域と、前記第1領域よりも面積が大きく、かつ前記主面における前記中央部側に位置する第2領域とを有し、
前記演算回路の前記第2領域と前記第2パッドとの距離は、前記演算回路の前記第2領域と前記第1パッドとの距離よりも近いことを特徴とする半導体装置。
【請求項5】
請求項1記載の半導体装置において、前記第1パッドは、電源電位を供給する電源電位用パッドと、基準電位を供給する基準電位用パッドと、信号の伝送を行う信号用パッドとを有し、
前記第1パッドは、前記入出力回路に隣接して形成され、
前記第1パッドのうちの前記信号用パッドは、前記入出力回路とのみ電気的に接続され、
前記入出力回路と前記外部機器との間で入出力される信号は、前記第1ワイヤ及び前記第1パッドを介して伝送され、
前記演算回路は、前記配線を介して前記入出力回路と電気的に接続されていることを特徴とする半導体装置。
【請求項6】
請求項1記載の半導体装置において、前記第2パッドは、前記演算回路上に形成されていることを特徴とする半導体装置。
【請求項7】
請求項6記載の半導体装置において、前記第2パッドは、前記演算回路と電気的に接続されていることを特徴とする半導体装置。
【請求項8】
請求項7記載の半導体装置において、前記演算回路には、前記第2ワイヤ及び前記第2パッドを介して電源電位、又は基準電位が供給されることを特徴とする半導体装置。
【請求項9】
請求項1記載の半導体装置において、前記ワイヤの抵抗成分は、前記半導体チップの前記主面に形成された前記配線の抵抗成分よりも小さいことを特徴とする半導体装置。
【請求項10】
請求項1記載の半導体装置において、前記複数の回路素子は、前記半導体チップの前記裏面よりも、前記半導体チップの前記主面側に形成されていることを特徴とする半導体装置。
【請求項11】
請求項1記載の半導体装置において、前記演算回路を動作させるのに必要な電力は、前記入出力回路を動作させるのに必要な電力より大きいことを特徴とする半導体装置。
【請求項12】
請求項5記載の半導体装置において、前記第2パッドは、前記信号用パッドに電気的に接続されていないことを特徴とする半導体装置。
【請求項13】
請求項1記載の半導体装置において、前記ワイヤは、Auワイヤであることを特徴とする半導体装置。
【請求項14】
請求項1記載の半導体装置において、前記入出力回路は、アナログ系回路もしくはデジタル系回路であることを特徴とする半導体装置。
【請求項15】
請求項1記載の半導体装置において、前記封止体を形成する樹脂の熱伝導率は、金属から成る配線を有する前記配線基板の熱伝導率より小さいことを特徴とする半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図2】
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【図13】
【図14】
【図15】
【図16】
【公開番号】特開2010−34101(P2010−34101A)
【公開日】平成22年2月12日(2010.2.12)
【国際特許分類】
【出願番号】特願2008−191597(P2008−191597)
【出願日】平成20年7月25日(2008.7.25)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
【公開日】平成22年2月12日(2010.2.12)
【国際特許分類】
【出願日】平成20年7月25日(2008.7.25)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
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