半導体装置
【課題】ハンプの発現を抑制し、かつ特性がばらつくことを抑制できる半導体装置を提供する。
【解決手段】半導体層に設けられ、素子形成領域を区画する素子分離膜２００と、素子形成領域上に形成され、両端がそれぞれ素子分離膜２００上に延伸するゲート電極１３０と、素子形成領域内に形成され、ゲート電極１３０の直下に位置するチャネル形成領域を挟んで配置されるソース領域およびドレイン領域となる不純物領域１１０とを備える。ゲート電極１３０は、両端それぞれにおいて、素子形成領域と素子分離膜２００の境界上の少なくとも一部に、他の領域より仕事関数が高い高仕事関数領域１２４を有する。
【解決手段】半導体層に設けられ、素子形成領域を区画する素子分離膜２００と、素子形成領域上に形成され、両端がそれぞれ素子分離膜２００上に延伸するゲート電極１３０と、素子形成領域内に形成され、ゲート電極１３０の直下に位置するチャネル形成領域を挟んで配置されるソース領域およびドレイン領域となる不純物領域１１０とを備える。ゲート電極１３０は、両端それぞれにおいて、素子形成領域と素子分離膜２００の境界上の少なくとも一部に、他の領域より仕事関数が高い高仕事関数領域１２４を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ハンプを抑制した半導体装置に関する。
【背景技術】
【０００２】
近年、チップシュリンクの要求に応えるために、さらなるトランジスタの 高集積化が求められている。その解決策の一つとしてSTI(Shallow Trench isolation)と呼ばれる素子分離技術がある。しかし、STIを採用すると、拡散層部とSTI部の境界部分において、ゲート酸化膜が、他の部分と比較して薄くなってしまい、このため寄生トランジスタが形成されてしまう。
【０００３】
図４は、寄生トランジスタが形成されたトランジスタにおける、ゲート電圧と、ドレイン電流との関係を示す図である。本図において、Ａは、メイントランジスタにおけるゲート電圧と、ドレイン電流との関係を示す曲線であり、Ｂは、寄生トランジスタにおけるゲート電圧と、ドレイン電流との関係を示す曲線である。寄生トランジスタが形成されたトランジスタは、等価的に閾値電圧の異なる二つのトランジスタが並列に接続されているものと見なすことができる。このため、寄生トランジスタが形成されたトランジスタにおいて、ゲート電圧と、ドレイン電流との関係を示す曲線は、Ｃに示すように、曲線ＡとＢを合わせた曲線になる。このため、寄生トランジスタが形成されると、曲線Ｃに示すようにハンプ特性が発現する。
【０００４】
ハンプ特性を抑制する従来技術としては、例えば特許文献１に記載の技術がある。本文献に記載されている電界効果トランジスタは、ソース及びドレイン領域と、ソース及びドレイン領域間のチャネル領域と、基板内の分離領域と、チャネル領域上のゲート・ドーパントを含むゲートとを含む。ゲートは、少なくともチャネル領域及び分離領域とオーバラップする領域に、ゲート・ドーパントが実質的に空乏状態にされた領域を含んでいる。空乏領域の下方のチャネル角部領域のしきい値電圧が、角部領域間のチャネル領域に比較して増加するため、ハンプ特性が改善される、とされている。
【０００５】
また、ハンプ特性は改善されないが、ゲート電極に関する従来技術として、例えば特許文献２に記載の技術がある。本文献に記載されているＭＩＳＦＥＴは、ゲート電極にｎ＋領域とｐ＋領域を有する。さらに、この２つの領域は、抵抗性接触の金属配線で接続されている。これによりｎ＋領域とｐ＋領域の電圧は常に等しくなる。また、ｎ＋ソース領域とｎ＋ドレイン領域を含むＭＩＳＦＥＴの素子領域は素子分離用絶縁膜によって他のＭＩＳＦＥＴと分離されている。このような構成を有することで、ＭＩＳＦＥＴは、オフ時にはしきい値が高いためにリーク電流が小さくなり、オン時にはしきい値が低いためにオン電流が大きくなる。
【特許文献１】特開２０００−１０１０８４号公報
【特許文献２】特開２００４−３０３９１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、特許文献１に記載の技術において、空乏状態にされた領域には、この領域に隣接する領域から不純物が拡散する。このため、空乏状態にされた領域の不純物濃度のばらつきが大きくなり、その結果、半導体装置の特性のばらつきが大きくなる。
【課題を解決するための手段】
【０００７】
本発明によれば、半導体層に設けられ、素子形成領域を区画する素子分離膜と、
前記素子形成領域上に形成され、両端がそれぞれ前記素子分離膜上に延伸するゲート電極と、
前記素子形成領域内に形成され、前記ゲート電極の直下に位置するチャネル形成領域を挟んで配置されるソース領域およびドレイン領域と、
を備え、
前記ゲート電極は、両端それぞれにおいて、前記素子形成領域と前記素子分離膜の境界上の少なくとも一部に、他の領域より仕事関数が高い高仕事関数領域を有する半導体装置が提供される。
【発明の効果】
【０００８】
本発明によれば、前記ゲート電極は、両端それぞれにおいて、前記素子形成領域と前記素子分離膜の境界上の少なくとも一部に、他より仕事関数が高い高仕事関数領域を有する。このため、寄生トランジスタの閾値電圧はメイントランジスタの閾値電圧より高くなる。従って、ハンプの発現を抑制できる。また、空乏化領域を用いていないため、半導体装置の特性がばらつくことを抑制できる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１０】
図１は、実施形態にかかる半導体装置の構成を示す平面概略図である。本図に示す半導体装置は、素子分離膜２００、ゲート電極１３０、並びにソース領域およびドレイン領域となる２つの不純物領域１１０を備える。素子分離膜２００は半導体層に設けられ、素子形成領域を区画する。ゲート電極１３０は、素子形成領域上に形成され、両端が素子分離膜２００上に延伸する。不純物領域１１０は、素子形成領域内に形成され、ゲート電極１３０の下に位置するチャネル形成領域を挟んで配置されている。
【００１１】
素子形成領域と素子分離膜２００の境界のうちゲート電極１３０の下に位置する２つの領域は、それぞれ寄生トランジスタ領域２０２である。寄生トランジスタ領域２０２には、寄生トランジスタが形成される。本実施形態において、ゲート電極１３０は、他の領域より仕事関数が高い高仕事関数領域１２４を有する。高仕事関数領域１２４は、素子形成領域と素子分離膜２００の境界上すなわち寄生トランジスタ領域２０２上に位置する２つの領域それぞれの少なくとも一部に形成されている。このため、素子形成領域と素子分離膜２００の境界における閾値電圧、即ち寄生トランジスタの閾値電圧がトランジスタ本体の閾値電圧と比べて高くなり、この結果、ハンプの発現を抑制できる。また、空乏化領域を用いていないため、半導体装置の特性がばらつくことを抑制できる。
【００１２】
図２は、図１のＡ−Ａ´断面図である。半導体層１００は、例えばシリコンウェハ又はＳＯＩ基板のシリコン層である。素子形成領域のチャネル形成領域に位置する半導体層１００は、第１導電型（例えばｐ型）である。図１に示した不純物領域１１０は、第２導電型（例えばｎ型）である。素子分離膜２００は、例えばＳＴＩである。
【００１３】
ゲート電極１３０は、ポリシリコンパターン１２０を有している。ポリシリコンパターン１２０は、高仕事関数領域１２４を除いて第２導電型である。高仕事関数領域１２４は、第１導電型である。
【００１４】
電界効果型トランジスタにおいて、ゲート電極を構成するポリシリコン層の導電型が基板となる半導体層と同じである場合のゲート電極の仕事関数は、逆である場合と比較して大きくなる。このため、上記実施形態に示すように、ポリシリコンパターン１２０が第１導電型の高仕事関数領域１２４を有していると、高仕事関数領域１２４の下に位置する領域において、寄生トランジスタの閾値電圧が高くなる。このため、ハンプの発現を抑制できる。
【００１５】
また、高仕事関数領域１２４は、ゲート電極１３０の延伸方向で見た場合に、寄生トランジスタ領域２０２の全域を覆っている。このため、寄生トランジスタ全体の閾値電圧が高くなり、ハンプの発現をさらに抑制できる。
【００１６】
また、高仕事関数領域１２４は、ゲート電極１３０の延伸方向で見た場合に、寄生トランジスタ領域２０２の周囲上にも形成されている。このため、ゲート電極１３０の延伸方向にマスクずれが生じても、高仕事関数領域１２４は寄生トランジスタ領域２０２上を覆うことができる。
【００１７】
また、高仕事関数領域１２４は２つの不純物領域１１０のいずれにも面しておらず、ポリシリコンパターン１２０は、不純物領域１１０に面する領域のすべてが第２導電型である。このため、ゲート電極１３０の幅方向にマスクずれが生じても、不純物領域１１０に第１導電型の不純物が導入されて部分的に第１導電型になることを抑制できる。
【００１８】
なお、ゲート電極１３０は、ポリシリコンパターン１２０上に位置する導電層１４０を有している。このため、高仕事関数領域１２４を形成してもゲート電極１３０の抵抗が上昇することを抑制できる。導電層１４０は、たとえばシリサイド層である。
【００１９】
図３の各図は、図１及び図２に示した高仕事関数領域１２４の形成方法を説明するための断面図である。図３（Ａ）に示すように、シリコン層１００には、素子分離膜２００、ゲート絶縁膜（図示せず）、及びポリシリコンパターン１２０が形成されている。まず、ポリシリコンパターン１２０上にレジストパターン５０を形成する。レジストパターン５０は、ポリシリコンパターン１２０のうち高仕事関数領域１２４が形成される領域を覆っている。
【００２０】
ついで、図３（Ｂ）に示すように、ポリシリコンパターン１２０及びレジストパターン５０をマスクとして半導体層１００及びポリシリコンパターン１２０に第２導電型の不純物を導入する。これにより、素子形成領域に不純物領域１１０が形成され、かつポリシリコンパターン１２０のうちレジストパターン５０で覆われていない領域は、第２導電型になる。なお、高仕事関数領域１２４が形成される領域には第２導電型の不純物が導入されない。
【００２１】
その後、図３（Ｃ）に示すように、レジストパターン５０を除去する。ついでポリシリコンパターン１２０上にレジストパターン６０を形成する。レジストパターン６０は、高仕事関数領域１２４が形成される領域を除いたポリシリコンパターン１２０、及び不純物領域１１０を覆っている。
【００２２】
ついで、図３（Ｄ）に示すように、レジストパターン６０をマスクとして第１導電型の不純物を導入する。これにより、ポリシリコンパターン１２０には高仕事関数領域１２４が形成される。なお、形成されるトランジスタがＣＭＯＳトランジスタである場合、本工程において第１チャネル型のトランジスタのソース領域及びドレイン領域が形成されてもよい。
【００２３】
その後、図３（Ｅ）に示すように、レジストパターン６０を除去する。
【００２４】
以上、本実施形態によれば、ゲート電極１３０は、寄生トランジスタ領域２０２上に位置する２つの領域それぞれの少なくとも一部に、他の領域より仕事関数が高い高仕事関数領域１２４を有する。このため、寄生トランジスタの閾値電圧がメイントランジスタの閾値電圧と比べて高くなり、ハンプの発現が抑制される。このため、トランジスタの特性がばらつくことを抑制でき、かつオフリークを低減することができる。また空乏化領域を用いていないため、電界効果トランジスタの特性がばらつくことを抑制できる。
【００２５】
また、高仕事関数領域１２４は２つの不純物領域１１０のいずれにも面していない。このため、ゲート電極１３０の幅方向にレジストパターン５０の位置がずれても、不純物領域１１０に第１導電型の不純物が導入されて部分的に第１導電型になることを抑制できる。
【００２６】
また、ゲート電極１３０は、ポリシリコンパターン１２０上に位置する導電層１４０を有している。このため、高仕事関数領域１２４を形成してもゲート電極１３０の抵抗が上昇することを抑制できる。
【００２７】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。例えばマスクずれを考慮しなくてよい場合は、ゲート電極１３０の幅方向で見た場合に、高仕事関数領域１２４はポリシリコンパターン１２０の全体に形成されていてもよい。また本実施形態において、第１導電型としてｐ型を例示し、第２導電型としてｎ型を例示したが、第１導電型がｎ型であり、第２導電型がｐ型であってもよい。また、本実施形態において、高仕事関数領域１２４はポリシリコンパターン１２０の導電型を変えることにより形成されたが、他の方法により形成されてもよい。
【００２８】
また、図３（Ｂ）を用いて説明した工程において、高仕事関数領域１２４が形成される領域に第２導電型の不純物を導入してもよい。この場合、図３（Ｄ）を用いて説明した工程において、第１導電型の不純物の導入量を、高仕事関数領域１２４が形成される領域の導電型が逆転する量にする。
【００２９】
また、高仕事関数領域１２４を構成する材料を、ゲート電極１３０の他の領域を構成する材料と異ならせることにより、高仕事関数領域１２４の仕事関数を他の領域と比較して高くしてもよい。
【００３０】
このように、高仕事関数領域１２４の形成方法は様々である。
【図面の簡単な説明】
【００３１】
【図１】実施形態にかかる半導体装置の構成を示す平面概略図である。
【図２】図１のＡ−Ａ´断面図である。
【図３】各図は、図１及び図２に示した高仕事関数領域の形成方法を説明するための断面図である。
【図４】寄生トランジスタが形成されたトランジスタにおける、ゲート電圧と、ドレイン電流との関係を示す図である。
【符号の説明】
【００３２】
５０ レジストパターン
６０ レジストパターン
１００ 半導体層
１１０ 不純物領域
１２０ ポリシリコンパターン
１２４ 高仕事関数領域
１３０ ゲート電極
１４０ 導電層
２００ 素子分離膜
２０２ 寄生トランジスタ領域
【技術分野】
【０００１】
本発明は、ハンプを抑制した半導体装置に関する。
【背景技術】
【０００２】
近年、チップシュリンクの要求に応えるために、さらなるトランジスタの 高集積化が求められている。その解決策の一つとしてSTI(Shallow Trench isolation)と呼ばれる素子分離技術がある。しかし、STIを採用すると、拡散層部とSTI部の境界部分において、ゲート酸化膜が、他の部分と比較して薄くなってしまい、このため寄生トランジスタが形成されてしまう。
【０００３】
図４は、寄生トランジスタが形成されたトランジスタにおける、ゲート電圧と、ドレイン電流との関係を示す図である。本図において、Ａは、メイントランジスタにおけるゲート電圧と、ドレイン電流との関係を示す曲線であり、Ｂは、寄生トランジスタにおけるゲート電圧と、ドレイン電流との関係を示す曲線である。寄生トランジスタが形成されたトランジスタは、等価的に閾値電圧の異なる二つのトランジスタが並列に接続されているものと見なすことができる。このため、寄生トランジスタが形成されたトランジスタにおいて、ゲート電圧と、ドレイン電流との関係を示す曲線は、Ｃに示すように、曲線ＡとＢを合わせた曲線になる。このため、寄生トランジスタが形成されると、曲線Ｃに示すようにハンプ特性が発現する。
【０００４】
ハンプ特性を抑制する従来技術としては、例えば特許文献１に記載の技術がある。本文献に記載されている電界効果トランジスタは、ソース及びドレイン領域と、ソース及びドレイン領域間のチャネル領域と、基板内の分離領域と、チャネル領域上のゲート・ドーパントを含むゲートとを含む。ゲートは、少なくともチャネル領域及び分離領域とオーバラップする領域に、ゲート・ドーパントが実質的に空乏状態にされた領域を含んでいる。空乏領域の下方のチャネル角部領域のしきい値電圧が、角部領域間のチャネル領域に比較して増加するため、ハンプ特性が改善される、とされている。
【０００５】
また、ハンプ特性は改善されないが、ゲート電極に関する従来技術として、例えば特許文献２に記載の技術がある。本文献に記載されているＭＩＳＦＥＴは、ゲート電極にｎ＋領域とｐ＋領域を有する。さらに、この２つの領域は、抵抗性接触の金属配線で接続されている。これによりｎ＋領域とｐ＋領域の電圧は常に等しくなる。また、ｎ＋ソース領域とｎ＋ドレイン領域を含むＭＩＳＦＥＴの素子領域は素子分離用絶縁膜によって他のＭＩＳＦＥＴと分離されている。このような構成を有することで、ＭＩＳＦＥＴは、オフ時にはしきい値が高いためにリーク電流が小さくなり、オン時にはしきい値が低いためにオン電流が大きくなる。
【特許文献１】特開２０００−１０１０８４号公報
【特許文献２】特開２００４−３０３９１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、特許文献１に記載の技術において、空乏状態にされた領域には、この領域に隣接する領域から不純物が拡散する。このため、空乏状態にされた領域の不純物濃度のばらつきが大きくなり、その結果、半導体装置の特性のばらつきが大きくなる。
【課題を解決するための手段】
【０００７】
本発明によれば、半導体層に設けられ、素子形成領域を区画する素子分離膜と、
前記素子形成領域上に形成され、両端がそれぞれ前記素子分離膜上に延伸するゲート電極と、
前記素子形成領域内に形成され、前記ゲート電極の直下に位置するチャネル形成領域を挟んで配置されるソース領域およびドレイン領域と、
を備え、
前記ゲート電極は、両端それぞれにおいて、前記素子形成領域と前記素子分離膜の境界上の少なくとも一部に、他の領域より仕事関数が高い高仕事関数領域を有する半導体装置が提供される。
【発明の効果】
【０００８】
本発明によれば、前記ゲート電極は、両端それぞれにおいて、前記素子形成領域と前記素子分離膜の境界上の少なくとも一部に、他より仕事関数が高い高仕事関数領域を有する。このため、寄生トランジスタの閾値電圧はメイントランジスタの閾値電圧より高くなる。従って、ハンプの発現を抑制できる。また、空乏化領域を用いていないため、半導体装置の特性がばらつくことを抑制できる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１０】
図１は、実施形態にかかる半導体装置の構成を示す平面概略図である。本図に示す半導体装置は、素子分離膜２００、ゲート電極１３０、並びにソース領域およびドレイン領域となる２つの不純物領域１１０を備える。素子分離膜２００は半導体層に設けられ、素子形成領域を区画する。ゲート電極１３０は、素子形成領域上に形成され、両端が素子分離膜２００上に延伸する。不純物領域１１０は、素子形成領域内に形成され、ゲート電極１３０の下に位置するチャネル形成領域を挟んで配置されている。
【００１１】
素子形成領域と素子分離膜２００の境界のうちゲート電極１３０の下に位置する２つの領域は、それぞれ寄生トランジスタ領域２０２である。寄生トランジスタ領域２０２には、寄生トランジスタが形成される。本実施形態において、ゲート電極１３０は、他の領域より仕事関数が高い高仕事関数領域１２４を有する。高仕事関数領域１２４は、素子形成領域と素子分離膜２００の境界上すなわち寄生トランジスタ領域２０２上に位置する２つの領域それぞれの少なくとも一部に形成されている。このため、素子形成領域と素子分離膜２００の境界における閾値電圧、即ち寄生トランジスタの閾値電圧がトランジスタ本体の閾値電圧と比べて高くなり、この結果、ハンプの発現を抑制できる。また、空乏化領域を用いていないため、半導体装置の特性がばらつくことを抑制できる。
【００１２】
図２は、図１のＡ−Ａ´断面図である。半導体層１００は、例えばシリコンウェハ又はＳＯＩ基板のシリコン層である。素子形成領域のチャネル形成領域に位置する半導体層１００は、第１導電型（例えばｐ型）である。図１に示した不純物領域１１０は、第２導電型（例えばｎ型）である。素子分離膜２００は、例えばＳＴＩである。
【００１３】
ゲート電極１３０は、ポリシリコンパターン１２０を有している。ポリシリコンパターン１２０は、高仕事関数領域１２４を除いて第２導電型である。高仕事関数領域１２４は、第１導電型である。
【００１４】
電界効果型トランジスタにおいて、ゲート電極を構成するポリシリコン層の導電型が基板となる半導体層と同じである場合のゲート電極の仕事関数は、逆である場合と比較して大きくなる。このため、上記実施形態に示すように、ポリシリコンパターン１２０が第１導電型の高仕事関数領域１２４を有していると、高仕事関数領域１２４の下に位置する領域において、寄生トランジスタの閾値電圧が高くなる。このため、ハンプの発現を抑制できる。
【００１５】
また、高仕事関数領域１２４は、ゲート電極１３０の延伸方向で見た場合に、寄生トランジスタ領域２０２の全域を覆っている。このため、寄生トランジスタ全体の閾値電圧が高くなり、ハンプの発現をさらに抑制できる。
【００１６】
また、高仕事関数領域１２４は、ゲート電極１３０の延伸方向で見た場合に、寄生トランジスタ領域２０２の周囲上にも形成されている。このため、ゲート電極１３０の延伸方向にマスクずれが生じても、高仕事関数領域１２４は寄生トランジスタ領域２０２上を覆うことができる。
【００１７】
また、高仕事関数領域１２４は２つの不純物領域１１０のいずれにも面しておらず、ポリシリコンパターン１２０は、不純物領域１１０に面する領域のすべてが第２導電型である。このため、ゲート電極１３０の幅方向にマスクずれが生じても、不純物領域１１０に第１導電型の不純物が導入されて部分的に第１導電型になることを抑制できる。
【００１８】
なお、ゲート電極１３０は、ポリシリコンパターン１２０上に位置する導電層１４０を有している。このため、高仕事関数領域１２４を形成してもゲート電極１３０の抵抗が上昇することを抑制できる。導電層１４０は、たとえばシリサイド層である。
【００１９】
図３の各図は、図１及び図２に示した高仕事関数領域１２４の形成方法を説明するための断面図である。図３（Ａ）に示すように、シリコン層１００には、素子分離膜２００、ゲート絶縁膜（図示せず）、及びポリシリコンパターン１２０が形成されている。まず、ポリシリコンパターン１２０上にレジストパターン５０を形成する。レジストパターン５０は、ポリシリコンパターン１２０のうち高仕事関数領域１２４が形成される領域を覆っている。
【００２０】
ついで、図３（Ｂ）に示すように、ポリシリコンパターン１２０及びレジストパターン５０をマスクとして半導体層１００及びポリシリコンパターン１２０に第２導電型の不純物を導入する。これにより、素子形成領域に不純物領域１１０が形成され、かつポリシリコンパターン１２０のうちレジストパターン５０で覆われていない領域は、第２導電型になる。なお、高仕事関数領域１２４が形成される領域には第２導電型の不純物が導入されない。
【００２１】
その後、図３（Ｃ）に示すように、レジストパターン５０を除去する。ついでポリシリコンパターン１２０上にレジストパターン６０を形成する。レジストパターン６０は、高仕事関数領域１２４が形成される領域を除いたポリシリコンパターン１２０、及び不純物領域１１０を覆っている。
【００２２】
ついで、図３（Ｄ）に示すように、レジストパターン６０をマスクとして第１導電型の不純物を導入する。これにより、ポリシリコンパターン１２０には高仕事関数領域１２４が形成される。なお、形成されるトランジスタがＣＭＯＳトランジスタである場合、本工程において第１チャネル型のトランジスタのソース領域及びドレイン領域が形成されてもよい。
【００２３】
その後、図３（Ｅ）に示すように、レジストパターン６０を除去する。
【００２４】
以上、本実施形態によれば、ゲート電極１３０は、寄生トランジスタ領域２０２上に位置する２つの領域それぞれの少なくとも一部に、他の領域より仕事関数が高い高仕事関数領域１２４を有する。このため、寄生トランジスタの閾値電圧がメイントランジスタの閾値電圧と比べて高くなり、ハンプの発現が抑制される。このため、トランジスタの特性がばらつくことを抑制でき、かつオフリークを低減することができる。また空乏化領域を用いていないため、電界効果トランジスタの特性がばらつくことを抑制できる。
【００２５】
また、高仕事関数領域１２４は２つの不純物領域１１０のいずれにも面していない。このため、ゲート電極１３０の幅方向にレジストパターン５０の位置がずれても、不純物領域１１０に第１導電型の不純物が導入されて部分的に第１導電型になることを抑制できる。
【００２６】
また、ゲート電極１３０は、ポリシリコンパターン１２０上に位置する導電層１４０を有している。このため、高仕事関数領域１２４を形成してもゲート電極１３０の抵抗が上昇することを抑制できる。
【００２７】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。例えばマスクずれを考慮しなくてよい場合は、ゲート電極１３０の幅方向で見た場合に、高仕事関数領域１２４はポリシリコンパターン１２０の全体に形成されていてもよい。また本実施形態において、第１導電型としてｐ型を例示し、第２導電型としてｎ型を例示したが、第１導電型がｎ型であり、第２導電型がｐ型であってもよい。また、本実施形態において、高仕事関数領域１２４はポリシリコンパターン１２０の導電型を変えることにより形成されたが、他の方法により形成されてもよい。
【００２８】
また、図３（Ｂ）を用いて説明した工程において、高仕事関数領域１２４が形成される領域に第２導電型の不純物を導入してもよい。この場合、図３（Ｄ）を用いて説明した工程において、第１導電型の不純物の導入量を、高仕事関数領域１２４が形成される領域の導電型が逆転する量にする。
【００２９】
また、高仕事関数領域１２４を構成する材料を、ゲート電極１３０の他の領域を構成する材料と異ならせることにより、高仕事関数領域１２４の仕事関数を他の領域と比較して高くしてもよい。
【００３０】
このように、高仕事関数領域１２４の形成方法は様々である。
【図面の簡単な説明】
【００３１】
【図１】実施形態にかかる半導体装置の構成を示す平面概略図である。
【図２】図１のＡ−Ａ´断面図である。
【図３】各図は、図１及び図２に示した高仕事関数領域の形成方法を説明するための断面図である。
【図４】寄生トランジスタが形成されたトランジスタにおける、ゲート電圧と、ドレイン電流との関係を示す図である。
【符号の説明】
【００３２】
５０ レジストパターン
６０ レジストパターン
１００ 半導体層
１１０ 不純物領域
１２０ ポリシリコンパターン
１２４ 高仕事関数領域
１３０ ゲート電極
１４０ 導電層
２００ 素子分離膜
２０２ 寄生トランジスタ領域
【特許請求の範囲】
【請求項１】
半導体層に設けられ、素子形成領域を区画する素子分離膜と、
前記素子形成領域上に形成され、両端がそれぞれ前記素子分離膜上に延伸するゲート電極と、
前記素子形成領域に形成され、前記ゲート電極の下に位置するチャネル形成領域を挟んで配置されるソース領域およびドレイン領域と、
を備え、
前記ゲート電極は、両端それぞれにおいて、前記素子形成領域と前記素子分離膜の境界上の少なくとも一部に、他の領域より仕事関数が高い高仕事関数領域を有する半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記チャネル形成領域に位置する前記半導体層は第１導電型であり、
前記ゲート電極は、第２導電型であり、
前記高仕事関数領域は、前記ゲート電極の一部に形成され、前記境界上に位置する第１導電型領域である半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記ゲート電極は、
第２導電型の半導体パターンと、
前記半導体パターンに形成され、前記高仕事関数領域である前記第１導電型領域と、
前記半導体パターン上に形成された導電層と
を有する半導体装置。
【請求項４】
請求項２または３に記載の半導体装置において、前記第１導電型領域は、前記ソース領域及び前記ドレイン領域のいずれにも面していない半導体装置。
【請求項１】
半導体層に設けられ、素子形成領域を区画する素子分離膜と、
前記素子形成領域上に形成され、両端がそれぞれ前記素子分離膜上に延伸するゲート電極と、
前記素子形成領域に形成され、前記ゲート電極の下に位置するチャネル形成領域を挟んで配置されるソース領域およびドレイン領域と、
を備え、
前記ゲート電極は、両端それぞれにおいて、前記素子形成領域と前記素子分離膜の境界上の少なくとも一部に、他の領域より仕事関数が高い高仕事関数領域を有する半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記チャネル形成領域に位置する前記半導体層は第１導電型であり、
前記ゲート電極は、第２導電型であり、
前記高仕事関数領域は、前記ゲート電極の一部に形成され、前記境界上に位置する第１導電型領域である半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記ゲート電極は、
第２導電型の半導体パターンと、
前記半導体パターンに形成され、前記高仕事関数領域である前記第１導電型領域と、
前記半導体パターン上に形成された導電層と
を有する半導体装置。
【請求項４】
請求項２または３に記載の半導体装置において、前記第１導電型領域は、前記ソース領域及び前記ドレイン領域のいずれにも面していない半導体装置。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１０−８７４３６（Ｐ２０１０−８７４３６Ａ）
【公開日】平成２２年４月１５日（２０１０．４．１５）
【国際特許分類】
【出願番号】特願２００８−２５７９１８（Ｐ２００８−２５７９１８）
【出願日】平成２０年１０月３日（２００８．１０．３）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２２年４月１５日（２０１０．４．１５）
【国際特許分類】
【出願日】平成２０年１０月３日（２００８．１０．３）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
[ Back to top ]