半導体装置
【課題】微細化による電気特性の変動が生じにくい半導体装置を提供する。
【解決手段】第１の領域と、第１の領域の側面に接した一対の第２の領域と、一対の第２の領域の側面に接した一対の第３の領域と、を含む酸化物半導体膜と、酸化物半導体膜上に設けられたゲート絶縁膜と、ゲート絶縁膜上に第１の領域と重畳した第１の電極と、を有し、第１の領域は、ＣＡＡＣ酸化物半導体領域であり、一対の第２の領域及び一対の第３の領域は、ドーパントを含む非晶質な酸化物半導体領域であり、一対の第３の領域のドーパント濃度は、一対の第２の領域のドーパント濃度より高い半導体装置である。
【解決手段】第１の領域と、第１の領域の側面に接した一対の第２の領域と、一対の第２の領域の側面に接した一対の第３の領域と、を含む酸化物半導体膜と、酸化物半導体膜上に設けられたゲート絶縁膜と、ゲート絶縁膜上に第１の領域と重畳した第１の電極と、を有し、第１の領域は、ＣＡＡＣ酸化物半導体領域であり、一対の第２の領域及び一対の第３の領域は、ドーパントを含む非晶質な酸化物半導体領域であり、一対の第３の領域のドーパント濃度は、一対の第２の領域のドーパント濃度より高い半導体装置である。
【発明の詳細な説明】
【技術分野】
【０００１】
開示する本発明は、酸化物半導体を用いた半導体装置及びその作製方法に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。本明細書中のトランジスタは半導体装置であり、該トランジスタを含む電気光学装置、半導体回路及び電子機器は全て半導体装置に含まれる。
【背景技術】
【０００３】
液晶表示装置や発光表示装置に代表されるフラットパネルディスプレイの多くに用いられているトランジスタは、ガラス基板上に形成されたアモルファスシリコン、単結晶シリコン又は多結晶シリコンなどのシリコン半導体によって構成されている。また、該シリコン半導体を用いたトランジスタは、集積回路（ＩＣ）などにも利用されている。
【０００４】
上記シリコン半導体に代わって、半導体特性を示す金属酸化物をトランジスタに用いる技術が注目されている。なお、本明細書中では、半導体特性を示す金属酸化物を酸化物半導体とよぶことにする。
【０００５】
例えば、酸化物半導体として、酸化亜鉛、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物を用いてトランジスタを作製し、該トランジスタを表示装置の画素のスイッチング素子などに用いる技術が開示されている（特許文献１及び特許文献２参照）。
【０００６】
また、酸化物半導体を用いたトランジスタにおいて、ソース領域及びドレイン領域と、ソース電極及びドレイン電極との間に、緩衝層として窒素を含む導電性の高い酸化物半導体を設けることで、酸化物半導体と、ソース電極及びドレイン電極とのコンタクト抵抗を低減する技術が開示されている（特許文献３参照）。
【０００７】
また、酸化物半導体を用いたトランジスタのソース領域及びドレイン領域をセルフアラインに形成する方法として、酸化物半導体表面を露出させて、アルゴンプラズマ処理を行い、その露出した部分の酸化物半導体の抵抗率を低下させる方法が開示されている（非特許文献１参照）。
【０００８】
しかしながら、この方法では、酸化物半導体表面を露出させて、アルゴンプラズマ処理を行うことにより、ソース領域及びドレイン領域となるべき部分の酸化物半導体も同時にエッチングされ、ソース領域及びドレイン領域が薄層化する（非特許文献１の図８参照）。その結果、ソース領域及びドレイン領域の抵抗が増加し、また、薄層化に伴うオーバーエッチングによる不良品発生の確率も増加する。
【０００９】
この現象は、酸化物半導体へのプラズマ処理に用いるイオン種の、原子半径が大きい場合に顕著になる。
【００１０】
酸化物半導体層が十分な厚さであれば問題とはならないのであるが、チャネル長を２００ｎｍ以下とする場合には、短チャネル効果を防止する上で、チャネルとなる部分の酸化物半導体層の厚さは２０ｎｍ以下、好ましくは１０ｎｍ以下であることが求められる。そのような薄い酸化物半導体層を扱う場合には、上記のようなプラズマ処理は好ましくない。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【特許文献３】特開２０１０−１３５７７４号公報
【非特許文献】
【００１２】
【非特許文献１】Ｓ． Ｊｅｏｎ ｅｔ ａｌ． ”１８０ｎｍ Ｇａｔｅ Ｌｅｎｇｔｈ Ａｍｏｒｐｈｏｕｓ ＩｎＧａＺｎＯ Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ ｆｏｒ Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｉｍａｇｅ Ｓｅｎｓｏｒ Ａｐｐｌｉｃａｔｉｏｎ”， ＩＥＤＭ Ｔｅｃｈ． Ｄｉｇ．， ｐ．５０４， ２０１０．
【発明の概要】
【発明が解決しようとする課題】
【００１３】
トランジスタを用いた集積回路において、集積化にはトランジスタの微細化が必要である。
【００１４】
トランジスタの微細化において、極端にチャネル長が短縮されたトランジスタは、しきい値電圧の低下など電気特性に変動が生じる。この現象は短チャネル効果と呼ばれ、この短チャネル効果を抑制することは、トランジスタの微細化における課題の１つである。
【００１５】
酸化物半導体を用いたトランジスタは、シリコンを用いたトランジスタと比較して、室温においてオフ電流が小さいことが知られており、これは熱励起により生じるキャリアが少ない、つまりキャリア密度が小さいためであると考えられている。
【００１６】
本発明の一態様は、微細化による電気特性の変動が生じにくい半導体装置を提供することを課題とする。
【課題を解決するための手段】
【００１７】
上記課題を解決する手段は、酸化物半導体を用いたトランジスタにおいて、チャネル形成領域を含む酸化物半導体膜にドーパントを含む領域を設けることである。詳細には、チャネル形成領域を含む酸化物半導体膜にドーパントを含む一対の非晶質領域を２箇所設けて、それぞれの領域のドーパント濃度に差を設けることである。このようにすることで、該酸化物半導体膜のドレイン領域で生じる電界が該チャネル形成領域に加わる電界を緩和することができるため短チャネル効果を抑制できる。なお、本明細書において、ドーパントとは、チャネル形成領域を含む酸化物半導体膜に添加される元素の総称である。
【００１８】
また、チャネル形成領域の酸化物半導体は非単結晶であり、詳細には、該非単結晶のａｂ面に垂直な方向から見て、三角形、又は、六角形、又は正三角形、正六角形の原子配列を有し、且つ、ｃ軸に垂直な方向から見て、金属原子が層状、又は、金属原子と酸素原子が層状に配列した結晶部分を含む。なお、本明細書では、該結晶部分をｃ軸配向結晶とよぶことにし、該ｃ軸配向結晶を有する酸化物半導体をＣＡＡＣ酸化物半導体（ＣＡＡＣ−ＯＳ：ｃ−ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）とよぶことにする。また、該チャネル形成領域をＣＡＡＣ酸化物半導体領域とすることで、可視光や紫外光の照射よるトランジスタの電気特性の変動を抑制し、半導体装置の信頼性を向上させることができる。
【００１９】
そこで、本発明の一態様は、第１の領域と、第１の領域の側面に接した一対の第２の領域と、一対の第２の領域の側面に接した一対の第３の領域と、を含む酸化物半導体膜と、酸化物半導体膜上に設けられたゲート絶縁膜と、ゲート絶縁膜上に第１の領域と重畳した第１の電極と、を有し、第１の領域は、ＣＡＡＣ酸化物半導体領域であり、一対の第２の領域及び一対の第３の領域は、ドーパントを含む非晶質な酸化物半導体領域であり、一対の第３の領域のドーパント濃度は、一対の第２の領域のドーパント濃度より高い半導体装置である。
【００２０】
上記酸化物半導体膜は、Ｉｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた二以上の元素を含む酸化物半導体膜とすることが好ましい。
【００２１】
上記半導体装置において、一対の第３の領域には電気的に接続された第２の電極及び第３の電極を有する。
【００２２】
一対の第２の領域及び一対の第３の領域は、ゲート絶縁膜及び第１の電極の側面に設けられたサイドウォール絶縁膜を通過させてドーパントを添加することによりセルフアラインに形成することができる。つまり、サイドウォール絶縁膜を設けることによって、一対の第２の領域を、ドーパントの添加される量が少ない領域（本明細書では低濃度領域とよぶことにする。）とすることができる。そして、一対の第３の領域を、ドーパントの添加される量が多い領域（本明細書では高濃度領域とよぶことにする。）とすることができる。また、サイドウォール絶縁膜を設けることによって、一対の第２の領域を、チャネル形成領域として機能する第１の領域と、ソース領域及びドレイン領域として機能する一対の第３の領域との間に形成することができる。
【００２３】
一対の第２の領域及び一対の第３の領域に添加されるドーパントは、水素又は希ガス元素から選ばれた一以上の元素とし、一対の第２の領域及び一対の第３の領域に含まれるドーパント濃度は、１×１０１９ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下が好ましい。さらに、一対の第２の領域のドーパント濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３未満とし、一対の第３の領域のドーパント濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下とすることがさらに好ましい。
【００２４】
また、本発明の一態様の半導体装置において、第２の電極及び第３の電極は、一対の第３の領域の上面に接する形態であってもよく、一対の第３の領域の下面に接する形態であってもよい。
【００２５】
ゲート絶縁膜の形成される範囲は、サイドウォール絶縁膜の形成の仕方によって変わる。具体的には、ゲート絶縁膜の形成される範囲を、第１の領域、第２の領域及び第３の領域上とする形態と、第１の領域上のみとする形態とがある。
【００２６】
サイドウォール絶縁膜を窒化物絶縁体膜とし、ゲート絶縁膜を酸化物絶縁体膜とする場合、該窒化物絶縁体及び該酸化物絶縁体のエッチング選択比により、該ゲート絶縁膜はサイドウォール絶縁膜を形成する際のエッチングストッパーとして機能し、該ゲート絶縁膜の下面と接する酸化物半導体膜への過剰なエッチングを抑制することができる。結果として、本構成の半導体装置は、該ゲート絶縁膜が第１の領域、一対の第２の領域及び一対の第３の領域上に残存した構造となる。
【００２７】
また、サイドウォール絶縁膜及びゲート絶縁膜を共に酸化物絶縁体膜とする際は、該酸化物絶縁体膜及び第１の電極のエッチング選択比を利用して、一対の第２の領域及び一対の第３の領域上に設けられている該ゲート絶縁膜をエッチングすることができる。結果として、本構成の半導体装置は、第１の領域上に該ゲート絶縁膜が残存した構造となる。
【００２８】
本発明に一態様であるトランジスタの低濃度領域及び高濃度領域を形成するためのドーパントの添加は、イオンドーピング法又はイオンインプランテーション法などを用いることができる。さらに、イオンドーピング法又はイオンインプランテーション法の代わりに、添加するドーパントを含むガス雰囲気にてプラズマを発生させて、被添加物に対してプラズマ処理を行うことでドーパントを添加することもできる。
【００２９】
また、ドーパントとして希ガスなどの原子半径の大きい元素用いて、上記プラズマ処理で添加する場合、ゲート絶縁膜が酸化物半導体膜を覆った状態（ゲート絶縁膜が第１の領域、一対の第２の領域及び一対の第３の領域上に設けられた状態）で行うとよい。なぜなら、トランジスタの作製工程において、酸化物半導体膜が露出した状態で上記プラズマ処理を行うと、酸化物半導体膜の一対の第３の領域となる部分がエッチングされて、薄膜化する可能性があるからである。
【００３０】
このようにすることで、酸化物半導体膜の高濃度領域となる部分のエッチングを防ぎ、高濃度領域の薄膜化を抑制できる。加えて、酸化物半導体膜とゲート絶縁膜の界面も清浄に保つことができるので、トランジスタの電気特性及び信頼性を向上させることができる。
【発明の効果】
【００３１】
本発明の一態様によって、電気特性及び信頼性が良好で、かつ微細化を行いやすい、酸化物半導体を用いた半導体装置を提供することができる。
【図面の簡単な説明】
【００３２】
【図１】本発明の一態様である半導体装置の一例を示す上面図及び断面図。
【図２】本発明の一態様である半導体装置の作製方法を示す図。
【図３】本発明の一態様である半導体装置の作製方法を示す図。
【図４】本発明の一態様である半導体装置の一例を示す上面図及び断面図。
【図５】本発明の一態様である半導体装置の作製方法を示す図。
【図６】本発明の一態様である半導体装置の一例を示す上面図及び断面図。
【図７】本発明の一態様である半導体装置の作製方法を示す図。
【図８】酸化物半導体、酸化物半導体及び金属材料のバンド構造を説明する図。
【図９】本発明の一態様である半導体装置の一例を示す断面図。
【図１０】本発明の一態様である抵抗素子の一例を示す断面図。
【図１１】本発明の一態様を示す回路図の一例。
【図１２】本発明の一態様を示す回路図の一例。
【図１３】本発明の一態様を示す回路図の一例。
【図１４】本発明の一態様を示す回路図の一例。
【図１５】ＣＰＵの具体例を示すブロック図及びその一部の回路図。
【発明を実施するための形態】
【００３３】
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分又は同様な機能を有する部分には、同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００３４】
なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
【００３５】
また、本明細書にて用いる第１、第２、第３などの用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。そのため、例えば、「第１の」を「第２の」又は「第３の」などと適宜置き換えて説明することができる。
【００３６】
「ソース」や「ドレイン」の機能は、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
（実施の形態１）
【００３７】
本実施の形態では、本発明の一態様であるトランジスタの構造及び作製方法について、図１乃至図３を用いて説明する。
【００３８】
〈トランジスタ１００の構造及び特徴〉
図１（Ａ）は、トランジスタ１００の平面図である。なお、図１（Ａ）において、下地絶縁膜１０２、ゲート絶縁膜１１１及び層間絶縁膜１１７は、便宜上、図示していない。
【００３９】
図１（Ａ）より、酸化物半導体膜１０３上には、第１の電極１１３及び第１の電極１１３の側面に設けられたサイドウォール絶縁膜１１５が設けられている。そして、第２の電極１１９ａ及び第３の電極１１９ｂは、開口部１１６ａ、１１６ｂを介して酸化物半導体膜１０３の一対の第３の領域１０９ａ、１０９ｂ上に設けられている。また、第２の電極１１９ａ及び第３の電極１１９ｂは、一対の第３の領域１０９ａ、１０９ｂの上面と接している。トランジスタ１００はトップゲート構造でトップコンタクト型のトランジスタである。
【００４０】
図１（Ｂ）は、トランジスタ１００におけるＡ−Ｂ間の断面図である。図１（Ｂ）より、基板１０１上に下地絶縁膜１０２が設けられており、下地絶縁膜１０２上には、第１の領域１０５、一対の第２の領域１０７ａ、１０７ｂ及び一対の第３の領域１０９ａ、１０９ｂを含む酸化物半導体膜１０３が設けられている。一対の第２の領域１０７ａ、１０７ｂは第１の領域１０５の側面に接して設けられている。一対の第３の領域１０９ａ、１０９ｂは、一対の第２の領域１０７ａ、１０７ｂの側面に接して設けられている。
【００４１】
酸化物半導体膜１０３上にゲート絶縁膜１１１が設けられている。ゲート絶縁膜１１１上には、第１の領域１０５と重畳した第１の電極１１３が設けられている。第１の電極１１３の側面には、サイドウォール絶縁膜１１５ａ、１１５ｂ（サイドウォール絶縁膜１１５）が接して設けられている。
【００４２】
ゲート絶縁膜１１１、第１の電極１１３及びサイドウォール絶縁膜１１５ａ、１１５ｂ上には、層間絶縁膜１１７が設けられている。
【００４３】
第２の電極１１９ａ及び第３の電極１１９ｂは、ゲート絶縁膜１１１及び層間絶縁膜１１７に設けられた開口部１１６ａ、１１６ｂを介して一対の第３の領域１０９ａ、１０９ｂと接して設けられている。なお、ゲート絶縁膜１１１は、第１の領域１０５、一対の第２の領域１０７ａ、１０７ｂ及び一対の第３の領域１０９ａ、１０９ｂに接している。
【００４４】
第２の電極１１９ａ及び第３の電極１１９ｂの端部は、テーパ形状であってもよいが、第１の電極１１３の端部は垂直な形状であることが好ましい。第１の電極１１３の端部を垂直な形状とし、該第１の電極１１３上にサイドウォール絶縁膜１１５（サイドウォール絶縁膜１１５ａ、１１５ｂ）となる絶縁膜を形成し、異方性の高いエッチングを行うことで、サイドウォール絶縁膜１１５（サイドウォール絶縁膜１１５ａ、１１５ｂ）を形成することができるようになる。
【００４５】
また、詳細は後述するが、図１（Ａ）及び図１（Ｂ）より、一対の第２の領域１０７ａ、１０７ｂは酸化物半導体膜１０３がサイドウォール絶縁膜１１５と重畳する領域に相当する。そして、サイドウォール絶縁膜１１５（サイドウォール絶縁膜１１５ａ、１１５ｂ）は、第１の電極１１３の側面及びゲート絶縁膜１１１と接する領域以外の少なくとも一部は湾曲形状を有してもよい。
【００４６】
第１の領域１０５、一対の第２の領域１０７ａ、１０７ｂ及び一対の第３の領域１０９ａ、１０９ｂを含む酸化物半導体膜１０３は、Ｉｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた二以上の元素を含む金属酸化物である。なお、該金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上のものである。このように、バンドギャップの広い金属酸化物を用いることで、トランジスタ１００のオフ電流を低減することができる。
【００４７】
トランジスタ１００において、第１の領域１０５はチャネル形成領域として機能する。
【００４８】
第１の領域１０５は、先に記述したＣＡＡＣ酸化物半導体領域である。ＣＡＡＣ酸化物半導体は単結晶ではないが、また、非晶質のみから形成されているものでもない。また、ＣＡＡＣ酸化物半導体は結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。ＣＡＡＣ酸化物半導体に含まれる酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣ酸化物半導体を構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣ酸化物半導体を支持する基板面やＣＡＡＣ酸化物半導体膜の表面や膜面、界面等に垂直な方向）に揃っていてもよい。あるいは、ＣＡＡＣ酸化物半導体を構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣ酸化物半導体を支持する基板面やＣＡＡＣ酸化物半導体膜の表面や膜面、界面等に垂直な方向）を向いていてもよい。なお、ＣＡＡＣ酸化物半導体はその組成等に応じて、導体、半導体、又は絶縁体となる。そして、ＣＡＡＣ酸化物半導体は、その組成等に応じて、可視光に対して透明又は不透明となる。ＣＡＡＣ酸化物半導体の例として、形成した表面、形成されている基板面、又は、界面に垂直な方向から観察すると、三角形、又は六角形の原子配列が認められ、且つその形成断面を観察すると金属原子、又は、金属原子と酸素原子（あるいは窒素原子）の層状配列が認められる材料が挙げられる。
【００４９】
また、第１の領域１０５の水素濃度は、１×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下である。チャネル形成領域である第１の領域１０５がＣＡＡＣ酸化物半導体領域であり、且つ水素濃度が低減されているトランジスタ１００は、光照射前後及びＢＴ（ゲート・熱バイアス）ストレス試験前後において、しきい値電圧の変動が小さいことから安定した電気特性を有し、信頼性の高いトランジスタといえる。
【００５０】
一対の第２の領域１０７ａ、１０７ｂ及び一対の第３の領域１０９ａ、１０９ｂは、導電率が１０Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以下、好ましくは１００Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以下とする。また、一対の第３の領域１０９ａ、１０９ｂの導電率のほうが、一対の第２の領域１０７ａ、１０７ｂの導電率より高い。なお、導電率が低すぎると、トランジスタ１００のオン電流が低下してしまう。
【００５１】
また、一対の第２の領域１０７ａ、１０７ｂ及び一対の第３の領域１０９ａ、１０９ｂは、ドーパントを含む非晶質領域である。一対の第２の領域１０７ａ、１０７ｂ及び一対の第３の領域１０９ａ、１０９ｂはドーパントとして、水素又は希ガス元素から選ばれた一以上の元素が添加されている。
【００５２】
一対の第２の領域１０７ａ、１０７ｂ及び一対の第３の領域１０９ａ、１０９ｂのドーパント濃度を増加させると、キャリア密度を増加させることができるが、ドーパント濃度を増加させすぎると、ドーパントがキャリアの移動を阻害することになり、一対の第２の領域１０７ａ、１０７ｂ及び一対の第３の領域１０９ａ、１０９ｂの導電性を低下させることになる。
【００５３】
従って、一対の第２の領域１０７ａ、１０７ｂ及び一対の第３の領域１０９ａ、１０９ｂのドーパント濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下であることが好ましい。さらに、一対の第３の領域１０９ａ、１０９ｂのドーパント濃度は、一対の第２の領域１０７ａ、１０７ｂのドーパント濃度より高い。具体的には、一対の第２の領域１０７ａ、１０７ｂのドーパント濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３未満とし、一対の第３の領域１０９ａ、１０９ｂのドーパント濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下とするのが好ましい。また、これらドーパント濃度の差は、トランジスタ１００にサイドウォール絶縁膜１１５（サイドウォール絶縁膜１１５ａ、１１５ｂ）が設けられているため、ドーパントを添加する工程においてセルフアラインに形成される。
【００５４】
一対の第３の領域１０９ａ、１０９ｂはトランジスタ１００のソース領域及びドレイン領域として機能する。トランジスタ１００は、ドーパント濃度に差を有する非晶質領域（低濃度領域及び高濃度領域）をチャネル形成領域の第１の領域１０５の両端に設けることで、チャネル形成領域である第１の領域１０５に加わる電界を緩和させることができる。詳細には、低濃度領域である一対の第２の領域１０７ａ、１０７ｂ、及び高濃度領域である一対の第３の領域１０９ａ、１０９ｂをチャネル形成領域の第１の領域１０５の両端に設けることで、トランジスタ１００は、第１の領域１０５に形成されるチャネルにおけるバンド端の曲がりがほとんど生じない効果を示す。よって、一対の第２の領域１０７ａ、１０７ｂ及び一対の第３の領域１０９ａ、１０９ｂを設けることで短チャネル効果を抑制することができる。
【００５５】
〈トランジスタ１００の作製方法〉
次に、トランジスタ１００の作製方法について、図２及び図３を用いて説明する。
【００５６】
基板１０１に下地絶縁膜１０２を形成する。下地絶縁膜１０２は、スパッタリング法、ＣＶＤ法、塗布法などで形成することができる。なお、下地絶縁膜１０２の厚さに限定はないが、下地絶縁膜１０２の厚さは５０ｎｍ以上とすることが好ましい。
【００５７】
基板１０１は、材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板１０１として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１０１として用いてもよい。
【００５８】
また、基板１０１として、可撓性基板を用いてもよい。可撓性基板上にトランジスタを設ける場合、可撓性基板上に直接的にトランジスタを作製してもよいし、他の基板にトランジスタを作製した後、これを剥離し、可撓性基板に転置してもよい。なお、トランジスタを剥離し、可撓性基板に転置するためには、上記他の基板とトランジスタとの間に、剥離が容易な領域を設けるとよい。
【００５９】
下地絶縁膜１０２は、基板１０１からの不純物（例えば、ＬｉやＮａなどのアルカリ金属など）の拡散を防止する他に、トランジスタ１００の作製工程におけるエッチング工程によって、基板１０１がエッチングされることを防ぐ。
【００６０】
また、下地絶縁膜１０２としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜などの酸化物絶縁膜、もしくは窒化シリコン膜、窒化アルミニウム膜などの窒化物絶縁膜、又は酸化窒化シリコン膜、酸化窒化アルミニウム膜、窒化酸化シリコン膜から選ばれる絶縁膜の単層構造又はこれらの積層構造を用いる。なお、下地絶縁膜１０２は、酸化物半導体膜１０３と接する部分において酸素を含むことが好ましい。
【００６１】
下地絶縁膜１０２をスパッタリング法で形成する場合、シリコンターゲット、石英ターゲット、アルミニウムターゲット又は酸化アルミニウムターゲットなどを用いて、酸素を含む雰囲気ガス中で形成すればよい。雰囲気ガス中の酸素の割合は、雰囲気ガス全体に対して６体積％以上とする。好ましくは、５０体積％以上とする。雰囲気ガス中の酸素ガスの割合を高めることで、加熱により酸素放出される絶縁膜を形成することができる。
【００６２】
ターゲット中の水素も極力取り除かれていると好ましい。具体的には、ＯＨ基が１００ｐｐｍ以下、好ましくは１０ｐｐｍ以下、より好ましくは１ｐｐｍ以下の酸化物ターゲットを用いることで、下地絶縁膜１０２中の水素濃度を低減し、トランジスタ１００の電気特性及び信頼性を高めることができる。例えば、溶融石英は、ＯＨ基が１０ｐｐｍ以下としやすく、またコストが低いため好ましい。もちろんＯＨ基濃度の低い合成石英のターゲットを用いてもよい。
【００６３】
さらに、トランジスタ１００の作製にあたり、ＬｉやＮａなどのアルカリ金属は、不純物であるため含有量を少なくすることが好ましい。基板１０１にアルカリ金属などの不純物を含むガラス基板を用いる場合、アルカリ金属の侵入防止のため、下地絶縁膜１０２として、上記窒化物絶縁膜を形成することが好ましく、さらに、上記窒化物絶縁膜上に上記酸化物絶縁膜を積層することが好ましい。
【００６４】
ここで、酸化窒化シリコンとは、その組成において、窒素よりも酸素の含有量が多いものを示し、例えば、酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上１５原子％以下、珪素が２５原子％以上３５原子％以下、水素が０原子％以上１０原子％以下の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成において、酸素よりも窒素の含有量が多いものを示し、例えば、酸素が５原子％以上３０原子％以下、窒素が２０原子％以上５５原子％以下、珪素が２５原子％以上３５原子％以下、水素が１０原子％以上２５原子％以下の範囲で含まれるものをいう。但し、上記範囲は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合のものである。また、構成元素の含有比率は、その合計が１００原子％を超えない値をとる。
【００６５】
また、下地絶縁膜１０２は、酸化物半導体膜１０３と接する部分において酸素を含むことが好ましいことから、下地絶縁膜１０２として、加熱により酸素放出される絶縁膜を用いてもよい。なお、「加熱により酸素放出される」とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算した酸素の放出量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上であることをいう。
【００６６】
以下、酸素の放出量をＴＤＳ分析で酸素原子に換算して定量する方法について説明する。
【００６７】
ＴＤＳ分析したときの気体の放出量は、スペクトルの積分値に比例する。このため、絶縁膜のスペクトルの積分値と、標準試料の基準値に対する比とにより、気体の放出量を計算することができる。標準試料の基準値とは、所定の原子を含む試料の、スペクトルの積分値に対する原子の密度の割合である。
【００６８】
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、及び絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（ＮＯ２）は、数式１で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるスペクトルの全てが酸素分子由来と仮定する。質量数３２のものとしてＣＨ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子及び質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
【００６９】
【数１】
【００７０】
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのスペクトルの積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのスペクトルの積分値である。αは、ＴＤＳ分析におけるスペクトル強度に影響する係数である。数式１の詳細に関しては、特開平６−２７５６９７公報を参照できる。なお、上記した酸素の放出量の数値は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ３の水素原子を含むシリコンウェハを用いて測定した数値である。
【００７１】
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
【００７２】
なお、ＮＯ２は酸素分子の放出量である。絶縁膜においては、酸素原子に換算したときの酸素の放出量は、酸素分子の放出量の２倍となる。
【００７３】
加熱により酸素放出される絶縁膜の一例として、酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））がある。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））とは、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数及び酸素原子数は、ラザフォード後方散乱法により測定した値である。
【００７４】
下地絶縁膜１０２として、加熱により酸素放出される絶縁膜を用いることで、酸化物半導体膜１０３に酸素を供給され、下地絶縁膜１０２及び酸化物半導体膜１０３の界面準位を低減できる。従って、トランジスタ１００の動作に起因して生じうる電荷などが、下地絶縁膜１０２及び酸化物半導体膜１０３の界面に捕獲されることを抑制でき、トランジスタ１００を電気特性の劣化の少ないトランジスタとすることができる。
【００７５】
さらに、酸化物半導体膜１０３の酸素欠損に起因して電荷が生じる場合がある。一般に酸化物半導体における酸素欠損は、その酸素欠損の一部がドナーとなりキャリアである電子を生じる。つまりトランジスタ１００においても、酸化物半導体膜１０３の酸素欠損の一部はドナーとなりキャリアである電子が生じることで、トランジスタ１００のしきい値電圧がマイナス方向に変動してしまう。そして、酸化物半導体膜１０３において、該電子の生成は、酸化物半導体膜１０３と下地絶縁膜１０２との界面近傍で生じる酸素欠損おいて顕著である。下地絶縁膜１０２から酸化物半導体膜１０３に酸素が十分に放出されることにより、しきい値電圧がマイナス方向へ変動させる酸化物半導体膜１０３の酸素欠損を補うことができる。
【００７６】
即ち、下地絶縁膜１０２に、加熱により酸素放出される絶縁膜を用いることで、酸化物半導体膜１０３及び下地絶縁膜１０２の界面準位、ならびに酸化物半導体膜１０３の酸素欠損を低減し、酸化物半導体膜１０３及び下地絶縁膜１０２の界面における電荷の捕獲の影響を小さくすることができる。
【００７７】
次に、下地絶縁膜１０２上に酸化物半導体膜１０３を形成する。
【００７８】
具体的には、膜全体がＣＡＡＣ酸化物半導体膜である酸化物半導体膜１４０を形成し、その後、酸化物半導体膜１４０にドーパントを添加することで一対の第２の領域１０７ａ、１０７ｂ及び一対の第３の領域１０９ａ、１０９ｂを形成して、酸化物半導体膜１０３を形成する。そこで、ドーパントを添加して一対の第２の領域１０７ａ、１０７ｂ及び一対の第３の領域１０９ａ、１０９ｂを形成する前のＣＡＡＣ酸化物半導体膜である酸化物半導体膜１４０の作製方法を説明する。
【００７９】
ＣＡＡＣ酸化物半導体膜である酸化物半導体膜１４０の作製方法として２種類の方法がある。
【００８０】
１つの方法は、酸化物半導体を形成する際に、基板を加熱しながら行う方法（便宜上、１ｓｔｅｐ法と言う。）であり、もう１つの方法は、酸化物半導体を２回に分けて形成し、２回の加熱処理を行い作製する方法（便宜上、２ｓｔｅｐ法と言う。）である。
【００８１】
はじめに、１ｓｔｅｐ法にて酸化物半導体膜１４０を形成する方法について説明する。
【００８２】
まず、酸化物半導体膜１０３で説明した酸化物半導体材料を用いてスパッタリング法により、下地絶縁膜１０２が形成された基板１０１を加熱しながら形成する。なお、本工程で形成された酸化物半導体膜を、便宜上、酸化物半導体膜１３０とする。基板１０１を加熱する温度は、２００℃以上４００℃以下、好ましくは２５０℃以上３５０℃以下とすればよく、酸化物半導体膜１３０は厚さ１ｎｍ以上５０ｎｍ以下で形成すればよい。
【００８３】
ここで、酸化物半導体膜１３０を形成するスパッタリング装置について、以下に詳細を説明する。
【００８４】
酸化物半導体膜１３０を形成する処理室は、リークレートを１×１０−１０Ｐａ・ｍ３／秒以下とすることが好ましく、それによりスパッタリング法により形成する際、膜中への不純物の混入を低減することができる。
【００８５】
リークレートを低くするには、外部リークのみならず内部リークを低減する必要がある。外部リークとは、微小な穴やシール不良などによって真空系の外から気体が流入することである。内部リークとは、真空系内のバルブなどの仕切りからの漏れや内部の部材からの放出ガスに起因する。リークレートを１×１０−１０Ｐａ・ｍ３／秒以下とするためには、外部リーク及び内部リークの両面から対策をとる必要がある。
【００８６】
外部リークを減らすには、処理室の開閉部分はメタルガスケットでシールするとよい。メタルガスケットは、フッ化鉄、酸化アルミニウム、又は酸化クロムによって被覆された金属材料を用いると好ましい。メタルガスケットはＯリングと比べ密着性が高く、外部リークを低減できる。また、フッ化鉄、酸化アルミニウム、酸化クロムなどの不動態によって被覆された金属材料を用いることで、メタルガスケットから生じる水素を含む放出ガスが抑制され、内部リークも低減することができる。
【００８７】
処理室の内壁として用いる部材は、水素を含む放出ガスの少ないアルミニウム、クロム、チタン、ジルコニウム、ニッケルもしくはバナジウム、又は、これらを鉄、クロム及びニッケルなどの少なくとも一を含む合金材料に被覆したものを用いてもよい。鉄、クロム及びニッケルなどの少なくとも一を含む合金材料は、剛性があり、熱に強く、また加工に適している。ここで、処理室の内壁の表面積を小さくするために、該部材の表面凹凸を研磨などによって低減しておくと、放出ガスを低減できる。又は、該部材をフッ化鉄、酸化アルミニウム、酸化クロムなどの不動態で被覆してもよい。
【００８８】
さらに、雰囲気ガスを処理室に導入する直前に、雰囲気ガスの精製機を設けることが好ましい。このとき、精製機から処理室までの配管の長さを５ｍ以下、好ましくは１ｍ以下とする。配管の長さを５ｍ以下又は１ｍ以下とすることで、配管からの放出ガスの影響を長さに応じて低減できる。
【００８９】
処理室の排気は、ドライポンプなどの粗引きポンプと、スパッタイオンポンプ、ターボ分子ポンプ及びクライオポンプなどの高真空ポンプとを適宜組み合わせて行うとよい。ターボ分子ポンプは大きいサイズの分子の排気が優れる一方、水素や水の排気能力が低い。そこで、水の排気能力の高いクライオポンプ及び水素の排気能力の高いスパッタイオンポンプを組み合わせて使用することが有効となる。
【００９０】
処理室内に存在する吸着物は、内壁に吸着しているために処理室の圧力に影響しないが、処理室を排気した際のガス放出の原因となる。そのため、リークレートと排気速度に相関はないが、排気能力の高いポンプを用いて、処理室に存在する吸着物をできる限り脱離し、予め排気しておくことが重要である。なお、吸着物の脱離を促すために、処理室をベーキングしてもよい。ベーキングすることで吸着物の脱離速度を１０倍程度大きくすることができる。ベーキングは１００℃以上４５０℃以下で行えばよい。このとき、不活性ガスを導入しながら吸着物の除去を行うと、排気するだけでは脱離しにくい水などの脱離速度をさらに大きくすることができる。
【００９１】
スパッタリング法において、プラズマを発生させるための電源装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる。
【００９２】
酸化物半導体膜１３０をスパッタリング法で形成する際、ターゲットとしては、亜鉛を含む金属酸化物ターゲットを用いることができる。また、インジウム、ガリウム、スズ及び亜鉛から選ばれた二以上の元素を含む金属酸化物ターゲットを用いることができる。当該ターゲットとしては、例えば、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系金属酸化物や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｎ−Ｚｎ系金属酸化物、Ｉｎ−Ａｌ−Ｚｎ系金属酸化物、Ｓｎ−Ｇａ−Ｚｎ系金属酸化物、Ａｌ−Ｇａ−Ｚｎ系金属酸化物、Ｓｎ−Ａｌ−Ｚｎ系金属酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系金属酸化物、Ｉｎ−Ｌａ−Ｚｎ系金属酸化物、Ｉｎ−Ｃｅ−Ｚｎ系金属酸化物、Ｉｎ−Ｐｒ−Ｚｎ系金属酸化物、Ｉｎ−Ｎｄ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｍ−Ｚｎ系金属酸化物、Ｉｎ−Ｅｕ−Ｚｎ系金属酸化物、Ｉｎ−Ｇｄ−Ｚｎ系金属酸化物、Ｉｎ−Ｔｂ−Ｚｎ系金属酸化物、Ｉｎ−Ｄｙ−Ｚｎ系金属酸化物、Ｉｎ−Ｈｏ−Ｚｎ系金属酸化物、Ｉｎ−Ｅｒ−Ｚｎ系金属酸化物、Ｉｎ−Ｔｍ−Ｚｎ系金属酸化物、Ｉｎ−Ｙｂ−Ｚｎ系金属酸化物、Ｉｎ−Ｌｕ−Ｚｎ系金属酸化物や、二元系金属酸化物であるＩｎ−Ｚｎ系金属酸化物、Ｓｎ−Ｚｎ系金属酸化物、Ｉｎ−Ｇａ系金属酸化物や、インジウム、スズ又は亜鉛などを含む一元系金属酸化物などのターゲットを用いることができる。
【００９３】
ターゲットの一例として、Ｉｎ、Ｇａ、及びＺｎを含む金属酸化物ターゲット（Ｉｎ−Ｇａ−Ｚｎ系金属酸化物）を、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比とする。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比を有するターゲット、又はＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］の組成比を有するターゲット、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝２：１：８［ｍｏｌ数比］の組成比を有するターゲットを用いることもできる。
【００９４】
なお、雰囲気ガスは、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、希ガス及び酸素の混合ガスを適宜用いる。また、雰囲気ガスには、水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
【００９５】
上記スパッタリング装置を用いることで、水素の混入が低減された酸化物半導体膜１３０を形成することができる。
【００９６】
また、下地絶縁膜１０２及び酸化物半導体膜１３０は、真空下で連続して形成してもよい。例えば、基板１０１表面の水素を含む不純物を、熱処理又はプラズマ処理で除去した後、大気に暴露することなく下地絶縁膜１０２を形成し、続けて大気に暴露することなく酸化物半導体膜１３０を形成してもよい。このようにすることで、基板１０１表面の水素を含む不純物を低減し、また、基板１０１と下地絶縁膜１０２の界面、下地絶縁膜１０２と酸化物半導体膜１３０との界面に、大気成分が付着することを抑制できる。その結果、電気特性が良好で、信頼性の高いトランジスタ１００を作製することができる。
【００９７】
ついで、第１のフォトリソグラフィ工程を行い、酸化物半導体膜１３０上にレジストマスクを形成する。該レジストマスクを用いて、第１のエッチング工程で加工し、島状の酸化物半導体膜１３２を形成する。なお、該レジストマスクは、フォトリソグラフィ工程の他にインクジェット法、印刷法等を適宜用いることができる。
【００９８】
第１のエッチング工程において、島状の酸化物半導体膜１３２の端部がテーパ形状となるようにエッチングすることが好ましい。島状の酸化物半導体膜１３２の端部をテーパ形状とすることで、後に形成されるゲート絶縁膜１１１の被覆性を向上させることができる。フォトリソグラフィ工程を用いる場合は、レジストマスクを後退させつつエッチングすることでテーパ形状とすることができる。
【００９９】
第１のエッチング工程は、ドライエッチング又はウェットエッチングでよく、これらを組み合わせて行ってもよい。ウェットエッチングするエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液、アンモニア過水（３１重量％過酸化水素水：２８重量％アンモニア水：水＝５：２：２（体積比））などを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。
【０１００】
ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）が好ましい。
【０１０１】
また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。
【０１０２】
ドライエッチングとしては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の形状に加工できるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度など）を適宜調節する。
【０１０３】
酸化物半導体膜１３２を形成後に、加熱処理を行い、酸化物半導体膜１４０を形成する。加熱処理の温度を１５０℃以上６５０℃以下、好ましくは２５０℃以上４５０℃以下とし、酸化性雰囲気又は不活性雰囲気で行う。ここで、酸化性雰囲気は、酸素、オゾン又は窒化酸素などの酸化性ガスを１０ｐｐｍ以上含有する雰囲気をいう。また、不活性雰囲気は、前述の酸化性ガスが１０ｐｐｍ未満であり、その他、窒素又は希ガスで充填された雰囲気をいう。処理時間は３分〜２４時間とする。処理時間を長くするほど非晶質領域に対して結晶領域の割合の多い酸化物半導体膜を形成することができるが、２４時間を超える熱処理は生産性の低下を招くため好ましくない。なお、該加熱処理は、酸化物半導体膜１３２を形成した後にゲート絶縁膜１１１を形成してから行ってもよい。
【０１０４】
上記加熱処理は、酸化物半導体膜１３２から水素を放出させると共に、下地絶縁膜１０２に含まれる酸素の一部を、酸化物半導体膜１３２と、下地絶縁膜１０２における酸化物半導体膜１３２の界面近傍に拡散させる。
【０１０５】
加熱処理に用いる加熱処理装置に特別な限定はなく、抵抗発熱体などの発熱体からの熱伝導又は熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、電気炉や、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。
【０１０６】
ここで、２ｓｔｅｐ法で酸化物半導体膜１４０を形成する方法について説明する。
【０１０７】
第１の酸化物半導体膜を形成し、窒素、酸素、希ガス、又は乾燥空気の雰囲気下で、４００℃以上７５０℃以下の第１の加熱処理を行う。該第１の加熱処理によって、第１の酸化物半導体膜の表面を含む領域に、結晶領域を有する第１の結晶性酸化物半導体膜が形成される。そして、該第１の酸化物半導体膜よりも厚い第２の酸化物半導体膜を形成し、４００℃以上７５０℃以下の第２の加熱処理を行い、該第１の結晶性酸化物半導体膜を結晶成長の種として、上方に結晶成長させ、第２の酸化物半導体膜の全体を結晶化させる（第２の結晶性酸化物半導体膜を形成する）。以上より形成された第１の結晶性酸化物半導体膜及び第２の結晶性酸化物半導体膜を、酸化物半導体膜１３０とし、上記第１のフォトリソグラフィ工程及び上記第１のエッチング工程を行い、酸化物半導体膜１３２を形成し、１ｓｔｅｐ法で説明した酸化物半導体膜１３２形成後に行う加熱処理を行うことで、酸化物半導体膜１４０を形成できる。なお、第１の加熱処理及び第２の加熱処理に用いる加熱処理装置は、１ｓｔｅｐ法で説明した酸化物半導体膜１３２形成後に行う加熱処理に用いる加熱処理装置のいずれかとすればよい。
【０１０８】
次に、酸化物半導体膜１４０上に、ゲート絶縁膜１１１、第１の電極１１３を形成する（図３（Ａ）参照）。ゲート絶縁膜１１１は、下地絶縁膜１０２と同様にして形成することができる。ゲート絶縁膜１１１の厚さは、１ｎｍ以上３００ｎｍ以下、より好ましくは５ｎｍ以上５０ｎｍ以下とするとよい。
【０１０９】
ゲート絶縁膜１１１は、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、又は窒化酸化シリコン膜から選ばれる絶縁膜の単層構造、又はこれらの積層構造を用いる。ゲート絶縁膜１１１においても、酸化物半導体膜１０３と接する部分において酸素を含むことが好ましい。また、加熱により酸素放出される絶縁膜を用いてもよい。ゲート絶縁膜１１１として、加熱により酸素放出される絶縁膜を用いることで、酸化物半導体膜１０３に生じる欠陥を修復することができ、トランジスタ１００の電気特性の劣化を抑制できる。
【０１１０】
また、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などのｈｉｇｈ−ｋ材料を用いることができる。ｈｉｇｈ−ｋ材料は、誘電率が高いため、例えば、酸化シリコン膜をゲート絶縁膜に用いた場合と同じゲート絶縁膜容量を有したまま、物理的なゲート絶縁膜の厚さを厚くすることができる。それゆえ、ゲートリーク電流を低減できる。なお、ゲート絶縁膜１１１として、該ｈｉｇｈ−ｋ材料を単層構造として用いてもよいし、上記絶縁膜との積層構造としてもよい。
【０１１１】
第１の電極１１３は、上記した導電材料を用いてスパッタリング法により導電膜を形成する。第２のフォトリソグラフィ工程を行い、該導電膜上にレジストマスクを形成した後、該レジストマスクを用いて第２のエッチング工程で加工し、第１の電極１１３を形成する。第１の電極１１３の厚さは、特に限定はなく、用いる導電材料の電気抵抗や、作製工程にかかる時間を考慮し、適宜決めることができる。
【０１１２】
また、ゲート絶縁膜１１１及び第１の電極１１３となる導電膜は、大気に暴露することなく、連続で形成することが好ましい。
【０１１３】
第１の電極１１３は導電材料として、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、又はタングステンからなる単体金属、又はこれを主成分とする合金を単層構造又は積層構造として用いる。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などがある。なお、酸化インジウム、酸化錫又は酸化亜鉛を含む透明導電材料を用いてもよい。なお、第１の電極１１３は配線としても機能する。
【０１１４】
また、第１の電極１１３とゲート絶縁膜１１１との間に、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＺｎＮなど）を設けることが好ましい。これらの膜は５ｅＶ、好ましくは５．５ｅＶ以上の仕事関数を有し、トランジスタ１００の電気特性において、しきい値電圧をプラスにすることができ、トランジスタ１００を所謂ノーマリーオフのトランジスタとすることができる。例えば、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いる場合、少なくとも酸化物半導体膜１４０より高い窒素濃度、具体的には７原子％以上のＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いる。
【０１１５】
次に、サイドウォール絶縁膜１１５ａ、１１５ｂを形成する。サイドウォール絶縁膜１１５（サイドウォール絶縁膜１１５ａ、１１５ｂを含む）は、下地絶縁膜１０２及びゲート絶縁膜１１１で説明した絶縁膜のいずれかで形成されている。
【０１１６】
トランジスタ１００は、第１の領域１０５、一対の第２の領域１０７ａ、１０７ｂ及び一対の第３の領域１０９ａ、１０９ｂのいずれの領域においても、ゲート絶縁膜１１１が設けられている。このような構造とするには、ゲート絶縁膜１１１とサイドウォール絶縁膜１１５（サイドウォール絶縁膜１１５ａ、１１５ｂを含む）をエッチングレートの異なる絶縁膜とすればよい。このような構造とすることで、サイドウォール絶縁膜１１５を形成する際に、ゲート絶縁膜１１１をエッチングストッパーとして機能させることができる。ゲート絶縁膜１１１をエッチングストッパーとして用いることにより、酸化物半導体膜１４０への過剰なエッチングを抑制することができる。さらに、サイドウォール絶縁膜１１５を形成する際のエッチングの終点（エンドポイント）も容易に検出できる。また、ゲート絶縁膜１１１をエッチングストッパーとして機能させることで、サイドウォール絶縁膜１１５の幅（図１（Ｂ）のサイドウォール絶縁膜１１５ａ、１１５ｂがゲート絶縁膜１１１と接している幅）の制御が容易になる。低濃度領域である一対の第２の領域１０７ａ、１０７ｂの範囲は、サイドウォール絶縁膜１１５の幅（図１（Ｂ）のサイドウォール絶縁膜１１５ａ、１１５ｂがゲート絶縁膜１１１と接している幅）に対応して決まる。該低濃度領域の範囲を大きくすると、それだけチャネル形成領域として機能する第１の領域１０５に加わる電界を緩和することができる。
【０１１７】
まず、ゲート絶縁膜１１１及び第１の電極１１３上に、サイドウォール絶縁膜１１５ａ、１１５ｂとなる絶縁膜１１４を形成する（図３（Ｂ）参照）。絶縁膜１１４は、下地絶縁膜１０２と同様にして形成することができ、上記列挙した絶縁膜のいずれかとする。絶縁膜１１４の厚さは特に限定はないが、絶縁膜１１４に第３のエッチング工程を行うことでサイドウォール絶縁膜１１５ａ、１１５ｂを形成する（図３（Ｃ）参照）。第３のエッチング工程とは、異方性の高いエッチングであり、サイドウォール絶縁膜１１５ａ、１１５ｂは、絶縁膜１１４に異方性の高いエッチング工程を行うことでセルフアラインに形成することができる。ここで、異方性の高いエッチングとしては、ドライエッチングが好ましく、例えば、エッチングガスとして、トリフルオロメタン（ＣＨＦ３）、オクタフルオロシクロブタン（Ｃ４Ｆ８）、テトラフルオロメタン（ＣＦ４）などのフッ素を含むガスを用いることができ、ヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガス又は水素（Ｈ２）を添加してもよい。さらに、ドライエッチングとして、基板に高周波電圧を印加する、反応性イオンエッチング法（ＲＩＥ法）を用いるのが好ましい。
【０１１８】
また、一対の第２の領域１０７ａ、１０７ｂのドーパント濃度は、サイドウォール絶縁膜１１５ａ、１１５ｂの厚さに対応することから、一対の第２の領域１０７ａ、１０７ｂのドーパント濃度が上記した値となるように、サイドウォール絶縁膜１１５ａ、１１５ｂの厚さ、さらには第１の電極１１３の厚さを決めればよい。なお、ここでのサイドウォール絶縁膜１１５ａ、１１５ｂの厚さとは、ゲート絶縁膜１１１と接している面から、第１の電極１１３と接している面の最頂部までをいう。
【０１１９】
また、低濃度領域である一対の第２の領域１０７ａ、１０７ｂの範囲は、サイドウォール絶縁膜１１５の幅（ここでは、図１（Ｂ）のサイドウォール絶縁膜１１５ａ、１１５ｂがゲート絶縁膜１１１と接している幅）に対応して決まる。さらには、サイドウォール絶縁膜１１５の幅は、第１の電極１１３の厚さに対応することから、一対の第２の領域１０７ａ、１０７ｂの範囲が、所望の範囲となるように、第１の電極１１３の厚さを決めればよい。
【０１２０】
次に、酸化物半導体膜１４０にドーパント１５０を添加する処理を行い、酸化物半導体膜１０３を形成する（図３（Ｄ）参照）。
【０１２１】
添加するドーパント１５０は、水素又は希ガス元素のいずれかから選択される一以上の元素とする。また、酸化物半導体膜１４０にドーパント１５０を添加する方法として、イオンドーピング法又はイオンインプランテーション法を用いることができる。イオンドーピング法又はイオンインプランテーション法を用いることで、ドーパント１５０の添加深さ（添加領域）が制御し易くなり、ドーパント１５０を精度良く酸化物半導体膜１４０に添加することができる。また、イオンドーピング法又はイオンインプランテーション法によりドーパント１５０を添加する際に、基板１０１を加熱しながら行ってもよい。さらに、イオンドーピング法又はイオンインプランテーション法の代わりに、添加するドーパントを含むガス雰囲気にてプラズマを発生させて、被添加物に対してプラズマ処理を行うことでドーパントを添加することもできる。
【０１２２】
水素は、酸化物半導体膜１４０中で電子供与体（ドナー）として機能し、酸化物半導体膜１４０をＮ型化させる。また、希ガス元素は酸化物半導体膜１４０中に欠陥を作り、酸化物半導体膜１４０をＮ型化させる。なお、水素は拡散しやすく、チャネル形成領域である第１の領域１０５に水素が拡散すると、トランジスタ特性が劣化する可能性がある。このため、ドーパント１５０としては希ガス元素を用いる方が好ましい。
【０１２３】
また、希ガスなどの原子半径の大きい元素をドーパント１５０として、上記プラズマ処理で添加する場合は、ゲート絶縁膜が第１の領域、一対の第２の領域及び一対の第３の領域上に設けられる形態とすることが好ましい。例えば、トランジスタ１００が、ソース領域及びドレイン領域となる一対の第３の領域１０９ａ、１０９ｂが露出する形態であるとし、上記プラズマ処理を行うと、酸化物半導体膜１４０の一対の第３の領域１０９ａ、１０９ｂとなる部分がエッチングされて、薄膜化する可能性がある。ゲート絶縁膜１１１が第１の領域１０５、一対の第２の領域１０７ａ、１０７ｂ及び一対の第３の領域１０９ａ、１０９ｂ上に設けられた状態で行うことで、ゲート絶縁膜１１１が、酸化物半導体膜１４０の一対の第３の領域１０９ａ、１０９ｂとなる部分のエッチングを防ぎ、薄膜化を抑制できる。加えて、酸化物半導体膜１０３とゲート絶縁膜１１１の界面も清浄に保つことができるので、トランジスタ１００の電気特性及び信頼性を向上させることができる。
【０１２４】
酸化物半導体膜１４０にドーパント１５０を添加する際、ドーパント１５０はゲート絶縁膜１１１及びサイドウォール絶縁膜１１５ａ、１１５ｂを通過して酸化物半導体膜１４０に添加される。そして、酸化物半導体膜１４０に添加されるドーパント１５０の量は、ゲート絶縁膜１１１だけを通過して添加される領域より、ゲート絶縁膜１１１及びサイドウォール絶縁膜１１５ａ、１１５ｂを通過して添加される領域のほうが少ない。従って、一対の第２の領域１０７ａ、１０７ｂ及び一対に第３の領域１０９ａ、１０９ｂは、セルフアラインに形成される（図３（Ｅ）参照）。また、ドーパント１５０は、第１の電極１１３と重なる領域の酸化物半導体膜１４０には添加されない。
【０１２５】
さらに、一対の第２の領域１０７ａ、１０７ｂ及び一対の第３の領域１０９ａ、１０９ｂは、ドーパント１５０の添加のダメージにより結晶性が低減し、非晶質領域となる。また、ドーパント１５０を添加する量などを調節することによって、ダメージ量を低減させ、一対の第２の領域１０７ａ、１０７ｂ及び一対の第３の領域１０９ａ、１０９ｂを完全な非晶質領域とならないように形成することもできる。その場合、一対の第２の領域１０７ａ、１０７ｂ及び一対の第３の領域１０９ａ、１０９ｂは、少なくとも第１の領域１０５よりも非晶質領域の割合が大きい領域となる。
【０１２６】
また、ドーパント１５０を添加した後に、加熱処理を行ってもよい。該加熱処理は、酸化物半導体膜１４０を形成する際に行う加熱処理と同様にして行えばよいが、一対の第２の領域１０７ａ、１０７ｂ及び一対の第３の領域１０９ａ、１０９ｂが結晶化しない温度が好ましい。
【０１２７】
なお、酸化物半導体膜１４０にドーパント１５０を添加する処理は、複数回行ってもよい。酸化物半導体膜１４０にドーパント１５０を添加する処理を複数回行う場合、ドーパント１５０は複数回すべてにおいて同じであってもよいし、１回の処理毎に変えてもよい。例えば、図３（Ａ）のように第１の電極１１３を形成後に、一度、ドーパント１５０を添加する処理（第１の添加処理）を行い、サイドウォール絶縁膜１１５ａ、１１５ｂを形成後に、再度、ドーパント１５０を添加する処理（第２の添加処理）を行ってもよい。第１の添加処理と第２の添加処理におけるドーパント１５０は同じ元素でもよいし、異なる元素でもよい。
【０１２８】
次に、ゲート絶縁膜１１１、サイドウォール絶縁膜１１５ａ、１１５ｂ及び第１の電極１１３上に層間絶縁膜１１７となる絶縁膜を形成し、該絶縁膜及びゲート絶縁膜１１１に第３のフォトリソグラフィ工程及び第４のエッチング工程を行い、開口部１１６ａ、１１６ｂを形成する。第３のフォトリソグラフィ工程及び第４のエッチング工程は、第１のフォトリソグラフィ工程及び第１のエッチング工程と同様とすればよい。
【０１２９】
層間絶縁膜１１７には、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜又は窒化シリコン膜を用い、スパッタリング法、ＣＶＤ法などで形成すればよい。このとき、層間絶縁膜１１７には、加熱により酸素を放出しにくい膜を用いることが好ましい。これは、一対の第２の領域１０７ａ、１０７ｂ及び一対の第３の領域１０９ａ、１０９ｂの導電率を低下させないためである。具体的には、ＣＶＤ法により、シランガスを主材料とし、酸化窒素ガス、窒素ガス、水素ガス及び希ガスから適切な原料ガスを選択し、それらを混合して形成すればよい。また、基板温度を３００℃以上５５０℃以下とすればよい。ＣＶＤ法を用いることで、加熱により酸素を放出しにくい膜とすることができる。
【０１３０】
次に、開口部１１６ａ、１１６ｂを介して、一対の第３の領域１０９ａ、１０９ｂと接続する第２の電極１１９ａ及び第３の電極１１９ｂを形成する（図１（Ｂ）参照）。
【０１３１】
第２の電極１１９ａ及び第３の電極１１９ｂはそれぞれ配線としても機能し、第１の電極１１３とで説明したものを用いて形成されている。
【０１３２】
また、トランジスタ１００において、第２の電極１１９ａ及び第３の電極１１９ｂと接する一対の第３の領域１０９ａ、１０９ｂは、ドーパントを添加された導電率の高い領域であることから、第２の電極１１９ａ及び第３の電極１１９ｂと一対の第３の領域１０９ａ、１０９ｂの接触抵抗を低減できるため、トランジスタ１００のオン電流を増大させることができる。
【０１３３】
第２の電極１１９ａ及び第３の電極１１９ｂは、第１の電極１１３と同様に上記した導電材料を用いて導電膜を形成し、該導電膜に第４のフォトリソグラフィ工程及び第５のエッチング工程を行うことで形成する。なお、第４のフォトリソグラフィ工程及び第５のエッチング工程は、第１のフォトリソグラフィ工程及び第１のエッチング工程と同様とすればよい。
【０１３４】
以上より、トランジスタ１００を作製することができる。
【０１３５】
このように、開示する発明の一態様では、微細化に伴う問題点を解消することができるため、結果として、トランジスタサイズを十分に小さくすることが可能になる。トランジスタサイズを十分に小さくすることで、半導体装置の占める面積が小さくなるため、半導体装置の取り数が増大する。これにより、半導体装置あたりの製造コストは抑制される。また、同等の機能を保ったまま半導体装置が小型化されるため、大きさを同程度とする場合には、さらに機能が高められた半導体装置を実現することができる。また、チャネル長の縮小による、動作の高速化、低消費電力化などの効果を得ることもできる。つまり、開示する発明の一態様により酸化物半導体を用いたトランジスタの微細化が達成されることで、これに付随する様々な効果を得ることが可能である。なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【０１３６】
（実施の形態２）
本実施の形態では、実施の形態１で示したトランジスタ１００と構成が一部異なるトランジスタ２００について説明する。
【０１３７】
〈トランジスタ２００の構造及び特徴〉
トランジスタ２００は、トランジスタ１００のゲート絶縁膜１１１の形状が異なったトランジスタである。
【０１３８】
図４（Ａ）は、トランジスタ２００の平面図である。なお、図４（Ａ）において、下地絶縁膜２０２、ゲート絶縁膜２１１及び層間絶縁膜２１７は、便宜上、図示していない。
【０１３９】
図４（Ａ）より、酸化物半導体膜２０３上には、第１の電極２１３及び第１の電極２１３の側面に設けられたサイドウォール絶縁膜２１５が設けられている。そして、第２の電極２１９ａ及び第３の電極２１９ｂは、開口部２１６ａ、２１６ｂを介して酸化物半導体膜２０３の第３の領域２０９ａ、２０９ｂ上に設けられている。また、第２の電極２１９ａ及び第３の電極２１９ｂは、第３の領域２０９ａ、２０９ｂの上面と接している。トランジスタ２００はトップゲート構造でトップコンタクト型のトランジスタである。
【０１４０】
図４（Ｂ）は、トランジスタ２００におけるＣ−Ｄ間の断面図である。図４（Ｂ）より、基板２０１上に下地絶縁膜２０２が設けられており、下地絶縁膜２０２上には、第１の領域２０５、一対の第２の領域２０７ａ、２０７ｂ及び一対の第３の領域２０９ａ、２０９ｂを含む酸化物半導体膜２０３が設けられている。一対の第２の領域２０７ａ、２０７ｂは第１の領域２０５の側面に接して設けられている。一対の第３の領域２０９ａ、２０９ｂは、一対の第２の領域２０７ａ、２０７ｂの側面に接して設けられている。
【０１４１】
酸化物半導体膜２０３上にゲート絶縁膜２１１が設けられている。ゲート絶縁膜２１１は、第１の領域２０５に接している。ゲート絶縁膜２１１上には、第１の領域２０５と重畳した第１の電極２１３が設けられている。第１の電極２１３の側面には、サイドウォール絶縁膜２１５ａ、２１５ｂが接して設けられている。
【０１４２】
第２の電極２１９ａ及び第３の電極２１９ｂは、第１の電極２１３及びサイドウォール絶縁膜２１５ａ、２１５ｂ上に設けられた層間絶縁膜２１７の開口部２１６ａ、２１６ｂを介して一対の第３の領域２０９ａ、２０９ｂの上面に接している。
【０１４３】
第２の電極２１９ａ及び第３の電極２１９ｂの端部は、テーパ形状であってもよいが、第１の電極２１３の端部は垂直な形状であることが好ましい。第１の電極２１３の端部を垂直な形状とし、第１の電極２１３上にサイドウォール絶縁膜２１５（サイドウォール絶縁膜２１５ａ、２１５ｂ）となる絶縁膜を形成し、異方性の高いエッチングを行うことで、サイドウォール絶縁膜２１５（サイドウォール絶縁膜２１５ａ、２１５ｂ）を形成することができる。
【０１４４】
また、図４（Ａ）より、第２の領域２０７ａ、２０７ｂは酸化物半導体膜２０３がサイドウォール絶縁膜２１５と重畳する領域に相当する。そして、サイドウォール絶縁膜２１５は、第１の電極２１３の側面及びゲート絶縁膜２１１と接する領域以外の少なくとも一部は湾曲形状を有している。
【０１４５】
トランジスタ１００は、ゲート絶縁膜１１１が第１の領域１０５、一対の第２の領域１０７ａ、１０７ｂ及び一対の第３の領域１０９ａ、１０９ｂに接しているため、開口部１１６ａ、１１６ｂはゲート絶縁膜１１１及び層間絶縁膜１１７に設けられる。しかし、トランジスタ２００は、ゲート絶縁膜２１１が第１の領域２０５のみに接しているため、開口部２１６ａ、２１６ｂは層間絶縁膜２１７のみに設けられる。
【０１４６】
また、トランジスタ２００において、ゲート絶縁膜２１１は第１の領域２０５に接しているため、ゲート絶縁膜２１１は酸化物半導体膜２０３の形状（段差）に沿って覆っていない。言い換えると、ゲート絶縁膜２１１には酸化物半導体膜２０３の段差を乗り越えている部分がない。ゲート絶縁膜２１１に酸化物半導体膜２０３の段差を乗り越えている部分がないことによって、トランジスタ２００はゲート絶縁膜２１１を起因とするリーク電流を低減し、かつゲート絶縁膜２１１の耐圧を高めることができる。そのため、ゲート絶縁膜２１１を５ｎｍ近くまで薄膜化して用いてもトランジスタを動作させることができる。なお、ゲート絶縁膜２１１を薄膜化することで、短チャネル効果を抑制し、かつトランジスタの動作速度を高めることができる。
【０１４７】
さらに、トランジスタ２００はゲート絶縁膜２１１の段差乗り越え部がないため、第１の電極２１３と一対の第２の領域２０７ａ、２０７ｂ及び一対の第３の領域２０９ａ、２０９ｂとの間に生じる寄生容量がほとんどない。それゆえ、トランジスタ２００はチャネル長を縮小した場合においても、しきい値電圧の変動を低減することができる。
【０１４８】
〈トランジスタ２００の作製方法〉
次に、トランジスタ２００の作製方法について、図２及び図５を用いて説明する。
【０１４９】
トランジスタ２００の作製方法のゲート絶縁膜２１１となる絶縁膜２１０を形成する前までの工程（図２の酸化物半導体膜１４０を形成する工程）は、トランジスタ１００と同じであるため、実施の形態１を参照できる（図２参照）。なお、基板２０１及び下地絶縁膜２０２は、実施の形態１で説明した基板１０１及び下地絶縁膜１０２と同じ構成とすればよい。
【０１５０】
次に、酸化物半導体膜１４０上に絶縁膜２１０を形成する。絶縁膜２１０は実施の形態１のゲート絶縁膜１１１として用いることができるもので形成する。そして、絶縁膜２１０上に第１の電極２１３となる導電膜２１２を形成する（図５（Ａ）参照）。導電膜２１２は、実施の形態１で説明した第１の電極１１３に用いることができる導電材料で形成する。なお、導電膜２１２の形成方法は、実施の形態１と同様にスパッタリング法を用いればよい。
【０１５１】
また、絶縁膜２１０及び導電膜２１２は、大気に暴露することなく、連続で形成することが好ましい。
【０１５２】
絶縁膜２１０及び導電膜２１２を加工して、ゲート絶縁膜２１１及び第１の電極２１３を形成する。この加工により、トランジスタ１００のゲート絶縁膜１１１の形状と異なったゲート絶縁膜２１１を形成することができる。なお、絶縁膜２１０及び導電膜２１２の加工は、実施の形態１で説明したフォトリソグラフィ工程及びエッチング工程を適宜用いて行えばよい。ゲート絶縁膜２１１の厚さは、実施の形態１で説明した内容をもとに適宜決めればよい。
【０１５３】
次に、酸化物半導体膜１４０、ゲート絶縁膜２１１及び第１の電極２１３上にサイドウォール絶縁膜２１５ａ、２１５ｂとなる絶縁膜２１４を形成する（図５（Ｂ）参照）。絶縁膜２１４は、実施の形態１の下地絶縁膜１０２として用いることができるもので形成する。その後、絶縁膜２１４を加工して、サイドウォール絶縁膜２１５ａ、２１５ｂを形成する（図５（Ｃ）参照）。絶縁膜２１４をサイドウォール絶縁膜２１５ａ、２１５ｂに加工する方法は、実施の形態１で説明した絶縁膜１１４をサイドウォール絶縁膜１１５ａ、１１５ｂに加工する方法と同じとすればよい。
【０１５４】
また、サイドウォール絶縁膜２１５ａ、２１５ｂの厚さは、後に酸化物半導体膜２０３となる酸化物半導体膜１４０と接している面から、第１の電極２１３と接している面の最頂部までをいう。そして、後に形成される一対の第２の領域２０７ａ、２０７ｂのドーパント濃度は、サイドウォール絶縁膜２１５ａ、２１５ｂの厚さに対応することから、一対の第２の領域２０７ａ、２０７ｂのドーパント濃度が、実施の形態１で説明した値となるように、サイドウォール絶縁膜２１５ａ、２１５ｂの厚さ、さらには第１の電極２１３の厚さを決めればよい。
【０１５５】
また、低濃度領域である一対の第２の領域２０７ａ、２０７ｂの範囲は、サイドウォール絶縁膜２１５の幅（ここでは、図４（Ｂ）のサイドウォール絶縁膜２１５ａ、２１５ｂが酸化物半導体膜２０３と接している幅）に対応して決まる。低濃度領域の範囲を大きくすると、それだけチャネル形成領域として機能する第１の領域２０５に加わる電界を緩和することができる。サイドウォール絶縁膜２１５の幅は、第１の電極２１３の厚さに対応することから、一対の第２の領域２０７ａ、２０７ｂの範囲が、所望の範囲となるように、第１の電極２１３の厚さを決めればよい。
【０１５６】
次に、酸化物半導体膜１４０にドーパント１５０を添加する処理を行う（図５（Ｄ）参照）。酸化物半導体膜１４０にドーパント１５０を添加する処理は、実施の形態１と同様にして行えばよく、ここでの処理によって、第１の領域２０５、一対の第２の領域２０７ａ、２０７ｂ及び一対の第３の領域２０９ａ、２０９ｂが形成される（図５（Ｅ）参照）。なお、ここでの処理により形成される第１の領域２０５、一対の第２の領域２０７ａ、２０７ｂ及び一対の第３の領域２０９ａ、２０９ｂは、実施の形態１で説明した第１の領域１０５、一対の第２の領域１０７ａ、１０７ｂ及び一対の第３の領域１０９ａ、１０９ｂと同様の構成となる。
【０１５７】
さらに、ドーパント１５０の添加はイオンドーピング法又はイオンインプランテーション法などによる注入する以外の方法でも行うことができる。例えば、ドーパントを含むガス雰囲気にてプラズマを発生させて、被添加物（ここでは、酸化物半導体膜１４０）に対して該プラズマを照射させるプラズマ処理である。該プラズマを発生させる装置としては、ドライエッチング装置やプラズマＣＶＤ装置、高密度プラズマＣＶＤ装置などを用いることができる。また、該プラズマ処理は基板２０１を加熱しながら行ってもよい。
【０１５８】
トランジスタ２００のように、酸化物半導体膜１４０の一対の第３の領域２０９ａ、２０９ｂとなる部分が露出している場合、ドーパントとして希ガス元素を用いて、プラズマ処理で添加すると実施の形態１で説明したように一対の第３の領域２０９ａ、２０９ｂとなる部分がエッチングされ、薄膜化する可能性がある。そのため、一対の第３の領域２０９ａ、２０９ｂとなる酸化物半導体膜１４０の部分が露出している場合は、ドーパントとして水素を用いることが好ましい。
【０１５９】
なお、酸化物半導体膜１４０にドーパント１５０を添加する処理は、実施の形態１と同様に複数回行うことができる。
【０１６０】
また、ドーパント１５０を添加した後に、加熱処理を行ってもよい。該加熱処理は、酸化物半導体膜１４０を形成する際に行う加熱処理と同様にして行えばよいが、一対の第２の領域２０７ａ、２０７ｂ及び一対の第３の領域２０９ａ、２０９ｂが結晶化しない温度が好ましい。
【０１６１】
次に、層間絶縁膜２１７、開口部２１６ａ、２１６ｂ、第２の電極２１９ａ及び第３の電極２１９ｂは、実施の形態１で説明した層間絶縁膜１１７、開口部１１６ａ、１１６ｂ、第２の電極１１９ａ及び第３の電極１１９ｂと同様にして形成すればよい。以上により、トランジスタ２００を作製することができる（図４（Ｂ）参照）。
【０１６２】
本実施の形態で説明したトランジスタ２００は、実施の形態１と同様の効果を得ることができる。なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【０１６３】
（実施の形態３）
本実施の形態では、先の実施の形態で示したトランジスタと構成が一部異なるトランジスタ３００について説明する。
【０１６４】
〈トランジスタ３００の構造及び特徴〉
トランジスタ３００は、第２の電極２１９ａ及び第３の電極２１９ｂの一対の第３の領域２０９ａ、２０９ｂと接する面において、トランジスタ２００と異なっている。
【０１６５】
図６（Ａ）は、トランジスタ３００の平面図である。なお、図６（Ａ）において、下地絶縁膜３０２、ゲート絶縁膜３１１及び層間絶縁膜３１７は、便宜上、図示していない。
【０１６６】
図６（Ａ）より、酸化物半導体膜３０３上には、第１の電極３１３及び第１の電極３１３の側面に設けられたサイドウォール絶縁膜３１５が設けられている。そして、第２の電極３１９ａ及び第３の電極３１９ｂは、酸化物半導体膜３０３の第３の領域３０９ａ、３０９ｂの下面と接している。トランジスタ３００はトップゲート構造でボトムコンタクト型のトランジスタである。
【０１６７】
図６（Ｂ）は、トランジスタ３００におけるＥ−Ｆ間の断面図である。図６（Ｂ）より、基板３０１上に下地絶縁膜３０２が設けられており、下地絶縁膜３０２上には、第１の領域３０５、一対の第２の領域３０７ａ、３０７ｂ及び一対の第３の領域３０９ａ、３０９ｂを含む酸化物半導体膜３０３、並びに第２の電極３１９ａ及び第３の電極３１９ｂが設けられている。一対の第２の領域３０７ａ、３０７ｂは第１の領域３０５の側面に接して設けられている。一対の第３の領域３０９ａ、３０９ｂは、一対の第２の領域３０７ａ、３０７ｂの側面に接して設けられている。
【０１６８】
酸化物半導体膜３０３上にゲート絶縁膜３１１が設けられている。ゲート絶縁膜３１１は、第１の領域３０５に接している。ゲート絶縁膜３１１上には、第１の領域３０５と重畳した第１の電極３１３が設けられている。第１の電極３１３の側面には、サイドウォール絶縁膜３１５ａ、３１５ｂが接して設けられている。
【０１６９】
ゲート絶縁膜３１１、第１の電極３１３及びサイドウォール絶縁膜３１５ａ、３１５ｂ上には層間絶縁膜３１７が設けられている。
【０１７０】
第２の電極３１９ａ及び第３の電極３１９ｂの端部は、テーパ形状であってもよいが、第１の電極３１３の端部は垂直な形状であることが好ましい。第１の電極３１３の端部を垂直な形状とし、第１の電極３１３上にサイドウォール絶縁膜３１５（サイドウォール絶縁膜３１５ａ、３１５ｂ）となる絶縁膜を形成し、異方性の高いエッチングを行うことで、サイドウォール絶縁膜３１５（サイドウォール絶縁膜３１５ａ、３１５ｂ）を形成することができる。
【０１７１】
また、図６（Ａ）より、第２の領域３０７ａ、３０７ｂは酸化物半導体膜３０３がサイドウォール絶縁膜３１５と重畳する領域に相当する。そして、サイドウォール絶縁膜３１５は、第１の電極３１３の側面及びゲート絶縁膜３１１と接する領域以外の少なくとも一部は湾曲形状を有している。
【０１７２】
また、トランジスタ３００において、ゲート絶縁膜３１１が第１の領域３０５に接しているため、ゲート絶縁膜３１１は酸化物半導体膜３０３の形状（段差）に沿って覆っていない。言い換えると、ゲート絶縁膜３１１には酸化物半導体膜３０３の段差を乗り越えている部分がない。ゲート絶縁膜３１１に酸化物半導体膜３０３の段差を乗り越えている部分がないことによって、トランジスタ３００はゲート絶縁膜３１１を起因とするリーク電流を低減し、かつゲート絶縁膜３１１の耐圧を高めることができる。そのため、ゲート絶縁膜３１１を５ｎｍ近くまで薄膜化して用いてもトランジスタを動作させることができる。なお、ゲート絶縁膜３１１を薄膜化することで、短チャネル効果を抑制し、かつトランジスタの動作速度を高めることができる。
【０１７３】
さらに、トランジスタ３００はゲート絶縁膜３１１の段差乗り越え部がないため、第１の電極３１３と一対の第２の領域３０７ａ、３０７ｂ及び一対の第３の領域３０９ａ、３０９ｂとの間に生じる寄生容量がほとんどない。それゆえ、トランジスタ３００はチャネル長を縮小した場合においても、しきい値電圧の変動を低減することができる。
【０１７４】
また、図６に示したトランジスタ３００は、ゲート絶縁膜３１１が第１の電極３１３と接する領域のみに設けられている形態であるが、ゲート絶縁膜３１１は、実施の形態１と同様に第３の領域３０９ａ、３０９ｂ（さらには、第２の電極３１９ａ及び第３の電極３１９ｂ）上にも設けられる形態であってもよい。
【０１７５】
〈トランジスタ３００の作製方法〉
次に、トランジスタ３００の作製方法について、図７を用いて説明する。
【０１７６】
基板３０１上に下地絶縁膜３０２を形成し、下地絶縁膜３０２上に第２の電極３１９ａ及び第３の電極３１９ｂとなる導電膜を形成し、該導電膜を加工し、第２の電極３１９ａ及び第３の電極３１９ｂを形成する。基板３０１、下地絶縁膜３０２は実施の形態１で説明した基板１０１及び下地絶縁膜１０２と同じ構成とすればよい。該導電膜は、実施の形態１で説明した第２の電極１１９ａ及び第３の電極１１９ｂに用いることができる導電材料で形成する。なお、該導電膜の形成方法は、実施の形態１と同様にスパッタリング法を用いればよい。また、該導電膜の加工は、実施の形態１で説明したフォトリソグラフィ工程及びエッチング工程を適宜用いて行えばよい。
【０１７７】
下地絶縁膜３０２、第２の電極３１９ａ及び第３の電極３１９ｂ上に酸化物半導体膜３４０を形成する（図７（Ａ）参照）。酸化物半導体膜３４０は、実施の形態１で説明した酸化物半導体膜１４０と同様にして形成することができる（図２参照）。
【０１７８】
次に、第２の電極３１９ａ、第３の電極３１９ｂ及び酸化物半導体膜３４０上に、ゲート絶縁膜３１１及び第１の電極３１３を形成する。まず、酸化物半導体膜３４０上に、ゲート絶縁膜３１１となる絶縁膜を形成する。ゲート絶縁膜３１１及び第１の電極３１３は、実施の形態２のゲート絶縁膜２１１及び第１の電極２１３と同様に形成すればよい。
【０１７９】
次に、酸化物半導体膜３４０、ゲート絶縁膜３１１及び第１の電極３１３上にサイドウォール絶縁膜３１５ａ、３１５ｂとなる絶縁膜３１４を形成する（図７（Ｂ）参照）。絶縁膜３１４は、実施の形態１の下地絶縁膜１０２として用いることができるもので形成する。その後、絶縁膜３１４を加工して、サイドウォール絶縁膜３１５ａ、３１５ｂを形成する（図７（Ｃ）参照）。絶縁膜３１４をサイドウォール絶縁膜３１５ａ、３１５ｂに加工する方法は、実施の形態１で説明した絶縁膜１１４をサイドウォール絶縁膜１１５ａ、１１５ｂに加工する方法と同じとすればよい。
【０１８０】
また、サイドウォール絶縁膜３１５ａ、３１５ｂの厚さは、後に酸化物半導体膜３０３となる酸化物半導体膜３４０と接している面から、第１の電極３１３と接している面の最頂部までをいう。そして、後に形成される一対の第２の領域３０７ａ、３０７ｂのドーパント濃度は、サイドウォール絶縁膜３１５ａ、３１５ｂの厚さに対応することから、一対の第２の領域３０７ａ、３０７ｂのドーパント濃度が、実施の形態１で説明した値となるように、サイドウォール絶縁膜３１５ａ、３１５ｂの厚さ、さらには第１の電極３１３の厚さを決めればよい。
【０１８１】
また、低濃度領域である一対の第２の領域３０７ａ、３０７ｂの範囲は、サイドウォール絶縁膜３１５の幅（ここでは、図６（Ｂ）のサイドウォール絶縁膜３１５ａ、３１５ｂが酸化物半導体膜３４０と接している幅）に対応して決まる。低濃度領域の範囲を大きくすると、それだけチャネル形成領域として機能する第１の領域３０５に加わる電界を緩和することができる。サイドウォール絶縁膜３１５の幅は、第１の電極３１３の厚さに対応することから、一対の第２の領域３０７ａ、３０７ｂの範囲が、所望の範囲となるように、第１の電極３１３の厚さを決めればよい。
【０１８２】
次に、酸化物半導体膜３４０にドーパント１５０を添加する処理を行う（図７（Ｄ）参照）。酸化物半導体膜３４０にドーパント１５０を添加する処理は、実施の形態１と同様にして行えばよく、ここでの処理によって、第１の領域３０５、一対の第２の領域３０７ａ、３０７ｂ及び一対の第３の領域３０９ａ、３０９ｂが形成される（図７（Ｅ）参照）。なお、ここでの処理により形成される第１の領域３０５、一対の第２の領域３０７ａ、３０７ｂ及び一対の第３の領域３０９ａ、３０９ｂは、実施の形態１で説明した第１の領域１０５、一対の第２の領域１０７ａ、１０７ｂ及び一対の第３の領域１０９ａ、１０９ｂと同様の構成である。
【０１８３】
さらに、トランジスタ３００は、トランジスタ２００と同様に、酸化物半導体膜３４０の一部が露出した状態でドーパント１５０が添加される形態である。よって、ドーパント１５０の添加方法として、実施の形態２と同様にプラズマ処理を用いることができる。なお、該プラズマ処理は実施の形態２で説明したプラズマ処理と同様である。
【０１８４】
トランジスタ３００のように、酸化物半導体膜３４０の一対の第３の領域３０９ａ、３０９ｂとなる部分が露出している場合、ドーパントとして希ガス元素を用いて、プラズマ処理で添加すると実施の形態１で説明したように一対の第３の領域３０９ａ、３０９ｂとなる部分がエッチングされ、薄膜化する可能性がある。そのため、一対の第３の領域３０９ａ、３０９ｂとなる酸化物半導体膜３４０の部分が露出している場合は、ドーパントとして水素を用いることが好ましい。
【０１８５】
また、ゲート絶縁膜３１１が、実施の形態１と同様に第３の領域３０９ａ、３０９ｂ（さらには、第２の電極３１９ａ及び第３の電極３１９ｂ）上にも設けられる形態の場合であっても、酸化物半導体膜３４０にドーパント１５０を添加する処理を行うことができる。その際、ドーパント１５０はゲート絶縁膜３１１及びサイドウォール絶縁膜３１５ａ、３１５ｂを通過して、酸化物半導体膜３４０に添加される。このような形態の場合は、ドーパント１５０として、問題なく希ガス元素を用いることができる。
【０１８６】
なお、酸化物半導体膜３４０にドーパント１５０を添加する処理は、実施の形態１と同様に複数回行うことができる。
【０１８７】
また、ドーパント１５０を添加した後に、加熱処理を行ってもよい。該加熱処理は、酸化物半導体膜３４０を形成する際に行う加熱処理と同様にして行えばよいが、一対の第２の領域３０７ａ、３０７ｂ及び一対の第３の領域３０９ａ、３０９ｂが結晶化しない温度が好ましい。
【０１８８】
次に、第１の電極３１３、第２の電極３１９ａ、第３の電極３１９ｂ、及びサイドウォール絶縁膜３１５ａ、３１５ｂ上に、層間絶縁膜３１７として、実施の形態１で説明した層間絶縁膜１１７と同様にして形成する。以上により、トランジスタ３００を作製することができる（図６（Ｂ）参照）。
【０１８９】
本実施の形態で説明したトランジスタ３００は、実施の形態１と同様の効果を得ることができる。なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【０１９０】
（実施の形態４）
本実施の形態では、実施の形態１乃至実施の形態３に示したトランジスタにおいて、酸化物半導体膜に含まれる第１の領域、一対の第２の領域及び一対の第３の領域がトランジスタに与える電気特性の影響を、バンド図を用いて説明する。なお、図６に示すトランジスタ３００を例にして説明する。
【０１９１】
図８（Ａ）及び図８（Ｂ）は、トランジスタ３００（図６（Ｂ）参照）のＧ−Ｈ間の断面におけるエネルギーバンド図（模式図）を示す。なお、図８（Ｂ）はソース領域とドレイン領域の間の電圧を等電位（ＶＤ＝０Ｖ）とした場合を示している。トランジスタ３００は、第１の領域３０５（ＯＳ１とする）、一対の第２の領域３０７ａ、３０７ｂ（ＯＳ２とする）及び一対の第３の領域３０９ａ、３０９ｂ（ＯＳ３とする）を含む酸化物半導体膜３０３、並びに、第２の電極３１９ａ及び第３の電極３１９ｂ（ｍｅｔａｌとする）を有するトランジスタである。
【０１９２】
トランジスタ３００のチャネル形成領域は、ＯＳ１により形成されており、ＯＳ１は、膜中から水分（水素を含む）などの不純物をできるだけ除去、脱離させて高純度化することにより真性（Ｉ型）とした酸化物半導体、又は限りなく真性に近づけた酸化物半導体により形成されている。そうすることにより、フェルミ準位（Ｅｆ）は真性フェルミ準位（Ｅｉ）と同じレベルにすることができる。
【０１９３】
また、トランジスタ３００の低濃度領域は、ＯＳ２により形成されており、ソース領域及びドレイン領域は、ＯＳ３により形成されている。ＯＳ２及びＯＳ３は、ＯＳ１と同様に、膜中から水分（水素を含む）などの不純物をできるだけ除去、脱離させて高純度化することにより真性（Ｉ型）としたもの、又は限りなく真性に近づけた酸化物半導体とし、その後、水素又は希ガス元素のいずれかから選択された一以上のドーパントを添加することによってドナーとして機能するか、又は酸素欠損が生じる。それにより、ＯＳ２及びＯＳ３は、ＯＳ１と比べてキャリア密度が高くなり、フェルミ準位の位置が伝導帯の近くになる。
【０１９４】
図８（Ａ）は、真空準位（Ｅｖａｃとする）、第１の領域３０５（ＯＳ１とする）、一対の第２の領域３０７ａ、３０７ｂ（ＯＳ２とする）、一対の第３の領域３０９ａ、３０９ｂ（ＯＳ３とする）、第２の電極３１９ａ及び第３の電極３１９ｂ（ｍｅｔａｌとする）のバンド構造の関係である。ここで、ＩＰはイオン化ポテンシャル、Ｅａは電子親和力、Ｅｇはバンドギャップ、Ｗｆは仕事関数を示す。また、Ｅｃは伝導帯の下端、Ｅｖは価電子帯の上端、Ｅｆはフェルミ準位を示す。なお、各符号の末尾に示す記号は、１がＯＳ１を、２がＯＳ２を、３がＯＳ３を、ｍがｍｅｔａｌであることをそれぞれ示す。ここではｍｅｔａｌとしてＷｆ＿ｍが４．１ｅＶ（チタンなど）を想定している。
【０１９５】
ＯＳ１は高純度化された酸化物半導体であり、極めてキャリア密度が低いためＥｆ＿１はＥｃ及びＥｖの概ね中央にあるとする。また、ＯＳ２及びＯＳ３はドーパントが添加されたキャリア密度の高い酸化物半導体であり、Ｅｃ＿２とＥｆ＿２が、Ｅｃ＿３とＥｆ＿３が概ね一致する。ＯＳ１、ＯＳ２及びＯＳ３に示す酸化物半導体は、バンドギャップ（Ｅｇ）が３．１５ｅＶ、電子親和力（Ｅａ）は４．３ｅＶと言われている。
【０１９６】
図８（Ｂ）に示すように、チャネル形成領域であるＯＳ１と低濃度領域であるＯＳ２が接触すると、ＯＳ１及びＯＳ２のフェルミ準位が一致するようにキャリアの移動が起こり、ＯＳ１及びＯＳ２のバンド端が曲がる。さらに、低濃度領域であるＯＳ２とソース領域及びドレイン領域であるＯＳ３が接触する場合も、ＯＳ２及びＯＳ３のフェルミ準位が一致するようにキャリアの移動が起こり、ＯＳ２及びＯＳ３のバンド端が曲がる。さらに、ソース領域及びドレイン領域であるＯＳ３とｍｅｔａｌが接触した場合も、ＯＳ３及びｍｅｔａｌのフェルミ準位が一致するようにキャリアの移動が起こり、ＯＳ３のバンド端が曲がる。
【０１９７】
このように、チャネルとなるＯＳ１と第２の電極３１９ａ及び第３の電極３１９ｂとなるｍｅｔａｌとの間に、キャリア密度が高く、且つ該キャリア密度に差を有する酸化物半導体であるＯＳ２及びＯＳ３が形成されることにより、酸化物半導体膜３０３と金属とのコンタクトをオーミックにすることができ、またコンタクト抵抗を低減させることができる。その結果として、トランジスタ３００のオン電流を増加させることができる。また、ＯＳ１のバンド端の曲がりを小さくすることができるため、トランジスタ３００の短チャネル効果を低減できる。
【０１９８】
（実施の形態５）
本実施の形態では、先の実施の形態で示したトランジスタと異なるトランジスタの例について図９を用いて説明する。
【０１９９】
図９（Ａ）はトランジスタ４００の断面図であり、図９（Ｂ）は図９（Ａ）の点線部を拡大した図である。
【０２００】
トランジスタ４００の構造は以下の通りである。基板４０１上に下地絶縁膜４０２が設けられている。下地絶縁膜４０２上には第１の領域４０５、一対の第２の領域４０７ａ、４０７ｂ、一対の第３の領域４０９ａ、４０９ｂ及び一対の第４の領域４１０ａ、４１０ｂを含む酸化物半導体膜４０３が設けられている。一対の第４の領域４１０ａ、４１０ｂ上に第２の電極４１９ａ及び第３の電極４１９ｂが設けられている。第１の領域４０５、一対の第２の領域４０７ａ、４０７ｂ、一対の第３の領域４０９ａ、４０９ｂ、及び一対の第４の領域４１０ａ、４１０ｂ、第２の電極４１９ａ及び第３の電極４１９ｂ上にゲート絶縁膜４１１が設けられている。第１の電極４１３が第１の領域４０５と重畳してゲート絶縁膜４１１上に設けられている。
【０２０１】
トランジスタ４００はトップゲート構造でトップコンタクト型のトランジスタであり、トランジスタ１００、トランジスタ２００及びトランジスタ３００とは異なり、一対の第４の領域４１０ａ、４１０ｂが設けられている。
【０２０２】
基板４０１、下地絶縁膜４０２、第１の領域４０５、ゲート絶縁膜４１１、第１の電極４１３、第２の電極４１９ａ及び第３の電極４１９ｂは、実施の形態１で説明した基板１０１、下地絶縁膜１０２、第１の領域１０５、ゲート絶縁膜１１１、第１の電極１１３、第２の電極１１９ａ及び第３の電極１１９ｂと同様にして形成することができる。
【０２０３】
チャネル形成領域である第１の領域４０５は実施の形態１で説明したＣＡＡＣ酸化物半導体領域であり、一対の第４の領域４１０ａ、４１０ｂも実施の形態１で説明したＣＡＡＣ酸化物半導体領域である。一対の第２の領域４０７ａ、４０７ｂ及び一対の第３の領域４０９ａ、４０９ｂは、ドーパントが含まれた非晶質領域であり、該ドーパントは実施の形態１で説明したものと同様である。また、一対の第２の領域４０７ａ、４０７ｂのドーパント濃度と、一対の第３の領域４０９ａ、４０９ｂのドーパント濃度は異なっている。一対の第２の領域４０７ａ、４０７ｂ及び一対の第３の領域４０９ａ、４０９ｂのドーパント濃度の範囲は、実施の形態１で説明したドーパント濃度の範囲である。
【０２０４】
トランジスタ４００は、実施の形態１で説明した酸化物半導体膜１４０を形成後に、第１の電極４１３、第２の電極４１９ａ及び第３の電極４１９ｂを利用して、ドーパント濃度の異なる領域（第１の領域４０５、一対の第２の領域４０７ａ、４０７ｂ及び一対の第３の領域４０９ａ、４０９ｂ、一対の第４の領域４１０ａ、４１０ｂ）を形成することができる。
【０２０５】
一対の第３の領域４０９ａ、４０９ｂは、第２の電極４１９ａ及び第３の電極４１９ｂがテーパ形状としているために形成される。また、第２の電極４１９ａ及び第３の電極４１９ｂの厚さを薄くすることで、一対の第３の領域４０９ａ、４０９ｂの範囲を拡大することができる。
【０２０６】
なお、トランジスタ１００、トランジスタ２００及びトランジスタ３００は、それぞれのトランジスタに設けられた第１の電極及びサイドウォール絶縁膜を利用して、ドーパント濃度の異なる領域（それぞれのトランジスタにおける第１の領域、一対の第２の領域及び一対の第３の領域）を形成したトランジスタである。
【０２０７】
以上より、トランジスタ４００は、チャネル形成領域である第１の領域４０５を介して、ドーパント濃度が異なる一対の第２の領域４０７ａ、４０７ｂ及び一対の第３の領域４０９ａ、４０９ｂが設けられており、チャネル形成領域である第１の領域４０５に加わる電界を緩和することができるため、短チャネル効果を抑制できる。
【０２０８】
また、トランジスタ４００の他に、上記実施の形態で示したトランジスタと異なるトランジスタの例としてトランジスタ５００を説明する。
【０２０９】
図９（Ｃ）はトランジスタ５００の断面図であり、図９（Ｄ）は図９（Ｃ）の点線部を拡大した図である。
【０２１０】
トランジスタ５００の構造は以下の通りである。基板４０１上に下地絶縁膜４０２が設けられている。下地絶縁膜４０２上には、第１の電極４１３及び第１の電極４１３を覆っているゲート絶縁膜４１１が設けられている。ゲート絶縁膜４１１上には、第１の領域４０５、一対の第２の領域４０７ａ、４０７ｂ、一対の第３の領域４０９ａ、４０９ｂ及び一対の第４の領域４１０ａ、４１０ｂを含む酸化物半導体膜４０３が設けられている。一対の第４の領域４１０ａ、４１０ｂ上に第２の電極４１９ａ及び第３の電極４１９ｂが設けられている。第１の領域４０５上には絶縁膜４２０が設けられている。
【０２１１】
トランジスタ５００はボトムゲート構造でトップコンタクト型のトランジスタであり、トランジスタ１００、トランジスタ２００及びトランジスタ３００とは異なり、一対の第４の領域４１０ａ、４１０ｂが設けられている。
【０２１２】
基板４０１、下地絶縁膜４０２、第１の領域４０５、ゲート絶縁膜４１１、第１の電極４１３、第２の電極４１９ａ及び第３の電極４１９ｂは、実施の形態１で説明した基板１０１、下地絶縁膜１０２、第１の領域１０５、ゲート絶縁膜１１１、第１の電極１１３、第２の電極１１９ａ及び第３の電極１１９ｂと同様にして形成することができる。なお、トランジスタ５００はボトムゲート構造であることから、第１の電極４１３は、第２の電極４１９ａ及び第３の電極４１９ｂ同様にテーパ形状であることが好ましい。第１の電極４１３をテーパ形状とすることで、ゲート絶縁膜４１１の被覆性を向上させることができる。
【０２１３】
チャネル形成領域である第１の領域４０５は実施の形態１で説明したＣＡＡＣ酸化物半導体領域であり、一対の第４の領域４１０ａ、４１０ｂも実施の形態１で説明したＣＡＡＣ酸化物半導体領域である。一対の第２の領域４０７ａ、４０７ｂ及び一対の第３の領域４０９ａ、４０９ｂは、ドーパントが含まれた非晶質領域であり、該ドーパントは実施の形態１で説明したものと同様である。また、一対の第２の領域４０７ａ、４０７ｂのドーパント濃度と、一対の第３の領域４０９ａ、４０９ｂのドーパント濃度は異なっている。一対の第２の領域４０７ａ、４０７ｂ及び一対の第３の領域４０９ａ、４０９ｂのドーパント濃度の範囲は、実施の形態１で説明したドーパント濃度の範囲である。
【０２１４】
トランジスタ５００は、ゲート絶縁膜４１１上に実施の形態１で説明した酸化物半導体膜１４０を形成した後に、第２の電極４１９ａ、第３の電極４１９ｂ及び絶縁膜４２０を利用して、ドーパント濃度の異なる領域（第１の領域４０５、一対の第２の領域４０７ａ、４０７ｂ及び一対の第３の領域４０９ａ、４０９ｂ、一対の第４の領域４１０ａ、４１０ｂ）を形成することができる。絶縁膜４２０は、第１の領域４０５にドーパントが添加されないように厚く形成することが必要である。
【０２１５】
また、一対の第３の領域４０９ａ、４０９ｂは、第２の電極４１９ａ及び第３の電極４１９ｂがテーパ形状としているために形成される。また、第２の電極４１９ａ及び第３の電極４１９ｂの厚さを薄くすることで、一対の第３の領域４０９ａ、４０９ｂの範囲を拡大することができる。
【０２１６】
なお、トランジスタ１００、トランジスタ２００及びトランジスタ３００は、それぞれのトランジスタに設けられた第１の電極及びサイドウォール絶縁膜を利用して、ドーパント濃度の異なる領域（それぞれのトランジスタにおける第１の領域、一対の第２の領域及び一対の第３の領域）を形成したトランジスタである。
【０２１７】
以上より、トランジスタ５００は、チャネル形成領域である第１の領域４０５を介して、ドーパント濃度が異なる一対の第２の領域４０７ａ、４０７ｂ及び一対の第３の領域４０９ａ、４０９ｂが設けられており、チャネル形成領域である第１の領域４０５に加わる電界を緩和することができるため、短チャネル効果を抑制できる。
【０２１８】
（実施の形態６）
本実施の形態では、図１０を用いて、ドーパントを添加した酸化物半導体を用いた抵抗素子について説明する。
【０２１９】
図１０（Ａ）は、抵抗素子６００を示している。以下に、抵抗素子６００の構成を記載する。基板６０１上に下地絶縁膜６０２が設けられている。下地絶縁膜６０２上にドーパントを添加された酸化物半導体膜６０３が設けられている。酸化物半導体膜６０３上に導電膜６０４ａ、６０４ｂが設けられている。つまり、抵抗素子６００は酸化物半導体膜６０３を抵抗とする。ドーパントが添加された酸化物半導体膜６０３は、例えば、実施の形態２で示した酸化物半導体膜１４０（図５（Ａ）及び（Ｂ）参照）上にゲート絶縁膜２１１及び第１の電極２１３が形成されないようにした後にドーパントを添加することで形成することができる。また、導電膜６０４ａ、６０４ｂは、先の実施の形態で説明した第１の電極に用いることができる導電材料により形成することができる。
【０２２０】
図１０（Ｂ）は、抵抗素子６１０を示している。以下に、抵抗素子６１０の構成を記載する。基板６０１上に下地絶縁膜６０２が設けられている。下地絶縁膜６０２上にドーパントを添加された酸化物半導体膜６０３が設けられている。酸化物半導体膜６０３上に絶縁膜６０６が設けられている。絶縁膜６０６及び酸化物半導体膜６０３の一部に接して導電膜６０４ａ、６０４ｂが設けられている。抵抗素子６１０においても酸化物半導体膜６０３を抵抗とする。ドーパントが添加された酸化物半導体膜６０３は、例えば、実施の形態２で示した酸化物半導体膜１４０（図５（Ａ）及び（Ｂ）参照）上にゲート絶縁膜２１１及び第１の電極２１３が形成されないようにした後にドーパントを添加することで形成することができる。絶縁膜６０６は、先の実施の形態で説明した下地絶縁膜、ゲート絶縁膜、層間絶縁膜を適宜用いればよい。また、導電膜６０４ａ、６０４ｂは、先の実施の形態で説明した第１の電極に用いることができる導電材料により形成することができる。以上より、抵抗素子６１０は、抵抗として機能する導電膜６０４ａ、６０４ｂと接する酸化物半導体膜６０３の電流経路を一定にすることができ、より精度の高い抵抗値を有する抵抗素子である。
【０２２１】
（実施の形態７）
図１１（Ａ）に半導体装置を構成する記憶素子（以下、メモリセルとも記す）の回路図の一例を示す。メモリセルは、酸化物半導体以外の材料をチャネル形成領域に用いたトランジスタ１１６０と酸化物半導体をチャネル形成領域に用いたトランジスタ１１６２によって構成される。
【０２２２】
酸化物半導体をチャネル形成領域に用いたトランジスタ１１６２は、先の実施の形態に従って作製することができる。
【０２２３】
図１１（Ａ）に示すように、トランジスタ１１６０のゲート電極と、トランジスタ１１６２のソース電極又はドレイン電極の一方とは、電気的に接続されている。また、第１の配線（１ｓｔ Ｌｉｎｅ：ソース線ともよぶ）とトランジスタ１１６０のソース電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ：ビット線ともよぶ）とトランジスタ１１６０のドレイン電極とは、電気的に接続されている。そして、第３の配線（３ｒｄ Ｌｉｎｅ：第１信号線ともよぶ）とトランジスタ１１６２のソース電極又はドレイン電極の他方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ：第２信号線ともよぶ）と、トランジスタ１１６２のゲート電極とは、電気的に接続されている。
【０２２４】
酸化物半導体以外の材料、例えば単結晶シリコンをチャネル形成領域に用いたトランジスタ１１６０は十分な高速動作が可能なため、トランジスタ１１６０を用いることにより、記憶内容の読み出しなどを高速に行うことが可能である。また、酸化物半導体をチャネル形成領域に用いたトランジスタ１１６２は、トランジスタ１１６０に比べてオフ電流が小さいという特徴を有している。このため、トランジスタ１１６２をオフ状態とすることで、トランジスタ１１６０のゲート電極の電位を極めて長時間にわたって保持することが可能である。
【０２２５】
ゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【０２２６】
はじめに、情報の書き込み及び保持について説明する。まず、第４の配線の電位を、トランジスタ１１６２がオン状態となる電位として、トランジスタ１１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１１６０のゲート電極に与えられる（書き込み）。その後、第４の配線の電位を、トランジスタ１１６２がオフ状態となる電位として、トランジスタ１１６２をオフ状態とすることにより、トランジスタ１１６０のゲート電極の電位が保持される（保持）。
【０２２７】
トランジスタ１１６２のオフ電流はトランジスタ１１６０に比べて小さいから、トランジスタ１１６０のゲート電極の電位は長時間にわたって保持される。例えば、トランジスタ１１６０のゲート電極の電位がトランジスタ１１６０をオン状態とする電位であれば、トランジスタ１１６０のオン状態が長時間にわたって保持されることになる。また、トランジスタ１１６０のゲート電極の電位がトランジスタ１１６０をオフ状態とする電位であれば、トランジスタ１１６０のオフ状態が長時間にわたって保持される。
【０２２８】
次に、情報の読み出しについて説明する。上述のように、トランジスタ１１６０のオン状態又はオフ状態が保持された状態において、第１の配線に所定の電位（低電位）が与えられると、トランジスタ１１６０のオン状態又はオフ状態に応じて、第２の配線の電位は異なる値をとる。例えば、トランジスタ１１６０がオン状態の場合には、第１の配線の電位に対して、第２の配線の電位が低下することになる。また、トランジスタ１１６０がオフ状態の場合には、第２の配線の電位は変化しない。
【０２２９】
このように、情報が保持された状態において、第２の配線の電位と、所定の電位とを比較することで、情報を読み出すことができる。
【０２３０】
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込み及び保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ１１６２がオン状態となる電位として、トランジスタ１１６２をオン状態とする。これにより、第３の配線の電位（新たな情報に係る電位）が、トランジスタ１１６０のゲート電極に与えられる。その後、第４の配線の電位を、トランジスタ１１６２がオフ状態となる電位として、トランジスタ１１６２をオフ状態とすることにより、新たな情報が保持された状態となる。
【０２３１】
このように、開示する発明に係るメモリセルは、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、メモリセルを有する半導体装置の高速動作が実現される。
【０２３２】
また、図１１（Ａ）のメモリセルを発展させたメモリセルの回路図の一例を図１１（Ｂ）に示す。
【０２３３】
図１１（Ｂ）に示すメモリセル１１００は、第１の配線ＳＬ（ソース線）と、第２の配線ＢＬ（ビット線）と、第３の配線Ｓ１（第１信号線）と、第４の配線Ｓ２（第２信号線）と、第５の配線ＷＬ（ワード線）と、トランジスタ１１６４（第１のトランジスタ）と、トランジスタ１１６１（第２のトランジスタ）と、トランジスタ１１６３（第３のトランジスタ）と、から構成されている。トランジスタ１１６４及びトランジスタ１１６３は、酸化物半導体以外の材料をチャネル形成領域に用いており、トランジスタ１１６１は酸化物半導体をチャネル形成領域に用いている。
【０２３４】
ここで、トランジスタ１１６４のゲート電極と、トランジスタ１１６１のソース電極又はドレイン電極の一方とは、電気的に接続されている。また、第１の配線ＳＬと、トランジスタ１１６４のソース電極とは、電気的に接続され、トランジスタ１１６４のドレイン電極と、トランジスタ１１６３のソース電極とは、電気的に接続されている。そして、第２の配線ＢＬと、トランジスタ１１６３のドレイン電極とは、電気的に接続され、第３の配線Ｓ１と、トランジスタ１１６１のソース電極又はドレイン電極の他方とは、電気的に接続され、第４の配線Ｓ２と、トランジスタ１１６１のゲート電極とは、電気的に接続され、第５の配線ＷＬと、トランジスタ１１６３のゲート電極とは電気的に接続されている。
【０２３５】
次に、回路の動作について具体的に説明する。
【０２３６】
メモリセル１１００への書込みを行う場合は、第１の配線ＳＬを０Ｖ、第５の配線ＷＬを０Ｖ、第２の配線ＢＬを０Ｖ、第４の配線Ｓ２を２Ｖとする。データ”１”を書き込む場合には第３の配線Ｓ１を２Ｖ、データ”０”を書き込む場合には第３の配線Ｓ１を０Ｖとする。このとき、トランジスタ１１６３はオフ状態、トランジスタ１１６１はオン状態となる。なお、書き込み終了にあたっては、第３の配線Ｓ１の電位が変化する前に、第４の配線Ｓ２を０Ｖとして、トランジスタ１１６１をオフ状態にする。
【０２３７】
その結果、データ”１”書込み後にはトランジスタ１１６４のゲート電極に接続されるノード（以下、ノードＡ）の電位が約２Ｖ、データ”０”書込み後にはノードＡの電位が約０Ｖとなる。ノードＡには、第３の配線Ｓ１の電位に応じた電荷が蓄積されるが、トランジスタ１１６１のオフ電流は、単結晶シリコンをチャネル形成領域に用いたトランジスタと比べて小さく、トランジスタ１１６４のゲート電極の電位は長時間にわたって保持される。
【０２３８】
次に、メモリセルの読み出しを行う場合は、第１の配線ＳＬを０Ｖ、第５の配線ＷＬを２Ｖ、第４の配線Ｓ２を０Ｖ、第３の配線Ｓ１を０Ｖとし、第２の配線ＢＬに接続されている読み出し回路を動作状態とする。このとき、トランジスタ１１６３はオン状態、トランジスタ１１６１はオフ状態となる。
【０２３９】
データ”０”、つまりノードＡが約０Ｖの状態であればトランジスタ１１６４はオフ状態であるから、第２の配線ＢＬと第１の配線ＳＬ間の抵抗は高い状態となる。一方、データ”１”、つまりノードＡが約２Ｖの状態であればトランジスタ１１６４がオン状態であるから、第２の配線ＢＬと第１の配線ＳＬ間の抵抗は低い状態となる。読み出し回路は、メモリセルの抵抗状態の違いから、データ”０”，”１”を読み出すことができる。なお、書込み時の第２の配線ＢＬは０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充電されていても構わない。読み出し時の第３の配線Ｓ１は０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充電されていても構わない。
【０２４０】
なお、データ”１”とデータ”０”は便宜上の定義であって、逆であっても構わない。また、上述した動作電圧は一例である。動作電圧は、データ”０”の場合にトランジスタ１１６４がオフ状態となり、データ”１”の場合にトランジスタ１１６４がオン状態となるように、また、書込み時にトランジスタ１１６１がオン状態、書込み時以外ではオフ状態となるように、また、読み出し時にトランジスタ１１６３がオン状態となるように選べばよい。特に２Ｖの代わりに、周辺の論理回路の電源電位ＶＤＤを用いてもよい。
【０２４１】
本実施の形態では理解の簡単のため、最小記憶単位（１ビット）のメモリセルについて説明したが、メモリセルの構成はこれに限られるものではない。複数のメモリセルを適当に接続して、より高度な半導体装置を構成することもできる。例えば、上記メモリセルを複数用いて、ＮＡＮＤ型やＮＯＲ型の半導体装置を構成することが可能である。配線の構成も図１１（Ａ）や図１１（Ｂ）に限定されず、適宜変更することができる。
【０２４２】
図１２に、ｍ×ｎビットの記憶容量を有する本発明の一態様に係る半導体装置のブロック回路図を示す。
【０２４３】
図１２に示す半導体装置は、ｍ本の第５の配線ＷＬ（１）〜ＷＬ（ｍ）及び第４の配線Ｓ２（１）〜Ｓ２（ｍ）と、ｎ本の第２の配線ＢＬ（１）〜ＢＬ（ｎ）及び第３の配線Ｓ１（１）〜Ｓ１（ｎ）と、複数のメモリセル１１００（１、１）〜１１００（ｍ、ｎ）が縦ｍ個（行）×横ｎ個（列）（ｍ、ｎは自然数）のマトリクス状に配置されたメモリセルアレイ１１１０と、第２の配線及び第３の配線駆動回路１１１１や、第４の配線及び第５の配線駆動回路１１１３や、読み出し回路１１１２といった周辺回路によって構成されている。他の周辺回路として、リフレッシュ回路等が設けられてもよい。
【０２４４】
各メモリセルの代表として、メモリセル１１００（ｉ、ｊ）を考える。ここで、メモリセル１１００（ｉ、ｊ）（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、第２の配線ＢＬ（ｊ）、第３の配線Ｓ１（ｊ）、第５の配線ＷＬ（ｉ）及び第４の配線Ｓ２（ｉ）、及び第１の配線にそれぞれ接続されている。第１の配線には第１の配線電位Ｖｓが与えられている。また、第２の配線ＢＬ（１）〜ＢＬ（ｎ）及び第３の配線Ｓ１（１）〜Ｓ１（ｎ）は第２の配線及び第３の配線駆動回路１１１１、並びに読み出し回路１１１２に接続されている。また、第５の配線ＷＬ（１）〜ＷＬ（ｍ）及び第４の配線Ｓ２（１）〜Ｓ２（ｍ）は第４の配線及び第５の配線駆動回路１１１３に接続されている。
【０２４５】
図１２に示した半導体装置の動作について説明する。本構成では、行ごとの書込み及び読み出しを行う。
【０２４６】
第ｉ行のメモリセル１１００（ｉ、１）〜１１００（ｉ、ｎ）に書込みを行う場合は、第１の配線電位Ｖｓを０Ｖ、第５の配線ＷＬ（ｉ）を０Ｖ、第２の配線ＢＬ（１）〜ＢＬ（ｎ）を０Ｖ、第４の配線Ｓ２（ｉ）を２Ｖとする。このときトランジスタ１１６１は、オン状態となる。第３の配線Ｓ１（１）〜Ｓ１（ｎ）は、データ”１”を書き込む列は２Ｖ、データ”０”を書き込む列は０Ｖとする。なお、書き込み終了にあたっては、第３の配線Ｓ１（１）〜Ｓ１（ｎ）の電位が変化する前に、第４の配線Ｓ２（ｉ）を０Ｖとして、トランジスタ１１６１をオフ状態にする。また、非選択の第５の配線ＷＬは０Ｖ、非選択の第４の配線Ｓ２は０Ｖとする。
【０２４７】
その結果、データ”１”の書込みを行ったメモリセルのトランジスタ１１６４のゲート電極に接続されるノード（以下、ノードＡ）の電位は約２Ｖ、データ”０”の書込みを行ったメモリセルのノードＡの電位は約０Ｖとなる（図１１（Ｂ）及び図１２参照）。また、非選択メモリセルのノードＡの電位は変わらない。
【０２４８】
第ｉ行のメモリセル１１００（ｉ、１）〜１１００（ｉ、ｎ）の読み出しを行う場合は、第１の配線電位Ｖｓを０Ｖ、第５の配線ＷＬ（ｉ）を２Ｖ、第４の配線Ｓ２（ｉ）を０Ｖ、第３の配線Ｓ１（１）〜Ｓ１（ｎ）を０Ｖとし、第２の配線ＢＬ（１）〜ＢＬ（ｎ）に接続されている読み出し回路を動作状態とする。読み出し回路では、例えば、メモリセルの抵抗状態の違いから、データ”０”，”１”を読み出すことができる。なお、非選択の第５の配線ＷＬは０Ｖ、非選択の第４の配線Ｓ２は０Ｖとする。なお、書込み時の第２の配線ＢＬは０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充電されていても構わない。読み出し時の第３の配線Ｓ１は０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充電されていても構わない。
【０２４９】
なお、データ”１”とデータ”０”は便宜上の定義であって、逆であっても構わない。また、上述した動作電圧は一例である。動作電圧は、データ”０”の場合にトランジスタ１１６４がオフ状態となり、データ”１”の場合にトランジスタ１１６４がオン状態となるように、また、書込み時にトランジスタ１１６１がオン状態、書込み時以外ではオフ状態となるように、また、読み出し時にトランジスタ１１６３がオン状態となるように選べばよい。特に２Ｖの代わりに、周辺の論理回路の電源電位ＶＤＤを用いてもよい。
【０２５０】
（実施の形態８）
本実施の形態では、容量素子を有するメモリセルの回路図の一例を示す。図１３（Ａ）に示すメモリセル１１７０は、第１の配線ＳＬ、第２の配線ＢＬ、第３の配線Ｓ１、第４の配線Ｓ２と、第５の配線ＷＬと、トランジスタ１１７１（第１のトランジスタ）と、トランジスタ１１７２（第２のトランジスタ）と、容量素子１１７３とから構成されている。トランジスタ１１７１は、酸化物半導体以外の材料をチャネル形成領域に用いており、トランジスタ１１７２はチャネル形成領域に酸化物半導体を用いている。
【０２５１】
ここで、トランジスタ１１７１のゲート電極と、トランジスタ１１７２のソース電極又はドレイン電極の一方と、容量素子１１７３の一方の電極とは、電気的に接続されている。また、第１の配線ＳＬと、トランジスタ１１７１のソース電極とは、電気的に接続され、第２の配線ＢＬと、トランジスタ１１７１のドレイン電極とは、電気的に接続され、第３の配線Ｓ１と、トランジスタ１１７２のソース電極又はドレイン電極の他方とは、電気的に接続され、第４の配線Ｓ２と、トランジスタ１１７２のゲート電極とは、電気的に接続され、第５の配線ＷＬと、容量素子１１７３の他方の電極とは、電気的に接続されている。
【０２５２】
次に、回路の動作について具体的に説明する。
【０２５３】
メモリセル１１７０への書込みを行う場合は、第１の配線ＳＬを０Ｖ、第５の配線ＷＬを０Ｖ、第２の配線ＢＬを０Ｖ、第４の配線Ｓ２を２Ｖとする。データ”１”を書き込む場合には第３の配線Ｓ１を２Ｖ、データ”０”を書き込む場合には第３の配線Ｓ１を０Ｖとする。このとき、トランジスタ１１７２はオン状態となる。なお、書き込み終了にあたっては、第３の配線Ｓ１の電位が変化する前に、第４の配線Ｓ２を０Ｖとして、トランジスタ１１７２をオフ状態にする。
【０２５４】
その結果、データ”１”の書込み後にはトランジスタ１１７１のゲート電極に接続されるノード（以下、ノードＡ）の電位が約２Ｖ、データ”０”の書込み後にはノードＡの電位が約０Ｖとなる。
【０２５５】
メモリセル１１７０の読み出しを行う場合は、第１の配線ＳＬを０Ｖ、第５の配線ＷＬを２Ｖ、第４の配線Ｓ２を０Ｖ、第３の配線Ｓ１を０Ｖとし、第２の配線ＢＬに接続されている読み出し回路を動作状態とする。このとき、トランジスタ１１７２は、オフ状態となる。
【０２５６】
第５の配線ＷＬを２Ｖとした場合のトランジスタ１１７１の状態について説明する。トランジスタ１１７１の状態を決めるノードＡの電位は、第５の配線ＷＬ−ノードＡ間の容量Ｃ１と、トランジスタ１１７１のゲート電極−ソース電極及びドレイン電極間の容量Ｃ２に依存する。
【０２５７】
なお、読み出し時の第３の配線Ｓ１は０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充電されていても構わない。データ”１”とデータ”０”は便宜上の定義であって、逆であっても構わない。
【０２５８】
書き込み時の第３の配線Ｓ１の電位は、書込み後にトランジスタ１１７２がオフ状態となり、また、第５の配線ＷＬ電位が０Ｖの場合にトランジスタ１１７１がオフ状態である範囲で、データ”０”、”１”の電位をそれぞれ選べばよい。読み出し時の第５の配線ＷＬ電位は、データ”０”の場合にトランジスタ１１７１がオフ状態となり、データ”１”の場合にトランジスタ１１７１がオン状態となるように選べばよい。また、トランジスタ１１７１のしきい値電圧も、一例である。上述したトランジスタ１１７１の状態を変えない範囲であれば、どのようなしきい値でも構わない。
【０２５９】
また、第１のゲート電極、及び第２のゲート電極を有する選択トランジスタと、容量素子を有するメモリセルを用いるＮＯＲ型の半導体記憶装置の例について図１３（Ｂ）を用いて説明する。
【０２６０】
図１３（Ｂ）に示す本発明の一態様に係る半導体装置は、Ｉ行（Ｉは２以上の自然数）Ｊ列（Ｊは自然数）にマトリクス状に配列された複数のメモリセルを備えたメモリセルアレイを具備する。
【０２６１】
図１３（Ｂ）に示すメモリセルアレイは、ｉ行（ｉは３以上の自然数）ｊ列（ｊは３以上の自然数）にマトリクス状に配列された複数のメモリセル１１８０と、ｉ本のワード線ＷＬ（ワード線ＷＬ＿１乃至ワード線ＷＬ＿ｉ）と、ｉ本の容量線ＣＬ（容量線ＣＬ＿１乃至容量線ＣＬ＿ｉ）と、ｉ本のゲート線ＢＧＬ（ゲート線ＢＧＬ＿１乃至ゲート線ＢＧＬ＿ｉ）と、ｊ本のビット線ＢＬ（ビット線ＢＬ＿１乃至ビット線ＢＬ＿ｊ）と、ソース線ＳＬと、を具備する。
【０２６２】
さらに、複数のメモリセル１１８０のそれぞれ（メモリセル１１８０（Ｍ，Ｎ）（ただし、Ｎは１以上ｊ以下の自然数、Ｍは１以上ｉ以下の自然数）ともいう）は、トランジスタ１１８１（Ｍ，Ｎ）と、容量素子１１８３（Ｍ，Ｎ）と、トランジスタ１１８２（Ｍ，Ｎ）と、を備える。
【０２６３】
なお、半導体記憶装置において、容量素子は、第１の容量電極、第２の容量電極、並びに第１の容量電極及び第２の容量電極に重畳する誘電体層により構成される。容量素子は、第１の容量電極及び第２の容量電極の間に印加される電圧に応じて電荷が蓄積される。
【０２６４】
トランジスタ１１８１（Ｍ，Ｎ）は、Ｎチャネル型トランジスタであり、ソース電極、ドレイン電極、第１のゲート電極、及び第２のゲート電極を有する。なお、本実施の形態の半導体記憶装置において、必ずしもトランジスタ１１８１をＮチャネル型トランジスタにしなくてもよい。
【０２６５】
トランジスタ１１８１（Ｍ，Ｎ）のソース電極及びドレイン電極の一方は、ビット線ＢＬ＿Ｎに接続され、トランジスタ１１８１（Ｍ，Ｎ）の第１のゲート電極は、ワード線ＷＬ＿Ｍに接続され、トランジスタ１１８１（Ｍ，Ｎ）の第２のゲート電極は、ゲート線ＢＧＬ＿Ｍに接続される。トランジスタ１１８１（Ｍ，Ｎ）のソース電極及びドレイン電極の一方がビット線ＢＬ＿Ｎに接続される構成にすることにより、メモリセル毎に選択的にデータを読み出すことができる。
【０２６６】
トランジスタ１１８１（Ｍ，Ｎ）は、メモリセル１１８０（Ｍ，Ｎ）において選択トランジスタとしての機能を有する。
【０２６７】
トランジスタ１１８１（Ｍ，Ｎ）としては、酸化物半導体をチャネル形成領域に用いたトランジスタを用いることができる。
【０２６８】
トランジスタ１１８２（Ｍ，Ｎ）は、Ｐチャネル型トランジスタである。なお、本実施の形態の半導体記憶装置において、必ずしもトランジスタ１１８２をＰチャネル型トランジスタにしなくてもよい。
【０２６９】
トランジスタ１１８２（Ｍ，Ｎ）のソース電極及びドレイン電極の一方は、ソース線ＳＬに接続され、トランジスタ１１８２（Ｍ，Ｎ）のソース電極及びドレイン電極の他方は、ビット線ＢＬ＿Ｎに接続され、トランジスタ１１８２（Ｍ，Ｎ）のゲート電極は、トランジスタ１１８１（Ｍ，Ｎ）のソース電極及びドレイン電極の他方に接続される。
【０２７０】
トランジスタ１１８２（Ｍ，Ｎ）は、メモリセル１１８０（Ｍ，Ｎ）において、出力トランジスタとしての機能を有する。トランジスタ１１８２（Ｍ，Ｎ）としては、例えば単結晶シリコンをチャネル形成領域に用いるトランジスタを用いることができる。
【０２７１】
容量素子１１８３（Ｍ，Ｎ）の第１の容量電極は、容量線ＣＬ＿Ｍに接続され、容量素子１１８３（Ｍ，Ｎ）の第２の容量電極は、トランジスタ１１８１（Ｍ，Ｎ）のソース電極及びドレイン電極の他方に接続される。なお、容量素子１１８３（Ｍ，Ｎ）は、保持容量としての機能を有する。
【０２７２】
ワード線ＷＬ＿１乃至ワード線ＷＬ＿ｉのそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。
【０２７３】
ビット線ＢＬ＿１乃至ビット線ＢＬ＿ｊのそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。
【０２７４】
容量線ＣＬ＿１乃至容量線ＣＬ＿ｉのそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。
【０２７５】
ゲート線ＢＧＬ＿１乃至ゲート線ＢＧＬ＿ｉのそれぞれの電圧は、例えばゲート線駆動回路を用いて制御される。
【０２７６】
ゲート線駆動回路は、例えばダイオード及び第１の容量電極がダイオードのアノード及びゲート線ＢＧＬに電気的に接続される容量素子を備える回路により構成される。
【０２７７】
トランジスタ１１８１の第２のゲート電極の電圧を調整することにより、トランジスタ１１８１の閾値電圧を調整することができる。従って、選択トランジスタとして機能するトランジスタ１１８１の閾値電圧を調整し、オフ状態におけるトランジスタ１１８１のソース電極及びドレイン電極の間に流れる電流を極力小さくすることができる。よって、記憶回路におけるデータの保持期間を長くすることができる。また、データの書き込み及び読み出しに必要な電圧を従来の半導体装置より低くすることができるため、消費電力を低減することができる。
【０２７８】
（実施の形態９）
本実施の形態では、先の実施の形態に示すトランジスタを用いた半導体装置の例について、図１４を参照して説明する。
【０２７９】
図１４（Ａ）には、いわゆるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に相当する構成の半導体装置の一例を示す。図１４（Ａ）に示すメモリセルアレイ１１２０は、複数のメモリセル１１３０がマトリクス状に配列された構成を有している。また、メモリセルアレイ１１２０は、ｍ本の第１の配線、及びｎ本の第２の配線を有する。なお、本実施の形態においては、第１の配線をビット線ＢＬとよび、第２の配線をワード線ＷＬとよぶ。
【０２８０】
メモリセル１１３０は、トランジスタ１１３１と、容量素子１１３２と、から構成されている。トランジスタ１１３１のゲート電極は、第１の配線（ワード線ＷＬ）と接続されている。また、トランジスタ１１３１のソース電極又はドレイン電極の一方は、第２の配線（ビット線ＢＬ）と接続されており、トランジスタ１１３１のソース電極又はドレイン電極の他方は、容量素子の電極の一方と接続されている。また、容量素子の電極の他方は容量線ＣＬと接続され、一定の電位が与えられている。トランジスタ１１３１には、先の実施の形態に示すトランジスタが適用される。
【０２８１】
先の実施の形態において示した酸化物半導体をチャネル形成領域に用いるトランジスタは、単結晶シリコンをチャネル形成領域に用いたトランジスタに比べてオフ電流が小さいという特徴を有する。このため、いわゆるＤＲＡＭとして認識されている図１４（Ａ）に示す半導体装置に当該トランジスタを適用する場合、実質的な不揮発性メモリを得ることが可能である。
【０２８２】
図１４（Ｂ）には、いわゆるＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に相当する構成の半導体装置の一例を示す。図１４（Ｂ）に示すメモリセルアレイ１１４０は、複数のメモリセル１１５０がマトリクス状に配列された構成とすることができる。また、メモリセルアレイ１１４０は、第１の配線（ワード線ＷＬ）、第２の配線（ビット線ＢＬ）及び第３の配線（反転ビット線／ＢＬ）をそれぞれ複数本有する。
【０２８３】
メモリセル１１５０は、第１のトランジスタ１１５１、第２のトランジスタ１１５２、第３のトランジスタ１１５３、第４のトランジスタ１１５４、第５のトランジスタ１１５５、及び第６のトランジスタ１１５６を有している。第１のトランジスタ１１５１と第２のトランジスタ１１５２は、選択トランジスタとして機能する。また、第３のトランジスタ１１５３と第４のトランジスタ１１５４のうち、一方はｎチャネル型トランジスタ（ここでは、第４のトランジスタ１１５４）であり、他方はｐチャネル型トランジスタ（ここでは、第３のトランジスタ１１５３）である。つまり、第３のトランジスタ１１５３と第４のトランジスタ１１５４によってＣＭＯＳ回路が構成されている。同様に、第５のトランジスタ１１５５と第６のトランジスタ１１５６によってＣＭＯＳ回路が構成されている。
【０２８４】
第１のトランジスタ１１５１、第２のトランジスタ１１５２、第４のトランジスタ１１５４、第６のトランジスタ１１５６は、ｎチャネル型のトランジスタであり、先の実施の形態において示したトランジスタを適用することができる。第３のトランジスタ１１５３と第５のトランジスタ１１５５は、ｐチャネル型のトランジスタであり、酸化物半導体以外の材料（例えば、単結晶シリコンなど）をチャネル形成領域に用いる。
【０２８５】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２８６】
（実施の形態１０）
酸化物半導体をチャネル形成領域に用いたトランジスタを少なくとも一部に用いてＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を構成することができる。
【０２８７】
図１５（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図１５（Ａ）に示すＣＰＵは、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）１１９８、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェース（ＲＯＭ Ｉ／Ｆ）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９及びＲＯＭ Ｉ／Ｆ１１８９は、別チップに設けてもよい。勿論、図１５（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
【０２８８】
Ｂｕｓ Ｉ／Ｆ１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
【０２８９】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
【０２９０】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及びレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
【０２９１】
図１５（Ａ）に示すＣＰＵでは、レジスタ１１９６に、記憶素子が設けられている。レジスタ１１９６の記憶素子には、実施の形態８に記載されている記憶素子を用いることができる。
【０２９２】
図１５（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有する記憶素子において、位相反転素子によるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。位相反転素子によるデータの保持が選択されている場合、レジスタ１１９６内の記憶素子への、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内の記憶素子への電源電圧の供給を停止することができる。
【０２９３】
電源停止に関しては、図１５（Ｂ）又は図１５（Ｃ）に示すように、記憶素子群と、電源電位ＶＤＤ又は電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図１５（Ｂ）及び図１５（Ｃ）の回路の説明を行う。
【０２９４】
図１５（Ｂ）及び図１５（Ｃ）では、記憶素子への電源電位の供給を制御するスイッチング素子に、酸化物半導体をチャネル形成領域に用いたトランジスタを含む記憶回路の構成の一例を示す。
【０２９５】
図１５（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、記憶素子１１４２を複数有する記憶素子群１１４３とを有している。具体的に、各記憶素子１１４２には、実施の形態８に記載されている記憶素子を用いることができる。記憶素子群１１４３が有する各記憶素子１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、記憶素子群１１４３が有する各記憶素子１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
【０２９６】
図１５（Ｂ）では、スイッチング素子１１４１として、酸化物半導体をチャネル形成領域に有するトランジスタを用いており、該トランジスタは、そのゲート電極に与えられる信号ＳｉｇＡによりスイッチングが制御される。
【０２９７】
なお、図１５（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。
【０２９８】
また、図１５（Ｂ）では、スイッチング素子１１４１により、記憶素子群１１４３が有する各記憶素子１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されていてもよい。
【０２９９】
また、図１５（Ｃ）には、記憶素子群１１４３が有する各記憶素子１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、記憶素子群１１４３が有する各記憶素子１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
【０３００】
記憶素子群と、電源電位ＶＤＤ又は電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
【０３０１】
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等のＬＳＩにも応用可能である。
【０３０２】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【符号の説明】
【０３０３】
１００ トランジスタ
１０１ 基板
１０２ 下地絶縁膜
１０３ 酸化物半導体膜
１０５ 第１の領域
１０７ａ 第２の領域
１０７ｂ 第２の領域
１０９ａ 第３の領域
１０９ｂ 第３の領域
１１１ ゲート絶縁膜
１１３ 第１の電極
１１４ 絶縁膜
１１５ サイドウォール絶縁膜
１１５ａ サイドウォール絶縁膜
１１５ｂ サイドウォール絶縁膜
１１７ 層間絶縁膜
１１９ａ 第２の電極
１１９ｂ 第３の電極
１１６ａ 開口部
１１６ｂ 開口部
１３０ 酸化物半導体膜
１３２ 酸化物半導体膜
１４０ 酸化物半導体膜
１５０ ドーパント
２００ トランジスタ
２０１ 基板
２０２ 下地絶縁膜
２０３ 酸化物半導体膜
２０５ 第１の領域
２０７ａ 第２の領域
２０７ｂ 第２の領域
２０９ａ 第３の領域
２０９ｂ 第３の領域
２１０ 絶縁膜
２１１ ゲート絶縁膜
２１２ 導電膜
２１３ 第１の電極
２１５ サイドウォール絶縁膜
２１５ａ サイドウォール絶縁膜
２１５ｂ サイドウォール絶縁膜
２１６ａ 開口部
２１６ｂ 開口部
２１４ 絶縁膜
２１７ 層間絶縁膜
２１９ａ 第２の電極
２１９ｂ 第３の電極
３００ トランジスタ
３０１ 基板
３０２ 下地絶縁膜
３０３ 酸化物半導体膜
３０５ 第１の領域
３０７ａ 第２の領域
３０７ｂ 第２の領域
３０９ａ 第３の領域
３０９ｂ 第３の領域
３１１ ゲート絶縁膜
３１３ 第１の電極
３１４ 絶縁膜
３１５ サイドウォール絶縁膜
３１５ａ サイドウォール絶縁膜
３１５ｂ サイドウォール絶縁膜
３１７ 層間絶縁膜
３１９ａ 第２の電極
３１９ｂ 第３の電極
３４０ 酸化物半導体膜
４００ トランジスタ
４０１ 基板
４０２ 下地絶縁膜
４０３ 酸化物半導体膜
４０５ 第１の領域
４０７ａ 第２の領域
４０７ｂ 第２の領域
４０９ａ 第３の領域
４０９ｂ 第３の領域
４１０ａ 第４の領域
４１０ｂ 第４の領域
４１１ ゲート絶縁膜
４１３ 第１の電極
４１９ａ 第２の電極
４１９ｂ 第３の電極
４２０ 絶縁膜
５００ トランジスタ
６００ 抵抗素子
６０１ 基板
６０２ 下地絶縁膜
６０３ 酸化物半導体膜
６０４ａ 導電膜
６０４ｂ 導電膜
６０６ 絶縁膜
６１０ 抵抗素子
１１００ メモリセル
１１１０ メモリセルアレイ
１１１１ 配線駆動回路
１１１２ 読み出し回路
１１１３ 配線駆動回路
１１２０ メモリセルアレイ
１１３０ メモリセル
１１３１ トランジスタ
１１３２ 容量素子
１１４０ メモリセルアレイ
１１４１ スイッチング素子
１１４２ 記憶素子
１１４３ 記憶素子群
１１５０ メモリセル
１１５１ トランジスタ
１１５２ トランジスタ
１１５３ トランジスタ
１１５４ トランジスタ
１１５５ トランジスタ
１１５６ トランジスタ
１１６０ トランジスタ
１１６１ トランジスタ
１１６２ トランジスタ
１１６３ トランジスタ
１１６４ トランジスタ
１１７０ メモリセル
１１７１ トランジスタ
１１７２ トランジスタ
１１７３ 容量素子
１１８０ メモリセル
１１８１ トランジスタ
１１８２ トランジスタ
１１８３ 容量素子
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
【技術分野】
【０００１】
開示する本発明は、酸化物半導体を用いた半導体装置及びその作製方法に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。本明細書中のトランジスタは半導体装置であり、該トランジスタを含む電気光学装置、半導体回路及び電子機器は全て半導体装置に含まれる。
【背景技術】
【０００３】
液晶表示装置や発光表示装置に代表されるフラットパネルディスプレイの多くに用いられているトランジスタは、ガラス基板上に形成されたアモルファスシリコン、単結晶シリコン又は多結晶シリコンなどのシリコン半導体によって構成されている。また、該シリコン半導体を用いたトランジスタは、集積回路（ＩＣ）などにも利用されている。
【０００４】
上記シリコン半導体に代わって、半導体特性を示す金属酸化物をトランジスタに用いる技術が注目されている。なお、本明細書中では、半導体特性を示す金属酸化物を酸化物半導体とよぶことにする。
【０００５】
例えば、酸化物半導体として、酸化亜鉛、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物を用いてトランジスタを作製し、該トランジスタを表示装置の画素のスイッチング素子などに用いる技術が開示されている（特許文献１及び特許文献２参照）。
【０００６】
また、酸化物半導体を用いたトランジスタにおいて、ソース領域及びドレイン領域と、ソース電極及びドレイン電極との間に、緩衝層として窒素を含む導電性の高い酸化物半導体を設けることで、酸化物半導体と、ソース電極及びドレイン電極とのコンタクト抵抗を低減する技術が開示されている（特許文献３参照）。
【０００７】
また、酸化物半導体を用いたトランジスタのソース領域及びドレイン領域をセルフアラインに形成する方法として、酸化物半導体表面を露出させて、アルゴンプラズマ処理を行い、その露出した部分の酸化物半導体の抵抗率を低下させる方法が開示されている（非特許文献１参照）。
【０００８】
しかしながら、この方法では、酸化物半導体表面を露出させて、アルゴンプラズマ処理を行うことにより、ソース領域及びドレイン領域となるべき部分の酸化物半導体も同時にエッチングされ、ソース領域及びドレイン領域が薄層化する（非特許文献１の図８参照）。その結果、ソース領域及びドレイン領域の抵抗が増加し、また、薄層化に伴うオーバーエッチングによる不良品発生の確率も増加する。
【０００９】
この現象は、酸化物半導体へのプラズマ処理に用いるイオン種の、原子半径が大きい場合に顕著になる。
【００１０】
酸化物半導体層が十分な厚さであれば問題とはならないのであるが、チャネル長を２００ｎｍ以下とする場合には、短チャネル効果を防止する上で、チャネルとなる部分の酸化物半導体層の厚さは２０ｎｍ以下、好ましくは１０ｎｍ以下であることが求められる。そのような薄い酸化物半導体層を扱う場合には、上記のようなプラズマ処理は好ましくない。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【特許文献３】特開２０１０−１３５７７４号公報
【非特許文献】
【００１２】
【非特許文献１】Ｓ． Ｊｅｏｎ ｅｔ ａｌ． ”１８０ｎｍ Ｇａｔｅ Ｌｅｎｇｔｈ Ａｍｏｒｐｈｏｕｓ ＩｎＧａＺｎＯ Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ ｆｏｒ Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｉｍａｇｅ Ｓｅｎｓｏｒ Ａｐｐｌｉｃａｔｉｏｎ”， ＩＥＤＭ Ｔｅｃｈ． Ｄｉｇ．， ｐ．５０４， ２０１０．
【発明の概要】
【発明が解決しようとする課題】
【００１３】
トランジスタを用いた集積回路において、集積化にはトランジスタの微細化が必要である。
【００１４】
トランジスタの微細化において、極端にチャネル長が短縮されたトランジスタは、しきい値電圧の低下など電気特性に変動が生じる。この現象は短チャネル効果と呼ばれ、この短チャネル効果を抑制することは、トランジスタの微細化における課題の１つである。
【００１５】
酸化物半導体を用いたトランジスタは、シリコンを用いたトランジスタと比較して、室温においてオフ電流が小さいことが知られており、これは熱励起により生じるキャリアが少ない、つまりキャリア密度が小さいためであると考えられている。
【００１６】
本発明の一態様は、微細化による電気特性の変動が生じにくい半導体装置を提供することを課題とする。
【課題を解決するための手段】
【００１７】
上記課題を解決する手段は、酸化物半導体を用いたトランジスタにおいて、チャネル形成領域を含む酸化物半導体膜にドーパントを含む領域を設けることである。詳細には、チャネル形成領域を含む酸化物半導体膜にドーパントを含む一対の非晶質領域を２箇所設けて、それぞれの領域のドーパント濃度に差を設けることである。このようにすることで、該酸化物半導体膜のドレイン領域で生じる電界が該チャネル形成領域に加わる電界を緩和することができるため短チャネル効果を抑制できる。なお、本明細書において、ドーパントとは、チャネル形成領域を含む酸化物半導体膜に添加される元素の総称である。
【００１８】
また、チャネル形成領域の酸化物半導体は非単結晶であり、詳細には、該非単結晶のａｂ面に垂直な方向から見て、三角形、又は、六角形、又は正三角形、正六角形の原子配列を有し、且つ、ｃ軸に垂直な方向から見て、金属原子が層状、又は、金属原子と酸素原子が層状に配列した結晶部分を含む。なお、本明細書では、該結晶部分をｃ軸配向結晶とよぶことにし、該ｃ軸配向結晶を有する酸化物半導体をＣＡＡＣ酸化物半導体（ＣＡＡＣ−ＯＳ：ｃ−ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）とよぶことにする。また、該チャネル形成領域をＣＡＡＣ酸化物半導体領域とすることで、可視光や紫外光の照射よるトランジスタの電気特性の変動を抑制し、半導体装置の信頼性を向上させることができる。
【００１９】
そこで、本発明の一態様は、第１の領域と、第１の領域の側面に接した一対の第２の領域と、一対の第２の領域の側面に接した一対の第３の領域と、を含む酸化物半導体膜と、酸化物半導体膜上に設けられたゲート絶縁膜と、ゲート絶縁膜上に第１の領域と重畳した第１の電極と、を有し、第１の領域は、ＣＡＡＣ酸化物半導体領域であり、一対の第２の領域及び一対の第３の領域は、ドーパントを含む非晶質な酸化物半導体領域であり、一対の第３の領域のドーパント濃度は、一対の第２の領域のドーパント濃度より高い半導体装置である。
【００２０】
上記酸化物半導体膜は、Ｉｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた二以上の元素を含む酸化物半導体膜とすることが好ましい。
【００２１】
上記半導体装置において、一対の第３の領域には電気的に接続された第２の電極及び第３の電極を有する。
【００２２】
一対の第２の領域及び一対の第３の領域は、ゲート絶縁膜及び第１の電極の側面に設けられたサイドウォール絶縁膜を通過させてドーパントを添加することによりセルフアラインに形成することができる。つまり、サイドウォール絶縁膜を設けることによって、一対の第２の領域を、ドーパントの添加される量が少ない領域（本明細書では低濃度領域とよぶことにする。）とすることができる。そして、一対の第３の領域を、ドーパントの添加される量が多い領域（本明細書では高濃度領域とよぶことにする。）とすることができる。また、サイドウォール絶縁膜を設けることによって、一対の第２の領域を、チャネル形成領域として機能する第１の領域と、ソース領域及びドレイン領域として機能する一対の第３の領域との間に形成することができる。
【００２３】
一対の第２の領域及び一対の第３の領域に添加されるドーパントは、水素又は希ガス元素から選ばれた一以上の元素とし、一対の第２の領域及び一対の第３の領域に含まれるドーパント濃度は、１×１０１９ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下が好ましい。さらに、一対の第２の領域のドーパント濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３未満とし、一対の第３の領域のドーパント濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下とすることがさらに好ましい。
【００２４】
また、本発明の一態様の半導体装置において、第２の電極及び第３の電極は、一対の第３の領域の上面に接する形態であってもよく、一対の第３の領域の下面に接する形態であってもよい。
【００２５】
ゲート絶縁膜の形成される範囲は、サイドウォール絶縁膜の形成の仕方によって変わる。具体的には、ゲート絶縁膜の形成される範囲を、第１の領域、第２の領域及び第３の領域上とする形態と、第１の領域上のみとする形態とがある。
【００２６】
サイドウォール絶縁膜を窒化物絶縁体膜とし、ゲート絶縁膜を酸化物絶縁体膜とする場合、該窒化物絶縁体及び該酸化物絶縁体のエッチング選択比により、該ゲート絶縁膜はサイドウォール絶縁膜を形成する際のエッチングストッパーとして機能し、該ゲート絶縁膜の下面と接する酸化物半導体膜への過剰なエッチングを抑制することができる。結果として、本構成の半導体装置は、該ゲート絶縁膜が第１の領域、一対の第２の領域及び一対の第３の領域上に残存した構造となる。
【００２７】
また、サイドウォール絶縁膜及びゲート絶縁膜を共に酸化物絶縁体膜とする際は、該酸化物絶縁体膜及び第１の電極のエッチング選択比を利用して、一対の第２の領域及び一対の第３の領域上に設けられている該ゲート絶縁膜をエッチングすることができる。結果として、本構成の半導体装置は、第１の領域上に該ゲート絶縁膜が残存した構造となる。
【００２８】
本発明に一態様であるトランジスタの低濃度領域及び高濃度領域を形成するためのドーパントの添加は、イオンドーピング法又はイオンインプランテーション法などを用いることができる。さらに、イオンドーピング法又はイオンインプランテーション法の代わりに、添加するドーパントを含むガス雰囲気にてプラズマを発生させて、被添加物に対してプラズマ処理を行うことでドーパントを添加することもできる。
【００２９】
また、ドーパントとして希ガスなどの原子半径の大きい元素用いて、上記プラズマ処理で添加する場合、ゲート絶縁膜が酸化物半導体膜を覆った状態（ゲート絶縁膜が第１の領域、一対の第２の領域及び一対の第３の領域上に設けられた状態）で行うとよい。なぜなら、トランジスタの作製工程において、酸化物半導体膜が露出した状態で上記プラズマ処理を行うと、酸化物半導体膜の一対の第３の領域となる部分がエッチングされて、薄膜化する可能性があるからである。
【００３０】
このようにすることで、酸化物半導体膜の高濃度領域となる部分のエッチングを防ぎ、高濃度領域の薄膜化を抑制できる。加えて、酸化物半導体膜とゲート絶縁膜の界面も清浄に保つことができるので、トランジスタの電気特性及び信頼性を向上させることができる。
【発明の効果】
【００３１】
本発明の一態様によって、電気特性及び信頼性が良好で、かつ微細化を行いやすい、酸化物半導体を用いた半導体装置を提供することができる。
【図面の簡単な説明】
【００３２】
【図１】本発明の一態様である半導体装置の一例を示す上面図及び断面図。
【図２】本発明の一態様である半導体装置の作製方法を示す図。
【図３】本発明の一態様である半導体装置の作製方法を示す図。
【図４】本発明の一態様である半導体装置の一例を示す上面図及び断面図。
【図５】本発明の一態様である半導体装置の作製方法を示す図。
【図６】本発明の一態様である半導体装置の一例を示す上面図及び断面図。
【図７】本発明の一態様である半導体装置の作製方法を示す図。
【図８】酸化物半導体、酸化物半導体及び金属材料のバンド構造を説明する図。
【図９】本発明の一態様である半導体装置の一例を示す断面図。
【図１０】本発明の一態様である抵抗素子の一例を示す断面図。
【図１１】本発明の一態様を示す回路図の一例。
【図１２】本発明の一態様を示す回路図の一例。
【図１３】本発明の一態様を示す回路図の一例。
【図１４】本発明の一態様を示す回路図の一例。
【図１５】ＣＰＵの具体例を示すブロック図及びその一部の回路図。
【発明を実施するための形態】
【００３３】
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分又は同様な機能を有する部分には、同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００３４】
なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
【００３５】
また、本明細書にて用いる第１、第２、第３などの用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。そのため、例えば、「第１の」を「第２の」又は「第３の」などと適宜置き換えて説明することができる。
【００３６】
「ソース」や「ドレイン」の機能は、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
（実施の形態１）
【００３７】
本実施の形態では、本発明の一態様であるトランジスタの構造及び作製方法について、図１乃至図３を用いて説明する。
【００３８】
〈トランジスタ１００の構造及び特徴〉
図１（Ａ）は、トランジスタ１００の平面図である。なお、図１（Ａ）において、下地絶縁膜１０２、ゲート絶縁膜１１１及び層間絶縁膜１１７は、便宜上、図示していない。
【００３９】
図１（Ａ）より、酸化物半導体膜１０３上には、第１の電極１１３及び第１の電極１１３の側面に設けられたサイドウォール絶縁膜１１５が設けられている。そして、第２の電極１１９ａ及び第３の電極１１９ｂは、開口部１１６ａ、１１６ｂを介して酸化物半導体膜１０３の一対の第３の領域１０９ａ、１０９ｂ上に設けられている。また、第２の電極１１９ａ及び第３の電極１１９ｂは、一対の第３の領域１０９ａ、１０９ｂの上面と接している。トランジスタ１００はトップゲート構造でトップコンタクト型のトランジスタである。
【００４０】
図１（Ｂ）は、トランジスタ１００におけるＡ−Ｂ間の断面図である。図１（Ｂ）より、基板１０１上に下地絶縁膜１０２が設けられており、下地絶縁膜１０２上には、第１の領域１０５、一対の第２の領域１０７ａ、１０７ｂ及び一対の第３の領域１０９ａ、１０９ｂを含む酸化物半導体膜１０３が設けられている。一対の第２の領域１０７ａ、１０７ｂは第１の領域１０５の側面に接して設けられている。一対の第３の領域１０９ａ、１０９ｂは、一対の第２の領域１０７ａ、１０７ｂの側面に接して設けられている。
【００４１】
酸化物半導体膜１０３上にゲート絶縁膜１１１が設けられている。ゲート絶縁膜１１１上には、第１の領域１０５と重畳した第１の電極１１３が設けられている。第１の電極１１３の側面には、サイドウォール絶縁膜１１５ａ、１１５ｂ（サイドウォール絶縁膜１１５）が接して設けられている。
【００４２】
ゲート絶縁膜１１１、第１の電極１１３及びサイドウォール絶縁膜１１５ａ、１１５ｂ上には、層間絶縁膜１１７が設けられている。
【００４３】
第２の電極１１９ａ及び第３の電極１１９ｂは、ゲート絶縁膜１１１及び層間絶縁膜１１７に設けられた開口部１１６ａ、１１６ｂを介して一対の第３の領域１０９ａ、１０９ｂと接して設けられている。なお、ゲート絶縁膜１１１は、第１の領域１０５、一対の第２の領域１０７ａ、１０７ｂ及び一対の第３の領域１０９ａ、１０９ｂに接している。
【００４４】
第２の電極１１９ａ及び第３の電極１１９ｂの端部は、テーパ形状であってもよいが、第１の電極１１３の端部は垂直な形状であることが好ましい。第１の電極１１３の端部を垂直な形状とし、該第１の電極１１３上にサイドウォール絶縁膜１１５（サイドウォール絶縁膜１１５ａ、１１５ｂ）となる絶縁膜を形成し、異方性の高いエッチングを行うことで、サイドウォール絶縁膜１１５（サイドウォール絶縁膜１１５ａ、１１５ｂ）を形成することができるようになる。
【００４５】
また、詳細は後述するが、図１（Ａ）及び図１（Ｂ）より、一対の第２の領域１０７ａ、１０７ｂは酸化物半導体膜１０３がサイドウォール絶縁膜１１５と重畳する領域に相当する。そして、サイドウォール絶縁膜１１５（サイドウォール絶縁膜１１５ａ、１１５ｂ）は、第１の電極１１３の側面及びゲート絶縁膜１１１と接する領域以外の少なくとも一部は湾曲形状を有してもよい。
【００４６】
第１の領域１０５、一対の第２の領域１０７ａ、１０７ｂ及び一対の第３の領域１０９ａ、１０９ｂを含む酸化物半導体膜１０３は、Ｉｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた二以上の元素を含む金属酸化物である。なお、該金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上のものである。このように、バンドギャップの広い金属酸化物を用いることで、トランジスタ１００のオフ電流を低減することができる。
【００４７】
トランジスタ１００において、第１の領域１０５はチャネル形成領域として機能する。
【００４８】
第１の領域１０５は、先に記述したＣＡＡＣ酸化物半導体領域である。ＣＡＡＣ酸化物半導体は単結晶ではないが、また、非晶質のみから形成されているものでもない。また、ＣＡＡＣ酸化物半導体は結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。ＣＡＡＣ酸化物半導体に含まれる酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣ酸化物半導体を構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣ酸化物半導体を支持する基板面やＣＡＡＣ酸化物半導体膜の表面や膜面、界面等に垂直な方向）に揃っていてもよい。あるいは、ＣＡＡＣ酸化物半導体を構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣ酸化物半導体を支持する基板面やＣＡＡＣ酸化物半導体膜の表面や膜面、界面等に垂直な方向）を向いていてもよい。なお、ＣＡＡＣ酸化物半導体はその組成等に応じて、導体、半導体、又は絶縁体となる。そして、ＣＡＡＣ酸化物半導体は、その組成等に応じて、可視光に対して透明又は不透明となる。ＣＡＡＣ酸化物半導体の例として、形成した表面、形成されている基板面、又は、界面に垂直な方向から観察すると、三角形、又は六角形の原子配列が認められ、且つその形成断面を観察すると金属原子、又は、金属原子と酸素原子（あるいは窒素原子）の層状配列が認められる材料が挙げられる。
【００４９】
また、第１の領域１０５の水素濃度は、１×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下である。チャネル形成領域である第１の領域１０５がＣＡＡＣ酸化物半導体領域であり、且つ水素濃度が低減されているトランジスタ１００は、光照射前後及びＢＴ（ゲート・熱バイアス）ストレス試験前後において、しきい値電圧の変動が小さいことから安定した電気特性を有し、信頼性の高いトランジスタといえる。
【００５０】
一対の第２の領域１０７ａ、１０７ｂ及び一対の第３の領域１０９ａ、１０９ｂは、導電率が１０Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以下、好ましくは１００Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以下とする。また、一対の第３の領域１０９ａ、１０９ｂの導電率のほうが、一対の第２の領域１０７ａ、１０７ｂの導電率より高い。なお、導電率が低すぎると、トランジスタ１００のオン電流が低下してしまう。
【００５１】
また、一対の第２の領域１０７ａ、１０７ｂ及び一対の第３の領域１０９ａ、１０９ｂは、ドーパントを含む非晶質領域である。一対の第２の領域１０７ａ、１０７ｂ及び一対の第３の領域１０９ａ、１０９ｂはドーパントとして、水素又は希ガス元素から選ばれた一以上の元素が添加されている。
【００５２】
一対の第２の領域１０７ａ、１０７ｂ及び一対の第３の領域１０９ａ、１０９ｂのドーパント濃度を増加させると、キャリア密度を増加させることができるが、ドーパント濃度を増加させすぎると、ドーパントがキャリアの移動を阻害することになり、一対の第２の領域１０７ａ、１０７ｂ及び一対の第３の領域１０９ａ、１０９ｂの導電性を低下させることになる。
【００５３】
従って、一対の第２の領域１０７ａ、１０７ｂ及び一対の第３の領域１０９ａ、１０９ｂのドーパント濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下であることが好ましい。さらに、一対の第３の領域１０９ａ、１０９ｂのドーパント濃度は、一対の第２の領域１０７ａ、１０７ｂのドーパント濃度より高い。具体的には、一対の第２の領域１０７ａ、１０７ｂのドーパント濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３未満とし、一対の第３の領域１０９ａ、１０９ｂのドーパント濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下とするのが好ましい。また、これらドーパント濃度の差は、トランジスタ１００にサイドウォール絶縁膜１１５（サイドウォール絶縁膜１１５ａ、１１５ｂ）が設けられているため、ドーパントを添加する工程においてセルフアラインに形成される。
【００５４】
一対の第３の領域１０９ａ、１０９ｂはトランジスタ１００のソース領域及びドレイン領域として機能する。トランジスタ１００は、ドーパント濃度に差を有する非晶質領域（低濃度領域及び高濃度領域）をチャネル形成領域の第１の領域１０５の両端に設けることで、チャネル形成領域である第１の領域１０５に加わる電界を緩和させることができる。詳細には、低濃度領域である一対の第２の領域１０７ａ、１０７ｂ、及び高濃度領域である一対の第３の領域１０９ａ、１０９ｂをチャネル形成領域の第１の領域１０５の両端に設けることで、トランジスタ１００は、第１の領域１０５に形成されるチャネルにおけるバンド端の曲がりがほとんど生じない効果を示す。よって、一対の第２の領域１０７ａ、１０７ｂ及び一対の第３の領域１０９ａ、１０９ｂを設けることで短チャネル効果を抑制することができる。
【００５５】
〈トランジスタ１００の作製方法〉
次に、トランジスタ１００の作製方法について、図２及び図３を用いて説明する。
【００５６】
基板１０１に下地絶縁膜１０２を形成する。下地絶縁膜１０２は、スパッタリング法、ＣＶＤ法、塗布法などで形成することができる。なお、下地絶縁膜１０２の厚さに限定はないが、下地絶縁膜１０２の厚さは５０ｎｍ以上とすることが好ましい。
【００５７】
基板１０１は、材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板１０１として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１０１として用いてもよい。
【００５８】
また、基板１０１として、可撓性基板を用いてもよい。可撓性基板上にトランジスタを設ける場合、可撓性基板上に直接的にトランジスタを作製してもよいし、他の基板にトランジスタを作製した後、これを剥離し、可撓性基板に転置してもよい。なお、トランジスタを剥離し、可撓性基板に転置するためには、上記他の基板とトランジスタとの間に、剥離が容易な領域を設けるとよい。
【００５９】
下地絶縁膜１０２は、基板１０１からの不純物（例えば、ＬｉやＮａなどのアルカリ金属など）の拡散を防止する他に、トランジスタ１００の作製工程におけるエッチング工程によって、基板１０１がエッチングされることを防ぐ。
【００６０】
また、下地絶縁膜１０２としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜などの酸化物絶縁膜、もしくは窒化シリコン膜、窒化アルミニウム膜などの窒化物絶縁膜、又は酸化窒化シリコン膜、酸化窒化アルミニウム膜、窒化酸化シリコン膜から選ばれる絶縁膜の単層構造又はこれらの積層構造を用いる。なお、下地絶縁膜１０２は、酸化物半導体膜１０３と接する部分において酸素を含むことが好ましい。
【００６１】
下地絶縁膜１０２をスパッタリング法で形成する場合、シリコンターゲット、石英ターゲット、アルミニウムターゲット又は酸化アルミニウムターゲットなどを用いて、酸素を含む雰囲気ガス中で形成すればよい。雰囲気ガス中の酸素の割合は、雰囲気ガス全体に対して６体積％以上とする。好ましくは、５０体積％以上とする。雰囲気ガス中の酸素ガスの割合を高めることで、加熱により酸素放出される絶縁膜を形成することができる。
【００６２】
ターゲット中の水素も極力取り除かれていると好ましい。具体的には、ＯＨ基が１００ｐｐｍ以下、好ましくは１０ｐｐｍ以下、より好ましくは１ｐｐｍ以下の酸化物ターゲットを用いることで、下地絶縁膜１０２中の水素濃度を低減し、トランジスタ１００の電気特性及び信頼性を高めることができる。例えば、溶融石英は、ＯＨ基が１０ｐｐｍ以下としやすく、またコストが低いため好ましい。もちろんＯＨ基濃度の低い合成石英のターゲットを用いてもよい。
【００６３】
さらに、トランジスタ１００の作製にあたり、ＬｉやＮａなどのアルカリ金属は、不純物であるため含有量を少なくすることが好ましい。基板１０１にアルカリ金属などの不純物を含むガラス基板を用いる場合、アルカリ金属の侵入防止のため、下地絶縁膜１０２として、上記窒化物絶縁膜を形成することが好ましく、さらに、上記窒化物絶縁膜上に上記酸化物絶縁膜を積層することが好ましい。
【００６４】
ここで、酸化窒化シリコンとは、その組成において、窒素よりも酸素の含有量が多いものを示し、例えば、酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上１５原子％以下、珪素が２５原子％以上３５原子％以下、水素が０原子％以上１０原子％以下の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成において、酸素よりも窒素の含有量が多いものを示し、例えば、酸素が５原子％以上３０原子％以下、窒素が２０原子％以上５５原子％以下、珪素が２５原子％以上３５原子％以下、水素が１０原子％以上２５原子％以下の範囲で含まれるものをいう。但し、上記範囲は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合のものである。また、構成元素の含有比率は、その合計が１００原子％を超えない値をとる。
【００６５】
また、下地絶縁膜１０２は、酸化物半導体膜１０３と接する部分において酸素を含むことが好ましいことから、下地絶縁膜１０２として、加熱により酸素放出される絶縁膜を用いてもよい。なお、「加熱により酸素放出される」とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算した酸素の放出量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上であることをいう。
【００６６】
以下、酸素の放出量をＴＤＳ分析で酸素原子に換算して定量する方法について説明する。
【００６７】
ＴＤＳ分析したときの気体の放出量は、スペクトルの積分値に比例する。このため、絶縁膜のスペクトルの積分値と、標準試料の基準値に対する比とにより、気体の放出量を計算することができる。標準試料の基準値とは、所定の原子を含む試料の、スペクトルの積分値に対する原子の密度の割合である。
【００６８】
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、及び絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（ＮＯ２）は、数式１で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるスペクトルの全てが酸素分子由来と仮定する。質量数３２のものとしてＣＨ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子及び質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
【００６９】
【数１】
【００７０】
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのスペクトルの積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのスペクトルの積分値である。αは、ＴＤＳ分析におけるスペクトル強度に影響する係数である。数式１の詳細に関しては、特開平６−２７５６９７公報を参照できる。なお、上記した酸素の放出量の数値は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ３の水素原子を含むシリコンウェハを用いて測定した数値である。
【００７１】
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
【００７２】
なお、ＮＯ２は酸素分子の放出量である。絶縁膜においては、酸素原子に換算したときの酸素の放出量は、酸素分子の放出量の２倍となる。
【００７３】
加熱により酸素放出される絶縁膜の一例として、酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））がある。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））とは、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数及び酸素原子数は、ラザフォード後方散乱法により測定した値である。
【００７４】
下地絶縁膜１０２として、加熱により酸素放出される絶縁膜を用いることで、酸化物半導体膜１０３に酸素を供給され、下地絶縁膜１０２及び酸化物半導体膜１０３の界面準位を低減できる。従って、トランジスタ１００の動作に起因して生じうる電荷などが、下地絶縁膜１０２及び酸化物半導体膜１０３の界面に捕獲されることを抑制でき、トランジスタ１００を電気特性の劣化の少ないトランジスタとすることができる。
【００７５】
さらに、酸化物半導体膜１０３の酸素欠損に起因して電荷が生じる場合がある。一般に酸化物半導体における酸素欠損は、その酸素欠損の一部がドナーとなりキャリアである電子を生じる。つまりトランジスタ１００においても、酸化物半導体膜１０３の酸素欠損の一部はドナーとなりキャリアである電子が生じることで、トランジスタ１００のしきい値電圧がマイナス方向に変動してしまう。そして、酸化物半導体膜１０３において、該電子の生成は、酸化物半導体膜１０３と下地絶縁膜１０２との界面近傍で生じる酸素欠損おいて顕著である。下地絶縁膜１０２から酸化物半導体膜１０３に酸素が十分に放出されることにより、しきい値電圧がマイナス方向へ変動させる酸化物半導体膜１０３の酸素欠損を補うことができる。
【００７６】
即ち、下地絶縁膜１０２に、加熱により酸素放出される絶縁膜を用いることで、酸化物半導体膜１０３及び下地絶縁膜１０２の界面準位、ならびに酸化物半導体膜１０３の酸素欠損を低減し、酸化物半導体膜１０３及び下地絶縁膜１０２の界面における電荷の捕獲の影響を小さくすることができる。
【００７７】
次に、下地絶縁膜１０２上に酸化物半導体膜１０３を形成する。
【００７８】
具体的には、膜全体がＣＡＡＣ酸化物半導体膜である酸化物半導体膜１４０を形成し、その後、酸化物半導体膜１４０にドーパントを添加することで一対の第２の領域１０７ａ、１０７ｂ及び一対の第３の領域１０９ａ、１０９ｂを形成して、酸化物半導体膜１０３を形成する。そこで、ドーパントを添加して一対の第２の領域１０７ａ、１０７ｂ及び一対の第３の領域１０９ａ、１０９ｂを形成する前のＣＡＡＣ酸化物半導体膜である酸化物半導体膜１４０の作製方法を説明する。
【００７９】
ＣＡＡＣ酸化物半導体膜である酸化物半導体膜１４０の作製方法として２種類の方法がある。
【００８０】
１つの方法は、酸化物半導体を形成する際に、基板を加熱しながら行う方法（便宜上、１ｓｔｅｐ法と言う。）であり、もう１つの方法は、酸化物半導体を２回に分けて形成し、２回の加熱処理を行い作製する方法（便宜上、２ｓｔｅｐ法と言う。）である。
【００８１】
はじめに、１ｓｔｅｐ法にて酸化物半導体膜１４０を形成する方法について説明する。
【００８２】
まず、酸化物半導体膜１０３で説明した酸化物半導体材料を用いてスパッタリング法により、下地絶縁膜１０２が形成された基板１０１を加熱しながら形成する。なお、本工程で形成された酸化物半導体膜を、便宜上、酸化物半導体膜１３０とする。基板１０１を加熱する温度は、２００℃以上４００℃以下、好ましくは２５０℃以上３５０℃以下とすればよく、酸化物半導体膜１３０は厚さ１ｎｍ以上５０ｎｍ以下で形成すればよい。
【００８３】
ここで、酸化物半導体膜１３０を形成するスパッタリング装置について、以下に詳細を説明する。
【００８４】
酸化物半導体膜１３０を形成する処理室は、リークレートを１×１０−１０Ｐａ・ｍ３／秒以下とすることが好ましく、それによりスパッタリング法により形成する際、膜中への不純物の混入を低減することができる。
【００８５】
リークレートを低くするには、外部リークのみならず内部リークを低減する必要がある。外部リークとは、微小な穴やシール不良などによって真空系の外から気体が流入することである。内部リークとは、真空系内のバルブなどの仕切りからの漏れや内部の部材からの放出ガスに起因する。リークレートを１×１０−１０Ｐａ・ｍ３／秒以下とするためには、外部リーク及び内部リークの両面から対策をとる必要がある。
【００８６】
外部リークを減らすには、処理室の開閉部分はメタルガスケットでシールするとよい。メタルガスケットは、フッ化鉄、酸化アルミニウム、又は酸化クロムによって被覆された金属材料を用いると好ましい。メタルガスケットはＯリングと比べ密着性が高く、外部リークを低減できる。また、フッ化鉄、酸化アルミニウム、酸化クロムなどの不動態によって被覆された金属材料を用いることで、メタルガスケットから生じる水素を含む放出ガスが抑制され、内部リークも低減することができる。
【００８７】
処理室の内壁として用いる部材は、水素を含む放出ガスの少ないアルミニウム、クロム、チタン、ジルコニウム、ニッケルもしくはバナジウム、又は、これらを鉄、クロム及びニッケルなどの少なくとも一を含む合金材料に被覆したものを用いてもよい。鉄、クロム及びニッケルなどの少なくとも一を含む合金材料は、剛性があり、熱に強く、また加工に適している。ここで、処理室の内壁の表面積を小さくするために、該部材の表面凹凸を研磨などによって低減しておくと、放出ガスを低減できる。又は、該部材をフッ化鉄、酸化アルミニウム、酸化クロムなどの不動態で被覆してもよい。
【００８８】
さらに、雰囲気ガスを処理室に導入する直前に、雰囲気ガスの精製機を設けることが好ましい。このとき、精製機から処理室までの配管の長さを５ｍ以下、好ましくは１ｍ以下とする。配管の長さを５ｍ以下又は１ｍ以下とすることで、配管からの放出ガスの影響を長さに応じて低減できる。
【００８９】
処理室の排気は、ドライポンプなどの粗引きポンプと、スパッタイオンポンプ、ターボ分子ポンプ及びクライオポンプなどの高真空ポンプとを適宜組み合わせて行うとよい。ターボ分子ポンプは大きいサイズの分子の排気が優れる一方、水素や水の排気能力が低い。そこで、水の排気能力の高いクライオポンプ及び水素の排気能力の高いスパッタイオンポンプを組み合わせて使用することが有効となる。
【００９０】
処理室内に存在する吸着物は、内壁に吸着しているために処理室の圧力に影響しないが、処理室を排気した際のガス放出の原因となる。そのため、リークレートと排気速度に相関はないが、排気能力の高いポンプを用いて、処理室に存在する吸着物をできる限り脱離し、予め排気しておくことが重要である。なお、吸着物の脱離を促すために、処理室をベーキングしてもよい。ベーキングすることで吸着物の脱離速度を１０倍程度大きくすることができる。ベーキングは１００℃以上４５０℃以下で行えばよい。このとき、不活性ガスを導入しながら吸着物の除去を行うと、排気するだけでは脱離しにくい水などの脱離速度をさらに大きくすることができる。
【００９１】
スパッタリング法において、プラズマを発生させるための電源装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる。
【００９２】
酸化物半導体膜１３０をスパッタリング法で形成する際、ターゲットとしては、亜鉛を含む金属酸化物ターゲットを用いることができる。また、インジウム、ガリウム、スズ及び亜鉛から選ばれた二以上の元素を含む金属酸化物ターゲットを用いることができる。当該ターゲットとしては、例えば、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系金属酸化物や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｎ−Ｚｎ系金属酸化物、Ｉｎ−Ａｌ−Ｚｎ系金属酸化物、Ｓｎ−Ｇａ−Ｚｎ系金属酸化物、Ａｌ−Ｇａ−Ｚｎ系金属酸化物、Ｓｎ−Ａｌ−Ｚｎ系金属酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系金属酸化物、Ｉｎ−Ｌａ−Ｚｎ系金属酸化物、Ｉｎ−Ｃｅ−Ｚｎ系金属酸化物、Ｉｎ−Ｐｒ−Ｚｎ系金属酸化物、Ｉｎ−Ｎｄ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｍ−Ｚｎ系金属酸化物、Ｉｎ−Ｅｕ−Ｚｎ系金属酸化物、Ｉｎ−Ｇｄ−Ｚｎ系金属酸化物、Ｉｎ−Ｔｂ−Ｚｎ系金属酸化物、Ｉｎ−Ｄｙ−Ｚｎ系金属酸化物、Ｉｎ−Ｈｏ−Ｚｎ系金属酸化物、Ｉｎ−Ｅｒ−Ｚｎ系金属酸化物、Ｉｎ−Ｔｍ−Ｚｎ系金属酸化物、Ｉｎ−Ｙｂ−Ｚｎ系金属酸化物、Ｉｎ−Ｌｕ−Ｚｎ系金属酸化物や、二元系金属酸化物であるＩｎ−Ｚｎ系金属酸化物、Ｓｎ−Ｚｎ系金属酸化物、Ｉｎ−Ｇａ系金属酸化物や、インジウム、スズ又は亜鉛などを含む一元系金属酸化物などのターゲットを用いることができる。
【００９３】
ターゲットの一例として、Ｉｎ、Ｇａ、及びＺｎを含む金属酸化物ターゲット（Ｉｎ−Ｇａ−Ｚｎ系金属酸化物）を、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比とする。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比を有するターゲット、又はＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］の組成比を有するターゲット、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝２：１：８［ｍｏｌ数比］の組成比を有するターゲットを用いることもできる。
【００９４】
なお、雰囲気ガスは、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、希ガス及び酸素の混合ガスを適宜用いる。また、雰囲気ガスには、水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
【００９５】
上記スパッタリング装置を用いることで、水素の混入が低減された酸化物半導体膜１３０を形成することができる。
【００９６】
また、下地絶縁膜１０２及び酸化物半導体膜１３０は、真空下で連続して形成してもよい。例えば、基板１０１表面の水素を含む不純物を、熱処理又はプラズマ処理で除去した後、大気に暴露することなく下地絶縁膜１０２を形成し、続けて大気に暴露することなく酸化物半導体膜１３０を形成してもよい。このようにすることで、基板１０１表面の水素を含む不純物を低減し、また、基板１０１と下地絶縁膜１０２の界面、下地絶縁膜１０２と酸化物半導体膜１３０との界面に、大気成分が付着することを抑制できる。その結果、電気特性が良好で、信頼性の高いトランジスタ１００を作製することができる。
【００９７】
ついで、第１のフォトリソグラフィ工程を行い、酸化物半導体膜１３０上にレジストマスクを形成する。該レジストマスクを用いて、第１のエッチング工程で加工し、島状の酸化物半導体膜１３２を形成する。なお、該レジストマスクは、フォトリソグラフィ工程の他にインクジェット法、印刷法等を適宜用いることができる。
【００９８】
第１のエッチング工程において、島状の酸化物半導体膜１３２の端部がテーパ形状となるようにエッチングすることが好ましい。島状の酸化物半導体膜１３２の端部をテーパ形状とすることで、後に形成されるゲート絶縁膜１１１の被覆性を向上させることができる。フォトリソグラフィ工程を用いる場合は、レジストマスクを後退させつつエッチングすることでテーパ形状とすることができる。
【００９９】
第１のエッチング工程は、ドライエッチング又はウェットエッチングでよく、これらを組み合わせて行ってもよい。ウェットエッチングするエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液、アンモニア過水（３１重量％過酸化水素水：２８重量％アンモニア水：水＝５：２：２（体積比））などを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。
【０１００】
ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）が好ましい。
【０１０１】
また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。
【０１０２】
ドライエッチングとしては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の形状に加工できるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度など）を適宜調節する。
【０１０３】
酸化物半導体膜１３２を形成後に、加熱処理を行い、酸化物半導体膜１４０を形成する。加熱処理の温度を１５０℃以上６５０℃以下、好ましくは２５０℃以上４５０℃以下とし、酸化性雰囲気又は不活性雰囲気で行う。ここで、酸化性雰囲気は、酸素、オゾン又は窒化酸素などの酸化性ガスを１０ｐｐｍ以上含有する雰囲気をいう。また、不活性雰囲気は、前述の酸化性ガスが１０ｐｐｍ未満であり、その他、窒素又は希ガスで充填された雰囲気をいう。処理時間は３分〜２４時間とする。処理時間を長くするほど非晶質領域に対して結晶領域の割合の多い酸化物半導体膜を形成することができるが、２４時間を超える熱処理は生産性の低下を招くため好ましくない。なお、該加熱処理は、酸化物半導体膜１３２を形成した後にゲート絶縁膜１１１を形成してから行ってもよい。
【０１０４】
上記加熱処理は、酸化物半導体膜１３２から水素を放出させると共に、下地絶縁膜１０２に含まれる酸素の一部を、酸化物半導体膜１３２と、下地絶縁膜１０２における酸化物半導体膜１３２の界面近傍に拡散させる。
【０１０５】
加熱処理に用いる加熱処理装置に特別な限定はなく、抵抗発熱体などの発熱体からの熱伝導又は熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、電気炉や、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。
【０１０６】
ここで、２ｓｔｅｐ法で酸化物半導体膜１４０を形成する方法について説明する。
【０１０７】
第１の酸化物半導体膜を形成し、窒素、酸素、希ガス、又は乾燥空気の雰囲気下で、４００℃以上７５０℃以下の第１の加熱処理を行う。該第１の加熱処理によって、第１の酸化物半導体膜の表面を含む領域に、結晶領域を有する第１の結晶性酸化物半導体膜が形成される。そして、該第１の酸化物半導体膜よりも厚い第２の酸化物半導体膜を形成し、４００℃以上７５０℃以下の第２の加熱処理を行い、該第１の結晶性酸化物半導体膜を結晶成長の種として、上方に結晶成長させ、第２の酸化物半導体膜の全体を結晶化させる（第２の結晶性酸化物半導体膜を形成する）。以上より形成された第１の結晶性酸化物半導体膜及び第２の結晶性酸化物半導体膜を、酸化物半導体膜１３０とし、上記第１のフォトリソグラフィ工程及び上記第１のエッチング工程を行い、酸化物半導体膜１３２を形成し、１ｓｔｅｐ法で説明した酸化物半導体膜１３２形成後に行う加熱処理を行うことで、酸化物半導体膜１４０を形成できる。なお、第１の加熱処理及び第２の加熱処理に用いる加熱処理装置は、１ｓｔｅｐ法で説明した酸化物半導体膜１３２形成後に行う加熱処理に用いる加熱処理装置のいずれかとすればよい。
【０１０８】
次に、酸化物半導体膜１４０上に、ゲート絶縁膜１１１、第１の電極１１３を形成する（図３（Ａ）参照）。ゲート絶縁膜１１１は、下地絶縁膜１０２と同様にして形成することができる。ゲート絶縁膜１１１の厚さは、１ｎｍ以上３００ｎｍ以下、より好ましくは５ｎｍ以上５０ｎｍ以下とするとよい。
【０１０９】
ゲート絶縁膜１１１は、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、又は窒化酸化シリコン膜から選ばれる絶縁膜の単層構造、又はこれらの積層構造を用いる。ゲート絶縁膜１１１においても、酸化物半導体膜１０３と接する部分において酸素を含むことが好ましい。また、加熱により酸素放出される絶縁膜を用いてもよい。ゲート絶縁膜１１１として、加熱により酸素放出される絶縁膜を用いることで、酸化物半導体膜１０３に生じる欠陥を修復することができ、トランジスタ１００の電気特性の劣化を抑制できる。
【０１１０】
また、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などのｈｉｇｈ−ｋ材料を用いることができる。ｈｉｇｈ−ｋ材料は、誘電率が高いため、例えば、酸化シリコン膜をゲート絶縁膜に用いた場合と同じゲート絶縁膜容量を有したまま、物理的なゲート絶縁膜の厚さを厚くすることができる。それゆえ、ゲートリーク電流を低減できる。なお、ゲート絶縁膜１１１として、該ｈｉｇｈ−ｋ材料を単層構造として用いてもよいし、上記絶縁膜との積層構造としてもよい。
【０１１１】
第１の電極１１３は、上記した導電材料を用いてスパッタリング法により導電膜を形成する。第２のフォトリソグラフィ工程を行い、該導電膜上にレジストマスクを形成した後、該レジストマスクを用いて第２のエッチング工程で加工し、第１の電極１１３を形成する。第１の電極１１３の厚さは、特に限定はなく、用いる導電材料の電気抵抗や、作製工程にかかる時間を考慮し、適宜決めることができる。
【０１１２】
また、ゲート絶縁膜１１１及び第１の電極１１３となる導電膜は、大気に暴露することなく、連続で形成することが好ましい。
【０１１３】
第１の電極１１３は導電材料として、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、又はタングステンからなる単体金属、又はこれを主成分とする合金を単層構造又は積層構造として用いる。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などがある。なお、酸化インジウム、酸化錫又は酸化亜鉛を含む透明導電材料を用いてもよい。なお、第１の電極１１３は配線としても機能する。
【０１１４】
また、第１の電極１１３とゲート絶縁膜１１１との間に、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＺｎＮなど）を設けることが好ましい。これらの膜は５ｅＶ、好ましくは５．５ｅＶ以上の仕事関数を有し、トランジスタ１００の電気特性において、しきい値電圧をプラスにすることができ、トランジスタ１００を所謂ノーマリーオフのトランジスタとすることができる。例えば、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いる場合、少なくとも酸化物半導体膜１４０より高い窒素濃度、具体的には７原子％以上のＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いる。
【０１１５】
次に、サイドウォール絶縁膜１１５ａ、１１５ｂを形成する。サイドウォール絶縁膜１１５（サイドウォール絶縁膜１１５ａ、１１５ｂを含む）は、下地絶縁膜１０２及びゲート絶縁膜１１１で説明した絶縁膜のいずれかで形成されている。
【０１１６】
トランジスタ１００は、第１の領域１０５、一対の第２の領域１０７ａ、１０７ｂ及び一対の第３の領域１０９ａ、１０９ｂのいずれの領域においても、ゲート絶縁膜１１１が設けられている。このような構造とするには、ゲート絶縁膜１１１とサイドウォール絶縁膜１１５（サイドウォール絶縁膜１１５ａ、１１５ｂを含む）をエッチングレートの異なる絶縁膜とすればよい。このような構造とすることで、サイドウォール絶縁膜１１５を形成する際に、ゲート絶縁膜１１１をエッチングストッパーとして機能させることができる。ゲート絶縁膜１１１をエッチングストッパーとして用いることにより、酸化物半導体膜１４０への過剰なエッチングを抑制することができる。さらに、サイドウォール絶縁膜１１５を形成する際のエッチングの終点（エンドポイント）も容易に検出できる。また、ゲート絶縁膜１１１をエッチングストッパーとして機能させることで、サイドウォール絶縁膜１１５の幅（図１（Ｂ）のサイドウォール絶縁膜１１５ａ、１１５ｂがゲート絶縁膜１１１と接している幅）の制御が容易になる。低濃度領域である一対の第２の領域１０７ａ、１０７ｂの範囲は、サイドウォール絶縁膜１１５の幅（図１（Ｂ）のサイドウォール絶縁膜１１５ａ、１１５ｂがゲート絶縁膜１１１と接している幅）に対応して決まる。該低濃度領域の範囲を大きくすると、それだけチャネル形成領域として機能する第１の領域１０５に加わる電界を緩和することができる。
【０１１７】
まず、ゲート絶縁膜１１１及び第１の電極１１３上に、サイドウォール絶縁膜１１５ａ、１１５ｂとなる絶縁膜１１４を形成する（図３（Ｂ）参照）。絶縁膜１１４は、下地絶縁膜１０２と同様にして形成することができ、上記列挙した絶縁膜のいずれかとする。絶縁膜１１４の厚さは特に限定はないが、絶縁膜１１４に第３のエッチング工程を行うことでサイドウォール絶縁膜１１５ａ、１１５ｂを形成する（図３（Ｃ）参照）。第３のエッチング工程とは、異方性の高いエッチングであり、サイドウォール絶縁膜１１５ａ、１１５ｂは、絶縁膜１１４に異方性の高いエッチング工程を行うことでセルフアラインに形成することができる。ここで、異方性の高いエッチングとしては、ドライエッチングが好ましく、例えば、エッチングガスとして、トリフルオロメタン（ＣＨＦ３）、オクタフルオロシクロブタン（Ｃ４Ｆ８）、テトラフルオロメタン（ＣＦ４）などのフッ素を含むガスを用いることができ、ヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガス又は水素（Ｈ２）を添加してもよい。さらに、ドライエッチングとして、基板に高周波電圧を印加する、反応性イオンエッチング法（ＲＩＥ法）を用いるのが好ましい。
【０１１８】
また、一対の第２の領域１０７ａ、１０７ｂのドーパント濃度は、サイドウォール絶縁膜１１５ａ、１１５ｂの厚さに対応することから、一対の第２の領域１０７ａ、１０７ｂのドーパント濃度が上記した値となるように、サイドウォール絶縁膜１１５ａ、１１５ｂの厚さ、さらには第１の電極１１３の厚さを決めればよい。なお、ここでのサイドウォール絶縁膜１１５ａ、１１５ｂの厚さとは、ゲート絶縁膜１１１と接している面から、第１の電極１１３と接している面の最頂部までをいう。
【０１１９】
また、低濃度領域である一対の第２の領域１０７ａ、１０７ｂの範囲は、サイドウォール絶縁膜１１５の幅（ここでは、図１（Ｂ）のサイドウォール絶縁膜１１５ａ、１１５ｂがゲート絶縁膜１１１と接している幅）に対応して決まる。さらには、サイドウォール絶縁膜１１５の幅は、第１の電極１１３の厚さに対応することから、一対の第２の領域１０７ａ、１０７ｂの範囲が、所望の範囲となるように、第１の電極１１３の厚さを決めればよい。
【０１２０】
次に、酸化物半導体膜１４０にドーパント１５０を添加する処理を行い、酸化物半導体膜１０３を形成する（図３（Ｄ）参照）。
【０１２１】
添加するドーパント１５０は、水素又は希ガス元素のいずれかから選択される一以上の元素とする。また、酸化物半導体膜１４０にドーパント１５０を添加する方法として、イオンドーピング法又はイオンインプランテーション法を用いることができる。イオンドーピング法又はイオンインプランテーション法を用いることで、ドーパント１５０の添加深さ（添加領域）が制御し易くなり、ドーパント１５０を精度良く酸化物半導体膜１４０に添加することができる。また、イオンドーピング法又はイオンインプランテーション法によりドーパント１５０を添加する際に、基板１０１を加熱しながら行ってもよい。さらに、イオンドーピング法又はイオンインプランテーション法の代わりに、添加するドーパントを含むガス雰囲気にてプラズマを発生させて、被添加物に対してプラズマ処理を行うことでドーパントを添加することもできる。
【０１２２】
水素は、酸化物半導体膜１４０中で電子供与体（ドナー）として機能し、酸化物半導体膜１４０をＮ型化させる。また、希ガス元素は酸化物半導体膜１４０中に欠陥を作り、酸化物半導体膜１４０をＮ型化させる。なお、水素は拡散しやすく、チャネル形成領域である第１の領域１０５に水素が拡散すると、トランジスタ特性が劣化する可能性がある。このため、ドーパント１５０としては希ガス元素を用いる方が好ましい。
【０１２３】
また、希ガスなどの原子半径の大きい元素をドーパント１５０として、上記プラズマ処理で添加する場合は、ゲート絶縁膜が第１の領域、一対の第２の領域及び一対の第３の領域上に設けられる形態とすることが好ましい。例えば、トランジスタ１００が、ソース領域及びドレイン領域となる一対の第３の領域１０９ａ、１０９ｂが露出する形態であるとし、上記プラズマ処理を行うと、酸化物半導体膜１４０の一対の第３の領域１０９ａ、１０９ｂとなる部分がエッチングされて、薄膜化する可能性がある。ゲート絶縁膜１１１が第１の領域１０５、一対の第２の領域１０７ａ、１０７ｂ及び一対の第３の領域１０９ａ、１０９ｂ上に設けられた状態で行うことで、ゲート絶縁膜１１１が、酸化物半導体膜１４０の一対の第３の領域１０９ａ、１０９ｂとなる部分のエッチングを防ぎ、薄膜化を抑制できる。加えて、酸化物半導体膜１０３とゲート絶縁膜１１１の界面も清浄に保つことができるので、トランジスタ１００の電気特性及び信頼性を向上させることができる。
【０１２４】
酸化物半導体膜１４０にドーパント１５０を添加する際、ドーパント１５０はゲート絶縁膜１１１及びサイドウォール絶縁膜１１５ａ、１１５ｂを通過して酸化物半導体膜１４０に添加される。そして、酸化物半導体膜１４０に添加されるドーパント１５０の量は、ゲート絶縁膜１１１だけを通過して添加される領域より、ゲート絶縁膜１１１及びサイドウォール絶縁膜１１５ａ、１１５ｂを通過して添加される領域のほうが少ない。従って、一対の第２の領域１０７ａ、１０７ｂ及び一対に第３の領域１０９ａ、１０９ｂは、セルフアラインに形成される（図３（Ｅ）参照）。また、ドーパント１５０は、第１の電極１１３と重なる領域の酸化物半導体膜１４０には添加されない。
【０１２５】
さらに、一対の第２の領域１０７ａ、１０７ｂ及び一対の第３の領域１０９ａ、１０９ｂは、ドーパント１５０の添加のダメージにより結晶性が低減し、非晶質領域となる。また、ドーパント１５０を添加する量などを調節することによって、ダメージ量を低減させ、一対の第２の領域１０７ａ、１０７ｂ及び一対の第３の領域１０９ａ、１０９ｂを完全な非晶質領域とならないように形成することもできる。その場合、一対の第２の領域１０７ａ、１０７ｂ及び一対の第３の領域１０９ａ、１０９ｂは、少なくとも第１の領域１０５よりも非晶質領域の割合が大きい領域となる。
【０１２６】
また、ドーパント１５０を添加した後に、加熱処理を行ってもよい。該加熱処理は、酸化物半導体膜１４０を形成する際に行う加熱処理と同様にして行えばよいが、一対の第２の領域１０７ａ、１０７ｂ及び一対の第３の領域１０９ａ、１０９ｂが結晶化しない温度が好ましい。
【０１２７】
なお、酸化物半導体膜１４０にドーパント１５０を添加する処理は、複数回行ってもよい。酸化物半導体膜１４０にドーパント１５０を添加する処理を複数回行う場合、ドーパント１５０は複数回すべてにおいて同じであってもよいし、１回の処理毎に変えてもよい。例えば、図３（Ａ）のように第１の電極１１３を形成後に、一度、ドーパント１５０を添加する処理（第１の添加処理）を行い、サイドウォール絶縁膜１１５ａ、１１５ｂを形成後に、再度、ドーパント１５０を添加する処理（第２の添加処理）を行ってもよい。第１の添加処理と第２の添加処理におけるドーパント１５０は同じ元素でもよいし、異なる元素でもよい。
【０１２８】
次に、ゲート絶縁膜１１１、サイドウォール絶縁膜１１５ａ、１１５ｂ及び第１の電極１１３上に層間絶縁膜１１７となる絶縁膜を形成し、該絶縁膜及びゲート絶縁膜１１１に第３のフォトリソグラフィ工程及び第４のエッチング工程を行い、開口部１１６ａ、１１６ｂを形成する。第３のフォトリソグラフィ工程及び第４のエッチング工程は、第１のフォトリソグラフィ工程及び第１のエッチング工程と同様とすればよい。
【０１２９】
層間絶縁膜１１７には、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜又は窒化シリコン膜を用い、スパッタリング法、ＣＶＤ法などで形成すればよい。このとき、層間絶縁膜１１７には、加熱により酸素を放出しにくい膜を用いることが好ましい。これは、一対の第２の領域１０７ａ、１０７ｂ及び一対の第３の領域１０９ａ、１０９ｂの導電率を低下させないためである。具体的には、ＣＶＤ法により、シランガスを主材料とし、酸化窒素ガス、窒素ガス、水素ガス及び希ガスから適切な原料ガスを選択し、それらを混合して形成すればよい。また、基板温度を３００℃以上５５０℃以下とすればよい。ＣＶＤ法を用いることで、加熱により酸素を放出しにくい膜とすることができる。
【０１３０】
次に、開口部１１６ａ、１１６ｂを介して、一対の第３の領域１０９ａ、１０９ｂと接続する第２の電極１１９ａ及び第３の電極１１９ｂを形成する（図１（Ｂ）参照）。
【０１３１】
第２の電極１１９ａ及び第３の電極１１９ｂはそれぞれ配線としても機能し、第１の電極１１３とで説明したものを用いて形成されている。
【０１３２】
また、トランジスタ１００において、第２の電極１１９ａ及び第３の電極１１９ｂと接する一対の第３の領域１０９ａ、１０９ｂは、ドーパントを添加された導電率の高い領域であることから、第２の電極１１９ａ及び第３の電極１１９ｂと一対の第３の領域１０９ａ、１０９ｂの接触抵抗を低減できるため、トランジスタ１００のオン電流を増大させることができる。
【０１３３】
第２の電極１１９ａ及び第３の電極１１９ｂは、第１の電極１１３と同様に上記した導電材料を用いて導電膜を形成し、該導電膜に第４のフォトリソグラフィ工程及び第５のエッチング工程を行うことで形成する。なお、第４のフォトリソグラフィ工程及び第５のエッチング工程は、第１のフォトリソグラフィ工程及び第１のエッチング工程と同様とすればよい。
【０１３４】
以上より、トランジスタ１００を作製することができる。
【０１３５】
このように、開示する発明の一態様では、微細化に伴う問題点を解消することができるため、結果として、トランジスタサイズを十分に小さくすることが可能になる。トランジスタサイズを十分に小さくすることで、半導体装置の占める面積が小さくなるため、半導体装置の取り数が増大する。これにより、半導体装置あたりの製造コストは抑制される。また、同等の機能を保ったまま半導体装置が小型化されるため、大きさを同程度とする場合には、さらに機能が高められた半導体装置を実現することができる。また、チャネル長の縮小による、動作の高速化、低消費電力化などの効果を得ることもできる。つまり、開示する発明の一態様により酸化物半導体を用いたトランジスタの微細化が達成されることで、これに付随する様々な効果を得ることが可能である。なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【０１３６】
（実施の形態２）
本実施の形態では、実施の形態１で示したトランジスタ１００と構成が一部異なるトランジスタ２００について説明する。
【０１３７】
〈トランジスタ２００の構造及び特徴〉
トランジスタ２００は、トランジスタ１００のゲート絶縁膜１１１の形状が異なったトランジスタである。
【０１３８】
図４（Ａ）は、トランジスタ２００の平面図である。なお、図４（Ａ）において、下地絶縁膜２０２、ゲート絶縁膜２１１及び層間絶縁膜２１７は、便宜上、図示していない。
【０１３９】
図４（Ａ）より、酸化物半導体膜２０３上には、第１の電極２１３及び第１の電極２１３の側面に設けられたサイドウォール絶縁膜２１５が設けられている。そして、第２の電極２１９ａ及び第３の電極２１９ｂは、開口部２１６ａ、２１６ｂを介して酸化物半導体膜２０３の第３の領域２０９ａ、２０９ｂ上に設けられている。また、第２の電極２１９ａ及び第３の電極２１９ｂは、第３の領域２０９ａ、２０９ｂの上面と接している。トランジスタ２００はトップゲート構造でトップコンタクト型のトランジスタである。
【０１４０】
図４（Ｂ）は、トランジスタ２００におけるＣ−Ｄ間の断面図である。図４（Ｂ）より、基板２０１上に下地絶縁膜２０２が設けられており、下地絶縁膜２０２上には、第１の領域２０５、一対の第２の領域２０７ａ、２０７ｂ及び一対の第３の領域２０９ａ、２０９ｂを含む酸化物半導体膜２０３が設けられている。一対の第２の領域２０７ａ、２０７ｂは第１の領域２０５の側面に接して設けられている。一対の第３の領域２０９ａ、２０９ｂは、一対の第２の領域２０７ａ、２０７ｂの側面に接して設けられている。
【０１４１】
酸化物半導体膜２０３上にゲート絶縁膜２１１が設けられている。ゲート絶縁膜２１１は、第１の領域２０５に接している。ゲート絶縁膜２１１上には、第１の領域２０５と重畳した第１の電極２１３が設けられている。第１の電極２１３の側面には、サイドウォール絶縁膜２１５ａ、２１５ｂが接して設けられている。
【０１４２】
第２の電極２１９ａ及び第３の電極２１９ｂは、第１の電極２１３及びサイドウォール絶縁膜２１５ａ、２１５ｂ上に設けられた層間絶縁膜２１７の開口部２１６ａ、２１６ｂを介して一対の第３の領域２０９ａ、２０９ｂの上面に接している。
【０１４３】
第２の電極２１９ａ及び第３の電極２１９ｂの端部は、テーパ形状であってもよいが、第１の電極２１３の端部は垂直な形状であることが好ましい。第１の電極２１３の端部を垂直な形状とし、第１の電極２１３上にサイドウォール絶縁膜２１５（サイドウォール絶縁膜２１５ａ、２１５ｂ）となる絶縁膜を形成し、異方性の高いエッチングを行うことで、サイドウォール絶縁膜２１５（サイドウォール絶縁膜２１５ａ、２１５ｂ）を形成することができる。
【０１４４】
また、図４（Ａ）より、第２の領域２０７ａ、２０７ｂは酸化物半導体膜２０３がサイドウォール絶縁膜２１５と重畳する領域に相当する。そして、サイドウォール絶縁膜２１５は、第１の電極２１３の側面及びゲート絶縁膜２１１と接する領域以外の少なくとも一部は湾曲形状を有している。
【０１４５】
トランジスタ１００は、ゲート絶縁膜１１１が第１の領域１０５、一対の第２の領域１０７ａ、１０７ｂ及び一対の第３の領域１０９ａ、１０９ｂに接しているため、開口部１１６ａ、１１６ｂはゲート絶縁膜１１１及び層間絶縁膜１１７に設けられる。しかし、トランジスタ２００は、ゲート絶縁膜２１１が第１の領域２０５のみに接しているため、開口部２１６ａ、２１６ｂは層間絶縁膜２１７のみに設けられる。
【０１４６】
また、トランジスタ２００において、ゲート絶縁膜２１１は第１の領域２０５に接しているため、ゲート絶縁膜２１１は酸化物半導体膜２０３の形状（段差）に沿って覆っていない。言い換えると、ゲート絶縁膜２１１には酸化物半導体膜２０３の段差を乗り越えている部分がない。ゲート絶縁膜２１１に酸化物半導体膜２０３の段差を乗り越えている部分がないことによって、トランジスタ２００はゲート絶縁膜２１１を起因とするリーク電流を低減し、かつゲート絶縁膜２１１の耐圧を高めることができる。そのため、ゲート絶縁膜２１１を５ｎｍ近くまで薄膜化して用いてもトランジスタを動作させることができる。なお、ゲート絶縁膜２１１を薄膜化することで、短チャネル効果を抑制し、かつトランジスタの動作速度を高めることができる。
【０１４７】
さらに、トランジスタ２００はゲート絶縁膜２１１の段差乗り越え部がないため、第１の電極２１３と一対の第２の領域２０７ａ、２０７ｂ及び一対の第３の領域２０９ａ、２０９ｂとの間に生じる寄生容量がほとんどない。それゆえ、トランジスタ２００はチャネル長を縮小した場合においても、しきい値電圧の変動を低減することができる。
【０１４８】
〈トランジスタ２００の作製方法〉
次に、トランジスタ２００の作製方法について、図２及び図５を用いて説明する。
【０１４９】
トランジスタ２００の作製方法のゲート絶縁膜２１１となる絶縁膜２１０を形成する前までの工程（図２の酸化物半導体膜１４０を形成する工程）は、トランジスタ１００と同じであるため、実施の形態１を参照できる（図２参照）。なお、基板２０１及び下地絶縁膜２０２は、実施の形態１で説明した基板１０１及び下地絶縁膜１０２と同じ構成とすればよい。
【０１５０】
次に、酸化物半導体膜１４０上に絶縁膜２１０を形成する。絶縁膜２１０は実施の形態１のゲート絶縁膜１１１として用いることができるもので形成する。そして、絶縁膜２１０上に第１の電極２１３となる導電膜２１２を形成する（図５（Ａ）参照）。導電膜２１２は、実施の形態１で説明した第１の電極１１３に用いることができる導電材料で形成する。なお、導電膜２１２の形成方法は、実施の形態１と同様にスパッタリング法を用いればよい。
【０１５１】
また、絶縁膜２１０及び導電膜２１２は、大気に暴露することなく、連続で形成することが好ましい。
【０１５２】
絶縁膜２１０及び導電膜２１２を加工して、ゲート絶縁膜２１１及び第１の電極２１３を形成する。この加工により、トランジスタ１００のゲート絶縁膜１１１の形状と異なったゲート絶縁膜２１１を形成することができる。なお、絶縁膜２１０及び導電膜２１２の加工は、実施の形態１で説明したフォトリソグラフィ工程及びエッチング工程を適宜用いて行えばよい。ゲート絶縁膜２１１の厚さは、実施の形態１で説明した内容をもとに適宜決めればよい。
【０１５３】
次に、酸化物半導体膜１４０、ゲート絶縁膜２１１及び第１の電極２１３上にサイドウォール絶縁膜２１５ａ、２１５ｂとなる絶縁膜２１４を形成する（図５（Ｂ）参照）。絶縁膜２１４は、実施の形態１の下地絶縁膜１０２として用いることができるもので形成する。その後、絶縁膜２１４を加工して、サイドウォール絶縁膜２１５ａ、２１５ｂを形成する（図５（Ｃ）参照）。絶縁膜２１４をサイドウォール絶縁膜２１５ａ、２１５ｂに加工する方法は、実施の形態１で説明した絶縁膜１１４をサイドウォール絶縁膜１１５ａ、１１５ｂに加工する方法と同じとすればよい。
【０１５４】
また、サイドウォール絶縁膜２１５ａ、２１５ｂの厚さは、後に酸化物半導体膜２０３となる酸化物半導体膜１４０と接している面から、第１の電極２１３と接している面の最頂部までをいう。そして、後に形成される一対の第２の領域２０７ａ、２０７ｂのドーパント濃度は、サイドウォール絶縁膜２１５ａ、２１５ｂの厚さに対応することから、一対の第２の領域２０７ａ、２０７ｂのドーパント濃度が、実施の形態１で説明した値となるように、サイドウォール絶縁膜２１５ａ、２１５ｂの厚さ、さらには第１の電極２１３の厚さを決めればよい。
【０１５５】
また、低濃度領域である一対の第２の領域２０７ａ、２０７ｂの範囲は、サイドウォール絶縁膜２１５の幅（ここでは、図４（Ｂ）のサイドウォール絶縁膜２１５ａ、２１５ｂが酸化物半導体膜２０３と接している幅）に対応して決まる。低濃度領域の範囲を大きくすると、それだけチャネル形成領域として機能する第１の領域２０５に加わる電界を緩和することができる。サイドウォール絶縁膜２１５の幅は、第１の電極２１３の厚さに対応することから、一対の第２の領域２０７ａ、２０７ｂの範囲が、所望の範囲となるように、第１の電極２１３の厚さを決めればよい。
【０１５６】
次に、酸化物半導体膜１４０にドーパント１５０を添加する処理を行う（図５（Ｄ）参照）。酸化物半導体膜１４０にドーパント１５０を添加する処理は、実施の形態１と同様にして行えばよく、ここでの処理によって、第１の領域２０５、一対の第２の領域２０７ａ、２０７ｂ及び一対の第３の領域２０９ａ、２０９ｂが形成される（図５（Ｅ）参照）。なお、ここでの処理により形成される第１の領域２０５、一対の第２の領域２０７ａ、２０７ｂ及び一対の第３の領域２０９ａ、２０９ｂは、実施の形態１で説明した第１の領域１０５、一対の第２の領域１０７ａ、１０７ｂ及び一対の第３の領域１０９ａ、１０９ｂと同様の構成となる。
【０１５７】
さらに、ドーパント１５０の添加はイオンドーピング法又はイオンインプランテーション法などによる注入する以外の方法でも行うことができる。例えば、ドーパントを含むガス雰囲気にてプラズマを発生させて、被添加物（ここでは、酸化物半導体膜１４０）に対して該プラズマを照射させるプラズマ処理である。該プラズマを発生させる装置としては、ドライエッチング装置やプラズマＣＶＤ装置、高密度プラズマＣＶＤ装置などを用いることができる。また、該プラズマ処理は基板２０１を加熱しながら行ってもよい。
【０１５８】
トランジスタ２００のように、酸化物半導体膜１４０の一対の第３の領域２０９ａ、２０９ｂとなる部分が露出している場合、ドーパントとして希ガス元素を用いて、プラズマ処理で添加すると実施の形態１で説明したように一対の第３の領域２０９ａ、２０９ｂとなる部分がエッチングされ、薄膜化する可能性がある。そのため、一対の第３の領域２０９ａ、２０９ｂとなる酸化物半導体膜１４０の部分が露出している場合は、ドーパントとして水素を用いることが好ましい。
【０１５９】
なお、酸化物半導体膜１４０にドーパント１５０を添加する処理は、実施の形態１と同様に複数回行うことができる。
【０１６０】
また、ドーパント１５０を添加した後に、加熱処理を行ってもよい。該加熱処理は、酸化物半導体膜１４０を形成する際に行う加熱処理と同様にして行えばよいが、一対の第２の領域２０７ａ、２０７ｂ及び一対の第３の領域２０９ａ、２０９ｂが結晶化しない温度が好ましい。
【０１６１】
次に、層間絶縁膜２１７、開口部２１６ａ、２１６ｂ、第２の電極２１９ａ及び第３の電極２１９ｂは、実施の形態１で説明した層間絶縁膜１１７、開口部１１６ａ、１１６ｂ、第２の電極１１９ａ及び第３の電極１１９ｂと同様にして形成すればよい。以上により、トランジスタ２００を作製することができる（図４（Ｂ）参照）。
【０１６２】
本実施の形態で説明したトランジスタ２００は、実施の形態１と同様の効果を得ることができる。なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【０１６３】
（実施の形態３）
本実施の形態では、先の実施の形態で示したトランジスタと構成が一部異なるトランジスタ３００について説明する。
【０１６４】
〈トランジスタ３００の構造及び特徴〉
トランジスタ３００は、第２の電極２１９ａ及び第３の電極２１９ｂの一対の第３の領域２０９ａ、２０９ｂと接する面において、トランジスタ２００と異なっている。
【０１６５】
図６（Ａ）は、トランジスタ３００の平面図である。なお、図６（Ａ）において、下地絶縁膜３０２、ゲート絶縁膜３１１及び層間絶縁膜３１７は、便宜上、図示していない。
【０１６６】
図６（Ａ）より、酸化物半導体膜３０３上には、第１の電極３１３及び第１の電極３１３の側面に設けられたサイドウォール絶縁膜３１５が設けられている。そして、第２の電極３１９ａ及び第３の電極３１９ｂは、酸化物半導体膜３０３の第３の領域３０９ａ、３０９ｂの下面と接している。トランジスタ３００はトップゲート構造でボトムコンタクト型のトランジスタである。
【０１６７】
図６（Ｂ）は、トランジスタ３００におけるＥ−Ｆ間の断面図である。図６（Ｂ）より、基板３０１上に下地絶縁膜３０２が設けられており、下地絶縁膜３０２上には、第１の領域３０５、一対の第２の領域３０７ａ、３０７ｂ及び一対の第３の領域３０９ａ、３０９ｂを含む酸化物半導体膜３０３、並びに第２の電極３１９ａ及び第３の電極３１９ｂが設けられている。一対の第２の領域３０７ａ、３０７ｂは第１の領域３０５の側面に接して設けられている。一対の第３の領域３０９ａ、３０９ｂは、一対の第２の領域３０７ａ、３０７ｂの側面に接して設けられている。
【０１６８】
酸化物半導体膜３０３上にゲート絶縁膜３１１が設けられている。ゲート絶縁膜３１１は、第１の領域３０５に接している。ゲート絶縁膜３１１上には、第１の領域３０５と重畳した第１の電極３１３が設けられている。第１の電極３１３の側面には、サイドウォール絶縁膜３１５ａ、３１５ｂが接して設けられている。
【０１６９】
ゲート絶縁膜３１１、第１の電極３１３及びサイドウォール絶縁膜３１５ａ、３１５ｂ上には層間絶縁膜３１７が設けられている。
【０１７０】
第２の電極３１９ａ及び第３の電極３１９ｂの端部は、テーパ形状であってもよいが、第１の電極３１３の端部は垂直な形状であることが好ましい。第１の電極３１３の端部を垂直な形状とし、第１の電極３１３上にサイドウォール絶縁膜３１５（サイドウォール絶縁膜３１５ａ、３１５ｂ）となる絶縁膜を形成し、異方性の高いエッチングを行うことで、サイドウォール絶縁膜３１５（サイドウォール絶縁膜３１５ａ、３１５ｂ）を形成することができる。
【０１７１】
また、図６（Ａ）より、第２の領域３０７ａ、３０７ｂは酸化物半導体膜３０３がサイドウォール絶縁膜３１５と重畳する領域に相当する。そして、サイドウォール絶縁膜３１５は、第１の電極３１３の側面及びゲート絶縁膜３１１と接する領域以外の少なくとも一部は湾曲形状を有している。
【０１７２】
また、トランジスタ３００において、ゲート絶縁膜３１１が第１の領域３０５に接しているため、ゲート絶縁膜３１１は酸化物半導体膜３０３の形状（段差）に沿って覆っていない。言い換えると、ゲート絶縁膜３１１には酸化物半導体膜３０３の段差を乗り越えている部分がない。ゲート絶縁膜３１１に酸化物半導体膜３０３の段差を乗り越えている部分がないことによって、トランジスタ３００はゲート絶縁膜３１１を起因とするリーク電流を低減し、かつゲート絶縁膜３１１の耐圧を高めることができる。そのため、ゲート絶縁膜３１１を５ｎｍ近くまで薄膜化して用いてもトランジスタを動作させることができる。なお、ゲート絶縁膜３１１を薄膜化することで、短チャネル効果を抑制し、かつトランジスタの動作速度を高めることができる。
【０１７３】
さらに、トランジスタ３００はゲート絶縁膜３１１の段差乗り越え部がないため、第１の電極３１３と一対の第２の領域３０７ａ、３０７ｂ及び一対の第３の領域３０９ａ、３０９ｂとの間に生じる寄生容量がほとんどない。それゆえ、トランジスタ３００はチャネル長を縮小した場合においても、しきい値電圧の変動を低減することができる。
【０１７４】
また、図６に示したトランジスタ３００は、ゲート絶縁膜３１１が第１の電極３１３と接する領域のみに設けられている形態であるが、ゲート絶縁膜３１１は、実施の形態１と同様に第３の領域３０９ａ、３０９ｂ（さらには、第２の電極３１９ａ及び第３の電極３１９ｂ）上にも設けられる形態であってもよい。
【０１７５】
〈トランジスタ３００の作製方法〉
次に、トランジスタ３００の作製方法について、図７を用いて説明する。
【０１７６】
基板３０１上に下地絶縁膜３０２を形成し、下地絶縁膜３０２上に第２の電極３１９ａ及び第３の電極３１９ｂとなる導電膜を形成し、該導電膜を加工し、第２の電極３１９ａ及び第３の電極３１９ｂを形成する。基板３０１、下地絶縁膜３０２は実施の形態１で説明した基板１０１及び下地絶縁膜１０２と同じ構成とすればよい。該導電膜は、実施の形態１で説明した第２の電極１１９ａ及び第３の電極１１９ｂに用いることができる導電材料で形成する。なお、該導電膜の形成方法は、実施の形態１と同様にスパッタリング法を用いればよい。また、該導電膜の加工は、実施の形態１で説明したフォトリソグラフィ工程及びエッチング工程を適宜用いて行えばよい。
【０１７７】
下地絶縁膜３０２、第２の電極３１９ａ及び第３の電極３１９ｂ上に酸化物半導体膜３４０を形成する（図７（Ａ）参照）。酸化物半導体膜３４０は、実施の形態１で説明した酸化物半導体膜１４０と同様にして形成することができる（図２参照）。
【０１７８】
次に、第２の電極３１９ａ、第３の電極３１９ｂ及び酸化物半導体膜３４０上に、ゲート絶縁膜３１１及び第１の電極３１３を形成する。まず、酸化物半導体膜３４０上に、ゲート絶縁膜３１１となる絶縁膜を形成する。ゲート絶縁膜３１１及び第１の電極３１３は、実施の形態２のゲート絶縁膜２１１及び第１の電極２１３と同様に形成すればよい。
【０１７９】
次に、酸化物半導体膜３４０、ゲート絶縁膜３１１及び第１の電極３１３上にサイドウォール絶縁膜３１５ａ、３１５ｂとなる絶縁膜３１４を形成する（図７（Ｂ）参照）。絶縁膜３１４は、実施の形態１の下地絶縁膜１０２として用いることができるもので形成する。その後、絶縁膜３１４を加工して、サイドウォール絶縁膜３１５ａ、３１５ｂを形成する（図７（Ｃ）参照）。絶縁膜３１４をサイドウォール絶縁膜３１５ａ、３１５ｂに加工する方法は、実施の形態１で説明した絶縁膜１１４をサイドウォール絶縁膜１１５ａ、１１５ｂに加工する方法と同じとすればよい。
【０１８０】
また、サイドウォール絶縁膜３１５ａ、３１５ｂの厚さは、後に酸化物半導体膜３０３となる酸化物半導体膜３４０と接している面から、第１の電極３１３と接している面の最頂部までをいう。そして、後に形成される一対の第２の領域３０７ａ、３０７ｂのドーパント濃度は、サイドウォール絶縁膜３１５ａ、３１５ｂの厚さに対応することから、一対の第２の領域３０７ａ、３０７ｂのドーパント濃度が、実施の形態１で説明した値となるように、サイドウォール絶縁膜３１５ａ、３１５ｂの厚さ、さらには第１の電極３１３の厚さを決めればよい。
【０１８１】
また、低濃度領域である一対の第２の領域３０７ａ、３０７ｂの範囲は、サイドウォール絶縁膜３１５の幅（ここでは、図６（Ｂ）のサイドウォール絶縁膜３１５ａ、３１５ｂが酸化物半導体膜３４０と接している幅）に対応して決まる。低濃度領域の範囲を大きくすると、それだけチャネル形成領域として機能する第１の領域３０５に加わる電界を緩和することができる。サイドウォール絶縁膜３１５の幅は、第１の電極３１３の厚さに対応することから、一対の第２の領域３０７ａ、３０７ｂの範囲が、所望の範囲となるように、第１の電極３１３の厚さを決めればよい。
【０１８２】
次に、酸化物半導体膜３４０にドーパント１５０を添加する処理を行う（図７（Ｄ）参照）。酸化物半導体膜３４０にドーパント１５０を添加する処理は、実施の形態１と同様にして行えばよく、ここでの処理によって、第１の領域３０５、一対の第２の領域３０７ａ、３０７ｂ及び一対の第３の領域３０９ａ、３０９ｂが形成される（図７（Ｅ）参照）。なお、ここでの処理により形成される第１の領域３０５、一対の第２の領域３０７ａ、３０７ｂ及び一対の第３の領域３０９ａ、３０９ｂは、実施の形態１で説明した第１の領域１０５、一対の第２の領域１０７ａ、１０７ｂ及び一対の第３の領域１０９ａ、１０９ｂと同様の構成である。
【０１８３】
さらに、トランジスタ３００は、トランジスタ２００と同様に、酸化物半導体膜３４０の一部が露出した状態でドーパント１５０が添加される形態である。よって、ドーパント１５０の添加方法として、実施の形態２と同様にプラズマ処理を用いることができる。なお、該プラズマ処理は実施の形態２で説明したプラズマ処理と同様である。
【０１８４】
トランジスタ３００のように、酸化物半導体膜３４０の一対の第３の領域３０９ａ、３０９ｂとなる部分が露出している場合、ドーパントとして希ガス元素を用いて、プラズマ処理で添加すると実施の形態１で説明したように一対の第３の領域３０９ａ、３０９ｂとなる部分がエッチングされ、薄膜化する可能性がある。そのため、一対の第３の領域３０９ａ、３０９ｂとなる酸化物半導体膜３４０の部分が露出している場合は、ドーパントとして水素を用いることが好ましい。
【０１８５】
また、ゲート絶縁膜３１１が、実施の形態１と同様に第３の領域３０９ａ、３０９ｂ（さらには、第２の電極３１９ａ及び第３の電極３１９ｂ）上にも設けられる形態の場合であっても、酸化物半導体膜３４０にドーパント１５０を添加する処理を行うことができる。その際、ドーパント１５０はゲート絶縁膜３１１及びサイドウォール絶縁膜３１５ａ、３１５ｂを通過して、酸化物半導体膜３４０に添加される。このような形態の場合は、ドーパント１５０として、問題なく希ガス元素を用いることができる。
【０１８６】
なお、酸化物半導体膜３４０にドーパント１５０を添加する処理は、実施の形態１と同様に複数回行うことができる。
【０１８７】
また、ドーパント１５０を添加した後に、加熱処理を行ってもよい。該加熱処理は、酸化物半導体膜３４０を形成する際に行う加熱処理と同様にして行えばよいが、一対の第２の領域３０７ａ、３０７ｂ及び一対の第３の領域３０９ａ、３０９ｂが結晶化しない温度が好ましい。
【０１８８】
次に、第１の電極３１３、第２の電極３１９ａ、第３の電極３１９ｂ、及びサイドウォール絶縁膜３１５ａ、３１５ｂ上に、層間絶縁膜３１７として、実施の形態１で説明した層間絶縁膜１１７と同様にして形成する。以上により、トランジスタ３００を作製することができる（図６（Ｂ）参照）。
【０１８９】
本実施の形態で説明したトランジスタ３００は、実施の形態１と同様の効果を得ることができる。なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【０１９０】
（実施の形態４）
本実施の形態では、実施の形態１乃至実施の形態３に示したトランジスタにおいて、酸化物半導体膜に含まれる第１の領域、一対の第２の領域及び一対の第３の領域がトランジスタに与える電気特性の影響を、バンド図を用いて説明する。なお、図６に示すトランジスタ３００を例にして説明する。
【０１９１】
図８（Ａ）及び図８（Ｂ）は、トランジスタ３００（図６（Ｂ）参照）のＧ−Ｈ間の断面におけるエネルギーバンド図（模式図）を示す。なお、図８（Ｂ）はソース領域とドレイン領域の間の電圧を等電位（ＶＤ＝０Ｖ）とした場合を示している。トランジスタ３００は、第１の領域３０５（ＯＳ１とする）、一対の第２の領域３０７ａ、３０７ｂ（ＯＳ２とする）及び一対の第３の領域３０９ａ、３０９ｂ（ＯＳ３とする）を含む酸化物半導体膜３０３、並びに、第２の電極３１９ａ及び第３の電極３１９ｂ（ｍｅｔａｌとする）を有するトランジスタである。
【０１９２】
トランジスタ３００のチャネル形成領域は、ＯＳ１により形成されており、ＯＳ１は、膜中から水分（水素を含む）などの不純物をできるだけ除去、脱離させて高純度化することにより真性（Ｉ型）とした酸化物半導体、又は限りなく真性に近づけた酸化物半導体により形成されている。そうすることにより、フェルミ準位（Ｅｆ）は真性フェルミ準位（Ｅｉ）と同じレベルにすることができる。
【０１９３】
また、トランジスタ３００の低濃度領域は、ＯＳ２により形成されており、ソース領域及びドレイン領域は、ＯＳ３により形成されている。ＯＳ２及びＯＳ３は、ＯＳ１と同様に、膜中から水分（水素を含む）などの不純物をできるだけ除去、脱離させて高純度化することにより真性（Ｉ型）としたもの、又は限りなく真性に近づけた酸化物半導体とし、その後、水素又は希ガス元素のいずれかから選択された一以上のドーパントを添加することによってドナーとして機能するか、又は酸素欠損が生じる。それにより、ＯＳ２及びＯＳ３は、ＯＳ１と比べてキャリア密度が高くなり、フェルミ準位の位置が伝導帯の近くになる。
【０１９４】
図８（Ａ）は、真空準位（Ｅｖａｃとする）、第１の領域３０５（ＯＳ１とする）、一対の第２の領域３０７ａ、３０７ｂ（ＯＳ２とする）、一対の第３の領域３０９ａ、３０９ｂ（ＯＳ３とする）、第２の電極３１９ａ及び第３の電極３１９ｂ（ｍｅｔａｌとする）のバンド構造の関係である。ここで、ＩＰはイオン化ポテンシャル、Ｅａは電子親和力、Ｅｇはバンドギャップ、Ｗｆは仕事関数を示す。また、Ｅｃは伝導帯の下端、Ｅｖは価電子帯の上端、Ｅｆはフェルミ準位を示す。なお、各符号の末尾に示す記号は、１がＯＳ１を、２がＯＳ２を、３がＯＳ３を、ｍがｍｅｔａｌであることをそれぞれ示す。ここではｍｅｔａｌとしてＷｆ＿ｍが４．１ｅＶ（チタンなど）を想定している。
【０１９５】
ＯＳ１は高純度化された酸化物半導体であり、極めてキャリア密度が低いためＥｆ＿１はＥｃ及びＥｖの概ね中央にあるとする。また、ＯＳ２及びＯＳ３はドーパントが添加されたキャリア密度の高い酸化物半導体であり、Ｅｃ＿２とＥｆ＿２が、Ｅｃ＿３とＥｆ＿３が概ね一致する。ＯＳ１、ＯＳ２及びＯＳ３に示す酸化物半導体は、バンドギャップ（Ｅｇ）が３．１５ｅＶ、電子親和力（Ｅａ）は４．３ｅＶと言われている。
【０１９６】
図８（Ｂ）に示すように、チャネル形成領域であるＯＳ１と低濃度領域であるＯＳ２が接触すると、ＯＳ１及びＯＳ２のフェルミ準位が一致するようにキャリアの移動が起こり、ＯＳ１及びＯＳ２のバンド端が曲がる。さらに、低濃度領域であるＯＳ２とソース領域及びドレイン領域であるＯＳ３が接触する場合も、ＯＳ２及びＯＳ３のフェルミ準位が一致するようにキャリアの移動が起こり、ＯＳ２及びＯＳ３のバンド端が曲がる。さらに、ソース領域及びドレイン領域であるＯＳ３とｍｅｔａｌが接触した場合も、ＯＳ３及びｍｅｔａｌのフェルミ準位が一致するようにキャリアの移動が起こり、ＯＳ３のバンド端が曲がる。
【０１９７】
このように、チャネルとなるＯＳ１と第２の電極３１９ａ及び第３の電極３１９ｂとなるｍｅｔａｌとの間に、キャリア密度が高く、且つ該キャリア密度に差を有する酸化物半導体であるＯＳ２及びＯＳ３が形成されることにより、酸化物半導体膜３０３と金属とのコンタクトをオーミックにすることができ、またコンタクト抵抗を低減させることができる。その結果として、トランジスタ３００のオン電流を増加させることができる。また、ＯＳ１のバンド端の曲がりを小さくすることができるため、トランジスタ３００の短チャネル効果を低減できる。
【０１９８】
（実施の形態５）
本実施の形態では、先の実施の形態で示したトランジスタと異なるトランジスタの例について図９を用いて説明する。
【０１９９】
図９（Ａ）はトランジスタ４００の断面図であり、図９（Ｂ）は図９（Ａ）の点線部を拡大した図である。
【０２００】
トランジスタ４００の構造は以下の通りである。基板４０１上に下地絶縁膜４０２が設けられている。下地絶縁膜４０２上には第１の領域４０５、一対の第２の領域４０７ａ、４０７ｂ、一対の第３の領域４０９ａ、４０９ｂ及び一対の第４の領域４１０ａ、４１０ｂを含む酸化物半導体膜４０３が設けられている。一対の第４の領域４１０ａ、４１０ｂ上に第２の電極４１９ａ及び第３の電極４１９ｂが設けられている。第１の領域４０５、一対の第２の領域４０７ａ、４０７ｂ、一対の第３の領域４０９ａ、４０９ｂ、及び一対の第４の領域４１０ａ、４１０ｂ、第２の電極４１９ａ及び第３の電極４１９ｂ上にゲート絶縁膜４１１が設けられている。第１の電極４１３が第１の領域４０５と重畳してゲート絶縁膜４１１上に設けられている。
【０２０１】
トランジスタ４００はトップゲート構造でトップコンタクト型のトランジスタであり、トランジスタ１００、トランジスタ２００及びトランジスタ３００とは異なり、一対の第４の領域４１０ａ、４１０ｂが設けられている。
【０２０２】
基板４０１、下地絶縁膜４０２、第１の領域４０５、ゲート絶縁膜４１１、第１の電極４１３、第２の電極４１９ａ及び第３の電極４１９ｂは、実施の形態１で説明した基板１０１、下地絶縁膜１０２、第１の領域１０５、ゲート絶縁膜１１１、第１の電極１１３、第２の電極１１９ａ及び第３の電極１１９ｂと同様にして形成することができる。
【０２０３】
チャネル形成領域である第１の領域４０５は実施の形態１で説明したＣＡＡＣ酸化物半導体領域であり、一対の第４の領域４１０ａ、４１０ｂも実施の形態１で説明したＣＡＡＣ酸化物半導体領域である。一対の第２の領域４０７ａ、４０７ｂ及び一対の第３の領域４０９ａ、４０９ｂは、ドーパントが含まれた非晶質領域であり、該ドーパントは実施の形態１で説明したものと同様である。また、一対の第２の領域４０７ａ、４０７ｂのドーパント濃度と、一対の第３の領域４０９ａ、４０９ｂのドーパント濃度は異なっている。一対の第２の領域４０７ａ、４０７ｂ及び一対の第３の領域４０９ａ、４０９ｂのドーパント濃度の範囲は、実施の形態１で説明したドーパント濃度の範囲である。
【０２０４】
トランジスタ４００は、実施の形態１で説明した酸化物半導体膜１４０を形成後に、第１の電極４１３、第２の電極４１９ａ及び第３の電極４１９ｂを利用して、ドーパント濃度の異なる領域（第１の領域４０５、一対の第２の領域４０７ａ、４０７ｂ及び一対の第３の領域４０９ａ、４０９ｂ、一対の第４の領域４１０ａ、４１０ｂ）を形成することができる。
【０２０５】
一対の第３の領域４０９ａ、４０９ｂは、第２の電極４１９ａ及び第３の電極４１９ｂがテーパ形状としているために形成される。また、第２の電極４１９ａ及び第３の電極４１９ｂの厚さを薄くすることで、一対の第３の領域４０９ａ、４０９ｂの範囲を拡大することができる。
【０２０６】
なお、トランジスタ１００、トランジスタ２００及びトランジスタ３００は、それぞれのトランジスタに設けられた第１の電極及びサイドウォール絶縁膜を利用して、ドーパント濃度の異なる領域（それぞれのトランジスタにおける第１の領域、一対の第２の領域及び一対の第３の領域）を形成したトランジスタである。
【０２０７】
以上より、トランジスタ４００は、チャネル形成領域である第１の領域４０５を介して、ドーパント濃度が異なる一対の第２の領域４０７ａ、４０７ｂ及び一対の第３の領域４０９ａ、４０９ｂが設けられており、チャネル形成領域である第１の領域４０５に加わる電界を緩和することができるため、短チャネル効果を抑制できる。
【０２０８】
また、トランジスタ４００の他に、上記実施の形態で示したトランジスタと異なるトランジスタの例としてトランジスタ５００を説明する。
【０２０９】
図９（Ｃ）はトランジスタ５００の断面図であり、図９（Ｄ）は図９（Ｃ）の点線部を拡大した図である。
【０２１０】
トランジスタ５００の構造は以下の通りである。基板４０１上に下地絶縁膜４０２が設けられている。下地絶縁膜４０２上には、第１の電極４１３及び第１の電極４１３を覆っているゲート絶縁膜４１１が設けられている。ゲート絶縁膜４１１上には、第１の領域４０５、一対の第２の領域４０７ａ、４０７ｂ、一対の第３の領域４０９ａ、４０９ｂ及び一対の第４の領域４１０ａ、４１０ｂを含む酸化物半導体膜４０３が設けられている。一対の第４の領域４１０ａ、４１０ｂ上に第２の電極４１９ａ及び第３の電極４１９ｂが設けられている。第１の領域４０５上には絶縁膜４２０が設けられている。
【０２１１】
トランジスタ５００はボトムゲート構造でトップコンタクト型のトランジスタであり、トランジスタ１００、トランジスタ２００及びトランジスタ３００とは異なり、一対の第４の領域４１０ａ、４１０ｂが設けられている。
【０２１２】
基板４０１、下地絶縁膜４０２、第１の領域４０５、ゲート絶縁膜４１１、第１の電極４１３、第２の電極４１９ａ及び第３の電極４１９ｂは、実施の形態１で説明した基板１０１、下地絶縁膜１０２、第１の領域１０５、ゲート絶縁膜１１１、第１の電極１１３、第２の電極１１９ａ及び第３の電極１１９ｂと同様にして形成することができる。なお、トランジスタ５００はボトムゲート構造であることから、第１の電極４１３は、第２の電極４１９ａ及び第３の電極４１９ｂ同様にテーパ形状であることが好ましい。第１の電極４１３をテーパ形状とすることで、ゲート絶縁膜４１１の被覆性を向上させることができる。
【０２１３】
チャネル形成領域である第１の領域４０５は実施の形態１で説明したＣＡＡＣ酸化物半導体領域であり、一対の第４の領域４１０ａ、４１０ｂも実施の形態１で説明したＣＡＡＣ酸化物半導体領域である。一対の第２の領域４０７ａ、４０７ｂ及び一対の第３の領域４０９ａ、４０９ｂは、ドーパントが含まれた非晶質領域であり、該ドーパントは実施の形態１で説明したものと同様である。また、一対の第２の領域４０７ａ、４０７ｂのドーパント濃度と、一対の第３の領域４０９ａ、４０９ｂのドーパント濃度は異なっている。一対の第２の領域４０７ａ、４０７ｂ及び一対の第３の領域４０９ａ、４０９ｂのドーパント濃度の範囲は、実施の形態１で説明したドーパント濃度の範囲である。
【０２１４】
トランジスタ５００は、ゲート絶縁膜４１１上に実施の形態１で説明した酸化物半導体膜１４０を形成した後に、第２の電極４１９ａ、第３の電極４１９ｂ及び絶縁膜４２０を利用して、ドーパント濃度の異なる領域（第１の領域４０５、一対の第２の領域４０７ａ、４０７ｂ及び一対の第３の領域４０９ａ、４０９ｂ、一対の第４の領域４１０ａ、４１０ｂ）を形成することができる。絶縁膜４２０は、第１の領域４０５にドーパントが添加されないように厚く形成することが必要である。
【０２１５】
また、一対の第３の領域４０９ａ、４０９ｂは、第２の電極４１９ａ及び第３の電極４１９ｂがテーパ形状としているために形成される。また、第２の電極４１９ａ及び第３の電極４１９ｂの厚さを薄くすることで、一対の第３の領域４０９ａ、４０９ｂの範囲を拡大することができる。
【０２１６】
なお、トランジスタ１００、トランジスタ２００及びトランジスタ３００は、それぞれのトランジスタに設けられた第１の電極及びサイドウォール絶縁膜を利用して、ドーパント濃度の異なる領域（それぞれのトランジスタにおける第１の領域、一対の第２の領域及び一対の第３の領域）を形成したトランジスタである。
【０２１７】
以上より、トランジスタ５００は、チャネル形成領域である第１の領域４０５を介して、ドーパント濃度が異なる一対の第２の領域４０７ａ、４０７ｂ及び一対の第３の領域４０９ａ、４０９ｂが設けられており、チャネル形成領域である第１の領域４０５に加わる電界を緩和することができるため、短チャネル効果を抑制できる。
【０２１８】
（実施の形態６）
本実施の形態では、図１０を用いて、ドーパントを添加した酸化物半導体を用いた抵抗素子について説明する。
【０２１９】
図１０（Ａ）は、抵抗素子６００を示している。以下に、抵抗素子６００の構成を記載する。基板６０１上に下地絶縁膜６０２が設けられている。下地絶縁膜６０２上にドーパントを添加された酸化物半導体膜６０３が設けられている。酸化物半導体膜６０３上に導電膜６０４ａ、６０４ｂが設けられている。つまり、抵抗素子６００は酸化物半導体膜６０３を抵抗とする。ドーパントが添加された酸化物半導体膜６０３は、例えば、実施の形態２で示した酸化物半導体膜１４０（図５（Ａ）及び（Ｂ）参照）上にゲート絶縁膜２１１及び第１の電極２１３が形成されないようにした後にドーパントを添加することで形成することができる。また、導電膜６０４ａ、６０４ｂは、先の実施の形態で説明した第１の電極に用いることができる導電材料により形成することができる。
【０２２０】
図１０（Ｂ）は、抵抗素子６１０を示している。以下に、抵抗素子６１０の構成を記載する。基板６０１上に下地絶縁膜６０２が設けられている。下地絶縁膜６０２上にドーパントを添加された酸化物半導体膜６０３が設けられている。酸化物半導体膜６０３上に絶縁膜６０６が設けられている。絶縁膜６０６及び酸化物半導体膜６０３の一部に接して導電膜６０４ａ、６０４ｂが設けられている。抵抗素子６１０においても酸化物半導体膜６０３を抵抗とする。ドーパントが添加された酸化物半導体膜６０３は、例えば、実施の形態２で示した酸化物半導体膜１４０（図５（Ａ）及び（Ｂ）参照）上にゲート絶縁膜２１１及び第１の電極２１３が形成されないようにした後にドーパントを添加することで形成することができる。絶縁膜６０６は、先の実施の形態で説明した下地絶縁膜、ゲート絶縁膜、層間絶縁膜を適宜用いればよい。また、導電膜６０４ａ、６０４ｂは、先の実施の形態で説明した第１の電極に用いることができる導電材料により形成することができる。以上より、抵抗素子６１０は、抵抗として機能する導電膜６０４ａ、６０４ｂと接する酸化物半導体膜６０３の電流経路を一定にすることができ、より精度の高い抵抗値を有する抵抗素子である。
【０２２１】
（実施の形態７）
図１１（Ａ）に半導体装置を構成する記憶素子（以下、メモリセルとも記す）の回路図の一例を示す。メモリセルは、酸化物半導体以外の材料をチャネル形成領域に用いたトランジスタ１１６０と酸化物半導体をチャネル形成領域に用いたトランジスタ１１６２によって構成される。
【０２２２】
酸化物半導体をチャネル形成領域に用いたトランジスタ１１６２は、先の実施の形態に従って作製することができる。
【０２２３】
図１１（Ａ）に示すように、トランジスタ１１６０のゲート電極と、トランジスタ１１６２のソース電極又はドレイン電極の一方とは、電気的に接続されている。また、第１の配線（１ｓｔ Ｌｉｎｅ：ソース線ともよぶ）とトランジスタ１１６０のソース電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ：ビット線ともよぶ）とトランジスタ１１６０のドレイン電極とは、電気的に接続されている。そして、第３の配線（３ｒｄ Ｌｉｎｅ：第１信号線ともよぶ）とトランジスタ１１６２のソース電極又はドレイン電極の他方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ：第２信号線ともよぶ）と、トランジスタ１１６２のゲート電極とは、電気的に接続されている。
【０２２４】
酸化物半導体以外の材料、例えば単結晶シリコンをチャネル形成領域に用いたトランジスタ１１６０は十分な高速動作が可能なため、トランジスタ１１６０を用いることにより、記憶内容の読み出しなどを高速に行うことが可能である。また、酸化物半導体をチャネル形成領域に用いたトランジスタ１１６２は、トランジスタ１１６０に比べてオフ電流が小さいという特徴を有している。このため、トランジスタ１１６２をオフ状態とすることで、トランジスタ１１６０のゲート電極の電位を極めて長時間にわたって保持することが可能である。
【０２２５】
ゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【０２２６】
はじめに、情報の書き込み及び保持について説明する。まず、第４の配線の電位を、トランジスタ１１６２がオン状態となる電位として、トランジスタ１１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１１６０のゲート電極に与えられる（書き込み）。その後、第４の配線の電位を、トランジスタ１１６２がオフ状態となる電位として、トランジスタ１１６２をオフ状態とすることにより、トランジスタ１１６０のゲート電極の電位が保持される（保持）。
【０２２７】
トランジスタ１１６２のオフ電流はトランジスタ１１６０に比べて小さいから、トランジスタ１１６０のゲート電極の電位は長時間にわたって保持される。例えば、トランジスタ１１６０のゲート電極の電位がトランジスタ１１６０をオン状態とする電位であれば、トランジスタ１１６０のオン状態が長時間にわたって保持されることになる。また、トランジスタ１１６０のゲート電極の電位がトランジスタ１１６０をオフ状態とする電位であれば、トランジスタ１１６０のオフ状態が長時間にわたって保持される。
【０２２８】
次に、情報の読み出しについて説明する。上述のように、トランジスタ１１６０のオン状態又はオフ状態が保持された状態において、第１の配線に所定の電位（低電位）が与えられると、トランジスタ１１６０のオン状態又はオフ状態に応じて、第２の配線の電位は異なる値をとる。例えば、トランジスタ１１６０がオン状態の場合には、第１の配線の電位に対して、第２の配線の電位が低下することになる。また、トランジスタ１１６０がオフ状態の場合には、第２の配線の電位は変化しない。
【０２２９】
このように、情報が保持された状態において、第２の配線の電位と、所定の電位とを比較することで、情報を読み出すことができる。
【０２３０】
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込み及び保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ１１６２がオン状態となる電位として、トランジスタ１１６２をオン状態とする。これにより、第３の配線の電位（新たな情報に係る電位）が、トランジスタ１１６０のゲート電極に与えられる。その後、第４の配線の電位を、トランジスタ１１６２がオフ状態となる電位として、トランジスタ１１６２をオフ状態とすることにより、新たな情報が保持された状態となる。
【０２３１】
このように、開示する発明に係るメモリセルは、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、メモリセルを有する半導体装置の高速動作が実現される。
【０２３２】
また、図１１（Ａ）のメモリセルを発展させたメモリセルの回路図の一例を図１１（Ｂ）に示す。
【０２３３】
図１１（Ｂ）に示すメモリセル１１００は、第１の配線ＳＬ（ソース線）と、第２の配線ＢＬ（ビット線）と、第３の配線Ｓ１（第１信号線）と、第４の配線Ｓ２（第２信号線）と、第５の配線ＷＬ（ワード線）と、トランジスタ１１６４（第１のトランジスタ）と、トランジスタ１１６１（第２のトランジスタ）と、トランジスタ１１６３（第３のトランジスタ）と、から構成されている。トランジスタ１１６４及びトランジスタ１１６３は、酸化物半導体以外の材料をチャネル形成領域に用いており、トランジスタ１１６１は酸化物半導体をチャネル形成領域に用いている。
【０２３４】
ここで、トランジスタ１１６４のゲート電極と、トランジスタ１１６１のソース電極又はドレイン電極の一方とは、電気的に接続されている。また、第１の配線ＳＬと、トランジスタ１１６４のソース電極とは、電気的に接続され、トランジスタ１１６４のドレイン電極と、トランジスタ１１６３のソース電極とは、電気的に接続されている。そして、第２の配線ＢＬと、トランジスタ１１６３のドレイン電極とは、電気的に接続され、第３の配線Ｓ１と、トランジスタ１１６１のソース電極又はドレイン電極の他方とは、電気的に接続され、第４の配線Ｓ２と、トランジスタ１１６１のゲート電極とは、電気的に接続され、第５の配線ＷＬと、トランジスタ１１６３のゲート電極とは電気的に接続されている。
【０２３５】
次に、回路の動作について具体的に説明する。
【０２３６】
メモリセル１１００への書込みを行う場合は、第１の配線ＳＬを０Ｖ、第５の配線ＷＬを０Ｖ、第２の配線ＢＬを０Ｖ、第４の配線Ｓ２を２Ｖとする。データ”１”を書き込む場合には第３の配線Ｓ１を２Ｖ、データ”０”を書き込む場合には第３の配線Ｓ１を０Ｖとする。このとき、トランジスタ１１６３はオフ状態、トランジスタ１１６１はオン状態となる。なお、書き込み終了にあたっては、第３の配線Ｓ１の電位が変化する前に、第４の配線Ｓ２を０Ｖとして、トランジスタ１１６１をオフ状態にする。
【０２３７】
その結果、データ”１”書込み後にはトランジスタ１１６４のゲート電極に接続されるノード（以下、ノードＡ）の電位が約２Ｖ、データ”０”書込み後にはノードＡの電位が約０Ｖとなる。ノードＡには、第３の配線Ｓ１の電位に応じた電荷が蓄積されるが、トランジスタ１１６１のオフ電流は、単結晶シリコンをチャネル形成領域に用いたトランジスタと比べて小さく、トランジスタ１１６４のゲート電極の電位は長時間にわたって保持される。
【０２３８】
次に、メモリセルの読み出しを行う場合は、第１の配線ＳＬを０Ｖ、第５の配線ＷＬを２Ｖ、第４の配線Ｓ２を０Ｖ、第３の配線Ｓ１を０Ｖとし、第２の配線ＢＬに接続されている読み出し回路を動作状態とする。このとき、トランジスタ１１６３はオン状態、トランジスタ１１６１はオフ状態となる。
【０２３９】
データ”０”、つまりノードＡが約０Ｖの状態であればトランジスタ１１６４はオフ状態であるから、第２の配線ＢＬと第１の配線ＳＬ間の抵抗は高い状態となる。一方、データ”１”、つまりノードＡが約２Ｖの状態であればトランジスタ１１６４がオン状態であるから、第２の配線ＢＬと第１の配線ＳＬ間の抵抗は低い状態となる。読み出し回路は、メモリセルの抵抗状態の違いから、データ”０”，”１”を読み出すことができる。なお、書込み時の第２の配線ＢＬは０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充電されていても構わない。読み出し時の第３の配線Ｓ１は０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充電されていても構わない。
【０２４０】
なお、データ”１”とデータ”０”は便宜上の定義であって、逆であっても構わない。また、上述した動作電圧は一例である。動作電圧は、データ”０”の場合にトランジスタ１１６４がオフ状態となり、データ”１”の場合にトランジスタ１１６４がオン状態となるように、また、書込み時にトランジスタ１１６１がオン状態、書込み時以外ではオフ状態となるように、また、読み出し時にトランジスタ１１６３がオン状態となるように選べばよい。特に２Ｖの代わりに、周辺の論理回路の電源電位ＶＤＤを用いてもよい。
【０２４１】
本実施の形態では理解の簡単のため、最小記憶単位（１ビット）のメモリセルについて説明したが、メモリセルの構成はこれに限られるものではない。複数のメモリセルを適当に接続して、より高度な半導体装置を構成することもできる。例えば、上記メモリセルを複数用いて、ＮＡＮＤ型やＮＯＲ型の半導体装置を構成することが可能である。配線の構成も図１１（Ａ）や図１１（Ｂ）に限定されず、適宜変更することができる。
【０２４２】
図１２に、ｍ×ｎビットの記憶容量を有する本発明の一態様に係る半導体装置のブロック回路図を示す。
【０２４３】
図１２に示す半導体装置は、ｍ本の第５の配線ＷＬ（１）〜ＷＬ（ｍ）及び第４の配線Ｓ２（１）〜Ｓ２（ｍ）と、ｎ本の第２の配線ＢＬ（１）〜ＢＬ（ｎ）及び第３の配線Ｓ１（１）〜Ｓ１（ｎ）と、複数のメモリセル１１００（１、１）〜１１００（ｍ、ｎ）が縦ｍ個（行）×横ｎ個（列）（ｍ、ｎは自然数）のマトリクス状に配置されたメモリセルアレイ１１１０と、第２の配線及び第３の配線駆動回路１１１１や、第４の配線及び第５の配線駆動回路１１１３や、読み出し回路１１１２といった周辺回路によって構成されている。他の周辺回路として、リフレッシュ回路等が設けられてもよい。
【０２４４】
各メモリセルの代表として、メモリセル１１００（ｉ、ｊ）を考える。ここで、メモリセル１１００（ｉ、ｊ）（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、第２の配線ＢＬ（ｊ）、第３の配線Ｓ１（ｊ）、第５の配線ＷＬ（ｉ）及び第４の配線Ｓ２（ｉ）、及び第１の配線にそれぞれ接続されている。第１の配線には第１の配線電位Ｖｓが与えられている。また、第２の配線ＢＬ（１）〜ＢＬ（ｎ）及び第３の配線Ｓ１（１）〜Ｓ１（ｎ）は第２の配線及び第３の配線駆動回路１１１１、並びに読み出し回路１１１２に接続されている。また、第５の配線ＷＬ（１）〜ＷＬ（ｍ）及び第４の配線Ｓ２（１）〜Ｓ２（ｍ）は第４の配線及び第５の配線駆動回路１１１３に接続されている。
【０２４５】
図１２に示した半導体装置の動作について説明する。本構成では、行ごとの書込み及び読み出しを行う。
【０２４６】
第ｉ行のメモリセル１１００（ｉ、１）〜１１００（ｉ、ｎ）に書込みを行う場合は、第１の配線電位Ｖｓを０Ｖ、第５の配線ＷＬ（ｉ）を０Ｖ、第２の配線ＢＬ（１）〜ＢＬ（ｎ）を０Ｖ、第４の配線Ｓ２（ｉ）を２Ｖとする。このときトランジスタ１１６１は、オン状態となる。第３の配線Ｓ１（１）〜Ｓ１（ｎ）は、データ”１”を書き込む列は２Ｖ、データ”０”を書き込む列は０Ｖとする。なお、書き込み終了にあたっては、第３の配線Ｓ１（１）〜Ｓ１（ｎ）の電位が変化する前に、第４の配線Ｓ２（ｉ）を０Ｖとして、トランジスタ１１６１をオフ状態にする。また、非選択の第５の配線ＷＬは０Ｖ、非選択の第４の配線Ｓ２は０Ｖとする。
【０２４７】
その結果、データ”１”の書込みを行ったメモリセルのトランジスタ１１６４のゲート電極に接続されるノード（以下、ノードＡ）の電位は約２Ｖ、データ”０”の書込みを行ったメモリセルのノードＡの電位は約０Ｖとなる（図１１（Ｂ）及び図１２参照）。また、非選択メモリセルのノードＡの電位は変わらない。
【０２４８】
第ｉ行のメモリセル１１００（ｉ、１）〜１１００（ｉ、ｎ）の読み出しを行う場合は、第１の配線電位Ｖｓを０Ｖ、第５の配線ＷＬ（ｉ）を２Ｖ、第４の配線Ｓ２（ｉ）を０Ｖ、第３の配線Ｓ１（１）〜Ｓ１（ｎ）を０Ｖとし、第２の配線ＢＬ（１）〜ＢＬ（ｎ）に接続されている読み出し回路を動作状態とする。読み出し回路では、例えば、メモリセルの抵抗状態の違いから、データ”０”，”１”を読み出すことができる。なお、非選択の第５の配線ＷＬは０Ｖ、非選択の第４の配線Ｓ２は０Ｖとする。なお、書込み時の第２の配線ＢＬは０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充電されていても構わない。読み出し時の第３の配線Ｓ１は０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充電されていても構わない。
【０２４９】
なお、データ”１”とデータ”０”は便宜上の定義であって、逆であっても構わない。また、上述した動作電圧は一例である。動作電圧は、データ”０”の場合にトランジスタ１１６４がオフ状態となり、データ”１”の場合にトランジスタ１１６４がオン状態となるように、また、書込み時にトランジスタ１１６１がオン状態、書込み時以外ではオフ状態となるように、また、読み出し時にトランジスタ１１６３がオン状態となるように選べばよい。特に２Ｖの代わりに、周辺の論理回路の電源電位ＶＤＤを用いてもよい。
【０２５０】
（実施の形態８）
本実施の形態では、容量素子を有するメモリセルの回路図の一例を示す。図１３（Ａ）に示すメモリセル１１７０は、第１の配線ＳＬ、第２の配線ＢＬ、第３の配線Ｓ１、第４の配線Ｓ２と、第５の配線ＷＬと、トランジスタ１１７１（第１のトランジスタ）と、トランジスタ１１７２（第２のトランジスタ）と、容量素子１１７３とから構成されている。トランジスタ１１７１は、酸化物半導体以外の材料をチャネル形成領域に用いており、トランジスタ１１７２はチャネル形成領域に酸化物半導体を用いている。
【０２５１】
ここで、トランジスタ１１７１のゲート電極と、トランジスタ１１７２のソース電極又はドレイン電極の一方と、容量素子１１７３の一方の電極とは、電気的に接続されている。また、第１の配線ＳＬと、トランジスタ１１７１のソース電極とは、電気的に接続され、第２の配線ＢＬと、トランジスタ１１７１のドレイン電極とは、電気的に接続され、第３の配線Ｓ１と、トランジスタ１１７２のソース電極又はドレイン電極の他方とは、電気的に接続され、第４の配線Ｓ２と、トランジスタ１１７２のゲート電極とは、電気的に接続され、第５の配線ＷＬと、容量素子１１７３の他方の電極とは、電気的に接続されている。
【０２５２】
次に、回路の動作について具体的に説明する。
【０２５３】
メモリセル１１７０への書込みを行う場合は、第１の配線ＳＬを０Ｖ、第５の配線ＷＬを０Ｖ、第２の配線ＢＬを０Ｖ、第４の配線Ｓ２を２Ｖとする。データ”１”を書き込む場合には第３の配線Ｓ１を２Ｖ、データ”０”を書き込む場合には第３の配線Ｓ１を０Ｖとする。このとき、トランジスタ１１７２はオン状態となる。なお、書き込み終了にあたっては、第３の配線Ｓ１の電位が変化する前に、第４の配線Ｓ２を０Ｖとして、トランジスタ１１７２をオフ状態にする。
【０２５４】
その結果、データ”１”の書込み後にはトランジスタ１１７１のゲート電極に接続されるノード（以下、ノードＡ）の電位が約２Ｖ、データ”０”の書込み後にはノードＡの電位が約０Ｖとなる。
【０２５５】
メモリセル１１７０の読み出しを行う場合は、第１の配線ＳＬを０Ｖ、第５の配線ＷＬを２Ｖ、第４の配線Ｓ２を０Ｖ、第３の配線Ｓ１を０Ｖとし、第２の配線ＢＬに接続されている読み出し回路を動作状態とする。このとき、トランジスタ１１７２は、オフ状態となる。
【０２５６】
第５の配線ＷＬを２Ｖとした場合のトランジスタ１１７１の状態について説明する。トランジスタ１１７１の状態を決めるノードＡの電位は、第５の配線ＷＬ−ノードＡ間の容量Ｃ１と、トランジスタ１１７１のゲート電極−ソース電極及びドレイン電極間の容量Ｃ２に依存する。
【０２５７】
なお、読み出し時の第３の配線Ｓ１は０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充電されていても構わない。データ”１”とデータ”０”は便宜上の定義であって、逆であっても構わない。
【０２５８】
書き込み時の第３の配線Ｓ１の電位は、書込み後にトランジスタ１１７２がオフ状態となり、また、第５の配線ＷＬ電位が０Ｖの場合にトランジスタ１１７１がオフ状態である範囲で、データ”０”、”１”の電位をそれぞれ選べばよい。読み出し時の第５の配線ＷＬ電位は、データ”０”の場合にトランジスタ１１７１がオフ状態となり、データ”１”の場合にトランジスタ１１７１がオン状態となるように選べばよい。また、トランジスタ１１７１のしきい値電圧も、一例である。上述したトランジスタ１１７１の状態を変えない範囲であれば、どのようなしきい値でも構わない。
【０２５９】
また、第１のゲート電極、及び第２のゲート電極を有する選択トランジスタと、容量素子を有するメモリセルを用いるＮＯＲ型の半導体記憶装置の例について図１３（Ｂ）を用いて説明する。
【０２６０】
図１３（Ｂ）に示す本発明の一態様に係る半導体装置は、Ｉ行（Ｉは２以上の自然数）Ｊ列（Ｊは自然数）にマトリクス状に配列された複数のメモリセルを備えたメモリセルアレイを具備する。
【０２６１】
図１３（Ｂ）に示すメモリセルアレイは、ｉ行（ｉは３以上の自然数）ｊ列（ｊは３以上の自然数）にマトリクス状に配列された複数のメモリセル１１８０と、ｉ本のワード線ＷＬ（ワード線ＷＬ＿１乃至ワード線ＷＬ＿ｉ）と、ｉ本の容量線ＣＬ（容量線ＣＬ＿１乃至容量線ＣＬ＿ｉ）と、ｉ本のゲート線ＢＧＬ（ゲート線ＢＧＬ＿１乃至ゲート線ＢＧＬ＿ｉ）と、ｊ本のビット線ＢＬ（ビット線ＢＬ＿１乃至ビット線ＢＬ＿ｊ）と、ソース線ＳＬと、を具備する。
【０２６２】
さらに、複数のメモリセル１１８０のそれぞれ（メモリセル１１８０（Ｍ，Ｎ）（ただし、Ｎは１以上ｊ以下の自然数、Ｍは１以上ｉ以下の自然数）ともいう）は、トランジスタ１１８１（Ｍ，Ｎ）と、容量素子１１８３（Ｍ，Ｎ）と、トランジスタ１１８２（Ｍ，Ｎ）と、を備える。
【０２６３】
なお、半導体記憶装置において、容量素子は、第１の容量電極、第２の容量電極、並びに第１の容量電極及び第２の容量電極に重畳する誘電体層により構成される。容量素子は、第１の容量電極及び第２の容量電極の間に印加される電圧に応じて電荷が蓄積される。
【０２６４】
トランジスタ１１８１（Ｍ，Ｎ）は、Ｎチャネル型トランジスタであり、ソース電極、ドレイン電極、第１のゲート電極、及び第２のゲート電極を有する。なお、本実施の形態の半導体記憶装置において、必ずしもトランジスタ１１８１をＮチャネル型トランジスタにしなくてもよい。
【０２６５】
トランジスタ１１８１（Ｍ，Ｎ）のソース電極及びドレイン電極の一方は、ビット線ＢＬ＿Ｎに接続され、トランジスタ１１８１（Ｍ，Ｎ）の第１のゲート電極は、ワード線ＷＬ＿Ｍに接続され、トランジスタ１１８１（Ｍ，Ｎ）の第２のゲート電極は、ゲート線ＢＧＬ＿Ｍに接続される。トランジスタ１１８１（Ｍ，Ｎ）のソース電極及びドレイン電極の一方がビット線ＢＬ＿Ｎに接続される構成にすることにより、メモリセル毎に選択的にデータを読み出すことができる。
【０２６６】
トランジスタ１１８１（Ｍ，Ｎ）は、メモリセル１１８０（Ｍ，Ｎ）において選択トランジスタとしての機能を有する。
【０２６７】
トランジスタ１１８１（Ｍ，Ｎ）としては、酸化物半導体をチャネル形成領域に用いたトランジスタを用いることができる。
【０２６８】
トランジスタ１１８２（Ｍ，Ｎ）は、Ｐチャネル型トランジスタである。なお、本実施の形態の半導体記憶装置において、必ずしもトランジスタ１１８２をＰチャネル型トランジスタにしなくてもよい。
【０２６９】
トランジスタ１１８２（Ｍ，Ｎ）のソース電極及びドレイン電極の一方は、ソース線ＳＬに接続され、トランジスタ１１８２（Ｍ，Ｎ）のソース電極及びドレイン電極の他方は、ビット線ＢＬ＿Ｎに接続され、トランジスタ１１８２（Ｍ，Ｎ）のゲート電極は、トランジスタ１１８１（Ｍ，Ｎ）のソース電極及びドレイン電極の他方に接続される。
【０２７０】
トランジスタ１１８２（Ｍ，Ｎ）は、メモリセル１１８０（Ｍ，Ｎ）において、出力トランジスタとしての機能を有する。トランジスタ１１８２（Ｍ，Ｎ）としては、例えば単結晶シリコンをチャネル形成領域に用いるトランジスタを用いることができる。
【０２７１】
容量素子１１８３（Ｍ，Ｎ）の第１の容量電極は、容量線ＣＬ＿Ｍに接続され、容量素子１１８３（Ｍ，Ｎ）の第２の容量電極は、トランジスタ１１８１（Ｍ，Ｎ）のソース電極及びドレイン電極の他方に接続される。なお、容量素子１１８３（Ｍ，Ｎ）は、保持容量としての機能を有する。
【０２７２】
ワード線ＷＬ＿１乃至ワード線ＷＬ＿ｉのそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。
【０２７３】
ビット線ＢＬ＿１乃至ビット線ＢＬ＿ｊのそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。
【０２７４】
容量線ＣＬ＿１乃至容量線ＣＬ＿ｉのそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。
【０２７５】
ゲート線ＢＧＬ＿１乃至ゲート線ＢＧＬ＿ｉのそれぞれの電圧は、例えばゲート線駆動回路を用いて制御される。
【０２７６】
ゲート線駆動回路は、例えばダイオード及び第１の容量電極がダイオードのアノード及びゲート線ＢＧＬに電気的に接続される容量素子を備える回路により構成される。
【０２７７】
トランジスタ１１８１の第２のゲート電極の電圧を調整することにより、トランジスタ１１８１の閾値電圧を調整することができる。従って、選択トランジスタとして機能するトランジスタ１１８１の閾値電圧を調整し、オフ状態におけるトランジスタ１１８１のソース電極及びドレイン電極の間に流れる電流を極力小さくすることができる。よって、記憶回路におけるデータの保持期間を長くすることができる。また、データの書き込み及び読み出しに必要な電圧を従来の半導体装置より低くすることができるため、消費電力を低減することができる。
【０２７８】
（実施の形態９）
本実施の形態では、先の実施の形態に示すトランジスタを用いた半導体装置の例について、図１４を参照して説明する。
【０２７９】
図１４（Ａ）には、いわゆるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に相当する構成の半導体装置の一例を示す。図１４（Ａ）に示すメモリセルアレイ１１２０は、複数のメモリセル１１３０がマトリクス状に配列された構成を有している。また、メモリセルアレイ１１２０は、ｍ本の第１の配線、及びｎ本の第２の配線を有する。なお、本実施の形態においては、第１の配線をビット線ＢＬとよび、第２の配線をワード線ＷＬとよぶ。
【０２８０】
メモリセル１１３０は、トランジスタ１１３１と、容量素子１１３２と、から構成されている。トランジスタ１１３１のゲート電極は、第１の配線（ワード線ＷＬ）と接続されている。また、トランジスタ１１３１のソース電極又はドレイン電極の一方は、第２の配線（ビット線ＢＬ）と接続されており、トランジスタ１１３１のソース電極又はドレイン電極の他方は、容量素子の電極の一方と接続されている。また、容量素子の電極の他方は容量線ＣＬと接続され、一定の電位が与えられている。トランジスタ１１３１には、先の実施の形態に示すトランジスタが適用される。
【０２８１】
先の実施の形態において示した酸化物半導体をチャネル形成領域に用いるトランジスタは、単結晶シリコンをチャネル形成領域に用いたトランジスタに比べてオフ電流が小さいという特徴を有する。このため、いわゆるＤＲＡＭとして認識されている図１４（Ａ）に示す半導体装置に当該トランジスタを適用する場合、実質的な不揮発性メモリを得ることが可能である。
【０２８２】
図１４（Ｂ）には、いわゆるＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に相当する構成の半導体装置の一例を示す。図１４（Ｂ）に示すメモリセルアレイ１１４０は、複数のメモリセル１１５０がマトリクス状に配列された構成とすることができる。また、メモリセルアレイ１１４０は、第１の配線（ワード線ＷＬ）、第２の配線（ビット線ＢＬ）及び第３の配線（反転ビット線／ＢＬ）をそれぞれ複数本有する。
【０２８３】
メモリセル１１５０は、第１のトランジスタ１１５１、第２のトランジスタ１１５２、第３のトランジスタ１１５３、第４のトランジスタ１１５４、第５のトランジスタ１１５５、及び第６のトランジスタ１１５６を有している。第１のトランジスタ１１５１と第２のトランジスタ１１５２は、選択トランジスタとして機能する。また、第３のトランジスタ１１５３と第４のトランジスタ１１５４のうち、一方はｎチャネル型トランジスタ（ここでは、第４のトランジスタ１１５４）であり、他方はｐチャネル型トランジスタ（ここでは、第３のトランジスタ１１５３）である。つまり、第３のトランジスタ１１５３と第４のトランジスタ１１５４によってＣＭＯＳ回路が構成されている。同様に、第５のトランジスタ１１５５と第６のトランジスタ１１５６によってＣＭＯＳ回路が構成されている。
【０２８４】
第１のトランジスタ１１５１、第２のトランジスタ１１５２、第４のトランジスタ１１５４、第６のトランジスタ１１５６は、ｎチャネル型のトランジスタであり、先の実施の形態において示したトランジスタを適用することができる。第３のトランジスタ１１５３と第５のトランジスタ１１５５は、ｐチャネル型のトランジスタであり、酸化物半導体以外の材料（例えば、単結晶シリコンなど）をチャネル形成領域に用いる。
【０２８５】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２８６】
（実施の形態１０）
酸化物半導体をチャネル形成領域に用いたトランジスタを少なくとも一部に用いてＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を構成することができる。
【０２８７】
図１５（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図１５（Ａ）に示すＣＰＵは、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）１１９８、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェース（ＲＯＭ Ｉ／Ｆ）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９及びＲＯＭ Ｉ／Ｆ１１８９は、別チップに設けてもよい。勿論、図１５（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
【０２８８】
Ｂｕｓ Ｉ／Ｆ１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
【０２８９】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
【０２９０】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及びレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
【０２９１】
図１５（Ａ）に示すＣＰＵでは、レジスタ１１９６に、記憶素子が設けられている。レジスタ１１９６の記憶素子には、実施の形態８に記載されている記憶素子を用いることができる。
【０２９２】
図１５（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有する記憶素子において、位相反転素子によるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。位相反転素子によるデータの保持が選択されている場合、レジスタ１１９６内の記憶素子への、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内の記憶素子への電源電圧の供給を停止することができる。
【０２９３】
電源停止に関しては、図１５（Ｂ）又は図１５（Ｃ）に示すように、記憶素子群と、電源電位ＶＤＤ又は電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図１５（Ｂ）及び図１５（Ｃ）の回路の説明を行う。
【０２９４】
図１５（Ｂ）及び図１５（Ｃ）では、記憶素子への電源電位の供給を制御するスイッチング素子に、酸化物半導体をチャネル形成領域に用いたトランジスタを含む記憶回路の構成の一例を示す。
【０２９５】
図１５（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、記憶素子１１４２を複数有する記憶素子群１１４３とを有している。具体的に、各記憶素子１１４２には、実施の形態８に記載されている記憶素子を用いることができる。記憶素子群１１４３が有する各記憶素子１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、記憶素子群１１４３が有する各記憶素子１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
【０２９６】
図１５（Ｂ）では、スイッチング素子１１４１として、酸化物半導体をチャネル形成領域に有するトランジスタを用いており、該トランジスタは、そのゲート電極に与えられる信号ＳｉｇＡによりスイッチングが制御される。
【０２９７】
なお、図１５（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。
【０２９８】
また、図１５（Ｂ）では、スイッチング素子１１４１により、記憶素子群１１４３が有する各記憶素子１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されていてもよい。
【０２９９】
また、図１５（Ｃ）には、記憶素子群１１４３が有する各記憶素子１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、記憶素子群１１４３が有する各記憶素子１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
【０３００】
記憶素子群と、電源電位ＶＤＤ又は電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
【０３０１】
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等のＬＳＩにも応用可能である。
【０３０２】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【符号の説明】
【０３０３】
１００ トランジスタ
１０１ 基板
１０２ 下地絶縁膜
１０３ 酸化物半導体膜
１０５ 第１の領域
１０７ａ 第２の領域
１０７ｂ 第２の領域
１０９ａ 第３の領域
１０９ｂ 第３の領域
１１１ ゲート絶縁膜
１１３ 第１の電極
１１４ 絶縁膜
１１５ サイドウォール絶縁膜
１１５ａ サイドウォール絶縁膜
１１５ｂ サイドウォール絶縁膜
１１７ 層間絶縁膜
１１９ａ 第２の電極
１１９ｂ 第３の電極
１１６ａ 開口部
１１６ｂ 開口部
１３０ 酸化物半導体膜
１３２ 酸化物半導体膜
１４０ 酸化物半導体膜
１５０ ドーパント
２００ トランジスタ
２０１ 基板
２０２ 下地絶縁膜
２０３ 酸化物半導体膜
２０５ 第１の領域
２０７ａ 第２の領域
２０７ｂ 第２の領域
２０９ａ 第３の領域
２０９ｂ 第３の領域
２１０ 絶縁膜
２１１ ゲート絶縁膜
２１２ 導電膜
２１３ 第１の電極
２１５ サイドウォール絶縁膜
２１５ａ サイドウォール絶縁膜
２１５ｂ サイドウォール絶縁膜
２１６ａ 開口部
２１６ｂ 開口部
２１４ 絶縁膜
２１７ 層間絶縁膜
２１９ａ 第２の電極
２１９ｂ 第３の電極
３００ トランジスタ
３０１ 基板
３０２ 下地絶縁膜
３０３ 酸化物半導体膜
３０５ 第１の領域
３０７ａ 第２の領域
３０７ｂ 第２の領域
３０９ａ 第３の領域
３０９ｂ 第３の領域
３１１ ゲート絶縁膜
３１３ 第１の電極
３１４ 絶縁膜
３１５ サイドウォール絶縁膜
３１５ａ サイドウォール絶縁膜
３１５ｂ サイドウォール絶縁膜
３１７ 層間絶縁膜
３１９ａ 第２の電極
３１９ｂ 第３の電極
３４０ 酸化物半導体膜
４００ トランジスタ
４０１ 基板
４０２ 下地絶縁膜
４０３ 酸化物半導体膜
４０５ 第１の領域
４０７ａ 第２の領域
４０７ｂ 第２の領域
４０９ａ 第３の領域
４０９ｂ 第３の領域
４１０ａ 第４の領域
４１０ｂ 第４の領域
４１１ ゲート絶縁膜
４１３ 第１の電極
４１９ａ 第２の電極
４１９ｂ 第３の電極
４２０ 絶縁膜
５００ トランジスタ
６００ 抵抗素子
６０１ 基板
６０２ 下地絶縁膜
６０３ 酸化物半導体膜
６０４ａ 導電膜
６０４ｂ 導電膜
６０６ 絶縁膜
６１０ 抵抗素子
１１００ メモリセル
１１１０ メモリセルアレイ
１１１１ 配線駆動回路
１１１２ 読み出し回路
１１１３ 配線駆動回路
１１２０ メモリセルアレイ
１１３０ メモリセル
１１３１ トランジスタ
１１３２ 容量素子
１１４０ メモリセルアレイ
１１４１ スイッチング素子
１１４２ 記憶素子
１１４３ 記憶素子群
１１５０ メモリセル
１１５１ トランジスタ
１１５２ トランジスタ
１１５３ トランジスタ
１１５４ トランジスタ
１１５５ トランジスタ
１１５６ トランジスタ
１１６０ トランジスタ
１１６１ トランジスタ
１１６２ トランジスタ
１１６３ トランジスタ
１１６４ トランジスタ
１１７０ メモリセル
１１７１ トランジスタ
１１７２ トランジスタ
１１７３ 容量素子
１１８０ メモリセル
１１８１ トランジスタ
１１８２ トランジスタ
１１８３ 容量素子
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
【特許請求の範囲】
【請求項１】
第１の領域と、前記第１の領域の側面に接した一対の第２の領域と、前記一対の第２の領域の側面に接した一対の第３の領域と、を含む酸化物半導体膜と、
前記酸化物半導体膜上に設けられたゲート絶縁膜と、
前記第１の領域と重畳し、前記ゲート絶縁膜上に設けられた第１の電極と、を有し、
前記第１の領域は、非単結晶であり、かつｃ軸配向の結晶領域を有する酸化物半導体領域であり、
前記一対の第２の領域及び前記一対の第３の領域は、ドーパントを含む非晶質な酸化物半導体領域であり、
前記一対の第３の領域のドーパント濃度は、前記一対の第２の領域のドーパント濃度より高いことを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第１の電極の側面に設けられたサイドウォール絶縁膜と、
前記一対の第３の領域に電気的に接続された第２の電極及び第３の電極と、を有する
ことを特徴とする半導体装置。
【請求項３】
請求項２において、
前記第２の電極及び第３の電極は、前記一対の第３の領域の上面に接していることを特徴とする半導体装置。
【請求項４】
請求項２において、
前記第２の電極及び第３の電極は、前記一対の第３の領域の下面に接していることを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一において、
前記ゲート絶縁膜は、前記第１の領域、前記一対の第２の領域、及び前記一対の第３の領域上に設けられていることを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項４のいずれか一において、
前記ゲート絶縁膜は、前記第１の領域上に設けられていることを特徴とする半導体装置。
【請求項７】
請求項２乃至請求項６のいずれか一において、
前記ゲート絶縁膜は、酸化物絶縁体であり、
前記サイドウォール絶縁膜は、窒化物絶縁体であることを特徴とする半導体装置。
【請求項８】
請求項２乃至請求項６のいずれか一において、
前記ゲート絶縁膜及び前記サイドウォール絶縁膜は、酸化物絶縁体であることを特徴とする半導体装置。
【請求項９】
請求項１乃至請求項８のいずれか一において、
前記一対の第２の領域及び前記一対の第３の領域は、前記ドーパントとして、水素又は希ガス元素から選ばれた一以上を含み、
前記一対の第２の領域及び前記一対の第３の領域に含まれる前記ドーパントの濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下であることを特徴とする半導体装置。
【請求項１０】
請求項１乃至請求項８のいずれか一において、
前記一対の第２の領域及び前記一対の第３の領域は、前記ドーパントとして、水素又は希ガス元素から選ばれた一以上を含み、
前記一対の第２の領域に含まれる前記ドーパントの濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３未満であり、
前記一対の第３の領域に含まれる前記ドーパントの濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下であることを特徴とする半導体装置。
【請求項１１】
請求項１乃至請求項１０のいずれか一において、
前記酸化物半導体膜は、Ｉｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた二以上の元素を含むことを特徴とする半導体装置。
【請求項１】
第１の領域と、前記第１の領域の側面に接した一対の第２の領域と、前記一対の第２の領域の側面に接した一対の第３の領域と、を含む酸化物半導体膜と、
前記酸化物半導体膜上に設けられたゲート絶縁膜と、
前記第１の領域と重畳し、前記ゲート絶縁膜上に設けられた第１の電極と、を有し、
前記第１の領域は、非単結晶であり、かつｃ軸配向の結晶領域を有する酸化物半導体領域であり、
前記一対の第２の領域及び前記一対の第３の領域は、ドーパントを含む非晶質な酸化物半導体領域であり、
前記一対の第３の領域のドーパント濃度は、前記一対の第２の領域のドーパント濃度より高いことを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第１の電極の側面に設けられたサイドウォール絶縁膜と、
前記一対の第３の領域に電気的に接続された第２の電極及び第３の電極と、を有する
ことを特徴とする半導体装置。
【請求項３】
請求項２において、
前記第２の電極及び第３の電極は、前記一対の第３の領域の上面に接していることを特徴とする半導体装置。
【請求項４】
請求項２において、
前記第２の電極及び第３の電極は、前記一対の第３の領域の下面に接していることを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一において、
前記ゲート絶縁膜は、前記第１の領域、前記一対の第２の領域、及び前記一対の第３の領域上に設けられていることを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項４のいずれか一において、
前記ゲート絶縁膜は、前記第１の領域上に設けられていることを特徴とする半導体装置。
【請求項７】
請求項２乃至請求項６のいずれか一において、
前記ゲート絶縁膜は、酸化物絶縁体であり、
前記サイドウォール絶縁膜は、窒化物絶縁体であることを特徴とする半導体装置。
【請求項８】
請求項２乃至請求項６のいずれか一において、
前記ゲート絶縁膜及び前記サイドウォール絶縁膜は、酸化物絶縁体であることを特徴とする半導体装置。
【請求項９】
請求項１乃至請求項８のいずれか一において、
前記一対の第２の領域及び前記一対の第３の領域は、前記ドーパントとして、水素又は希ガス元素から選ばれた一以上を含み、
前記一対の第２の領域及び前記一対の第３の領域に含まれる前記ドーパントの濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下であることを特徴とする半導体装置。
【請求項１０】
請求項１乃至請求項８のいずれか一において、
前記一対の第２の領域及び前記一対の第３の領域は、前記ドーパントとして、水素又は希ガス元素から選ばれた一以上を含み、
前記一対の第２の領域に含まれる前記ドーパントの濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３未満であり、
前記一対の第３の領域に含まれる前記ドーパントの濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下であることを特徴とする半導体装置。
【請求項１１】
請求項１乃至請求項１０のいずれか一において、
前記酸化物半導体膜は、Ｉｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた二以上の元素を含むことを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１２−１５１４５５（Ｐ２０１２−１５１４５５Ａ）
【公開日】平成２４年８月９日（２０１２．８．９）
【国際特許分類】
【出願番号】特願２０１１−２７８１６５（Ｐ２０１１−２７８１６５）
【出願日】平成２３年１２月２０日（２０１１．１２．２０）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２４年８月９日（２０１２．８．９）
【国際特許分類】
【出願日】平成２３年１２月２０日（２０１１．１２．２０）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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