半導体集積回路とその検査方法
【課題】 セキュリティを確保しながら、半導体集積回路の品質を向上させることができる半導体集積回路を提供することを目的とする。
【解決手段】 余分な外部テスト端子を設定せずに、チップ情報を出力するための制御回路１０７と駆動されて熱エネルギーを発生する抵抗１０６を設けて非接触に製造情報や検査情報を取り出せる半導体集積回路と、熱検知装置と組み合わせ、ＬＳＩテスタと連動したシステムにすることで、実際の半導体集積回路において、セキュリティを確保しながら、品質を向上させることが可能となる。
【解決手段】 余分な外部テスト端子を設定せずに、チップ情報を出力するための制御回路１０７と駆動されて熱エネルギーを発生する抵抗１０６を設けて非接触に製造情報や検査情報を取り出せる半導体集積回路と、熱検知装置と組み合わせ、ＬＳＩテスタと連動したシステムにすることで、実際の半導体集積回路において、セキュリティを確保しながら、品質を向上させることが可能となる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、少ピンやセキュリティが強化された半導体集積回路の検査容易性に関するものである。
【背景技術】
【０００２】
ピン数制約・チップサイズ・セキュリティ等の事情から少ピンやセキュリティが強化された半導体集積回路においては、テスト回路の搭載が難しく、年々検査の情報を取得しにくい状況になってきている。
【０００３】
従来の検査方法では半導体集積回路の完成度を実製品レベルで確認するために、別に設計した製品前の半導体集積回路にて検査情報を取得する手段や、あるいはテスト専用入出力端子を設け、かつテスト専用モードを設け、バウンダリスキャンテストに代表されるような、シリアルにテスト結果の検査情報を出力する手段が一般的である。
【０００４】
また、実際の故障部位を特定するため、発熱や発光現象を捕らえるサーモトレーサやエミッション顕微鏡などの解析装置により、様々な不良内容を高精度に捕らえることが可能になっている。半導体デバイスが複雑になるに従って、不良内容の特定も難易度を増しているため、エミッション顕微鏡とＬＳＩテスタを接続したシステムも出始めている。
【特許文献１】特公平６−８７４７６号公報（図１）
【特許文献２】特開２０００−３１１９２９号公報（図１）
【非特許文献１】集積回路の診断方法、エミッション顕微鏡ベンダーホームページ等 独立行政法人 理化学研究所 ”テラヘルツ波放射を用いた集積回路診断法の開発”[２００４年９月１日検索]、インターネット＜URL:http://www.riken.go.jp/r-world/info/release/press/2004/040122_2/＞
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら今後、少ピンやセキュリティが強化された半導体集積回路が多く要望されることが想定され、半導体デバイスがさらに複雑になるに従って、チップ情報が取得できない、あるいはスキャン回路を搭載できたとしても、チップ情報取得に多くの時間を必要となるなどの課題が発生すると推測される。また外部への出力ポートがあることでセキュリティの観点からも危険性が高まることが懸念される。
【０００６】
本発明は、実際の故障部位の画像特定を目的とはせず、余分な外部テスト端子を設定せずに、セキュリティを確保しながら、半導体集積回路の品質を向上させることができる半導体集積回路とその検査方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の請求項１記載の半導体集積回路は、半導体基板に所定の入力信号によって活性化する制御回路と、前記制御回路の出力によってチップ情報を熱エネルギーまたは光信号または磁力線として出力する素子とを有することを特徴とする。
【０００８】
本発明の請求項２記載の半導体集積回路は、請求項１において、チップ情報が製造情報または試験情報であることを特徴とする。
本発明の請求項３記載の半導体集積回路は、請求項１において、素子を１次元に配置または２次元に配置したことを特徴とする。
【０００９】
本発明の請求項４記載の半導体集積回路は、請求項１において、素子の出力が可変量であることを特徴とする。
本発明の請求項５記載の半導体集積回路は、請求項１において、制御回路の活性化によって熱エネルギーまたは光信号または磁力線を複数回にわたって出力することを特徴とする。
【００１０】
本発明の請求項６記載の半導体集積回路は、請求項１において、制御回路が非活性時に、素子が任意の出力状態であることを特徴とする。
本発明の請求項７記載の半導体集積回路は、請求項６において、任意の出力状態が、全てが選択され熱エネルギーまたは光信号または磁力線を出力している状態であることを特徴とする。
【００１１】
本発明の請求項８記載の半導体集積回路は、請求項６において、任意の出力状態が、全てが選択され熱エネルギーまたは光信号または磁力線を出力していない状態であることを特徴とする。
【００１２】
本発明の請求項９記載の半導体集積回路は、請求項１において、素子に直列にヒューズを備え、チップ情報を出力後に前記ヒューズが切断されることを特徴とする。
本発明の請求項１０記載の半導体集積回路は、請求項１において、素子に直列に不揮発メモリを備え、チップ情報を出力後に前記不揮発メモリのデータを非出力状態にすることを特徴とする。
【００１３】
本発明の請求項１１記載の熱検知装置は、チップ情報を熱エネルギーとして出力する半導体集積回路に対して読み取りに使用される熱検知装置であって、前記半導体集積回路からの熱エネルギーを赤外光として捕らえる光学装置部と、前記光学装置部で検出した情報をデータ変換してチップ情報を取り出す処理部とを備えたことを特徴とする。
【００１４】
本発明の請求項１２記載の光検知装置は、チップ情報を光信号として出力する半導体集積回路に対して読み取りに使用される光検知装置であって、前記半導体集積回路からの発光を捕らえる光学装置部と、前記光学装置部で受光した情報をデータ変換してチップ情報を取り出す処理部とを備えたことを特徴とする。
【００１５】
本発明の請求項１３記載の磁場検知装置は、チップ情報を磁力線として出力する半導体集積回路に対して読み取りに使用される磁場検知装置であって、前記半導体集積回路からの磁力線を捕らえる磁場検知装置部と、前記磁場検知装置部で検出した情報をデータ変換してチップ情報を取り出す処理部とを備えたことを特徴とする。
【００１６】
本発明の請求項１４記載の半導体集積回路の検査方法は、請求項１１記載の熱検知装置または請求項１２記載の光検知装置または請求項１３に記載の磁場検知装置のうちの何れかとＬＳＩテスタを連動させ、前記検知装置が読み取ったチップ情報をＬＳＩテスタにより検査することを特徴とする。
【００１７】
本発明の請求項１５記載の半導体集積回路の検査方法は、請求項１１記載の熱検知装置または請求項１２記載の光検知装置または請求項１３に記載の磁場検知装置のうちの何れかとＬＳＩテスタを連動させ、前記検知装置が読み取ったチップ情報をＬＳＩテスタにより検査することを特徴とする。
【００１８】
なお、この明細書で言う検査には、半導体集積回路の中身が基準にあっているかどうかを調べることはもとより、半導体集積回路の中身がどのようになっているのかを調べる解析も含まれている。
【００１９】
本発明の請求項１６記載の半導体集積回路の検査方法によると、請求項１５において、チップ情報により検査フローを制御することを特徴とする。
本発明の請求項１７記載の半導体集積回路の検査方法によると、請求項９または請求項１０に記載の半導体集積回路を検査するに際し、請求項１１記載の熱検知装置または請求項１２記載の光検知装置または請求項１３に記載の磁場検知装置のうちの何れかとＬＳＩテスタを連動させ、出荷前の検査工程でヒューズを切断または不揮発メモリのデータを非出力状態にすることを特徴とする。
【００２０】
本発明の請求項１８記載の半導体集積回路の検査方法は、請求項１０に記載の半導体集積回路を検査するに際し、請求項１１記載の熱検知装置または請求項１２記載の光検知装置または請求項１３に記載の磁場検知装置のうちの何れかとＬＳＩテスタを連動させ、出荷前の検査工程で不揮発メモリのデータを非出力状態とし、その後に前記不揮発メモリを再度接続状態に書き換えてチップ情報を再度出力できるようにすることを特徴とする。
【００２１】
具体的には、製造情報や検査情報を出力するための素子は、発熱を促す抵抗、発光を促すダイオード、磁力線を促す配線コイル等で構成することにより、特別なプロセスを必要とせず、チップ機能とは別の活性化信号により、外部ポートを介さず半導体基板からチップ情報を非接触に出力されるため、目的使用以外ではセキュリティが確保され、チップの検査情報を取得することが可能となる。また非活性時には、前記素子からの出力を全てオンまたはオフとすることで、無意味なデータとすることができ、さらなるセキュリティを確保することができる。さらにヒューズや不揮発メモリを前記素子に直列に設けることで、目的使用以外は切断することでさらに一層のセキュリティが確保可能となる。不揮発メモリはさらに書き換えることで検査の必要が発生した場合においても、再度前記素子の機能を再生させることができ、セキュリティと検査容易性を兼ね備えることが可能になる。
【００２２】
前記半導体回路が光学または磁場の検知装置と一体化され、ＬＳＩテスタと連動させ、チップの製造情報や検査情報を取得することにより、ＬＳＩテスタ側で検査シーケンスやチップ機能のトリミングやメモリ救済などに活用でき、少ピンで多機能の検査を実現できるメリットがある。
【００２３】
また発熱よりも発光や磁力線は、検出感度が高く、速いため、検査時間として十分使用可能な範囲であると考えられる。
前記素子の配置は、電源や入出力のパッド部を除く余剰スペースに配置すればよく、制御回路と素子のチップ面積に対する影響を最小限度にとどめながら、余剰スペースに有効活用することが可能になる。出力されるパターンイメージは、設計する製品ごとに任意であり、規則はないが、１次元もしくは２次元にバーコード配置することで、効率的な検知が可能となる。また出力強度やクロック同期による連続出力を制御回路で工夫することにより、さらに出力データ量を増やせる効果がある。
【発明の効果】
【００２４】
本発明によると、余分な外部テスト端子を設定せずに、チップ情報を出力するための制御回路と素子を設け、非接触に製造情報や検査情報を取り出せる半導体集積回路と、光学または磁場の検知装置とを組み合わせ、ＬＳＩテスタと連動したシステムにすることで、実際の製品において、セキュリティを確保しながら、半導体集積回路の品質を向上させることが可能となる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の半導体集積回路を具体例に基づいて説明する。
（実施の形態１）
チップ情報を熱エネルギーとして出力する素子を備えた半導体集積回路Ａと読み取り用の熱検知装置について図１〜図３に基づいて説明する。
【００２６】
図１に示すように、目的とする機能を実現する回路が構築されている半導体集積回路Ａの半導体基板１００上には、自分自身が正常に動けるのか自己診断するＢＩＳＴ(Built In Self Test)回路部１０１と、素子１０５と発熱を促す抵抗１０６が構成されている。なお、この例ではレジスタ群１０３と素子１０５とによって、半導体基板に所定の入力信号によって活性化する制御回路１０７が構成されている。この例における半導体集積回路チップ情報は、ＢＩＳＴ回路部１０１のレジスタ群１０３に格納されている自己診断結果の試験情報である。
【００２７】
チップ情報を読み出す資格を有する検査者が、半導体集積回路の活性化信号１０２を所定の読み出し許可状態にセットした活性状態では、この所定の活性化信号１０２が印加されたレジスタ群１０３の出力１０４からは、チップ情報が読み出されて素子１０５へ出力され、このチップ情報により素子１０５のオンとオフを制御して抵抗１０６への通電が制御される。一方、活性化信号１０２が読み出し許可状態にセットされない非活性状態では、レジスタ群１０３からチップ情報の読み出しが行われない。
【００２８】
この構成によると、活性化信号１０２を所定の読み出し許可状態にセットした活性状態において、発熱（赤外光）を捕らえることが可能な検知装置により抵抗１０６を観察することによって、電気経路を介さず非接触にＢＩＳＴ回路部１０１からチップ情報としての試験情報を読み出すことができる。素子１０５と抵抗１０６で構成される出力回路は、比較的少スペースで構造がシンプルであるため、余剰スペースを有効に活用できるレイアウト上のメリットがある。
【００２９】
図２は試験情報の具体例を示しており、レジスタ群１０３には、不良テスト番号、不良カテゴリ、不良アドレス、不良エリア等の試験情報１０８が格納されている。この試験情報を、電気経路を介さず非接触に試験情報を取り出すことにより、実際の故障部位でなく、故障内容の特定など検査用途でメリットがある。
【００３０】
図３は非接触に試験情報を取り出すことができる熱検知装置を示す。
熱検知装置１０９は、赤外光を画像として捕らえる光学装置部１１０とその出力に接続された画像処理部１１１を有している。
【００３１】
メタル配線層１１３を上側にして半導体集積回路Ａをボード１１２上に固定し、半導体集積回路Ａの上面に前記光学装置部１１０の受光窓を向けることによって、チップ情報に応じて前記抵抗１０６が発熱して発生した赤外線１１４が、光学装置部１１０にて画像として捕らえられる。これを画像処理部１１１によって検査できる。なお、画像処理部１１１は外部の記憶装置やディスプレイデバイスに出力できるように構成されている。
【００３２】
なお、図３（ｂ）に示すように、フリップチップタイプでメタル配線層１１３を下側にしてボード１１２に実装されているような半導体集積回路Ａの場合には、光学装置部１１０からシリコン基板を透過する観測用赤外光１１６を半導体集積回路Ａに対して照射して半導体集積回路Ａでの反射光を光学装置部１１０で検出する。このとき、光学装置部１１０で検出される反射光は、チップ情報に応じて前記抵抗１０６が発熱して発生した赤外線１１４の干渉を受けているため、光学装置部１１０はチップ情報を読み取って同様に画像として捕らえることで検査できる。
【００３３】
（実施の形態２）
上記の（実施の形態１）では、チップ情報はＢＩＳＴ回路部１０１の試験情報であったが、チップ情報は半導体集積回路の製造情報であっても図４に示すように同様に実施できる。
【００３４】
図４では、目的とする機能を実現する回路が構築されている半導体集積回路の半導体基板１００上には、ＲＯＭ部１１６と、素子１０５と発熱を促す抵抗１０６が構成されている。ＲＯＭ部１１６のメモリ１１７には、製品番号、ロット、スライス、製造工場等の製造情報１１８が格納されている。この例ではＲＯＭ部１１６と素子１０５とによって、半導体基板に所定の入力信号によって活性化する制御回路１０７が構成されている。
【００３５】
活性化信号１０２を所定の読み出し許可状態にセットした活性状態において、メモリ１１７の出力１１９から素子１０５へチップ情報が出力され、このチップ情報により素子１０５のオンとオフを制御して抵抗１０６への通電が制御される。
【００３６】
この構成によると、発熱赤外光を捕らえることが可能な前記熱検知装置により抵抗１０６を観察することによって、電気経路を介さず非接触に製造情報を読み出すことができる。素子１０５と抵抗１０６で構成される出力回路は、比較的少スペースで構造がシンプルであるため、余剰スペースを有効に活用できるレイアウト上のメリットがある。
【００３７】
（実施の形態３）
上記の各実施の形態では、素子１０６の出力レベルは切り換えることができなかったが、ここでは（実施の形態１）の場合を例に挙げて出力レベルを可変にした半導体集積回路Ａを図５に基づいて説明する。同一の作用を成すものには同一の符号を付けて説明する。
【００３８】
図５に示すように半導体基板１００上には、形成サイズ（幅：Ｗ／長さ：Ｌ）の異なる選択トランジスタ１２０，１２１，１２２と、カレントミラー回路１２３と、素子１２４，１２５，１２６と、発熱を促す抵抗１０６などが設けられている。
【００３９】
ここで選択トランジスタ１２０のサイズは４Ｗ／Ｌ，選択トランジスタ１２１のサイズは２Ｗ／Ｌ，選択トランジスタ１２２のサイズはＷ／Ｌであり、選択トランジスタ１２０の出力に直列に素子１２４が接続され、選択トランジスタ１２１の出力に直列に素子１２５が接続され、選択トランジスタ１２２の出力に直列に素子１２６が接続され、素子１２５〜１２６の一端は互いに接続されて前記抵抗１０６を介して接地されている。
【００４０】
素子１２５〜１２６の入力は、同一半導体基板１００上に構成されたＢＩＳＴ回路部１０１から得られるチップ情報が所定の活性化信号１０２によりレジスタ群１０３の出力１０４に出力された各ビット信号でスイッチングされている。
【００４１】
このように構成したため、出力１０４の出力レベルにより、選択トランジスタ１２０〜１２２のうちの単数または複数を介して抵抗１０６に通電されて、出力１０４の出力レベルにより抵抗１０６の発熱量が変化する。ここではカレントミラー回路１２３により定電流性が確保されているため、異なる発熱を安定して発することが可能となる。
【００４２】
したがって、図３（ａ）（ｂ）で説明したような熱検知装置１０９の光学装置部の受光窓を半導体集積回路Ａに向けることによって、ＢＩＳＴ回路部１０１の試験結果を外部から非接触で読み取ることができる。輝度の変化の段数により情報量を増やせる効果がある。
【００４３】
なお、ここでは試験情報に応じて抵抗１０６の発熱量を変化させたが、チップ情報は、製品番号、ロット、スライス、製造工場等の製造情報であっても同様に実施できる。
（実施の形態４）
上記の（実施の形態１）（実施の形態２）ではチップ情報のビット毎に抵抗１０６を設けてチップ情報を熱エネルギーとして出力し、（実施の形態３）では素子１０６の出力レベルを切り換えて単一の抵抗１０６によって複数ビットのチップ情報を出力したが、この（実施の形態４）では、チップ情報を熱エネルギーとして時分割でビット毎に複数回にわたって出力する点だけが異なっている。
【００４４】
図６（ａ）に示すように、半導体基板１００上に、カウンタ１２７、直列接続されたＤフリップフロップ１２８，１２９・・・で構成されたシフトレジスタ１３０、素子１０５、発熱を促す抵抗１０６が設けられている。
【００４５】
活性化信号１３３が所定の読み出し許可状態にセットされた活性状態では、同一半導体基板１００上に構成されたＢＩＳＴ回路部１０１のレジスタ群１０３からは、カウンタ１２７の出力１３５によって切り換えの指示を受けるたびに出力ビットを切り換えて出力１３１にビット直列で出力される。
【００４６】
図６（ｂ）に示すように、クリア信号１３２によってカウンタ１２７とシフトレジスタ１３０のクリア動作を実行後に、活性化信号１３３が活性化状態にセットされると、クロック信号１３４に同期してカウンタ１２７の出力１３５に基づいて上記のようにレジスタ群１０３からシフトレジスタ１３０へ出力ビットを切り換えて出力され、シフトレジスタ１３０の出力からビット直列で出力されたチップ情報によって素子１０５をオン／オフして抵抗１０６への通電を制御している。
【００４７】
したがって、クロック信号１３４のタイミングでチップ情報が出力１３１に順次出力されるので、図３（ａ）（ｂ）で説明したような熱検知装置１０９の光学装置部の受光窓を半導体集積回路Ａに向けることによって、ＢＩＳＴ回路部１０１の試験結果を外部から非接触で読み取ることができる。さらに時間軸により情報量を増やせる効果がある。
【００４８】
なお、ここでは試験情報に応じて抵抗１０６の発熱量を変化させたが、チップ情報は、製品番号、ロット、スライス、製造工場等の製造情報であっても同様に実施できる。
（実施の形態５）
上記の各実施の形態では、抵抗１０６からはチップ情報だけが出力されていたが、この（実施の形態５）ではセキュリティの向上を目的としてチップ情報が非活性のビットに対して、抵抗１０６から任意の出力状態が出力される点だけが異なっている。
【００４９】
図７に示すように、半導体基板上１００上に、乱数発生回路１３６、マルチプレクサ１３７、シフトレジスタ１３８と、素子１０５と、抵抗１０６などが設けられている。
活性化信号１３３が所定の読み出し許可状態にセットされた活性状態では、同一半導体基板１００上に構成されたＢＩＳＴ回路部１０１から得られるチップ情報が、レジスタ群１０３から読み出されて、クロック信号１３４に同期してマルチプレクサ１３７を介してシフトレジスタ１３８へ出力され、素子１０５をオン／オフして抵抗１０６への通電を制御している。図７では図６に見られたカウンタ１２７の図示が省略されている。
【００５０】
一方、活性化信号１３３が非活性状態の場合には、乱数発生回路１３６による出力がマルチプレクサ１３７を介してシフトレジスタ１３８へ出力されるため、発熱を促す抵抗を備える素子１０６からは、無意味なチップ情報として出力され、セキュリティを向上させることが可能となる。
【００５１】
具体的には、活性化信号１３３が活性状態と非活性状態にかかわらずに、素子１０６からは何らかの変化した情報が出力されているため、チップ情報を読み出す資格を有していない者が、前記活性状態にセットされた状態を不正に探し出そうとして、図３（ａ）（ｂ）で説明したような熱検知装置１０９を使用して読み取りを実行しても、熱検知装置１０９の読み取り内容からだけでは活性化信号１３３の活性状態と非活性状態を判別することができない。
【００５２】
一方、チップ情報を読み出す資格を有する検査者の場合には、半導体集積回路の活性化信号１０２を所定の読み出し許可状態にセットした活性状態にしてから熱検知装置１０９で読み取るか、あるいは熱検知装置１０９で読み取りながら活性化信号１０２を非活性状態から活性状態に切り換えて、熱検知装置１０９の読み取りのうちの活性化信号１０２が活性状態の期間の読み取り結果だけを有効なチップ情報として採用する。
【００５３】
（実施の形態６）
図８は（実施の形態６）を示す。
（実施の形態５）では活性化信号１０２が非活性状態では乱数発生回路１３６の出力でシフトレジスタ１３８と素子１０５を介して抵抗１０６への通電を制御して不正な読み取りを攪乱したが、図８では、活性化信号１３３をインバータ１３９を介して前記シフトレジスタ１３８のクリア端子ＣＬＲに接続されている。したがって、活性化信号１３３が活性状態にセットされた状態では、ＢＩＳＴ回路部１０１から得られるチップ情報が、レジスタ群１０３から読み出されて、前記クロック信号１３４に同期してシフトレジスタ１３８へ出力され、素子１０５をオン／オフして抵抗１０６への通電を制御している。なお、図８では図６に見られたカウンタ１２７の図示が省略されている。
【００５４】
一方、活性化信号１３３が非活性状態の場合には、インバータ１３９を介してシフトレジスタ１３８がクリアされて、シフトレジスタ１３８の出力から繰り返し“０”が読み出されて、素子１０５を介して抵抗１０６が連続して通電される。つまり、活性化信号１３３が非活性状態である通常の運転モードでは、発熱を促す抵抗１０６からは無意味なチップ情報として出力され、チップ情報の読み出し機能を有した半導体集積回路かどうか判別することができず、簡易な制御でセキュリティを向上させることが可能となる。
【００５５】
（実施の形態７）
図９は（実施の形態７）を示す。
（実施の形態６）では活性化信号１３３が非活性状態の場合には、抵抗１０６を連続して通電してセキュリティを向上させたが、この図９では活性化信号１３３がインバータ１３９を介して前記シフトレジスタ１３８のプリセット端子ＰＲに接続されている点だけが図８とは異なっている。
【００５６】
したがって、活性化信号１３３が活性状態にセットされた状態では、ＢＩＳＴ回路部１０１から得られるチップ情報が、レジスタ群１０３から読み出されて、前記クロック信号１３４に同期してシフトレジスタ１３８へ出力され、素子１０５をオン／オフして抵抗１０６への通電を制御している。
【００５７】
一方、活性化信号１３３が非活性状態の場合には、インバータ１３９を介してシフトレジスタ１３８が“１”にプリセットされて、シフトレジスタ１３８の出力から繰り返し“１”が読み出されて、素子１０５を繰り返しオフして抵抗１０６への通電が連続してオフされる。
【００５８】
つまり、活性化信号１３３が非活性状態である通常の運転モードでは、チップ情報の読み出し機能を有した半導体集積回路かどうか判別することができず、簡易な制御でセキュリティを向上させることが可能となる。また、消費電流が低減できるメリットも生まれる。
【００５９】
（実施の形態８）
図１０は図１に示した別の実施の形態を示す。
図１では各抵抗１０６の一端は直接に接地されていたが、この図１０の例では各抵抗１０６の一端は互いに接続してメタルヒューズ１４０を介して接地されている。
【００６０】
このように構成した場合には、検査時のチップ情報取得後にレーザートリマ等によりメタルヒューズ１４０を切断することによって、抵抗１０６そのものの機能を停止させることで、セキュリティを大幅に向上させることが可能となる。
【００６１】
ここでは（実施の形態１）の場合を例に挙げて説明したが、その他の実施の形態においても抵抗１０６と直列にメタルヒューズ１４０を挿入して同様に実施できる。
（実施の形態９）
図１１は図１０に示した別の実施の形態を示す。
【００６２】
図１０では各抵抗１０６の一端は直接にメタルヒューズ１４０が挿入されていたが、この実施の形態では電気ヒューズ１４１と切断用ドライバ回路部１４２が設けられている点だけが異なっている。１４３は切断用信号である。
【００６３】
したがって、検査時のチップ情報の取得後に活性化信号１３３を非活性状態（活性化信号は、抵抗１０６の電流パスを遮断するトランスファゲートを制御しており、切断時はオフ状態になる）、および切断用信号１４３を活性状態にして、切断用ドライバ回路部１４２により、ミリアンペアオーダーの電流を電気ヒューズ１４１に通させることで、高抵抗状態を作り出すことになり、各抵抗１０６そのものの機能を停止することが可能となり、レーザートリマ等の特殊な装置を必要とせず、セキュリティを大幅に向上させることが可能となる。
【００６４】
なお、切断用ドライバ回路部１４２は次のように動作する。
活性化信号１３３は、素子１０５への出力および抵抗１０６の通電・遮断をトランスファゲート１４２Ａにて制御する役目をしている。活性状態で素子１０５への出力が行われ、トランスファゲート１４２Ａがオンすることで、電流パスが確保され、所望の発熱１１４がなされる。また非活性状態では、素子１０５への出力が禁止され、トランスファゲート１４２Ａがオフすることで、電流パスが遮断される。
【００６５】
ここで活性化信号１３３を非活性状態にし、抵抗１０６の電流パスを遮断した状態で、切断用信号１４３を活性状態にすることで予めミリアンペアオーダーの駆動能力を確保した電気ヒューズ切断用ドライバ１４２Ｂをオンにすることで、素子１０５や抵抗１０６に影響されることなく、電気ヒューズ１４１が切断される。
【００６６】
（実施の形態１０）
図１２は図１０に示した別の実施の形態を示す。
図１０では各抵抗１０６の一端は直接にメタルヒューズ１４０が挿入されていたが、この実施の形態ではフラッシュメモリ１４４とフラッシュメモリ制御回路部１４５が設けられている点だけが異なっている。フラッシュメモリ１４４は抵抗１０６に直列に接続されており、チップ情報の取得時にはフラッシュメモリ１４４のメモリセル電流が流れるオンの状態で使用する。
【００６７】
チップ情報の取得後に活性化信号１３３を非活性状態、およびＷＥ信号１４６を活性状態にして、フラッシュメモリ制御回路部１４５により、フラッシュメモリ１４４のデータを全てメモリセル電流が流れないオフの状態に書き換えて抵抗１０６の機能を停止する。また再度、検査の必要性が発生した場合には、フラッシュメモリ１４４の特徴を活かし、メモリセル電流が流れるオンの状態に書き換えることで抵抗１０６の機能を再生することができ、セキュリティと検査容易性を共存させることが可能となる。フラッシュメモリ１４４は活性状態では出力回路がオン、非活性状態では出力回路がオフ、前記書き換え後のフラッシュメモリ１４４は出力回路が常時オフ状態である。
【００６８】
なお、フラッシュメモリ制御回路部１４５は次のように動作する。
活性化信号１３３は、素子１０５への出力、フラッシュメモリのオン状態制御および抵抗１０６の通電・遮断をトランスファゲート１４５Ｃにて制御する役目をしている。活性状態で素子１０５への出力が行われ、トランスファゲート１４５Ｃがオンし、かつフラッシュメモリ１４４のチャネルがオンすることで、電流パスが確保され、所望の発熱１１４がなされる。フラッシュメモリ１４４のオン状態は通常電源Ｖｄｄをフラッシュメモリ１４４のゲートに印加されればよい。また非活性状態では、素子１０５への出力が禁止されトランスファゲート１４５Ｃがオフし、フラッシュメモリ１４４のチャネルがオフすることで、電流パスが遮断される。
【００６９】
ここで活性化信号１３３を非活性状態にし、抵抗１０６の電流パスを遮断した状態で、書き換え許可信号１４６を活性状態にすることでフラッシュメモリ制御回路１４５Ｄからフラッシュメモリのデータ書き換えに必要な高電圧が発生され、フラッシュメモリ１４４のゲートと基板間に印加されることにより、素子１０５や抵抗１０６に影響されることなく、フラッシュメモリ１４４のチャネルを常時オフにさせることが可能になる。
【００７０】
（実施の形態１１）
図１３（ａ）は上記各実施の形態における各素子１０５と各抵抗１０６の半導体基板１００における具体的な配置例を示している。このように素子１０５と抵抗１０６の各ユニット１４７は、半導体基板１００上の入出力バッファや電源を含むパッド部１４８を除く任意の余剰スペースに、直列に所定間隔で並べて横一列に配置されている。ここでは、前記熱検知装置１０９により読み取る際に検出エリアを限定できるように、半導体基板１００の左右の端部に並べて配置されたパッド部１４８の列の間の半導体基板１００の辺１４９に接近させて前記各ユニット１４７が並べられている。
【００７１】
このように構成したため、前記活性化信号１３３を活性状態にしたチップ情報の読み取り状態では、図１３（ｂ）に仮想線で示すように半導体基板１００の辺１４９の近傍で各ユニット１４７の抵抗１０６の位置１５０からチップ情報に応じて発熱した赤外線が発生する。したがって、前記熱検知装置１０９の光学装置部１１０の受光窓を辺１４９の近傍に向けて読み取ることができ、画像処理部１１１が読み取り結果をバーコード等の扱いで画像を処理することによって、ＣＡＤレイアウトとの画像の重ね合わせなどを必要とせず、比較的シンプルな構成でチップ情報を特定して読み取ることができる。
【００７２】
（実施の形態１２）
図１３では素子１０５と抵抗１０６の各ユニット１４７を一次元配置したが、この（実施の形態１２）では２次元配置した別の具体例を示している。
【００７３】
図１４（ａ）に示すように、素子１０５と抵抗１０６の各ユニット１４７が、半導体基板１００上の入出力バッファや電源を含むパッド部１４８を除く任意の余剰スペースに、直列に所定間隔で並べて横一列に配置され、さらにパッド部１４８の配列方向に縦方向にも並べられている。
【００７４】
このように構成したため、前記活性化信号１３３を活性状態にしたチップ情報の読み取り状態では、図１４（ｂ）に仮想線で示すように各ユニット１４７の抵抗１０６の位置１５０からチップ情報に応じて発熱した赤外線が発生し、前記熱検知装置１０９の光学装置部１１０の受光窓を向けて読み取ることによって、２次元バーコード画像として効率的にチップ情報を出力することが可能となる。また１次元配置に対して、チップ情報量を増やせる効果がある。
【００７５】
（実施の形態１３）
図１５は図１４に示したようにチップ情報を２次元バーコード画像として出力できる半導体集積回路Ａの具体的な検査方法を示している。
【００７６】
図１５（ａ）に示したように、試験信号がＬＳＩテスタ１５１からテストヘッド１５２に送られ、その電気信号をボード１１２で受け、半導体集積回路Ａの前記半導体基板１００に印加される。試験信号に応答して半導体集積回路Ａの前記各ユニット１４７の抵抗１０６の発熱による赤外光１１４は、光学装置部１１０と画像処理部１１１により画像を意味のある検査データ１５３に変換される。具体的には、図１５（ｂ）に示すように光学装置部１１０を介して画像処理部１１１に入力された２次元バーコード画像１５４のパターンに応じてコード情報１５５が前記検査データ１５３として出力される。
【００７７】
この検査データ１５３はＬＳＩテスタ１５１に読み取られて前記試験信号に対する試験結果として対応付けて記憶された後に、ＬＳＩテスタ１５１のディスプレイ１５６上に具体的な試験結果の内容１５７を表示する。このようにＬＳＩテスタ１５１のテストヘッド１５２を経由して試験結果を取得する必要がない。
【００７８】
図１６（ａ）はこの場合の具体的な検査フローを示している。
検査開始後、通常試験Ｓ１を実行し、例えばＲＡＭの不良アドレス情報を読み出し、ＬＳＩテスタ１５１の記憶媒体に登録Ｓ２する。さらにＬＳＩテスタ１５１に記憶された試験情報を読み出しＳ３、ヒューズや不揮発メモリにより冗長救済を実行Ｓ４し、検査を終了する。以上より、ＬＳＩテスタのテストヘッド側よりチップ情報を取得せずに、非接触にチップ情報を取り出し、プログラムのシーケンス変更、冗長救済、トリミング動作等の実行がＬＳＩテスタと連動することで検査時に実行でき、高品質、高歩留の製品を提供できる。
【００７９】
なお、図１５では試験信号に応答して半導体集積回路Ａから赤外光１１４で出力されディスプレイ１５６に表示したチップ情報が、フェイルアドレスの番地表示の場合であったが、同様にＬＳＩテスタ１５１からテストヘッド１５２を介して半導体集積回路Ａのチップ情報の製造情報を読み出すように指示して、半導体集積回路Ａから赤外光１１４で製造情報を読み出す場合も同様である。図１７（ａ）（ｂ）はこの場合を示しており、ＬＳＩテスタ１５１のディスプレイ１５６上に製造番号，ロット番号，スライスなどの読み出し結果を表示している。さらに、この場合の検査フローを図１６（ｂ）に示す。この検査フローは、検査開始後、製造情報を読み出しＳ１、製造情報をＬＳＩテスタ１５１の記憶媒体に登録Ｓ２する。さらに検査実行時にＬＳＩテスタ１５１に記憶された製造情報をフラグとし、テストプログラムのシーケンスをソフトにて切り替えＳ３、通常試験Ｓ４を実行し、検査を終了する。例えば、製造情報により、多品種のプログラムやＲＡＭ容量のプログラム切り替えを汎用性の高い１本の検査プログラムにて実行することが可能となる。
【００８０】
なお、この（実施の形態１３）ではチップ情報を２次元バーコード画像として出力できる半導体集積回路Ａの場合であったが、チップ情報を図１３のように１次元バーコード画像として出力できる半導体集積回路Ａの場合も同様である。
【００８１】
（実施の形態１４）
図１８（ａ）は、図１０，図１１または図１２に示したようにセキュリティ対策のためにメタルヒューズ１４０または電気ヒューズ１４１を有する半導体集積回路Ａを、ＬＳＩテスタ１５１と組み合わせて検査する場合の具体的なフローを示している。この場合は、検査開始後、製造情報を読み出しＳ１、製造情報をＬＳＩテスタの記憶媒体に登録Ｓ２する。さらに検査実行時、ＬＳＩテスタ１５１に記憶された製造情報をフラグとし、テストプログラムのシーケンスをソフトにて切り替えＳ３、通常試験Ｓ４を実行し、その後、ヒューズを切断Ｓ５して、検査を終了する。製造情報を出力する素子の機能を停止させるため、再度読み出すことが不可能になる。
【００８２】
図１８（ｂ）は、図１２に示したようにセキュリティ対策のためにフラッシュメモリ１４４とフラッシュメモリ制御回路部１４５を有する半導体集積回路Ａを、ＬＳＩテスタ１５１と組み合わせて検査する場合の具体的なフローを示している。この場合は、検査開始後、通常試験Ｓ１を実行し、例えばＲＡＭの不良アドレス情報を読み出しＳ２、ＬＳＩテスタ１５１の記憶媒体に登録Ｓ３する。さらにＬＳＩテスタ１５１に記憶された試験情報に基づき、不揮発メモリとしてのフラッシュメモリ１４４により冗長救済を実行Ｓ４し、その後、不揮発メモリのデータをメモリセル電流が全て流れない状態に書き換えＳ５を行い、切断して検査を終了する。試験情報を出力する素子の機能を停止させるため、再度読み出すことが不可能になる。
【００８３】
図１８（ｃ）はチップ情報を再出力可能な状態にする具体的なフローを示している。この場合は、検査開始後、チップ情報を出力する素子の機能を停止するために設けていた不揮発メモリのデータを書き換えて再度機能するよう書き換えＳ１、その後に製造情報を読み出しＳ２、製造情報登録Ｓ３する。解析試験を実施Ｓ４し、解析試験による試験情報を読み出しＳ５、その後試験情報を登録Ｓ６して解析試験を終了する。これにより出荷後に解析が必要になった場合でも、チップ情報を再出力可能にし、検査を容易にすることが可能となる。
【００８４】
（実施の形態１５）
上記の各実施の形態ではチップ情報を熱として出力する素子を備えた半導体集積回路Ａの場合を例に挙げて説明したが、熱として出力する素子を光信号として出力する素子に置換した半導体集積回路Ｂの場合でも同様の効果を期待できる。
【００８５】
図１９に示すように、目的とする機能を実現する回路が構築されている半導体集積回路の半導体基板１００上には、自分自身が正常に動けるのか自己診断するＢＩＳＴ(Built In Self Test)回路部１０１と、素子１０５と発光を促すダイオード１５８が構成されている。なお、この例ではレジスタ群１０３と素子１０５とによって、半導体基板に所定の入力信号によって活性化する制御回路１０７が構成されている。この例における半導体集積回路チップ情報は、ＢＩＳＴ回路部１０１のレジスタ群１０３に格納されている自己診断結果の試験情報または製造情報である。
【００８６】
チップ情報または製造情報を読み出す資格を有する検査者が、半導体集積回路の活性化信号１０２を所定の読み出し許可状態にセットした活性状態では、この所定の活性化信号１０２が印加されたレジスタ群１０３の出力１０４からは、チップ情報が読み出されて素子１０５へ出力され、このチップ情報により素子１０５のオンとオフを制御してダイオード１５８への通電が制御される。一方、活性化信号１０２が読み出し許可状態にセットされない非活性状態では、レジスタ群１０３からチップ情報の読み出しが行われない。
【００８７】
この構成によると、活性化信号１０２を所定の読み出し許可状態にセットした活性状態において、発光を捕らえることが可能な検知装置によりダイオード１５８を観察することによって、電気経路を介さず非接触にＢＩＳＴ回路部１０１からチップ情報としての試験情報を読み出すことができる。素子１０５とダイオード１５８で構成される出力回路は、比較的少スペースで構造がシンプルであるため、余剰スペースを有効に活用できるレイアウト上のメリットがある。かつ抵抗１０６による熱エネルギーによるチップ情報の出力の場合よりもより高速に出力することが可能となる。
【００８８】
図２０は非接触に試験情報を取り出すことができる光検知装置を示す。
熱検知装置１５９は、ダイオード１５８の発光を画像として捕らえる光学装置部１６０とその出力に接続された画像処理部１１１を有している。
【００８９】
メタル配線層１１３を上側にして半導体集積回路Ａをボード１１２上に固定し、半導体集積回路Ａの上面に前記光学装置部１６０の受光窓を向けることによって、チップ情報に応じた前記ダイオード１５８の発光１６１が、光学装置部１６０にて画像として捕らえられる。これを画像処理部１１１によって検査する。なお、画像処理部１１１は外部の記憶装置やディスプレイデバイスに出力できるように構成されている。
【００９０】
なお、この図１９と図２０では図１と図３に対応して異なる点について説明したが、図４〜図１８についても抵抗１０６をダイオード１５８に置換するだけで同様に実施することができる。
【００９１】
（実施の形態１６）
上記の図１〜図１８ではチップ情報を熱として出力する素子を備えた半導体集積回路Ａの場合を例に挙げて説明したが、熱として出力する素子を磁力線として出力する素子に置換した半導体集積回路Ｃの場合でも同様の効果を期待できる。
【００９２】
図２１に示すように、目的とする機能を実現する回路が構築されている半導体集積回路の半導体基板１００上には、自分自身が正常に動けるのか自己診断するＢＩＳＴ(Built In Self Test)回路部１０１と、素子１０５と磁力線を促す配線コイル１６２が構成されている。なお、この例ではレジスタ群１０３と素子１０５とによって、半導体基板に所定の入力信号によって活性化する制御回路１０７が構成されている。この例における半導体集積回路チップ情報は、ＢＩＳＴ回路部１０１のレジスタ群１０３に格納されている自己診断結果の試験情報または製造情報である。
【００９３】
チップ情報または製造情報を読み出す資格を有する検査者が、半導体集積回路の活性化信号１０２を所定の読み出し許可状態にセットした活性状態では、この所定の活性化信号１０２が印加されたレジスタ群１０３の出力１０４からは、チップ情報が読み出されて素子１０５へ出力され、このチップ情報により素子１０５のオンとオフを制御して配線コイル１６２への通電が制御される。一方、活性化信号１０２が読み出し許可状態にセットされない非活性状態では、レジスタ群１０３からチップ情報の読み出しが行われない。
【００９４】
この構成によると、活性化信号１０２を所定の読み出し許可状態にセットした活性状態において、磁力線を捕らえることが可能な検知装置により配線コイル１６２を観察することによって、電気経路を介さず非接触にＢＩＳＴ回路部１０１からチップ情報としての試験情報を読み出すことができる。
【００９５】
図２２（ａ）は非接触に試験情報を取り出すことができる磁場検知装置を示す。
磁場検知装置１６３は、配線コイル１６２の磁力線の分布を画像として捕らえる磁場検出部１６４とその出力に接続された画像処理部１１１を有している。
【００９６】
メタル配線層１１３を上側にして半導体集積回路Ｃをボード１１２上に固定し、半導体集積回路Ｃの上面に前記磁場検出部１６４の検知窓を向けることによって、チップ情報に応じた前記配線コイル１６２の磁束１６５が、光学装置部１６０にて磁力線の分布画像として捕らえられる。これを画像処理部１１１によって検査する。なお、画像処理部１１１は外部の記憶装置やディスプレイデバイスに出力できるように構成されている。
【００９７】
なお、先のように熱エネルギーや光エネルギーによるチップ情報の読み出しの場合、半導体集積回路の実装方法がフリップチップ実装の場合には、メタル配線層１１３によって一部が遮られてチップ情報を取得しにくいが、配線コイル１６２を備えた半導体集積回路Ｃの場合には、図２２（ｂ）に示すように、メタル配線層１１３を下側にしてボード１１２に実装されているような場合であっても、メタル配線層１１３を透過して得られる磁力線を磁場検出部１６４によって捕らえることで、フリップチップタイプのものでも、非常に短時間に検査を容易とする構成となっている。
【００９８】
なお、この図２１と図２２では図１と図３に対応して異なる点について説明したが、図４〜図１８についても抵抗１０６を、磁力線を促す配線コイル１６２に置換するだけで同様に実施することができる。
【産業上の利用可能性】
【００９９】
本発明にかかる半導体集積回路および検査方法は、製造情報（チップＩＤ）や検査情報を物理的に取り出しにくい、多層ＳｉＰ・フリップチップ等の製品分野や非接触ＩＣカード等の用途にも適用できる。さらに今後、車載分野で強化される半導体のトレーサビリティにも十分対応が可能な技術である。
【図面の簡単な説明】
【０１００】
【図１】本発明の（実施の形態１）のチップ情報を熱エネルギーとして出力する素子を備えた半導体集積回路Ａの構成図
【図２】同実施の形態のチップ情報である試験情報の具体例を示す構成図
【図３】同実施の形態において使用する熱検知装置の構成図
【図４】本発明の（実施の形態２）のチップ情報としての製造情報を熱エネルギーとして出力する素子を備えた半導体集積回路Ａの構成図
【図５】本発明の（実施の形態３）のチップ情報を熱エネルギーとして出力する素子を備えた半導体集積回路Ａの構成図
【図６】本発明の（実施の形態４）のチップ情報を熱エネルギーとして出力する素子を備えた半導体集積回路Ａの構成図
【図７】本発明の（実施の形態５）のチップ情報を熱エネルギーとして出力する素子を備えた半導体集積回路Ａの構成図
【図８】本発明の（実施の形態６）のチップ情報を熱エネルギーとして出力する素子を備えた半導体集積回路Ａの構成図
【図９】本発明の（実施の形態７）のチップ情報を熱エネルギーとして出力する素子を備えた半導体集積回路Ａの構成図
【図１０】本発明の（実施の形態８）のチップ情報を熱エネルギーとして出力する素子を備えた半導体集積回路Ａの構成図
【図１１】本発明の（実施の形態９）のチップ情報を熱エネルギーとして出力する素子を備えた半導体集積回路Ａの構成図
【図１２】本発明の（実施の形態１０）のチップ情報を熱エネルギーとして出力する素子を備えた半導体集積回路Ａの構成図
【図１３】本発明の（実施の形態１１）のチップ情報を熱エネルギーとして出力する素子を備えた半導体集積回路Ａの構成図
【図１４】本発明の（実施の形態１２）のチップ情報を熱エネルギーとして出力する素子を備えた半導体集積回路Ａの構成図
【図１５】本発明の（実施の形態１３）の試験情報の検査方法の説明図
【図１６】同実施の形態のフローチャート
【図１７】同実施の形態の製造情報の検査方法の説明図
【図１８】本発明の（実施の形態１４）の半導体集積回路Ａにおいてセキュリティを向上させる場合のフローチャート図
【図１９】本発明の（実施の形態１５）のチップ情報を光エネルギーとして出力する素子を備えた半導体集積回路Ｂの構成図
【図２０】同実施の形態において使用する光検知装置の構成図
【図２１】本発明の（実施の形態１６）のチップ情報を磁気エネルギーとして出力する素子を備えた半導体集積回路Ｃの構成図
【図２２】同実施の形態において使用する磁場検知装置の構成図
【符号の説明】
【０１０１】
Ａ，Ｂ，Ｃ 半導体集積回路
１００ 半導体基板
１０１ ＢＩＳＴ(Built In Self Test)回路部
１０２ 活性化信号
１０３ レジスタ群
１０５ 素子
１０６ 発熱を促す抵抗
１０７ 制御回路
１０８ 試験情報
１０９ 熱検知装置
１１０ 光学装置部
１１１ 画像処理部
１１４ 赤外線
１１８ 製造情報
１４０ メタルヒューズ
１４１ 電気ヒューズ
１４４ フラッシュメモリ
１４５ フラッシュメモリ制御回路部
１５１ ＬＳＩテスタ
１５８ 発光を促すダイオード
１５９ 光検知装置
１６１ 発光
１６０ 光学装置部
１６２ 磁力線を促す配線コイル
１６３ 磁場検知装置
１６４ 磁場検出部
【技術分野】
【０００１】
本発明は、少ピンやセキュリティが強化された半導体集積回路の検査容易性に関するものである。
【背景技術】
【０００２】
ピン数制約・チップサイズ・セキュリティ等の事情から少ピンやセキュリティが強化された半導体集積回路においては、テスト回路の搭載が難しく、年々検査の情報を取得しにくい状況になってきている。
【０００３】
従来の検査方法では半導体集積回路の完成度を実製品レベルで確認するために、別に設計した製品前の半導体集積回路にて検査情報を取得する手段や、あるいはテスト専用入出力端子を設け、かつテスト専用モードを設け、バウンダリスキャンテストに代表されるような、シリアルにテスト結果の検査情報を出力する手段が一般的である。
【０００４】
また、実際の故障部位を特定するため、発熱や発光現象を捕らえるサーモトレーサやエミッション顕微鏡などの解析装置により、様々な不良内容を高精度に捕らえることが可能になっている。半導体デバイスが複雑になるに従って、不良内容の特定も難易度を増しているため、エミッション顕微鏡とＬＳＩテスタを接続したシステムも出始めている。
【特許文献１】特公平６−８７４７６号公報（図１）
【特許文献２】特開２０００−３１１９２９号公報（図１）
【非特許文献１】集積回路の診断方法、エミッション顕微鏡ベンダーホームページ等 独立行政法人 理化学研究所 ”テラヘルツ波放射を用いた集積回路診断法の開発”[２００４年９月１日検索]、インターネット＜URL:http://www.riken.go.jp/r-world/info/release/press/2004/040122_2/＞
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら今後、少ピンやセキュリティが強化された半導体集積回路が多く要望されることが想定され、半導体デバイスがさらに複雑になるに従って、チップ情報が取得できない、あるいはスキャン回路を搭載できたとしても、チップ情報取得に多くの時間を必要となるなどの課題が発生すると推測される。また外部への出力ポートがあることでセキュリティの観点からも危険性が高まることが懸念される。
【０００６】
本発明は、実際の故障部位の画像特定を目的とはせず、余分な外部テスト端子を設定せずに、セキュリティを確保しながら、半導体集積回路の品質を向上させることができる半導体集積回路とその検査方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の請求項１記載の半導体集積回路は、半導体基板に所定の入力信号によって活性化する制御回路と、前記制御回路の出力によってチップ情報を熱エネルギーまたは光信号または磁力線として出力する素子とを有することを特徴とする。
【０００８】
本発明の請求項２記載の半導体集積回路は、請求項１において、チップ情報が製造情報または試験情報であることを特徴とする。
本発明の請求項３記載の半導体集積回路は、請求項１において、素子を１次元に配置または２次元に配置したことを特徴とする。
【０００９】
本発明の請求項４記載の半導体集積回路は、請求項１において、素子の出力が可変量であることを特徴とする。
本発明の請求項５記載の半導体集積回路は、請求項１において、制御回路の活性化によって熱エネルギーまたは光信号または磁力線を複数回にわたって出力することを特徴とする。
【００１０】
本発明の請求項６記載の半導体集積回路は、請求項１において、制御回路が非活性時に、素子が任意の出力状態であることを特徴とする。
本発明の請求項７記載の半導体集積回路は、請求項６において、任意の出力状態が、全てが選択され熱エネルギーまたは光信号または磁力線を出力している状態であることを特徴とする。
【００１１】
本発明の請求項８記載の半導体集積回路は、請求項６において、任意の出力状態が、全てが選択され熱エネルギーまたは光信号または磁力線を出力していない状態であることを特徴とする。
【００１２】
本発明の請求項９記載の半導体集積回路は、請求項１において、素子に直列にヒューズを備え、チップ情報を出力後に前記ヒューズが切断されることを特徴とする。
本発明の請求項１０記載の半導体集積回路は、請求項１において、素子に直列に不揮発メモリを備え、チップ情報を出力後に前記不揮発メモリのデータを非出力状態にすることを特徴とする。
【００１３】
本発明の請求項１１記載の熱検知装置は、チップ情報を熱エネルギーとして出力する半導体集積回路に対して読み取りに使用される熱検知装置であって、前記半導体集積回路からの熱エネルギーを赤外光として捕らえる光学装置部と、前記光学装置部で検出した情報をデータ変換してチップ情報を取り出す処理部とを備えたことを特徴とする。
【００１４】
本発明の請求項１２記載の光検知装置は、チップ情報を光信号として出力する半導体集積回路に対して読み取りに使用される光検知装置であって、前記半導体集積回路からの発光を捕らえる光学装置部と、前記光学装置部で受光した情報をデータ変換してチップ情報を取り出す処理部とを備えたことを特徴とする。
【００１５】
本発明の請求項１３記載の磁場検知装置は、チップ情報を磁力線として出力する半導体集積回路に対して読み取りに使用される磁場検知装置であって、前記半導体集積回路からの磁力線を捕らえる磁場検知装置部と、前記磁場検知装置部で検出した情報をデータ変換してチップ情報を取り出す処理部とを備えたことを特徴とする。
【００１６】
本発明の請求項１４記載の半導体集積回路の検査方法は、請求項１１記載の熱検知装置または請求項１２記載の光検知装置または請求項１３に記載の磁場検知装置のうちの何れかとＬＳＩテスタを連動させ、前記検知装置が読み取ったチップ情報をＬＳＩテスタにより検査することを特徴とする。
【００１７】
本発明の請求項１５記載の半導体集積回路の検査方法は、請求項１１記載の熱検知装置または請求項１２記載の光検知装置または請求項１３に記載の磁場検知装置のうちの何れかとＬＳＩテスタを連動させ、前記検知装置が読み取ったチップ情報をＬＳＩテスタにより検査することを特徴とする。
【００１８】
なお、この明細書で言う検査には、半導体集積回路の中身が基準にあっているかどうかを調べることはもとより、半導体集積回路の中身がどのようになっているのかを調べる解析も含まれている。
【００１９】
本発明の請求項１６記載の半導体集積回路の検査方法によると、請求項１５において、チップ情報により検査フローを制御することを特徴とする。
本発明の請求項１７記載の半導体集積回路の検査方法によると、請求項９または請求項１０に記載の半導体集積回路を検査するに際し、請求項１１記載の熱検知装置または請求項１２記載の光検知装置または請求項１３に記載の磁場検知装置のうちの何れかとＬＳＩテスタを連動させ、出荷前の検査工程でヒューズを切断または不揮発メモリのデータを非出力状態にすることを特徴とする。
【００２０】
本発明の請求項１８記載の半導体集積回路の検査方法は、請求項１０に記載の半導体集積回路を検査するに際し、請求項１１記載の熱検知装置または請求項１２記載の光検知装置または請求項１３に記載の磁場検知装置のうちの何れかとＬＳＩテスタを連動させ、出荷前の検査工程で不揮発メモリのデータを非出力状態とし、その後に前記不揮発メモリを再度接続状態に書き換えてチップ情報を再度出力できるようにすることを特徴とする。
【００２１】
具体的には、製造情報や検査情報を出力するための素子は、発熱を促す抵抗、発光を促すダイオード、磁力線を促す配線コイル等で構成することにより、特別なプロセスを必要とせず、チップ機能とは別の活性化信号により、外部ポートを介さず半導体基板からチップ情報を非接触に出力されるため、目的使用以外ではセキュリティが確保され、チップの検査情報を取得することが可能となる。また非活性時には、前記素子からの出力を全てオンまたはオフとすることで、無意味なデータとすることができ、さらなるセキュリティを確保することができる。さらにヒューズや不揮発メモリを前記素子に直列に設けることで、目的使用以外は切断することでさらに一層のセキュリティが確保可能となる。不揮発メモリはさらに書き換えることで検査の必要が発生した場合においても、再度前記素子の機能を再生させることができ、セキュリティと検査容易性を兼ね備えることが可能になる。
【００２２】
前記半導体回路が光学または磁場の検知装置と一体化され、ＬＳＩテスタと連動させ、チップの製造情報や検査情報を取得することにより、ＬＳＩテスタ側で検査シーケンスやチップ機能のトリミングやメモリ救済などに活用でき、少ピンで多機能の検査を実現できるメリットがある。
【００２３】
また発熱よりも発光や磁力線は、検出感度が高く、速いため、検査時間として十分使用可能な範囲であると考えられる。
前記素子の配置は、電源や入出力のパッド部を除く余剰スペースに配置すればよく、制御回路と素子のチップ面積に対する影響を最小限度にとどめながら、余剰スペースに有効活用することが可能になる。出力されるパターンイメージは、設計する製品ごとに任意であり、規則はないが、１次元もしくは２次元にバーコード配置することで、効率的な検知が可能となる。また出力強度やクロック同期による連続出力を制御回路で工夫することにより、さらに出力データ量を増やせる効果がある。
【発明の効果】
【００２４】
本発明によると、余分な外部テスト端子を設定せずに、チップ情報を出力するための制御回路と素子を設け、非接触に製造情報や検査情報を取り出せる半導体集積回路と、光学または磁場の検知装置とを組み合わせ、ＬＳＩテスタと連動したシステムにすることで、実際の製品において、セキュリティを確保しながら、半導体集積回路の品質を向上させることが可能となる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の半導体集積回路を具体例に基づいて説明する。
（実施の形態１）
チップ情報を熱エネルギーとして出力する素子を備えた半導体集積回路Ａと読み取り用の熱検知装置について図１〜図３に基づいて説明する。
【００２６】
図１に示すように、目的とする機能を実現する回路が構築されている半導体集積回路Ａの半導体基板１００上には、自分自身が正常に動けるのか自己診断するＢＩＳＴ(Built In Self Test)回路部１０１と、素子１０５と発熱を促す抵抗１０６が構成されている。なお、この例ではレジスタ群１０３と素子１０５とによって、半導体基板に所定の入力信号によって活性化する制御回路１０７が構成されている。この例における半導体集積回路チップ情報は、ＢＩＳＴ回路部１０１のレジスタ群１０３に格納されている自己診断結果の試験情報である。
【００２７】
チップ情報を読み出す資格を有する検査者が、半導体集積回路の活性化信号１０２を所定の読み出し許可状態にセットした活性状態では、この所定の活性化信号１０２が印加されたレジスタ群１０３の出力１０４からは、チップ情報が読み出されて素子１０５へ出力され、このチップ情報により素子１０５のオンとオフを制御して抵抗１０６への通電が制御される。一方、活性化信号１０２が読み出し許可状態にセットされない非活性状態では、レジスタ群１０３からチップ情報の読み出しが行われない。
【００２８】
この構成によると、活性化信号１０２を所定の読み出し許可状態にセットした活性状態において、発熱（赤外光）を捕らえることが可能な検知装置により抵抗１０６を観察することによって、電気経路を介さず非接触にＢＩＳＴ回路部１０１からチップ情報としての試験情報を読み出すことができる。素子１０５と抵抗１０６で構成される出力回路は、比較的少スペースで構造がシンプルであるため、余剰スペースを有効に活用できるレイアウト上のメリットがある。
【００２９】
図２は試験情報の具体例を示しており、レジスタ群１０３には、不良テスト番号、不良カテゴリ、不良アドレス、不良エリア等の試験情報１０８が格納されている。この試験情報を、電気経路を介さず非接触に試験情報を取り出すことにより、実際の故障部位でなく、故障内容の特定など検査用途でメリットがある。
【００３０】
図３は非接触に試験情報を取り出すことができる熱検知装置を示す。
熱検知装置１０９は、赤外光を画像として捕らえる光学装置部１１０とその出力に接続された画像処理部１１１を有している。
【００３１】
メタル配線層１１３を上側にして半導体集積回路Ａをボード１１２上に固定し、半導体集積回路Ａの上面に前記光学装置部１１０の受光窓を向けることによって、チップ情報に応じて前記抵抗１０６が発熱して発生した赤外線１１４が、光学装置部１１０にて画像として捕らえられる。これを画像処理部１１１によって検査できる。なお、画像処理部１１１は外部の記憶装置やディスプレイデバイスに出力できるように構成されている。
【００３２】
なお、図３（ｂ）に示すように、フリップチップタイプでメタル配線層１１３を下側にしてボード１１２に実装されているような半導体集積回路Ａの場合には、光学装置部１１０からシリコン基板を透過する観測用赤外光１１６を半導体集積回路Ａに対して照射して半導体集積回路Ａでの反射光を光学装置部１１０で検出する。このとき、光学装置部１１０で検出される反射光は、チップ情報に応じて前記抵抗１０６が発熱して発生した赤外線１１４の干渉を受けているため、光学装置部１１０はチップ情報を読み取って同様に画像として捕らえることで検査できる。
【００３３】
（実施の形態２）
上記の（実施の形態１）では、チップ情報はＢＩＳＴ回路部１０１の試験情報であったが、チップ情報は半導体集積回路の製造情報であっても図４に示すように同様に実施できる。
【００３４】
図４では、目的とする機能を実現する回路が構築されている半導体集積回路の半導体基板１００上には、ＲＯＭ部１１６と、素子１０５と発熱を促す抵抗１０６が構成されている。ＲＯＭ部１１６のメモリ１１７には、製品番号、ロット、スライス、製造工場等の製造情報１１８が格納されている。この例ではＲＯＭ部１１６と素子１０５とによって、半導体基板に所定の入力信号によって活性化する制御回路１０７が構成されている。
【００３５】
活性化信号１０２を所定の読み出し許可状態にセットした活性状態において、メモリ１１７の出力１１９から素子１０５へチップ情報が出力され、このチップ情報により素子１０５のオンとオフを制御して抵抗１０６への通電が制御される。
【００３６】
この構成によると、発熱赤外光を捕らえることが可能な前記熱検知装置により抵抗１０６を観察することによって、電気経路を介さず非接触に製造情報を読み出すことができる。素子１０５と抵抗１０６で構成される出力回路は、比較的少スペースで構造がシンプルであるため、余剰スペースを有効に活用できるレイアウト上のメリットがある。
【００３７】
（実施の形態３）
上記の各実施の形態では、素子１０６の出力レベルは切り換えることができなかったが、ここでは（実施の形態１）の場合を例に挙げて出力レベルを可変にした半導体集積回路Ａを図５に基づいて説明する。同一の作用を成すものには同一の符号を付けて説明する。
【００３８】
図５に示すように半導体基板１００上には、形成サイズ（幅：Ｗ／長さ：Ｌ）の異なる選択トランジスタ１２０，１２１，１２２と、カレントミラー回路１２３と、素子１２４，１２５，１２６と、発熱を促す抵抗１０６などが設けられている。
【００３９】
ここで選択トランジスタ１２０のサイズは４Ｗ／Ｌ，選択トランジスタ１２１のサイズは２Ｗ／Ｌ，選択トランジスタ１２２のサイズはＷ／Ｌであり、選択トランジスタ１２０の出力に直列に素子１２４が接続され、選択トランジスタ１２１の出力に直列に素子１２５が接続され、選択トランジスタ１２２の出力に直列に素子１２６が接続され、素子１２５〜１２６の一端は互いに接続されて前記抵抗１０６を介して接地されている。
【００４０】
素子１２５〜１２６の入力は、同一半導体基板１００上に構成されたＢＩＳＴ回路部１０１から得られるチップ情報が所定の活性化信号１０２によりレジスタ群１０３の出力１０４に出力された各ビット信号でスイッチングされている。
【００４１】
このように構成したため、出力１０４の出力レベルにより、選択トランジスタ１２０〜１２２のうちの単数または複数を介して抵抗１０６に通電されて、出力１０４の出力レベルにより抵抗１０６の発熱量が変化する。ここではカレントミラー回路１２３により定電流性が確保されているため、異なる発熱を安定して発することが可能となる。
【００４２】
したがって、図３（ａ）（ｂ）で説明したような熱検知装置１０９の光学装置部の受光窓を半導体集積回路Ａに向けることによって、ＢＩＳＴ回路部１０１の試験結果を外部から非接触で読み取ることができる。輝度の変化の段数により情報量を増やせる効果がある。
【００４３】
なお、ここでは試験情報に応じて抵抗１０６の発熱量を変化させたが、チップ情報は、製品番号、ロット、スライス、製造工場等の製造情報であっても同様に実施できる。
（実施の形態４）
上記の（実施の形態１）（実施の形態２）ではチップ情報のビット毎に抵抗１０６を設けてチップ情報を熱エネルギーとして出力し、（実施の形態３）では素子１０６の出力レベルを切り換えて単一の抵抗１０６によって複数ビットのチップ情報を出力したが、この（実施の形態４）では、チップ情報を熱エネルギーとして時分割でビット毎に複数回にわたって出力する点だけが異なっている。
【００４４】
図６（ａ）に示すように、半導体基板１００上に、カウンタ１２７、直列接続されたＤフリップフロップ１２８，１２９・・・で構成されたシフトレジスタ１３０、素子１０５、発熱を促す抵抗１０６が設けられている。
【００４５】
活性化信号１３３が所定の読み出し許可状態にセットされた活性状態では、同一半導体基板１００上に構成されたＢＩＳＴ回路部１０１のレジスタ群１０３からは、カウンタ１２７の出力１３５によって切り換えの指示を受けるたびに出力ビットを切り換えて出力１３１にビット直列で出力される。
【００４６】
図６（ｂ）に示すように、クリア信号１３２によってカウンタ１２７とシフトレジスタ１３０のクリア動作を実行後に、活性化信号１３３が活性化状態にセットされると、クロック信号１３４に同期してカウンタ１２７の出力１３５に基づいて上記のようにレジスタ群１０３からシフトレジスタ１３０へ出力ビットを切り換えて出力され、シフトレジスタ１３０の出力からビット直列で出力されたチップ情報によって素子１０５をオン／オフして抵抗１０６への通電を制御している。
【００４７】
したがって、クロック信号１３４のタイミングでチップ情報が出力１３１に順次出力されるので、図３（ａ）（ｂ）で説明したような熱検知装置１０９の光学装置部の受光窓を半導体集積回路Ａに向けることによって、ＢＩＳＴ回路部１０１の試験結果を外部から非接触で読み取ることができる。さらに時間軸により情報量を増やせる効果がある。
【００４８】
なお、ここでは試験情報に応じて抵抗１０６の発熱量を変化させたが、チップ情報は、製品番号、ロット、スライス、製造工場等の製造情報であっても同様に実施できる。
（実施の形態５）
上記の各実施の形態では、抵抗１０６からはチップ情報だけが出力されていたが、この（実施の形態５）ではセキュリティの向上を目的としてチップ情報が非活性のビットに対して、抵抗１０６から任意の出力状態が出力される点だけが異なっている。
【００４９】
図７に示すように、半導体基板上１００上に、乱数発生回路１３６、マルチプレクサ１３７、シフトレジスタ１３８と、素子１０５と、抵抗１０６などが設けられている。
活性化信号１３３が所定の読み出し許可状態にセットされた活性状態では、同一半導体基板１００上に構成されたＢＩＳＴ回路部１０１から得られるチップ情報が、レジスタ群１０３から読み出されて、クロック信号１３４に同期してマルチプレクサ１３７を介してシフトレジスタ１３８へ出力され、素子１０５をオン／オフして抵抗１０６への通電を制御している。図７では図６に見られたカウンタ１２７の図示が省略されている。
【００５０】
一方、活性化信号１３３が非活性状態の場合には、乱数発生回路１３６による出力がマルチプレクサ１３７を介してシフトレジスタ１３８へ出力されるため、発熱を促す抵抗を備える素子１０６からは、無意味なチップ情報として出力され、セキュリティを向上させることが可能となる。
【００５１】
具体的には、活性化信号１３３が活性状態と非活性状態にかかわらずに、素子１０６からは何らかの変化した情報が出力されているため、チップ情報を読み出す資格を有していない者が、前記活性状態にセットされた状態を不正に探し出そうとして、図３（ａ）（ｂ）で説明したような熱検知装置１０９を使用して読み取りを実行しても、熱検知装置１０９の読み取り内容からだけでは活性化信号１３３の活性状態と非活性状態を判別することができない。
【００５２】
一方、チップ情報を読み出す資格を有する検査者の場合には、半導体集積回路の活性化信号１０２を所定の読み出し許可状態にセットした活性状態にしてから熱検知装置１０９で読み取るか、あるいは熱検知装置１０９で読み取りながら活性化信号１０２を非活性状態から活性状態に切り換えて、熱検知装置１０９の読み取りのうちの活性化信号１０２が活性状態の期間の読み取り結果だけを有効なチップ情報として採用する。
【００５３】
（実施の形態６）
図８は（実施の形態６）を示す。
（実施の形態５）では活性化信号１０２が非活性状態では乱数発生回路１３６の出力でシフトレジスタ１３８と素子１０５を介して抵抗１０６への通電を制御して不正な読み取りを攪乱したが、図８では、活性化信号１３３をインバータ１３９を介して前記シフトレジスタ１３８のクリア端子ＣＬＲに接続されている。したがって、活性化信号１３３が活性状態にセットされた状態では、ＢＩＳＴ回路部１０１から得られるチップ情報が、レジスタ群１０３から読み出されて、前記クロック信号１３４に同期してシフトレジスタ１３８へ出力され、素子１０５をオン／オフして抵抗１０６への通電を制御している。なお、図８では図６に見られたカウンタ１２７の図示が省略されている。
【００５４】
一方、活性化信号１３３が非活性状態の場合には、インバータ１３９を介してシフトレジスタ１３８がクリアされて、シフトレジスタ１３８の出力から繰り返し“０”が読み出されて、素子１０５を介して抵抗１０６が連続して通電される。つまり、活性化信号１３３が非活性状態である通常の運転モードでは、発熱を促す抵抗１０６からは無意味なチップ情報として出力され、チップ情報の読み出し機能を有した半導体集積回路かどうか判別することができず、簡易な制御でセキュリティを向上させることが可能となる。
【００５５】
（実施の形態７）
図９は（実施の形態７）を示す。
（実施の形態６）では活性化信号１３３が非活性状態の場合には、抵抗１０６を連続して通電してセキュリティを向上させたが、この図９では活性化信号１３３がインバータ１３９を介して前記シフトレジスタ１３８のプリセット端子ＰＲに接続されている点だけが図８とは異なっている。
【００５６】
したがって、活性化信号１３３が活性状態にセットされた状態では、ＢＩＳＴ回路部１０１から得られるチップ情報が、レジスタ群１０３から読み出されて、前記クロック信号１３４に同期してシフトレジスタ１３８へ出力され、素子１０５をオン／オフして抵抗１０６への通電を制御している。
【００５７】
一方、活性化信号１３３が非活性状態の場合には、インバータ１３９を介してシフトレジスタ１３８が“１”にプリセットされて、シフトレジスタ１３８の出力から繰り返し“１”が読み出されて、素子１０５を繰り返しオフして抵抗１０６への通電が連続してオフされる。
【００５８】
つまり、活性化信号１３３が非活性状態である通常の運転モードでは、チップ情報の読み出し機能を有した半導体集積回路かどうか判別することができず、簡易な制御でセキュリティを向上させることが可能となる。また、消費電流が低減できるメリットも生まれる。
【００５９】
（実施の形態８）
図１０は図１に示した別の実施の形態を示す。
図１では各抵抗１０６の一端は直接に接地されていたが、この図１０の例では各抵抗１０６の一端は互いに接続してメタルヒューズ１４０を介して接地されている。
【００６０】
このように構成した場合には、検査時のチップ情報取得後にレーザートリマ等によりメタルヒューズ１４０を切断することによって、抵抗１０６そのものの機能を停止させることで、セキュリティを大幅に向上させることが可能となる。
【００６１】
ここでは（実施の形態１）の場合を例に挙げて説明したが、その他の実施の形態においても抵抗１０６と直列にメタルヒューズ１４０を挿入して同様に実施できる。
（実施の形態９）
図１１は図１０に示した別の実施の形態を示す。
【００６２】
図１０では各抵抗１０６の一端は直接にメタルヒューズ１４０が挿入されていたが、この実施の形態では電気ヒューズ１４１と切断用ドライバ回路部１４２が設けられている点だけが異なっている。１４３は切断用信号である。
【００６３】
したがって、検査時のチップ情報の取得後に活性化信号１３３を非活性状態（活性化信号は、抵抗１０６の電流パスを遮断するトランスファゲートを制御しており、切断時はオフ状態になる）、および切断用信号１４３を活性状態にして、切断用ドライバ回路部１４２により、ミリアンペアオーダーの電流を電気ヒューズ１４１に通させることで、高抵抗状態を作り出すことになり、各抵抗１０６そのものの機能を停止することが可能となり、レーザートリマ等の特殊な装置を必要とせず、セキュリティを大幅に向上させることが可能となる。
【００６４】
なお、切断用ドライバ回路部１４２は次のように動作する。
活性化信号１３３は、素子１０５への出力および抵抗１０６の通電・遮断をトランスファゲート１４２Ａにて制御する役目をしている。活性状態で素子１０５への出力が行われ、トランスファゲート１４２Ａがオンすることで、電流パスが確保され、所望の発熱１１４がなされる。また非活性状態では、素子１０５への出力が禁止され、トランスファゲート１４２Ａがオフすることで、電流パスが遮断される。
【００６５】
ここで活性化信号１３３を非活性状態にし、抵抗１０６の電流パスを遮断した状態で、切断用信号１４３を活性状態にすることで予めミリアンペアオーダーの駆動能力を確保した電気ヒューズ切断用ドライバ１４２Ｂをオンにすることで、素子１０５や抵抗１０６に影響されることなく、電気ヒューズ１４１が切断される。
【００６６】
（実施の形態１０）
図１２は図１０に示した別の実施の形態を示す。
図１０では各抵抗１０６の一端は直接にメタルヒューズ１４０が挿入されていたが、この実施の形態ではフラッシュメモリ１４４とフラッシュメモリ制御回路部１４５が設けられている点だけが異なっている。フラッシュメモリ１４４は抵抗１０６に直列に接続されており、チップ情報の取得時にはフラッシュメモリ１４４のメモリセル電流が流れるオンの状態で使用する。
【００６７】
チップ情報の取得後に活性化信号１３３を非活性状態、およびＷＥ信号１４６を活性状態にして、フラッシュメモリ制御回路部１４５により、フラッシュメモリ１４４のデータを全てメモリセル電流が流れないオフの状態に書き換えて抵抗１０６の機能を停止する。また再度、検査の必要性が発生した場合には、フラッシュメモリ１４４の特徴を活かし、メモリセル電流が流れるオンの状態に書き換えることで抵抗１０６の機能を再生することができ、セキュリティと検査容易性を共存させることが可能となる。フラッシュメモリ１４４は活性状態では出力回路がオン、非活性状態では出力回路がオフ、前記書き換え後のフラッシュメモリ１４４は出力回路が常時オフ状態である。
【００６８】
なお、フラッシュメモリ制御回路部１４５は次のように動作する。
活性化信号１３３は、素子１０５への出力、フラッシュメモリのオン状態制御および抵抗１０６の通電・遮断をトランスファゲート１４５Ｃにて制御する役目をしている。活性状態で素子１０５への出力が行われ、トランスファゲート１４５Ｃがオンし、かつフラッシュメモリ１４４のチャネルがオンすることで、電流パスが確保され、所望の発熱１１４がなされる。フラッシュメモリ１４４のオン状態は通常電源Ｖｄｄをフラッシュメモリ１４４のゲートに印加されればよい。また非活性状態では、素子１０５への出力が禁止されトランスファゲート１４５Ｃがオフし、フラッシュメモリ１４４のチャネルがオフすることで、電流パスが遮断される。
【００６９】
ここで活性化信号１３３を非活性状態にし、抵抗１０６の電流パスを遮断した状態で、書き換え許可信号１４６を活性状態にすることでフラッシュメモリ制御回路１４５Ｄからフラッシュメモリのデータ書き換えに必要な高電圧が発生され、フラッシュメモリ１４４のゲートと基板間に印加されることにより、素子１０５や抵抗１０６に影響されることなく、フラッシュメモリ１４４のチャネルを常時オフにさせることが可能になる。
【００７０】
（実施の形態１１）
図１３（ａ）は上記各実施の形態における各素子１０５と各抵抗１０６の半導体基板１００における具体的な配置例を示している。このように素子１０５と抵抗１０６の各ユニット１４７は、半導体基板１００上の入出力バッファや電源を含むパッド部１４８を除く任意の余剰スペースに、直列に所定間隔で並べて横一列に配置されている。ここでは、前記熱検知装置１０９により読み取る際に検出エリアを限定できるように、半導体基板１００の左右の端部に並べて配置されたパッド部１４８の列の間の半導体基板１００の辺１４９に接近させて前記各ユニット１４７が並べられている。
【００７１】
このように構成したため、前記活性化信号１３３を活性状態にしたチップ情報の読み取り状態では、図１３（ｂ）に仮想線で示すように半導体基板１００の辺１４９の近傍で各ユニット１４７の抵抗１０６の位置１５０からチップ情報に応じて発熱した赤外線が発生する。したがって、前記熱検知装置１０９の光学装置部１１０の受光窓を辺１４９の近傍に向けて読み取ることができ、画像処理部１１１が読み取り結果をバーコード等の扱いで画像を処理することによって、ＣＡＤレイアウトとの画像の重ね合わせなどを必要とせず、比較的シンプルな構成でチップ情報を特定して読み取ることができる。
【００７２】
（実施の形態１２）
図１３では素子１０５と抵抗１０６の各ユニット１４７を一次元配置したが、この（実施の形態１２）では２次元配置した別の具体例を示している。
【００７３】
図１４（ａ）に示すように、素子１０５と抵抗１０６の各ユニット１４７が、半導体基板１００上の入出力バッファや電源を含むパッド部１４８を除く任意の余剰スペースに、直列に所定間隔で並べて横一列に配置され、さらにパッド部１４８の配列方向に縦方向にも並べられている。
【００７４】
このように構成したため、前記活性化信号１３３を活性状態にしたチップ情報の読み取り状態では、図１４（ｂ）に仮想線で示すように各ユニット１４７の抵抗１０６の位置１５０からチップ情報に応じて発熱した赤外線が発生し、前記熱検知装置１０９の光学装置部１１０の受光窓を向けて読み取ることによって、２次元バーコード画像として効率的にチップ情報を出力することが可能となる。また１次元配置に対して、チップ情報量を増やせる効果がある。
【００７５】
（実施の形態１３）
図１５は図１４に示したようにチップ情報を２次元バーコード画像として出力できる半導体集積回路Ａの具体的な検査方法を示している。
【００７６】
図１５（ａ）に示したように、試験信号がＬＳＩテスタ１５１からテストヘッド１５２に送られ、その電気信号をボード１１２で受け、半導体集積回路Ａの前記半導体基板１００に印加される。試験信号に応答して半導体集積回路Ａの前記各ユニット１４７の抵抗１０６の発熱による赤外光１１４は、光学装置部１１０と画像処理部１１１により画像を意味のある検査データ１５３に変換される。具体的には、図１５（ｂ）に示すように光学装置部１１０を介して画像処理部１１１に入力された２次元バーコード画像１５４のパターンに応じてコード情報１５５が前記検査データ１５３として出力される。
【００７７】
この検査データ１５３はＬＳＩテスタ１５１に読み取られて前記試験信号に対する試験結果として対応付けて記憶された後に、ＬＳＩテスタ１５１のディスプレイ１５６上に具体的な試験結果の内容１５７を表示する。このようにＬＳＩテスタ１５１のテストヘッド１５２を経由して試験結果を取得する必要がない。
【００７８】
図１６（ａ）はこの場合の具体的な検査フローを示している。
検査開始後、通常試験Ｓ１を実行し、例えばＲＡＭの不良アドレス情報を読み出し、ＬＳＩテスタ１５１の記憶媒体に登録Ｓ２する。さらにＬＳＩテスタ１５１に記憶された試験情報を読み出しＳ３、ヒューズや不揮発メモリにより冗長救済を実行Ｓ４し、検査を終了する。以上より、ＬＳＩテスタのテストヘッド側よりチップ情報を取得せずに、非接触にチップ情報を取り出し、プログラムのシーケンス変更、冗長救済、トリミング動作等の実行がＬＳＩテスタと連動することで検査時に実行でき、高品質、高歩留の製品を提供できる。
【００７９】
なお、図１５では試験信号に応答して半導体集積回路Ａから赤外光１１４で出力されディスプレイ１５６に表示したチップ情報が、フェイルアドレスの番地表示の場合であったが、同様にＬＳＩテスタ１５１からテストヘッド１５２を介して半導体集積回路Ａのチップ情報の製造情報を読み出すように指示して、半導体集積回路Ａから赤外光１１４で製造情報を読み出す場合も同様である。図１７（ａ）（ｂ）はこの場合を示しており、ＬＳＩテスタ１５１のディスプレイ１５６上に製造番号，ロット番号，スライスなどの読み出し結果を表示している。さらに、この場合の検査フローを図１６（ｂ）に示す。この検査フローは、検査開始後、製造情報を読み出しＳ１、製造情報をＬＳＩテスタ１５１の記憶媒体に登録Ｓ２する。さらに検査実行時にＬＳＩテスタ１５１に記憶された製造情報をフラグとし、テストプログラムのシーケンスをソフトにて切り替えＳ３、通常試験Ｓ４を実行し、検査を終了する。例えば、製造情報により、多品種のプログラムやＲＡＭ容量のプログラム切り替えを汎用性の高い１本の検査プログラムにて実行することが可能となる。
【００８０】
なお、この（実施の形態１３）ではチップ情報を２次元バーコード画像として出力できる半導体集積回路Ａの場合であったが、チップ情報を図１３のように１次元バーコード画像として出力できる半導体集積回路Ａの場合も同様である。
【００８１】
（実施の形態１４）
図１８（ａ）は、図１０，図１１または図１２に示したようにセキュリティ対策のためにメタルヒューズ１４０または電気ヒューズ１４１を有する半導体集積回路Ａを、ＬＳＩテスタ１５１と組み合わせて検査する場合の具体的なフローを示している。この場合は、検査開始後、製造情報を読み出しＳ１、製造情報をＬＳＩテスタの記憶媒体に登録Ｓ２する。さらに検査実行時、ＬＳＩテスタ１５１に記憶された製造情報をフラグとし、テストプログラムのシーケンスをソフトにて切り替えＳ３、通常試験Ｓ４を実行し、その後、ヒューズを切断Ｓ５して、検査を終了する。製造情報を出力する素子の機能を停止させるため、再度読み出すことが不可能になる。
【００８２】
図１８（ｂ）は、図１２に示したようにセキュリティ対策のためにフラッシュメモリ１４４とフラッシュメモリ制御回路部１４５を有する半導体集積回路Ａを、ＬＳＩテスタ１５１と組み合わせて検査する場合の具体的なフローを示している。この場合は、検査開始後、通常試験Ｓ１を実行し、例えばＲＡＭの不良アドレス情報を読み出しＳ２、ＬＳＩテスタ１５１の記憶媒体に登録Ｓ３する。さらにＬＳＩテスタ１５１に記憶された試験情報に基づき、不揮発メモリとしてのフラッシュメモリ１４４により冗長救済を実行Ｓ４し、その後、不揮発メモリのデータをメモリセル電流が全て流れない状態に書き換えＳ５を行い、切断して検査を終了する。試験情報を出力する素子の機能を停止させるため、再度読み出すことが不可能になる。
【００８３】
図１８（ｃ）はチップ情報を再出力可能な状態にする具体的なフローを示している。この場合は、検査開始後、チップ情報を出力する素子の機能を停止するために設けていた不揮発メモリのデータを書き換えて再度機能するよう書き換えＳ１、その後に製造情報を読み出しＳ２、製造情報登録Ｓ３する。解析試験を実施Ｓ４し、解析試験による試験情報を読み出しＳ５、その後試験情報を登録Ｓ６して解析試験を終了する。これにより出荷後に解析が必要になった場合でも、チップ情報を再出力可能にし、検査を容易にすることが可能となる。
【００８４】
（実施の形態１５）
上記の各実施の形態ではチップ情報を熱として出力する素子を備えた半導体集積回路Ａの場合を例に挙げて説明したが、熱として出力する素子を光信号として出力する素子に置換した半導体集積回路Ｂの場合でも同様の効果を期待できる。
【００８５】
図１９に示すように、目的とする機能を実現する回路が構築されている半導体集積回路の半導体基板１００上には、自分自身が正常に動けるのか自己診断するＢＩＳＴ(Built In Self Test)回路部１０１と、素子１０５と発光を促すダイオード１５８が構成されている。なお、この例ではレジスタ群１０３と素子１０５とによって、半導体基板に所定の入力信号によって活性化する制御回路１０７が構成されている。この例における半導体集積回路チップ情報は、ＢＩＳＴ回路部１０１のレジスタ群１０３に格納されている自己診断結果の試験情報または製造情報である。
【００８６】
チップ情報または製造情報を読み出す資格を有する検査者が、半導体集積回路の活性化信号１０２を所定の読み出し許可状態にセットした活性状態では、この所定の活性化信号１０２が印加されたレジスタ群１０３の出力１０４からは、チップ情報が読み出されて素子１０５へ出力され、このチップ情報により素子１０５のオンとオフを制御してダイオード１５８への通電が制御される。一方、活性化信号１０２が読み出し許可状態にセットされない非活性状態では、レジスタ群１０３からチップ情報の読み出しが行われない。
【００８７】
この構成によると、活性化信号１０２を所定の読み出し許可状態にセットした活性状態において、発光を捕らえることが可能な検知装置によりダイオード１５８を観察することによって、電気経路を介さず非接触にＢＩＳＴ回路部１０１からチップ情報としての試験情報を読み出すことができる。素子１０５とダイオード１５８で構成される出力回路は、比較的少スペースで構造がシンプルであるため、余剰スペースを有効に活用できるレイアウト上のメリットがある。かつ抵抗１０６による熱エネルギーによるチップ情報の出力の場合よりもより高速に出力することが可能となる。
【００８８】
図２０は非接触に試験情報を取り出すことができる光検知装置を示す。
熱検知装置１５９は、ダイオード１５８の発光を画像として捕らえる光学装置部１６０とその出力に接続された画像処理部１１１を有している。
【００８９】
メタル配線層１１３を上側にして半導体集積回路Ａをボード１１２上に固定し、半導体集積回路Ａの上面に前記光学装置部１６０の受光窓を向けることによって、チップ情報に応じた前記ダイオード１５８の発光１６１が、光学装置部１６０にて画像として捕らえられる。これを画像処理部１１１によって検査する。なお、画像処理部１１１は外部の記憶装置やディスプレイデバイスに出力できるように構成されている。
【００９０】
なお、この図１９と図２０では図１と図３に対応して異なる点について説明したが、図４〜図１８についても抵抗１０６をダイオード１５８に置換するだけで同様に実施することができる。
【００９１】
（実施の形態１６）
上記の図１〜図１８ではチップ情報を熱として出力する素子を備えた半導体集積回路Ａの場合を例に挙げて説明したが、熱として出力する素子を磁力線として出力する素子に置換した半導体集積回路Ｃの場合でも同様の効果を期待できる。
【００９２】
図２１に示すように、目的とする機能を実現する回路が構築されている半導体集積回路の半導体基板１００上には、自分自身が正常に動けるのか自己診断するＢＩＳＴ(Built In Self Test)回路部１０１と、素子１０５と磁力線を促す配線コイル１６２が構成されている。なお、この例ではレジスタ群１０３と素子１０５とによって、半導体基板に所定の入力信号によって活性化する制御回路１０７が構成されている。この例における半導体集積回路チップ情報は、ＢＩＳＴ回路部１０１のレジスタ群１０３に格納されている自己診断結果の試験情報または製造情報である。
【００９３】
チップ情報または製造情報を読み出す資格を有する検査者が、半導体集積回路の活性化信号１０２を所定の読み出し許可状態にセットした活性状態では、この所定の活性化信号１０２が印加されたレジスタ群１０３の出力１０４からは、チップ情報が読み出されて素子１０５へ出力され、このチップ情報により素子１０５のオンとオフを制御して配線コイル１６２への通電が制御される。一方、活性化信号１０２が読み出し許可状態にセットされない非活性状態では、レジスタ群１０３からチップ情報の読み出しが行われない。
【００９４】
この構成によると、活性化信号１０２を所定の読み出し許可状態にセットした活性状態において、磁力線を捕らえることが可能な検知装置により配線コイル１６２を観察することによって、電気経路を介さず非接触にＢＩＳＴ回路部１０１からチップ情報としての試験情報を読み出すことができる。
【００９５】
図２２（ａ）は非接触に試験情報を取り出すことができる磁場検知装置を示す。
磁場検知装置１６３は、配線コイル１６２の磁力線の分布を画像として捕らえる磁場検出部１６４とその出力に接続された画像処理部１１１を有している。
【００９６】
メタル配線層１１３を上側にして半導体集積回路Ｃをボード１１２上に固定し、半導体集積回路Ｃの上面に前記磁場検出部１６４の検知窓を向けることによって、チップ情報に応じた前記配線コイル１６２の磁束１６５が、光学装置部１６０にて磁力線の分布画像として捕らえられる。これを画像処理部１１１によって検査する。なお、画像処理部１１１は外部の記憶装置やディスプレイデバイスに出力できるように構成されている。
【００９７】
なお、先のように熱エネルギーや光エネルギーによるチップ情報の読み出しの場合、半導体集積回路の実装方法がフリップチップ実装の場合には、メタル配線層１１３によって一部が遮られてチップ情報を取得しにくいが、配線コイル１６２を備えた半導体集積回路Ｃの場合には、図２２（ｂ）に示すように、メタル配線層１１３を下側にしてボード１１２に実装されているような場合であっても、メタル配線層１１３を透過して得られる磁力線を磁場検出部１６４によって捕らえることで、フリップチップタイプのものでも、非常に短時間に検査を容易とする構成となっている。
【００９８】
なお、この図２１と図２２では図１と図３に対応して異なる点について説明したが、図４〜図１８についても抵抗１０６を、磁力線を促す配線コイル１６２に置換するだけで同様に実施することができる。
【産業上の利用可能性】
【００９９】
本発明にかかる半導体集積回路および検査方法は、製造情報（チップＩＤ）や検査情報を物理的に取り出しにくい、多層ＳｉＰ・フリップチップ等の製品分野や非接触ＩＣカード等の用途にも適用できる。さらに今後、車載分野で強化される半導体のトレーサビリティにも十分対応が可能な技術である。
【図面の簡単な説明】
【０１００】
【図１】本発明の（実施の形態１）のチップ情報を熱エネルギーとして出力する素子を備えた半導体集積回路Ａの構成図
【図２】同実施の形態のチップ情報である試験情報の具体例を示す構成図
【図３】同実施の形態において使用する熱検知装置の構成図
【図４】本発明の（実施の形態２）のチップ情報としての製造情報を熱エネルギーとして出力する素子を備えた半導体集積回路Ａの構成図
【図５】本発明の（実施の形態３）のチップ情報を熱エネルギーとして出力する素子を備えた半導体集積回路Ａの構成図
【図６】本発明の（実施の形態４）のチップ情報を熱エネルギーとして出力する素子を備えた半導体集積回路Ａの構成図
【図７】本発明の（実施の形態５）のチップ情報を熱エネルギーとして出力する素子を備えた半導体集積回路Ａの構成図
【図８】本発明の（実施の形態６）のチップ情報を熱エネルギーとして出力する素子を備えた半導体集積回路Ａの構成図
【図９】本発明の（実施の形態７）のチップ情報を熱エネルギーとして出力する素子を備えた半導体集積回路Ａの構成図
【図１０】本発明の（実施の形態８）のチップ情報を熱エネルギーとして出力する素子を備えた半導体集積回路Ａの構成図
【図１１】本発明の（実施の形態９）のチップ情報を熱エネルギーとして出力する素子を備えた半導体集積回路Ａの構成図
【図１２】本発明の（実施の形態１０）のチップ情報を熱エネルギーとして出力する素子を備えた半導体集積回路Ａの構成図
【図１３】本発明の（実施の形態１１）のチップ情報を熱エネルギーとして出力する素子を備えた半導体集積回路Ａの構成図
【図１４】本発明の（実施の形態１２）のチップ情報を熱エネルギーとして出力する素子を備えた半導体集積回路Ａの構成図
【図１５】本発明の（実施の形態１３）の試験情報の検査方法の説明図
【図１６】同実施の形態のフローチャート
【図１７】同実施の形態の製造情報の検査方法の説明図
【図１８】本発明の（実施の形態１４）の半導体集積回路Ａにおいてセキュリティを向上させる場合のフローチャート図
【図１９】本発明の（実施の形態１５）のチップ情報を光エネルギーとして出力する素子を備えた半導体集積回路Ｂの構成図
【図２０】同実施の形態において使用する光検知装置の構成図
【図２１】本発明の（実施の形態１６）のチップ情報を磁気エネルギーとして出力する素子を備えた半導体集積回路Ｃの構成図
【図２２】同実施の形態において使用する磁場検知装置の構成図
【符号の説明】
【０１０１】
Ａ，Ｂ，Ｃ 半導体集積回路
１００ 半導体基板
１０１ ＢＩＳＴ(Built In Self Test)回路部
１０２ 活性化信号
１０３ レジスタ群
１０５ 素子
１０６ 発熱を促す抵抗
１０７ 制御回路
１０８ 試験情報
１０９ 熱検知装置
１１０ 光学装置部
１１１ 画像処理部
１１４ 赤外線
１１８ 製造情報
１４０ メタルヒューズ
１４１ 電気ヒューズ
１４４ フラッシュメモリ
１４５ フラッシュメモリ制御回路部
１５１ ＬＳＩテスタ
１５８ 発光を促すダイオード
１５９ 光検知装置
１６１ 発光
１６０ 光学装置部
１６２ 磁力線を促す配線コイル
１６３ 磁場検知装置
１６４ 磁場検出部
【特許請求の範囲】
【請求項１】
半導体基板に所定の入力信号によって活性化する制御回路と、
前記制御回路の出力によってチップ情報を熱エネルギーまたは光信号または磁力線として出力する素子と
を有する半導体集積回路。
【請求項２】
チップ情報が製造情報または試験情報であることを特徴とする
請求項１記載の半導体集積回路。
【請求項３】
素子を１次元に配置または２次元に配置したことを特徴とする
請求項１記載の半導体集積回路。
【請求項４】
素子の出力が可変量であることを特徴とする
請求項１記載の半導体集積回路。
【請求項５】
制御回路の活性化によって熱エネルギーまたは光信号または磁力線を複数回にわたって出力することを特徴とする
請求項１記載の半導体集積回路。
【請求項６】
制御回路が非活性時に、素子が任意の出力状態であることを特徴とする
請求項１記載の半導体集積回路。
【請求項７】
任意の出力状態が、全てが選択され熱エネルギーまたは光信号または磁力線を出力している状態であることを特徴とする
請求項６記載の半導体集積回路。
【請求項８】
任意の出力状態が、全てが選択され熱エネルギーまたは光信号または磁力線を出力していない状態であることを特徴とする
請求項６記載の半導体集積回路。
【請求項９】
素子に直列にヒューズを備え、チップ情報を出力後に前記ヒューズが切断されることを特徴とする
請求項１記載の半導体集積回路。
【請求項１０】
素子に直列に不揮発メモリを備え、チップ情報を出力後に前記不揮発メモリのデータを非出力状態にすることを特徴とする
請求項１記載の半導体集積回路。
【請求項１１】
チップ情報を熱エネルギーとして出力する半導体集積回路に対して読み取りに使用される熱検知装置であって、
前記半導体集積回路からの熱エネルギーを赤外光として捕らえる光学装置部と、
前記光学装置部で検出した情報をデータ変換してチップ情報を取り出す処理部と
を備えた熱検知装置。
【請求項１２】
チップ情報を光信号として出力する半導体集積回路に対して読み取りに使用される光検知装置であって、
前記半導体集積回路からの発光を捕らえる光学装置部と、
前記光学装置部で受光した情報をデータ変換してチップ情報を取り出す処理部と
を備えた光検知装置。
【請求項１３】
チップ情報を磁力線として出力する半導体集積回路に対して読み取りに使用される磁場検知装置であって、
前記半導体集積回路からの磁力線を捕らえる磁場検知装置部と、
前記磁場検知装置部で検出した情報をデータ変換してチップ情報を取り出す処理部と
を備えた磁場検知装置。
【請求項１４】
請求項１１記載の熱検知装置または請求項１２記載の光検知装置または請求項１３に記載の磁場検知装置のうちの何れかとＬＳＩテスタを連動させ、前記検知装置が読み取ったチップ情報をＬＳＩテスタにより解析する
半導体集積回路の検査方法。
【請求項１５】
請求項１１記載の熱検知装置または請求項１２記載の光検知装置または請求項１３に記載の磁場検知装置のうちの何れかとＬＳＩテスタを連動させ、前記検知装置が読み取ったチップ情報をＬＳＩテスタにより検査する
半導体集積回路の検査方法。
【請求項１６】
チップ情報により検査フローを制御することを特徴とする
請求項１５記載の半導体集積回路の検査方法。
【請求項１７】
請求項９または請求項１０に記載の半導体集積回路を検査するに際し、
請求項１１記載の熱検知装置または請求項１２記載の光検知装置または請求項１３に記載の磁場検知装置のうちの何れかとＬＳＩテスタを連動させ、出荷前の検査工程でヒューズを切断または不揮発メモリのデータを非出力状態にする
半導体集積回路の検査方法。
【請求項１８】
請求項１０に記載の半導体集積回路を検査するに際し、
請求項１１記載の熱検知装置または請求項１２記載の光検知装置または請求項１３に記載の磁場検知装置のうちの何れかとＬＳＩテスタを連動させ、出荷前の検査工程で不揮発メモリのデータを非出力状態とし、その後に前記不揮発メモリを再度接続状態に書き換えてチップ情報を再度出力できるようにする
半導体集積回路の検査方法。
【請求項１】
半導体基板に所定の入力信号によって活性化する制御回路と、
前記制御回路の出力によってチップ情報を熱エネルギーまたは光信号または磁力線として出力する素子と
を有する半導体集積回路。
【請求項２】
チップ情報が製造情報または試験情報であることを特徴とする
請求項１記載の半導体集積回路。
【請求項３】
素子を１次元に配置または２次元に配置したことを特徴とする
請求項１記載の半導体集積回路。
【請求項４】
素子の出力が可変量であることを特徴とする
請求項１記載の半導体集積回路。
【請求項５】
制御回路の活性化によって熱エネルギーまたは光信号または磁力線を複数回にわたって出力することを特徴とする
請求項１記載の半導体集積回路。
【請求項６】
制御回路が非活性時に、素子が任意の出力状態であることを特徴とする
請求項１記載の半導体集積回路。
【請求項７】
任意の出力状態が、全てが選択され熱エネルギーまたは光信号または磁力線を出力している状態であることを特徴とする
請求項６記載の半導体集積回路。
【請求項８】
任意の出力状態が、全てが選択され熱エネルギーまたは光信号または磁力線を出力していない状態であることを特徴とする
請求項６記載の半導体集積回路。
【請求項９】
素子に直列にヒューズを備え、チップ情報を出力後に前記ヒューズが切断されることを特徴とする
請求項１記載の半導体集積回路。
【請求項１０】
素子に直列に不揮発メモリを備え、チップ情報を出力後に前記不揮発メモリのデータを非出力状態にすることを特徴とする
請求項１記載の半導体集積回路。
【請求項１１】
チップ情報を熱エネルギーとして出力する半導体集積回路に対して読み取りに使用される熱検知装置であって、
前記半導体集積回路からの熱エネルギーを赤外光として捕らえる光学装置部と、
前記光学装置部で検出した情報をデータ変換してチップ情報を取り出す処理部と
を備えた熱検知装置。
【請求項１２】
チップ情報を光信号として出力する半導体集積回路に対して読み取りに使用される光検知装置であって、
前記半導体集積回路からの発光を捕らえる光学装置部と、
前記光学装置部で受光した情報をデータ変換してチップ情報を取り出す処理部と
を備えた光検知装置。
【請求項１３】
チップ情報を磁力線として出力する半導体集積回路に対して読み取りに使用される磁場検知装置であって、
前記半導体集積回路からの磁力線を捕らえる磁場検知装置部と、
前記磁場検知装置部で検出した情報をデータ変換してチップ情報を取り出す処理部と
を備えた磁場検知装置。
【請求項１４】
請求項１１記載の熱検知装置または請求項１２記載の光検知装置または請求項１３に記載の磁場検知装置のうちの何れかとＬＳＩテスタを連動させ、前記検知装置が読み取ったチップ情報をＬＳＩテスタにより解析する
半導体集積回路の検査方法。
【請求項１５】
請求項１１記載の熱検知装置または請求項１２記載の光検知装置または請求項１３に記載の磁場検知装置のうちの何れかとＬＳＩテスタを連動させ、前記検知装置が読み取ったチップ情報をＬＳＩテスタにより検査する
半導体集積回路の検査方法。
【請求項１６】
チップ情報により検査フローを制御することを特徴とする
請求項１５記載の半導体集積回路の検査方法。
【請求項１７】
請求項９または請求項１０に記載の半導体集積回路を検査するに際し、
請求項１１記載の熱検知装置または請求項１２記載の光検知装置または請求項１３に記載の磁場検知装置のうちの何れかとＬＳＩテスタを連動させ、出荷前の検査工程でヒューズを切断または不揮発メモリのデータを非出力状態にする
半導体集積回路の検査方法。
【請求項１８】
請求項１０に記載の半導体集積回路を検査するに際し、
請求項１１記載の熱検知装置または請求項１２記載の光検知装置または請求項１３に記載の磁場検知装置のうちの何れかとＬＳＩテスタを連動させ、出荷前の検査工程で不揮発メモリのデータを非出力状態とし、その後に前記不揮発メモリを再度接続状態に書き換えてチップ情報を再度出力できるようにする
半導体集積回路の検査方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【公開番号】特開２００６−２２９０８７（Ｐ２００６−２２９０８７Ａ）
【公開日】平成１８年８月３１日（２００６．８．３１）
【国際特許分類】
【出願番号】特願２００５−４３２９３（Ｐ２００５−４３２９３）
【出願日】平成１７年２月２１日（２００５．２．２１）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成１８年８月３１日（２００６．８．３１）
【国際特許分類】
【出願日】平成１７年２月２１日（２００５．２．２１）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
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