半導体集積回路及びそれを用いた電子機器
【課題】低速ディジタル回路において発生するノイズがアナログ回路に与える影響を小さくし、回路ブロック毎のレイアウト変更を容易にする。
【解決手段】半導体集積回路は、（ａ）第１及び第２のＶＣＯと、第１及び第２のＶＣＯによって生成される信号を分周する第１及び第２の分周回路と、２つの分周信号の内の一方を選択する選択回路と、選択された分周信号に基づいて制御電圧を生成する制御電圧生成回路とを含むアナログ回路ブロックと、（ｂ）変復調回路を含む第１のディジタル回路ブロックと、（ｃ）制御回路を含む第２のディジタル回路ブロックとを備え、アナログ回路ブロックが、基板の第１及び第２の辺に沿って配置され、第２のディジタル回路ブロックが、基板の第３及び第４の辺に沿って配置され、第１のディジタル回路ブロックが、アナログ回路ブロックと第２のディジタル回路ブロックとの間に配置されている。
【解決手段】半導体集積回路は、（ａ）第１及び第２のＶＣＯと、第１及び第２のＶＣＯによって生成される信号を分周する第１及び第２の分周回路と、２つの分周信号の内の一方を選択する選択回路と、選択された分周信号に基づいて制御電圧を生成する制御電圧生成回路とを含むアナログ回路ブロックと、（ｂ）変復調回路を含む第１のディジタル回路ブロックと、（ｃ）制御回路を含む第２のディジタル回路ブロックとを備え、アナログ回路ブロックが、基板の第１及び第２の辺に沿って配置され、第２のディジタル回路ブロックが、基板の第３及び第４の辺に沿って配置され、第１のディジタル回路ブロックが、アナログ回路ブロックと第２のディジタル回路ブロックとの間に配置されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波信号を生成する周波数シンセサイザと受信回路及び送信回路とを内蔵し、近距離無線通信を行う無線マウス等の無線通信機器において無線通信を行うために用いられる半導体集積回路等に関する。さらに、本発明は、そのような半導体集積回路を用いて無線通信を行う電子機器等に関する。
【背景技術】
【０００２】
近年において、数十メートルから数センチメートルの距離の無線通信を低消費電力で行う無線通信システムが開発され、無線マウス等の無線通信機器において活用されている。このような無線通信システムを構成するハードウェアとしては、高周波及び低周波のアナログ信号を扱うアナログ回路と、比較的高速なディジタル信号処理を行う高速ディジタル回路と、比較的低速な制御動作を行う低速ディジタル回路とによって構成される半導体集積回路を用いることが主流となっている。
【０００３】
アナログ回路においては、高周波信号を生成する受信用の周波数シンセサイザ及び送信用の周波数シンセサイザと、受信用の周波数シンセサイザによって生成された信号を用いて受信動作を行う受信回路と、送信用の周波数シンセサイザによって生成された信号を用いて送信動作を行う送信回路とが設けられる。
【０００４】
しかしながら、従来の半導体集積回路（ＩＣ）においては、次のような問題がある。アナログ回路とディジタル回路とが同一の半導体基板上に形成されるので、アナログ回路に対して非同期で動作する低速ディジタル回路において発生するノイズが、アナログ回路の性能に影響を与える。また、無線通信に使用される周波数の変更等によってアナログ回路や高速ディジタル回路の再設計が必要となる場合に、ＩＣ全体のレイアウトを設計し直す必要がある。一方、通信プロトコルの仕様追加等により、アナログ回路や高速ディジタル回路の変更は必要なくても低速ディジタル回路の変更が必要となる場合に、ＩＣ全体のレイアウトを設計し直す必要がある。ＩＣ全体のレイアウトの再設計を行う場合には、設計時間や、評価及び品質保証の検証時間が長くなり、市場の要求に合わせて製品化を行うことが困難になる。加えて、設計から出荷までの期間が長くなることにより、製品化工程における電力消費等が増加して、環境への負荷が大きくなる。
【０００５】
また、アナログ回路において、発振周波数の異なる２つの周波数シンセサイザが必要となるので、ＩＣのサイズが大きくなる。さらに、２つの周波数シンセサイザを搭載することにより、受信用の周波数シンセサイザと受信回路との間の配線長、又は、送信用の周波数シンセサイザと送信回路との間の配線長が長くなるので、寄生抵抗及び寄生容量による高周波信号のレベル低下や発振周波数のシフト等が生じ、その結果、消費電流の増加につながる。
【０００６】
関連する技術として、特許文献１には、種々の場所に配置しても差動信号の信号特性等を維持できるマクロセルが開示されている。このマクロセルは、差動信号を用いてデータ転送を行うインタフェース規格の回路を含むマクロセルであって、差動信号を構成する第１の信号用の第１のパッド及び差動信号を構成する第２の信号用の第２のパッドとに接続された送信回路を含み、送信回路が、第１のパッドに接続される信号ラインを駆動する第１の送信ドライバと、第２のパッドに接続される信号ラインを駆動する第２の送信ドライバと、第１のパッドに接続される第１のダンピング抵抗と、第２のパッドに接続される第２のダンピング抵抗とを含み、マクロセルの第１の辺から対向する第３の辺へと向かう方向を第１の方向とした場合に、第１及び第２のパッドが、第１の方向に沿った第１のラインを対称軸として線対称に配置され、第１及び第２のダンピング抵抗が、第１のラインを対称軸として線対称に配置され、送信回路の第１及び第２の送信ドライバが、第１及び第２のパッドの第１の方向側に配置されると共に第１の方向に沿った第１のラインを対称軸として線対称に配置されている。
【０００７】
特許文献１によれば、第１及び第２の送信ドライバと第１及び第２のパッドとの相対的な位置関係を定めることにより、マクロセルを種々の場所に配置しても差動信号の信号特性等を維持することができる。しかしながら、特許文献１は、アナログ回路と高速ディジタル回路と低速ディジタル回路とが共存する場合に、それらの適切なレイアウトを定めるものではない。
【０００８】
また、特許文献２には、分周器の分周比を可変とすることによって電圧制御発振器の出力信号を局部発振信号として用いる場合に、異なる発振周波数ごとに周波数シンセサイザ部のループゲイン特性が異なり、周波数シンセサイザ特性であるロックアップタイム特性やＣ／Ｎ特性に差が生じるという問題点を改善し、実装面積を削減し、低消費電力化を図ることができる周波数シンセサイザが開示されている。この周波数シンセサイザは、外部電圧に応じた周波数で発振する電圧制御発振器と、電圧制御発振器の出力信号を分周する第１の分周手段と、基準発振器と、基準発振器の出力信号を分周する第２の分周手段と、第１の分周手段より得られた信号と第２の分周手段より得られた信号とを位相比較して誤差信号を出力する位相比較手段と、位相比較手段の出力信号を積分して電圧制御発振器に外部電圧として与えるローパスフィルタとを備え、以下のように構成される。
【０００９】
即ち、電圧制御発振器と第１の分周手段とが、複数の周波数帯に対応してそれぞれ複数設けられ、位相比較手段とローパスフィルタとが、複数の周波数帯で共通とされる。そして、周波数シンセサイザは、周波数帯の選択に対応して複数の電圧制御発振器の何れかを選択する電圧制御発振器選択手段と、周波数帯の選択に対応して複数の第１の分周手段の何れかを選択する分周手段選択手段と、電圧制御発振器、第１の分周手段、位相比較器、ローパスフィルタによる周波数シンセサイザループのゲイン特性が一定になるように、周波数シンセサイザループのゲイン制御を、複数の電圧制御発振器の選択変更と複数の第１の分周手段の選択変更に同期して行う制御手段とを備えている。また、複数の第１の分周手段は、複数の周波数帯に応じた周波数特性を備え、かつ、周波数帯に応じて異なる電力を消費する。
【００１０】
さらに、特許文献３には、ロックアップタイムを短縮し、回路面積の増大を抑制したＰＬＬ周波数シンセサイザが開示されている。このＰＬＬ周波数シンセサイザは、制御電圧によって発振周波数が制御されて複数の出力信号を出力する複数の電圧制御発振器と、出力信号を選択して出力する第１のスイッチと、第１のスイッチによって選択された出力信号を分周する分周比が切換可能な分周器と、分周器によって分周された出力信号の位相と基準信号の位相との位相差を出力する位相比較器と、位相差の出力経路を切り換える第２のスイッチと、複数の電圧制御発振器に対応して設けられ、第２のスイッチによって出力経路が切り換えられた位相差を制御電圧に変換するそれぞれが時定数の切換が可能な複数のローパスフィルタと、複数の周波数の出力信号が常時出力されるように、第１のスイッチ、第２のスイッチ、及び、分周器の動作を順次切り換えると共に、電源投入後全ての周波数の出力信号が安定して出力されるようになった後に、複数のローパスフィルタのそれぞれの時定数を切り換えるコントロール回路とを有している。
【００１１】
特許文献２によれば、２種類の出力信号を得るために２つの電圧制御発振器及び２つの分周器を用いる場合においても、位相比較手段及びローパスフィルタを共用することができる。また、特許文献３によれば、２種類の出力信号を得るために２つのローパスフィルタ及び２つの電圧制御発振器を用いる場合においても、分周器及び位相比較器を共用することができる。しかしながら、特許文献２においては、電圧制御発振器選択手段と分周手段選択手段との両方が設けられており、特許文献３においては、第１のスイッチと第２のスイッチとの両方が設けられているので、回路面積が増加すると共に、回路間の配線長が長くなってしまう。また、特許文献２及び特許文献３においては、回路のレイアウトに関しては、特に開示されていない。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特許第４１３１２３４号公報（第１、４頁、図５）
【特許文献２】特許第３９１７５９２号公報（第４頁、図１）
【特許文献３】特許第４０９４０４５号公報（第４頁、図１）
【発明の概要】
【発明が解決しようとする課題】
【００１３】
そこで、上記の点に鑑み、本発明の幾つかの態様によれば、低速ディジタル回路において発生するノイズがアナログ回路に与える影響を小さくし、ＩＣの仕様変更に伴って回路を変更する場合においても回路ブロック毎のレイアウト変更を容易にし、受信用と送信用とに２つの電圧制御発振器を搭載しても回路面積の増加や回路間の配線長の増加を抑えることができる。
【課題を解決するための手段】
【００１４】
以上の課題を解決するため、本発明の第１の観点に係る半導体集積回路は、無線通信を行うために用いられる半導体集積回路であって、（ａ）制御電圧に従う周波数で発振動作を行うことによって局部発振信号を生成する第１の電圧制御発振器と、制御電圧及び変調信号に従う周波数で発振動作を行うことによって送信信号を生成する第２の電圧制御発振器と、第１の電圧制御発振器によって生成される局部発振信号を分周する第１の分周回路と、第２の電圧制御発振器によって生成される送信信号を分周する第２の分周回路と、第１の分周回路によって分周された分周信号と第２の分周回路によって分周された分周信号との内の一方を選択する選択回路と、選択回路によって選択された分周信号の位相及び／又は周波数と基準信号の位相及び／又は周波数とを比較して制御電圧を生成する制御電圧生成回路と、第１の電圧制御発振器によって生成される局部発振信号を用いて受信信号からベースバンド信号を生成する受信回路と、第２の電圧制御発振器によって生成される送信信号を増幅する送信回路とを含むアナログ回路ブロックと、（ｂ）受信回路によって生成されたベースバンド信号を復調することにより受信データを得る復調回路と、送信データに基づいて変調信号を生成する変調回路とを含む第１のディジタル回路ブロックと、（ｃ）少なくとも第１及び第２の分周回路を制御する制御回路を含む第２のディジタル回路ブロックとを具備し、アナログ回路ブロックが、互いに直交する半導体基板の第１の辺及び第２の辺に沿って配置され、第２のディジタル回路ブロックが、第１の辺及び第２の辺にそれぞれ対向する半導体基板の第３の辺及び第４の辺に沿って配置され、第１のディジタル回路ブロックが、アナログ回路ブロックと第２のディジタル回路ブロックとの間に配置されている。
【００１５】
また、本発明の第２の観点に係る半導体集積回路は、無線通信を行うために用いられる半導体集積回路であって、制御電圧に従う周波数で発振動作を行うことによって局部発振信号を生成する第１の電圧制御発振器と、制御電圧及び変調信号に従う周波数で発振動作を行うことによって送信信号を生成する第２の電圧制御発振器と、第１の電圧制御発振器によって生成される局部発振信号を分周する第１の分周回路と、第２の電圧制御発振器によって生成される送信信号を分周する第２の分周回路と、第１の分周回路によって分周された分周信号と第２の分周回路によって分周された分周信号との内の一方を選択する選択回路と、選択回路によって選択された分周信号の位相及び／又は周波数と基準信号の位相及び／又は周波数とを比較して制御電圧を生成する制御電圧生成回路と、第１の電圧制御発振器によって生成される局部発振信号を用いて受信信号からベースバンド信号を生成する受信回路と、第２の電圧制御発振器によって生成される送信信号を増幅する送信回路とを具備し、受信回路が、半導体基板の第１の辺に沿った第１の領域に形成され、送信回路が、第１の辺に直交する半導体基板の第２の辺に沿った第２の領域に形成され、第２の電圧制御発振器及び第２の分周回路が、第１の領域と第２の領域とに隣接する第３の領域に形成され、第１の電圧制御発振器及び第１の分周回路が、第１の領域と第３の領域とに隣接する第４の領域に形成されている。ここで、選択回路及び制御電圧生成回路が、第１の領域と第４の領域とに隣接する第５の領域に形成されていても良い。
【００１６】
さらに、本発明の第３の観点に係る半導体集積回路は、無線通信を行うために用いられる半導体集積回路であって、制御電圧に従う周波数で発振動作を行うことによって局部発振信号を生成する第１の電圧制御発振器と、制御電圧及び変調信号に従う周波数で発振動作を行うことによって送信信号を生成する第２の電圧制御発振器と、第１の電圧制御発振器によって生成される局部発振信号を分周する第１の分周回路と、第２の電圧制御発振器によって生成される送信信号を分周する第２の分周回路と、第１の分周回路によって分周された分周信号と第２の分周回路によって分周された分周信号との内の一方を選択する選択回路と、選択回路によって選択された分周信号の位相及び／又は周波数と基準信号の位相及び／又は周波数とを比較して制御電圧を生成する制御電圧生成回路と、第１の電圧制御発振器によって生成される局部発振信号を用いて受信信号からベースバンド信号を生成する受信回路と、第２の電圧制御発振器によって生成される送信信号を増幅する送信回路とを具備し、受信回路及び送信回路が、半導体基板の第１の辺に沿った第１の領域及び第２の領域にそれぞれ形成され、第２の電圧制御発振器及び第２の分周回路が、第１の辺の反対側において第２の領域に隣接する第３の領域に形成され、第１の電圧制御発振器及び第１の分周回路が、第１の辺の反対側において第１の領域に隣接する第４の領域に形成されている。ここで、選択回路及び制御電圧生成回路が、第３の領域と第４の領域との間に位置する第５の領域に形成されていても良い。
加えて、本発明に係る電子機器は、上記いずれかの半導体集積回路を含むことを特徴とする。
【発明の効果】
【００１７】
本発明の第１〜第３の観点によれば、１つの選択回路を用いて制御電圧生成回路を送受信で共用することにより、回路素子を削減して回路面積の増加や回路間の配線長の増加を抑えることができる。これにより、コストを削減することが可能である。
【００１８】
さらに、本発明の第１の観点によれば、アナログ回路ブロックと第２のディジタル回路ブロックとの間に第１のディジタル回路ブロックが配置されるので、アナログ回路ブロックと第２のディジタル回路ブロックとの間の間隔が広がり、第２のディジタル回路ブロックにおいて発生するノイズがアナログ回路ブロックの性能に与える影響を低減することができる。また、アナログ回路ブロック及び第１のディジタル回路ブロックのレイアウトと、第２のディジタル回路ブロックのレイアウトとを、互いに独立に変更することが容易であり、ＩＣの仕様変更に柔軟に対応することができる。例えば、無線通信プロトコルの仕様変更に対応して制御回路の規模が変更される場合にも、第２のディジタル回路ブロックのサイズを柔軟に変更することができる。
【００１９】
また、本発明の第２及び第３の観点によれば、受信回路と受信系の第１の電圧制御発振器及び第１の分周回路とを近接して配置し、送信回路と送信系の第２の電圧制御発振器及び第２の分周回路とを近接して配置することにより、高周波信号の配線を短くして、寄生抵抗及び寄生容量による高周波信号のレベル低下や電圧制御発振器における発振周波数のシフトを防止することができる。これにより、ＩＣの低消費電力化を実現することが可能である。
【図面の簡単な説明】
【００２０】
【図１】本発明の一実施形態に係る半導体集積回路の構成例を示すブロック図。
【図２】図１に示す周波数シンセサイザ及びその周辺回路の構成例を示すブロック図。
【図３】図２に示す送信系のＶＣＯの構成例を示す回路図。
【図４】本発明の一実施形態に係る半導体集積回路のレイアウトを示す平面図。
【図５】本発明の一実施形態におけるアナログ回路ブロックのレイアウト図。
【図６】本発明の一実施形態の変形例におけるアナログ回路ブロックのレイアウト図。
【発明を実施するための形態】
【００２１】
以下、本発明の実施形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照符号を付して、説明を省略する。
図１は、本発明の一実施形態に係る半導体集積回路の構成例を示すブロック図である。この半導体集積回路は、例えば、近距離無線通信を行う無線マウス等の無線通信機器を含む電子機器等において、無線通信を行うために用いられる。
【００２２】
図１に示す半導体集積回路は、高周波及び低周波のアナログ信号を扱うアナログ回路ブロック１と、ベースバンド帯域の信号に対して比較的高速なディジタル信号処理を行う第１のディジタル回路ブロック（「高速ディジタル回路ブロック」又は「高速ロジック回路ブロック」ともいう）４と、比較的低速な制御動作を行う第２のディジタル回路ブロック（「低速ディジタル回路ブロック」又は「低速ロジック回路ブロック」ともいう）５とによって構成される。
【００２３】
アナログ回路ブロック１は、受信回路１０と、送信回路２０と、周波数シンセサイザ３０とによって構成される。受信回路１０は、ローノイズアンプ（ＬＮＡ）１１と、ミキサー１２と、分周回路１３と、位相シフト回路１４と、ミキサー１５ａ及び１５ｂと、バンドパスフィルタ（ＢＰＦ）１６ａ及び１６ｂと、２値化回路１７ａ及び１７ｂとを含んでいる。また、送信回路２０は、ディジタル／アナログ変換器（ＤＡＣ）２１と、ローパスフィルタ（ＬＰＦ）２２と、パワーアンプ（ＰＡ）２２とを含んでいる。高速ディジタル回路ブロック４は、復調回路４１と、変調回路４２とを含んでいる。低速ディジタル回路ブロック５は、制御回路５０を含んでいる。
【００２４】
アンテナＡＮＴは、半導体集積回路の外付け部品として実現しても良いし、Ｗ−ＣＳＰ（Waferlevel Chip Size Package）技術等を利用してオンチップで形成しても良い。ローノイズアンプ１１は、外部から電波を受信したアンテナＡＮＴから供給される高周波の受信信号をローノイズで増幅する。ミキサー１２は、周波数シンセサイザ３０によって生成される局部発振信号ＲＸを、ローノイズアンプ１１によって増幅された受信信号に掛け合わせることにより、受信信号を中間周波数信号にダウンコンバートする。
【００２５】
分周回路１３は、周波数シンセサイザ３０によって生成される局部発振信号ＲＸを分周することにより、局部発振信号ｃｏｓω０ｔを生成する。さらに、位相シフト回路１４は、局部発振信号ｃｏｓω０ｔの位相を９０°だけ回転させることにより、局部発振信号ｓｉｎω０ｔを生成する。
【００２６】
ミキサー１５ａが、分周回路１３によって生成される局部発振信号ｃｏｓω０ｔを中間周波数信号に掛け合わせて、ＢＰＦ１６ａが、ミキサー１５ａから出力される信号にバンドパスフィルタ処理を施すことにより、複素ベースバンド信号の実数成分を表すＩ信号が生成される。
【００２７】
また、ミキサー１５ｂが、位相シフト回路１４によって生成される局部発振信号ｓｉｎω０ｔを中間周波数信号に掛け合わせて、ＢＰＦ１６ｂが、ミキサー１５ｂから出力される信号にバンドパスフィルタ処理を施すことにより、複素ベースバンド信号の虚数成分を表すＱ信号が生成される。
【００２８】
このようにして、受信信号がダウンコンバート及び直交検波され、複素ベースバンド信号（Ｉ信号及びＱ信号）が生成される。例えば、受信信号の周波数は２．４ＧＨｚ周辺であり、中間周波数信号の周波数は３００ＭＨｚ周辺であり、ベースバンド信号の周波数は１ＭＨｚ周辺である。２値化回路１７ａ及び１７ｂは、アナログのＩ信号及びＱ信号を２値化することにより、ディジタルのＩ信号及びＱ信号をそれぞれ生成する。
【００２９】
復調回路４１は、ディジタルのＩ信号及びＱ信号に対してディジタル復調処理を施すことにより、受信データを得る。例えば、送信側においてディジタル変調方式としてＦＳＫ（周波数シフトキーイング）が用いられている場合には、ディジタル復調回路４１は、ベースバンド信号に対してＦＳＫの復調処理を施す。
【００３０】
一方、変調回路４２は、送信データに基づいて、搬送波をディジタル変調するために用いられる変調信号を生成する。例えば、ディジタル変調方式としてＦＳＫが用いられる場合には、変調回路４２は、送信データに基づいて、搬送波を周波数変調するための変調信号を生成する。ＤＡＣ２１は、ディジタルの変調信号をアナログの変調信号に変換し、ＬＰＦ２２は、アナログの変調信号にローパスフィルタ処理を施す。
【００３１】
周波数シンセサイザ３０は、ＬＰＦ２２から供給される変調信号に基づいて、送信用の搬送周波数の信号（搬送波）を変調することにより、送信信号ＴＸを生成する。例えば、送信信号の周波数は、２．４ＧＨｚ周辺である。パワーアンプ２３が、周波数シンセサイザ３０によって生成される送信信号ＴＸを増幅してアンテナＡＮＴに供給することにより、アンテナＡＮＴから外部に電波が送信される。
【００３２】
図２は、図１に示す周波数シンセサイザ及びその周辺回路の構成例を示すブロック図である。図２に示すように、周波数シンセサイザ３０は、発振回路３１と、可変分周回路３２と、位相周波数比較回路３３と、チャージポンプ３４と、ループフィルタ３５と、電圧制御発振器（ＶＣＯ）３６ａ及び３６ｂと、プリスケーラ３７ａ及び３７ｂと、可変分周回路３８ａ及び３８ｂと、セレクタ（選択回路）３９とを含んでいる。
【００３３】
発振回路３１は、水晶振動子を用いて発振動作を行うことにより、所定の周波数を有する第１の基準信号を生成する。ただし、発振回路３１に接続される水晶振動子は、半導体集積回路の外部に設けられる。可変分周回路３２は、発振回路３１によって生成された第１の基準信号を、制御回路５０によって設定された分周比で分周することにより、第２の基準信号を生成する。あるいは、発振回路３１又は可変分周回路３２を省略して、半導体集積回路の外部から第１又は第２の基準信号を供給するようにしても良い。
【００３４】
位相周波数比較回路３３は、セレクタ３９によって選択された分周信号の位相及び周波数と第２の基準信号の位相及び周波数とを比較し、それらの差に応じた誤差信号を出力する。あるいは、位相周波数比較回路３３は、セレクタ３９によって選択された分周信号の位相と第２の基準信号の位相とを比較するようにしても良い。チャージポンプ３４は、位相周波数比較回路３３から出力される誤差信号に基づいて、ループフィルタ３５に電流を供給する。ループフィルタ３５は、ローパス特性を有しており、チャージポンプ３４から供給される電流を電圧に変換することにより、ＶＣＯ３６ａ及び３６ｂを制御するための制御電圧を生成する。
【００３５】
ＶＣＯ３６ａは、ループフィルタ３５から供給される制御電圧に従う周波数で発振動作を行うことにより、局部発振信号ＲＸを生成する。プリスケーラ３７ａは、ＶＣＯ３６ａによって生成される局部発振信号ＲＸを所定の分周比で分周することにより、可変分周回路３８ａが分周可能な周波数の信号を生成する。可変分周回路３８ａは、プリスケーラ３７ａによって分周された信号を、制御回路５０によって設定された分周比で分周することにより、例えば、５００ｋＨｚ程度の周波数を有する分周信号を生成する。ここで、プリスケーラ３７ａ及び可変分周回路３８ａは、第１の分周回路を構成している。
【００３６】
また、ＶＣＯ３６ｂは、ループフィルタ３５から供給される制御電圧及びＬＰＦ２２から供給される変調信号に従う周波数で発振動作を行うことにより、送信信号ＴＸを生成する。プリスケーラ３７ｂは、ＶＣＯ３６ｂによって生成される送信信号ＴＸを所定の分周比で分周することにより、可変分周回路３８ｂが分周可能な周波数の信号を生成する。可変分周回路３８ｂは、プリスケーラ３７ｂによって分周された信号を、制御回路５０によって設定された分周比で分周することにより、例えば、５００ｋＨｚ程度の周波数を有する分周信号を生成する。ここで、プリスケーラ３７ｂ及び可変分周回路３８ｂは、第２の分周回路を構成している。
【００３７】
セレクタ３９としては、制御回路５０の制御の下で、可変分周回路３８ａから出力される分周信号と可変分周回路３８ｂから出力される分周信号との内の一方を選択するスイッチ回路、又は、可変分周回路３８ａから出力される分周信号と可変分周回路３８ｂから出力される分周信号との論理和を求めるＯＲ（論理和）回路が用いられる。
【００３８】
制御回路５０は、受信系の回路の内で少なくとも可変分周回路３８ａの動作を制御する第１のイネーブル信号と、送信系の回路の内で少なくとも可変分周回路３８ｂの動作を制御する第２のイネーブル信号とを生成する。第１又は第２のイネーブル信号が非活性化されて、可変分周回路３８ａ又は３８ｂが動作していないときには、その出力がローレベルとなる。
【００３９】
セレクタ３９としてＯＲ回路を用いる場合には、制御回路５０が第１のイネーブル信号を活性化すると共に第２のイネーブル信号を非活性化することにより、可変分周回路３８ａから出力される分周信号が選択され、制御回路５０が第１のイネーブル信号を非活性化すると共に第２のイネーブル信号を活性化することにより、可変分周回路３８ｂから出力される分周信号が選択される。
【００４０】
このようにして、セレクタ３９は、受信モードにおいて、可変分周回路３８ａから出力される分周信号を選択し、送信モードにおいて、可変分周回路３８ｂから出力される分周信号を選択する。これにより、受信モードにおいては、ＶＣＯ３６ａ〜可変分周回路３８ａが、位相周波数比較回路３３〜ループフィルタ３５と共にＰＬＬ回路を構成し、送信モードにおいては、ＶＣＯ３６ｂ〜可変分周回路３８ｂが、位相周波数比較回路３３〜ループフィルタ３５と共にＰＬＬ回路を構成する。
【００４１】
ここで、位相周波数比較回路３３〜ループフィルタ３５は、セレクタ３９によって選択された分周信号の位相及び／又は周波数と第２の基準信号の位相及び／又は周波数とを比較して、ＶＣＯ３６ａ及び３６ｂの発振周波数を制御するための制御電圧を生成する制御電圧生成回路に相当する。本実施形態によれば、１つのセレクタ３９を用いて制御電圧生成回路を送受信で共用することにより、回路素子を削減して、回路面積の増加や回路間の配線長の増加を抑えることができる。
【００４２】
周波数シンセサイザ３０において、受信系の第１の分周回路における分周比をＮＲ：１に設定することにより、第１の分周回路が信号ＲＸを１／ＮＲに分周するので、受信モードにおいて、第２の基準信号の周波数をＮＲ倍に逓倍した信号ＲＸが得られる。また、送信系の第２の分周回路における分周比をＮＴ：１に設定することにより、第２の分周回路が信号ＴＸを１／ＮＴに分周するので、送信モードにおいて、第２の基準信号の周波数をＮＴ倍に逓倍した信号ＴＸが得られる。
【００４３】
制御回路５０は、受信モード及び送信モードにおいて、選択された無線通信チャンネルに従って可変分周回路３２、３８ａ及び３８ｂの分周比を設定することにより、信号ＲＸ及びＴＸの周波数をそれぞれ設定する。また、制御回路５０は、外部のホストコンピュータに接続され、半導体集積回路全体の制御を行う。
【００４４】
図３は、図２に示す送信系のＶＣＯの構成例を示す回路図である。送信系のＶＣＯ３６ｂは、電源電位ＶＤＤに接続されたソースを有するＰチャネルＭＯＳトランジスタＱＰ１及びＱＰ２と、トランジスタＱＰ１のドレインとトランジスタＱＰ２のドレインとの間に接続されたインダクタＬ１及びＬ２と、制御電圧入力端子とトランジスタＱＰ１及びＱＰ２のドレインとの間にそれぞれ接続されたバリキャップＶＣ１及びＶＣ２と、変調信号入力端子とトランジスタＱＰ１及びＱＰ２のドレインとの間にそれぞれ接続されたバリキャップＶＣ３及びＶＣ４と、トランジスタＱＰ１及びＱＰ２のドレインにそれぞれ接続されたドレインを有するＮチャネルＭＯＳトランジスタＱＮ１及びＱＮ２と、トランジスタＱＮ１及びＱＮ２のソースと電源電位ＶＳＳ（図３においてはグランド電位とする）との間に接続された定電流源ＣＳとを含んでいる。
【００４５】
トランジスタＱＰ１のドレインは、トランジスタＱＰ２のゲートに接続され、トランジスタＱＰ２のドレインは、出力端子及びトランジスタＱＰ１のゲートに接続されている。また、トランジスタＱＮ１のドレインは、トランジスタＱＮ２のゲートに接続され、トランジスタＱＮ２のドレインは、出力端子及びトランジスタＱＮ１のゲートに接続されている。ここで、インダクタＬ１及びＬ２と、バリキャップＶＣ１及びＶＣ２とは、発振周波数設定部を構成し、バリキャップＶＣ３及びＶＣ４は、変調周波数設定部を構成している。なお、インダクタＬ１及びＬ２は、１つのインダクタとして形成しても良い。
【００４６】
図３に示すＶＣＯ３６ｂは、制御電圧入力端子に印加される電圧が高いほど、高い周波数で発振し、制御電圧入力端子に印加される電圧が低いほど、低い周波数で発振する。また、ＶＣＯ３６ｂは、変調信号入力端子に供給される変調信号に従って、発振位相又は周波数を変化させる。なお、図３に示す例においては差動増幅型のＶＣＯが用いられているが、シングル型のＶＣＯを用いても良い。また、図１に示す受信系のＶＣＯ３６ａは、図３に示すＶＣＯ３６ｂからバリキャップＶＣ３及びＶＣ４を除いたものとして構成することができる。
【００４７】
次に、本発明の一実施形態に係る半導体集積回路のレイアウトについて説明する。
図４は、本発明の一実施形態に係る半導体集積回路のレイアウトを示す平面図である。図４に示すように、半導体集積回路が形成される半導体基板１００は、第１の辺１０１〜第４の辺１０４を有する正方形又は長方形の形状を有している。半導体基板１００の周辺部分には、ＩＣパッケージに形成された端子との間の配線（ボンディングワイヤー等）が接続されるパッド（外部接続端子）が形成されている。例えば、半導体基板１００の共用領域には、外部から電源電位ＶＤＤが供給される電源用パッドＰＶＤＤ、及び、外部からグランド電位ＶＳＳが供給されるグランド用パッドＰＶＳＳが形成されている。また、アナログ回路ブロック１には、アンテナが接続されるアンテナ用パッドＰＡＮＴ１及びＰＡＮＴ２が形成されている。
【００４８】
本実施形態においては、半導体集積回路に形成される複数の回路が、アナログ回路ブロック１と、高速ディジタル回路ブロック４と、低速ディジタル回路ブロック５との３つのブロックに分けられて配置される。アナログ回路ブロック１は、互いに直交する第１の辺１０１及び第２の辺１０２に沿って配置される。低速ディジタル回路ブロック５は、第１の辺１０１及び第２の辺１０２にそれぞれ対向する第３の辺１０３及び第４の辺１０４に沿って配置される。高速ディジタル回路ブロック４は、アナログ回路ブロック１と低速ディジタル回路ブロック５との間に配置される。
【００４９】
このように、アナログ回路ブロック１と低速ディジタル回路ブロック５との間に高速ディジタル回路ブロック４を配置することにより、アナログ回路ブロック１と低速ディジタル回路ブロック５との間の間隔を広げることができるので、アナログ回路ブロック１に対して非同期で動作する低速ディジタル回路ブロック５において発生するノイズがアナログ回路ブロック１の性能に与える影響を低減することができる。
【００５０】
さらに、アナログ回路ブロック１と高速ディジタル回路ブロック４とは、インテレクチュアル・プロパティ化されたマクロセル（ＩＰ：intellectual property）を構成している。ここで、ＩＰとは、所定の機能を実現するための一群の回路をいう。本実施形態においては、アナログ回路ブロック１と高速ディジタル回路ブロック４とによって無線通信機能が実現されるので、それらのブロックによって構成されるＩＰを「無線通信ＩＰ」と呼ぶ。
【００５１】
これにより、搬送周波数の変更等によって無線通信ＩＰの再設計が必要となる場合でも、無線通信ＩＰのレイアウトのみを変更し、低速ディジタル回路ブロック５のレイアウトを変更しないでそのまま用いることができる。一方、無線通信プロトコルの仕様変更等により、無線通信ＩＰの変更は必要なくても低速ディジタル回路ブロック５の変更が必要となる場合には、低速ディジタル回路ブロック５のみを変更し、無線通信ＩＰのレイアウトを変更しないでそのまま用いることができる。
【００５２】
図５は、本発明の一実施形態に係る半導体集積回路のアナログ回路ブロックのレイアウトを示す平面図である。図５に示すように、半導体集積回路が形成される半導体基板１００は、第１の辺１０１及び第２の辺１０２を含む４辺を有する正方形又は長方形の形状を有している。半導体基板１００の周辺部分には、アンテナが接続されるアンテナ用パッドＰＡＮＴ１及びＰＡＮＴ２が形成されている。
【００５３】
周波数シンセサイザ３０（図２参照）において、受信系のＶＣＯ３６ａのインダクタ及びバリキャップ（ＶＣ）と、プリスケーラ（ＰＳ）３７ａと、可変分周回路（ＤＩＶ）３８ａとが、第１の高周波ブロック１１０を構成し、送信系のＶＣＯ３６ｂのインダクタ及びバリキャップ（ＶＣ）と、プリスケーラ（ＰＳ）３７ｂと、可変分周回路（ＤＩＶ）３８ｂとが、第２の高周波ブロック１２０を構成し、送受信において用いられるセレクタ（Ｓ）３９と、位相周波数比較回路（ＰＦＤ）３３と、チャージポンプ（ＣＰ）３４と、ループフィルタ（ＬＦ）とが、低周波ブロック１３０を構成する。
【００５４】
本実施形態に係る半導体集積回路のレイアウトにおいては、受信回路１０が、半導体基板１００の第１の辺１０１に沿った第１の領域に形成され、送信回路２０が、第１の辺１０１に直交する第２の辺１０２に沿った第２の領域に形成されている。また、第２の高周波ブロック１２０が、第１の領域と第２の領域とに隣接する第３の領域に形成され、第１の高周波ブロック１１０が、第１の領域と第３の領域とに隣接する第４の領域に形成されている。さらに、低周波ブロック１３０が、第１の領域と第４の領域とに隣接する第５の領域に形成されている。
【００５５】
本実施形態によれば、受信回路１０と受信系の第１の高周波ブロック１１０とを近接して配置し、送信回路２０と送信系の第２の高周波ブロック１２０とを近接して配置することにより、高周波信号の配線を短くして、寄生抵抗及び寄生容量による高周波信号のレベル低下やＶＣＯにおける発振周波数のシフトを防止することができる。
【００５６】
また、可変分周回路３８ａ及び３８ｂによって分周された分周信号は、ＶＣＯ３６ａ及び３６ｂによって生成される信号ＲＸ及びＴＸよりも低い周波数を有しているので、分周信号をセレクタ３９に供給する配線が多少長くなったとしても、他の回路への影響を小さくすることができる。
【００５７】
さらに、受信回路１０、送信回路２０、第１の高周波ブロック１１０、第２の高周波ブロック１２０、及び、低周波ブロック１３０毎にレイアウトを決定し、それらのブロックのレイアウトを組み合わせて全体の配置を決定することにより、ＩＣの仕様変更時にもレイアウトを大幅に変更することなく設計変更を行うことができ、その性能も安定している。
【００５８】
図６は、本発明の一実施形態の変形例に係る半導体集積回路のアナログ回路ブロックのレイアウトを示す平面図である。図６に示すように、半導体集積回路が形成される半導体基板１００は、第１の辺１０１及び第２の辺１０２を含む４辺を有する正方形又は長方形の形状を有している。半導体基板１００の周辺部分には、アンテナが接続されるアンテナ用パッドＰＡＮＴ１及びＰＡＮＴ２が形成されている。
【００５９】
周波数シンセサイザ３０（図２参照）において、受信系のＶＣＯ３６ａのインダクタ及びバリキャップ（ＶＣ）と、プリスケーラ（ＰＳ）３７ａと、可変分周回路（ＤＩＶ）３８ａとが、第１の高周波ブロック１１０を構成し、送信系のＶＣＯ３６ｂのインダクタ及びバリキャップ（ＶＣ）と、プリスケーラ（ＰＳ）３７ｂと、可変分周回路（ＤＩＶ）３８ｂとが、第２の高周波ブロック１２０を構成し、送受信において用いられるセレクタ（Ｓ）３９と、位相周波数比較回路（ＰＦＤ）３３と、チャージポンプ（ＣＰ）３４と、ループフィルタ（ＬＦ）とが、低周波ブロック１３０を構成する。
【００６０】
本実施形態の変形例に係る半導体集積回路のレイアウトにおいては、受信回路１０及び送信回路２０が、半導体基板１００の第１の辺１０１に沿った第１の領域及び第２の領域にそれぞれ形成されている。また、第２の高周波ブロック１２０が、第１の辺１０１の反対側において第２の領域に隣接する第３の領域に形成され、第１の高周波ブロック１１０が、第１の辺１０１の反対側において第１の領域に隣接する第４の領域に形成されている。さらに、低周波ブロック１３０が、第３の領域と第４の領域との間に位置する第５の領域に形成されている。図６に示すレイアウトによっても、図５に示すレイアウトと同様の効果を奏することができる。
【符号の説明】
【００６１】
１ アナログ回路ブロック、 ４ 高速ディジタル回路ブロック、 ５ 低速ディジタル回路ブロック、 １０ 受信回路、 １１ ローノイズアンプ（ＬＮＡ）、 １２、１５ａ、１５ｂ ミキサー、 １３ 分周回路、 １４ 位相シフト回路、 １６ａ、１６ｂ バンドパスフィルタ（ＢＰＦ）、 １７ａ、１７ｂ ２値化回路、 ２０ 送信回路、 ２１ ディジタル／アナログ変換器（ＤＡＣ）、 ２２ ローパスフィルタ（ＬＰＦ）、 ２３ パワーアンプ（ＰＡ）、 ３０ 周波数シンセサイザ、 ３１ 発振回路、 ３２ 可変分周回路、 ３３ 位相周波数比較回路、 ３４ チャージポンプ、 ３５ ループフィルタ、 ３６ａ、３６ｂ 電圧制御発振器（ＶＣＯ）、 ３７ａ、３７ｂ プリスケーラ、 ３８ａ、３８ｂ 可変分周回路、 ３９ セレクタ、 ４１ 復調回路、 ４２ 変調回路、 ５０ 制御回路、 １００ 半導体基板、 １０１ 第１の辺、 １０２ 第２の辺、 １０３ 第３の辺、 １０４ 第４の辺、 １１０ 第１の高周波ブロック、 １２０ 第２の高周波ブロック、 １３０ 低周波ブロック、 ＱＰ１、ＱＰ２ ＰチャネルＭＯＳトランジスタ、 ＱＮ１、ＱＮ２ ＮチャネルＭＯＳトランジスタ、 Ｌ１、Ｌ２ インダクタ、 ＶＣ１〜ＶＣ４ バリキャップ、 ＣＳ 定電流源、 ＰＶＤＤ 電源用パッド、 ＰＶＳＳ グランド用パッド、 ＰＡＮＴ１、ＰＡＮＴ２ アンテナ用パッド
【技術分野】
【０００１】
本発明は、高周波信号を生成する周波数シンセサイザと受信回路及び送信回路とを内蔵し、近距離無線通信を行う無線マウス等の無線通信機器において無線通信を行うために用いられる半導体集積回路等に関する。さらに、本発明は、そのような半導体集積回路を用いて無線通信を行う電子機器等に関する。
【背景技術】
【０００２】
近年において、数十メートルから数センチメートルの距離の無線通信を低消費電力で行う無線通信システムが開発され、無線マウス等の無線通信機器において活用されている。このような無線通信システムを構成するハードウェアとしては、高周波及び低周波のアナログ信号を扱うアナログ回路と、比較的高速なディジタル信号処理を行う高速ディジタル回路と、比較的低速な制御動作を行う低速ディジタル回路とによって構成される半導体集積回路を用いることが主流となっている。
【０００３】
アナログ回路においては、高周波信号を生成する受信用の周波数シンセサイザ及び送信用の周波数シンセサイザと、受信用の周波数シンセサイザによって生成された信号を用いて受信動作を行う受信回路と、送信用の周波数シンセサイザによって生成された信号を用いて送信動作を行う送信回路とが設けられる。
【０００４】
しかしながら、従来の半導体集積回路（ＩＣ）においては、次のような問題がある。アナログ回路とディジタル回路とが同一の半導体基板上に形成されるので、アナログ回路に対して非同期で動作する低速ディジタル回路において発生するノイズが、アナログ回路の性能に影響を与える。また、無線通信に使用される周波数の変更等によってアナログ回路や高速ディジタル回路の再設計が必要となる場合に、ＩＣ全体のレイアウトを設計し直す必要がある。一方、通信プロトコルの仕様追加等により、アナログ回路や高速ディジタル回路の変更は必要なくても低速ディジタル回路の変更が必要となる場合に、ＩＣ全体のレイアウトを設計し直す必要がある。ＩＣ全体のレイアウトの再設計を行う場合には、設計時間や、評価及び品質保証の検証時間が長くなり、市場の要求に合わせて製品化を行うことが困難になる。加えて、設計から出荷までの期間が長くなることにより、製品化工程における電力消費等が増加して、環境への負荷が大きくなる。
【０００５】
また、アナログ回路において、発振周波数の異なる２つの周波数シンセサイザが必要となるので、ＩＣのサイズが大きくなる。さらに、２つの周波数シンセサイザを搭載することにより、受信用の周波数シンセサイザと受信回路との間の配線長、又は、送信用の周波数シンセサイザと送信回路との間の配線長が長くなるので、寄生抵抗及び寄生容量による高周波信号のレベル低下や発振周波数のシフト等が生じ、その結果、消費電流の増加につながる。
【０００６】
関連する技術として、特許文献１には、種々の場所に配置しても差動信号の信号特性等を維持できるマクロセルが開示されている。このマクロセルは、差動信号を用いてデータ転送を行うインタフェース規格の回路を含むマクロセルであって、差動信号を構成する第１の信号用の第１のパッド及び差動信号を構成する第２の信号用の第２のパッドとに接続された送信回路を含み、送信回路が、第１のパッドに接続される信号ラインを駆動する第１の送信ドライバと、第２のパッドに接続される信号ラインを駆動する第２の送信ドライバと、第１のパッドに接続される第１のダンピング抵抗と、第２のパッドに接続される第２のダンピング抵抗とを含み、マクロセルの第１の辺から対向する第３の辺へと向かう方向を第１の方向とした場合に、第１及び第２のパッドが、第１の方向に沿った第１のラインを対称軸として線対称に配置され、第１及び第２のダンピング抵抗が、第１のラインを対称軸として線対称に配置され、送信回路の第１及び第２の送信ドライバが、第１及び第２のパッドの第１の方向側に配置されると共に第１の方向に沿った第１のラインを対称軸として線対称に配置されている。
【０００７】
特許文献１によれば、第１及び第２の送信ドライバと第１及び第２のパッドとの相対的な位置関係を定めることにより、マクロセルを種々の場所に配置しても差動信号の信号特性等を維持することができる。しかしながら、特許文献１は、アナログ回路と高速ディジタル回路と低速ディジタル回路とが共存する場合に、それらの適切なレイアウトを定めるものではない。
【０００８】
また、特許文献２には、分周器の分周比を可変とすることによって電圧制御発振器の出力信号を局部発振信号として用いる場合に、異なる発振周波数ごとに周波数シンセサイザ部のループゲイン特性が異なり、周波数シンセサイザ特性であるロックアップタイム特性やＣ／Ｎ特性に差が生じるという問題点を改善し、実装面積を削減し、低消費電力化を図ることができる周波数シンセサイザが開示されている。この周波数シンセサイザは、外部電圧に応じた周波数で発振する電圧制御発振器と、電圧制御発振器の出力信号を分周する第１の分周手段と、基準発振器と、基準発振器の出力信号を分周する第２の分周手段と、第１の分周手段より得られた信号と第２の分周手段より得られた信号とを位相比較して誤差信号を出力する位相比較手段と、位相比較手段の出力信号を積分して電圧制御発振器に外部電圧として与えるローパスフィルタとを備え、以下のように構成される。
【０００９】
即ち、電圧制御発振器と第１の分周手段とが、複数の周波数帯に対応してそれぞれ複数設けられ、位相比較手段とローパスフィルタとが、複数の周波数帯で共通とされる。そして、周波数シンセサイザは、周波数帯の選択に対応して複数の電圧制御発振器の何れかを選択する電圧制御発振器選択手段と、周波数帯の選択に対応して複数の第１の分周手段の何れかを選択する分周手段選択手段と、電圧制御発振器、第１の分周手段、位相比較器、ローパスフィルタによる周波数シンセサイザループのゲイン特性が一定になるように、周波数シンセサイザループのゲイン制御を、複数の電圧制御発振器の選択変更と複数の第１の分周手段の選択変更に同期して行う制御手段とを備えている。また、複数の第１の分周手段は、複数の周波数帯に応じた周波数特性を備え、かつ、周波数帯に応じて異なる電力を消費する。
【００１０】
さらに、特許文献３には、ロックアップタイムを短縮し、回路面積の増大を抑制したＰＬＬ周波数シンセサイザが開示されている。このＰＬＬ周波数シンセサイザは、制御電圧によって発振周波数が制御されて複数の出力信号を出力する複数の電圧制御発振器と、出力信号を選択して出力する第１のスイッチと、第１のスイッチによって選択された出力信号を分周する分周比が切換可能な分周器と、分周器によって分周された出力信号の位相と基準信号の位相との位相差を出力する位相比較器と、位相差の出力経路を切り換える第２のスイッチと、複数の電圧制御発振器に対応して設けられ、第２のスイッチによって出力経路が切り換えられた位相差を制御電圧に変換するそれぞれが時定数の切換が可能な複数のローパスフィルタと、複数の周波数の出力信号が常時出力されるように、第１のスイッチ、第２のスイッチ、及び、分周器の動作を順次切り換えると共に、電源投入後全ての周波数の出力信号が安定して出力されるようになった後に、複数のローパスフィルタのそれぞれの時定数を切り換えるコントロール回路とを有している。
【００１１】
特許文献２によれば、２種類の出力信号を得るために２つの電圧制御発振器及び２つの分周器を用いる場合においても、位相比較手段及びローパスフィルタを共用することができる。また、特許文献３によれば、２種類の出力信号を得るために２つのローパスフィルタ及び２つの電圧制御発振器を用いる場合においても、分周器及び位相比較器を共用することができる。しかしながら、特許文献２においては、電圧制御発振器選択手段と分周手段選択手段との両方が設けられており、特許文献３においては、第１のスイッチと第２のスイッチとの両方が設けられているので、回路面積が増加すると共に、回路間の配線長が長くなってしまう。また、特許文献２及び特許文献３においては、回路のレイアウトに関しては、特に開示されていない。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特許第４１３１２３４号公報（第１、４頁、図５）
【特許文献２】特許第３９１７５９２号公報（第４頁、図１）
【特許文献３】特許第４０９４０４５号公報（第４頁、図１）
【発明の概要】
【発明が解決しようとする課題】
【００１３】
そこで、上記の点に鑑み、本発明の幾つかの態様によれば、低速ディジタル回路において発生するノイズがアナログ回路に与える影響を小さくし、ＩＣの仕様変更に伴って回路を変更する場合においても回路ブロック毎のレイアウト変更を容易にし、受信用と送信用とに２つの電圧制御発振器を搭載しても回路面積の増加や回路間の配線長の増加を抑えることができる。
【課題を解決するための手段】
【００１４】
以上の課題を解決するため、本発明の第１の観点に係る半導体集積回路は、無線通信を行うために用いられる半導体集積回路であって、（ａ）制御電圧に従う周波数で発振動作を行うことによって局部発振信号を生成する第１の電圧制御発振器と、制御電圧及び変調信号に従う周波数で発振動作を行うことによって送信信号を生成する第２の電圧制御発振器と、第１の電圧制御発振器によって生成される局部発振信号を分周する第１の分周回路と、第２の電圧制御発振器によって生成される送信信号を分周する第２の分周回路と、第１の分周回路によって分周された分周信号と第２の分周回路によって分周された分周信号との内の一方を選択する選択回路と、選択回路によって選択された分周信号の位相及び／又は周波数と基準信号の位相及び／又は周波数とを比較して制御電圧を生成する制御電圧生成回路と、第１の電圧制御発振器によって生成される局部発振信号を用いて受信信号からベースバンド信号を生成する受信回路と、第２の電圧制御発振器によって生成される送信信号を増幅する送信回路とを含むアナログ回路ブロックと、（ｂ）受信回路によって生成されたベースバンド信号を復調することにより受信データを得る復調回路と、送信データに基づいて変調信号を生成する変調回路とを含む第１のディジタル回路ブロックと、（ｃ）少なくとも第１及び第２の分周回路を制御する制御回路を含む第２のディジタル回路ブロックとを具備し、アナログ回路ブロックが、互いに直交する半導体基板の第１の辺及び第２の辺に沿って配置され、第２のディジタル回路ブロックが、第１の辺及び第２の辺にそれぞれ対向する半導体基板の第３の辺及び第４の辺に沿って配置され、第１のディジタル回路ブロックが、アナログ回路ブロックと第２のディジタル回路ブロックとの間に配置されている。
【００１５】
また、本発明の第２の観点に係る半導体集積回路は、無線通信を行うために用いられる半導体集積回路であって、制御電圧に従う周波数で発振動作を行うことによって局部発振信号を生成する第１の電圧制御発振器と、制御電圧及び変調信号に従う周波数で発振動作を行うことによって送信信号を生成する第２の電圧制御発振器と、第１の電圧制御発振器によって生成される局部発振信号を分周する第１の分周回路と、第２の電圧制御発振器によって生成される送信信号を分周する第２の分周回路と、第１の分周回路によって分周された分周信号と第２の分周回路によって分周された分周信号との内の一方を選択する選択回路と、選択回路によって選択された分周信号の位相及び／又は周波数と基準信号の位相及び／又は周波数とを比較して制御電圧を生成する制御電圧生成回路と、第１の電圧制御発振器によって生成される局部発振信号を用いて受信信号からベースバンド信号を生成する受信回路と、第２の電圧制御発振器によって生成される送信信号を増幅する送信回路とを具備し、受信回路が、半導体基板の第１の辺に沿った第１の領域に形成され、送信回路が、第１の辺に直交する半導体基板の第２の辺に沿った第２の領域に形成され、第２の電圧制御発振器及び第２の分周回路が、第１の領域と第２の領域とに隣接する第３の領域に形成され、第１の電圧制御発振器及び第１の分周回路が、第１の領域と第３の領域とに隣接する第４の領域に形成されている。ここで、選択回路及び制御電圧生成回路が、第１の領域と第４の領域とに隣接する第５の領域に形成されていても良い。
【００１６】
さらに、本発明の第３の観点に係る半導体集積回路は、無線通信を行うために用いられる半導体集積回路であって、制御電圧に従う周波数で発振動作を行うことによって局部発振信号を生成する第１の電圧制御発振器と、制御電圧及び変調信号に従う周波数で発振動作を行うことによって送信信号を生成する第２の電圧制御発振器と、第１の電圧制御発振器によって生成される局部発振信号を分周する第１の分周回路と、第２の電圧制御発振器によって生成される送信信号を分周する第２の分周回路と、第１の分周回路によって分周された分周信号と第２の分周回路によって分周された分周信号との内の一方を選択する選択回路と、選択回路によって選択された分周信号の位相及び／又は周波数と基準信号の位相及び／又は周波数とを比較して制御電圧を生成する制御電圧生成回路と、第１の電圧制御発振器によって生成される局部発振信号を用いて受信信号からベースバンド信号を生成する受信回路と、第２の電圧制御発振器によって生成される送信信号を増幅する送信回路とを具備し、受信回路及び送信回路が、半導体基板の第１の辺に沿った第１の領域及び第２の領域にそれぞれ形成され、第２の電圧制御発振器及び第２の分周回路が、第１の辺の反対側において第２の領域に隣接する第３の領域に形成され、第１の電圧制御発振器及び第１の分周回路が、第１の辺の反対側において第１の領域に隣接する第４の領域に形成されている。ここで、選択回路及び制御電圧生成回路が、第３の領域と第４の領域との間に位置する第５の領域に形成されていても良い。
加えて、本発明に係る電子機器は、上記いずれかの半導体集積回路を含むことを特徴とする。
【発明の効果】
【００１７】
本発明の第１〜第３の観点によれば、１つの選択回路を用いて制御電圧生成回路を送受信で共用することにより、回路素子を削減して回路面積の増加や回路間の配線長の増加を抑えることができる。これにより、コストを削減することが可能である。
【００１８】
さらに、本発明の第１の観点によれば、アナログ回路ブロックと第２のディジタル回路ブロックとの間に第１のディジタル回路ブロックが配置されるので、アナログ回路ブロックと第２のディジタル回路ブロックとの間の間隔が広がり、第２のディジタル回路ブロックにおいて発生するノイズがアナログ回路ブロックの性能に与える影響を低減することができる。また、アナログ回路ブロック及び第１のディジタル回路ブロックのレイアウトと、第２のディジタル回路ブロックのレイアウトとを、互いに独立に変更することが容易であり、ＩＣの仕様変更に柔軟に対応することができる。例えば、無線通信プロトコルの仕様変更に対応して制御回路の規模が変更される場合にも、第２のディジタル回路ブロックのサイズを柔軟に変更することができる。
【００１９】
また、本発明の第２及び第３の観点によれば、受信回路と受信系の第１の電圧制御発振器及び第１の分周回路とを近接して配置し、送信回路と送信系の第２の電圧制御発振器及び第２の分周回路とを近接して配置することにより、高周波信号の配線を短くして、寄生抵抗及び寄生容量による高周波信号のレベル低下や電圧制御発振器における発振周波数のシフトを防止することができる。これにより、ＩＣの低消費電力化を実現することが可能である。
【図面の簡単な説明】
【００２０】
【図１】本発明の一実施形態に係る半導体集積回路の構成例を示すブロック図。
【図２】図１に示す周波数シンセサイザ及びその周辺回路の構成例を示すブロック図。
【図３】図２に示す送信系のＶＣＯの構成例を示す回路図。
【図４】本発明の一実施形態に係る半導体集積回路のレイアウトを示す平面図。
【図５】本発明の一実施形態におけるアナログ回路ブロックのレイアウト図。
【図６】本発明の一実施形態の変形例におけるアナログ回路ブロックのレイアウト図。
【発明を実施するための形態】
【００２１】
以下、本発明の実施形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照符号を付して、説明を省略する。
図１は、本発明の一実施形態に係る半導体集積回路の構成例を示すブロック図である。この半導体集積回路は、例えば、近距離無線通信を行う無線マウス等の無線通信機器を含む電子機器等において、無線通信を行うために用いられる。
【００２２】
図１に示す半導体集積回路は、高周波及び低周波のアナログ信号を扱うアナログ回路ブロック１と、ベースバンド帯域の信号に対して比較的高速なディジタル信号処理を行う第１のディジタル回路ブロック（「高速ディジタル回路ブロック」又は「高速ロジック回路ブロック」ともいう）４と、比較的低速な制御動作を行う第２のディジタル回路ブロック（「低速ディジタル回路ブロック」又は「低速ロジック回路ブロック」ともいう）５とによって構成される。
【００２３】
アナログ回路ブロック１は、受信回路１０と、送信回路２０と、周波数シンセサイザ３０とによって構成される。受信回路１０は、ローノイズアンプ（ＬＮＡ）１１と、ミキサー１２と、分周回路１３と、位相シフト回路１４と、ミキサー１５ａ及び１５ｂと、バンドパスフィルタ（ＢＰＦ）１６ａ及び１６ｂと、２値化回路１７ａ及び１７ｂとを含んでいる。また、送信回路２０は、ディジタル／アナログ変換器（ＤＡＣ）２１と、ローパスフィルタ（ＬＰＦ）２２と、パワーアンプ（ＰＡ）２２とを含んでいる。高速ディジタル回路ブロック４は、復調回路４１と、変調回路４２とを含んでいる。低速ディジタル回路ブロック５は、制御回路５０を含んでいる。
【００２４】
アンテナＡＮＴは、半導体集積回路の外付け部品として実現しても良いし、Ｗ−ＣＳＰ（Waferlevel Chip Size Package）技術等を利用してオンチップで形成しても良い。ローノイズアンプ１１は、外部から電波を受信したアンテナＡＮＴから供給される高周波の受信信号をローノイズで増幅する。ミキサー１２は、周波数シンセサイザ３０によって生成される局部発振信号ＲＸを、ローノイズアンプ１１によって増幅された受信信号に掛け合わせることにより、受信信号を中間周波数信号にダウンコンバートする。
【００２５】
分周回路１３は、周波数シンセサイザ３０によって生成される局部発振信号ＲＸを分周することにより、局部発振信号ｃｏｓω０ｔを生成する。さらに、位相シフト回路１４は、局部発振信号ｃｏｓω０ｔの位相を９０°だけ回転させることにより、局部発振信号ｓｉｎω０ｔを生成する。
【００２６】
ミキサー１５ａが、分周回路１３によって生成される局部発振信号ｃｏｓω０ｔを中間周波数信号に掛け合わせて、ＢＰＦ１６ａが、ミキサー１５ａから出力される信号にバンドパスフィルタ処理を施すことにより、複素ベースバンド信号の実数成分を表すＩ信号が生成される。
【００２７】
また、ミキサー１５ｂが、位相シフト回路１４によって生成される局部発振信号ｓｉｎω０ｔを中間周波数信号に掛け合わせて、ＢＰＦ１６ｂが、ミキサー１５ｂから出力される信号にバンドパスフィルタ処理を施すことにより、複素ベースバンド信号の虚数成分を表すＱ信号が生成される。
【００２８】
このようにして、受信信号がダウンコンバート及び直交検波され、複素ベースバンド信号（Ｉ信号及びＱ信号）が生成される。例えば、受信信号の周波数は２．４ＧＨｚ周辺であり、中間周波数信号の周波数は３００ＭＨｚ周辺であり、ベースバンド信号の周波数は１ＭＨｚ周辺である。２値化回路１７ａ及び１７ｂは、アナログのＩ信号及びＱ信号を２値化することにより、ディジタルのＩ信号及びＱ信号をそれぞれ生成する。
【００２９】
復調回路４１は、ディジタルのＩ信号及びＱ信号に対してディジタル復調処理を施すことにより、受信データを得る。例えば、送信側においてディジタル変調方式としてＦＳＫ（周波数シフトキーイング）が用いられている場合には、ディジタル復調回路４１は、ベースバンド信号に対してＦＳＫの復調処理を施す。
【００３０】
一方、変調回路４２は、送信データに基づいて、搬送波をディジタル変調するために用いられる変調信号を生成する。例えば、ディジタル変調方式としてＦＳＫが用いられる場合には、変調回路４２は、送信データに基づいて、搬送波を周波数変調するための変調信号を生成する。ＤＡＣ２１は、ディジタルの変調信号をアナログの変調信号に変換し、ＬＰＦ２２は、アナログの変調信号にローパスフィルタ処理を施す。
【００３１】
周波数シンセサイザ３０は、ＬＰＦ２２から供給される変調信号に基づいて、送信用の搬送周波数の信号（搬送波）を変調することにより、送信信号ＴＸを生成する。例えば、送信信号の周波数は、２．４ＧＨｚ周辺である。パワーアンプ２３が、周波数シンセサイザ３０によって生成される送信信号ＴＸを増幅してアンテナＡＮＴに供給することにより、アンテナＡＮＴから外部に電波が送信される。
【００３２】
図２は、図１に示す周波数シンセサイザ及びその周辺回路の構成例を示すブロック図である。図２に示すように、周波数シンセサイザ３０は、発振回路３１と、可変分周回路３２と、位相周波数比較回路３３と、チャージポンプ３４と、ループフィルタ３５と、電圧制御発振器（ＶＣＯ）３６ａ及び３６ｂと、プリスケーラ３７ａ及び３７ｂと、可変分周回路３８ａ及び３８ｂと、セレクタ（選択回路）３９とを含んでいる。
【００３３】
発振回路３１は、水晶振動子を用いて発振動作を行うことにより、所定の周波数を有する第１の基準信号を生成する。ただし、発振回路３１に接続される水晶振動子は、半導体集積回路の外部に設けられる。可変分周回路３２は、発振回路３１によって生成された第１の基準信号を、制御回路５０によって設定された分周比で分周することにより、第２の基準信号を生成する。あるいは、発振回路３１又は可変分周回路３２を省略して、半導体集積回路の外部から第１又は第２の基準信号を供給するようにしても良い。
【００３４】
位相周波数比較回路３３は、セレクタ３９によって選択された分周信号の位相及び周波数と第２の基準信号の位相及び周波数とを比較し、それらの差に応じた誤差信号を出力する。あるいは、位相周波数比較回路３３は、セレクタ３９によって選択された分周信号の位相と第２の基準信号の位相とを比較するようにしても良い。チャージポンプ３４は、位相周波数比較回路３３から出力される誤差信号に基づいて、ループフィルタ３５に電流を供給する。ループフィルタ３５は、ローパス特性を有しており、チャージポンプ３４から供給される電流を電圧に変換することにより、ＶＣＯ３６ａ及び３６ｂを制御するための制御電圧を生成する。
【００３５】
ＶＣＯ３６ａは、ループフィルタ３５から供給される制御電圧に従う周波数で発振動作を行うことにより、局部発振信号ＲＸを生成する。プリスケーラ３７ａは、ＶＣＯ３６ａによって生成される局部発振信号ＲＸを所定の分周比で分周することにより、可変分周回路３８ａが分周可能な周波数の信号を生成する。可変分周回路３８ａは、プリスケーラ３７ａによって分周された信号を、制御回路５０によって設定された分周比で分周することにより、例えば、５００ｋＨｚ程度の周波数を有する分周信号を生成する。ここで、プリスケーラ３７ａ及び可変分周回路３８ａは、第１の分周回路を構成している。
【００３６】
また、ＶＣＯ３６ｂは、ループフィルタ３５から供給される制御電圧及びＬＰＦ２２から供給される変調信号に従う周波数で発振動作を行うことにより、送信信号ＴＸを生成する。プリスケーラ３７ｂは、ＶＣＯ３６ｂによって生成される送信信号ＴＸを所定の分周比で分周することにより、可変分周回路３８ｂが分周可能な周波数の信号を生成する。可変分周回路３８ｂは、プリスケーラ３７ｂによって分周された信号を、制御回路５０によって設定された分周比で分周することにより、例えば、５００ｋＨｚ程度の周波数を有する分周信号を生成する。ここで、プリスケーラ３７ｂ及び可変分周回路３８ｂは、第２の分周回路を構成している。
【００３７】
セレクタ３９としては、制御回路５０の制御の下で、可変分周回路３８ａから出力される分周信号と可変分周回路３８ｂから出力される分周信号との内の一方を選択するスイッチ回路、又は、可変分周回路３８ａから出力される分周信号と可変分周回路３８ｂから出力される分周信号との論理和を求めるＯＲ（論理和）回路が用いられる。
【００３８】
制御回路５０は、受信系の回路の内で少なくとも可変分周回路３８ａの動作を制御する第１のイネーブル信号と、送信系の回路の内で少なくとも可変分周回路３８ｂの動作を制御する第２のイネーブル信号とを生成する。第１又は第２のイネーブル信号が非活性化されて、可変分周回路３８ａ又は３８ｂが動作していないときには、その出力がローレベルとなる。
【００３９】
セレクタ３９としてＯＲ回路を用いる場合には、制御回路５０が第１のイネーブル信号を活性化すると共に第２のイネーブル信号を非活性化することにより、可変分周回路３８ａから出力される分周信号が選択され、制御回路５０が第１のイネーブル信号を非活性化すると共に第２のイネーブル信号を活性化することにより、可変分周回路３８ｂから出力される分周信号が選択される。
【００４０】
このようにして、セレクタ３９は、受信モードにおいて、可変分周回路３８ａから出力される分周信号を選択し、送信モードにおいて、可変分周回路３８ｂから出力される分周信号を選択する。これにより、受信モードにおいては、ＶＣＯ３６ａ〜可変分周回路３８ａが、位相周波数比較回路３３〜ループフィルタ３５と共にＰＬＬ回路を構成し、送信モードにおいては、ＶＣＯ３６ｂ〜可変分周回路３８ｂが、位相周波数比較回路３３〜ループフィルタ３５と共にＰＬＬ回路を構成する。
【００４１】
ここで、位相周波数比較回路３３〜ループフィルタ３５は、セレクタ３９によって選択された分周信号の位相及び／又は周波数と第２の基準信号の位相及び／又は周波数とを比較して、ＶＣＯ３６ａ及び３６ｂの発振周波数を制御するための制御電圧を生成する制御電圧生成回路に相当する。本実施形態によれば、１つのセレクタ３９を用いて制御電圧生成回路を送受信で共用することにより、回路素子を削減して、回路面積の増加や回路間の配線長の増加を抑えることができる。
【００４２】
周波数シンセサイザ３０において、受信系の第１の分周回路における分周比をＮＲ：１に設定することにより、第１の分周回路が信号ＲＸを１／ＮＲに分周するので、受信モードにおいて、第２の基準信号の周波数をＮＲ倍に逓倍した信号ＲＸが得られる。また、送信系の第２の分周回路における分周比をＮＴ：１に設定することにより、第２の分周回路が信号ＴＸを１／ＮＴに分周するので、送信モードにおいて、第２の基準信号の周波数をＮＴ倍に逓倍した信号ＴＸが得られる。
【００４３】
制御回路５０は、受信モード及び送信モードにおいて、選択された無線通信チャンネルに従って可変分周回路３２、３８ａ及び３８ｂの分周比を設定することにより、信号ＲＸ及びＴＸの周波数をそれぞれ設定する。また、制御回路５０は、外部のホストコンピュータに接続され、半導体集積回路全体の制御を行う。
【００４４】
図３は、図２に示す送信系のＶＣＯの構成例を示す回路図である。送信系のＶＣＯ３６ｂは、電源電位ＶＤＤに接続されたソースを有するＰチャネルＭＯＳトランジスタＱＰ１及びＱＰ２と、トランジスタＱＰ１のドレインとトランジスタＱＰ２のドレインとの間に接続されたインダクタＬ１及びＬ２と、制御電圧入力端子とトランジスタＱＰ１及びＱＰ２のドレインとの間にそれぞれ接続されたバリキャップＶＣ１及びＶＣ２と、変調信号入力端子とトランジスタＱＰ１及びＱＰ２のドレインとの間にそれぞれ接続されたバリキャップＶＣ３及びＶＣ４と、トランジスタＱＰ１及びＱＰ２のドレインにそれぞれ接続されたドレインを有するＮチャネルＭＯＳトランジスタＱＮ１及びＱＮ２と、トランジスタＱＮ１及びＱＮ２のソースと電源電位ＶＳＳ（図３においてはグランド電位とする）との間に接続された定電流源ＣＳとを含んでいる。
【００４５】
トランジスタＱＰ１のドレインは、トランジスタＱＰ２のゲートに接続され、トランジスタＱＰ２のドレインは、出力端子及びトランジスタＱＰ１のゲートに接続されている。また、トランジスタＱＮ１のドレインは、トランジスタＱＮ２のゲートに接続され、トランジスタＱＮ２のドレインは、出力端子及びトランジスタＱＮ１のゲートに接続されている。ここで、インダクタＬ１及びＬ２と、バリキャップＶＣ１及びＶＣ２とは、発振周波数設定部を構成し、バリキャップＶＣ３及びＶＣ４は、変調周波数設定部を構成している。なお、インダクタＬ１及びＬ２は、１つのインダクタとして形成しても良い。
【００４６】
図３に示すＶＣＯ３６ｂは、制御電圧入力端子に印加される電圧が高いほど、高い周波数で発振し、制御電圧入力端子に印加される電圧が低いほど、低い周波数で発振する。また、ＶＣＯ３６ｂは、変調信号入力端子に供給される変調信号に従って、発振位相又は周波数を変化させる。なお、図３に示す例においては差動増幅型のＶＣＯが用いられているが、シングル型のＶＣＯを用いても良い。また、図１に示す受信系のＶＣＯ３６ａは、図３に示すＶＣＯ３６ｂからバリキャップＶＣ３及びＶＣ４を除いたものとして構成することができる。
【００４７】
次に、本発明の一実施形態に係る半導体集積回路のレイアウトについて説明する。
図４は、本発明の一実施形態に係る半導体集積回路のレイアウトを示す平面図である。図４に示すように、半導体集積回路が形成される半導体基板１００は、第１の辺１０１〜第４の辺１０４を有する正方形又は長方形の形状を有している。半導体基板１００の周辺部分には、ＩＣパッケージに形成された端子との間の配線（ボンディングワイヤー等）が接続されるパッド（外部接続端子）が形成されている。例えば、半導体基板１００の共用領域には、外部から電源電位ＶＤＤが供給される電源用パッドＰＶＤＤ、及び、外部からグランド電位ＶＳＳが供給されるグランド用パッドＰＶＳＳが形成されている。また、アナログ回路ブロック１には、アンテナが接続されるアンテナ用パッドＰＡＮＴ１及びＰＡＮＴ２が形成されている。
【００４８】
本実施形態においては、半導体集積回路に形成される複数の回路が、アナログ回路ブロック１と、高速ディジタル回路ブロック４と、低速ディジタル回路ブロック５との３つのブロックに分けられて配置される。アナログ回路ブロック１は、互いに直交する第１の辺１０１及び第２の辺１０２に沿って配置される。低速ディジタル回路ブロック５は、第１の辺１０１及び第２の辺１０２にそれぞれ対向する第３の辺１０３及び第４の辺１０４に沿って配置される。高速ディジタル回路ブロック４は、アナログ回路ブロック１と低速ディジタル回路ブロック５との間に配置される。
【００４９】
このように、アナログ回路ブロック１と低速ディジタル回路ブロック５との間に高速ディジタル回路ブロック４を配置することにより、アナログ回路ブロック１と低速ディジタル回路ブロック５との間の間隔を広げることができるので、アナログ回路ブロック１に対して非同期で動作する低速ディジタル回路ブロック５において発生するノイズがアナログ回路ブロック１の性能に与える影響を低減することができる。
【００５０】
さらに、アナログ回路ブロック１と高速ディジタル回路ブロック４とは、インテレクチュアル・プロパティ化されたマクロセル（ＩＰ：intellectual property）を構成している。ここで、ＩＰとは、所定の機能を実現するための一群の回路をいう。本実施形態においては、アナログ回路ブロック１と高速ディジタル回路ブロック４とによって無線通信機能が実現されるので、それらのブロックによって構成されるＩＰを「無線通信ＩＰ」と呼ぶ。
【００５１】
これにより、搬送周波数の変更等によって無線通信ＩＰの再設計が必要となる場合でも、無線通信ＩＰのレイアウトのみを変更し、低速ディジタル回路ブロック５のレイアウトを変更しないでそのまま用いることができる。一方、無線通信プロトコルの仕様変更等により、無線通信ＩＰの変更は必要なくても低速ディジタル回路ブロック５の変更が必要となる場合には、低速ディジタル回路ブロック５のみを変更し、無線通信ＩＰのレイアウトを変更しないでそのまま用いることができる。
【００５２】
図５は、本発明の一実施形態に係る半導体集積回路のアナログ回路ブロックのレイアウトを示す平面図である。図５に示すように、半導体集積回路が形成される半導体基板１００は、第１の辺１０１及び第２の辺１０２を含む４辺を有する正方形又は長方形の形状を有している。半導体基板１００の周辺部分には、アンテナが接続されるアンテナ用パッドＰＡＮＴ１及びＰＡＮＴ２が形成されている。
【００５３】
周波数シンセサイザ３０（図２参照）において、受信系のＶＣＯ３６ａのインダクタ及びバリキャップ（ＶＣ）と、プリスケーラ（ＰＳ）３７ａと、可変分周回路（ＤＩＶ）３８ａとが、第１の高周波ブロック１１０を構成し、送信系のＶＣＯ３６ｂのインダクタ及びバリキャップ（ＶＣ）と、プリスケーラ（ＰＳ）３７ｂと、可変分周回路（ＤＩＶ）３８ｂとが、第２の高周波ブロック１２０を構成し、送受信において用いられるセレクタ（Ｓ）３９と、位相周波数比較回路（ＰＦＤ）３３と、チャージポンプ（ＣＰ）３４と、ループフィルタ（ＬＦ）とが、低周波ブロック１３０を構成する。
【００５４】
本実施形態に係る半導体集積回路のレイアウトにおいては、受信回路１０が、半導体基板１００の第１の辺１０１に沿った第１の領域に形成され、送信回路２０が、第１の辺１０１に直交する第２の辺１０２に沿った第２の領域に形成されている。また、第２の高周波ブロック１２０が、第１の領域と第２の領域とに隣接する第３の領域に形成され、第１の高周波ブロック１１０が、第１の領域と第３の領域とに隣接する第４の領域に形成されている。さらに、低周波ブロック１３０が、第１の領域と第４の領域とに隣接する第５の領域に形成されている。
【００５５】
本実施形態によれば、受信回路１０と受信系の第１の高周波ブロック１１０とを近接して配置し、送信回路２０と送信系の第２の高周波ブロック１２０とを近接して配置することにより、高周波信号の配線を短くして、寄生抵抗及び寄生容量による高周波信号のレベル低下やＶＣＯにおける発振周波数のシフトを防止することができる。
【００５６】
また、可変分周回路３８ａ及び３８ｂによって分周された分周信号は、ＶＣＯ３６ａ及び３６ｂによって生成される信号ＲＸ及びＴＸよりも低い周波数を有しているので、分周信号をセレクタ３９に供給する配線が多少長くなったとしても、他の回路への影響を小さくすることができる。
【００５７】
さらに、受信回路１０、送信回路２０、第１の高周波ブロック１１０、第２の高周波ブロック１２０、及び、低周波ブロック１３０毎にレイアウトを決定し、それらのブロックのレイアウトを組み合わせて全体の配置を決定することにより、ＩＣの仕様変更時にもレイアウトを大幅に変更することなく設計変更を行うことができ、その性能も安定している。
【００５８】
図６は、本発明の一実施形態の変形例に係る半導体集積回路のアナログ回路ブロックのレイアウトを示す平面図である。図６に示すように、半導体集積回路が形成される半導体基板１００は、第１の辺１０１及び第２の辺１０２を含む４辺を有する正方形又は長方形の形状を有している。半導体基板１００の周辺部分には、アンテナが接続されるアンテナ用パッドＰＡＮＴ１及びＰＡＮＴ２が形成されている。
【００５９】
周波数シンセサイザ３０（図２参照）において、受信系のＶＣＯ３６ａのインダクタ及びバリキャップ（ＶＣ）と、プリスケーラ（ＰＳ）３７ａと、可変分周回路（ＤＩＶ）３８ａとが、第１の高周波ブロック１１０を構成し、送信系のＶＣＯ３６ｂのインダクタ及びバリキャップ（ＶＣ）と、プリスケーラ（ＰＳ）３７ｂと、可変分周回路（ＤＩＶ）３８ｂとが、第２の高周波ブロック１２０を構成し、送受信において用いられるセレクタ（Ｓ）３９と、位相周波数比較回路（ＰＦＤ）３３と、チャージポンプ（ＣＰ）３４と、ループフィルタ（ＬＦ）とが、低周波ブロック１３０を構成する。
【００６０】
本実施形態の変形例に係る半導体集積回路のレイアウトにおいては、受信回路１０及び送信回路２０が、半導体基板１００の第１の辺１０１に沿った第１の領域及び第２の領域にそれぞれ形成されている。また、第２の高周波ブロック１２０が、第１の辺１０１の反対側において第２の領域に隣接する第３の領域に形成され、第１の高周波ブロック１１０が、第１の辺１０１の反対側において第１の領域に隣接する第４の領域に形成されている。さらに、低周波ブロック１３０が、第３の領域と第４の領域との間に位置する第５の領域に形成されている。図６に示すレイアウトによっても、図５に示すレイアウトと同様の効果を奏することができる。
【符号の説明】
【００６１】
１ アナログ回路ブロック、 ４ 高速ディジタル回路ブロック、 ５ 低速ディジタル回路ブロック、 １０ 受信回路、 １１ ローノイズアンプ（ＬＮＡ）、 １２、１５ａ、１５ｂ ミキサー、 １３ 分周回路、 １４ 位相シフト回路、 １６ａ、１６ｂ バンドパスフィルタ（ＢＰＦ）、 １７ａ、１７ｂ ２値化回路、 ２０ 送信回路、 ２１ ディジタル／アナログ変換器（ＤＡＣ）、 ２２ ローパスフィルタ（ＬＰＦ）、 ２３ パワーアンプ（ＰＡ）、 ３０ 周波数シンセサイザ、 ３１ 発振回路、 ３２ 可変分周回路、 ３３ 位相周波数比較回路、 ３４ チャージポンプ、 ３５ ループフィルタ、 ３６ａ、３６ｂ 電圧制御発振器（ＶＣＯ）、 ３７ａ、３７ｂ プリスケーラ、 ３８ａ、３８ｂ 可変分周回路、 ３９ セレクタ、 ４１ 復調回路、 ４２ 変調回路、 ５０ 制御回路、 １００ 半導体基板、 １０１ 第１の辺、 １０２ 第２の辺、 １０３ 第３の辺、 １０４ 第４の辺、 １１０ 第１の高周波ブロック、 １２０ 第２の高周波ブロック、 １３０ 低周波ブロック、 ＱＰ１、ＱＰ２ ＰチャネルＭＯＳトランジスタ、 ＱＮ１、ＱＮ２ ＮチャネルＭＯＳトランジスタ、 Ｌ１、Ｌ２ インダクタ、 ＶＣ１〜ＶＣ４ バリキャップ、 ＣＳ 定電流源、 ＰＶＤＤ 電源用パッド、 ＰＶＳＳ グランド用パッド、 ＰＡＮＴ１、ＰＡＮＴ２ アンテナ用パッド
【特許請求の範囲】
【請求項１】
無線通信を行うために用いられる半導体集積回路であって、
制御電圧に従う周波数で発振動作を行うことによって局部発振信号を生成する第１の電圧制御発振器と、制御電圧及び変調信号に従う周波数で発振動作を行うことによって送信信号を生成する第２の電圧制御発振器と、前記第１の電圧制御発振器によって生成される局部発振信号を分周する第１の分周回路と、前記第２の電圧制御発振器によって生成される送信信号を分周する第２の分周回路と、前記第１の分周回路によって分周された分周信号と前記第２の分周回路によって分周された分周信号との内の一方を選択する選択回路と、前記選択回路によって選択された分周信号の位相及び／又は周波数と基準信号の位相及び／又は周波数とを比較して制御電圧を生成する制御電圧生成回路と、前記第１の電圧制御発振器によって生成される局部発振信号を用いて受信信号からベースバンド信号を生成する受信回路と、前記第２の電圧制御発振器によって生成される送信信号を増幅する送信回路とを含むアナログ回路ブロックと、
前記受信回路によって生成されたベースバンド信号を復調することにより受信データを得る復調回路と、送信データに基づいて変調信号を生成する変調回路とを含む第１のディジタル回路ブロックと、
少なくとも前記第１及び第２の分周回路を制御する制御回路を含む第２のディジタル回路ブロックと、
を具備し、前記アナログ回路ブロックが、互いに直交する半導体基板の第１の辺及び第２の辺に沿って配置され、前記第２のディジタル回路ブロックが、前記第１の辺及び前記第２の辺にそれぞれ対向する前記半導体基板の第３の辺及び第４の辺に沿って配置され、前記第１のディジタル回路ブロックが、前記アナログ回路ブロックと前記第２のディジタル回路ブロックとの間に配置されている、半導体集積回路。
【請求項２】
無線通信を行うために用いられる半導体集積回路であって、
制御電圧に従う周波数で発振動作を行うことによって局部発振信号を生成する第１の電圧制御発振器と、
制御電圧及び変調信号に従う周波数で発振動作を行うことによって送信信号を生成する第２の電圧制御発振器と、
前記第１の電圧制御発振器によって生成される局部発振信号を分周する第１の分周回路と、
前記第２の電圧制御発振器によって生成される送信信号を分周する第２の分周回路と、
前記第１の分周回路によって分周された分周信号と前記第２の分周回路によって分周された分周信号との内の一方を選択する選択回路と、
前記選択回路によって選択された分周信号の位相及び／又は周波数と基準信号の位相及び／又は周波数とを比較して制御電圧を生成する制御電圧生成回路と、
前記第１の電圧制御発振器によって生成される局部発振信号を用いて受信信号からベースバンド信号を生成する受信回路と、
前記第２の電圧制御発振器によって生成される送信信号を増幅する送信回路と、
を具備し、
前記受信回路が、半導体基板の第１の辺に沿った第１の領域に形成され、前記送信回路が、前記第１の辺に直交する半導体基板の第２の辺に沿った第２の領域に形成され、前記第２の電圧制御発振器及び前記第２の分周回路が、前記第１の領域と前記第２の領域とに隣接する第３の領域に形成され、前記第１の電圧制御発振器及び前記第１の分周回路が、前記第１の領域と前記第３の領域とに隣接する第４の領域に形成されている、半導体集積回路。
【請求項３】
前記選択回路及び前記制御電圧生成回路が、前記第１の領域と前記第４の領域とに隣接する第５の領域に形成されている、請求項２記載の半導体集積回路。
【請求項４】
無線通信を行うために用いられる半導体集積回路であって、
制御電圧に従う周波数で発振動作を行うことによって局部発振信号を生成する第１の電圧制御発振器と、
制御電圧及び変調信号に従う周波数で発振動作を行うことによって送信信号を生成する第２の電圧制御発振器と、
前記第１の電圧制御発振器によって生成される局部発振信号を分周する第１の分周回路と、
前記第２の電圧制御発振器によって生成される送信信号を分周する第２の分周回路と、
前記第１の分周回路によって分周された分周信号と前記第２の分周回路によって分周された分周信号との内の一方を選択する選択回路と、
前記選択回路によって選択された分周信号の位相及び／又は周波数と基準信号の位相及び／又は周波数とを比較して制御電圧を生成する制御電圧生成回路と、
前記第１の電圧制御発振器によって生成される局部発振信号を用いて受信信号からベースバンド信号を生成する受信回路と、
前記第２の電圧制御発振器によって生成される送信信号を増幅する送信回路と、
を具備し、
前記受信回路及び前記送信回路が、半導体基板の第１の辺に沿った第１の領域及び第２の領域にそれぞれ形成され、前記第２の電圧制御発振器及び前記第２の分周回路が、前記第１の辺の反対側において前記第２の領域に隣接する第３の領域に形成され、前記第１の電圧制御発振器及び前記第１の分周回路が、前記第１の辺の反対側において前記第１の領域に隣接する第４の領域に形成されている、半導体集積回路。
【請求項５】
前記選択回路及び前記制御電圧生成回路が、前記第３の領域と前記第４の領域との間に位置する第５の領域に形成されている、請求項４記載の半導体集積回路。
【請求項６】
請求項１〜５のいずれか１項記載の半導体集積回路を含むことを特徴とする電子機器。
【請求項１】
無線通信を行うために用いられる半導体集積回路であって、
制御電圧に従う周波数で発振動作を行うことによって局部発振信号を生成する第１の電圧制御発振器と、制御電圧及び変調信号に従う周波数で発振動作を行うことによって送信信号を生成する第２の電圧制御発振器と、前記第１の電圧制御発振器によって生成される局部発振信号を分周する第１の分周回路と、前記第２の電圧制御発振器によって生成される送信信号を分周する第２の分周回路と、前記第１の分周回路によって分周された分周信号と前記第２の分周回路によって分周された分周信号との内の一方を選択する選択回路と、前記選択回路によって選択された分周信号の位相及び／又は周波数と基準信号の位相及び／又は周波数とを比較して制御電圧を生成する制御電圧生成回路と、前記第１の電圧制御発振器によって生成される局部発振信号を用いて受信信号からベースバンド信号を生成する受信回路と、前記第２の電圧制御発振器によって生成される送信信号を増幅する送信回路とを含むアナログ回路ブロックと、
前記受信回路によって生成されたベースバンド信号を復調することにより受信データを得る復調回路と、送信データに基づいて変調信号を生成する変調回路とを含む第１のディジタル回路ブロックと、
少なくとも前記第１及び第２の分周回路を制御する制御回路を含む第２のディジタル回路ブロックと、
を具備し、前記アナログ回路ブロックが、互いに直交する半導体基板の第１の辺及び第２の辺に沿って配置され、前記第２のディジタル回路ブロックが、前記第１の辺及び前記第２の辺にそれぞれ対向する前記半導体基板の第３の辺及び第４の辺に沿って配置され、前記第１のディジタル回路ブロックが、前記アナログ回路ブロックと前記第２のディジタル回路ブロックとの間に配置されている、半導体集積回路。
【請求項２】
無線通信を行うために用いられる半導体集積回路であって、
制御電圧に従う周波数で発振動作を行うことによって局部発振信号を生成する第１の電圧制御発振器と、
制御電圧及び変調信号に従う周波数で発振動作を行うことによって送信信号を生成する第２の電圧制御発振器と、
前記第１の電圧制御発振器によって生成される局部発振信号を分周する第１の分周回路と、
前記第２の電圧制御発振器によって生成される送信信号を分周する第２の分周回路と、
前記第１の分周回路によって分周された分周信号と前記第２の分周回路によって分周された分周信号との内の一方を選択する選択回路と、
前記選択回路によって選択された分周信号の位相及び／又は周波数と基準信号の位相及び／又は周波数とを比較して制御電圧を生成する制御電圧生成回路と、
前記第１の電圧制御発振器によって生成される局部発振信号を用いて受信信号からベースバンド信号を生成する受信回路と、
前記第２の電圧制御発振器によって生成される送信信号を増幅する送信回路と、
を具備し、
前記受信回路が、半導体基板の第１の辺に沿った第１の領域に形成され、前記送信回路が、前記第１の辺に直交する半導体基板の第２の辺に沿った第２の領域に形成され、前記第２の電圧制御発振器及び前記第２の分周回路が、前記第１の領域と前記第２の領域とに隣接する第３の領域に形成され、前記第１の電圧制御発振器及び前記第１の分周回路が、前記第１の領域と前記第３の領域とに隣接する第４の領域に形成されている、半導体集積回路。
【請求項３】
前記選択回路及び前記制御電圧生成回路が、前記第１の領域と前記第４の領域とに隣接する第５の領域に形成されている、請求項２記載の半導体集積回路。
【請求項４】
無線通信を行うために用いられる半導体集積回路であって、
制御電圧に従う周波数で発振動作を行うことによって局部発振信号を生成する第１の電圧制御発振器と、
制御電圧及び変調信号に従う周波数で発振動作を行うことによって送信信号を生成する第２の電圧制御発振器と、
前記第１の電圧制御発振器によって生成される局部発振信号を分周する第１の分周回路と、
前記第２の電圧制御発振器によって生成される送信信号を分周する第２の分周回路と、
前記第１の分周回路によって分周された分周信号と前記第２の分周回路によって分周された分周信号との内の一方を選択する選択回路と、
前記選択回路によって選択された分周信号の位相及び／又は周波数と基準信号の位相及び／又は周波数とを比較して制御電圧を生成する制御電圧生成回路と、
前記第１の電圧制御発振器によって生成される局部発振信号を用いて受信信号からベースバンド信号を生成する受信回路と、
前記第２の電圧制御発振器によって生成される送信信号を増幅する送信回路と、
を具備し、
前記受信回路及び前記送信回路が、半導体基板の第１の辺に沿った第１の領域及び第２の領域にそれぞれ形成され、前記第２の電圧制御発振器及び前記第２の分周回路が、前記第１の辺の反対側において前記第２の領域に隣接する第３の領域に形成され、前記第１の電圧制御発振器及び前記第１の分周回路が、前記第１の辺の反対側において前記第１の領域に隣接する第４の領域に形成されている、半導体集積回路。
【請求項５】
前記選択回路及び前記制御電圧生成回路が、前記第３の領域と前記第４の領域との間に位置する第５の領域に形成されている、請求項４記載の半導体集積回路。
【請求項６】
請求項１〜５のいずれか１項記載の半導体集積回路を含むことを特徴とする電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１１−１７１９５６（Ｐ２０１１−１７１９５６Ａ）
【公開日】平成２３年９月１日（２０１１．９．１）
【国際特許分類】
【出願番号】特願２０１０−３３１７８（Ｐ２０１０−３３１７８）
【出願日】平成２２年２月１８日（２０１０．２．１８）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２３年９月１日（２０１１．９．１）
【国際特許分類】
【出願日】平成２２年２月１８日（２０１０．２．１８）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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