比較回路
【課題】消費電流および回路規模をほとんど増大させることなく、容易に容量の充電時間を短くすることの出来る比較回路を提供する。
【解決手段】差動増幅回路１０の出力が入力される単相増幅回路２０の出力をＮチャネルＭＯＳトランジスタＭＮ５からなるソースフォロワによるクランプ回路４１に入力し、当該クランプ回路４１により単相増幅回路２０の入力を制限することにより、新たに定電圧源を設けることなく必要な充電電圧幅を狭めて容量Ｃｐの充電時間を短くすることができる。また、単相増幅回路１０の出力に応じて単相増幅回路１０の入力を制限するので、単相増幅回路１０の閾値電圧のばらつきや電源電圧の影響が問題にならない。
【解決手段】差動増幅回路１０の出力が入力される単相増幅回路２０の出力をＮチャネルＭＯＳトランジスタＭＮ５からなるソースフォロワによるクランプ回路４１に入力し、当該クランプ回路４１により単相増幅回路２０の入力を制限することにより、新たに定電圧源を設けることなく必要な充電電圧幅を狭めて容量Ｃｐの充電時間を短くすることができる。また、単相増幅回路１０の出力に応じて単相増幅回路１０の入力を制限するので、単相増幅回路１０の閾値電圧のばらつきや電源電圧の影響が問題にならない。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力の変化に対する応答時間を短縮することのできる比較回路に関する。
【背景技術】
【０００２】
図７に従来の比較回路の構成を示す。この比較回路は、差動増幅回路１０，単相増幅回路２０および波形整形回路３０を有している。差動増幅回路１０はバイアス電流Ｉｂ１を供給する定電流源１１、差動対を構成するＰチャネルＭＯＳトランジスタＭＰ１，ＭＰ２、およびカレントミラー回路を構成するＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２を有し、ＰチャネルＭＯＳトランジスタＭＰ１，ＭＰ２のゲートにそれぞれ入力される入力電圧Ｖｉｎｐ，Ｖｉｎｍの差に応じた電流を、ＰチャネルＭＯＳトランジスタＭＰ２とＮチャネルＭＯＳトランジスタＭＮ２の接続点である差動増幅回路１０の出力端子から出力する。
【０００３】
単相増幅回路２０はバイアス電流Ｉｂ２を供給する定電流源２１とＮチャネルＭＯＳトランジスタＭＮ３が直列に接続された直列回路からなり、ＮチャネルＭＯＳトランジスタＭＮ３のゲート端子をその入力端子とし、定電流源２１とＮチャネルＭＯＳトランジスタＭＮ３の接続点を出力端子としている。単相増幅回路２０の入力端子は、差動増幅回路１０の出力端子に接続されている。単相増幅回路２０は差動増幅回路１０の出力電圧Ｖｏ１を増幅した信号Ｖｏ２を生成して、次段の波形整形回路３０に入力するものである。波形整形回路３０は、直列に接続されたＰチャネルＭＯＳトランジスタＭＰ３とＮチャネルＭＯＳトランジスタＭＮ４からなり、単相増幅回路２０の出力信号Ｖｏ２をさらに増幅して２値信号Ｖｏ３に整形するものである。そして、この比較回路には高電位側電位ＶＤＤ、低電位側電位０Ｖ（接地電位）の電源が供給されている。
【０００４】
なお、容量Ｃｐは差動増幅回路１０の出力と単相増幅回路２０の入力を結ぶラインに付随する全ての容量（ＮチャネルＭＯＳトランジスタＭＮ３のゲート容量やその他の寄生容量など）をまとめたものである。
【０００５】
本比較回路における、２つの入力信号の関係がＶｉｎｐ＜＜ＶｉｎｍからＶｉｎｐ＞Ｖｉｎｍに変化するときの過渡応答動作を図８に示す。Ｖｉｎｐ＜＜Ｖｉｎｍの初期状態では、差動増幅回路１０の出力電圧Ｖｏ１は下限の０Ｖ（接地電位）となっている。差動増幅回路１０のトランスコンダクタンスをｇｍとすると、Ｖｉｎｐ＞Ｖｉｎｍに変化する時刻ｔａから、差動増幅回路１０の出力端子より（Ｖｉｎｐ−Ｖｉｎｍ）・ｇｍの電流が出力され、この電流が容量Ｃｐを充電していく。容量Ｃｐの充電電圧が差動増幅回路１０の出力電圧Ｖｏ１であり、この出力電圧Ｖｏ１は容量Ｃｐの充電の進行に伴い上昇していく。そして、電圧Ｖｏ１が時刻ｔｂでＮチャネルＭＯＳトランジスタＭＮ３の閾値電圧Ｖｔｈ１を超えて単相増幅回路２０の動作領域に入ると、単相増幅回路２０の出力信号Ｖｏ２が低下を開始する。時刻ｔｃで単相増幅回路２０の出力信号Ｖｏ２が波形整形回路３０の閾値電圧Ｖｔｈ２以下になると、比較回路の出力である波形整形回路３０の出力Ｖｏ３がＬ（Ｌｏｗ）レベルからＨ（Ｈｉｇｈ）レベルに反転する。
【０００６】
ここで、Ｖｉｎｐ＞Ｖｉｎｍに変化してから比較回路の出力Ｖｏ３がＨレベルに変化
するまで、容量Ｃｐの充電時間を主要因とする遅れ（ｔｃ−ｔａ）が生じてしまうという問題点がある。
【０００７】
この問題点に対し、差動増幅回路の差動対に流れる電流の比により比較回路のバイアス電流を切り替えるようにし、入力電圧に変化があったときにバイアス電流を増加させる増幅器が提案されている（例えば、特許文献１参照。）。差動増幅回路のバイアス電流を大きくすれば、容量Ｃｐの充電時間を短くすることができる。
【０００８】
また、差動増幅回路の出力端子にクランプ回路を接続して、図７の電圧Ｖｏ１に相当する電圧の変化範囲を制限するコンパレータ回路が提案されている（例えば、特許文献２参照。）。電圧Ｖｏ１に相当する電圧の変化範囲が制限されていれば、比較回路の出力を反転されるまでに必要な容量Ｃｐの充放電電圧の値が小さくなり、容量Ｃｐの充電時間を短くすることができる。特許文献２で開示されているクランプ回路についてさらに説明する。図９に、特許文献２で開示されているクランプ回路の実施例を示す。図９において、差動増幅回路１０の出力電圧Ｖｏ１のラインにはダイオードＤ１，Ｄ２からなるクランプ回路が接続されている。ダイオードＤ１のアノードは出力電圧Ｖｏ１に接続され、カソードは定電圧Ｖ１に接続されている。また、ダイオードＤ２のアノードは定電圧Ｖ２に接続され、カソードは出力電圧Ｖｏ１に接続されている。ダイオードＤ１，Ｄ２の順方向電圧を無視すれば、この構成により出力電圧Ｖｏ１の変化範囲はＶ２〜Ｖ１に制限される。
【０００９】
図１０に、特許文献２で開示されているクランプ回路の別の実施例を示す。図１０において、差動増幅回路１０の出力電圧Ｖｏ１のラインにはＰＮＰトランジスタＴｒ１からなるクランプ回路が接続されている。ＰＮＰトランジスタＴｒ１のベースには定電圧Ｖｒが印加されていて、ＰＮＰトランジスタＴｒ１のベース・エミッタ電圧を無視すれば、これにより出力電圧Ｖｏ１の最大電圧はＶｒに制限される。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００６−１７４０３５号公報
【特許文献２】特開昭６１−１６６１２号公報（第２，４図）
【発明の概要】
【発明が解決しようとする課題】
【００１１】
特許文献１の増幅器はバイアス電流を増加させて容量Ｃｐの充放電時間を短くするものであるが、波形整形回路３０の出力Ｖｏ３を反転させるのに必要な充電電圧が高いと、高速化のためにはバイアス電流の増加量を大きくする必要があり、消費電流が増えてしまうという課題がある。また、入力信号が切り換わるときだけバイアス電流を増加させるようにすると、それなりの回路規模を必要とするという課題がある。
【００１２】
特許文献２のコンパレータは、容量Ｃｐの充放電初期値を０でないものにして必要な充放電電圧幅を狭めて容量Ｃｐの充電時間を短くするものであるが、定電圧Ｖ１，Ｖ２やＶｒを生成する回路を設ける必要があり、そのための回路規模の拡大および消費電流の増大という問題が生じる。また、次段の単相増幅回路２０の閾値電圧のばらつきや電源電圧の影響を考慮すると、定電圧Ｖ１，Ｖ２，Ｖｒと単相増幅回路２０の閾値電圧との差をある程度大きくしておく必要がある。
【００１３】
そこで本発明は、上記の課題を解決し、消費電流および回路規模をほとんど増大させることなく、容易に容量Ｃｐの充電時間を短くすることの出来る比較回路を提供することを目的とする。
【課題を解決するための手段】
【００１４】
そこで、上記課題を解決するために、請求項１に係る発明は、第１の入力電圧と第２の入力電圧の差に応じた出力電流を出力端子から出力する差動増幅回路と、入力端子が前記差動増幅回路の前記出力端子に接続される単相増幅回路と、該単相増幅回路の出力を入力として該単相増幅回路の入力電圧を制限するクランプ回路と、を有し、前記クランプ回路は、前記単相増幅回路の出力が第１の所定電圧を超えて上昇すると電流を出力する電流ソース素子と、前記単相増幅回路の出力が第２の所定電圧を超えて減少すると電流を引き抜く電流シンク素子の少なくとも一方を有する比較回路であることを特徴とする。
【００１５】
請求項２に係る発明は、請求項１に係る発明において、前記電流ソース素子は前記単相増幅回路の出力を入力とするＮチャネルＭＯＳトランジスタによるソースフォロワ回路もしくはＮＰＮトランジスタによるエミッタフォロワ回路であり、前記電流シンク素子は前記単相増幅回路の出力を入力とするＰチャネルＭＯＳトランジスタによるソースフォロワ回路もしくはＰＮＰトランジスタによるエミッタフォロワ回路であることを特徴とする。
【００１６】
請求項３に係る発明は、請求項１または２に係る発明において、前記単相増幅回路の出力を入力とする波形整形回路を有し、該波形整形回路は前記第１の所定電圧より低く、前記第２の所定電圧より高い第３の所定電圧を閾値電圧とすることを特徴とする。
【発明の効果】
【００１７】
本発明の比較回路によれば、差動増幅回路の出力が入力される単相増幅回路の出力をソースフォロワやエミッタフォロワなどによるクランプ回路に入力し、当該クランプ回路により単相増幅回路の入力を制限することにより、新たに定電圧源を設けることなく必要な充電電圧幅を狭めて容量Ｃｐの充電時間を短くすることができる。また、単相増幅回路の出力に応じて単相増幅回路の入力を制限するので、単相増幅回路の閾値電圧のばらつきや電源電圧の影響が問題にならない。
【図面の簡単な説明】
【００１８】
【図１】本発明の基本構成を示す図である。
【図２】本発明に係る比較回路の第１の実施例を示す図である。
【図３】本発明に係る比較回路の第１の実施例に関し、入力電圧Ｖｉｎｍを固定し、入力電圧Ｖｉｎｐを時刻ｔ１でＨレベルからＬレベルに変化させたときの応答を示すタイムチャートを示す図である。
【図４】本発明に係る比較回路の第１の実施例に関し、入力電圧Ｖｉｎｍを固定し、入力電圧Ｖｉｎｐを時刻ｔ４でＬレベルからＨレベルに変化させたときの応答を示すタイムチャートを示す図である。
【図５】本発明に係る比較回路の第２の実施例を示す図である。
【図６】本発明に係る比較回路の第３の実施例を示す図である。
【図７】従来の比較回路の構成を示す図である。
【図８】従来の比較回路に対する２つの入力信号の関係が、Ｖｉｎｐ＜＜ＶｉｎｍからＶｉｎｐ＞Ｖｉｎｍに変化するときの過渡応答動作を示す図である。
【図９】特許文献２で開示されているクランプ回路の実施例を示す図である。
【図１０】特許文献２で開示されているクランプ回路の別の実施例を示す図である。
【発明を実施するための形態】
【００１９】
図１に本発明の基本構成を示す。差動増幅回路１０，単相増幅回路２０および波形整形回路３０が直列に接続されている点は図７の従来回路と同じであるが、単相増幅回路２０の出力Ｖｏ２を入力とし、出力が単相増幅回路２０の入力Ｖｏ１に接続されるクランプ回路４０を設けた点が異なっている。クランプ回路を設けた点は特許文献２のコンパレータに類似しているが、特許文献２のクランプ回路で必要だった定電圧Ｖ１，Ｖ２やＶｒ及びこれらを生成する回路が不要で、これにより上記の発明の効果を奏することができる。
【００２０】
以下、図面を用いて本発明の実施例について説明する。
【実施例１】
【００２１】
図２に本発明に係る比較回路の第１の実施例を示す。図７と共通する部位には同じ符号を付して、詳細な説明は省略する。図２のクランプ回路４１は、ＮチャネルＭＯＳトランジスタＭＮ５によるソースフォロワ回路により図１のクランプ回路４０を構成したものである。ＮチャネルＭＯＳトランジスタＭＮ５のゲート端子がクランプ回路４１の入力端子であり、ここには単相増幅回路２０の出力信号Ｖｏ２が入力されている。また、クランプ回路４１の出力端子であるＮチャネルＭＯＳトランジスタＭＮ５のソース端子は、単相増幅回路２０の入力端子に接続されている。この構成により、信号Ｖｏ１の電圧が（（信号Ｖｏ２の電圧）−（ＮチャネルＭＯＳトランジスタＭＮ５のゲート・ソース電圧））以下にはならないようにすることができる。
【００２２】
本実施例のクランプ回路の動作について、図３，４により説明する。図３は、入力電圧Ｖｉｎｍを固定し、入力電圧Ｖｉｎｐを時刻ｔ１でＨ（Ｈｉｇｈ）レベルからＬ（Ｌｏｗ）レベルに変化させたときの応答を示すタイムチャートである。時刻ｔ１以前ではＶｉｎｐ＞Ｖｉｎｍという状態が続いていたので、信号Ｖｏ１，Ｖｏｌ３はＨレベル、信号Ｖｏ２はＬレベルとなっている。時刻ｔ１以降はＶｉｎｐ＞Ｖｉｎｍとなるので、差動増幅回路１０により（Ｖｉｎｐ−Ｖｉｎｍ）・ｇｍの電流が容量Ｃｐから引き抜かれ、これにより信号Ｖｏ１が低下していく。時刻ｔ２で信号Ｖｏ１がＮチャネルＭＯＳトランジスタＭＮ３の閾値電圧Ｖｔｈ１近傍に達してＮチャネルＭＯＳトランジスタＭＮ３に流れる電流がバイアス電流Ｉｂ２より小さくなると、信号Ｖｏ２が増加を開始する。信号Ｖｏ２が、信号Ｖｏ１とＮチャネルＭＯＳトランジスタＭＮ５の閾値電圧の和の電圧を超えて上昇すると、すなわちＮチャネルＭＯＳトランジスタＭＮ５のゲート・ソース電圧が当該トランジスタの閾値電圧を超えると、ＮチャネルＭＯＳトランジスタＭＮ５からなるソースフォロワ回路が電流ソース素子として機能して容量Ｃｐに電流が流れ込み、信号Ｖｏ１の低下が抑えられる。最終的な信号Ｖｏ１の大きさはＮチャネルＭＯＳトランジスタＭＮ３がバイアス電流Ｉｂ２を流すのに必要なゲート・ソース電圧となり、最終的な信号電圧Ｖｏ２の大きさはこの信号Ｖｏ１にＮチャネルＭＯＳトランジスタＭＮ５が（Ｖｉｎｐ−Ｖｉｎｍ）・ｇｍの電流を流す（差動増幅回路１０により引き抜かれる電流と等しい電流を容量Ｃｐに供給して、信号Ｖｏ１が安定する状態となる。なお、その電流値の最大値はバイアス電流Ｉｂ１である。）のに必要なゲート・ソース電圧を加算した電圧となる。また、信号Ｖｏ２が増加して時刻ｔ３に波形整形回路３０の閾値電圧Ｖｔｈ２に達すると、波形整形回路の出力信号Ｖｏ３がＨからＬに反転する。
【００２３】
図４は、入力電圧Ｖｉｎｍを固定し、入力電圧Ｖｉｎｐを時刻ｔ４でＬレベルからＨレベルに変化させたときの応答を示すタイムチャートである。時刻ｔ４以前は、図３の時刻ｔ３以降と同じ状態である。Ｖｉｎｐ＞Ｖｉｎｍに変化する時刻ｔ４から、差動増幅回路１０の出力端子より（Ｖｉｎｐ−Ｖｉｎｍ）・ｇｍの電流が出力され、この電流が容量Ｃｐを充電し、これに伴い信号Ｖｏ１が上昇していく。信号Ｖｏ１の初期値は、上述のようにＮチャネルＭＯＳトランジスタＭＮ３がバイアス電流Ｉｂ２を流すのに必要なゲート・ソース電圧であり、これは既にＮチャネルＭＯＳトランジスタＭＮ３の閾値電圧Ｖｔｈ１を超えているので、信号Ｖｏ２は時刻ｔ４から直ちに減少を開始し、時刻ｔ５で波形整形回路３０の閾値電圧Ｖｔｈ２以下になると、比較回路の出力である波形整形回路３０の出力Ｖｏ３がＬレベルからＨレベルに反転する。この動作を図８のものと比較すると、容量ＣｐをＮチャネルＭＯＳトランジスタＭＮ３の閾値電圧Ｖｔｈ１まで充電する時間（ｔｂ−ｔａ）が不要であり、さらに信号Ｖｏ２の初期値が図８のものより波形整形回路３０の閾値電圧Ｖｔｈ２に近いものとなっているので、比較回路の応答時間を大幅に短縮することができる。また、従来の比較回路に追加したものが、ＮチャネルＭＯＳトランジスタＭＮ５からなるソースフォロワ回路だけであり、定電圧源も不要で、回路規模および消費電流の増加を抑制することができる。
【実施例２】
【００２４】
実施例１はＶｉｎｐ＞Ｖｉｎｍのときの信号Ｖｏ１の下限および信号Ｖｏ２の上限を制限するものであるが、図５に示す実施例２は、さらにＶｉｎｐ＜Ｖｉｎｍのときの信号Ｖｏ１の上限および信号Ｖｏ２の下限も制限するものである。図５に示す実施例２については、図２の実施例１と共通する部位には同じ符号を付して、詳細な説明は省略する。
【００２５】
図５に示す実施例２は、図２に示す実施例１に対しＰチャネルＭＯＳトランジスタＭＰ４からなるソースフォロワ回路を追加し、このソースフォロワ回路とＮチャネルＭＯＳトランジスタＭＮ５からなるソースフォロワ回路とで図１のクランプ回路４０に相当するクランプ回路４２を構成したものである。ＮチャネルＭＯＳトランジスタＭＮ５とＰチャネルＭＯＳトランジスタＭＰ４のゲート端子がクランプ回路４２の入力端子であり、ここに単相増幅回路２０の出力信号Ｖｏ２が入力されている。また、クランプ回路４２の出力端子であるＮチャネルＭＯＳトランジスタＭＮ５とＰチャネルＭＯＳトランジスタＭＰ４のソース端子は、単相増幅回路２０の入力端子に接続されている。この構成により、信号Ｖｏ１の電圧が（（信号Ｖｏ２の電圧）＋（ＰチャネルＭＯＳトランジスタＭＰ４のゲート・ソース電圧））以上、もしくは（（信号Ｖｏ２の電圧）−（ＮチャネルＭＯＳトランジスタＭＮ５のゲート・ソース電圧））以下、にはならないようにすることができる。
【００２６】
ＰチャネルＭＯＳトランジスタＭＰ４からなるソースフォロワ回路が信号Ｖｏ１の上限および信号Ｖｏ２の下限を制限する動作は、実施例１で説明したＮチャネルＭＯＳトランジスタＭＮ５によるソースフォロワ回路が信号Ｖｏ１の下限および信号Ｖｏ２の上限を制限する動作と同じであるので、詳細な説明は省略する。信号Ｖｏ１の上昇により、信号Ｖｏ２が信号Ｖｏ１からＰチャネルＭＯＳトランジスタＭＰ４の閾値電圧を差し引いた電圧を超えて減少すると、すなわちＰチャネルＭＯＳトランジスタＭＰ４のゲート・ソース電圧が当該トランジスタの閾値電圧を超えると、ＰチャネルＭＯＳトランジスタＭＰ４からなるソースフォロワ回路が電流シンク素子として機能して容量Ｃｐから電荷を引き抜き、信号Ｖｏ１の上昇が抑えられる。Ｖｉｎｐ＜Ｖｉｎｍで信号Ｖｏ１の上限および信号Ｖｏ２の下限が制限されたときの最終的な信号Ｖｏ１の大きさはＮチャネルＭＯＳトランジスタＭＮ３がバイアス電流Ｉｂ２を流すのに必要なゲート・ソース電圧となり、信号電圧Ｖｏ２の大きさはこの信号Ｖｏ１からＰチャネルＭＯＳトランジスタＭＰ４が（Ｖｉｎｍ−Ｖｉｎｐ）・ｇｍの電流を流す（差動増幅回路１０から供給される電流と等しい電流を容量Ｃｐから引き抜いて、信号Ｖｏ１が安定する状態となる。）のに必要なゲート・ソース電圧を差し引いた電圧となる。
【００２７】
上記より、ＮチャネルＭＯＳトランジスタＭＮ５とＰチャネルＭＯＳトランジスタＭＰ４を両方接続した場合、信号Ｖｏ１の大きさはＮチャネルＭＯＳトランジスタＭＮ３がバイアス電流Ｉｂ２を流すのに必要なゲート・ソース電圧近傍となり、信号Ｖｏ２の大きさは、ほぼ（（信号Ｖｏ１＋ＮチャネルＭＯＳトランジスタＭＮ５の閾値電圧）〜（信号Ｖｏ１−ＰチャネルＭＯＳトランジスタＭＰ４の閾値電圧）の範囲となる。波形整形回路３０の閾値電圧Ｖｔｈ２はこの範囲内にあるようにする。また、クランプ回路４２をＰチャネルＭＯＳトランジスタＭＰ４によるソースフォロワ回路のみで構成するようにしてもよい。
【実施例３】
【００２８】
図６に示す第３の実施例は、図５の差動増幅回路１０と単相増幅回路２０におけるＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタの役割を入れ替えて差動増幅回路１０ａと単相増幅回路２０ａを構成したものである。すなわち、差動増幅回路１０のＰチャネルＭＯＳトランジスタＭＰ１，ＭＰ２、ＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２および定電流源１１を、それぞれＮチャネルＭＯＳトランジスタＭＮ６，ＭＮ７、ＰチャネルＭＯＳトランジスタＭＰ５，ＭＰ６および定電流源１１ａに置き換えて差動増幅回路１０ａを構成している。また、単相増幅回路２０のＮチャネルＭＯＳトランジスタＭＮ３および定電流源２１を、それぞれＰチャネルＭＯＳトランジスタＭＰ７および定電流源２１ａで置き換えて単相増幅回路２０ａを構成している。本実施例の動作は実施例２のものと同様であるので、説明は省略する。
【００２９】
また、上述の実施例において、ＮチャネルＭＯＳトランジスタＭＮ５によるソースフォロワ回路はＮＰＮトランジスタ回路によるエミッタフォロワ回路に置き換えてもよい。また、ＰチャネルＭＯＳトランジスタＭＰ４によるソースフォロワ回路はＰＮＰトランジスタ回路によるエミッタフォロワ回路に置き換えてもよい。
【符号の説明】
【００３０】
１０，１０ａ 差動増幅回路
１１，１１ａ，２１，２１ａ 定電流源
２０，２０ａ 単相増幅回路
３０ 波形整形回路
４０，４１，４２ クランプ回路
Ｃｐ 容量
ＭＮ１〜ＭＮ７ ＮチャネルＭＯＳトランジスタ
ＭＰ１〜ＭＰ７ ＰチャネルＭＯＳトランジスタ
【技術分野】
【０００１】
本発明は、入力の変化に対する応答時間を短縮することのできる比較回路に関する。
【背景技術】
【０００２】
図７に従来の比較回路の構成を示す。この比較回路は、差動増幅回路１０，単相増幅回路２０および波形整形回路３０を有している。差動増幅回路１０はバイアス電流Ｉｂ１を供給する定電流源１１、差動対を構成するＰチャネルＭＯＳトランジスタＭＰ１，ＭＰ２、およびカレントミラー回路を構成するＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２を有し、ＰチャネルＭＯＳトランジスタＭＰ１，ＭＰ２のゲートにそれぞれ入力される入力電圧Ｖｉｎｐ，Ｖｉｎｍの差に応じた電流を、ＰチャネルＭＯＳトランジスタＭＰ２とＮチャネルＭＯＳトランジスタＭＮ２の接続点である差動増幅回路１０の出力端子から出力する。
【０００３】
単相増幅回路２０はバイアス電流Ｉｂ２を供給する定電流源２１とＮチャネルＭＯＳトランジスタＭＮ３が直列に接続された直列回路からなり、ＮチャネルＭＯＳトランジスタＭＮ３のゲート端子をその入力端子とし、定電流源２１とＮチャネルＭＯＳトランジスタＭＮ３の接続点を出力端子としている。単相増幅回路２０の入力端子は、差動増幅回路１０の出力端子に接続されている。単相増幅回路２０は差動増幅回路１０の出力電圧Ｖｏ１を増幅した信号Ｖｏ２を生成して、次段の波形整形回路３０に入力するものである。波形整形回路３０は、直列に接続されたＰチャネルＭＯＳトランジスタＭＰ３とＮチャネルＭＯＳトランジスタＭＮ４からなり、単相増幅回路２０の出力信号Ｖｏ２をさらに増幅して２値信号Ｖｏ３に整形するものである。そして、この比較回路には高電位側電位ＶＤＤ、低電位側電位０Ｖ（接地電位）の電源が供給されている。
【０００４】
なお、容量Ｃｐは差動増幅回路１０の出力と単相増幅回路２０の入力を結ぶラインに付随する全ての容量（ＮチャネルＭＯＳトランジスタＭＮ３のゲート容量やその他の寄生容量など）をまとめたものである。
【０００５】
本比較回路における、２つの入力信号の関係がＶｉｎｐ＜＜ＶｉｎｍからＶｉｎｐ＞Ｖｉｎｍに変化するときの過渡応答動作を図８に示す。Ｖｉｎｐ＜＜Ｖｉｎｍの初期状態では、差動増幅回路１０の出力電圧Ｖｏ１は下限の０Ｖ（接地電位）となっている。差動増幅回路１０のトランスコンダクタンスをｇｍとすると、Ｖｉｎｐ＞Ｖｉｎｍに変化する時刻ｔａから、差動増幅回路１０の出力端子より（Ｖｉｎｐ−Ｖｉｎｍ）・ｇｍの電流が出力され、この電流が容量Ｃｐを充電していく。容量Ｃｐの充電電圧が差動増幅回路１０の出力電圧Ｖｏ１であり、この出力電圧Ｖｏ１は容量Ｃｐの充電の進行に伴い上昇していく。そして、電圧Ｖｏ１が時刻ｔｂでＮチャネルＭＯＳトランジスタＭＮ３の閾値電圧Ｖｔｈ１を超えて単相増幅回路２０の動作領域に入ると、単相増幅回路２０の出力信号Ｖｏ２が低下を開始する。時刻ｔｃで単相増幅回路２０の出力信号Ｖｏ２が波形整形回路３０の閾値電圧Ｖｔｈ２以下になると、比較回路の出力である波形整形回路３０の出力Ｖｏ３がＬ（Ｌｏｗ）レベルからＨ（Ｈｉｇｈ）レベルに反転する。
【０００６】
ここで、Ｖｉｎｐ＞Ｖｉｎｍに変化してから比較回路の出力Ｖｏ３がＨレベルに変化
するまで、容量Ｃｐの充電時間を主要因とする遅れ（ｔｃ−ｔａ）が生じてしまうという問題点がある。
【０００７】
この問題点に対し、差動増幅回路の差動対に流れる電流の比により比較回路のバイアス電流を切り替えるようにし、入力電圧に変化があったときにバイアス電流を増加させる増幅器が提案されている（例えば、特許文献１参照。）。差動増幅回路のバイアス電流を大きくすれば、容量Ｃｐの充電時間を短くすることができる。
【０００８】
また、差動増幅回路の出力端子にクランプ回路を接続して、図７の電圧Ｖｏ１に相当する電圧の変化範囲を制限するコンパレータ回路が提案されている（例えば、特許文献２参照。）。電圧Ｖｏ１に相当する電圧の変化範囲が制限されていれば、比較回路の出力を反転されるまでに必要な容量Ｃｐの充放電電圧の値が小さくなり、容量Ｃｐの充電時間を短くすることができる。特許文献２で開示されているクランプ回路についてさらに説明する。図９に、特許文献２で開示されているクランプ回路の実施例を示す。図９において、差動増幅回路１０の出力電圧Ｖｏ１のラインにはダイオードＤ１，Ｄ２からなるクランプ回路が接続されている。ダイオードＤ１のアノードは出力電圧Ｖｏ１に接続され、カソードは定電圧Ｖ１に接続されている。また、ダイオードＤ２のアノードは定電圧Ｖ２に接続され、カソードは出力電圧Ｖｏ１に接続されている。ダイオードＤ１，Ｄ２の順方向電圧を無視すれば、この構成により出力電圧Ｖｏ１の変化範囲はＶ２〜Ｖ１に制限される。
【０００９】
図１０に、特許文献２で開示されているクランプ回路の別の実施例を示す。図１０において、差動増幅回路１０の出力電圧Ｖｏ１のラインにはＰＮＰトランジスタＴｒ１からなるクランプ回路が接続されている。ＰＮＰトランジスタＴｒ１のベースには定電圧Ｖｒが印加されていて、ＰＮＰトランジスタＴｒ１のベース・エミッタ電圧を無視すれば、これにより出力電圧Ｖｏ１の最大電圧はＶｒに制限される。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００６−１７４０３５号公報
【特許文献２】特開昭６１−１６６１２号公報（第２，４図）
【発明の概要】
【発明が解決しようとする課題】
【００１１】
特許文献１の増幅器はバイアス電流を増加させて容量Ｃｐの充放電時間を短くするものであるが、波形整形回路３０の出力Ｖｏ３を反転させるのに必要な充電電圧が高いと、高速化のためにはバイアス電流の増加量を大きくする必要があり、消費電流が増えてしまうという課題がある。また、入力信号が切り換わるときだけバイアス電流を増加させるようにすると、それなりの回路規模を必要とするという課題がある。
【００１２】
特許文献２のコンパレータは、容量Ｃｐの充放電初期値を０でないものにして必要な充放電電圧幅を狭めて容量Ｃｐの充電時間を短くするものであるが、定電圧Ｖ１，Ｖ２やＶｒを生成する回路を設ける必要があり、そのための回路規模の拡大および消費電流の増大という問題が生じる。また、次段の単相増幅回路２０の閾値電圧のばらつきや電源電圧の影響を考慮すると、定電圧Ｖ１，Ｖ２，Ｖｒと単相増幅回路２０の閾値電圧との差をある程度大きくしておく必要がある。
【００１３】
そこで本発明は、上記の課題を解決し、消費電流および回路規模をほとんど増大させることなく、容易に容量Ｃｐの充電時間を短くすることの出来る比較回路を提供することを目的とする。
【課題を解決するための手段】
【００１４】
そこで、上記課題を解決するために、請求項１に係る発明は、第１の入力電圧と第２の入力電圧の差に応じた出力電流を出力端子から出力する差動増幅回路と、入力端子が前記差動増幅回路の前記出力端子に接続される単相増幅回路と、該単相増幅回路の出力を入力として該単相増幅回路の入力電圧を制限するクランプ回路と、を有し、前記クランプ回路は、前記単相増幅回路の出力が第１の所定電圧を超えて上昇すると電流を出力する電流ソース素子と、前記単相増幅回路の出力が第２の所定電圧を超えて減少すると電流を引き抜く電流シンク素子の少なくとも一方を有する比較回路であることを特徴とする。
【００１５】
請求項２に係る発明は、請求項１に係る発明において、前記電流ソース素子は前記単相増幅回路の出力を入力とするＮチャネルＭＯＳトランジスタによるソースフォロワ回路もしくはＮＰＮトランジスタによるエミッタフォロワ回路であり、前記電流シンク素子は前記単相増幅回路の出力を入力とするＰチャネルＭＯＳトランジスタによるソースフォロワ回路もしくはＰＮＰトランジスタによるエミッタフォロワ回路であることを特徴とする。
【００１６】
請求項３に係る発明は、請求項１または２に係る発明において、前記単相増幅回路の出力を入力とする波形整形回路を有し、該波形整形回路は前記第１の所定電圧より低く、前記第２の所定電圧より高い第３の所定電圧を閾値電圧とすることを特徴とする。
【発明の効果】
【００１７】
本発明の比較回路によれば、差動増幅回路の出力が入力される単相増幅回路の出力をソースフォロワやエミッタフォロワなどによるクランプ回路に入力し、当該クランプ回路により単相増幅回路の入力を制限することにより、新たに定電圧源を設けることなく必要な充電電圧幅を狭めて容量Ｃｐの充電時間を短くすることができる。また、単相増幅回路の出力に応じて単相増幅回路の入力を制限するので、単相増幅回路の閾値電圧のばらつきや電源電圧の影響が問題にならない。
【図面の簡単な説明】
【００１８】
【図１】本発明の基本構成を示す図である。
【図２】本発明に係る比較回路の第１の実施例を示す図である。
【図３】本発明に係る比較回路の第１の実施例に関し、入力電圧Ｖｉｎｍを固定し、入力電圧Ｖｉｎｐを時刻ｔ１でＨレベルからＬレベルに変化させたときの応答を示すタイムチャートを示す図である。
【図４】本発明に係る比較回路の第１の実施例に関し、入力電圧Ｖｉｎｍを固定し、入力電圧Ｖｉｎｐを時刻ｔ４でＬレベルからＨレベルに変化させたときの応答を示すタイムチャートを示す図である。
【図５】本発明に係る比較回路の第２の実施例を示す図である。
【図６】本発明に係る比較回路の第３の実施例を示す図である。
【図７】従来の比較回路の構成を示す図である。
【図８】従来の比較回路に対する２つの入力信号の関係が、Ｖｉｎｐ＜＜ＶｉｎｍからＶｉｎｐ＞Ｖｉｎｍに変化するときの過渡応答動作を示す図である。
【図９】特許文献２で開示されているクランプ回路の実施例を示す図である。
【図１０】特許文献２で開示されているクランプ回路の別の実施例を示す図である。
【発明を実施するための形態】
【００１９】
図１に本発明の基本構成を示す。差動増幅回路１０，単相増幅回路２０および波形整形回路３０が直列に接続されている点は図７の従来回路と同じであるが、単相増幅回路２０の出力Ｖｏ２を入力とし、出力が単相増幅回路２０の入力Ｖｏ１に接続されるクランプ回路４０を設けた点が異なっている。クランプ回路を設けた点は特許文献２のコンパレータに類似しているが、特許文献２のクランプ回路で必要だった定電圧Ｖ１，Ｖ２やＶｒ及びこれらを生成する回路が不要で、これにより上記の発明の効果を奏することができる。
【００２０】
以下、図面を用いて本発明の実施例について説明する。
【実施例１】
【００２１】
図２に本発明に係る比較回路の第１の実施例を示す。図７と共通する部位には同じ符号を付して、詳細な説明は省略する。図２のクランプ回路４１は、ＮチャネルＭＯＳトランジスタＭＮ５によるソースフォロワ回路により図１のクランプ回路４０を構成したものである。ＮチャネルＭＯＳトランジスタＭＮ５のゲート端子がクランプ回路４１の入力端子であり、ここには単相増幅回路２０の出力信号Ｖｏ２が入力されている。また、クランプ回路４１の出力端子であるＮチャネルＭＯＳトランジスタＭＮ５のソース端子は、単相増幅回路２０の入力端子に接続されている。この構成により、信号Ｖｏ１の電圧が（（信号Ｖｏ２の電圧）−（ＮチャネルＭＯＳトランジスタＭＮ５のゲート・ソース電圧））以下にはならないようにすることができる。
【００２２】
本実施例のクランプ回路の動作について、図３，４により説明する。図３は、入力電圧Ｖｉｎｍを固定し、入力電圧Ｖｉｎｐを時刻ｔ１でＨ（Ｈｉｇｈ）レベルからＬ（Ｌｏｗ）レベルに変化させたときの応答を示すタイムチャートである。時刻ｔ１以前ではＶｉｎｐ＞Ｖｉｎｍという状態が続いていたので、信号Ｖｏ１，Ｖｏｌ３はＨレベル、信号Ｖｏ２はＬレベルとなっている。時刻ｔ１以降はＶｉｎｐ＞Ｖｉｎｍとなるので、差動増幅回路１０により（Ｖｉｎｐ−Ｖｉｎｍ）・ｇｍの電流が容量Ｃｐから引き抜かれ、これにより信号Ｖｏ１が低下していく。時刻ｔ２で信号Ｖｏ１がＮチャネルＭＯＳトランジスタＭＮ３の閾値電圧Ｖｔｈ１近傍に達してＮチャネルＭＯＳトランジスタＭＮ３に流れる電流がバイアス電流Ｉｂ２より小さくなると、信号Ｖｏ２が増加を開始する。信号Ｖｏ２が、信号Ｖｏ１とＮチャネルＭＯＳトランジスタＭＮ５の閾値電圧の和の電圧を超えて上昇すると、すなわちＮチャネルＭＯＳトランジスタＭＮ５のゲート・ソース電圧が当該トランジスタの閾値電圧を超えると、ＮチャネルＭＯＳトランジスタＭＮ５からなるソースフォロワ回路が電流ソース素子として機能して容量Ｃｐに電流が流れ込み、信号Ｖｏ１の低下が抑えられる。最終的な信号Ｖｏ１の大きさはＮチャネルＭＯＳトランジスタＭＮ３がバイアス電流Ｉｂ２を流すのに必要なゲート・ソース電圧となり、最終的な信号電圧Ｖｏ２の大きさはこの信号Ｖｏ１にＮチャネルＭＯＳトランジスタＭＮ５が（Ｖｉｎｐ−Ｖｉｎｍ）・ｇｍの電流を流す（差動増幅回路１０により引き抜かれる電流と等しい電流を容量Ｃｐに供給して、信号Ｖｏ１が安定する状態となる。なお、その電流値の最大値はバイアス電流Ｉｂ１である。）のに必要なゲート・ソース電圧を加算した電圧となる。また、信号Ｖｏ２が増加して時刻ｔ３に波形整形回路３０の閾値電圧Ｖｔｈ２に達すると、波形整形回路の出力信号Ｖｏ３がＨからＬに反転する。
【００２３】
図４は、入力電圧Ｖｉｎｍを固定し、入力電圧Ｖｉｎｐを時刻ｔ４でＬレベルからＨレベルに変化させたときの応答を示すタイムチャートである。時刻ｔ４以前は、図３の時刻ｔ３以降と同じ状態である。Ｖｉｎｐ＞Ｖｉｎｍに変化する時刻ｔ４から、差動増幅回路１０の出力端子より（Ｖｉｎｐ−Ｖｉｎｍ）・ｇｍの電流が出力され、この電流が容量Ｃｐを充電し、これに伴い信号Ｖｏ１が上昇していく。信号Ｖｏ１の初期値は、上述のようにＮチャネルＭＯＳトランジスタＭＮ３がバイアス電流Ｉｂ２を流すのに必要なゲート・ソース電圧であり、これは既にＮチャネルＭＯＳトランジスタＭＮ３の閾値電圧Ｖｔｈ１を超えているので、信号Ｖｏ２は時刻ｔ４から直ちに減少を開始し、時刻ｔ５で波形整形回路３０の閾値電圧Ｖｔｈ２以下になると、比較回路の出力である波形整形回路３０の出力Ｖｏ３がＬレベルからＨレベルに反転する。この動作を図８のものと比較すると、容量ＣｐをＮチャネルＭＯＳトランジスタＭＮ３の閾値電圧Ｖｔｈ１まで充電する時間（ｔｂ−ｔａ）が不要であり、さらに信号Ｖｏ２の初期値が図８のものより波形整形回路３０の閾値電圧Ｖｔｈ２に近いものとなっているので、比較回路の応答時間を大幅に短縮することができる。また、従来の比較回路に追加したものが、ＮチャネルＭＯＳトランジスタＭＮ５からなるソースフォロワ回路だけであり、定電圧源も不要で、回路規模および消費電流の増加を抑制することができる。
【実施例２】
【００２４】
実施例１はＶｉｎｐ＞Ｖｉｎｍのときの信号Ｖｏ１の下限および信号Ｖｏ２の上限を制限するものであるが、図５に示す実施例２は、さらにＶｉｎｐ＜Ｖｉｎｍのときの信号Ｖｏ１の上限および信号Ｖｏ２の下限も制限するものである。図５に示す実施例２については、図２の実施例１と共通する部位には同じ符号を付して、詳細な説明は省略する。
【００２５】
図５に示す実施例２は、図２に示す実施例１に対しＰチャネルＭＯＳトランジスタＭＰ４からなるソースフォロワ回路を追加し、このソースフォロワ回路とＮチャネルＭＯＳトランジスタＭＮ５からなるソースフォロワ回路とで図１のクランプ回路４０に相当するクランプ回路４２を構成したものである。ＮチャネルＭＯＳトランジスタＭＮ５とＰチャネルＭＯＳトランジスタＭＰ４のゲート端子がクランプ回路４２の入力端子であり、ここに単相増幅回路２０の出力信号Ｖｏ２が入力されている。また、クランプ回路４２の出力端子であるＮチャネルＭＯＳトランジスタＭＮ５とＰチャネルＭＯＳトランジスタＭＰ４のソース端子は、単相増幅回路２０の入力端子に接続されている。この構成により、信号Ｖｏ１の電圧が（（信号Ｖｏ２の電圧）＋（ＰチャネルＭＯＳトランジスタＭＰ４のゲート・ソース電圧））以上、もしくは（（信号Ｖｏ２の電圧）−（ＮチャネルＭＯＳトランジスタＭＮ５のゲート・ソース電圧））以下、にはならないようにすることができる。
【００２６】
ＰチャネルＭＯＳトランジスタＭＰ４からなるソースフォロワ回路が信号Ｖｏ１の上限および信号Ｖｏ２の下限を制限する動作は、実施例１で説明したＮチャネルＭＯＳトランジスタＭＮ５によるソースフォロワ回路が信号Ｖｏ１の下限および信号Ｖｏ２の上限を制限する動作と同じであるので、詳細な説明は省略する。信号Ｖｏ１の上昇により、信号Ｖｏ２が信号Ｖｏ１からＰチャネルＭＯＳトランジスタＭＰ４の閾値電圧を差し引いた電圧を超えて減少すると、すなわちＰチャネルＭＯＳトランジスタＭＰ４のゲート・ソース電圧が当該トランジスタの閾値電圧を超えると、ＰチャネルＭＯＳトランジスタＭＰ４からなるソースフォロワ回路が電流シンク素子として機能して容量Ｃｐから電荷を引き抜き、信号Ｖｏ１の上昇が抑えられる。Ｖｉｎｐ＜Ｖｉｎｍで信号Ｖｏ１の上限および信号Ｖｏ２の下限が制限されたときの最終的な信号Ｖｏ１の大きさはＮチャネルＭＯＳトランジスタＭＮ３がバイアス電流Ｉｂ２を流すのに必要なゲート・ソース電圧となり、信号電圧Ｖｏ２の大きさはこの信号Ｖｏ１からＰチャネルＭＯＳトランジスタＭＰ４が（Ｖｉｎｍ−Ｖｉｎｐ）・ｇｍの電流を流す（差動増幅回路１０から供給される電流と等しい電流を容量Ｃｐから引き抜いて、信号Ｖｏ１が安定する状態となる。）のに必要なゲート・ソース電圧を差し引いた電圧となる。
【００２７】
上記より、ＮチャネルＭＯＳトランジスタＭＮ５とＰチャネルＭＯＳトランジスタＭＰ４を両方接続した場合、信号Ｖｏ１の大きさはＮチャネルＭＯＳトランジスタＭＮ３がバイアス電流Ｉｂ２を流すのに必要なゲート・ソース電圧近傍となり、信号Ｖｏ２の大きさは、ほぼ（（信号Ｖｏ１＋ＮチャネルＭＯＳトランジスタＭＮ５の閾値電圧）〜（信号Ｖｏ１−ＰチャネルＭＯＳトランジスタＭＰ４の閾値電圧）の範囲となる。波形整形回路３０の閾値電圧Ｖｔｈ２はこの範囲内にあるようにする。また、クランプ回路４２をＰチャネルＭＯＳトランジスタＭＰ４によるソースフォロワ回路のみで構成するようにしてもよい。
【実施例３】
【００２８】
図６に示す第３の実施例は、図５の差動増幅回路１０と単相増幅回路２０におけるＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタの役割を入れ替えて差動増幅回路１０ａと単相増幅回路２０ａを構成したものである。すなわち、差動増幅回路１０のＰチャネルＭＯＳトランジスタＭＰ１，ＭＰ２、ＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２および定電流源１１を、それぞれＮチャネルＭＯＳトランジスタＭＮ６，ＭＮ７、ＰチャネルＭＯＳトランジスタＭＰ５，ＭＰ６および定電流源１１ａに置き換えて差動増幅回路１０ａを構成している。また、単相増幅回路２０のＮチャネルＭＯＳトランジスタＭＮ３および定電流源２１を、それぞれＰチャネルＭＯＳトランジスタＭＰ７および定電流源２１ａで置き換えて単相増幅回路２０ａを構成している。本実施例の動作は実施例２のものと同様であるので、説明は省略する。
【００２９】
また、上述の実施例において、ＮチャネルＭＯＳトランジスタＭＮ５によるソースフォロワ回路はＮＰＮトランジスタ回路によるエミッタフォロワ回路に置き換えてもよい。また、ＰチャネルＭＯＳトランジスタＭＰ４によるソースフォロワ回路はＰＮＰトランジスタ回路によるエミッタフォロワ回路に置き換えてもよい。
【符号の説明】
【００３０】
１０，１０ａ 差動増幅回路
１１，１１ａ，２１，２１ａ 定電流源
２０，２０ａ 単相増幅回路
３０ 波形整形回路
４０，４１，４２ クランプ回路
Ｃｐ 容量
ＭＮ１〜ＭＮ７ ＮチャネルＭＯＳトランジスタ
ＭＰ１〜ＭＰ７ ＰチャネルＭＯＳトランジスタ
【特許請求の範囲】
【請求項１】
第１の入力電圧と第２の入力電圧の差に応じた出力電流を出力端子から出力する差動増幅回路と、
入力端子が前記差動増幅回路の前記出力端子に接続される単相増幅回路と、
該単相増幅回路の出力を入力として該単相増幅回路の入力電圧を制限するクランプ回路と、を有し、
前記クランプ回路は、前記単相増幅回路の出力が第１の所定電圧を超えて上昇すると電流を出力する電流ソース素子と、前記単相増幅回路の出力が第２の所定電圧を超えて減少すると電流を引き抜く電流シンク素子の少なくとも一方を有することを特徴とする比較回路。
【請求項２】
前記電流ソース素子は前記単相増幅回路の出力を入力とするＮチャネルＭＯＳトランジスタによるソースフォロワ回路もしくはＮＰＮトランジスタによるエミッタフォロワ回路であり、前記電流シンク素子は前記単相増幅回路の出力を入力とするＰチャネルＭＯＳトランジスタによるソースフォロワ回路もしくはＰＮＰトランジスタによるエミッタフォロワ回路であることを特徴とする請求項１に記載の比較回路。
【請求項３】
前記単相増幅回路の出力を入力とする波形整形回路を有し、該波形整形回路は前記第１の所定電圧より低く、前記第２の所定電圧より高い第３の所定電圧を閾値電圧とすることを特徴とする請求項１または２に記載の比較回路。
【請求項１】
第１の入力電圧と第２の入力電圧の差に応じた出力電流を出力端子から出力する差動増幅回路と、
入力端子が前記差動増幅回路の前記出力端子に接続される単相増幅回路と、
該単相増幅回路の出力を入力として該単相増幅回路の入力電圧を制限するクランプ回路と、を有し、
前記クランプ回路は、前記単相増幅回路の出力が第１の所定電圧を超えて上昇すると電流を出力する電流ソース素子と、前記単相増幅回路の出力が第２の所定電圧を超えて減少すると電流を引き抜く電流シンク素子の少なくとも一方を有することを特徴とする比較回路。
【請求項２】
前記電流ソース素子は前記単相増幅回路の出力を入力とするＮチャネルＭＯＳトランジスタによるソースフォロワ回路もしくはＮＰＮトランジスタによるエミッタフォロワ回路であり、前記電流シンク素子は前記単相増幅回路の出力を入力とするＰチャネルＭＯＳトランジスタによるソースフォロワ回路もしくはＰＮＰトランジスタによるエミッタフォロワ回路であることを特徴とする請求項１に記載の比較回路。
【請求項３】
前記単相増幅回路の出力を入力とする波形整形回路を有し、該波形整形回路は前記第１の所定電圧より低く、前記第２の所定電圧より高い第３の所定電圧を閾値電圧とすることを特徴とする請求項１または２に記載の比較回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１１−２２３１３０（Ｐ２０１１−２２３１３０Ａ）
【公開日】平成２３年１１月４日（２０１１．１１．４）
【国際特許分類】
【出願番号】特願２０１０−８７４６８（Ｐ２０１０−８７４６８）
【出願日】平成２２年４月６日（２０１０．４．６）
【出願人】（０００００５２３４）富士電機株式会社 (3,146)
【Ｆターム（参考）】
【公開日】平成２３年１１月４日（２０１１．１１．４）
【国際特許分類】
【出願日】平成２２年４月６日（２０１０．４．６）
【出願人】（０００００５２３４）富士電機株式会社 (3,146)
【Ｆターム（参考）】
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