発振検出回路
【課題】低電力化を可能とし、リーク電流による誤動作の発生を無くした発振検出回路を提供する。
【解決手段】発振検出回路は、基準電圧源に接続された第１の入力端子と発振回路出力端に接続された第２の入力端子とを有しており、複数のバイポーラトランジスタにより構成される差動回路を採用し、差動回路の出力端に接続され出力端の電位に応じて充電または放電を行う容量素子と、容量素子の電位に基づいて発振信号端の所望の発振状態を検出する検出回路を有する。
【解決手段】発振検出回路は、基準電圧源に接続された第１の入力端子と発振回路出力端に接続された第２の入力端子とを有しており、複数のバイポーラトランジスタにより構成される差動回路を採用し、差動回路の出力端に接続され出力端の電位に応じて充電または放電を行う容量素子と、容量素子の電位に基づいて発振信号端の所望の発振状態を検出する検出回路を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振回路における発振出力の振幅が所望以上になったことを検出するための発振検出回路に関する。
【背景技術】
【０００２】
ＣＭＯＳインバータ等からなる反転増幅回路の入出力間に圧電振動子を接続して用いる発振回路において、この発振回路の発振状態を検出するものとして、特許文献１に開示された発振検出回路が知られている。そして、当該特許文献１に記載された発振検出回路は、基準電圧を入力とする第１の入力端子と発振出力を入力とする第２の入力端子とを有するＣＭＯＳ回路で構成された差動増幅器と、差動増幅器に流れる電流を制限する電流制限手段と、差動増幅器の出力に応じて容量素子の充電または放電を制御する制御回路とを有し、容量素子の電位に基づいて発振出力の所望の状態を検出するものである。
【０００３】
しかし、特許文献１に記載された発振検出回路は、全てＣＭＯＳ回路により構成されているため、高い周波数の発振出力が要求される発振回路においては最良の構成とは言いがたい。すなわち、今まで水晶発振用のＩＣは、チップサイズの小型化及び低消費電流の要求よりＣＭＯＳ回路で開発されてきたが、発振周波数が高くなるにつれて、圧電振動子として用いられる水晶に流せる電力（水晶電力）が制限されるようになってきた。そして、その対策としてＣＭＯＳではＲｄ（出力抵抗）内蔵発振回路（出願人により特許取得済み、特許文献２）等の改良が試みられました。そして、今後の発振回路おける更なる低電力の要求に答える為、バイポーラトランジスタを用いた回路の採用が必要となっている。バイポーラ発振回路はその構造上、電力が流れ難いという特徴を持っている。
【０００４】
また、バイポーラトランジスタを用いた発振検出回路として、先に出願人が開発した回路があり、その構成を図３に示す。発振検出回路は、一端が発振回路１の出力端に接続され他端がＮＰＮバイポーラトランジスタ６のベースに接続された容量素子２と、該ＮＰＮバイポーラトランジスタ６のベースを所望の電位にバイアスするための電源−接地間に直列に接続された抵抗３及び抵抗４と、所望の電位にバイアスされたＮＰＮバイポーラトランジスタ６のコレクタに接続された充放電用の容量素子７と、容量素子７の電位に基づいて発振出力の所望の状態を検出するＣＭＯＳインバータ８とから構成される。
【０００５】
このような回路構成によると、理想的な動作では、発振開始時に発振出力の振幅（電圧値）が、設定された所望の値以下の場合には、容量素子２の他端の電位により制御されるベース電位はＮＰＮバイポーラトランジスタ６のコレクタ電流を流すまでには至らない。その後、該振幅が所望の値以上になった場合には、ＮＰＮバイポーラトランジスタ６のコレクタ電流は流れ、それによって容量素子７は放電され、ＣＭＯＳインバータ８の出力は反転し発振を検出した信号（Ｖｏｕｔ）を出力する。
【０００６】
【特許文献１】特許第３５６４９７６号公報
【特許文献２】特許第２５３５８０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、バイポーラトランジスタを使ったとしても図３に示すような回路では、次のような課題が存在する。すなわち、ＮＰＮバイポーラトランジスタ６自身のリーク電流が原因で発振検出回路全体として誤動作が生じる場合がある。
【０００８】
詳細には、ＮＰＮバイポーラトランジスタ６自身にリーク電流が無ければ、発振出力の振幅が所望の値以下の場合には、ＮＰＮバイポーラトランジスタ６はオフし、容量素子７は抵抗５の電圧降下分で決まる特定の電位が保持される。これに反して、リーク電流が有った場合には、ＮＰＮバイポーラトランジスタ６を経由して容量素子７は徐々に放電され、その電位は意図せずに低下していく。そして、この容量素子７の電位低下が原因で、発振出力の振幅が所望の値以上にならないうちに、ＣＭＯＳインバータ８の出力が反転し、発振を検出した信号を出力するということが生じてしまう。
【０００９】
本発明は、このような問題点を解決するためになされたもので、発振出力の振幅が所望以上の大きさになったことを検出するための発振検出回路において、更なる低電力の要求に答える為にバイポーラトランジスタを用いることを可能とし、そして、リーク電流による誤動作の発生を無くした発振検出回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の発振検出回路は、一端が発振回路の発振信号端に接続された第1の容量素子と、複数のバイポーラトランジスタによって構成され、基準電圧源に接続された第１の入力端子と上記第1の容量素子の他端に接続された第２の入力端子とを有し、両端子間の電位の比較結果に基づく電圧を出力する差動回路と、上記差動回路の出力端に接続され上記出力端の電位に応じて充電または放電を行う第２の容量素子と、上記第２の容量素子の電位に基づいて、上記発振信号端の所望の発振状態を検出する検出回路を備えたことを特徴とする。
【００１１】
また、上記差動回路における上記第２の入力端子は、上記発振回路からの発振信号が無いとき及び発振初期状態では、上記第１の入力端子に入力される基準電圧よりも低い電圧にバイアスされ、上記差動回路の出力電位は高レベルであることを特徴とする。
【００１２】
また、上記差動回路における上記第２の入力端子は、上記発振回路からの発振信号が無いとき及び発振初期状態では、上記第１の入力端子に入力される基準電圧よりも高い電圧にバイアスされ、上記差動回路の出力電位は低レベルであることを特徴とする。
【００１３】
また、上記差動回路は、上記第１及び第２の端子間の電位の比較結果に基づく出力電位を生成する差動部と、電源間に直列接続されたバイポーラトランジスタと抵抗素子とを含み上記差動部出力の反転電位を生成する反転部とを有することを特徴とする。
【００１４】
また、上記検出回路は、シュミット回路から構成されることを特徴とする。
【発明の効果】
【００１５】
本発明の発振検出回路によれば、発振開始時の小振幅時における第２の容量素子の電位変化を抑制することができる。これにより、発振信号端が所望の状態に達しないタイミングでの誤った検出を防ぐことが可能になる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の好適な実施の形態について図面を参照して説明する。図１は、本発明の第１の実施の形態に係わる発振検出回路の回路図であり、図２は、図１に示した発振検出回路の各ノードにおける電圧の変化を示す波形図である。また、図３は、第１図中に示した発振回路の構成を示す回路図である。
【００１７】
発振検出回路は、発振回路１１の発振出力（Ｖｏｓｃ）が入力され、この入力と基準電圧を比較し、その結果に基づく電圧を出力する差動回路と、差動回路の出力に応じて充電または放電を行う容量素子２０と、容量素子２０の電位変化に基づいて所望の発振状態を検出し、その結果をＶｏｕｔとして出力する検出回路２１より構成されている。
【００１８】
具体的には、差動回路は、高電位側電源Ｖｄｄ及び低電位側電源Ｖｓｓの電源間の電流路内で直列接続されたＰＮＰバイポーラトランジスタ１５及びＮＰＮバイポーラトランジスタ１７と、同じく電源間の電流路内で直列接続されたＰＮＰバイポーラトランジスタ１６及びＮＰＮバイポーラトランジスタ１８とを有し、ＮＰＮバイポーラトランジスタ１７及びＮＰＮバイポーラトランジスタ１８の両エミッタは共通接続されて定電流源１９に接続される。また、ＰＮＰバイポーラトランジスタ１５及びＰＮＰバイポーラトランジスタ１６の両ベースは共通接続されるとともに、該共通接続点は、ＰＮＰバイポーラトランジスタ１５のコレクタに接続される。
【００１９】
そして、ＮＰＮバイポーラトランジスタ１７のベースには、電源間に直列接続された抵抗素子１３及び１４によって生成される基準電圧（Ｖｒｅｆ）が入力され、ＮＰＮバイポーラトランジスタ１８のベースには、発振回路１１の発振出力電圧（Ｖｏｓｃ）が入力される。また、発振回路からの発振信号が無いときは、抵抗素子２３及び抵抗素子２４の分圧比により、基準電圧（Ｖｒｅｆ）よりも低い電圧にＮＰＮバイポーラトランジスタ１８のベースはバイアスされている。これにより、トランジスタ１７、１８のべースに印加される両入力電圧による差動が構成される。
【００２０】
差動回路の出力は、ＮＰＮバイポーラトランジスタ１８のコレクタ側から取り出され、その出力電圧に応じて容量素子２０は充電または放電が行われ、容量素子２０の電位変化（放電の結果）に基づいて検出回路２１は、所望の発振状態を検出する。検出回路２１は、例えばＣＭＯＳインバータから構成される。
【００２１】
次に、第１図中に示した発振回路の構成の図３の回路図を用いて説明する。同図に示す構成は典型的なコルピッツ型発振回路の一例であり、その使用形態により種々の変更が加えられる。発振回路は、コレクタが負荷抵抗１０６を介して高電位側電源（Ｖｄｄ）に接続され、エミッタが抵抗素子１０７を介して低電位側電源（Ｖｓｓ）に接続された発振用バイポーラトランジスタ１０３と、そのベースと低電位側電源（Ｖｓｓ）との間に接続された水晶振動子１００と、発振用バイポーラトランジスタ１０３のベースにバイアスを与えるための直列接続された抵抗素子１０４及び１０５を有している。また、水晶振動子１００の両端の信号を直列接続された容量素子１０１及び１０２で分圧しており、その接続点とバイポーラトランジスタ１０３のエミッタとが接続される。
【００２２】
そして、発振用バイポーラトランジスタ１０３のコレクタ側から出力される発振信号は、容量素子１０８を介して、発振出力（Ｖｏｓｃ）として次段の回路（図１に示した発振検出回路）へ提供される。この発振回路においては、容量素子１０８を介して発振出力取り出しているが、発振出力のバイアスが安定していれば、この容量素子１０８無くてもよい。
【００２３】
次に、図２を参照し上述の第１の実施の形態に係わる発振検出回路の動作を説明する。図２は、各ノードの電圧の変化を示す波形図であり、図（ａ）はノードａ、図（ｂ）はノードｂ、図（ｃ）はノードｃの状態をそれぞれ示している。
【００２４】
発振回路１１において発振が開始すると、ノードａ（＝Ｖｏｕｔ）の発振波形の振幅（電圧レベル）は徐々に大きくなり、所定時間の経過により、その振幅が、基準電圧にて設定されるしきい値（Ｖｒｅｆ）を超えると、ＮＰＮバイポーラトランジスタ１８がオンし、ノードｂの電位を下降させる。（図（ｂ）参照）すなわち、一端が電源に接続されていることで充電状態であった容量素子２０の電位を、ＮＰＮバイポーラトランジスタ１８にコレクタ電流を流すことにより放電させる。
【００２５】
そして、容量素子２０の保持電位が、検出回路２１（ＣＭＯＳインバータ）の反転しきい値のレベル（Ｖｔｈ-ｉｎｖ）に達すると、接地レベル（Ｖｓｓ）であった検出回路の出力（Ｖｏｕｔ）を、電源電圧レベル（Ｖｄｄ）に変化させる。（図（ｃ）参照）これにより、発振状態の検出となる。
【００２６】
このように、バイポーラトランジスタによる差動回路を用いた発振検出回路を採用したことにより、低電力化した回路構成においてもリーク電流の発生を抑制することができ、発振信号端が所望の状態に達しないタイミングでの誤った検出を防ぐことが可能になる。
【００２７】
以下、本発明の第２の実施の形態にについて図面を参照して説明する。図４は、本発明の第２の実施の形態に係わる発振検出回路の回路図であり、図５は、図４に示した発振検出回路の各ノードにおける電圧の変化を示す波形図である。尚、図４の回路図において付した参照番号は、前述の第１の実施の形態の構成要件と対応した構成要件については同じ参照番号を付している。
【００２８】
発振検出回路は、発振回路１１の発振出力（Ｖｏｓｃ）が入力され、この入力と基準電圧（Ｖｒｅｆ）を比較し、その結果に基づく電圧を出力する差動回路と、差動回路の出力に応じて充電または放電を行う容量素子２０と、容量素子２０の電位変化に基づいて所望の発振状態を検出し、その結果をＶｏｕｔとして出力する検出回路２１より構成されている。
【００２９】
差動回路は、差動部と反転部とから構成される。差動部は、高電位側電源Ｖｄｄ及び低電位側電源Ｖｓｓの電源間の電流路内で直列接続されたＰＮＰバイポーラトランジスタ１５及びＮＰＮバイポーラトランジスタ１７と、同じく電源間の電流路内で直列接続されたＰＮＰバイポーラトランジスタ１６及びＮＰＮバイポーラトランジスタ１８とを有し、ＮＰＮバイポーラトランジスタ１７及びＮＰＮバイポーラトランジスタ１８の両エミッタは共通接続されて定電流源１９に接続される。また、ＰＮＰバイポーラトランジスタ１５及びＰＮＰバイポーラトランジスタ１６の両ベースは共通接続されるとともに、該共通接続点は、ＰＮＰバイポーラトランジスタ１５のコレクタに接続される。
【００３０】
そして、ＮＰＮバイポーラトランジスタ１７のベースには、電源間に直列接続された抵抗素子１３及び１４によって生成される基準電圧（Ｖｒｅｆ）が入力され、ＮＰＮバイポーラトランジスタ１８のベースには、発振回路１１の発振出力電圧（Ｖｏｓｃ）が入力される。また、発振回路からの発振信号が無いときは、抵抗素子２３及び抵抗素子２４の分圧比により、基準電圧よりも低い電圧にＮＰＮバイポーラトランジスタ１８のベースはバイアスされている。これにより、トランジスタ１７、１８のべースに印加される両入力電圧による差動が構成され、差動部の出力は、ＮＰＮバイポーラトランジスタ１８のコレクタ側から取り出される。
【００３１】
反転部は、高電位側電源Ｖｄｄ及び低電位側電源Ｖｓｓの電源間の電流路内で直列接続されたＰＮＰバイポーラトランジスタ２５と抵抗素子２６とから構成される。そして、ＰＮＰバイポーラトランジスタ２５のベースに差動部の出力（ＮＰＮバイポーラトランジスタ１８のコレクタ）が接続され、そのコレクタの電位が、後段の容量素子２０は充放電を制御する出力となっている。
【００３２】
容量素子２０は、ＰＮＰバイポーラトランジスタ２５のコレクタ電位に応じて充電または放電が行なわれ、容量素子２０の電位変化（充電の結果）に基づいて検出回路２１は、所望の発振状態を検出する。検出回路２１は、例えばＣＭＯＳインバータから構成される。
【００３３】
同図中ブロックで示した発振回路１１は、第１の実施の形態と同様に図３の構成と同じであり、ここでは説明を省略する。
【００３４】
次に、図５を参照し第２の実施の形態に係わる発振検出回路の動作を説明する。図５は、各ノードの電圧の変化を示す波形図であり、図（ａ）はノードａ、図（ｂ）はノードｂ、図（ｃ）はノードｃ、図（ｄ）はノードｄの状態をそれぞれ示している。
【００３５】
発振回路１１において発振が開始すると、ノードａ（＝Ｖｏｕｔ）の発振波形の振幅（電圧レベル）は徐々に大きくなり、所定時間の経過により、その振幅が、基準電圧にて設定されるしきい値（Ｖｒｅｆ）を超えると、ＮＰＮバイポーラトランジスタ１８がオンし、ノードｂの電位を下降させる。（図（ｂ）参照）すなわち、ＰＮＰバイポーラトランジスタ１６を介して高電位（Ｖｄｄ）に接続されていた状態であったノードｂの電位を、ＮＰＮバイポーラトランジスタ１８にコレクタ電流を流すことにより低電位側（Ｖｓｓ）にシフトさせる。これにより、それまでオフ状態であったＰＮＰバイポーラトランジスタ２５がオンし、ノードｃの電位を上昇させる。（図（ｃ）参照）すなわち、検出端が抵抗素子２６を介して低電位側電源（Ｖｓｓ）に接続されていることで、放電状態であった容量素子２０の電位を、ＰＮＰバイポーラトランジスタ２５にコレクタ電流を流すことにより充電させる。
【００３６】
そして、容量素子２０の保持電位が、検出回路２１（ＣＭＯＳインバータ）の反転しきい値のレベル（Ｖｔｈ-ｉｎｖ）に達すると、高レベル（Ｖｄｄ）であった検出回路の出力（Ｖｏｕｔ）を、低レベル（Ｖｓｓ）に変化させる。（図（ｄ）参照）これにより、発振状態の検出となる。
【００３７】
このように、バイポーラトランジスタによる差動回路を用いた発振検出回路を採用したことにより、低電力化した回路構成においてもリーク電流の発生を抑制することができ、発振信号端が所望の状態に達しないタイミングでの誤った検出を防ぐことが可能になる。更に、容量素子の充放電の時定数はＰＮＰバイポーラトランジスタ２５のＧｍで決まるが、そのベース電位は、発振出力ではなく差動回路の出力で決まるので設計の自由度が向上する。
【００３８】
以下、本発明の第３の実施の形態にについて図面を参照して説明する。図６は、本発明の第３の実施の形態に係わる発振検出回路の回路図であり、図７は、図６に示した発振検出回路の各ノードにおける電圧の変化を示す波形図である。尚、図６の回路図において付した参照番号は、前述の第１及び第２の実施の形態の構成要件と対応した構成要件については同じ参照番号を付している。
【００３９】
発振検出回路は、発振回路１１の発振出力（Ｖｏｓｃ）が入力され、この入力と基準電圧を比較し、その結果に基づく電圧を出力する差動回路と、差動回路の出力に応じて充電または放電を行う容量素子３４と、容量素子３４の電位変化に基づいて所望の発振状態を検出し、その結果をＶｏｕｔとして出力する検出回路２１より構成されている。
【００４０】
差動回路は、差動部と反転部とから構成される。差動部は、高電位側電源Ｖｄｄ及び低電位側電源Ｖｓｓの電源間の電流路内で直列接続されたＰＮＰバイポーラトランジスタ３５及びＮＰＮバイポーラトランジスタ３７と、同じく電源間の電流路内で直列接続されたＰＮＰバイポーラトランジスタ３６及びＮＰＮバイポーラトランジスタ３８とを有し、ＰＮＰバイポーラトランジスタ３５及びＰＮＰバイポーラトランジスタ３６の両エミッタは共通接続されて定電流源３９に接続される。また、ＮＰＮバイポーラトランジスタ３７及びＮＰＮバイポーラトランジスタ３８の両ベースは共通接続されるとともに、該共通接続点は、ＮＰＮバイポーラトランジスタ３７のコレクタに接続される。
【００４１】
そして、ＰＮＰバイポーラトランジスタ３５のベースには、電源間に直列接続された抵抗素子１３及び１４によって生成される基準電圧（Ｖｒｅｆ）が入力され、ＰＮＰバイポーラトランジスタ３６のベースには、発振回路１１の発振出力電圧（Ｖｏｓｃ）が入力される。また、発振回路からの発振信号が無いときは、抵抗素子２３及び抵抗素子２４の分圧比により、基準電圧よりも高い電圧にＰＮＰバイポーラトランジスタ３６のベースはバイアスされている。これにより、トランジスタ３５、３６のべースに印加される両入力電圧による差動が構成され、差動部の出力は、ＰＮＰバイポーラトランジスタ３６のコレクタ側から取り出される。
【００４２】
反転部は、高電位側電源Ｖｄｄ及び低電位側電源Ｖｓｓの電源間の電流路内で直列接続された抵抗素子３２とＮＰＮバイポーラトランジスタ３３とから構成される。そして、ＮＰＮバイポーラトランジスタ３３のベースに差動部の出力（ＮＰＮバイポーラトランジスタ３６のコレクタ）が接続され、そのコレクタの電位が、後段の容量素子３４は充放電を制御する出力となっている。
【００４３】
容量素子３４は、ＮＰＮバイポーラトランジスタ３３の出力に応じて充電または放電が行なわれ、容量素子３４の電位変化（放電の結果）に基づいて検出回路２１は、所望の発振状態を検出する。検出回路２１は、例えばＣＭＯＳインバータから構成される。
【００４４】
同図中においてブロックで示した発振回路１１は、第１の実施の形態と同様に図３の構成と同じであり、ここでは説明を省略する。
【００４５】
次に、図７を参照し第３の実施の形態に係わる発振検出回路の動作を説明する。図７は、各ノードの電圧の変化を示す波形図であり、図（ａ）はノードａ、図（ｂ）はノードｂ、図（ｃ）はノードｃ、図（ｄ）はノードｄの状態をそれぞれ示している。
【００４６】
発振回路１１において発振が開始すると、ノードａ（＝Ｖｏｕｔ）の発振波形の振幅（電圧レベルの変化）は徐々に大きくなり、所定時間の経過により、その低電位側の振幅が、基準電圧にて設定されるしきい値（Ｖｒｅｆ）以下になる、ＰＮＰバイポーラトランジスタ３６がオンし、ノードｂの電位を上降させる。（図（ｂ）参照）即ち、ＮＰＮバイポーラトランジスタ３８を介して低電位側電源（Ｖｓｓ）に接続されていた状態であったノードｂの電位を、ＰＮＰバイポーラトランジスタ３６にコレクタ電流を流すことにより高電位側（Ｖｄｄ）にシフトさせる。これにより、それまでオフ状態であったＮＰＮバイポーラトランジスタ３３がオンし、ノードｃの電位を下降させる。（図（ｃ）参照）すなわち、検出端が抵抗素子３２を介して高電位側電源（Ｖｄｄ）に接続されていることで、充電状態であった容量素子３４の電位を、ＮＰＮバイポーラトランジスタ３３にコレクタ電流を流すことにより放電させる。
【００４７】
そして、容量素子３４の保持電位が、検出回路２１（ＣＭＯＳインバータ）の反転しきい値のレベル（Ｖｔｈ-ｉｎｖ）に達するまで下降すると、低レベル（Ｖｓｓ）であった検出回路の出力（Ｖｏｕｔ）は、高レベル（Ｖｄｄ）に変化する。（図（ｄ）参照）これにより、発振状態の検出となる。
【００４８】
このように、バイポーラトランジスタによる差動回路を用いた発振検出回路を採用したことにより、低電力化した回路構成においてもリーク電流の発生を抑制することができ、発振信号端が所望の状態に達しないタイミングでの誤った検出を防ぐことが可能になる。更に、容量素子の充放電の時定数はＮＰＮバイポーラトランジスタ３３のＧｍで決まるが、そのベース電位は、発振出力ではなく差動回路の出力で決まるので設計の自由度が向上する。
【００４９】
上述の第１乃至第３の実施の形態においては、最終的に発振状態の検出を行う検出回路２１をＣＭＯＳインバータで構成することで説明したが、本発明はこれに限られるものではない。即ち、検出回路をシュミット回路により構成することもできる。
【００５０】
検出回路は、その前段の容量素子の電位が所望値に到達したことを検出して出力を反転させているが、発振初期状態では容量素子の電位は不安定であり、前述の所望の値付近で不安定な状態を繰り返すと、その電位に追従して検出回路の出力も不安定になってしまう。検出回路をシュミット回路により構成することで、一度反転した検出回路の出力は、そのヒステリシス特性により、その後の微小な容量素子電位の変化には追従せず、反転出力を維持するため、安定した検出結果を得ることできる。
【図面の簡単な説明】
【００５１】
【図１】本発明の第１の実施の形態に係わる発振検出回路を示す回路図である。
【図２】図１に示した発振検出回路の各ノードにおける電圧変化を示す波形図である。
【図３】図１中に示した発振回路の構成を示す回路図である。
【図４】本発明の第２の実施の形態に係わる発振検出回路を示す回路図である。
【図５】図４に示した発振検出回路の各ノードにおける電圧変化を示す波形図である。
【図６】本発明の第３の実施の形態に係わる発振検出回路を示す回路図である。
【図７】図６に示した発振検出回路の各ノードにおける電圧変化を示す波形図である。
【図８】従来技術に係わる発振検出回路を示す回路図である。
【符号の説明】
【００５２】
１、１１ 発振回路
２、７、２０、１０１、１０２、１０８ 容量素子
３、４、５、１３、１４、１０４〜１０７ 抵抗素子
６、１７、１８ ＮＰＮバイポーラトランジスタ
１５、１６、１０３ ＰＮＰバイポーラトランジスタ
１９ 定電流源
８、２１ 検出回路
１００ 水晶振動子
【技術分野】
【０００１】
本発明は、発振回路における発振出力の振幅が所望以上になったことを検出するための発振検出回路に関する。
【背景技術】
【０００２】
ＣＭＯＳインバータ等からなる反転増幅回路の入出力間に圧電振動子を接続して用いる発振回路において、この発振回路の発振状態を検出するものとして、特許文献１に開示された発振検出回路が知られている。そして、当該特許文献１に記載された発振検出回路は、基準電圧を入力とする第１の入力端子と発振出力を入力とする第２の入力端子とを有するＣＭＯＳ回路で構成された差動増幅器と、差動増幅器に流れる電流を制限する電流制限手段と、差動増幅器の出力に応じて容量素子の充電または放電を制御する制御回路とを有し、容量素子の電位に基づいて発振出力の所望の状態を検出するものである。
【０００３】
しかし、特許文献１に記載された発振検出回路は、全てＣＭＯＳ回路により構成されているため、高い周波数の発振出力が要求される発振回路においては最良の構成とは言いがたい。すなわち、今まで水晶発振用のＩＣは、チップサイズの小型化及び低消費電流の要求よりＣＭＯＳ回路で開発されてきたが、発振周波数が高くなるにつれて、圧電振動子として用いられる水晶に流せる電力（水晶電力）が制限されるようになってきた。そして、その対策としてＣＭＯＳではＲｄ（出力抵抗）内蔵発振回路（出願人により特許取得済み、特許文献２）等の改良が試みられました。そして、今後の発振回路おける更なる低電力の要求に答える為、バイポーラトランジスタを用いた回路の採用が必要となっている。バイポーラ発振回路はその構造上、電力が流れ難いという特徴を持っている。
【０００４】
また、バイポーラトランジスタを用いた発振検出回路として、先に出願人が開発した回路があり、その構成を図３に示す。発振検出回路は、一端が発振回路１の出力端に接続され他端がＮＰＮバイポーラトランジスタ６のベースに接続された容量素子２と、該ＮＰＮバイポーラトランジスタ６のベースを所望の電位にバイアスするための電源−接地間に直列に接続された抵抗３及び抵抗４と、所望の電位にバイアスされたＮＰＮバイポーラトランジスタ６のコレクタに接続された充放電用の容量素子７と、容量素子７の電位に基づいて発振出力の所望の状態を検出するＣＭＯＳインバータ８とから構成される。
【０００５】
このような回路構成によると、理想的な動作では、発振開始時に発振出力の振幅（電圧値）が、設定された所望の値以下の場合には、容量素子２の他端の電位により制御されるベース電位はＮＰＮバイポーラトランジスタ６のコレクタ電流を流すまでには至らない。その後、該振幅が所望の値以上になった場合には、ＮＰＮバイポーラトランジスタ６のコレクタ電流は流れ、それによって容量素子７は放電され、ＣＭＯＳインバータ８の出力は反転し発振を検出した信号（Ｖｏｕｔ）を出力する。
【０００６】
【特許文献１】特許第３５６４９７６号公報
【特許文献２】特許第２５３５８０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、バイポーラトランジスタを使ったとしても図３に示すような回路では、次のような課題が存在する。すなわち、ＮＰＮバイポーラトランジスタ６自身のリーク電流が原因で発振検出回路全体として誤動作が生じる場合がある。
【０００８】
詳細には、ＮＰＮバイポーラトランジスタ６自身にリーク電流が無ければ、発振出力の振幅が所望の値以下の場合には、ＮＰＮバイポーラトランジスタ６はオフし、容量素子７は抵抗５の電圧降下分で決まる特定の電位が保持される。これに反して、リーク電流が有った場合には、ＮＰＮバイポーラトランジスタ６を経由して容量素子７は徐々に放電され、その電位は意図せずに低下していく。そして、この容量素子７の電位低下が原因で、発振出力の振幅が所望の値以上にならないうちに、ＣＭＯＳインバータ８の出力が反転し、発振を検出した信号を出力するということが生じてしまう。
【０００９】
本発明は、このような問題点を解決するためになされたもので、発振出力の振幅が所望以上の大きさになったことを検出するための発振検出回路において、更なる低電力の要求に答える為にバイポーラトランジスタを用いることを可能とし、そして、リーク電流による誤動作の発生を無くした発振検出回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の発振検出回路は、一端が発振回路の発振信号端に接続された第1の容量素子と、複数のバイポーラトランジスタによって構成され、基準電圧源に接続された第１の入力端子と上記第1の容量素子の他端に接続された第２の入力端子とを有し、両端子間の電位の比較結果に基づく電圧を出力する差動回路と、上記差動回路の出力端に接続され上記出力端の電位に応じて充電または放電を行う第２の容量素子と、上記第２の容量素子の電位に基づいて、上記発振信号端の所望の発振状態を検出する検出回路を備えたことを特徴とする。
【００１１】
また、上記差動回路における上記第２の入力端子は、上記発振回路からの発振信号が無いとき及び発振初期状態では、上記第１の入力端子に入力される基準電圧よりも低い電圧にバイアスされ、上記差動回路の出力電位は高レベルであることを特徴とする。
【００１２】
また、上記差動回路における上記第２の入力端子は、上記発振回路からの発振信号が無いとき及び発振初期状態では、上記第１の入力端子に入力される基準電圧よりも高い電圧にバイアスされ、上記差動回路の出力電位は低レベルであることを特徴とする。
【００１３】
また、上記差動回路は、上記第１及び第２の端子間の電位の比較結果に基づく出力電位を生成する差動部と、電源間に直列接続されたバイポーラトランジスタと抵抗素子とを含み上記差動部出力の反転電位を生成する反転部とを有することを特徴とする。
【００１４】
また、上記検出回路は、シュミット回路から構成されることを特徴とする。
【発明の効果】
【００１５】
本発明の発振検出回路によれば、発振開始時の小振幅時における第２の容量素子の電位変化を抑制することができる。これにより、発振信号端が所望の状態に達しないタイミングでの誤った検出を防ぐことが可能になる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の好適な実施の形態について図面を参照して説明する。図１は、本発明の第１の実施の形態に係わる発振検出回路の回路図であり、図２は、図１に示した発振検出回路の各ノードにおける電圧の変化を示す波形図である。また、図３は、第１図中に示した発振回路の構成を示す回路図である。
【００１７】
発振検出回路は、発振回路１１の発振出力（Ｖｏｓｃ）が入力され、この入力と基準電圧を比較し、その結果に基づく電圧を出力する差動回路と、差動回路の出力に応じて充電または放電を行う容量素子２０と、容量素子２０の電位変化に基づいて所望の発振状態を検出し、その結果をＶｏｕｔとして出力する検出回路２１より構成されている。
【００１８】
具体的には、差動回路は、高電位側電源Ｖｄｄ及び低電位側電源Ｖｓｓの電源間の電流路内で直列接続されたＰＮＰバイポーラトランジスタ１５及びＮＰＮバイポーラトランジスタ１７と、同じく電源間の電流路内で直列接続されたＰＮＰバイポーラトランジスタ１６及びＮＰＮバイポーラトランジスタ１８とを有し、ＮＰＮバイポーラトランジスタ１７及びＮＰＮバイポーラトランジスタ１８の両エミッタは共通接続されて定電流源１９に接続される。また、ＰＮＰバイポーラトランジスタ１５及びＰＮＰバイポーラトランジスタ１６の両ベースは共通接続されるとともに、該共通接続点は、ＰＮＰバイポーラトランジスタ１５のコレクタに接続される。
【００１９】
そして、ＮＰＮバイポーラトランジスタ１７のベースには、電源間に直列接続された抵抗素子１３及び１４によって生成される基準電圧（Ｖｒｅｆ）が入力され、ＮＰＮバイポーラトランジスタ１８のベースには、発振回路１１の発振出力電圧（Ｖｏｓｃ）が入力される。また、発振回路からの発振信号が無いときは、抵抗素子２３及び抵抗素子２４の分圧比により、基準電圧（Ｖｒｅｆ）よりも低い電圧にＮＰＮバイポーラトランジスタ１８のベースはバイアスされている。これにより、トランジスタ１７、１８のべースに印加される両入力電圧による差動が構成される。
【００２０】
差動回路の出力は、ＮＰＮバイポーラトランジスタ１８のコレクタ側から取り出され、その出力電圧に応じて容量素子２０は充電または放電が行われ、容量素子２０の電位変化（放電の結果）に基づいて検出回路２１は、所望の発振状態を検出する。検出回路２１は、例えばＣＭＯＳインバータから構成される。
【００２１】
次に、第１図中に示した発振回路の構成の図３の回路図を用いて説明する。同図に示す構成は典型的なコルピッツ型発振回路の一例であり、その使用形態により種々の変更が加えられる。発振回路は、コレクタが負荷抵抗１０６を介して高電位側電源（Ｖｄｄ）に接続され、エミッタが抵抗素子１０７を介して低電位側電源（Ｖｓｓ）に接続された発振用バイポーラトランジスタ１０３と、そのベースと低電位側電源（Ｖｓｓ）との間に接続された水晶振動子１００と、発振用バイポーラトランジスタ１０３のベースにバイアスを与えるための直列接続された抵抗素子１０４及び１０５を有している。また、水晶振動子１００の両端の信号を直列接続された容量素子１０１及び１０２で分圧しており、その接続点とバイポーラトランジスタ１０３のエミッタとが接続される。
【００２２】
そして、発振用バイポーラトランジスタ１０３のコレクタ側から出力される発振信号は、容量素子１０８を介して、発振出力（Ｖｏｓｃ）として次段の回路（図１に示した発振検出回路）へ提供される。この発振回路においては、容量素子１０８を介して発振出力取り出しているが、発振出力のバイアスが安定していれば、この容量素子１０８無くてもよい。
【００２３】
次に、図２を参照し上述の第１の実施の形態に係わる発振検出回路の動作を説明する。図２は、各ノードの電圧の変化を示す波形図であり、図（ａ）はノードａ、図（ｂ）はノードｂ、図（ｃ）はノードｃの状態をそれぞれ示している。
【００２４】
発振回路１１において発振が開始すると、ノードａ（＝Ｖｏｕｔ）の発振波形の振幅（電圧レベル）は徐々に大きくなり、所定時間の経過により、その振幅が、基準電圧にて設定されるしきい値（Ｖｒｅｆ）を超えると、ＮＰＮバイポーラトランジスタ１８がオンし、ノードｂの電位を下降させる。（図（ｂ）参照）すなわち、一端が電源に接続されていることで充電状態であった容量素子２０の電位を、ＮＰＮバイポーラトランジスタ１８にコレクタ電流を流すことにより放電させる。
【００２５】
そして、容量素子２０の保持電位が、検出回路２１（ＣＭＯＳインバータ）の反転しきい値のレベル（Ｖｔｈ-ｉｎｖ）に達すると、接地レベル（Ｖｓｓ）であった検出回路の出力（Ｖｏｕｔ）を、電源電圧レベル（Ｖｄｄ）に変化させる。（図（ｃ）参照）これにより、発振状態の検出となる。
【００２６】
このように、バイポーラトランジスタによる差動回路を用いた発振検出回路を採用したことにより、低電力化した回路構成においてもリーク電流の発生を抑制することができ、発振信号端が所望の状態に達しないタイミングでの誤った検出を防ぐことが可能になる。
【００２７】
以下、本発明の第２の実施の形態にについて図面を参照して説明する。図４は、本発明の第２の実施の形態に係わる発振検出回路の回路図であり、図５は、図４に示した発振検出回路の各ノードにおける電圧の変化を示す波形図である。尚、図４の回路図において付した参照番号は、前述の第１の実施の形態の構成要件と対応した構成要件については同じ参照番号を付している。
【００２８】
発振検出回路は、発振回路１１の発振出力（Ｖｏｓｃ）が入力され、この入力と基準電圧（Ｖｒｅｆ）を比較し、その結果に基づく電圧を出力する差動回路と、差動回路の出力に応じて充電または放電を行う容量素子２０と、容量素子２０の電位変化に基づいて所望の発振状態を検出し、その結果をＶｏｕｔとして出力する検出回路２１より構成されている。
【００２９】
差動回路は、差動部と反転部とから構成される。差動部は、高電位側電源Ｖｄｄ及び低電位側電源Ｖｓｓの電源間の電流路内で直列接続されたＰＮＰバイポーラトランジスタ１５及びＮＰＮバイポーラトランジスタ１７と、同じく電源間の電流路内で直列接続されたＰＮＰバイポーラトランジスタ１６及びＮＰＮバイポーラトランジスタ１８とを有し、ＮＰＮバイポーラトランジスタ１７及びＮＰＮバイポーラトランジスタ１８の両エミッタは共通接続されて定電流源１９に接続される。また、ＰＮＰバイポーラトランジスタ１５及びＰＮＰバイポーラトランジスタ１６の両ベースは共通接続されるとともに、該共通接続点は、ＰＮＰバイポーラトランジスタ１５のコレクタに接続される。
【００３０】
そして、ＮＰＮバイポーラトランジスタ１７のベースには、電源間に直列接続された抵抗素子１３及び１４によって生成される基準電圧（Ｖｒｅｆ）が入力され、ＮＰＮバイポーラトランジスタ１８のベースには、発振回路１１の発振出力電圧（Ｖｏｓｃ）が入力される。また、発振回路からの発振信号が無いときは、抵抗素子２３及び抵抗素子２４の分圧比により、基準電圧よりも低い電圧にＮＰＮバイポーラトランジスタ１８のベースはバイアスされている。これにより、トランジスタ１７、１８のべースに印加される両入力電圧による差動が構成され、差動部の出力は、ＮＰＮバイポーラトランジスタ１８のコレクタ側から取り出される。
【００３１】
反転部は、高電位側電源Ｖｄｄ及び低電位側電源Ｖｓｓの電源間の電流路内で直列接続されたＰＮＰバイポーラトランジスタ２５と抵抗素子２６とから構成される。そして、ＰＮＰバイポーラトランジスタ２５のベースに差動部の出力（ＮＰＮバイポーラトランジスタ１８のコレクタ）が接続され、そのコレクタの電位が、後段の容量素子２０は充放電を制御する出力となっている。
【００３２】
容量素子２０は、ＰＮＰバイポーラトランジスタ２５のコレクタ電位に応じて充電または放電が行なわれ、容量素子２０の電位変化（充電の結果）に基づいて検出回路２１は、所望の発振状態を検出する。検出回路２１は、例えばＣＭＯＳインバータから構成される。
【００３３】
同図中ブロックで示した発振回路１１は、第１の実施の形態と同様に図３の構成と同じであり、ここでは説明を省略する。
【００３４】
次に、図５を参照し第２の実施の形態に係わる発振検出回路の動作を説明する。図５は、各ノードの電圧の変化を示す波形図であり、図（ａ）はノードａ、図（ｂ）はノードｂ、図（ｃ）はノードｃ、図（ｄ）はノードｄの状態をそれぞれ示している。
【００３５】
発振回路１１において発振が開始すると、ノードａ（＝Ｖｏｕｔ）の発振波形の振幅（電圧レベル）は徐々に大きくなり、所定時間の経過により、その振幅が、基準電圧にて設定されるしきい値（Ｖｒｅｆ）を超えると、ＮＰＮバイポーラトランジスタ１８がオンし、ノードｂの電位を下降させる。（図（ｂ）参照）すなわち、ＰＮＰバイポーラトランジスタ１６を介して高電位（Ｖｄｄ）に接続されていた状態であったノードｂの電位を、ＮＰＮバイポーラトランジスタ１８にコレクタ電流を流すことにより低電位側（Ｖｓｓ）にシフトさせる。これにより、それまでオフ状態であったＰＮＰバイポーラトランジスタ２５がオンし、ノードｃの電位を上昇させる。（図（ｃ）参照）すなわち、検出端が抵抗素子２６を介して低電位側電源（Ｖｓｓ）に接続されていることで、放電状態であった容量素子２０の電位を、ＰＮＰバイポーラトランジスタ２５にコレクタ電流を流すことにより充電させる。
【００３６】
そして、容量素子２０の保持電位が、検出回路２１（ＣＭＯＳインバータ）の反転しきい値のレベル（Ｖｔｈ-ｉｎｖ）に達すると、高レベル（Ｖｄｄ）であった検出回路の出力（Ｖｏｕｔ）を、低レベル（Ｖｓｓ）に変化させる。（図（ｄ）参照）これにより、発振状態の検出となる。
【００３７】
このように、バイポーラトランジスタによる差動回路を用いた発振検出回路を採用したことにより、低電力化した回路構成においてもリーク電流の発生を抑制することができ、発振信号端が所望の状態に達しないタイミングでの誤った検出を防ぐことが可能になる。更に、容量素子の充放電の時定数はＰＮＰバイポーラトランジスタ２５のＧｍで決まるが、そのベース電位は、発振出力ではなく差動回路の出力で決まるので設計の自由度が向上する。
【００３８】
以下、本発明の第３の実施の形態にについて図面を参照して説明する。図６は、本発明の第３の実施の形態に係わる発振検出回路の回路図であり、図７は、図６に示した発振検出回路の各ノードにおける電圧の変化を示す波形図である。尚、図６の回路図において付した参照番号は、前述の第１及び第２の実施の形態の構成要件と対応した構成要件については同じ参照番号を付している。
【００３９】
発振検出回路は、発振回路１１の発振出力（Ｖｏｓｃ）が入力され、この入力と基準電圧を比較し、その結果に基づく電圧を出力する差動回路と、差動回路の出力に応じて充電または放電を行う容量素子３４と、容量素子３４の電位変化に基づいて所望の発振状態を検出し、その結果をＶｏｕｔとして出力する検出回路２１より構成されている。
【００４０】
差動回路は、差動部と反転部とから構成される。差動部は、高電位側電源Ｖｄｄ及び低電位側電源Ｖｓｓの電源間の電流路内で直列接続されたＰＮＰバイポーラトランジスタ３５及びＮＰＮバイポーラトランジスタ３７と、同じく電源間の電流路内で直列接続されたＰＮＰバイポーラトランジスタ３６及びＮＰＮバイポーラトランジスタ３８とを有し、ＰＮＰバイポーラトランジスタ３５及びＰＮＰバイポーラトランジスタ３６の両エミッタは共通接続されて定電流源３９に接続される。また、ＮＰＮバイポーラトランジスタ３７及びＮＰＮバイポーラトランジスタ３８の両ベースは共通接続されるとともに、該共通接続点は、ＮＰＮバイポーラトランジスタ３７のコレクタに接続される。
【００４１】
そして、ＰＮＰバイポーラトランジスタ３５のベースには、電源間に直列接続された抵抗素子１３及び１４によって生成される基準電圧（Ｖｒｅｆ）が入力され、ＰＮＰバイポーラトランジスタ３６のベースには、発振回路１１の発振出力電圧（Ｖｏｓｃ）が入力される。また、発振回路からの発振信号が無いときは、抵抗素子２３及び抵抗素子２４の分圧比により、基準電圧よりも高い電圧にＰＮＰバイポーラトランジスタ３６のベースはバイアスされている。これにより、トランジスタ３５、３６のべースに印加される両入力電圧による差動が構成され、差動部の出力は、ＰＮＰバイポーラトランジスタ３６のコレクタ側から取り出される。
【００４２】
反転部は、高電位側電源Ｖｄｄ及び低電位側電源Ｖｓｓの電源間の電流路内で直列接続された抵抗素子３２とＮＰＮバイポーラトランジスタ３３とから構成される。そして、ＮＰＮバイポーラトランジスタ３３のベースに差動部の出力（ＮＰＮバイポーラトランジスタ３６のコレクタ）が接続され、そのコレクタの電位が、後段の容量素子３４は充放電を制御する出力となっている。
【００４３】
容量素子３４は、ＮＰＮバイポーラトランジスタ３３の出力に応じて充電または放電が行なわれ、容量素子３４の電位変化（放電の結果）に基づいて検出回路２１は、所望の発振状態を検出する。検出回路２１は、例えばＣＭＯＳインバータから構成される。
【００４４】
同図中においてブロックで示した発振回路１１は、第１の実施の形態と同様に図３の構成と同じであり、ここでは説明を省略する。
【００４５】
次に、図７を参照し第３の実施の形態に係わる発振検出回路の動作を説明する。図７は、各ノードの電圧の変化を示す波形図であり、図（ａ）はノードａ、図（ｂ）はノードｂ、図（ｃ）はノードｃ、図（ｄ）はノードｄの状態をそれぞれ示している。
【００４６】
発振回路１１において発振が開始すると、ノードａ（＝Ｖｏｕｔ）の発振波形の振幅（電圧レベルの変化）は徐々に大きくなり、所定時間の経過により、その低電位側の振幅が、基準電圧にて設定されるしきい値（Ｖｒｅｆ）以下になる、ＰＮＰバイポーラトランジスタ３６がオンし、ノードｂの電位を上降させる。（図（ｂ）参照）即ち、ＮＰＮバイポーラトランジスタ３８を介して低電位側電源（Ｖｓｓ）に接続されていた状態であったノードｂの電位を、ＰＮＰバイポーラトランジスタ３６にコレクタ電流を流すことにより高電位側（Ｖｄｄ）にシフトさせる。これにより、それまでオフ状態であったＮＰＮバイポーラトランジスタ３３がオンし、ノードｃの電位を下降させる。（図（ｃ）参照）すなわち、検出端が抵抗素子３２を介して高電位側電源（Ｖｄｄ）に接続されていることで、充電状態であった容量素子３４の電位を、ＮＰＮバイポーラトランジスタ３３にコレクタ電流を流すことにより放電させる。
【００４７】
そして、容量素子３４の保持電位が、検出回路２１（ＣＭＯＳインバータ）の反転しきい値のレベル（Ｖｔｈ-ｉｎｖ）に達するまで下降すると、低レベル（Ｖｓｓ）であった検出回路の出力（Ｖｏｕｔ）は、高レベル（Ｖｄｄ）に変化する。（図（ｄ）参照）これにより、発振状態の検出となる。
【００４８】
このように、バイポーラトランジスタによる差動回路を用いた発振検出回路を採用したことにより、低電力化した回路構成においてもリーク電流の発生を抑制することができ、発振信号端が所望の状態に達しないタイミングでの誤った検出を防ぐことが可能になる。更に、容量素子の充放電の時定数はＮＰＮバイポーラトランジスタ３３のＧｍで決まるが、そのベース電位は、発振出力ではなく差動回路の出力で決まるので設計の自由度が向上する。
【００４９】
上述の第１乃至第３の実施の形態においては、最終的に発振状態の検出を行う検出回路２１をＣＭＯＳインバータで構成することで説明したが、本発明はこれに限られるものではない。即ち、検出回路をシュミット回路により構成することもできる。
【００５０】
検出回路は、その前段の容量素子の電位が所望値に到達したことを検出して出力を反転させているが、発振初期状態では容量素子の電位は不安定であり、前述の所望の値付近で不安定な状態を繰り返すと、その電位に追従して検出回路の出力も不安定になってしまう。検出回路をシュミット回路により構成することで、一度反転した検出回路の出力は、そのヒステリシス特性により、その後の微小な容量素子電位の変化には追従せず、反転出力を維持するため、安定した検出結果を得ることできる。
【図面の簡単な説明】
【００５１】
【図１】本発明の第１の実施の形態に係わる発振検出回路を示す回路図である。
【図２】図１に示した発振検出回路の各ノードにおける電圧変化を示す波形図である。
【図３】図１中に示した発振回路の構成を示す回路図である。
【図４】本発明の第２の実施の形態に係わる発振検出回路を示す回路図である。
【図５】図４に示した発振検出回路の各ノードにおける電圧変化を示す波形図である。
【図６】本発明の第３の実施の形態に係わる発振検出回路を示す回路図である。
【図７】図６に示した発振検出回路の各ノードにおける電圧変化を示す波形図である。
【図８】従来技術に係わる発振検出回路を示す回路図である。
【符号の説明】
【００５２】
１、１１ 発振回路
２、７、２０、１０１、１０２、１０８ 容量素子
３、４、５、１３、１４、１０４〜１０７ 抵抗素子
６、１７、１８ ＮＰＮバイポーラトランジスタ
１５、１６、１０３ ＰＮＰバイポーラトランジスタ
１９ 定電流源
８、２１ 検出回路
１００ 水晶振動子
【特許請求の範囲】
【請求項１】
外部に設けられる水晶振動子に接続され発振信号を出力する発振回路と、
複数のバイポーラトランジスタによって構成され、基準電圧源に接続された第１の入力端子と上記発振回路の出力端に接続された第２の入力端子とを有し、両端子間の電位の比較結果に基づく出力を有する差動回路と、
上記差動回路の出力端に接続され、その電位に応じて充電または放電を行う容量素子と、
上記容量素子の電位に基づいて、上記発振信号の所望の状態を検出する検出回路とを備えたことを特徴とする発振検出回路。
【請求項２】
上記差動回路における上記第２の入力端子は、上記発振回路からの発振信号が無いとき及び発振初期状態では、上記第１の入力端子に入力される基準電圧よりも低い電圧にバイアスされ、上記差動回路の出力電位は高レベルであることを特徴とする請求項１記載の発振検出回路。
【請求項３】
上記差動回路における上記第２の入力端子は、上記発振回路からの発振信号が無いとき及び発振初期状態では、上記第１の入力端子に入力される基準電圧よりも高い電圧にバイアスされ、上記差動回路の出力電位は低レベルであることを特徴とする請求項１記載の発振検出回路。
【請求項４】
上記差動回路は、上記第１及び第２の端子間の電位の比較結果に基づく出力電位を生成する差動部と、電源間に直列接続されたバイポーラトランジスタと抵抗素子とを含み上記差動部出力の反転電位を生成する反転部とを有することを特徴とする請求項２または請求項３に記載の発振検出回路。
【請求項５】
上記検出回路は、シュミット回路から構成されることを特徴とする請求項１に記載の発振検出回路。
【請求項１】
外部に設けられる水晶振動子に接続され発振信号を出力する発振回路と、
複数のバイポーラトランジスタによって構成され、基準電圧源に接続された第１の入力端子と上記発振回路の出力端に接続された第２の入力端子とを有し、両端子間の電位の比較結果に基づく出力を有する差動回路と、
上記差動回路の出力端に接続され、その電位に応じて充電または放電を行う容量素子と、
上記容量素子の電位に基づいて、上記発振信号の所望の状態を検出する検出回路とを備えたことを特徴とする発振検出回路。
【請求項２】
上記差動回路における上記第２の入力端子は、上記発振回路からの発振信号が無いとき及び発振初期状態では、上記第１の入力端子に入力される基準電圧よりも低い電圧にバイアスされ、上記差動回路の出力電位は高レベルであることを特徴とする請求項１記載の発振検出回路。
【請求項３】
上記差動回路における上記第２の入力端子は、上記発振回路からの発振信号が無いとき及び発振初期状態では、上記第１の入力端子に入力される基準電圧よりも高い電圧にバイアスされ、上記差動回路の出力電位は低レベルであることを特徴とする請求項１記載の発振検出回路。
【請求項４】
上記差動回路は、上記第１及び第２の端子間の電位の比較結果に基づく出力電位を生成する差動部と、電源間に直列接続されたバイポーラトランジスタと抵抗素子とを含み上記差動部出力の反転電位を生成する反転部とを有することを特徴とする請求項２または請求項３に記載の発振検出回路。
【請求項５】
上記検出回路は、シュミット回路から構成されることを特徴とする請求項１に記載の発振検出回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１０−２８４９６（Ｐ２０１０−２８４９６Ａ）
【公開日】平成２２年２月４日（２０１０．２．４）
【国際特許分類】
【出願番号】特願２００８−１８８０９２（Ｐ２００８−１８８０９２）
【出願日】平成２０年７月２２日（２００８．７．２２）
【出願人】（３９０００９６６７）セイコーＮＰＣ株式会社 (161)
【Ｆターム（参考）】
【公開日】平成２２年２月４日（２０１０．２．４）
【国際特許分類】
【出願日】平成２０年７月２２日（２００８．７．２２）
【出願人】（３９０００９６６７）セイコーＮＰＣ株式会社 (161)
【Ｆターム（参考）】
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