発振装置

【課題】発振周波数を決定する容量値の変化に伴う発振周波数の変動を抑え、且つ、位相雑音を低減することのできる発振装置を提供する。
【解決手段】発振装置は、ドレイン接地回路からなる第１増幅回路１０と、第１増幅回路１０の出力を増幅する、ゲート接地回路からなる第２増幅回路２０と、第２増幅回路２０の出力を第１増幅回路の入力に帰還させるコンデンサＣ１と、第１増幅回路１０の入力側に設けられた共振器２と、共振器２及び第１増幅回路１０内のトランジスタＱ１に動作用のバイアス電圧を印加するバイアス回路１２と、第２増幅回路２０内のトランジスタＱ２に動作用のバイアス電圧を印加するバイアス回路２２とから構成される。この結果、位相雑音の発生を、単一のトランジスタからなるコルピッツ発振回路と同程度に抑えつつ、容量変化によって発振を起動できなくなったり、発振周波数が変動するのを防止できる。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、所定周波数の高周波信号を発生する発振装置に関する。
【背景技術】
【０００２】
従来、発振装置には、図１４（ａ）に例示するコルピッツ発振回路を基本構成とするもの（例えば、特許文献１，２等参照）や、図１４（ｂ）に例示するインバータを用いたもの（例えば、特許文献３，４等参照）が知られている。
【０００３】
ここで、図１４（ａ）に示す発振装置は、共振器２（水晶振動子、ＳＡＷ（表面弾性波）共振子等）及びコンデンサＣｂ，Ｃｃからなる共振回路部４と、トランジスタＱａ及び抵抗Ｒｅからなる増幅回路部６と、共振器２やトランジスタＱａにバイアス電圧を印加するバイアス回路８と、を備える。
【０００４】
また、バイアス回路８は、電源ラインから供給される電源電圧ＶＤＤ（直流）を分圧する抵抗Ｒａ、Ｒｂと、分圧電圧を安定化させるコンデンサＣａと、分圧電圧を共振回路部４及び増幅回路部６に出力する抵抗Ｒｃとから構成されている。
【０００５】
また、増幅回路部６のトランジスタＱａはｎチャネルＭＯＳＦＥＴからなり、ソースには抵抗Ｒｅが接続され、ゲートに入力された信号と同相の電圧信号がソースに発生する。その電圧信号は共振回路部４を介してゲートに帰還するが、共振回路部４の特性で決まる特定の周波数でのみ、正帰還となり、発振する。ドレインは抵抗Ｒｄを介して電源ライン（ＶＤＤ）に接続されており、抵抗Ｒｄにかかる交流電圧を出力する。
【０００６】
一方、図１４（ｂ）に示す発振装置は、インバータ９およびインバータ９の入出力間に接続された抵抗Ｒｆからなる増幅回路部５と、共振器２および共振器２の両端をグランドライン（ＧＮＤ）に接地する一対のコンデンサＣｄ、Ｃｅからなる共振回路部３とを備える。
【０００７】
インバータは、ソースが電源ラインに接続されたｐチャネルＭＯＳＦＥＴからなるトランジスタＱｂと、ソースがグランドラインに接地されたｎチャネルＭＯＳＦＥＴからなるトランジスタＱｃとから構成されている。
【０００８】
増幅回路部５の出力には、入力と逆相の電圧信号が発生する。その電圧信号は、共振回路部３を介して増幅回路部５の入力に帰還されるが、共振回路部３の特性で決まる特定の周波数でのみ、正帰還となり、発振する。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００３−３２０３７号公報
【特許文献２】特開２００４−１６５７９９号公報
【特許文献３】特開２０１０−８７５７１号公報
【特許文献４】特開２００８−２０５６５６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ところで、図１４（ａ）に例示したコルピッツ発振回路は、単一のトランジスタＱａを用いて発振信号を増幅するので、図１４（ｂ）に例示した発振装置に比べて、利得が小さい。このため、コンデンサＣｂ，Ｃｃの容量変化に対する発振周波数の変化率が大きくなり、場合によっては発振装置を起動できなくなるという問題があった。
【００１１】
一方、図１４（ｂ）に示した発振装置は、電源ライン（ＶＤＤ）−グランドライン（ＧＮＤ）間に直列に設けられた２つのトランジスタＱｂ、Ｑｃからなるインバータ９を利用するので、図１４（ａ）に例示したコルピッツ発振回路に比べて利得を大きくして、発振の起動不可、コンデンサＣｄ，Ｃｅの容量変化に伴う発振周波数の変化率の増大、といった問題を防止できる。しかし、インバータ９は、電源の正極側及び負極側に設けられた一対のトランジスタＱｂ、Ｑｃにて構成されることから、これら各トランジスタＱｂ、Ｑｃの非線形性により、発振周波数の短期的な変動である位相雑音が増加するという問題があった。
【００１２】
本発明はこうした問題に鑑みなされたものであり、発振周波数を決定する容量値の変化に伴う発振周波数の変動を抑え、しかも、位相雑音を低減することのできる発振装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
かかる目的を達成するためになされた請求項１に記載の発振装置は、ドレイン接地回路又はコレクタ接地回路からなる第１増幅回路と、ゲート接地回路又はベース接地回路からなり、第１増幅回路の出力を増幅する第２増幅回路と、第２増幅回路の出力を第１増幅回路の入力に帰還させる第１コンデンサと、一端が第１増幅回路の入力に接続され他端が各増幅回路共通のグランドラインに接地された共振器又はインダクタからなる共振素子と、を備えたことを特徴とする。
【００１４】
このように構成された本発明の発振装置によれば、第１増幅回路の出力を入力側に帰還させる帰還経路に第２増幅回路を設けているため、図１４（ａ）に例示したコルピッツ発振回路に比べて発振装置全体の利得を大きくすることができ、しかも、図１４（ｂ）に例示したインバータを用いる発振装置に比べて、増幅回路部の非線形性を低減することができる。
【００１５】
このため、本発明の発振装置によれば、位相雑音の発生を、図１４（ａ）に例示したコルピッツ発振回路と同程度に抑えつつ、第１コンデンサの容量値の変化によって、発振装置を起動できなくなったり、発振周波数が大きく変動するのを防止できる。
【００１６】
また、本発明の発振装置によれば、第１増幅回路の出力を入力側に帰還させる帰還経路に第２増幅回路を設けて、第１増幅回路の入力側への帰還信号を増幅するようにされているので、図１４（ａ）に示したコルピッツ発振回路のように、帰還経路上の第１コンデンサ（Ｃｂ）とは別に、帰還経路とグランドライン（ＧＮＤ）との間にコンデンサ（Ｃｃ）を設けることなく、発振することができる。このため、このコンデンサ（Ｃｃ）の分だけ、装置の小型化、低コスト化を図ることもできる。
【００１７】
なお、このコンデンサ（Ｃｃ）については、請求項２に記載のように、第２増幅回路の出力と第１コンデンサとの接続点と、グランドラインとの間に、第２コンデンサとして設けるようにしてもよい。
【００１８】
そして、このようにすれば、第１コンデンサの容量と第２コンデンサの容量とで、発振周波数を所望周波数に微調整することができるようになり、しかも、第２コンデンサを設けない場合に比べて、位相雑音の発生を抑制できる。
【００１９】
また、第２増幅回路は、第１増幅回路の出力に直接接続するようにしてもよいが、請求項３に記載のように、これらの間に、発振装置の発振周波数よりも低い低周波信号成分の通過を阻止するフィルタ回路（つまりハイパスフィルタ）を形成してもよい。そして、このようにすれば、意図しない低周波数域での発振を防止できる。
【００２０】
一方、請求項４に記載の発振装置は、上述した請求項１〜請求項３の何れか１項に記載の発振装置を、各発振装置共通の前記共振素子を挟んでミラー対称となるよう一対形成することで、その一対の発振装置から発振信号を差動出力するよう構成したことを特徴とする。
【００２１】
このため、請求項４に記載の発振装置によれば、上述した請求項１〜請求項３と同様の効果が得られるだけでなく、所定周波数の発振信号を差動出力することができ、その発振信号を次段の電子回路まで差動伝送することで、発振信号が外来ノイズの影響を受けて劣化するのを抑制できる。
【図面の簡単な説明】
【００２２】
【図１】第１実施形態の発振装置の構成を表す回路図である。
【図２】第１実施形態の発振装置の位相雑音特性及び容量依存特性を従来の発振装置と比較して表す説明図である。
【図３】第１実施形態の発振装置の変形例を表す回路図である。
【図４】第２実施形態の発振装置の構成を表す回路図である。
【図５】第２実施形態の発振装置の変形例を表す回路図である。
【図６】第３実施形態の発振装置の構成を表す回路図である。
【図７】第３実施形態の発振装置の変形例を表す回路図である。
【図８】第４実施形態の発振装置の構成を表す回路図である。
【図９】第４実施形態の発振装置の変形例１を表す回路図である。
【図１０】第４実施形態の発振装置の変形例２を表す回路図である。
【図１１】第４実施形態の発振装置の変形例３を表す回路図である。
【図１２】第４実施形態の発振装置の変形例４を表す回路図である。
【図１３】第４実施形態の発振装置の変形例５を表す回路図である。
【図１４】従来の発振装置の構成を表す回路図であり、（ａ）は一つのトランジスタにて構成されたコルピッツ発振回路を表し、（ｂ）はインバータにて構成された発振装置を表す。
【発明を実施するための形態】
【００２３】
以下に本発明の実施形態を図面と共に説明する。
［第１実施形態］
図１は、本発明の第１実施形態の発振装置の構成を表す回路図である。
【００２４】
図１に示すように、本実施形態の発振装置は、ドレイン接地回路からなる第１増幅回路１０と、第１増幅回路１０の出力を増幅する、ゲート接地回路からなる第２増幅回路２０と、第２増幅回路２０の出力を第１増幅回路の入力に帰還させるコンデンサＣ１と、第１増幅回路１０の入力側に設けられた共振器２と、共振器２及び第１増幅回路１０内のトランジスタＱ１に動作用のバイアス電圧を印加するバイアス回路１２と、第２増幅回路２０内のトランジスタＱ２に動作用のバイアス電圧を印加するバイアス回路２２と、から構成されている。
【００２５】
ここで、第１増幅回路１０内のトランジスタＱ１は、ドレインが、直流の電源電圧ＶＤＤを供給するための電源ラインに接続され、ソースが、抵抗Ｒ１を介してグランドライン（ＧＮＤ）に接地された、ｎチャネルＭＯＳＦＥＴにて構成されている。
【００２６】
また、第２増幅回路２０内のトランジスタＱ２は、ドレインが、抵抗Ｒ２を介して電源ライン（ＶＤＤ）に接続され、ソースが、第１増幅回路１０の出力（つまり、トランジスタＱ１のソースと抵抗Ｒ１との接続点）に接続された、ｎチャネルＭＯＳＦＥＴにて構成されている。
【００２７】
そして、帰還用のコンデンサＣ１は、第２増幅回路２０の出力であるトランジスタＱ２のドレインと、第１増幅回路１０の入力であるトランジスタＱ１のゲートとの間に設けられている。
【００２８】
また、共振器２は、水晶振動子或いはＳＡＷ（表面弾性波）共振子等から構成されており、第１増幅回路１０の入力であるトランジスタＱ１のゲートとグランドライン（ＧＮＤ）との間に設けられている。
【００２９】
バイアス回路１２、２２は、電源ライン−グランドライン間に設けられ、電源電圧ＶＤＤを分圧することにより一定のバイアス電圧を生成して、各増幅回路１０、２０内のトランジスタＱ１、Ｑ２のゲートに印加することで、各増幅回路１０、２０を動作させるものであり、図１４（ａ）のバイアス回路８と略同様に構成されている。
【００３０】
このように構成された本実施形態の発振装置においては、第１増幅回路１０からの出力が第２増幅回路２０及びコンデンサＣ１を介して第１増幅回路１０の入力側に帰還され、これら各部と共振器２の特性で決まる特定の周波数でのみ、正帰還となり、発振する。
【００３１】
このため、図１に示すように、第２増幅回路２０からの出力（詳しくはトランジスタＱ２のドレインと抵抗Ｒ２との接続点電圧）を外部に出力するようにすれば、安定した発振信号が得られることになる。
【００３２】
そして、本実施形態の発振装置によれば、第１増幅回路１０の出力を入力側に帰還させる帰還経路に第２増幅回路２０を設けているため、図１４（ａ）に例示したコルピッツ発振回路に比べて発振装置全体の利得を大きくすることができ、しかも、図１４（ｂ）に例示したインバータを用いる発振装置に比べて、増幅回路部での非線形性を低減することができる。
【００３３】
よって、本実施形態の発振装置によれば、図２に示す特性図から明らかなように、位相雑音の発生を単一のトランジスタにて構成されたコルピッツ発振回路と同程度に抑えつつ、帰還用のコンデンサＣ１の容量変化によって発振装置を起動できなくなったり、発振周波数が変動するのを防止できる。
【００３４】
なお、図２は、本実施形態の発振装置の発振特性を、図１４（ａ）、（ｂ）に示した従来の発振装置（従来例１，２）の発振特性と比較して表しており、図２（ａ）は、基準となる発振周波数からのずれを離調周波数として、この離調周波数と各発振装置からの出力に含まれる位相雑音との関係を測定した位相雑音特性を表し、図２（ｂ）は、各発振装置に設けられたコンデンサＣ１、Ｃａ〜Ｃｄの容量値の変化率に対する発振周波数の変化率を測定した発振周波数の容量依存特性を表している。
【００３５】
そして、図２（ａ）の位相雑音特性からは、本実施形態の発振装置によれば、単一のトランジスタを使用した従来例１の発振装置（図１４（ａ）参照）と略同様の位相雑音特性が得られ、インバータを使用した従来例２の発振装置（図１４（ｂ）参照）よりも位相雑音を低減できることがわかる。
【００３６】
また、図２（ｂ）の容量依存特性からは、本実施形態の発振装置によれば、コンデンサＣ１の容量変化に対する発振周波数の変化率を、単一のトランジスタを使用した従来例１の発振装置（図１４（ａ）参照）よりも低くし、インバータを使用した従来例２の発振装置（図１４（ｂ）に示した発振装置）に近づけることができること、がわかる。
【００３７】
よって、本実施形態の発振装置によれば、位相雑音が少なく、しかも、発振周波数が安定した発振装置を提供できることになる。
また、本実施形態の発振装置によれば、第１増幅回路１０の出力を入力側に帰還させる帰還経路に第２増幅回路２０を設けて、第１増幅回路１０の入力側への帰還信号を増幅するようにされているので、図１４（ａ）に示したコルピッツ発振回路のように、帰還経路とグランドライン（ＧＮＤ）との間にコンデンサ（Ｃｃ）を設けることなく、発振させることができる。このため、このコンデンサ（Ｃｃ）の分だけ、装置の小型化、低コスト化を図ることができる。
（変形例）
図１に示した発振装置では、第１増幅回路１０及び第２増幅回路２０を構成するトランジスタＱ１、Ｑ２は、それぞれ、ｎチャネルＭＯＳＦＥＴにて構成されているものとして説明したが、図３に示すように、これら各トランジスタＱ１、Ｑ２を、それぞれ、ｐチャネルＭＯＳＦＥＴにより構成しても、上記と同様の効果を得ることができる。
【００３８】
なお、このように、トランジスタＱ１、Ｑ２をｐチャネルＭＯＳＦＥＴにて構成する場合、第１増幅回路１０内では、トランジスタＱ１のソースを、抵抗Ｒ１を介して電源ライン（ＶＤＤ）に接続し、トランジスタＱ１のドレインを、グランドライン（ＧＮＤ）に接地するようにすればよい。
【００３９】
また、第２増幅回路２０内では、トランジスタＱ２のソースを、第１増幅回路１０の出力（つまり、トランジスタＱ１のソースと抵抗Ｒ１との接続点）に接続し、トランジスタＱ２のドレインを、抵抗Ｒ２を介してグランドライン（ＧＮＤ）に接地すると共に、帰還用のコンデンサＣ１を介して、トランジスタＱ１のゲートに接続すればよい。
［第２実施形態］
次に、図４は、本発明の第２実施形態の発振装置の構成を表す回路図である。
【００４０】
本実施形態の発振装置は、図１に示した第１実施形態の発振装置と略同様の構成になっており、第１実施形態の発振装置と異なる点は、第２増幅回路２０内のトランジスタＱ２のドレインと帰還用のコンデンサＣ１との接続点とグランドライン（ＧＮＤ）との間に、コンデンサＣ２を設けた点である。
【００４１】
このように構成された本実施形態の発振装置によれば、第１コンデンサ及び第２コンデンサとしての２つのコンデンサＣ１、Ｃ２の容量により、発振周波数を所望周波数に微調整することができるようになる。また、コンデンサＣ２にて、帰還経路の位相を位相雑音に対して最適化することができるので、第１実施形態の発振装置に比べ、位相雑音を更に低減することができる。
（変形例）
図５は、図４に示した第２実施形態の発振装置の変形例を表す回路図である。
【００４２】
図５に示す発振装置は、図４に示した第２実施形態の発振装置において、第１増幅回路１０及び第２増幅回路２０を構成するトランジスタＱ１、Ｑ２を、ｐチャネルＭＯＳＦＥＴにより構成したものである。
【００４３】
従って、図５に示す発振装置は、基本構成は図３に示した第１実施形態の変形例と同じであり、第１実施形態の変形例と異なる点は、第２増幅回路２０内のトランジスタＱ２のドレインと帰還用のコンデンサＣ１との接続点とグランドライン（ＧＮＤ）との間に、コンデンサＣ２を設けた点である。
【００４４】
このため、この変形例の発振装置でも、図４に示した第２実施形態の発振装置と同様の効果を得ることができる。
［第３実施形態］
次に、図６は、本発明の第３実施形態の発振装置の構成を表す回路図である。
【００４５】
本実施形態の発振装置は、図４に示した第２実施形態の発振装置と略同様の構成になっており、第２実施形態の発振装置と異なる点は、第１増幅回路１０の出力（詳しくはトランジスタＱ１のソースと抵抗Ｒ１との接続点）と第２増幅回路２０のトランジスタＱ２（詳しくはトランジスタＱ２のソース）との間にコンデンサＣ３を設け、このコンデンサＣ３のトランジスタＱ２側（換言すればトランジスタＱのソース）とグランドライン（ＧＮＤ）との間に通電用の抵抗Ｒ３を設けた点である。
【００４６】
このように構成された本実施形態の発振装置によれば、コンデンサＣ３とその両側の接地抵抗Ｒ１，Ｒ３とで高域通過フィルタ３０（所謂ハイパスフィルタ）が形成されることになる。
【００４７】
このため、コンデンサＣ３の容量値及び抵抗Ｒ１、Ｒ３の抵抗値により、高域通過フィルタ３０のカットオフ周波数を調整することにより、発振周波数よりも低い低周波信号成分が第１増幅回路１０から第２増幅回路２０に出力されるのを阻止し、その低周波数域で異常発振が発生するのを防止できる。
（変形例）
図７は、図６に示した第３実施形態の発振装置の変形例を表す回路図である。
【００４８】
図７に示す発振装置は、図６に示した第３実施形態の発振装置において、第１増幅回路１０及び第２増幅回路２０を構成するトランジスタＱ１、Ｑ２を、ｐチャネルＭＯＳＦＥＴにより構成したものである。
【００４９】
従って、図７に示す発振装置は、基本構成は図５に示した第２実施形態の変形例と同じであり、第２実施形態の変形例と異なる点は、第１増幅回路１０の出力（詳しくはトランジスタＱ１のソースと抵抗Ｒ１との接続点）と第２増幅回路２０内のトランジスタＱ２のソースとの間にコンデンサＣ３を設け、このコンデンサＣ３のトランジスタＱ２側（換言すればトランジスタＱ２のソース）と電源ライン（ＶＤＤ）との間に通電用の抵抗Ｒ３を設けた点である。
【００５０】
このため、この変形例の発振装置でも、図６に示した第３実施形態の発振装置と同様の効果を得ることができる。
なお、本実施形態では、第２実施形態及びその変形例の発振装置にコンデンサＣ３及び抵抗Ｒ３を設けることで、高域通過フィルタ３０を形成し、発振周波数よりも低周波数域で生じる異常発振を防止するものとして説明したが、図１、図３に示した第１実施形態及びその変形例の発振装置に対し、本実施形態と同様にコンデンサＣ３及び抵抗Ｒ３を設けるようにしても、異常発振を防止することができる。
［第４実施形態］
次に、図８は、本発明の第４実施形態の発振装置の構成を表す回路図である。
【００５１】
本実施形態の発振装置は、上記各実施形態と同様の共振器２とバイアス回路１２とを共有する一対の発振回路４０、５０を備える。
そして、各発振回路４０、５０は、図１に示した第１実施形態の発振装置から共振器２とバイアス回路１２を除いた構成になっている。
【００５２】
すなわち、本実施形態では、共振器２及びバイアス回路１２を挟んで、第１増幅回路１０、第２増幅回路２０、帰還用のコンデンサＣ１、及びバイアス回路２２からなる発振回路４０、５０を、ミラー対称となるよう形成することで、各発振回路４０、５０から、同一周波数で位相が１８０度ずれた発振信号を出力するように構成されている。
【００５３】
従って、本実施形態の発振装置からは、第１実施形態の発振装置と同様に構成された一対の発振回路４０、５０から、一定周波数の発振信号が差動出力されることになり、その発振信号を次段の電子回路まで差動伝送することで、発振信号が外来ノイズの影響を受けて劣化するのを防止できる。
（変形例）
ここで、図８に示した発振装置は、発振回路４０、５０が、図１に示した第１実施形態の発振装置から共振器２とバイアス回路１２を除いたものにて構成されており、各発振回路４０、５０は、共振器２とバイアス回路１２を共用するものとしたが、発振回路４０、５０は、図９に示した変形例１のように、図３に示した発振装置から共振器２とバイアス回路１２を除いたものにて構成してもよいし、図１０に示した変形例２のように、図４に示した発振装置から共振器２とバイアス回路１２を除いたものにて構成してもよい。
【００５４】
また同様に、発振回路４０、５０は、図１１に示した変形例３のように、図５に示した発振装置から共振器２とバイアス回路１２を除いたものにて構成してもよく、図１２に示した変形例４のように、図６に示した発振装置から共振器２とバイアス回路１２を除いたものにて構成してもよく、図１３に示した変形例５のように、図７に示した発振装置から共振器２とバイアス回路１２を除いたものにて構成してもよい。
【００５５】
そして、これら変形例１〜５の発振装置によれば、図３〜図７に示した発振装置を使って、一定周波数の発振信号を差動出力することができるようになり、発振信号を、外来ノイズの影響を受けることなく、後段の電子回路まで伝送することが可能となる。
【００５６】
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内にて種々の態様を採ることができる。
例えば、上記各実施形態及び各変形例の発振装置では、第１増幅回路１０及び第２増幅回路２０を構成するトランジスタＱ１、Ｑ２には、ｎチャネル若しくはｐチャネルのＭＯＳＦＥＴを用いるものとして説明したが、トランジスタＱ１、Ｑ２には、バイポーラトランジスタを用いるようにしてもよい。
【００５７】
なお、トランジスタＱ１、Ｑ２にＮＰＮトランジスタを使用する場合には、第１増幅回路１０及び第２増幅回路２０を、トランジスタＱ１、Ｑ２にｎチャネルＭＯＳＦＥＴを使用した図１、図４、図６、図８、図１０、図１２の発振装置と同様に構成すればよく、トランジスタＱ１、Ｑ２にＰＮＰトランジスタを使用する場合には、第１増幅回路１０及び第２増幅回路２０を、トランジスタＱ１、Ｑ２にｐチャネルＭＯＳＦＥＴを使用した図３、図５、図７、図９、図１１、図１３の発振装置と同様に構成すればよい。
【００５８】
また、上記各実施形態及び各変形例の発振装置では、共振素子として水晶振動子やＳＡＷ発振子からなる共振器２を用いるものとして説明したが、本発明の発振装置は、共振器２に代えてコイル等からなるインダクタを設け、インダクタとコンデンサＣ１を含む回路内の容量との共振により発振するように構成してもよい。
【符号の説明】
【００５９】
２…共振器、３，４…共振回路部、５，６…増幅回路部、８…バイアス回路、９…インバータ、１０…第１増幅回路、１２…バイアス回路、２０…第２増幅回路、２２…バイアス回路、３０…高域通過フィルタ、４０，５０…発振回路、Ｃ１〜Ｃ３，Ｃａ〜Ｃｄ…コンデンサ、Ｑ１，Ｑ２，Ｑａ〜Ｑｃ…トランジスタ、Ｒ１〜Ｒ３，Ｒａ〜Ｒｆ…抵抗。

【特許請求の範囲】
【請求項１】
ドレイン接地回路又はコレクタ接地回路からなる第１増幅回路と、
ゲート接地回路又はベース接地回路からなり、前記第１増幅回路の出力を増幅する第２増幅回路と、
前記第２増幅回路の出力を前記第１増幅回路の入力に帰還させる第１コンデンサと、
一端が前記第１増幅回路の入力に接続され、他端が前記各増幅回路共通のグランドラインに接地された、共振器又はインダクタからなる共振素子と、
を備えたことを特徴とする発振装置。
【請求項２】
前記第２増幅回路の出力と前記第１コンデンサとの接続点と、前記グランドラインとの間に、第２コンデンサを設けたことを特徴とする請求項１に記載の発振装置。
【請求項３】
前記第１増幅回路の出力と前記第２増幅回路との間には、当該発振装置の発振周波数よりも低い低周波信号成分の通過を阻止するフィルタ回路が形成されていることを特徴とする請求項１又は請求項２に記載の発振装置。
【請求項４】
請求項１〜請求項３の何れか１項に記載の発振装置を、各発振装置共通の前記共振素子を挟んでミラー対称となるよう一対形成することで、該一対の発振装置から発振信号を差動出力するよう構成してなることを特徴とする発振装置。

【図１】