積層チップ
【課題】貫通ビアを設けることなく、半導体基板のバルク自身をチップ相互間の電気的結合手段とする積層チップにおいて、第２のチップの半導体基板の裏面と第１のチップの電極との間の接触抵抗を抑制する。
【解決手段】基板の一側の面（表面）に複数個の第１の電極を備えた第１のチップと、導電性の半導体基板の表面に半導体素子、及び基板の表面の第１の電極に対応する位置に各々第２の電極を備えた第２のチップとを含み、第２のチップの裏面には、導電性樹脂層が形成され、第１のチップの第１の電極と、第２のチップの他側の面（裏面）とが、第２のチップの裏面の導電性樹脂層を介して接着されて積層形成され、第１、前記第２の電極、及び第１と第２の電極に挟まれた第２のチップの基板内部の領域を、基板に貫通ビアを設けることなく、第１及び前記第２のチップ間の電気的結合手段とする。
【解決手段】基板の一側の面（表面）に複数個の第１の電極を備えた第１のチップと、導電性の半導体基板の表面に半導体素子、及び基板の表面の第１の電極に対応する位置に各々第２の電極を備えた第２のチップとを含み、第２のチップの裏面には、導電性樹脂層が形成され、第１のチップの第１の電極と、第２のチップの他側の面（裏面）とが、第２のチップの裏面の導電性樹脂層を介して接着されて積層形成され、第１、前記第２の電極、及び第１と第２の電極に挟まれた第２のチップの基板内部の領域を、基板に貫通ビアを設けることなく、第１及び前記第２のチップ間の電気的結合手段とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層チップ、特に積層チップに適したチップ相互間の電気的結合パスを備えたチップを複数個積層してなる積層チップに関するものである。
【背景技術】
【０００２】
半導体では、数１０ｃｍ径のウェファの１面（表面）全面にトランジスタや配線などの素子からなるアクティブ領域を一斉に形成した後、ウェファを縦・横に切断し、数ｍｍ角のチップを得て、これを１個ずつ数ｃｍ角のパッケージに収容し、このパッケージを数ｃｍピッチで回路基板に搭載してシステムを形成している。
そのためシステムレベルでは集積密度がチップレベルよりも２桁程度低下するだけでなく、チップ間の信号伝播に要する伝播時間・消費電力積がチップ内よりもやはり２桁程度悪化し、システムの高速化、低消費電力化、及びサイズ縮小が困難であった。
従って、複数個のチップを積層、即ち厚さ方向に重畳して１個のパッケージに収容するならば、集積密度とチップ間の信号伝播性能を飛躍的に向上できるので、チップの積層は半導体技術における永年の夢であった。
【０００３】
チップを積層するためには、チップ相互間の電気的結合構造が鍵になる。
その実現方法としては、例えばチップのサイズを順次縮小して雛段状に重畳し、チップとパッケージ間の接続と同じようにワイヤ・バンプ等でボンディングする方法がある。
しかしながら、この方法では、構造自身が集積密度の向上を妨げている上に、バッチ（一斉）処理が困難であるので、生産性・信頼性が上げられない。
【０００４】
そこで、積層された第１と第２のチップ内又はチップ上にバッチ処理により一斉に形成できる電気的結合手段が各種提案されてきた。
電気的結合手段としては、光、インダクタンス性手段、キャパシタンス性手段、抵抗性（導電性）手段がある。
しかしながら、いずれの場合にも、ウェファの厚さ、従ってチップの厚さはウェファのハンドリング上の要請から、少なくとも数１０μｍ必要であることが障害になっている。
【０００５】
例えば特許文献１には、第１のチップの表面に発光素子を設け、その上に積層した第２のチップの表面に受光素子を設け、第２のチップのバルク内部を透過する光でデータを伝送する方法が開示されている。
しかしながら、この方法は、少なくとも現在主流となっているシリコン系半導体の場合、チップのバルク内部を透過できる光に対する適切な発受光素子を形成するのが困難である。
【０００６】
次に、インダクタンス性手段、即ち第１と第２のチップの表面に各々コイルを形成し、第２のチップのシリコンを介した両コイル間の相互インダクタンスカップリングにより、データを伝送する方法が提案されたが、この方法は、チップ上に小面積で適切なインダクタンス値を得ることが困難な上に、大きなドライブ電流が必要になり、従って低電力高速化が困難であった。
【０００７】
また、キャパシタンス性手段、即ち第１と第２のチップの表面に各々平面電極を形成して第２のチップのシリコンを誘電体層とする容量を用いた、キャパシタンスカップリングによりデータを伝送する方法が提案されたが、この方法も、チップ上に大面積を要する上に、上層チップへの電力供給が困難であり、しかも２層より多くの積層が困難であった。
【０００８】
そこで、抵抗性（導電性）手段、即ち、「貫通ビア」と呼ばれる、チップの基板の裏面から表面に向かって、基板のバルク内部を厚さ方向に貫通する孔を形成し、孔の内壁を絶縁体で被覆して絶縁壁を形成し、さらにその内部を導電体で被覆して導電層を形成して、基板から電気的に絶縁された導電手段を設ける各種の方法が提案され研究されてきた。
例えば、特許文献２には、貫通ビアを設けた上に、その内部に導電性ピンを埋め込む技術が開示されている。
【０００９】
しかしながら、半導体基板の厚さは通常数１００μｍ、裏面研磨などにより薄くした場合でも数１０μｍあるので、周辺のシリコンバルク及びアクティブ領域（半導体素子・配線の形成領域）にダメージを与えずに、このバルクを貫く「貫通ビア」を設けることは、機械的ドリリング、化学的又は物理化学的エッチングいずれの手段によるにしても、チップ上に大面積を要しても精度が上がらない上に生産性が低く製造コストが高いという多大の困難を伴った。
ちなみにアクティブ領域の形成に用いられる（物理）化学的エッチングの対象とする膜厚はせいぜい１μ程度以内である。
【００１０】
特許文献３には、これらの問題を解決するために本願の発明者により先になされた発明が記載されており、その要点は、第２のチップに貫通ビアを設けることなく、第１と第２の電極に挟まれた第２のチップの基板内部の領域、即ち、導電性の半導体基板のバルク自身を電気的結合手段として用いることにあった。
【００１１】
図１はこの発明の一実施形態に係る積層チップの断面図であって、基本となる２層積層の場合である。
第１のチップ１０は、基板１３の第１の面（以下、表面という）１６に接する内部に第１の半導体素子からなる電気回路を有し（図示せず）、第２のチップ２０との電気的接続は、第１の複数個の電極１９（通常、円形又は正方形でパッドと呼ばれる）を介して行われる。
第１の電極１９は金属性で例えばアルミニウムからなり、基板１３を覆う絶縁膜１７の上に設けられ、ビア１８を通じて基板内の電気回路に結合されている。
【００１２】
一方第２のチップ２０も、基板２３の表面２６に接する内部に、第２の半導体素子からなる電気回路（図示せず）と並んで、前記第１のチップの第１の電極１９に対応する直上の位置に各々、第２の電極２５を備える。
基板１３は導電性であっても絶縁性であってもよいが、基板２３はｐ型又はｎ型のドーパントを有する導電性半導体である。
第２の電極２５は、金属電極、もしくは、金属電極と基板２３の表面に形成した基板２３のドーパントと同一導電型で且つ高濃度のドーパント層（図示せず）からなり、平面形状は本実施形態では第１の電極１９と同形であるが、これに限られない。
【００１３】
さて、第１のチップの基板の表面側に第２のチップをその基板２３の裏面２１が接するように置いて、矢印ａａで示すように、第１の電極１９を第２のチップの第２の面（以下、裏面という）２１に接着すると、２層積層チップが得られる。
この状態で第１、第２の電極１９、２５は、第１と第２の電極に挟まれた第２のチップの導電性基板内部の領域２４（１点鎖線で挟まれたバルク領域）を主とする抵抗器により接続され、これを、第１、第２のチップ間の電気的結合手段とすることができる。
この発明によれば、簡単な構造とプロセスにより経済的なチップ相互間の電気的結合手段を備えた積層チップを提供することができる。
しかしながら、特に第２のチップの比抵抗が高い場合、第２のチップの裏面と第１の電極との間のオーミックコンタクトが取り難いので、接触抵抗が大きく、且つその値の変動範囲が実用的な範囲に収まるよう制御するのが困難であるので、電気的結合手段としての特性に悪影響を及ぼす場合があることが分かった。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特許出願公告平０５−０６８１０５号
【特許文献２】特許出願公開平０５−１８３０１９号
【特許文献３】特許出願特願２００８−１７５７８０
【発明の概要】
【発明が解決しようとする課題】
【００１５】
本発明が解決しようとする課題は、貫通ビアを設けることなく、半導体基板のバルク自身を利用してチップ相互間の電気的結合手段とする積層チップにおいて、第２のチップの半導体基板の裏面と第１のチップの電極との間の接触抵抗を抑制できる積層チップを提供することである。
【課題を解決するための手段】
【００１６】
上記課題を解決するための本発明の一実施形態による積層チップは、基板の一側の面（表面）に複数個の第１の電極を備えた第１のチップと、導電性の半導体基板の表面に半導体素子、及び基板の表面の前記第１の電極に対応する位置に各々第２の電極を備えた第２のチップとを含み、前記第２のチップの裏面には、導電性樹脂層が形成され、前記第１のチップの第１の電極と、前記第２のチップの他側の面（裏面）とが、前記第２のチップの裏面の導電性樹脂層を介して接着されて積層形成され、前記第１、前記第２の電極、及び、前記第１と前記第２の電極に挟まれた前記第２のチップの基板内部の領域を、基板に貫通ビアを設けることなく、前記第１及び前記第２のチップ間の電気的結合手段とすることを特徴とする。
【００１７】
上記課題を解決するための本発明の他の実施形態による積層チップは、基板の一側の面（表面）に複数個の第１の電極を備えた第１のチップと、導電性の半導体基板の表面に半導体素子、及び基板の表面の前記第１の電極に対応する位置に各々第２の電極を備えた第２のチップとを含み、さらに、前記第２のチップの裏面には、前記複数個の第１の電極に対応する位置に各々、第３の電極を備え、前記第１の電極と、対応する前記第３の電極が接着されて積層形成され、接着された前記第１と前記第３の電極、前記第２の電極、及び前記第３と前記第２の電極に挟まれた前記第２のチップの基板内部の領域を、基板に貫通ビアを設けることなく、前記第１及び前記第２のチップ間の電気的結合手段とすることを特徴とする。
【発明の効果】
【００１８】
本発明によれば、第２のチップの導電性基板の表面と、第２のチップの裏面に接着される別の第１のチップの表面に各々電極を設けるだけで、両電極間の第２のチップの基板バルク領域を抵抗性の電気的結合手段とするので、基板に貫通ビアを設けることなく、即ち、基板よりも導電性の高い、基板を貫通する導電体を設けることなく、また、この導電体を包囲して周囲の基板の部分から絶縁する、基板を貫通する絶縁体を設けることなく、簡単な構造とプロセスにより経済的に形成できるチップ相互間の電気的結合手段を備えた積層チップにおいて、第２のチップの基板の裏面に導電性樹脂層が形成されているので、第２の基板の裏面に接触する別の第１のチップ上の電極との接触抵抗を抑制できる。
【００１９】
本発明によれば、第２のチップの導電性基板の表裏２面に各々第２、第３の電極を設けて、両電極間の基板バルク領域を抵抗性の電気的結合手段とするので、基板に貫通ビアを設けることなく、即ち、基板よりも導電性の高い、基板を貫通する導電体を設けることなく、また、この導電体を包囲して周囲の基板の部分から絶縁する、基板を貫通する絶縁体を設けることなく、簡単な構造とプロセスにより経済的に形成できるチップ相互間の電気的結合手段を備えた積層チップにおいて、第２のチップの基板の裏面の、第１のチップの第１の電極に対応する位置に第３の電極が形成されているので、第２の基板の裏面に接着される別の第１のチップの表面に設けた第１の電極との接触抵抗を抑制できる。
【図面の簡単な説明】
【００２０】
【図１】本願の発明者の発明になる従来技術による積層チップの断面図である。
【図２】本発明の第１の実施形態に係る積層チップの断面図である。
【図３】本発明の第２の実施形態に係る積層チップの断面図である。
【図４】本発明の第２の実施形態の第１の変形例である。
【図５】本発明の第２の実施形態の第２の変形例である。
【図６】本発明の第３の実施形態に係る積層チップの断面図である。（第３の電極）
【図７】本発明の第３の実施形態の第１の変形例である。（第３の電極と高濃度ドーパント層）
【図８】本発明の第３の実施形態の第２の変形例である。（第３の電極と金拡散層）
【図９】本発明の第４の実施形態の第１の変形例である。（導電体の部分的埋め込み）
【図１０】本発明の第４の実施形態の第２の変形例である。（導電体の部分的埋め込み）
【図１１】本発明の第４の実施形態の第３の変形例である。（導電体の部分的埋め込み）
【図１２】本発明の第５の実施形態による積層チップの断面図である。（３層積層）
【図１３】本発明の第６の実施形態による電気的結合手段の信号伝達係数の算出方法の説明図であり、（Ａ）は第１、２のチップの部分断面図、（Ｂ）は第１、２のチップの部分平面図、（Ｃ）は信号伝達係数の等価回路図である。
【図１４】本発明の第７の実施形態による電気的結合手段にシールドを施す方法と、その場合の信号伝達係数の算出方法の説明図であり、（Ａ）は第２のチップの部分断面図、（Ｂ）は第２のチップの部分平面図、（Ｃ）は信号伝達係数の等価回路図である。
【図１５】本発明の第８の実施形態に係る３重ウェル型ＣＭＯＳ第２のチップの断面図である。
【図１６】本発明の第９の実施形態に係る第１電極のサイズ拡大であり、（Ａ）は第２のチップの部分断面図、（Ｂ）は第２の電極の平面図、（Ｃ）（Ｄ）（Ｅ）は第１の電極の平面図である。
【発明を実施するための形態】
【００２１】
デジタル系、特に高性能プロセッサの設計においては、ＣＰＵと（外付けキャッシュ）メモリを従来通り「フェースアップ」で、即ちチップの表面（アクティブ領域のある面）を上にして個別にパッケージに収容した場合、両者間の信号伝播遅延がシステム性能を致命的に下げており、この信号伝播のワイドバンド化、即ちコンパクト化による高速化が切望されてきた。
【００２２】
この要請に対しては、ＣＰＵ・メモリのチップをパッケージに収容せずに「フェースダウン」で、即ちチップの表面（アクティブ領域のある面）を裏返しにして直接基板に搭載する方法もあるが、肝心のチップの（アクティブ領域）の信頼性確保が極めて高価につくか、もしくは困難であった。
【００２３】
本発明の契機がこの要請にあったので、以下の説明では例えば第１のチップはＣＰＵ、第２及び第３のチップはメモリであってもよいが、本発明の範囲はこれに留まらず、複数のＣＰＵを含むデジタル系、アナログ系、さらにはデジタル・アナログ混載系などの、任意の複数個のチップを含む系（システム）に適用できることは言うまでもない。
以下に本発明の利点と特徴、及びそれらを達成する方法を、図面を参照して説明する。
なお、明細書全体において上述の従来技術に係る図面（図１）を含めて、同様の参照符号は同様の構成要素を示す。
［実施の形態１］
【００２４】
図２は本発明の第１の実施形態に係る積層チップの断面図であって、基本となる２層積層の場合である。
本実施例に係る図２と従来技術に係る図１との相違点は、図２では第２のチップ２０の裏面２１に導電性樹脂層９０を備えることであり、その他の構成は同様であるので、繰り返さない。
第２のチップの裏面２１には通常、薄い自然酸化膜層が存在するので、これを除去した後、その上に導電性樹脂層９０を形成する。
導電性樹脂層９０としては具体的にはカーボンブラック入りエポキシ樹脂が好ましい。
第１のチップ１０の第１の電極１９は導電性樹脂層９０を介して第２のチップの裏面２１と良好なオーミックコンタクトが取れる。
導電性樹脂層９０は第２のチップの裏面２１の全面に形成すればよいので、マスキング工程を要さず、安価に製造できる。
【００２５】
導電性樹脂層９０は、第２のチップ２０の基板バルク領域と同程度の比抵抗を有することが望ましい。
導電性樹脂層９０の比抵抗が大きすぎると、電気的結合手段に寄生する直列抵抗値が大きくなり、小さすぎると、電気的結合手段に寄生する並列（漏洩）抵抗値が小さくなるからである。
さらに、導電性樹脂層９０の厚さは、第２のチップの基板の厚さの０．１倍程度が望ましい。
導電性樹脂層９０の厚さが大きすぎると、電気的結合手段に寄生する直列抵抗値が大きくなり、小さすぎると、電気的結合手段に寄生する並列（漏洩）抵抗値が小さくなるからである。
これら導電性樹脂層９０の比抵抗及び厚さがもたらす影響の見積もり方法については後述する［実施の形態６］。
【００２６】
最近の半導体チップの基板厚は、回路の電気的特性を向上するため、年々薄くなっており、厚さ５０μｍクラスが現実的になりつつある。その場合、導電性樹脂層９０の厚さは５μｍ程度以内にせねばならないが、上記導電性樹脂層内の導電性粒子（上記カーボンブラックなど）のサイズは５μｍ程度以下の微小化を要し、その実現がコスト的に困難な場合がある。
［実施の形態２］
【００２７】
図３、図４は本発明の第２の実施形態に係る積層チップの断面図であって、導電性樹脂層として異方性導電フィルムを用いる。
図３では、異方性導電プラスチックフィルム９２を用いている。より具体的には日立化成株式会社製の商品名アニソルム、ＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ＿Ｃｏｎｄｕｃｔｉｖｅ＿Ｆｉｌｍ）がある。異方性導電プラスチックフィルム９２は、母体プラスチック９２１に導電性粒子９２２が散在してなり、フィルム９２が部分的に圧縮されると、所在の導電性粒子９２５が圧縮されながら、その一部がフィルムの両面に露出して両面間を短絡する。
【００２８】
図４では、異方性導電ゴムフィルム９３を用いている。異方性導電ゴムフィルム９３には、母体ゴム９３１に導電性線材９３２が散在してなり、ゴムフィルム９３が部分的に圧縮されると、所在の導電性線材９３５が圧縮されながら、その一部がフィルムの両面に露出して両面間を短絡する。
【００２９】
本実施の形態では、いずれの場合も、異方性導電フィルムを局所的に圧縮するために、第１電極は第１のチップ１０の表面から突出するバンプ１９１構造を備える。
バンプ１９１としては、金バンプ、ハンダバンプ、銀ペーストを塗布したハンダバンプの他、図５に示すように、スタッドバンプ１９２を用いることができる。
【００３０】
スタッドバンプ１９２は、通常のネイルヘッドボンディング技術を用いて、電極パッド１９３にボンディング後のスタッド１９４を残して、ボンディングワイヤ１９６を切除したものである。ボンディングワイヤの切れ端１９５は残っていても、全体の特性に実質的に影響しない。
このように、スタッドバンプは、金バンプ、ハンダバンプなどのようにマスクを要さず、安価にバンプを形成できる。
【００３１】
以上の第１、第２の実施形態における導電性樹脂層の特徴は、第２のチップの裏面全面に何らのマスキングを要さず形成すればよく、安価な工程で実現できることである。
［実施形態３］
【００３２】
図６は、本発明の第３の実施形態に係る積層チップの断面図であって、上記第１の実施形態に係る図２との相違点は、第２のチップ２０の裏面２１に、図２における導電性樹脂層９０の代わりに第３の電極２２を備えていることである。
第２のチップ２０は、その基板２３の裏面２１の、第１のチップ１０の第１の電極１９に対応する位置に各々、同形の平面形状で導電性の第３の電極２２を備えており、第１の電極１９と対応する第３の電極２２が接着されて積層チップが形成される。
このようにすると、第１の電極と第２のチップの基板の裏面との間の接触抵抗を低下させ、第１、第２のチップ間の電気的結合手段の抵抗値を第２のチップの基板２３のバルクで決まる比較的低い値に安定化できる。
【００３３】
第３の電極２２は各種の方法で形成できるが、いずれにしても、第３の電極を第１のチップの第１の電極１９に対応する場所・形状に選択的に形成するためには、一般にマスキングが必要である。
ただし、このマスキング精度はせいぜい数μｍ程度でよく、一般に半導体内部の素子形成のような高精度を要さない。
【００３４】
具体的実施例に係る第３の電極２２は、例えば銀ペーストをスクリーン印刷により選択的に塗布して形成できる。
【００３５】
また、別の実施例に係る第３の電極２２は、第２のチップの裏面全面に金属薄膜を蒸着又はスパッタなどにより形成し、次に第１の電極の位置に対応する部分を選択的にレーザ照射して形成されるシリサイド層からなり、レーザ照射されなかった部分の金属を除去して形成できる。シリサイド層は、金属とシリコンの共晶をなしており、第３電極表面と半導体基板バルクとは良好なオーミックコンタクトを形成する。金属としては、金が望ましく、大気中でのレーザ照射が可能になる。
【００３６】
さらに別の実施例に係る第３の電極２２は、第２のチップ２０の裏面２１をマスキングして選択的に金属薄膜を蒸着又はスパッタにより形成し、次に第２のチップをシンタリング（ｓｉｎｔｅｒｉｎｇ）して形成できる。
【００３７】
本実施の形態においても、上述の第２の実施形態におけると同様に、第１の電極１９が第１のチップ１０の表面から突出するバンプ（金バンプ、ハンダバンプ、スタッドバンプ、又はスタッドバンプ＋銀ペースト）を備えていると、第１の電極１９と第３の電極２２とのオーミックコンタクトがより確実になる。
【００３８】
図７は、本実施形態の第１の変形例である。
図６と比較すると、第２のチップの基板２３の裏面２１の、第３の電極２２に接する部分には、基板２３と同一の導電型で基板２３のドーパント濃度よりもドーパント濃度が高い高濃度ドーパント層２２ａが設けられており、ドーパントの型が基板のドーパントの導電型と同じであるから、第３の電極２２の基板２３に対するオーミックコンタクトを取り易くなり、電気的結合手段の抵抗値をさらに低い値に安定化できる。
【００３９】
図８は、本実施形態の第２の変形例であり、第２のチップの第３の電極２２の材質を金に限定し、基板の導電型をｐ型に限定した場合である。
上記図６と比較すると、第２のチップの基板２３の裏面２１の第３の電極２２に接する部分には、第３の電極に由来する金の拡散層２２ｂが形成されており、第３の電極の基板に対するオーミックコンタクトを取り易くすると同時に、基板内部の電気的結合手段のバルク領域２４のバルク抵抗値を低下し、第１、第２のチップ間の電気的結合手段の抵抗値をさらに低い値に安定化できる。
［実施形態４］
【００４０】
図９、１０、１１は、本実施形態の第１、第２、第３の変形例であり、各々、第２のチップ２０の基板２３の内部に、表面側、裏面側、表面側と裏面側の双方、から導電体を埋設して形成した場合であり、いずれも上述の第１〜第３の実施形態の各実施例と組み合わせて使うことができる。
図９〜１１では、第１の実施形態（図２）に対応する場合で代表して示してある。
【００４１】
図９では、導電体８５が第２のチップ２０の基板の表面２６側から基板内部に第２の電極２５を延伸して形成され、図１０では、導電体８２が第２のチップ２０の基板の裏面２１側から、基板内部に延伸して形成され、図１１では、導電体８５が第２のチップ２０の基板の表面２６側から基板内部に第２の電極２５を延伸して形成されると共に、導電体８２が第２のチップ２０の基板の裏面２１側から基板内部に延伸して形成されている。
【００４２】
導電体８５、８２は、各々基板の表面及び裏面にトレンチ（溝）を形成した後、トレンチの内部に導電体を充填して形成される。
又は、トレンチの内部の側壁に沿って筒状に（内部に空洞を残して）導電体を形成してもよい。
トレンチの深さは深いほど信号伝達特性が改善されるが、一方製造工程が急激にコスト高になるので、基板内部の途中で留められ、図９、図１０の場合に反対側に到達することはなく、図１１の場合に表裏双方からのトレンチが連通することはない。
【００４３】
下記の実施形態は、以上第１〜第４の実施形態とその変形例の全てに適用可能であることは言うまでもないが、便宜上第１又は第３の実施形態のいずれかを対象として説明する。
［実施形態５］
【００４４】
図１２は本実施形態に係る積層チップの断面図であって、３層積層の場合である。便宜上、第１の実施形態（図２）の場合で説明する。
図２と比較すると本実施形態では、第１のチップ１０と第２のチップ２０との間に第３のチップ３０が介挿されている。
第３のチップは、導電性の導電性樹脂層９５、基板３３、第２の電極３５、絶縁膜３７、ビア３８、第１の電極３９、即ち、第１、第２のチップ双方の構成部品を備え、上下の第１、第２のチップ各々との電気的結合手段を有する。
その結果、例えば第１のチップ（ＣＰＵ）の上に順次第３のチップ（１次キャッシュメモリ）、第２のチップ（２次キャッシュメモリ）をコンパクトに搭載することができる。
第３のチップをさらに介挿するならば、４個又はそれ以上のチップを積層できることが分かる。
【００４５】
以上により、２層積層の場合をベースとして任意の層数の積層が可能であることが分かったので、以下の実施の形態の説明は、２層積層について、特に第２のチップ２０内の電気的結合手段の詳細を主とするが、これらが３層以上の積層チップの場合にも適用できることは明らかであろう。
［実施形態６］
【００４６】
本実施形態は上記の諸形態における電気的結合手段の特性を信号伝達係数として見積もる方法に係る。
その説明は、上記第１、２の実施形態、即ち上記図２〜５に示すように導電性樹脂層９０がある場合を対象とし、第１段階では、導電性樹脂層９０が仮に無いものとして、信号伝達係数を算出し、第２段階では、導電性樹脂層９０の存在による影響を信号伝達係数への補正量として見積もる。
上記第３の実施形態、即ち、上記図６〜８に示すように導電性樹脂層９０が無く、代わりに第３の電極２２がある場合には、第２段階による補正は不要になる。
【００４７】
図１３は、電気的結合手段の信号伝達係数の算出方法の説明図である。
第１段階では、上記のように導電性樹脂層９０の存在を仮に無視して、第１の電極１９は第２のチップの基板に直接接着しているものとする。
図１３（Ａ）の、接着した第１、第２のチップ１０、２０の断面図に示すように、第１と第２の電極の間に形成される電気的結合手段は、第１の電極１９と第２の電極２５を両端とする円柱状のバルク領域２４による主抵抗と、隣接する周辺の第１び第２の電極への寄生抵抗とからなる３次元の連続抵抗網をなしている。
【００４８】
図１３（Ｂ）は第１、２のチップの部分的平面図であり、第１の電極１９、第２の電極２５の平面形状が共に同一サイズの円形で、第２チップの厚さがｔ、第１、第２の電極の水平方向の代表的寸法、即ちここでは円の直径がｄ、隣接して取り囲む電気的結合手段との代表的距離、即ちここでは最隣接円の中心間距離がＬ／２、の場合である。
【００４９】
この場合、図１３（Ｃ）の等価回路図に示すように、隣接する周辺の第１及び第２の電極（図では８組ある）を一括して一つのノード「Ｏ（オー）」と見なして、第１の電極１９、第２の電極２５、及びノードＯの３節点間の抵抗器に集中定数化する。
【００５０】
さらに、第１の電極１９、第２の電極２５間の主抵抗に当たる信号コンダクタンスｇｃを平行平板電極間コンダクタンスで近似し、第１の電極１９、第２の電極２５とノード「Ｏ」間の抵抗に当たる寄生コンダクタンス２・ｇｐを共軸円筒電極間コンダクタンスで近似すると、第１の電極１９から第２の電極２５への信号伝達係数Ａｖの概数が次式で算出される。
［数式１］
Ａｖ＝ ｇｃ／（ｇｃ＋ｇｐ）
＝ １／（１＋（１／（（ｄ／（２・ｔ））・２・ｌｎ（Ｌ／ｄ））））
ただし、ここで基板の比抵抗をρとして、
［数式２］
ｇｃ＝π・ｄ・ｄ／（４・ρ・ｔ）
２・ｇｐ＝２・π・ｔ／（ρ・ｌｎ（Ｌ／ｄ））
【００５１】
この見積方法により注目されることは、寄生コンダクタンスｇｐ、従って信号伝達係数Ａｖが電極直径（ｄ）と隣接電極間距離（Ｌ／２）の比に対数的にしか依存しないことである。
即ち、電極の形状が円と異なっても、あるいは隣接電極の位置や距離がばらついている場合に、適当な代表的数値を用いても、信号伝達係数Ａｖの概数が比較的安定に得られる。
【００５２】
例えば、基板比抵抗ρ＝２０Ωｃｍ、基板厚さｔ＝２０μｍ、電極直径ｄ＝４０μｍ、隣接電極間距離の２倍、Ｌ＝１２０μｍの場合、ｇｃ＝ｇｐ＝０．６３ｍＳとなり、信号伝達係数Ａｖ＝０．５となる。
即ち、第１のチップ側の送信信号は、半分に減衰して第２のチップ側の受信信号となる。
例えばデジタル信号の場合、この程度の減衰ならば、第２のチップ側のラッチ又はアンプにより十分元のレベルを回復できることが分かる。
【００５３】
ただし、この見積は、周辺の隣接電極の信号電圧が全て静止状態にあるという前提に立っている。
実際には、周辺の隣接電極の信号電圧が全て、注目している電極の信号電圧と逆方向に動くという最悪ケースがあり得る。
【００５４】
その場合、寄生コンダクタンス２ｇｐに相当するノイズが生じ、ノイズ伝達係数はＡｇ＝ｇｐ／（ｇｃ＋ｇｐ）となるので、最終的な信号伝達係数はＡｆ＝Ａｖ−Ａｇになると考えられる。
従って、この概算方法から、ｇｃ／ｇｐを上記のように１としてはＡｆ＝０、即ち動作不能になり、Ａｆ＝１／３〜１／２で動作可能にするためには、ｇｃ／ｇｐ＝２〜３が必要であることが分かる。
【００５５】
次に第２段階では、導電性樹脂層９０が介在することによる、信号伝達係数Ａｖへの影響の程度を見積もる。
導電性樹脂層９０の厚さｔｊと比抵抗ρｊを、第２のチップの基板の厚さｔと比抵抗ρに対して次のように最適に選択することにより、導電性樹脂層９０の介在による信号伝達係数Ａｖの劣化を最小限に抑えることができる。
即ち、導電性樹脂層９０が介在する場合の信号伝達係数Ａｖｊを算出する。
まずその場合の信号コンダクタンス、寄生コンダクタンスを各々、ｇｃｊ、ｇｐｊとすると、信号伝達係数Ａｖの変化率、（Ａｖｊ−Ａｖ）／Ａｖとして数式３が得られる。
［数式３］
Ａｖの変化率＝ （Ａｖｊ−Ａｖ）／Ａｖ
＝ （１＋（ｇｐ／ｇｃ））／（１＋（ｇｐｊ／ｇｃｊ））−１
【００５６】
ここで、（ｇｐｊ／ｇｃｊ）と（ｇｐ／ｇｃ）の比を（１＋δ）とおくと、数式４のようになる。
［数式４］
（ｇｐｊ／ｇｃｊ）／（ｇｐ／ｇｃ）＝１＋δ
＝（１＋（ρ・ｔｊ）／（ρｊ・ｔ））・（１＋（ρｊ・ｔｊ）／（ρ・ｔ））
さらに実際的には、δ＜＜１であることを考慮すると、
［数式５］
Ａｖの変化率（概数）＝ −（１−Ａｖ）・δ
＝ −（１−Ａｖ）・（ρ／ρｊ＋ρｊ／ρ）・（ｔｊ／ｔ）
となる。
【００５７】
数式５から分かるように、Ａｖの変化率を最小限に抑えるためには、基板と導電性樹脂層９０の厚さの比を大きくとり、両者の比抵抗は同程度であることが望ましい。
例えば、上記Ａｖの算出例においては基板比抵抗ρ＝２０Ωｃｍ、基板厚さｔ＝２０μｍ、電極直径ｄ＝４０μｍ、隣接電極間距離の２倍、Ｌ＝１２０μｍの場合、ｇｃ＝ｇｐ＝０．６３ｍＳとなり、信号伝達係数Ａｖ＝０．５、であった。
さらに例えば、導電性樹脂層９０の厚さｔｊと比抵抗ρｊを、比抵抗ρｊ＝１０Ωｃｍ、厚さｔｊ＝４μｍ、とすると、
Ａｖの変化率＝−（０．５）・（２．５）・（０．１０）＝ −０．１２５、
即ち、１２．５％程度の低下で済むことが分かる。
［実施形態７］
【００５８】
図１４は電気的結合手段にシールドを施す方法と、その場合の信号伝達係数の算出方法の説明図であり、上述の積層チップの実施形態１〜３のいずれにも適用可能である。
図１４（Ａ）は、接着した第１、第２のチップ１０、２０の部分断面図であり、図１４（Ｂ）は第１、２のチップの部分平面図である。
【００５９】
シールド手段は、第１のチップ１０の基板の表面１６上と第２のチップ２０の基板の表面２６上に各々形成された円環状の第１のシールド用電極４３、第２のシールド用電極４５と、その間に挟まれた円筒状のバルク領域４４とからなり、円形の第１の電極１９、バルク領域２４、円形の第２の電極２５からなる円柱状の電気的結合手段は、円筒状のシールド手段の中心部に位置する。
【００６０】
円形の第１の電極１９、第２の電極２５の直径をｄ、シールド手段との代表的距離、即ちシールド手段の円筒の直径の中央値をＬとする。
この場合も、図１４（Ｃ）の等価回路図に示すように、シールド手段全体をノード「Ｇ」と見なして、第３の電極２２、第２の電極２５、及びノードＧの３節点間の抵抗器に集中定数化する。
【００６１】
この場合、シールド手段のノードＧは接地電位で概略静止していると見なせるので、上記図１３でノイズ伝達係数は概略ゼロ、従って、最終的な信号伝達係数は概略、Ａｆ＝Ａｖ＝ｇｃ／（ｇｃ＋ｇｐ）となり、シールド手段を施さない場合に比べて同じｇｃ／ｇｐ比でもＡｆ値を上げることができる。
【００６２】
また図１４では、１個の電気的結合手段に個別に１個のシールド手段を施す場合を示したが、隣接する複数個の電気的結合手段にシールド手段を施す場合には、シールド手段の平面形状を複数の三角、四角、又は六角形からなる格子状にして、格子の各目に電気的結合手段を置いてもよい。
これにより、隣接する電気的結合手段がシールド手段を共有できるので、チップ面積の効率化を図ることができる。
［実施形態８］
【００６３】
図１５は、本実施形態に係る３重ウェル型ＣＭＯＳ第２のチップの断面図である。
３重ウェル型ＣＭＯＳは、最近の高性能デジタル半導体ＣＭＯＳ＿ＬＳＩにおいて賞用されているデバイス構造であるが、図１５に示すように、本発明による第２の電極２５は、３重ウェルのうちのｎ−ＭＯＳＴ用のｐウェルとそのコンタクト用ｐ＋層とを転用して同一マスク工程で、別工程を追加することなく形成することができ、さらに、全てのＭＯＳＴ素子はｎウェルに収容されているので、信号が電気的結合手段に印加されても、基板側からのノイズとしてＭＯＳＴ素子に影響することはなく、好都合である。
【００６４】
以上、図２〜図１５を参照して実施の形態１〜８として述べてきた本発明による積層チップは、デジタル、アナログ、又は両者の混載を含む半導体ＬＳＩに適用可能であるが、特に高密度、高性能デジタルＬＳＩに対して有効であり、その場合、上述の電気的結合手段は、経時的に変化する０又は１に対応する電圧又は電流を伝送するデジタル信号パスとなる。
【００６５】
また、その場合、単一又は複数個の前記デジタル信号パスに対して、前記０と１の中間値に対応する電圧又は電流を伝送する参照信号パスをさらに含み、受信側では、各デジタル信号と参照信号を差動増幅することにより、コモンモードノイズを抑えることができる。
特に、デジタル信号パスに対して参照信号パスを１対１で備える場合、参照信号をデジタル信号と逆相にすると、隣接するデジタル信号パスとのノイズ干渉を軽減できる。
［実施形態９］
【００６６】
図１６は、本実施形態に係り、図１６（Ａ）の断面図に示すように、第１の電極１９のサイズが第２の電極２５に比べて拡大されている。
具体的には、図１６（Ｂ）の平面図に示すように第２の電極２５が直径ｄｒの円形であるのに対して、第１の電極１９の平面形状は、図１６（Ｃ）（Ｄ）（Ｅ）に示すように、その代表的寸法ｄｄは、いずれも図示するように例えばｄｒの５倍ある。
【００６７】
ただし、（Ｃ）の場合、第１の電極１９は第２の電極２５と同寸の５個の小電極からなり、図２も参照すると、それらの小電極は一点鎖線で示すように、第１のチップのビア１８よりも第１のチップの内部側で配線（図示せず）により短絡されている。
【００６８】
第２のチップの第３の電極２２が存在する場合、その平面形状は、第１の電極１９と合同であってもよく、又は、第１の電極１９より小さく、例えば第２の電極２５と同寸であってもよい。
【００６９】
このように、拡大された第１の電極を有する電気的結合手段は、特に信号コンダクタンスｇｃを増大でき、従って最終的な信号伝達係数Ａｆを増大できるので、例えば、デジタル系におけるクロック信号の信号パスとして好適である。
【００７０】
さらに、このようなクロック信号パスに対する電気的結合手段に上記の環状のシールド手段を施し、その際、環状のシールド用電極の環の幅を、一般信号パスに対する電気的結合手段の環状のシールド用電極の環の幅よりも大きくとると、クロック信号の波形の近隣信号からのノイズによる歪みを抑制することができる。
【００７１】
以上の説明では、第１のチップから第２のチップへの信号伝達の場合を扱ったが、本電気的結合手段は双方向性があり、送信側と受信側を交換した、第２のチップから第１のチップへの信号伝達の場合も、その信号伝達係数Ａｖ、Ａｆの算出を含めて同様に扱うことができる。
ただし、上記第９の実施形態の場合については、第２の電極２５（送信側）のサイズを第１（第３、及び第１）の電極（受信側）のサイズよりも拡大する。
【００７２】
また、以上の実施形態では、全ての層のチップの基板の表面に電極と半導体素子を備えた場合を示したが、一部の層のチップの基板は、半導体素子を欠いてもよい。
例えば、２層又は３層以上の積層チップの最下層のチップの基板は半導体素子を欠き、電極だけを備えていてもよく、その場合、この最下層のチップの基板は電極に接続された配線専用の基板となる。
また、その場合、この最下層のチップの基板に、別チップの半導体素子もしくは抵抗器、キャパシタを含む受動素子を、周知のワイヤボンド、又はフリップチップボンドなどにより搭載してもよい。
【符号の説明】
【００７３】
１０、２０、３０ 第１、第２、第３のチップ
１１、２１、３１ 基板の裏面
１２、２２、３２ 第３の電極
２２ａ 高濃度ドーパント層
２２ｂ 金の拡散層
１３、２３、３３ 基板
１４、２４、３４ バルク領域
１５、２５、３５ 第２の電極
１６、２６、３６ 基板の表面
１７、２７、３７ 絶縁膜
１８、２８、３８ ビア
１９、２９、３９ 第１の電極
４３、４４、４５ 第１のシールド用電極、バルク領域、第２のシールド用電極
８２、８５ 導電体
９０、９５ 導電性樹脂層
９２ 異方性導電プラスチックフィルム
９３ 異方性導電ゴムフィルム
１９１ バンプ
１９２ スタッドバンプ
１９３ 電極パッド
１９４ スタッド
１９５ ボンディングワイヤの切れ端
１９６ ボンディングワイヤ
９２１ 母体プラスチック
９２２ 導電性粒子
９２５ 圧縮された導電性粒子
９３１ 母体ゴム
９３２ 導電性線材
９３５ 圧縮された導電性線材
【技術分野】
【０００１】
本発明は、積層チップ、特に積層チップに適したチップ相互間の電気的結合パスを備えたチップを複数個積層してなる積層チップに関するものである。
【背景技術】
【０００２】
半導体では、数１０ｃｍ径のウェファの１面（表面）全面にトランジスタや配線などの素子からなるアクティブ領域を一斉に形成した後、ウェファを縦・横に切断し、数ｍｍ角のチップを得て、これを１個ずつ数ｃｍ角のパッケージに収容し、このパッケージを数ｃｍピッチで回路基板に搭載してシステムを形成している。
そのためシステムレベルでは集積密度がチップレベルよりも２桁程度低下するだけでなく、チップ間の信号伝播に要する伝播時間・消費電力積がチップ内よりもやはり２桁程度悪化し、システムの高速化、低消費電力化、及びサイズ縮小が困難であった。
従って、複数個のチップを積層、即ち厚さ方向に重畳して１個のパッケージに収容するならば、集積密度とチップ間の信号伝播性能を飛躍的に向上できるので、チップの積層は半導体技術における永年の夢であった。
【０００３】
チップを積層するためには、チップ相互間の電気的結合構造が鍵になる。
その実現方法としては、例えばチップのサイズを順次縮小して雛段状に重畳し、チップとパッケージ間の接続と同じようにワイヤ・バンプ等でボンディングする方法がある。
しかしながら、この方法では、構造自身が集積密度の向上を妨げている上に、バッチ（一斉）処理が困難であるので、生産性・信頼性が上げられない。
【０００４】
そこで、積層された第１と第２のチップ内又はチップ上にバッチ処理により一斉に形成できる電気的結合手段が各種提案されてきた。
電気的結合手段としては、光、インダクタンス性手段、キャパシタンス性手段、抵抗性（導電性）手段がある。
しかしながら、いずれの場合にも、ウェファの厚さ、従ってチップの厚さはウェファのハンドリング上の要請から、少なくとも数１０μｍ必要であることが障害になっている。
【０００５】
例えば特許文献１には、第１のチップの表面に発光素子を設け、その上に積層した第２のチップの表面に受光素子を設け、第２のチップのバルク内部を透過する光でデータを伝送する方法が開示されている。
しかしながら、この方法は、少なくとも現在主流となっているシリコン系半導体の場合、チップのバルク内部を透過できる光に対する適切な発受光素子を形成するのが困難である。
【０００６】
次に、インダクタンス性手段、即ち第１と第２のチップの表面に各々コイルを形成し、第２のチップのシリコンを介した両コイル間の相互インダクタンスカップリングにより、データを伝送する方法が提案されたが、この方法は、チップ上に小面積で適切なインダクタンス値を得ることが困難な上に、大きなドライブ電流が必要になり、従って低電力高速化が困難であった。
【０００７】
また、キャパシタンス性手段、即ち第１と第２のチップの表面に各々平面電極を形成して第２のチップのシリコンを誘電体層とする容量を用いた、キャパシタンスカップリングによりデータを伝送する方法が提案されたが、この方法も、チップ上に大面積を要する上に、上層チップへの電力供給が困難であり、しかも２層より多くの積層が困難であった。
【０００８】
そこで、抵抗性（導電性）手段、即ち、「貫通ビア」と呼ばれる、チップの基板の裏面から表面に向かって、基板のバルク内部を厚さ方向に貫通する孔を形成し、孔の内壁を絶縁体で被覆して絶縁壁を形成し、さらにその内部を導電体で被覆して導電層を形成して、基板から電気的に絶縁された導電手段を設ける各種の方法が提案され研究されてきた。
例えば、特許文献２には、貫通ビアを設けた上に、その内部に導電性ピンを埋め込む技術が開示されている。
【０００９】
しかしながら、半導体基板の厚さは通常数１００μｍ、裏面研磨などにより薄くした場合でも数１０μｍあるので、周辺のシリコンバルク及びアクティブ領域（半導体素子・配線の形成領域）にダメージを与えずに、このバルクを貫く「貫通ビア」を設けることは、機械的ドリリング、化学的又は物理化学的エッチングいずれの手段によるにしても、チップ上に大面積を要しても精度が上がらない上に生産性が低く製造コストが高いという多大の困難を伴った。
ちなみにアクティブ領域の形成に用いられる（物理）化学的エッチングの対象とする膜厚はせいぜい１μ程度以内である。
【００１０】
特許文献３には、これらの問題を解決するために本願の発明者により先になされた発明が記載されており、その要点は、第２のチップに貫通ビアを設けることなく、第１と第２の電極に挟まれた第２のチップの基板内部の領域、即ち、導電性の半導体基板のバルク自身を電気的結合手段として用いることにあった。
【００１１】
図１はこの発明の一実施形態に係る積層チップの断面図であって、基本となる２層積層の場合である。
第１のチップ１０は、基板１３の第１の面（以下、表面という）１６に接する内部に第１の半導体素子からなる電気回路を有し（図示せず）、第２のチップ２０との電気的接続は、第１の複数個の電極１９（通常、円形又は正方形でパッドと呼ばれる）を介して行われる。
第１の電極１９は金属性で例えばアルミニウムからなり、基板１３を覆う絶縁膜１７の上に設けられ、ビア１８を通じて基板内の電気回路に結合されている。
【００１２】
一方第２のチップ２０も、基板２３の表面２６に接する内部に、第２の半導体素子からなる電気回路（図示せず）と並んで、前記第１のチップの第１の電極１９に対応する直上の位置に各々、第２の電極２５を備える。
基板１３は導電性であっても絶縁性であってもよいが、基板２３はｐ型又はｎ型のドーパントを有する導電性半導体である。
第２の電極２５は、金属電極、もしくは、金属電極と基板２３の表面に形成した基板２３のドーパントと同一導電型で且つ高濃度のドーパント層（図示せず）からなり、平面形状は本実施形態では第１の電極１９と同形であるが、これに限られない。
【００１３】
さて、第１のチップの基板の表面側に第２のチップをその基板２３の裏面２１が接するように置いて、矢印ａａで示すように、第１の電極１９を第２のチップの第２の面（以下、裏面という）２１に接着すると、２層積層チップが得られる。
この状態で第１、第２の電極１９、２５は、第１と第２の電極に挟まれた第２のチップの導電性基板内部の領域２４（１点鎖線で挟まれたバルク領域）を主とする抵抗器により接続され、これを、第１、第２のチップ間の電気的結合手段とすることができる。
この発明によれば、簡単な構造とプロセスにより経済的なチップ相互間の電気的結合手段を備えた積層チップを提供することができる。
しかしながら、特に第２のチップの比抵抗が高い場合、第２のチップの裏面と第１の電極との間のオーミックコンタクトが取り難いので、接触抵抗が大きく、且つその値の変動範囲が実用的な範囲に収まるよう制御するのが困難であるので、電気的結合手段としての特性に悪影響を及ぼす場合があることが分かった。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特許出願公告平０５−０６８１０５号
【特許文献２】特許出願公開平０５−１８３０１９号
【特許文献３】特許出願特願２００８−１７５７８０
【発明の概要】
【発明が解決しようとする課題】
【００１５】
本発明が解決しようとする課題は、貫通ビアを設けることなく、半導体基板のバルク自身を利用してチップ相互間の電気的結合手段とする積層チップにおいて、第２のチップの半導体基板の裏面と第１のチップの電極との間の接触抵抗を抑制できる積層チップを提供することである。
【課題を解決するための手段】
【００１６】
上記課題を解決するための本発明の一実施形態による積層チップは、基板の一側の面（表面）に複数個の第１の電極を備えた第１のチップと、導電性の半導体基板の表面に半導体素子、及び基板の表面の前記第１の電極に対応する位置に各々第２の電極を備えた第２のチップとを含み、前記第２のチップの裏面には、導電性樹脂層が形成され、前記第１のチップの第１の電極と、前記第２のチップの他側の面（裏面）とが、前記第２のチップの裏面の導電性樹脂層を介して接着されて積層形成され、前記第１、前記第２の電極、及び、前記第１と前記第２の電極に挟まれた前記第２のチップの基板内部の領域を、基板に貫通ビアを設けることなく、前記第１及び前記第２のチップ間の電気的結合手段とすることを特徴とする。
【００１７】
上記課題を解決するための本発明の他の実施形態による積層チップは、基板の一側の面（表面）に複数個の第１の電極を備えた第１のチップと、導電性の半導体基板の表面に半導体素子、及び基板の表面の前記第１の電極に対応する位置に各々第２の電極を備えた第２のチップとを含み、さらに、前記第２のチップの裏面には、前記複数個の第１の電極に対応する位置に各々、第３の電極を備え、前記第１の電極と、対応する前記第３の電極が接着されて積層形成され、接着された前記第１と前記第３の電極、前記第２の電極、及び前記第３と前記第２の電極に挟まれた前記第２のチップの基板内部の領域を、基板に貫通ビアを設けることなく、前記第１及び前記第２のチップ間の電気的結合手段とすることを特徴とする。
【発明の効果】
【００１８】
本発明によれば、第２のチップの導電性基板の表面と、第２のチップの裏面に接着される別の第１のチップの表面に各々電極を設けるだけで、両電極間の第２のチップの基板バルク領域を抵抗性の電気的結合手段とするので、基板に貫通ビアを設けることなく、即ち、基板よりも導電性の高い、基板を貫通する導電体を設けることなく、また、この導電体を包囲して周囲の基板の部分から絶縁する、基板を貫通する絶縁体を設けることなく、簡単な構造とプロセスにより経済的に形成できるチップ相互間の電気的結合手段を備えた積層チップにおいて、第２のチップの基板の裏面に導電性樹脂層が形成されているので、第２の基板の裏面に接触する別の第１のチップ上の電極との接触抵抗を抑制できる。
【００１９】
本発明によれば、第２のチップの導電性基板の表裏２面に各々第２、第３の電極を設けて、両電極間の基板バルク領域を抵抗性の電気的結合手段とするので、基板に貫通ビアを設けることなく、即ち、基板よりも導電性の高い、基板を貫通する導電体を設けることなく、また、この導電体を包囲して周囲の基板の部分から絶縁する、基板を貫通する絶縁体を設けることなく、簡単な構造とプロセスにより経済的に形成できるチップ相互間の電気的結合手段を備えた積層チップにおいて、第２のチップの基板の裏面の、第１のチップの第１の電極に対応する位置に第３の電極が形成されているので、第２の基板の裏面に接着される別の第１のチップの表面に設けた第１の電極との接触抵抗を抑制できる。
【図面の簡単な説明】
【００２０】
【図１】本願の発明者の発明になる従来技術による積層チップの断面図である。
【図２】本発明の第１の実施形態に係る積層チップの断面図である。
【図３】本発明の第２の実施形態に係る積層チップの断面図である。
【図４】本発明の第２の実施形態の第１の変形例である。
【図５】本発明の第２の実施形態の第２の変形例である。
【図６】本発明の第３の実施形態に係る積層チップの断面図である。（第３の電極）
【図７】本発明の第３の実施形態の第１の変形例である。（第３の電極と高濃度ドーパント層）
【図８】本発明の第３の実施形態の第２の変形例である。（第３の電極と金拡散層）
【図９】本発明の第４の実施形態の第１の変形例である。（導電体の部分的埋め込み）
【図１０】本発明の第４の実施形態の第２の変形例である。（導電体の部分的埋め込み）
【図１１】本発明の第４の実施形態の第３の変形例である。（導電体の部分的埋め込み）
【図１２】本発明の第５の実施形態による積層チップの断面図である。（３層積層）
【図１３】本発明の第６の実施形態による電気的結合手段の信号伝達係数の算出方法の説明図であり、（Ａ）は第１、２のチップの部分断面図、（Ｂ）は第１、２のチップの部分平面図、（Ｃ）は信号伝達係数の等価回路図である。
【図１４】本発明の第７の実施形態による電気的結合手段にシールドを施す方法と、その場合の信号伝達係数の算出方法の説明図であり、（Ａ）は第２のチップの部分断面図、（Ｂ）は第２のチップの部分平面図、（Ｃ）は信号伝達係数の等価回路図である。
【図１５】本発明の第８の実施形態に係る３重ウェル型ＣＭＯＳ第２のチップの断面図である。
【図１６】本発明の第９の実施形態に係る第１電極のサイズ拡大であり、（Ａ）は第２のチップの部分断面図、（Ｂ）は第２の電極の平面図、（Ｃ）（Ｄ）（Ｅ）は第１の電極の平面図である。
【発明を実施するための形態】
【００２１】
デジタル系、特に高性能プロセッサの設計においては、ＣＰＵと（外付けキャッシュ）メモリを従来通り「フェースアップ」で、即ちチップの表面（アクティブ領域のある面）を上にして個別にパッケージに収容した場合、両者間の信号伝播遅延がシステム性能を致命的に下げており、この信号伝播のワイドバンド化、即ちコンパクト化による高速化が切望されてきた。
【００２２】
この要請に対しては、ＣＰＵ・メモリのチップをパッケージに収容せずに「フェースダウン」で、即ちチップの表面（アクティブ領域のある面）を裏返しにして直接基板に搭載する方法もあるが、肝心のチップの（アクティブ領域）の信頼性確保が極めて高価につくか、もしくは困難であった。
【００２３】
本発明の契機がこの要請にあったので、以下の説明では例えば第１のチップはＣＰＵ、第２及び第３のチップはメモリであってもよいが、本発明の範囲はこれに留まらず、複数のＣＰＵを含むデジタル系、アナログ系、さらにはデジタル・アナログ混載系などの、任意の複数個のチップを含む系（システム）に適用できることは言うまでもない。
以下に本発明の利点と特徴、及びそれらを達成する方法を、図面を参照して説明する。
なお、明細書全体において上述の従来技術に係る図面（図１）を含めて、同様の参照符号は同様の構成要素を示す。
［実施の形態１］
【００２４】
図２は本発明の第１の実施形態に係る積層チップの断面図であって、基本となる２層積層の場合である。
本実施例に係る図２と従来技術に係る図１との相違点は、図２では第２のチップ２０の裏面２１に導電性樹脂層９０を備えることであり、その他の構成は同様であるので、繰り返さない。
第２のチップの裏面２１には通常、薄い自然酸化膜層が存在するので、これを除去した後、その上に導電性樹脂層９０を形成する。
導電性樹脂層９０としては具体的にはカーボンブラック入りエポキシ樹脂が好ましい。
第１のチップ１０の第１の電極１９は導電性樹脂層９０を介して第２のチップの裏面２１と良好なオーミックコンタクトが取れる。
導電性樹脂層９０は第２のチップの裏面２１の全面に形成すればよいので、マスキング工程を要さず、安価に製造できる。
【００２５】
導電性樹脂層９０は、第２のチップ２０の基板バルク領域と同程度の比抵抗を有することが望ましい。
導電性樹脂層９０の比抵抗が大きすぎると、電気的結合手段に寄生する直列抵抗値が大きくなり、小さすぎると、電気的結合手段に寄生する並列（漏洩）抵抗値が小さくなるからである。
さらに、導電性樹脂層９０の厚さは、第２のチップの基板の厚さの０．１倍程度が望ましい。
導電性樹脂層９０の厚さが大きすぎると、電気的結合手段に寄生する直列抵抗値が大きくなり、小さすぎると、電気的結合手段に寄生する並列（漏洩）抵抗値が小さくなるからである。
これら導電性樹脂層９０の比抵抗及び厚さがもたらす影響の見積もり方法については後述する［実施の形態６］。
【００２６】
最近の半導体チップの基板厚は、回路の電気的特性を向上するため、年々薄くなっており、厚さ５０μｍクラスが現実的になりつつある。その場合、導電性樹脂層９０の厚さは５μｍ程度以内にせねばならないが、上記導電性樹脂層内の導電性粒子（上記カーボンブラックなど）のサイズは５μｍ程度以下の微小化を要し、その実現がコスト的に困難な場合がある。
［実施の形態２］
【００２７】
図３、図４は本発明の第２の実施形態に係る積層チップの断面図であって、導電性樹脂層として異方性導電フィルムを用いる。
図３では、異方性導電プラスチックフィルム９２を用いている。より具体的には日立化成株式会社製の商品名アニソルム、ＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ＿Ｃｏｎｄｕｃｔｉｖｅ＿Ｆｉｌｍ）がある。異方性導電プラスチックフィルム９２は、母体プラスチック９２１に導電性粒子９２２が散在してなり、フィルム９２が部分的に圧縮されると、所在の導電性粒子９２５が圧縮されながら、その一部がフィルムの両面に露出して両面間を短絡する。
【００２８】
図４では、異方性導電ゴムフィルム９３を用いている。異方性導電ゴムフィルム９３には、母体ゴム９３１に導電性線材９３２が散在してなり、ゴムフィルム９３が部分的に圧縮されると、所在の導電性線材９３５が圧縮されながら、その一部がフィルムの両面に露出して両面間を短絡する。
【００２９】
本実施の形態では、いずれの場合も、異方性導電フィルムを局所的に圧縮するために、第１電極は第１のチップ１０の表面から突出するバンプ１９１構造を備える。
バンプ１９１としては、金バンプ、ハンダバンプ、銀ペーストを塗布したハンダバンプの他、図５に示すように、スタッドバンプ１９２を用いることができる。
【００３０】
スタッドバンプ１９２は、通常のネイルヘッドボンディング技術を用いて、電極パッド１９３にボンディング後のスタッド１９４を残して、ボンディングワイヤ１９６を切除したものである。ボンディングワイヤの切れ端１９５は残っていても、全体の特性に実質的に影響しない。
このように、スタッドバンプは、金バンプ、ハンダバンプなどのようにマスクを要さず、安価にバンプを形成できる。
【００３１】
以上の第１、第２の実施形態における導電性樹脂層の特徴は、第２のチップの裏面全面に何らのマスキングを要さず形成すればよく、安価な工程で実現できることである。
［実施形態３］
【００３２】
図６は、本発明の第３の実施形態に係る積層チップの断面図であって、上記第１の実施形態に係る図２との相違点は、第２のチップ２０の裏面２１に、図２における導電性樹脂層９０の代わりに第３の電極２２を備えていることである。
第２のチップ２０は、その基板２３の裏面２１の、第１のチップ１０の第１の電極１９に対応する位置に各々、同形の平面形状で導電性の第３の電極２２を備えており、第１の電極１９と対応する第３の電極２２が接着されて積層チップが形成される。
このようにすると、第１の電極と第２のチップの基板の裏面との間の接触抵抗を低下させ、第１、第２のチップ間の電気的結合手段の抵抗値を第２のチップの基板２３のバルクで決まる比較的低い値に安定化できる。
【００３３】
第３の電極２２は各種の方法で形成できるが、いずれにしても、第３の電極を第１のチップの第１の電極１９に対応する場所・形状に選択的に形成するためには、一般にマスキングが必要である。
ただし、このマスキング精度はせいぜい数μｍ程度でよく、一般に半導体内部の素子形成のような高精度を要さない。
【００３４】
具体的実施例に係る第３の電極２２は、例えば銀ペーストをスクリーン印刷により選択的に塗布して形成できる。
【００３５】
また、別の実施例に係る第３の電極２２は、第２のチップの裏面全面に金属薄膜を蒸着又はスパッタなどにより形成し、次に第１の電極の位置に対応する部分を選択的にレーザ照射して形成されるシリサイド層からなり、レーザ照射されなかった部分の金属を除去して形成できる。シリサイド層は、金属とシリコンの共晶をなしており、第３電極表面と半導体基板バルクとは良好なオーミックコンタクトを形成する。金属としては、金が望ましく、大気中でのレーザ照射が可能になる。
【００３６】
さらに別の実施例に係る第３の電極２２は、第２のチップ２０の裏面２１をマスキングして選択的に金属薄膜を蒸着又はスパッタにより形成し、次に第２のチップをシンタリング（ｓｉｎｔｅｒｉｎｇ）して形成できる。
【００３７】
本実施の形態においても、上述の第２の実施形態におけると同様に、第１の電極１９が第１のチップ１０の表面から突出するバンプ（金バンプ、ハンダバンプ、スタッドバンプ、又はスタッドバンプ＋銀ペースト）を備えていると、第１の電極１９と第３の電極２２とのオーミックコンタクトがより確実になる。
【００３８】
図７は、本実施形態の第１の変形例である。
図６と比較すると、第２のチップの基板２３の裏面２１の、第３の電極２２に接する部分には、基板２３と同一の導電型で基板２３のドーパント濃度よりもドーパント濃度が高い高濃度ドーパント層２２ａが設けられており、ドーパントの型が基板のドーパントの導電型と同じであるから、第３の電極２２の基板２３に対するオーミックコンタクトを取り易くなり、電気的結合手段の抵抗値をさらに低い値に安定化できる。
【００３９】
図８は、本実施形態の第２の変形例であり、第２のチップの第３の電極２２の材質を金に限定し、基板の導電型をｐ型に限定した場合である。
上記図６と比較すると、第２のチップの基板２３の裏面２１の第３の電極２２に接する部分には、第３の電極に由来する金の拡散層２２ｂが形成されており、第３の電極の基板に対するオーミックコンタクトを取り易くすると同時に、基板内部の電気的結合手段のバルク領域２４のバルク抵抗値を低下し、第１、第２のチップ間の電気的結合手段の抵抗値をさらに低い値に安定化できる。
［実施形態４］
【００４０】
図９、１０、１１は、本実施形態の第１、第２、第３の変形例であり、各々、第２のチップ２０の基板２３の内部に、表面側、裏面側、表面側と裏面側の双方、から導電体を埋設して形成した場合であり、いずれも上述の第１〜第３の実施形態の各実施例と組み合わせて使うことができる。
図９〜１１では、第１の実施形態（図２）に対応する場合で代表して示してある。
【００４１】
図９では、導電体８５が第２のチップ２０の基板の表面２６側から基板内部に第２の電極２５を延伸して形成され、図１０では、導電体８２が第２のチップ２０の基板の裏面２１側から、基板内部に延伸して形成され、図１１では、導電体８５が第２のチップ２０の基板の表面２６側から基板内部に第２の電極２５を延伸して形成されると共に、導電体８２が第２のチップ２０の基板の裏面２１側から基板内部に延伸して形成されている。
【００４２】
導電体８５、８２は、各々基板の表面及び裏面にトレンチ（溝）を形成した後、トレンチの内部に導電体を充填して形成される。
又は、トレンチの内部の側壁に沿って筒状に（内部に空洞を残して）導電体を形成してもよい。
トレンチの深さは深いほど信号伝達特性が改善されるが、一方製造工程が急激にコスト高になるので、基板内部の途中で留められ、図９、図１０の場合に反対側に到達することはなく、図１１の場合に表裏双方からのトレンチが連通することはない。
【００４３】
下記の実施形態は、以上第１〜第４の実施形態とその変形例の全てに適用可能であることは言うまでもないが、便宜上第１又は第３の実施形態のいずれかを対象として説明する。
［実施形態５］
【００４４】
図１２は本実施形態に係る積層チップの断面図であって、３層積層の場合である。便宜上、第１の実施形態（図２）の場合で説明する。
図２と比較すると本実施形態では、第１のチップ１０と第２のチップ２０との間に第３のチップ３０が介挿されている。
第３のチップは、導電性の導電性樹脂層９５、基板３３、第２の電極３５、絶縁膜３７、ビア３８、第１の電極３９、即ち、第１、第２のチップ双方の構成部品を備え、上下の第１、第２のチップ各々との電気的結合手段を有する。
その結果、例えば第１のチップ（ＣＰＵ）の上に順次第３のチップ（１次キャッシュメモリ）、第２のチップ（２次キャッシュメモリ）をコンパクトに搭載することができる。
第３のチップをさらに介挿するならば、４個又はそれ以上のチップを積層できることが分かる。
【００４５】
以上により、２層積層の場合をベースとして任意の層数の積層が可能であることが分かったので、以下の実施の形態の説明は、２層積層について、特に第２のチップ２０内の電気的結合手段の詳細を主とするが、これらが３層以上の積層チップの場合にも適用できることは明らかであろう。
［実施形態６］
【００４６】
本実施形態は上記の諸形態における電気的結合手段の特性を信号伝達係数として見積もる方法に係る。
その説明は、上記第１、２の実施形態、即ち上記図２〜５に示すように導電性樹脂層９０がある場合を対象とし、第１段階では、導電性樹脂層９０が仮に無いものとして、信号伝達係数を算出し、第２段階では、導電性樹脂層９０の存在による影響を信号伝達係数への補正量として見積もる。
上記第３の実施形態、即ち、上記図６〜８に示すように導電性樹脂層９０が無く、代わりに第３の電極２２がある場合には、第２段階による補正は不要になる。
【００４７】
図１３は、電気的結合手段の信号伝達係数の算出方法の説明図である。
第１段階では、上記のように導電性樹脂層９０の存在を仮に無視して、第１の電極１９は第２のチップの基板に直接接着しているものとする。
図１３（Ａ）の、接着した第１、第２のチップ１０、２０の断面図に示すように、第１と第２の電極の間に形成される電気的結合手段は、第１の電極１９と第２の電極２５を両端とする円柱状のバルク領域２４による主抵抗と、隣接する周辺の第１び第２の電極への寄生抵抗とからなる３次元の連続抵抗網をなしている。
【００４８】
図１３（Ｂ）は第１、２のチップの部分的平面図であり、第１の電極１９、第２の電極２５の平面形状が共に同一サイズの円形で、第２チップの厚さがｔ、第１、第２の電極の水平方向の代表的寸法、即ちここでは円の直径がｄ、隣接して取り囲む電気的結合手段との代表的距離、即ちここでは最隣接円の中心間距離がＬ／２、の場合である。
【００４９】
この場合、図１３（Ｃ）の等価回路図に示すように、隣接する周辺の第１及び第２の電極（図では８組ある）を一括して一つのノード「Ｏ（オー）」と見なして、第１の電極１９、第２の電極２５、及びノードＯの３節点間の抵抗器に集中定数化する。
【００５０】
さらに、第１の電極１９、第２の電極２５間の主抵抗に当たる信号コンダクタンスｇｃを平行平板電極間コンダクタンスで近似し、第１の電極１９、第２の電極２５とノード「Ｏ」間の抵抗に当たる寄生コンダクタンス２・ｇｐを共軸円筒電極間コンダクタンスで近似すると、第１の電極１９から第２の電極２５への信号伝達係数Ａｖの概数が次式で算出される。
［数式１］
Ａｖ＝ ｇｃ／（ｇｃ＋ｇｐ）
＝ １／（１＋（１／（（ｄ／（２・ｔ））・２・ｌｎ（Ｌ／ｄ））））
ただし、ここで基板の比抵抗をρとして、
［数式２］
ｇｃ＝π・ｄ・ｄ／（４・ρ・ｔ）
２・ｇｐ＝２・π・ｔ／（ρ・ｌｎ（Ｌ／ｄ））
【００５１】
この見積方法により注目されることは、寄生コンダクタンスｇｐ、従って信号伝達係数Ａｖが電極直径（ｄ）と隣接電極間距離（Ｌ／２）の比に対数的にしか依存しないことである。
即ち、電極の形状が円と異なっても、あるいは隣接電極の位置や距離がばらついている場合に、適当な代表的数値を用いても、信号伝達係数Ａｖの概数が比較的安定に得られる。
【００５２】
例えば、基板比抵抗ρ＝２０Ωｃｍ、基板厚さｔ＝２０μｍ、電極直径ｄ＝４０μｍ、隣接電極間距離の２倍、Ｌ＝１２０μｍの場合、ｇｃ＝ｇｐ＝０．６３ｍＳとなり、信号伝達係数Ａｖ＝０．５となる。
即ち、第１のチップ側の送信信号は、半分に減衰して第２のチップ側の受信信号となる。
例えばデジタル信号の場合、この程度の減衰ならば、第２のチップ側のラッチ又はアンプにより十分元のレベルを回復できることが分かる。
【００５３】
ただし、この見積は、周辺の隣接電極の信号電圧が全て静止状態にあるという前提に立っている。
実際には、周辺の隣接電極の信号電圧が全て、注目している電極の信号電圧と逆方向に動くという最悪ケースがあり得る。
【００５４】
その場合、寄生コンダクタンス２ｇｐに相当するノイズが生じ、ノイズ伝達係数はＡｇ＝ｇｐ／（ｇｃ＋ｇｐ）となるので、最終的な信号伝達係数はＡｆ＝Ａｖ−Ａｇになると考えられる。
従って、この概算方法から、ｇｃ／ｇｐを上記のように１としてはＡｆ＝０、即ち動作不能になり、Ａｆ＝１／３〜１／２で動作可能にするためには、ｇｃ／ｇｐ＝２〜３が必要であることが分かる。
【００５５】
次に第２段階では、導電性樹脂層９０が介在することによる、信号伝達係数Ａｖへの影響の程度を見積もる。
導電性樹脂層９０の厚さｔｊと比抵抗ρｊを、第２のチップの基板の厚さｔと比抵抗ρに対して次のように最適に選択することにより、導電性樹脂層９０の介在による信号伝達係数Ａｖの劣化を最小限に抑えることができる。
即ち、導電性樹脂層９０が介在する場合の信号伝達係数Ａｖｊを算出する。
まずその場合の信号コンダクタンス、寄生コンダクタンスを各々、ｇｃｊ、ｇｐｊとすると、信号伝達係数Ａｖの変化率、（Ａｖｊ−Ａｖ）／Ａｖとして数式３が得られる。
［数式３］
Ａｖの変化率＝ （Ａｖｊ−Ａｖ）／Ａｖ
＝ （１＋（ｇｐ／ｇｃ））／（１＋（ｇｐｊ／ｇｃｊ））−１
【００５６】
ここで、（ｇｐｊ／ｇｃｊ）と（ｇｐ／ｇｃ）の比を（１＋δ）とおくと、数式４のようになる。
［数式４］
（ｇｐｊ／ｇｃｊ）／（ｇｐ／ｇｃ）＝１＋δ
＝（１＋（ρ・ｔｊ）／（ρｊ・ｔ））・（１＋（ρｊ・ｔｊ）／（ρ・ｔ））
さらに実際的には、δ＜＜１であることを考慮すると、
［数式５］
Ａｖの変化率（概数）＝ −（１−Ａｖ）・δ
＝ −（１−Ａｖ）・（ρ／ρｊ＋ρｊ／ρ）・（ｔｊ／ｔ）
となる。
【００５７】
数式５から分かるように、Ａｖの変化率を最小限に抑えるためには、基板と導電性樹脂層９０の厚さの比を大きくとり、両者の比抵抗は同程度であることが望ましい。
例えば、上記Ａｖの算出例においては基板比抵抗ρ＝２０Ωｃｍ、基板厚さｔ＝２０μｍ、電極直径ｄ＝４０μｍ、隣接電極間距離の２倍、Ｌ＝１２０μｍの場合、ｇｃ＝ｇｐ＝０．６３ｍＳとなり、信号伝達係数Ａｖ＝０．５、であった。
さらに例えば、導電性樹脂層９０の厚さｔｊと比抵抗ρｊを、比抵抗ρｊ＝１０Ωｃｍ、厚さｔｊ＝４μｍ、とすると、
Ａｖの変化率＝−（０．５）・（２．５）・（０．１０）＝ −０．１２５、
即ち、１２．５％程度の低下で済むことが分かる。
［実施形態７］
【００５８】
図１４は電気的結合手段にシールドを施す方法と、その場合の信号伝達係数の算出方法の説明図であり、上述の積層チップの実施形態１〜３のいずれにも適用可能である。
図１４（Ａ）は、接着した第１、第２のチップ１０、２０の部分断面図であり、図１４（Ｂ）は第１、２のチップの部分平面図である。
【００５９】
シールド手段は、第１のチップ１０の基板の表面１６上と第２のチップ２０の基板の表面２６上に各々形成された円環状の第１のシールド用電極４３、第２のシールド用電極４５と、その間に挟まれた円筒状のバルク領域４４とからなり、円形の第１の電極１９、バルク領域２４、円形の第２の電極２５からなる円柱状の電気的結合手段は、円筒状のシールド手段の中心部に位置する。
【００６０】
円形の第１の電極１９、第２の電極２５の直径をｄ、シールド手段との代表的距離、即ちシールド手段の円筒の直径の中央値をＬとする。
この場合も、図１４（Ｃ）の等価回路図に示すように、シールド手段全体をノード「Ｇ」と見なして、第３の電極２２、第２の電極２５、及びノードＧの３節点間の抵抗器に集中定数化する。
【００６１】
この場合、シールド手段のノードＧは接地電位で概略静止していると見なせるので、上記図１３でノイズ伝達係数は概略ゼロ、従って、最終的な信号伝達係数は概略、Ａｆ＝Ａｖ＝ｇｃ／（ｇｃ＋ｇｐ）となり、シールド手段を施さない場合に比べて同じｇｃ／ｇｐ比でもＡｆ値を上げることができる。
【００６２】
また図１４では、１個の電気的結合手段に個別に１個のシールド手段を施す場合を示したが、隣接する複数個の電気的結合手段にシールド手段を施す場合には、シールド手段の平面形状を複数の三角、四角、又は六角形からなる格子状にして、格子の各目に電気的結合手段を置いてもよい。
これにより、隣接する電気的結合手段がシールド手段を共有できるので、チップ面積の効率化を図ることができる。
［実施形態８］
【００６３】
図１５は、本実施形態に係る３重ウェル型ＣＭＯＳ第２のチップの断面図である。
３重ウェル型ＣＭＯＳは、最近の高性能デジタル半導体ＣＭＯＳ＿ＬＳＩにおいて賞用されているデバイス構造であるが、図１５に示すように、本発明による第２の電極２５は、３重ウェルのうちのｎ−ＭＯＳＴ用のｐウェルとそのコンタクト用ｐ＋層とを転用して同一マスク工程で、別工程を追加することなく形成することができ、さらに、全てのＭＯＳＴ素子はｎウェルに収容されているので、信号が電気的結合手段に印加されても、基板側からのノイズとしてＭＯＳＴ素子に影響することはなく、好都合である。
【００６４】
以上、図２〜図１５を参照して実施の形態１〜８として述べてきた本発明による積層チップは、デジタル、アナログ、又は両者の混載を含む半導体ＬＳＩに適用可能であるが、特に高密度、高性能デジタルＬＳＩに対して有効であり、その場合、上述の電気的結合手段は、経時的に変化する０又は１に対応する電圧又は電流を伝送するデジタル信号パスとなる。
【００６５】
また、その場合、単一又は複数個の前記デジタル信号パスに対して、前記０と１の中間値に対応する電圧又は電流を伝送する参照信号パスをさらに含み、受信側では、各デジタル信号と参照信号を差動増幅することにより、コモンモードノイズを抑えることができる。
特に、デジタル信号パスに対して参照信号パスを１対１で備える場合、参照信号をデジタル信号と逆相にすると、隣接するデジタル信号パスとのノイズ干渉を軽減できる。
［実施形態９］
【００６６】
図１６は、本実施形態に係り、図１６（Ａ）の断面図に示すように、第１の電極１９のサイズが第２の電極２５に比べて拡大されている。
具体的には、図１６（Ｂ）の平面図に示すように第２の電極２５が直径ｄｒの円形であるのに対して、第１の電極１９の平面形状は、図１６（Ｃ）（Ｄ）（Ｅ）に示すように、その代表的寸法ｄｄは、いずれも図示するように例えばｄｒの５倍ある。
【００６７】
ただし、（Ｃ）の場合、第１の電極１９は第２の電極２５と同寸の５個の小電極からなり、図２も参照すると、それらの小電極は一点鎖線で示すように、第１のチップのビア１８よりも第１のチップの内部側で配線（図示せず）により短絡されている。
【００６８】
第２のチップの第３の電極２２が存在する場合、その平面形状は、第１の電極１９と合同であってもよく、又は、第１の電極１９より小さく、例えば第２の電極２５と同寸であってもよい。
【００６９】
このように、拡大された第１の電極を有する電気的結合手段は、特に信号コンダクタンスｇｃを増大でき、従って最終的な信号伝達係数Ａｆを増大できるので、例えば、デジタル系におけるクロック信号の信号パスとして好適である。
【００７０】
さらに、このようなクロック信号パスに対する電気的結合手段に上記の環状のシールド手段を施し、その際、環状のシールド用電極の環の幅を、一般信号パスに対する電気的結合手段の環状のシールド用電極の環の幅よりも大きくとると、クロック信号の波形の近隣信号からのノイズによる歪みを抑制することができる。
【００７１】
以上の説明では、第１のチップから第２のチップへの信号伝達の場合を扱ったが、本電気的結合手段は双方向性があり、送信側と受信側を交換した、第２のチップから第１のチップへの信号伝達の場合も、その信号伝達係数Ａｖ、Ａｆの算出を含めて同様に扱うことができる。
ただし、上記第９の実施形態の場合については、第２の電極２５（送信側）のサイズを第１（第３、及び第１）の電極（受信側）のサイズよりも拡大する。
【００７２】
また、以上の実施形態では、全ての層のチップの基板の表面に電極と半導体素子を備えた場合を示したが、一部の層のチップの基板は、半導体素子を欠いてもよい。
例えば、２層又は３層以上の積層チップの最下層のチップの基板は半導体素子を欠き、電極だけを備えていてもよく、その場合、この最下層のチップの基板は電極に接続された配線専用の基板となる。
また、その場合、この最下層のチップの基板に、別チップの半導体素子もしくは抵抗器、キャパシタを含む受動素子を、周知のワイヤボンド、又はフリップチップボンドなどにより搭載してもよい。
【符号の説明】
【００７３】
１０、２０、３０ 第１、第２、第３のチップ
１１、２１、３１ 基板の裏面
１２、２２、３２ 第３の電極
２２ａ 高濃度ドーパント層
２２ｂ 金の拡散層
１３、２３、３３ 基板
１４、２４、３４ バルク領域
１５、２５、３５ 第２の電極
１６、２６、３６ 基板の表面
１７、２７、３７ 絶縁膜
１８、２８、３８ ビア
１９、２９、３９ 第１の電極
４３、４４、４５ 第１のシールド用電極、バルク領域、第２のシールド用電極
８２、８５ 導電体
９０、９５ 導電性樹脂層
９２ 異方性導電プラスチックフィルム
９３ 異方性導電ゴムフィルム
１９１ バンプ
１９２ スタッドバンプ
１９３ 電極パッド
１９４ スタッド
１９５ ボンディングワイヤの切れ端
１９６ ボンディングワイヤ
９２１ 母体プラスチック
９２２ 導電性粒子
９２５ 圧縮された導電性粒子
９３１ 母体ゴム
９３２ 導電性線材
９３５ 圧縮された導電性線材
【特許請求の範囲】
【請求項１】
基板の一側の面（表面）に複数個の第１の電極を備えた第１のチップと、導電性の半導体基板の表面に半導体素子、及び基板の表面の前記第１の電極に対応する位置に各々第２の電極を備えた第２のチップとを含み、
前記第２のチップの裏面には、導電性樹脂層が形成され、前記第１のチップの第１の電極と前記第２のチップの他側の面（裏面）とが、前記第２のチップの裏面の導電性樹脂層を介して接着されて積層形成され、
前記第１、前記第２の電極、及び、前記第１と前記第２の電極に挟まれた前記第２のチップの基板内部の領域を、基板に貫通ビアを設けることなく、前記第１及び前記第２のチップ間の電気的結合手段とすることを特徴とする積層チップ。
【請求項２】
前記導電性樹脂層はカーボンブラック入りエポキシ樹脂からなる、ことを特徴とする請求項１に記載の積層チップ。
【請求項３】
前記導電性樹脂層は異方性導電フィルムであり、前記第１の電極は前記第１のチップの表面から突出するバンプを備え、前記第１と第２のチップの接着に際して押圧により、前記異方性導電フィルムのうち前記バンプにより圧縮された部分が、前記バンプにより圧縮されない部分に比べて高い導電率を有するように変化する、ことを特徴とする請求項１に記載の積層チップ。
【請求項４】
基板の一側の面（表面）に複数個の第１の電極を備えた第１のチップと、導電性の半導体基板の表面に半導体素子、及び基板の表面の前記第１の電極に対応する位置に各々第２の電極を備えた第２のチップとを含み、
さらに、前記第２のチップの裏面には、前記複数個の第１の電極に対応する位置に各々、第３の電極を備え、
前記第１の電極と、対応する前記第３の電極が接着されて積層形成され、
接着された前記第１と前記第３の電極、前記第２の電極、及び前記第３と前記第２の電極に挟まれた前記第２のチップの基板内部の領域を、基板に貫通ビアを設けることなく、前記第１及び前記第２のチップ間の電気的結合手段とすることを特徴とする積層チップ。
【請求項５】
前記第３の電極は銀ペーストからなる、ことを特徴とする請求項４に記載の積層チップ。
【請求項６】
前記第３の電極は、前記第２のチップの裏面全面に金属薄膜を形成し、次に前記第１の電極の位置に対応する部分を選択的にレーザ照射して形成されるシリサイド層からなり、レーザ照射されなかった部分の金属は除去される、ことを特徴とする請求項４に記載の積層チップ。
【請求項７】
前記第３の電極は、前記第２のチップの裏面をマスキングして選択的に金属薄膜を形成し、次に前記第２のチップをシンタリング（ｓｉｎｔｅｒｉｎｇ）して形成されることを特徴とする請求項４に記載の積層チップ。
【請求項８】
前記第１の電極は前記第１のチップの表面から突出するバンプを備える、ことを特徴とする請求項４に記載の積層チップ。
【請求項９】
前記第２のチップの裏面の、前記第３の電極を備える部分には、チップの基板と同一の導電型で基板より高濃度のドーパント層が設けられていることを特徴とする請求項４に記載の積層チップ。
【請求項１０】
前記第２のチップの基板の導電型はｐ型であり、前記第３の電極は金からなり、前記第２のチップの基板の裏面には、前記第３の電極に由来する金の拡散層が形成されていることを特徴とする請求項４に記載の積層チップ。
【請求項１１】
前記第２のチップの基板の内部には、前記第２の電極から延伸され、前記第２のチップの基板の裏面に達しない導電体、及び前記第２のチップの基板の裏面から延伸され前記第２のチップの基板の第１の電極に達しない導電体のいずれか一方又は双方が埋設されていることを特徴とする請求項１に記載の積層チップ。
【請求項１２】
前記第２のチップの基板の内部には、前記第２の電極から延伸され前記第２のチップの第３の電極に達しない導電体、及び前記第３の電極から延伸され前記第２のチップの基板の第１の電極に達しない導電体のいずれか一方又は双方が埋設されていることを特徴とする請求項４に記載の積層チップ。
【請求項１３】
前記電気的結合手段において、前記第２のチップの厚さをｔ、前記第１、前記第２の電極の水平方向の代表的寸法をｄ、隣接して取り囲む電気的結合手段との水平方向の代表的距離をＬ／２として、信号コンダクタンスｇｃを平行平板電極間コンダクタンスで近似し、寄生コンダクタンス２ｇｐを共軸円筒電極間コンダクタンスで近似し、その結果、信号伝達係数Ａｖの概数が次の数式で算出されることを特徴とする請求項１又は４に記載の積層チップ。
［数式１］
Ａｖ＝ １／（１＋（ｇｐ／ｇｃ））
＝ １／（１＋（１／（（ｄ／（２・ｔ）・２・ｌｎ（Ｌ／ｄ））））
【請求項１４】
前記第１及び前記第２の電極は、各々、環状のシールド用電極に囲まれていることを特徴とする請求項１に記載の積層チップ。
【請求項１５】
前記第１、前記第２、及び前記第３の電極は、各々、環状のシールド用電極に囲まれていることを特徴とする請求項４に記載の積層チップ。
【請求項１６】
前記電気的結合手段は、経時的に変化する０又は１に対応する電圧又は電流を伝送するデジタル信号パスであることを特徴とする請求項１又は４に記載の積層チップ。
【請求項１７】
前記電気的結合手段は、単一又は複数個の前記デジタル信号パスに対して、前記０と１の中間値に対応する電圧又は電流を伝送する参照信号パスをさらに含むことを特徴とする請求項１６に記載の積層チップ。
【請求項１８】
前記デジタル信号がクロック信号と一般信号からなり、前記クロック信号パスに対する電気的結合手段の、少なくとも前記第１の電極の面積が、前記一般信号パスに対する電気的結合手段の、前記第２の電極の面積よりも大きいことを特徴とする請求項１６に記載の積層チップ。
【請求項１９】
前記デジタル信号がクロック信号と一般信号からなり、前記クロック信号パスに対する電気的結合手段の環状のシールド用電極の環の幅が、前記一般信号パスに対する電気的結合手段の環状のシールド用電極の環の幅よりも大きいことを特徴とする請求項１６に記載の積層チップ。
【請求項２０】
前記第２のチップの基板の厚さと比抵抗が各々ｔ、ρであり、前記導電性樹脂層の厚さと比抵抗が各々ｔｊ、ρｊであり、前記導電性樹脂層が無い場合と有る場合の信号伝達係数を各々Ａｖ、Ａｖｊとして、前記導電性樹脂層の介在による信号伝達係数Ａｖの変化率、（Ａｖｊ−Ａｖ）／Ａｖの概数が次の数式で算出されることを特徴とする請求項１に記載の積層チップ。
［数式４］
Ａｖの変化率＝ −（１−Ａｖ）・（ρ／ρｊ＋ρｊ／ρ）・（ｔｊ／ｔ）
【請求項１】
基板の一側の面（表面）に複数個の第１の電極を備えた第１のチップと、導電性の半導体基板の表面に半導体素子、及び基板の表面の前記第１の電極に対応する位置に各々第２の電極を備えた第２のチップとを含み、
前記第２のチップの裏面には、導電性樹脂層が形成され、前記第１のチップの第１の電極と前記第２のチップの他側の面（裏面）とが、前記第２のチップの裏面の導電性樹脂層を介して接着されて積層形成され、
前記第１、前記第２の電極、及び、前記第１と前記第２の電極に挟まれた前記第２のチップの基板内部の領域を、基板に貫通ビアを設けることなく、前記第１及び前記第２のチップ間の電気的結合手段とすることを特徴とする積層チップ。
【請求項２】
前記導電性樹脂層はカーボンブラック入りエポキシ樹脂からなる、ことを特徴とする請求項１に記載の積層チップ。
【請求項３】
前記導電性樹脂層は異方性導電フィルムであり、前記第１の電極は前記第１のチップの表面から突出するバンプを備え、前記第１と第２のチップの接着に際して押圧により、前記異方性導電フィルムのうち前記バンプにより圧縮された部分が、前記バンプにより圧縮されない部分に比べて高い導電率を有するように変化する、ことを特徴とする請求項１に記載の積層チップ。
【請求項４】
基板の一側の面（表面）に複数個の第１の電極を備えた第１のチップと、導電性の半導体基板の表面に半導体素子、及び基板の表面の前記第１の電極に対応する位置に各々第２の電極を備えた第２のチップとを含み、
さらに、前記第２のチップの裏面には、前記複数個の第１の電極に対応する位置に各々、第３の電極を備え、
前記第１の電極と、対応する前記第３の電極が接着されて積層形成され、
接着された前記第１と前記第３の電極、前記第２の電極、及び前記第３と前記第２の電極に挟まれた前記第２のチップの基板内部の領域を、基板に貫通ビアを設けることなく、前記第１及び前記第２のチップ間の電気的結合手段とすることを特徴とする積層チップ。
【請求項５】
前記第３の電極は銀ペーストからなる、ことを特徴とする請求項４に記載の積層チップ。
【請求項６】
前記第３の電極は、前記第２のチップの裏面全面に金属薄膜を形成し、次に前記第１の電極の位置に対応する部分を選択的にレーザ照射して形成されるシリサイド層からなり、レーザ照射されなかった部分の金属は除去される、ことを特徴とする請求項４に記載の積層チップ。
【請求項７】
前記第３の電極は、前記第２のチップの裏面をマスキングして選択的に金属薄膜を形成し、次に前記第２のチップをシンタリング（ｓｉｎｔｅｒｉｎｇ）して形成されることを特徴とする請求項４に記載の積層チップ。
【請求項８】
前記第１の電極は前記第１のチップの表面から突出するバンプを備える、ことを特徴とする請求項４に記載の積層チップ。
【請求項９】
前記第２のチップの裏面の、前記第３の電極を備える部分には、チップの基板と同一の導電型で基板より高濃度のドーパント層が設けられていることを特徴とする請求項４に記載の積層チップ。
【請求項１０】
前記第２のチップの基板の導電型はｐ型であり、前記第３の電極は金からなり、前記第２のチップの基板の裏面には、前記第３の電極に由来する金の拡散層が形成されていることを特徴とする請求項４に記載の積層チップ。
【請求項１１】
前記第２のチップの基板の内部には、前記第２の電極から延伸され、前記第２のチップの基板の裏面に達しない導電体、及び前記第２のチップの基板の裏面から延伸され前記第２のチップの基板の第１の電極に達しない導電体のいずれか一方又は双方が埋設されていることを特徴とする請求項１に記載の積層チップ。
【請求項１２】
前記第２のチップの基板の内部には、前記第２の電極から延伸され前記第２のチップの第３の電極に達しない導電体、及び前記第３の電極から延伸され前記第２のチップの基板の第１の電極に達しない導電体のいずれか一方又は双方が埋設されていることを特徴とする請求項４に記載の積層チップ。
【請求項１３】
前記電気的結合手段において、前記第２のチップの厚さをｔ、前記第１、前記第２の電極の水平方向の代表的寸法をｄ、隣接して取り囲む電気的結合手段との水平方向の代表的距離をＬ／２として、信号コンダクタンスｇｃを平行平板電極間コンダクタンスで近似し、寄生コンダクタンス２ｇｐを共軸円筒電極間コンダクタンスで近似し、その結果、信号伝達係数Ａｖの概数が次の数式で算出されることを特徴とする請求項１又は４に記載の積層チップ。
［数式１］
Ａｖ＝ １／（１＋（ｇｐ／ｇｃ））
＝ １／（１＋（１／（（ｄ／（２・ｔ）・２・ｌｎ（Ｌ／ｄ））））
【請求項１４】
前記第１及び前記第２の電極は、各々、環状のシールド用電極に囲まれていることを特徴とする請求項１に記載の積層チップ。
【請求項１５】
前記第１、前記第２、及び前記第３の電極は、各々、環状のシールド用電極に囲まれていることを特徴とする請求項４に記載の積層チップ。
【請求項１６】
前記電気的結合手段は、経時的に変化する０又は１に対応する電圧又は電流を伝送するデジタル信号パスであることを特徴とする請求項１又は４に記載の積層チップ。
【請求項１７】
前記電気的結合手段は、単一又は複数個の前記デジタル信号パスに対して、前記０と１の中間値に対応する電圧又は電流を伝送する参照信号パスをさらに含むことを特徴とする請求項１６に記載の積層チップ。
【請求項１８】
前記デジタル信号がクロック信号と一般信号からなり、前記クロック信号パスに対する電気的結合手段の、少なくとも前記第１の電極の面積が、前記一般信号パスに対する電気的結合手段の、前記第２の電極の面積よりも大きいことを特徴とする請求項１６に記載の積層チップ。
【請求項１９】
前記デジタル信号がクロック信号と一般信号からなり、前記クロック信号パスに対する電気的結合手段の環状のシールド用電極の環の幅が、前記一般信号パスに対する電気的結合手段の環状のシールド用電極の環の幅よりも大きいことを特徴とする請求項１６に記載の積層チップ。
【請求項２０】
前記第２のチップの基板の厚さと比抵抗が各々ｔ、ρであり、前記導電性樹脂層の厚さと比抵抗が各々ｔｊ、ρｊであり、前記導電性樹脂層が無い場合と有る場合の信号伝達係数を各々Ａｖ、Ａｖｊとして、前記導電性樹脂層の介在による信号伝達係数Ａｖの変化率、（Ａｖｊ−Ａｖ）／Ａｖの概数が次の数式で算出されることを特徴とする請求項１に記載の積層チップ。
［数式４］
Ａｖの変化率＝ −（１−Ａｖ）・（ρ／ρｊ＋ρｊ／ρ）・（ｔｊ／ｔ）
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１０−１９９２２０（Ｐ２０１０−１９９２２０Ａ）
【公開日】平成２２年９月９日（２０１０．９．９）
【国際特許分類】
【出願番号】特願２００９−４０９７６（Ｐ２００９−４０９７６）
【出願日】平成２１年２月２４日（２００９．２．２４）
【出願人】（５０８２０３２０８）ソーバスメモリ株式会社 (5)
【Ｆターム（参考）】
【公開日】平成２２年９月９日（２０１０．９．９）
【国際特許分類】
【出願日】平成２１年２月２４日（２００９．２．２４）
【出願人】（５０８２０３２０８）ソーバスメモリ株式会社 (5)
【Ｆターム（参考）】
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