表示装置およびその作製方法
【課題】画素に光センサを有する表示部を用いて、画像の表示機能と、文字情報の入力機能とを備える表示画面を有する入力装置を提供する。
【解決手段】位置情報を検出するため、表示部の各画素に光センサを設ける。また、表示部の画素回路のトランジスタ、および光センサは単結晶半導体層で形成する。単結晶半導体層を用いることで、素子ごとの特性のばらつきがなくなり、高精度の位置検出が実現される。また、表示部は、ガラス基板等の透光性の基板に、単結晶半導体基板から分割された単結晶半導体層を設けた基板で作製される。
【解決手段】位置情報を検出するため、表示部の各画素に光センサを設ける。また、表示部の画素回路のトランジスタ、および光センサは単結晶半導体層で形成する。単結晶半導体層を用いることで、素子ごとの特性のばらつきがなくなり、高精度の位置検出が実現される。また、表示部は、ガラス基板等の透光性の基板に、単結晶半導体基板から分割された単結晶半導体層を設けた基板で作製される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力機能を有する表示部を備えた表示装置（以下、入力装置ともいう）、およびその作製方法に関する。
【背景技術】
【０００２】
指やスタイラスペンで画面を触れることで文字情報を入力できる表示パネルが、普及しており、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ 又は、Ｐｅｒｓｏｎａｌ Ｄａｔａ Ａｓｓｉｓｔａｎｃｅ）等の携帯情報端末、携帯型ゲーム機器、自動車のナビゲーションシステム、現金自動支払機（ＡＴＭ）等に用いられている。
【０００３】
このような表示パネルとして、画面に光センサを設けたものが知られている（特許文献１〜３参照）。画面を指等で触れると、光センサの受光光量が変化するため、その変化を検出することで、指で触れた位置を検出することができる。
【０００４】
特許文献１では、表示部兼入力部の画素にＥＬ素子と光電変換素子を設け、ペン入力時に使用するペンのペン先で光を反射させることで、精度の良い情報入力を実現している。
【０００５】
特許文献２では、画像表示時と光センサ出力時にバックライトのオン、オフを制御することで、光センサの検出精度を向上させている。
【０００６】
特許文献３では、液晶表示装置の画素に光センサを設けて、表示装置の画面にイメージセンサを内蔵することで、本人認証システムを構築している。
【特許文献１】特開２００２−２８７９００号公報
【特許文献２】特開２００６−３１７６８２号公報
【特許文献３】特開２００２−３３８２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、画素に光センサを有し、表示機能と入力機能を備えた表示部を備え、光センサによる位置検出を精度良く行うことを可能にする入力装置を提供することを目的の１つとする。
【０００８】
本発明は、画素に光センサを有し、表示機能と入力機能を備えた表示部を備え、光センサによる位置検出を精度良く行うことを可能にする入力装置の作製方法を提供することを目的の１つとする。
【課題を解決するための手段】
【０００９】
本発明の１つは、複数の画素を有する表示部と、複数の画素に設けられ、液晶素子およびトランジスタを含む画素回路と、複数の画素の全てまたは一部に設けられ、光センサおよびトランジスタを有するセンサ回路と、画素回路に電気的に接続されている画素用駆動回路と、センサ回路に電気的に接続されているセンサ用駆動回路と、センサ用駆動回路および前記画素用駆動回路に電気的に接続された表示切替回路と、を有し、センサ用駆動回路に、光センサの検出信号が入力され、かつ検出信号を表示切替回路に出力し、表示切替回路は、センサ用駆動回路から入力された検出信号をもとに、表示部の表示を切り替える信号を画素用駆動回路に出力し、画素回路、センサ回路、画素用駆動回路、およびセンサ用駆動回路は、同一基板上に形成され、画素回路、センサ回路、画素用駆動回路、およびセンサ用駆動回路のトランジスタの半導体層は単結晶半導体層でなり、光センサの光電変換層は、単結晶半導体層でなることを特徴とする表示装置である。
【００１０】
上記の本発明に係る表示装置は、複数の発光ダイオードを含み、前記表示部を照明するためのバックライト装置を含んでいてもよい。
【００１１】
上記の本発明に係る表示装置において、画素回路に、液晶素子の代わりに、発光素子を設けてもよい。
【００１２】
本発明の１つは、複数の画素を有する表示部と、複数の画素に設けられ、液晶素子およびトランジスタを含む画素回路と、複数の画素の全てまたは一部に設けられ、光センサおよびトランジスタを有するセンサ回路と、画素回路に電気的に接続されている画素用駆動回路と、センサ回路に電気的に接続されているセンサ用駆動回路と、を有する表示装置の作製方法である。本発明の作製方法において、単結晶半導体基板および支持基板を用意し、加速されたイオンを単結晶半導体基板に添加することで、単結晶半導体基板の表面から所定の深さの領域に損傷領域を形成し、支持基板または単結晶半導体基板の少なくとも一方にバッファ層を形成し、バッファ層を介して支持基板と単結晶半導体基板を密着させ、バッファ層の表面と、バッファ層表面と密接している面とを接合させることで、支持基板に単結晶半導体基板を固定し、単結晶半導体基板の加熱によって損傷領域に亀裂を生じさせ、単結晶半導体基板を支持基板から分離することにより、単結晶半導体基板から分離された単結晶半導体層が固定された支持基板を形成し、単結晶半導体層を素子ごとに分割して、複数の単結晶半導体層を形成し、分割された単結晶半導体層から、画素回路、センサ回路、画素用駆動回路、およびセンサ用駆動回路のトランジスタ、ならびに光センサを形成する。
【００１３】
上記の本発明の作製方法において、表示装置は、画素回路に、液晶素子の代わりに、発光素子を有することができる。
【発明の効果】
【００１４】
本発明の表示装置は、トランジスタおよび光センサを単結晶半導体層で形成されているため、画素ごと、素子ごとに特性のばらつきが少ないため、光センサによる位置検出を精度良く行うことができる。
【００１５】
本発明の表示装置の作製方法では、単結晶半導体基板から形成された単結晶半導体層からトランジスタおよび光センサを形成しているため、画素ごと、素子ごとに特性のばらつきが少ないため、光センサによる位置検出を精度良く行うことが可能な入力装置を作製することができる。
【発明を実施するための最良の形態】
【００１６】
以下に、本発明を説明する。本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨およびその範囲から逸脱することなく、その形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は実施形態および実施例の記載内容に限定して解釈されるものではない。また、異なる図面間で同じ参照符号が付されている要素は同じ要素を表しており、材料、形状、作製方法等について繰り返しになる説明は省略している。
【００１７】
（実施形態１）
本実施形態は、本発明の表示機能と入力機能を備えた表示部を有する入力装置について説明する。
【００１８】
まず、本発明に係る入力装置の構成を説明する。図１は、入力装置の構成例の１つを示すブロック図である。入力装置１０は、表示部１１、ならびに表示部１１に電気的に接続された走査線駆動回路１２、データ線駆動回路１３を有する。さらに、入力装置１０は、走査線駆動回路１２およびデータ線駆動回路１３を制御するためのディスプレイ制御回路１６、センサ用走査線駆動回路１４およびセンサ用データ線駆動回路１５を制御するセンサ制御回路１７を有する。さらに、入力装置１０は、ディスプレイ制御回路１６およびセンサ制御回路１７を制御する演算回路１８、および各種のデータを保存するメモリ回路１９を有する。
【００１９】
演算回路１８は、入力装置１０に含まれる回路の制御、各種演算処理等を行う回路であり、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、画像処理用演算回路等を含む。
【００２０】
メモリ回路１９はデータ記憶用の回路であり、演算回路１８が実行するコンピュータプログラム、画像処理用フィルタおよびルックアップテーブル等を記憶するＲＯＭ、演算回路１８が計算した演算結果、映像データ等を記憶するＲＡＭ等を含む。
【００２１】
表示部１１は、複数の画素２１を有する。各画素２１には、表示素子およびトランジスタを有する画素回路と、光センサ２２およびトランジスタを有するセンサ回路が設けられている。
【００２２】
画素回路は、走査線により走査線駆動回路１２に接続され、データ線によりデータ線駆動回路１３に接続されている。表示素子としては、液晶素子のような通過する光の偏波状態を変更する素子、ＥＬ（エレクトロルミネッセンス）素子等の発光素子等がある。画素回路により、液晶素子の液晶分子の配向が制御され、通過する光の偏光状態が制御され、所望の輝度で画素２１が発光する。あるいは、画素回路により発光素子の明るさが制御され、所望の輝度で画素２１が発光する。このように走査線駆動回路１２およびデータ線駆動回路１３は、画素回路を駆動する画素用駆動回路２３を構成する。
【００２３】
センサ回路は、センサ用走査線によりセンサ用走査線駆動回路１４に接続され、センサ用データ線によりセンサ用データ線駆動回路１５に接続されている。光センサ２２は、受光した光を電気信号に変換する素子であり、例えば、フォトダイオードが用いられる。センサ用走査線駆動回路１４から出力されるセンサ選択信号で指定された行の各画素２１から、光センサ２２で検出された信号がセンサ用データ線駆動回路１５に出力される。このように、センサ用走査線駆動回路１４およびセンサ用データ線駆動回路１５は、センサ回路を駆動するセンサ用駆動回路２４を構成する。
【００２４】
ディスプレイ制御回路１６は、画素用駆動回路２３（走査線駆動回路１２およびデータ線駆動回路１３）を制御する回路である。ディスプレイ制御回路１６から入力される信号にしたがって、走査線駆動回路１２は走査線に信号を出力し、かつデータ線駆動回路１３は画像データをデータ線に出力する。表示部１１では、走査線およびデータ線に入力された信号にしたがって、画像が表示される。例えば、ディスプレイ制御回路１６は、アナログの画像データをデジタルデータに変換するＡ−Ｄ変換回路（アナログ−デジタル変換回路）、デジタルの画像データをアナログのデータに変換するＤ−Ａ変換回路（デジタル−アナログ変換回路）、ガンマ補正等の画像処理を行う画像処理回路等を含む。
【００２５】
センサ制御回路１７は、センサ用駆動回路２４（センサ用走査線駆動回路１４およびセンサ用データ線駆動回路１５）を制御する回路である。センサ制御回路１７から入力される信号にしたがって、センサ用走査線駆動回路１４は、センサ用走査線に信号を出力する。センサ制御回路１７は、表示部１１からセンサ用データ線駆動回路１５に入力された検出信号をセンサ用データ線駆動回路１５から読み込む。センサ制御回路１７または演算回路１８において、検出信号を解析し、光センサ２２の位置が検出される。
【００２６】
ディスプレイ制御回路１６、センサ制御回路１７、および演算回路１８は、表示切替回路２９を構成する。表示切替回路２９は、センサ用駆動回路２４から入力された検出信号をもとに、表示部１１に表示される画像を切り替える信号を画素用駆動回路２３に出力する。つまりセンサ制御回路１７または演算回路１８で検出された光センサ２２の位置情報をもとに、演算回路１８では、表示部１１に表示される画像を決定し、ディスプレイ制御回路１６を制御して、表示部１１に表示される画像を変更する。
【００２７】
入力装置１０において、表示部１１の画素回路およびセンサ回路のトランジスタ、ならびに走査線駆動回路１２、データ線駆動回路１３、センサ用走査線駆動回路１４およびセンサ用データ線駆動回路１５に含まれるトランジスタは、同じ基板上に形成されている。
【００２８】
これらのトランジスタの半導体層は単結晶半導体層でなり、かつ光センサ２２の光電変換層も単結晶半導体層でなる。このことにより、多結晶シリコン等で作製された素子と比較して、素子ごとの特性のばらつきが格段抑えられるため、光センサ２２により高精度の位置検出が可能になる。また、各画素２１での輝度のばらつきも抑えられるため、信頼性の高い入力装置１０を提供することができる。
【００２９】
また、単結晶半導体層が用いられているため、高移動度で、かつ大電流を流せるトランジスタを作製することができる。その結果として、トランジスタのサイズを小さくすることができるので、走査線駆動回路１２、データ線駆動回路１３、センサ用走査線駆動回路１４およびセンサ用データ線駆動回路１５の占有面積を小さくできるため、表示部１１の大画面化、高精細化ができる。
【００３０】
なお、入力装置１０において、走査線駆動回路１２等の駆動回路だけでなく、他の回路も表示部１１と同じ基板に集積化することもできる。このような回路として、ディスプレイ制御回路１６の全てまたは一部、センサ制御回路１７の全てまたは一部、演算回路１８の全てまたは一部、メモリ回路１９の全てまたは一部等がある。
【００３１】
入力装置１０において、表示部１１の画素回路のトランジスタ、センサ回路の光センサ２２、ならびに走査線駆動回路１２、データ線駆動回路１３、センサ用走査線駆動回路１４およびセンサ用データ線駆動回路１５に含まれるトランジスタを作製するための基板には、透光性の基板上に絶縁膜を介して単結晶半導体層が設けられている半導体基板を用いることができる。図２は、このような半導体基板の構成例を示す斜視図である。
【００３２】
図２Ａ〜図２Ｃに示す半導体基板３１〜３３は、ＳＯＩ構造の基板であり、絶縁層上に単結晶半導体層が形成されている基板である。図２Ａに示すように、半導体基板３１は、バッファ層４２を介して単結晶半導体層４１が支持基板４０に固定されている基板である。バッファ層４２の表面と支持基板４０の表面が接合することで、単結晶半導体層４１が支持基板４０に固定されている。
【００３３】
図２Ｂに示すように、半導体基板３２は、バッファ層４３を介して単結晶半導体層４１が支持基板４０に固定されている基板である。バッファ層４３の表面と単結晶半導体層４１の表面が接合することで、単結晶半導体層４１が支持基板４０に固定されている。
【００３４】
図２Ｃに示すように、半導体基板３３は、バッファ層４２と４３を介して単結晶半導体層４１が支持基板４０に固定されている基板である。バッファ層４３の表面とバッファ層４２の表面が接合することで、単結晶半導体層４１が支持基板４０に固定されている。
【００３５】
支持基板４０は、透光性を有する基板を用いる。具体的には、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板、セラミック基板、サファイア基板が挙げられる。支持基板４０としてガラス基板を用いるのが好ましい。
【００３６】
ガラス基板には、熱膨張係数が２５×１０−７／℃以上５０×１０−７／℃以下（好ましくは、３０×１０−７／℃以上４０×１０−７／℃以下）であり、歪み点が５８０℃以上７００℃以下である基板を用いることが好ましい。また、半導体素子の汚染を抑えるため、ガラス基板は無アルカリガラス基板が好ましい。無アルカリガラス基板の材料には、例えば、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラス等のガラス材料等がある。
【００３７】
単結晶半導体層４１は、単結晶半導体基板を分割することで形成される層である。この単結晶半導体基板には、市販の半導体基板を用いることができ、例えば、単結晶シリコン基板、単結晶ゲルマニウム基板、単結晶シリコンゲルマニウム基板等の第１４族元素でなる単結晶半導体基板を用いることができる。
【００３８】
バッファ層４２および４３は、単層構造でも膜を２層以上積層した多層構造でもよい。バッファ層４２、４３を構成する絶縁膜として、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化ゲルマニウム、窒化ゲルマニウム膜、酸化窒化ゲルマニウム膜、窒化酸化ゲルマニウム膜等のシリコンまたはゲルマニウムを組成に含む絶縁膜を用いることができる。また、酸化アルミニウム、酸化タンタル、酸化ハフニウム等の金属の酸化物でなる絶縁膜、窒化アルミニウム等の金属の窒化物でなる絶縁膜、酸化窒化アルミニウム膜等の金属の酸化窒化物でなる絶縁膜、窒化酸化アルミニウム膜等の金属の窒化酸化物でなる絶縁膜を用いることもできる。
【００３９】
次に、図３〜図５を用いて、入力装置１０の構成について説明する。図３は、表示素子に液晶素子が用いられた入力装置１０の構成を説明するための断面図である。図４、図５は、表示素子に発光素子が用いられた入力装置１０の構成を説明するための断面図である。
【００４０】
図３の入力装置１０において、表示部１１、画素用駆動回路２３およびセンサ用駆動回路２４によって、アクティブマトリクス型の液晶パネルが構成される。図３の制御回路部５０は、画素用駆動回路２３およびセンサ用駆動回路２４等の表示部１１と同じ基板に形成される回路群を指している。図３にはこの制御回路部５０の断面として、２つのトランジスタ５１を図示している。また、表示部１１の断面として、１つの画素２１を図示しており、光センサ２２を構成するフォトダイオード５３、画素回路に含まれる液晶素子５４およびトランジスタ５５を図示している。さらに、入力装置１０は、表示部１１を照明するためのバックライト装置５６を有する。
【００４１】
液晶パネルを構成するため第１基板１０１に対向し、かつ間隔を開けて第２基板１０２がシール材１０３により固定されている。第１基板１０１と第２基板１０２の間に液晶分子が封入されており、液晶層１０４が形成されている。
【００４２】
トランジスタ５１、フォトダイオード５３およびトランジスタ５５は、図２Ａ〜図２Ｃに示すような単結晶半導体層を有する半導体基板から形成される。図３に示すように、トランジスタ５１、５５およびフォトダイオード５３は、絶縁膜１０５を介して第１基板１０１上に形成されている。トランジスタ５１、５５の半導体層１０６、およびフォトダイオード５３の光電変換層１０７は絶縁膜１０５上に形成され、それぞれ単結晶半導体層でなる。第１基板１０１は、図２の支持基板４０に対応し、絶縁膜１０５は、バッファ層４２、４３の一方または両方に対応する。そして、トランジスタ５１、５５の半導体層１０６、およびフォトダイオード５３の光電変換層１０７は、単結晶半導体層４１から形成される層である。
【００４３】
トランジスタ５１、および５５は、半導体層１０６、絶縁膜１０８でなるゲート絶縁膜、導電膜１０９でなるゲート電極、ならびに導電膜１１０でなるソース電極およびドレイン電極を有する。半導体層１０６にチャネル形成領域、ソース領域およびドレイン領域が形成されている。
【００４４】
フォトダイオード５３は、光電変換層１０７、導電膜１１０でなる２つの電極を有する。絶縁膜１０８を介して光電変換層１０７上に形成されている導電膜１０９は、遮光膜として機能する。光電変換層１０７には、ＰＩＮ接合が形成されている。
【００４５】
導電膜１１０は、導電膜１０９を覆う絶縁膜１１１上に形成されている。導電膜１１０を覆って絶縁膜１１２が形成されている。絶縁膜１１２上に画素電極１１３が形成されている。画素電極１１３は、導電膜１１０を介してトランジスタ５５に電気的に接続されている。また、絶縁膜１１２上には、第１基板１０１と第２基板１０２の間隔を維持するための絶縁膜１１４が形成されている。画素電極１１３および絶縁膜１１４を覆って配向膜１１５が形成されている。配向膜１１５は必要に応じて形成される。
【００４６】
画素電極１１３はバックライト装置５６からの光が通過する透光性の電極である。そのため、画素電極１１３を構成する導電膜には、酸化インジウムに酸化スズを混ぜたインジウムスズ酸化物膜、インジウムスズ酸化物に酸化シリコンを混ぜたインジウムスズシリコン酸化物膜、酸化インジウムに酸化亜鉛を混ぜたインジウム亜鉛酸化物膜、酸化亜鉛膜、または酸化スズ膜等を用いることができる。
【００４７】
第１基板１０１には、外部接続端子５８が形成されている。外部接続端子５８は、導電膜１１０と導電膜１１６との積層膜でなる。導電膜１１６は画素電極１１３と同じ導電膜から形成される。外部接続端子５８は、第１基板１０１上に形成されていない回路と、第１基板１０１に形成されている回路を電気的に接続するための端子である。外部接続端子５８には、異方性導電膜１１７によってＦＰＣ（フレキシブルプリントサーキット）１１８が電気的に接続されている。
【００４８】
他方、第２基板１０２上には、カラーフィルタ１２１およびブラックマトリクス（以下、「ＢＭ」という）１２２が形成されている。カラーフィルタ１２１およびＢＭ１２２上に対向電極１２３が形成され、対向電極１２３を覆って配向膜１２４が形成されている。画素電極１１３と対向電極１２３で液晶層１０４を挟む構造により液晶素子５４が構成される。
【００４９】
使用者は第１基板１０１側から表示部１１を見ることで、画像を認識することができ、また、第１基板１０１側を指５９等で触れることで、情報を入力することができる。
【００５０】
バックライト装置５６の光源から発した照明光５７は、表示部１１を照明する。照明光５７は、第２基板１０２を通過し、カラーフィルタ１２１を通過することで、所定の波長成分だけが取り出される。照明光５７は、液晶層１０４、画素電極１１３を通過し、第１基板１０１を通過し、表示部１１の外部に取り出される。図３に示すように、指５９等で表示部１１に触れると、第１基板１０１を通過した照明光５７が反射され、フォトダイオード５３の光電変換層１０７に入射する。よって、フォトダイオード５３で検出された信号を解析することで、表示部１１のどの画素２１に指５９が触れたかを検出することができる。
【００５１】
図３の入力装置１０では、フォトダイオード５３に遮光膜（導電膜１０９）を設けられているため、第２基板１０２側から入射する光を遮ることができる。
【００５２】
バックライト装置５６の光源として、冷陰極管、発光ダイオード（以下、「ＬＥＤ」という）等を用いることができる。ＬＥＤを用いることが好ましい。ＬＥＤを間欠的に発光させ、その発光期間と同期させて、フォトダイオード５３の検出信号を読み取ることで、外光等によるノイズを低減することができる。
【００５３】
また、バックライト装置５６に、画像を表示させるための可視光域で発光するＬＥＤの他に、人間の目で視覚できない赤外光を発するＬＥＤを設けてもよい。このようなＬＥＤとして、波長８００ｎｍ以上１μｍ以下に発光スペクトルのピークを有するＬＥＤを用いればよい。これは、フォトダイオード５３の光電変換層１０７に単結晶シリコン層を用いた場合、波長８００ｎｍ以上１μｍ以下の波長域で、フォトダイオード５３の受光感度が高いからである。人間の目で視認できない光を用いることで、バックライト装置５６の照明光５７やカラーフィルタ１２１によって、表示部１１の画像の色合いが最適化するように設計することが容易になり、かつフォトダイオード５３で高精度の位置検出ができる。
【００５４】
なお、図３の表示部１１の表示方式はＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モードとしたが、他の方式とすることもできる。例えば、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｅｎｄ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード等がある。
【００５５】
図４の入力装置１０において、表示部１１は、アクティブマトリクス型のＥＬパネルを構成している。図４には制御回路部５０の断面として、２つのトランジスタ６１を図示している。また、表示部１１の断面として、１つの画素２１を図示しており、光センサ２２を構成するフォトダイオード６２、画素回路に含まれるトランジスタ６３、および発光素子６４を図示している。
【００５６】
図４に示すように、トランジスタ６１、フォトダイオード６２、トランジスタ６３および発光素子６４は第１基板１４１上に形成されている。ＥＬパネルを構成するため第１基板１４１に対向し、第２基板１４２が樹脂層１４３により固定されている。樹脂層１４３には、紫外線硬化樹脂または熱硬化樹脂を用いることができる。
【００５７】
トランジスタ６１、６３およびフォトダイオード６２は、図２Ａ〜図２Ｃに示すような単結晶半導体層を有する半導体基板から形成される。図４に示すように、トランジスタ６１、６３およびフォトダイオード６２は、絶縁膜１４５を介して第１基板１４１に上に形成されている。トランジスタ６１、６３の半導体層１４６、およびフォトダイオード６２の光電変換層１４７は絶縁膜１４５上に形成され、それぞれ単結晶半導体層でなる。第１基板１４１は、図２の支持基板４０に対応し、絶縁膜１４５は、バッファ層４２、４３の一方または両方に対応する。そして、トランジスタ６１、６３の半導体層１４６、およびフォトダイオード６２の光電変換層１４７は、単結晶半導体層４１から形成される層である。
【００５８】
トランジスタ６１、６３は、半導体層１４６、絶縁膜１４８でなるゲート絶縁膜、導電膜１４９でなるゲート電極、ならびに導電膜１５０でなるソース電極およびドレイン電極を有する。半導体層１４６にチャネル形成領域、ソース領域およびドレイン領域が形成されている。なお、トランジスタ６３には、導電膜１５０と同じ導電膜でなる画素電極１５１が接続されている。
【００５９】
フォトダイオード６２は、光電変換層１４７、導電膜１５０でなる２つの電極を有する。光電変換層１４７には、ＰＩＮ接合が形成されている。
【００６０】
導電膜１５０および画素電極１５１は、導電膜１４９を覆う絶縁膜１５３上に形成されている。導電膜１５０および画素電極１５１を覆って絶縁膜１５４が形成されている。絶縁膜１５４には画素電極１５１の上面を露出する開口部が形成されている。その開口部において、画素電極１５１上に、ＥＬ層１５５、対向電極１５６が積層されている。画素電極１５１と対向電極１５６でＥＬ層１５５を挟む構造により発光素子６４が構成される。
【００６１】
ＥＬ層１５５は、少なくとも発光層を含む層である。該発光層の他に正孔注入層、正孔輸送層、電子輸送層又は電子注入層を含んでいてもよい。
【００６２】
画素電極１５１はＥＬ層１５５で発した光６５を反射する反射電極である。画素電極１５１を構成する導電膜には、タンタル、タングステン、チタン、モリブデン、アルミニウム、クロム、銀等の金属膜、当該金属の合金膜、または当該金属の導電性化合物膜を用いることができる。
【００６３】
対向電極１５６は光６５を通過する透光性の電極である。対向電極１５６を構成する導電膜には、酸化インジウムに酸化スズを混ぜたインジウムスズ酸化物膜、インジウムスズ酸化物に酸化シリコンを混ぜたインジウムスズシリコン酸化物膜、酸化インジウムに酸化亜鉛を混ぜたインジウム亜鉛酸化物膜、酸化亜鉛膜、または酸化スズ膜等を用いることができる。
【００６４】
第１基板１４１には、外部接続端子６６が形成されている。外部接続端子６６は、導電膜１４９、導電膜１５０、および導電膜１５８との積層膜でなる。導電膜１５８は画素電極１５１と同じ導電膜から形成される。外部接続端子６６は、第１基板１４１上に形成されていない回路と、第１基板１４１に形成されている回路を電気的に接続するための端子である。外部接続端子６６には、異方性導電膜１５９によってＦＰＣ１６０が電気的に接続されている。
【００６５】
使用者は、第２基板１４２側から表示部１１を見ることで、画像が認識することができ、また、第２基板１４２側を指５９等で触れることで、情報を入力することができる。
【００６６】
光６５は第２基板１４２を通過し、表示部１１の外部に取り出される。図４に示すように、指５９等で表示部１１に触れると、第２基板１４２を通過した光６５が反射され、フォトダイオード６２の光電変換層１４７に入射する。よって、フォトダイオード６２で検出された信号を解析することで、表示部１１のどの画素２１に指５９が触れたかを検出することができる。
【００６７】
最後に、図５の入力装置１０について説明する。図５の入力装置１０において、図４と同様、表示部１１は、アクティブマトリクス型のＥＬパネルを構成している。図４との違いは、発光素子６４で発した光６５を第１基板１４１側から取り出す点である。以下、図４と構成が異なる部分を説明する。
【００６８】
導電膜１５０を覆って絶縁膜１７０が形成されている。絶縁膜１７０上に画素電極１７１が形成され、トランジスタ６３に電気的に接続されている。画素電極１７１を覆って絶縁膜１７２が形成されている。絶縁膜１７２には画素電極１７１の上面を露出する開口部が形成されている。その開口部において、画素電極１７１上に、ＥＬ層１５５、対向電極１７４が積層されている。画素電極１７１と対向電極１７４でＥＬ層１５５を挟む構造により発光素子６４が構成される。
【００６９】
画素電極１７１はＥＬ層１５５で発した光６５を通過する透光性の電極である。画素電極１７１を構成する導電膜には、酸化インジウムに酸化スズを混ぜたインジウムスズ酸化物膜、インジウムスズ酸化物に酸化シリコンを混ぜたインジウムスズシリコン酸化物膜、酸化インジウムに酸化亜鉛を混ぜたインジウム亜鉛酸化物膜、酸化亜鉛膜、または酸化スズ膜等を用いることができる。
【００７０】
対向電極１７４は、ＥＬ層１５５で発した光６５を反射する反射電極である。対向電極１７４を構成する導電膜には、タンタル、タングステン、チタン、モリブデン、アルミニウム、クロム、銀等の金属膜、当該金属の合金膜、または当該金属の導電性化合物膜を用いることができる。
【００７１】
外部接続端子６６は、導電膜１４９、導電膜１５０、および導電膜１７５との積層膜でなる。導電膜１７５は画素電極１７１と同じ導電膜から形成される。
【００７２】
使用者は、第１基板１４１側から表示部１１を見ることで、画像が認識することができ、また、第１基板１４１側を指５９等で触れることで、情報を入力することができる。
【００７３】
光６５は第１基板１４１を通過し、表示部１１の外部に取り出される。図５に示すように、指５９等で表示部１１に触れると、第１基板１４１を通過した光６５が反射され、フォトダイオード６２の光電変換層１４７に入射する。よって、フォトダイオード６２で検出された信号を解析することで、表示部１１のどこの画素２１に指５９が触れたかを検出することができる。
【００７４】
なお、図４および図５において、発光素子６４を間欠的に発光させ、その発光期間と同期させて、フォトダイオード６２の検出信号を読み取ることで、外光等によるノイズを低減することができる。
【００７５】
（実施形態２）
本実施形態では、図３のような、表示素子として液晶素子を有する表示部１１の構成について説明する。
【００７６】
図６Ａは表示部１１の構成例を示す回路図であり、図６Ｂは１つの画素２１の回路図である。
【００７７】
表示部１１はｘ行ｙ列に配列された画素２１を有する。画素２１は、液晶素子を有する画素回路２５、光センサを有するセンサ回路２６を有する。
【００７８】
また、表示部１１には、ｘ本の走査線ＳＬ１〜ＳＬｘ、ｙ本のデータ線ＤＬ１〜ＤＬｙ、ｘ本の容量線ＣＬ１〜ＣＬｘ、ｘ本のリセット用走査線ＲＬ１〜ＲＬｘ、ｙ本のセンサ用出力線ＯＬ１〜ＯＬｙ、およびｙ本のセンサ用電源線ＶＢが設けられている。なお、図６Ｂにおいては、各信号線の順序を示す符号を省略している。
【００７９】
走査線ＳＬ１〜ＳＬｘは走査線駆動回路１２に接続され、データ線ＤＬ１〜ＤＬｙはデータ線駆動回路１３に接続されている。また、リセット用走査線ＲＬ１〜ＲＬｘはセンサ用走査線駆動回路１４に接続され、センサ用出力線ＯＬ１〜ＯＬｙはセンサ用データ線駆動回路１５に接続されている。センサ用出力線ＯＬ１〜ＯＬｙには、それぞれ、定電流電源２００が接続されている。定電流電源２００に各センサ用出力線ＯＬ１〜ＯＬｙは接続されており、一定の電流が供給されている。また、ｙ本のセンサ用電源線ＶＢは、共通の電源回路に接続されている。各センサ用電源線ＶＢは一定の電位（基準電位）に保たれている。
【００８０】
画素２１は、それぞれ画素回路２５およびセンサ回路２６を有する。画素回路２５は、スイッチングトランジスタ２０１、液晶素子２０２および保持容量２０３を有する。スイッチングトランジスタ２０１のゲート電極は走査線ＳＬに接続されている。そのソース領域およびドレイン領域は、一方がデータ線ＤＬに、他方が液晶素子２０２の画素電極に接続されている。保持容量２０３の一方の電極は液晶素子２０２の画素電極に接続され、他方の電極は容量線ＣＬに接続されている。
【００８１】
センサ回路２６は、リセット用トランジスタ２１１、バッファ用トランジスタ２１２、選択用トランジスタ２１３、およびフォトダイオード２１４を有している。リセット用トランジスタ２１１のゲート電極はリセット用走査線ＲＬに接続され、そのソース領域はセンサ用電源線ＶＢに接続され、そのドレイン領域はバッファ用トランジスタ２１２のゲート電極およびフォトダイオード２１４に接続されている。センサ用電源線ＶＢには、バッファ用トランジスタ２１２のドレイン領域も接続されている。
【００８２】
選択用トランジスタ２１３のゲート電極は走査線ＳＬに接続されている。そのソース領域およびドレイン領域は、一方はバッファ用トランジスタ２１２のソース領域に接続されており、他方はセンサ用出力線ＯＬに接続されている。
【００８３】
次に、センサ回路２６の動作方法について説明する。図７は、センサ回路２６のタイミングチャートである。
【００８４】
リセット用トランジスタ２１１、バッファ用トランジスタ２１２及び選択用トランジスタ２１３はそれぞれ、ｎチャネル型トランジスタでもｐチャネル型トランジスタでもどちらでもよい。ここでは、説明の都合、リセット用トランジスタ２１１はｎチャネル型トランジスタとし、バッファ用トランジスタ２１２はｐチャネル型トランジスタとし、選択用トランジスタ２１３はｎチャネル型トランジスタとする。なお、リセット用トランジスタ２１１とバッファ用トランジスタ２１２の極性は異なる方が望ましい。
【００８５】
まず、リセット用走査線ＲＬ１の信号により、リセット用走査線ＲＬ１に接続された全てのリセット用トランジスタ２１１は、導通状態とし、残りのリセット用走査線ＲＬ２〜ＲＬｘに接続されたすべてのリセット用トランジスタ２１１は、すべて非導通状態にある。この状態をリセット用走査線ＲＬ１が選択状態とする。このとき、第１行にある各センサ回路２６において、センサ用電源線ＶＢの電位は、リセット用トランジスタ２１１を介して、バッファ用トランジスタ２１２のゲート電極に供給される。そのため、フォトダイオード２１４の電極間には、逆バイアスの電圧が印加される。
【００８６】
このとき、バッファ用トランジスタ２１２のソース領域は、センサ用電源線ＶＢの電位（基準電位）から、バッファ用トランジスタ２１２のソース領域とゲート領域の電位差を差し引いた電位に保たれている。かつ、走査線ＳＬ１の信号によって、走査線ＳＬ１に接続された全ての選択用トランジスタ２１３は、非導通状態にある。なお、リセット用走査線ＲＬが選択されている期間をリセット期間ＴＲと呼ぶことにする。また、図７において、Ｔｐｄは、全ての画素２１のフォトダイオード２１４で受光した光量を読み取る期間を表している。
【００８７】
次に、リセット用走査線ＲＬ１の電位を変化し、対応する行にあるリセット用トランジスタ２１１を全て非導通状態にする。この状態をリセット用走査線ＲＬ１の非選択状態とよぶ。同時に、リセット用走査線ＲＬ２を選択状態にする。
【００８８】
リセット用走査線ＲＬ１が非選択状態で、対応する行のフォトダイオード２１４に光が照射されていると、フォトダイオード２１４の電極間に電流が流れ、リセット期間ＴＲ１中に印加されたフォトダイオード２１４の電極間の逆バイアス電圧が低くなる。しかる後、走査線ＳＬ１に入力される信号によって、対応する行の選択用トランジスタ２１３が導通状態になる。
【００８９】
リセット用走査線ＲＬ１が非選択状態になった後、同じ行の選択用トランジスタ２１３が選択されるまでの期間をサンプリング期間ＴＳ１と呼ぶことにする。他の行でも同様である。
【００９０】
サンプリング期間ＴＳ１において、時間の経過に従って、フォトダイオード２１４の電極間の逆バイアス電圧が小さくなる。この逆バイアス電圧の変化量は、フォトダイオード２１４の光電変換層に照射された光の強度に比例する。センサ回路２６では、フォトダイオード２１４の一方の電極の電位は一定に保たれている。よって、フォトダイオード２１４では、バッファ用トランジスタ２１２のゲート電極に接続されている電極の電位が低下する。つまり、バッファ用トランジスタ２１２のゲート電極の電位が低下することになる。
【００９１】
センサ回路２６では、バッファ用トランジスタ２１２のソース領域は、定電流電源２００に接続されているので、バッファ用トランジスタ２１２はソースフォロワとして機能することになる。つまり、バッファ用トランジスタ２１２のゲート・ソース間電圧は、常に等しく保たれる。そのため、フォトダイオード２１４の電極間の電位が変化することによって、バッファ用トランジスタ２１２のゲート電極の電位が変化し、かつ同じ変化量で、バッファ用トランジスタ２１２のソース領域の電位も変化する。サンプリング期間ＴＳ１の後、走査線ＳＬ１が選択されると、サンプリング期間ＴＳ１が終了し、バッファ用トランジスタ２１２のソース領域の電位の変化は、センサ用出力線ＯＬ１〜ＯＬｙに出力される。
【００９２】
一方、リセット用走査線ＲＬ１が非選択の状態になると、リセット用走査線ＲＬ２が選択状態になり、リセット期間ＴＲ２が開始し、しかる後、リセット用走査線ＲＬ２を非選択状態になり、サンプリング期間ＴＳ２が開始する。このような信号の入力をリセット用走査線ＲＬ１〜ＲＬｘおよび走査線ＳＬ１〜ＳＬｘで行うことで、１フレーム期間において、全ての画素２１において、フォトダイオード２１４で受光した光量を電圧信号として読み取ることができる。
【００９３】
表示部１１では、画素回路２５において、所定の輝度の光を表示素子が発し、画像の表示が行われる。同時にセンサ回路において、光センサで受光した光量が検出されるため、画像の表示と、接触による情報の入力を同時に行うことができる。
【００９４】
なお、センサ回路２６において、選択用トランジスタ２１３のゲート電極を走査線ＳＬに接続する代わりに、選択用トランジスタ２１３用のセンサ用走査線を行ごとに設け、各行の選択用トランジスタ２１３のゲート電極をこのセンサ用走査線に接続してもよい。このセンサ用走査線は、センサ用走査線駆動回路１４に接続される。センサ用走査線駆動回路１４から、リセット用走査線ＲＬおよびセンサ用走査線に信号が供給され、リセット期間ＴＲおよびサンプリング期間ＴＳが制御される。
【００９５】
本実施形態は他の実施形態と適宜組み合わせて実施することが可能である。
【００９６】
（実施形態３）
本実施形態では、図４および図５のような、表示素子として発光素子を有する表示部１１の構成について説明する。
【００９７】
図８Ａは表示部１１の構成例を示す回路図であり、図８Ｂは１つの画素２１の回路図である。表示部１１は、ｘ行ｙ列に配列された画素２１を有する。画素２１は、発光素子を有する画素回路２７、光センサを有するセンサ回路２８を有する。
【００９８】
表示部１１には、ｘ本の走査線ＳＬ１〜ＳＬｘ、ｙ本のデータ線ＤＬ１〜ＤＬｙ、ｙ本の発光素子用電源線ＶＬ１〜ＶＬｙ、ｘ本のリセット用走査線ＲＬ１〜ＲＬｘ、ｙ本のセンサ用出力線ＯＬ１〜ＯＬｙ、およびｙ本のセンサ用電源線ＶＢが設けられている。なお、図８Ｂにおいては、各信号線の順序を示す符号を省略している。
【００９９】
走査線ＳＬ１〜ＳＬｘは走査線駆動回路１２に接続され、データ線ＤＬ１〜ＤＬｙはデータ線駆動回路１３に接続されている。また、リセット用走査線ＲＬ１〜ＲＬｘはセンサ用走査線駆動回路１４に接続され、センサ用出力線ＯＬ１〜ＯＬｙはセンサ用データ線駆動回路１５に接続されている。センサ用出力線ＯＬ１〜ＯＬｙには、それぞれ、定電流電源２００が接続されている。定電流電源２００に、各センサ用出力線ＯＬ１〜ＯＬｙは接続されており、一定の電流が供給されている。また、ｙ本のセンサ用電源線ＶＢは、共通の電源回路に接続されている。各センサ用電源線ＶＢの電位は一定の電位（基準電位）に保たれている。
【０１００】
画素回路２７は、選択用トランジスタ２２１、表示制御用トランジスタ２２２、発光素子２２３、および保持容量２２４を有する。選択用トランジスタ２２１のゲート電極は走査線ＳＬに接続されている。そのソース領域およびドレイン領域は、一方がデータ線ＤＬに、他方が表示制御用トランジスタ２２２のゲート電極に接続されている。表示制御用トランジスタのソース領域およびドレイン領域は、一方が発光素子用電源線ＶＬに接続され、他方が発光素子２２３に接続されている。また、保持容量２２４の一方の電極は表示制御用トランジスタのゲート電極に接続され、他方が発光素子用電源線ＶＬに接続されている。
【０１０１】
各トランジスタ２２１、２２２は単結晶半導体層から形成されているので、そのしきい値電圧値のばらつきが抑えられるため、画素回路２７にしきい値電圧値の補正回路が不必要であり、画素回路２７の構成を図８Ｂに示すような、最もトランジスタの数が少ない回路とすることができる。
【０１０２】
センサ回路２８の回路構成は、図６Ｂと同様であり、また同様に動作する。また、センサ回路２８においても、選択用トランジスタ２１３のゲート電極を走査線ＳＬに接続する代わりに、選択用トランジスタ２１３用のセンサ用走査線を行ごとに設け、各行の選択用トランジスタ２１３のゲート電極をこのセンサ用走査線に接続してもよい。このセンサ用走査線は、センサ用走査線駆動回路１４に接続される。センサ用走査線駆動回路１４から、リセット用走査線ＲＬおよびセンサ用走査線に信号が供給され、リセット期間ＴＲおよびサンプリング期間ＴＳが制御される（図７参照）。
【０１０３】
本実施形態は他の実施形態と適宜組み合わせて実施することが可能である。
【０１０４】
（実施形態４）
本発明は、表示部を備えた電子機器に適用することができる。このような電子機器として、例えば、ビデオカメラやデジタルカメラ等のカメラ、ナビゲーションシステム、音響再生装置（携帯型デジタル音楽プレイヤー、カーオーディオ、オーディオコンポ等）、ノート型コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機又は電子書籍等）、画像再生装置（具体的にはＤｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）等の記録媒体に記憶された画像データ、および音声データを再生する装置）等が挙げられる。
【０１０５】
まず、本発明の入力装置をＰＤＡに適用した例を説明する。図９は、ＰＤＡの外観図である。ＰＤＡ１０００は、筐体１００１内に、図１に示すシステムが内蔵されている。ＰＤＡ１０００は、表示部１００２、操作ボタン１００３、外部接続ポート１００４を有する。表示部１００２をペンや指等で触れることで、ＰＤＡ１０００に情報を入力することができる。
【０１０６】
表示部１００２の画面モードには主として３つのモードがある。第１は、画像の表示を主とする表示モードであり、第２は、文字等の情報の入力を主とする入力モードである。第３は表示モードと入力モードの２つのモードが混合した表示＋入力モードである。
【０１０７】
図１０Ａ〜図１０Ｄは、表示モードの画面を説明するためのＰＤＡ１０００の正面図である。図１０Ａおよび図１０Ｃには、ＰＤＡ１０００を横にしたときの画面を示し、図１０Ｂおよび図１０ＤにはＰＤＡ１０００を縦にしたときの画面を示す。
【０１０８】
表示モードは、ＰＤＡ１０００をディスプレイとして使用するモードである。表示部１００２に、静止画像、動画像が表示される（図１０Ａおよび図１０Ｂ参照）。例えば、メモリ回路１９に保存された静止画像や動画像を表示する、テレビジョン放送電波を受信してテレビ放送を表示する、インターネットに接続してホームページを表示する等、様々な画像データを表示部１００２に表示することができる。
【０１０９】
また、表示モードでは、図１０Ｃ、図１０Ｄに示すように、表示部１００２の画面の一部に動作メニューを選択できるアイコン１０２０を表示させてもよい。使用者がアイコン１０２０に触れると、対応するメニューに切り替わる。例えば、音楽を聴く場合には、音符のアイコン１０２０に触れる。この場合には、表示部１００２の点線で囲んだ画面１０２１に、静止画像、動画像が表示される。
【０１１０】
図１１Ａは、入力モードの画面を説明するためのＰＤＡ１０００の正面図である。図１１Ａに示すように、表示部１００２には、キーボード１０３０が表示され、また、画面１０３１には、キーボード１０３０から入力された文字を表示する。入力モードでは、文字の入力操作を優先するため、表示部１００２の画面のほとんどにキーボード１０３０が表示される。キーボード１０３０のキー配列は使用する言語によって、変更される。
【０１１１】
入力モードで、文字を入力する方法を説明する。使用者は、キーボード１０３０の入力したい文字キーを指やペン先で触ればよい。例えば、「Ａ」が表示されたキーに触れると、表示部１００２に設けられた光センサの検出信号から、「Ａ」のキーが選択されたことが検出され、画面１０３１に「Ａ」が表示される。
【０１１２】
図１１Ｂ〜図１１Ｄは、表示＋入力モードの画面を説明するためのＰＤＡ１０００の正面図である。図１１Ｂおよび図１１ＣにはＰＤＡ１０００を縦にしたときの画面を示し、図１１ＤにはＰＤＡ１０００を横にしたときの画面を示す。
【０１１３】
図１１Ｂ〜図１１Ｄに示すように、表示部１００２には、キーボード１０４０が表示される。さらに、画面１０４１は、入力モードの画面に対応し、キーボード１０４０から入力された文字を表示される画面である。文字の入力は、入力モードと同様にキーボード１０４０のキーを指やペン先で触れることで行うことができる。画面１０４２は、表示モードの画面に対応し、表示モードと同様に、静止画像、動画像が表示される。キーボード１０４０のキー配列は、使用する言語によって変更できるようになっている。ここでは、表示部１００２に、ＱＷＥＲＴＹ配列のキーボード１０４０を表示させている。
【０１１４】
なお、図１１Ｃに示すように、画面１０４２に動作メニューを選択するアイコン１０２０を表示させることもできる。
【０１１５】
なお、ＰＤＡ１０００内部に、ジャイロ、加速度センサ等の傾きを検出するセンサを有する検出装置を設けることで、ＰＤＡ１０００の向き（縦か横か）を判断して、表示部１００２の画面表示を自動的に切り替えるようにすることができる。
【０１１６】
また、画面モードの切り替えは、表示部１００２を触れること、又は操作ボタン１００３の操作により行われる。また、表示部１００２に表示される画像の種類によって切り替えるようにすることもできる。例えば、表示部に表示する画像信号が動画のデータであれば表示モード、テキストデータであれば入力モードに切り替える。
【０１１７】
また、入力モードにおいて、表示部１００２の光センサで検出される信号を検知し、表示部１００２のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モードから表示モードに切り替えるように制御してもよい。
【０１１８】
表示部１００２は、イメージセンサとして機能させることもできる。例えば、表示部１００２に掌や指を触れることで、掌紋、指紋、指静脈等を撮像することで、本人認証を行うことができる。
【０１１９】
本発明の入力装置はＰＤＡの他、表示部を有する各種の電子機器に適用することができる。図１２にこのような電子機器の一例を示す。
【０１２０】
図１２Ａは示すテレビジョン装置１１００の外観図である。テレビジョン装置１１００は、筐体１１０１、表示部１１０２、支持台１１０３等を有する。筐体１１０１に本発明の入力装置が内蔵され、表示部１１０２の画素には光センサが設けられており、表示部１１０２は表示機能と情報入力機能を有する。
【０１２１】
図１２Ｂはモニタ１１２０の外観図である。モニタ１１２０は、筐体１１２１、表示部１１２２、支持台１１２３等を有する。筐体１１２１に本発明の入力装置が内蔵され、表示部１１２２の画素には光センサが設けられており、表示部１１２２は表示機能と情報入力機能を有する。
【０１２２】
図１２Ｃは携帯型テレビジョン装置１１３０の外観図である。携帯型テレビジョン装置１１３０は、筐体１１３１、表示部１１３２、アンテナ１１３３等を有する。筐体１１３１に本発明の入力装置が内蔵され、表示部１１３２の画素には光センサが設けられており、表示部１１３２は表示機能と情報入力機能を有する。
【０１２３】
本実施形態は他の実施形態と適宜組み合わせて実施することが可能である。
【０１２４】
（実施形態５）
図１の構成例では、表示部１１の全ての画素２１に光センサ２２を設けたが、一部の画素に光センサ２２を設けてもよい。本実施形態では、このような表示部１１の構成例を説明する。
【０１２５】
まず、図３のような、表示素子として液晶素子を有する表示部１１の構成例について説明する。図１３は表示部１１の構成例を示す回路図であり、図６の表示部１１の変形例である。図１３には、６行８列の画素を示し、且つ信号線の順序を示す符号を省略している。
【０１２６】
表示部１１には、列ごとに、赤色（Ｒ）を表示する画素（以下、「Ｒ−画素」という）、緑色（Ｇ）を表示する画素（以下、「Ｇ−画素」という）、青色（Ｂ）を表示する画素（以下、「Ｂ−画素」という）が設けられている。本実施形態では、Ｒ−画素には、画素回路２５およびセンサ回路２６を設け、Ｇ−画素およびＢ−画素には、センサ回路２６を設けず、画素回路２５のみを設ける。画素回路２５およびセンサ回路２６の構成は、図６Ｂと同様である。
【０１２７】
次に、図４および図５のような、表示素子として発光素子を有する表示部１１の構成例について説明する。図１４は表示部１１の構成例を示す回路図であり、図８の表示部１１の変形例である。図１４には、６行８列の画素を示し、且つ信号線の順序を示す符号を省略している。
【０１２８】
表示部１１には、列ごとに、Ｒ−画素、Ｇ−画素、Ｂ−画素が設けられている。本実施形態では、Ｒ−画素には画素回路２７およびセンサ回路２８を設け、Ｇ−画素およびＢ−画素には、センサ回路２８を設けず、画素回路２７のみを設ける。画素回路２７およびセンサ回路２８の構成は、図８Ｂと同様である。
【０１２９】
センサ回路２６および２８のフォトダイオード２１４の光電変換層に単結晶シリコン層を用いた場合、波長６００ｎｍ以上の波長域では、フォトダイオード２１４の受光感度が低い。つまり、Ｇ−画素、およびＢ−画素で発した緑色または青色の光はフォトダイオード２１４で受光されても、信号強度の変化が少ない。そこで、本実施形態では、フォトダイオード２１４の受光感度が高い、赤色の光を発するＲ−画素のみにセンサ回路２６又はセンサ回路２８を設ける。
【０１３０】
このような構成により、Ｇ−画素、およびＢ−画素が配置されている列では、センサ用出力線ＯＬおよびセンサ用電源線ＶＢが設けられないので、画素の集積度を向上させることができる。よって、高精細な表示部１１を形成することができる。
【０１３１】
（実施形態６）
本実施形態では、表示部、画素用駆動回路およびセンサ用駆動回路を作製するための半導体基板の作製方法について説明する。本実施形態では、半導体基板の作製方法の一例として、図２Ａに示す半導体基板３１と同様な積層構造をもつ半導体基板の作製方法について説明する。
【０１３２】
図１５は、半導体基板の作製方法を説明するための断面図である。
【０１３３】
まず、単結晶半導体基板４０１を準備する（図１５（Ａ−１）参照）。単結晶半導体基板４０１は、市販の単結晶半導体基板を用いることができ、例えば、単結晶のシリコン基板やゲルマニウム基板等である。市販の単結晶シリコン基板としては、直径５インチ（１２５ｍｍ）、直径６インチ（１５０ｍｍ）、直径８インチ（２００ｍｍ）、直径１２インチ（３００ｍｍ）サイズ、直径１８インチ（４５０ｍｍ）の円形のウエハが知られている。なお、単結晶半導体基板４０１の形状は円形に限られず矩形状等に加工した単結晶半導体基板を用いることも可能である。
【０１３４】
次に、単結晶半導体基板４０１の表面に絶縁膜４０２を形成する（図１５（Ａ−１）参照）。
【０１３５】
絶縁膜４０２は、化学気相成長法（以下、「ＣＶＤ法」という。）やスパッタリング法等により酸化シリコン膜（ＳｉＯｘ）、酸化窒化シリコン膜（ＳｉＯｘＮｙ）（ｘ＞ｙ）で設けることができる。また、単結晶半導体基板４０１を酸化することにより形成された酸化物膜でもよい。単結晶半導体基板４０１の酸化処理はドライ熱酸化で行うこともできるが、酸化雰囲気中にハロゲンまたはハロゲン化合物の気体を添加することが好ましい。このような気体には、ＨＣｌが代表例であり、他にはＨＦ、ＮＦ３、ＨＢｒ、Ｃｌ２、ＣｌＦ３、ＢＣｌ３、Ｆ２、Ｂｒ２等がある。また、単結晶半導体基板４０１の酸化処理は、オゾン水、過酸化水素水又は硫酸過水等による表面処理で行うこともできる。
【０１３６】
また、絶縁膜４０２は平滑面を有する絶縁膜を用いることが好ましい。例えば、絶縁膜４０２の表面の平均面粗さ（Ｒａ）が０．５ｎｍ以下、自乗平均粗さ（Ｒｍｓ）が０．６ｎｍ以下、好ましくは、平均面粗さが０．３ｎｍ以下、自乗平均粗さが０．４ｎｍ以下となるように形成する。
【０１３７】
また、ＣＶＤ法で絶縁膜４０２を形成する場合には、例えば、原料に有機シランを用いて酸化シリコン膜を形成することができる。有機シランを用いて形成された酸化シリコン膜を用いることによって、絶縁膜４０２の表面を平坦にすることができるためである。
【０１３８】
有機シランとしては、テトラエトキシシラン（略称；ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、トリメチルシラン（（ＣＨ３）３ＳＩＨ）、テトラメチルシクロテトラシロキサン（略称；ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（略称；ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物を用いることができる。
【０１３９】
次に、絶縁膜４０２を介して、電界で加速されたイオンでなるイオンビーム４０３を単結晶半導体基板４０１に照射して、単結晶半導体基板４０１の表面から所定の深さの領域にイオンを導入することにより、損傷領域４０４を形成する（図１５（Ａ−２）参照）。
【０１４０】
イオンビーム４０３は、ソースガスを励起して、ソースガスのプラズマを生成し、電界の作用により、プラズマから、これに含まれるイオンを引き出すことで生成される。イオンを単結晶半導体基板４０１に導入するには、質量分離を伴わないイオンドーピング法を用いることができる。また、質量分離を伴うイオン注入法を用いてもよい。ソースガスには水素ガス、ハロゲンガス、ヘリウムガス等を用いることができる。
【０１４１】
損傷領域４０４が形成される領域の深さは、イオンビーム４０３の加速エネルギーとイオンビーム４０３の入射角によって調節することができる。加速エネルギーは加速電圧、ドーズ量等により調節できる。イオンの平均侵入深さとほぼ同じ深さの領域に損傷領域４０４が形成される。イオンを導入する深さで、単結晶半導体基板４０１から分離される半導体層の厚さが決定される。損傷領域４０４が形成される深さは１０ｎｍ以上５００ｎｍ以下であり、好ましい深さの範囲は５０ｎｍ以上２００ｎｍ以下である。
【０１４２】
例えば、ソースガスに水素（Ｈ２）を用い、イオンドーピング装置でイオンを導入する場合、水素ガスを励起してＨ＋、Ｈ２＋、Ｈ３＋を含むプラズマを生成することができる。ソースガスから生成されるイオン種の割合は、プラズマの励起方法、プラズマを発生させる雰囲気の圧力、ソースガスの供給量等を調節することで、変化させることができる。
【０１４３】
Ｈ３＋は他の水素イオン種（Ｈ＋、Ｈ２＋）よりも、水素原子の数が多く、その結果質量が大きいため、同じエネルギーで加速される場合、Ｈ＋、Ｈ２＋よりも単結晶半導体基板４０１のより浅い領域に導入される。イオンビーム４０３に含まれるＨ３＋の割合を高くすることにより、水素イオンの平均侵入深さのばらつきが小さくなるので、単結晶半導体基板４０１に水素の深さ方向の濃度プロファイルはより急峻になり、そのプロファイルのピーク位置を浅くすることができる。従って、イオンドーピング法を用いる場合、イオンビーム４０３に含まれるＨ＋、Ｈ２＋、Ｈ３＋の総量に対してＨ３＋が５０％以上、好ましくは８０％以上含まれるようにする。
【０１４４】
水素ガスを用いて、イオンドーピング法でイオンの導入を行う場合、加速電圧１０ｋＶ以上２００ｋＶ以下、ドーズ量１×１０１６ｉｏｎｓ／ｃｍ２以上６×１０１６ｉｏｎｓ／ｃｍ２以下とすることができる。この条件で水素イオンを導入することで、イオンビーム４０３に含まれるイオン種やイオンの割合にもよるが、損傷領域４０４を単結晶半導体基板４０１の深さ５０ｎｍ以上５００ｎｍ以下の領域に形成することができる。
【０１４５】
次に、絶縁膜４０２上に絶縁膜４０５を形成する（図１５（Ａ−３）参照）。絶縁膜４０５は、支持基板と貼り合わされる層（接合層）として機能する。
【０１４６】
絶縁膜４０５として、窒化シリコン膜（ＳｉＮｘ）、又は窒化酸化シリコン膜（ＳｉＮｘＯｙ）（ｘ＞ｙ））、酸化窒化シリコン膜（ＳｉＯｘＮｙ）（ｘ＞ｙ））を形成することができる。絶縁膜４０５として、窒化シリコン膜又は窒化酸化シリコン膜を形成することで、支持基板に含まれる可動イオンや水分等の不純物が単結晶半導体層に拡散することを防ぐためのバリア層として絶縁膜４０５を機能させることができるため、好ましい。
【０１４７】
また、絶縁膜４０５と支持基板との接合には水素結合が大きく寄与するため、絶縁膜４０５は、水素が含まれるように形成する。絶縁膜４０５として、水素を含有する窒化シリコン膜又は窒化酸化シリコン膜を用いることによって、Ｓｉ−Ｈ、Ｓｉ−ＯＨ、Ｎ−Ｈ、Ｎ−ＯＨを結合種として、ガラス等の支持基板と水素結合による強固な接合を形成することが可能となる。水素を含む絶縁膜４０５の形成方法としては、プラズマＣＶＤ法を用い、成膜時の基板温度を室温以上３５０℃以下、好ましくは室温以上３００℃以下にし、かつ水素を組成とする原料ガスを用いる。成膜時の基板温度を低くすることによって、形成される絶縁膜４０５の表面の粗さを小さくすることができる。これは、成膜時の基板温度が高くなるにつれて膜の堆積表面での水素ラジカル等によるエッチング反応が過多となり、表面荒れを起こすためである。
【０１４８】
より具体的には、上記の成膜温度の条件下で、プラズマＣＶＤ法により、少なくともシランガス、アンモニアガス及び水素ガスを含む原料ガスを用いて、窒化シリコン膜又は窒化酸化シリコン膜の成膜を行うことが好ましい。窒化酸化シリコン膜を形成する場合は、原料ガスに窒素酸化物ガスを添加すればよい。アンモニアガスや水素ガスを用いることによって、膜中に水素を含む絶縁膜４０５を得ることができる。また、成膜時の基板温度を低くすることによって、成膜中の脱水素反応が抑制され、絶縁膜４０５に含まれる水素の量を多くすることができる。その結果、支持基板との接合を強固に行うことが可能となる。
【０１４９】
次に、支持基板４００を準備する（図１５Ｂ参照）。支持基板４００は、透光性の基板を用いる。具体的には、支持基板４００として用いることのできる基板は、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われるガラス基板や、表面に酸化シリコン膜や酸窒化シリコン膜が形成されたプラスチック基板等がある。
【０１５０】
また、支持基板４００として、ガラス基板を用いることにより、例えば、第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）といわれる大面積のマザーガラス基板を用いることができる。
【０１５１】
次に、単結晶半導体基板４０１と支持基板４００とを接合させる（図１５Ｃ参照）。単結晶半導体基板４０１表面に形成された絶縁膜４０５と支持基板４００の表面とを密着させることにより接合が形成される。この接合は、ファンデルワールス力が作用しており、支持基板４００と単結晶半導体基板４０１を圧接することにより、Ｓｉ−Ｈ、Ｓｉ−ＯＨ、Ｎ−Ｈ、Ｎ−ＯＨを結合種として、水素結合による強固な接合を形成することが可能となる。
【０１５２】
単結晶半導体基板４０１と支持基板４００を接合させる前に、接合面をメガソニック洗浄することが好ましい。あるいは、接合面の洗浄は、メガソニック洗浄とオゾン水洗浄の双方行うことがより好ましい。それは、洗浄処理により、接合面の有機物等のゴミが除去され、接合面を親水化することができるからである。
【０１５３】
支持基板４００と絶縁膜４０５を接合させた後に、４００℃以下の加熱処理を行ってもよい。加熱処理を行うことにより、支持基板４００と単結晶半導体基板４０１の接合強度が向上する。
【０１５４】
また、加熱処理を行う前、又は加熱処理と同時に加圧処理を行うことが好ましい。加圧処理は、接合面に垂直な方向に圧力が加わるように行う。加圧処理を行うことによって、支持基板４００の表面や絶縁膜４０５の表面に凹凸がある場合であっても、緻密性が低い絶縁膜４０５により当該凹凸が吸収され、単結晶半導体基板４０１と支持基板４００との接合不良を効果的に低減することが可能となる。なお、加熱処理の温度は、支持基板４００の耐熱温度以下で行えばよく、例えば、２００乃至６００℃で行えばよい。
【０１５５】
次に、加熱処理を行って、損傷領域４０４を劈開面として単結晶半導体基板４０１の一部を支持基板４００から分離する（図１５Ｄ参照）。加熱処理温度は４００℃以上支持基板４００の歪み点以下とする。加熱処理にＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置のような急速加熱を行うことができる装置を用いる場合には、支持基板４００の歪点より高い温度で加熱処理を行うことが可能になる。
【０１５６】
加熱処理により、損傷領域４０４の微小な空洞の体積変化が起こり、損傷領域４０４に亀裂を生じさせることができる。すなわち、損傷領域４０４に沿って単結晶半導体基板４０１を劈開することが可能となる。その結果、支持基板４００上には、単結晶半導体基板４０１と同じ結晶性の単結晶半導体層４０６が形成される。
【０１５７】
以上の工程により、支持基板４００上に絶縁膜４０２及び絶縁膜４０５を介して単結晶半導体層４０６が設けられた半導体基板４１０が作製される。絶縁膜４０２および絶縁膜４０５がバッファ層４０７である。
【０１５８】
単結晶半導体基板４０１を劈開させた後、単結晶半導体層４０６にレーザ光を照射するレーザ照射処理を行うことが好ましい。レーザ光を照射し、単結晶半導体層４０６を溶融させることで、単結晶半導体層４０６の結晶性を回復させ、かつその上面の平坦性を向上することができるからである。
【０１５９】
半導体基板の作製方法は、上記の工程に限定されるものではない。例えば、イオンの導入を、絶縁膜４０５の形成前でなく、絶縁膜４０５を形成した後に絶縁膜４０２及び絶縁膜４０５を介して行うことによって、単結晶半導体基板４０１の表面から所定の深さの領域に損傷領域４０４を形成してもよい。
【０１６０】
別の作製方法としては、支持基板４００側に絶縁膜を形成し、この絶縁膜と絶縁膜４０５を接合させることで、図２Ｃの半導体基板３３と同じ積層構造を有する半導体基板を作製することができる。
【０１６１】
また、別の作製方法としては、損傷領域４０４を形成した後、絶縁膜４０２を除去し、単結晶半導体基板４０１の表面を露出させる。そして、支持基板４００側に絶縁膜を形成し、この絶縁膜と単結晶半導体基板４０１を接合させることで、図２Ｂの半導体基板３２と同じ積層構造を有する半導体基板を作製することができる。
【０１６２】
（実施形態７）
本実施形態では、単結晶半導体層を有する半導体基板から、液晶素子を有する表示部を備えた入力装置の作製方法について説明する。
【０１６３】
本実施形態では、図６Ａ、図６Ｂの画素回路２５およびセンサ回路２６を有する表示部、ならびに画素用駆動回路２３およびセンサ用駆動回路２４が同一の半導体基板に作製されたパネルの作製方法を説明する。
【０１６４】
図１６は、画素の構成を説明するレイアウト図であり、図１６には画素において、半導体基板に形成される画素回路およびセンサ回路のレイアウトが示されている。図１７は、入力装置の構造を説明する断面図である。
【０１６５】
本実施形態の入力装置は、半導体基板の単結晶半導体層を用いて表示部１１、画素用駆動回路２３およびセンサ用駆動回路２４のトランジスタが形成されている。なお、図１７は入力装置の主要部を図示しており、画素回路２５として、スイッチングトランジスタ２０１、液晶素子２０２および保持容量２０３が図示され、センサ回路２６として、リセット用トランジスタ２１１およびフォトダイオード２１４を図示している。本実施形態では、スイッチングトランジスタ２０１、リセット用トランジスタ２１１はｎチャネル型トランジスタ（以下、「ｎ型トランジスタ」と呼ぶ。）とする。
【０１６６】
さらに、画素用駆動回路２３およびセンサ用駆動回路２４（ここでは、これらの回路を総称して「駆動回路３０」と呼ぶこととする。）として、ｎチャネル型トランジスタ２３１、およびｐチャネル型トランジスタ（以下、「ｐ型トランジスタ」と呼ぶ。）２３２でなるインバータ回路を図示している。
【０１６７】
また、図１７において、画素回路２５の断面図は図１６の切断線ａ１−ａ２による断面図であり、センサ回路２６の断面図は図１６の切断線ｂ１−ｂ２による断面図である。
【０１６８】
以下、図１８〜図２０を用いて、入力装置の作製方法を説明する。図１８〜図２０は、入力装置の作製方法を説明するための断面図であり、図示の仕方は図１７と同様である。
【０１６９】
まず、図１８Ａに示すように、半導体基板を準備する。本実施形態では、図１５の半導体基板４１０を用いる。つまり、透光性の基板５００は支持基板４００に対応し、絶縁膜５０１は、バリア層として機能する絶縁膜４０５に対応し、絶縁膜５０２は絶縁膜４０２に対応する。単結晶半導体層５０３は、単結晶半導体層４０６に対応する。
【０１７０】
なお、単結晶半導体層５０３には、ｎ型トランジスタおよびｐ型トランジスタの形成領域に合わせて、硼素、アルミニウム、ガリウム等のｐ型不純物元素（アクセプタとなる不純物元素）、若しくはリン、砒素等のｎ型不純物元素（ドナーとなる不純物元素）を添加することが好ましい。
【０１７１】
次に、図１８Ｂに示すように、単結晶半導体層５０３をエッチングして、半導体素子の配置に合わせて島状に分離した単結晶半導体層５０５〜５０９を形成する。
【０１７２】
次に、図１８Ｃに示すように、単結晶半導体層５０５〜５０９を覆って、絶縁膜５１０を形成する。絶縁膜５１０はトランジスタのゲート絶縁膜、容量の誘電体を構成する。次いで、絶縁膜５１０上に、電極、および配線を構成する導電膜を形成する。本実施形態では、導電膜５１１および導電膜５１２でなる２層構造の導電膜を形成する。
【０１７３】
絶縁膜５１０は、ＣＶＤ法、スパッタリング法、又はＡＬＥ法等により、酸化シリコン層、酸化窒化シリコン層、窒化シリコン層、又は窒化酸化シリコン層等の絶縁層を用いて、単層構造又は積層構造で形成する。
【０１７４】
なお、絶縁膜５１０は単結晶半導体層５０５〜５０９との界面を形成するので、絶縁膜５１０において、これら単結晶半導体層５０５〜５０９に接する層は、酸化シリコン層、または酸化窒化シリコン層で形成することが好ましい。これは、窒化シリコン層又は窒化酸化シリコン層のように酸素よりも窒素の含有量が多い膜を形成すると、トラップ準位が形成され界面特性が問題となる恐れがあるからである。
【０１７５】
電極、配線を形成する導電膜５１１、５１２は、金属膜、合金膜または金属化合物膜で形成することができる。例えば、タンタル、窒化タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、クロム、又はニオブ等でなる金属膜、これらの金属元素の合金でなる膜、またはこれらの金属化合物膜等がある。これらの膜はＣＶＤ法やスパッタリング法により形成することができる。
【０１７６】
導電膜５１１と導電膜５１２の組み合わせには、例えば、窒化タンタル膜とタングステン膜、窒化タングステン膜とタングステン膜、窒化モリブデン膜とモリブデン膜等がある。なお、窒化タンタル膜とタングステン膜との積層膜は、両者のエッチングの選択比が高く、好ましい。ここでは、導電膜５１１として、厚さ２０ｎｍ〜１００ｎｍの窒化タンタル膜を形成し、導電膜５１２として、厚さ１００ｎｍ〜４００ｎｍのタングステン膜を形成する。なお、電極、配線等を構成する導電膜は、１層でも３層以上の積層膜でもよい。３層構造の場合は、モリブデン層とアルミニウム層とモリブデン層の積層構造を採用するとよい。
【０１７７】
次に、導電膜５１２上にレジストマスクを選択的に形成する。そして、２度のエッチング処理により、２層構造の導電膜５１５〜５１８が形成される（図１８Ｄ参照）。導電膜５１５は容量線ＣＬであり、導電膜５１６は走査線ＳＬであり、導電膜５１７はリセット用走査線ＲＬである。また、導電膜５１８は、ＣＭＯＳインバータ回路の出力配線である。
【０１７８】
まず、導電膜５１１および導電膜５１２をエッチングして、単結晶半導体層５０５、および５０７〜５０９上に、テーパー状であり、かつ導電膜５１１と導電膜５１２の積層膜を形成する。このエッチングにより、導電膜５１５〜５１８の下層の導電膜５１５ａ〜５１８ａが形成される。次に、レジストマスクを導電膜５１２の上に残したまま、導電膜５１２のみをエッチングして、導電膜５１１よりもその幅を細くし、導電膜５１５ｂ〜５１８ｂを形成する。導電膜５１５〜５１８を形成した後、レジストマスクを除去する。
【０１７９】
導電膜５１５〜５１８を形成するエッチング処理は適宜選択することができる。エッチング速度を向上するには、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）方式やＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合プラズマ）方式等の高密度プラズマ源を用いたドライエッチング装置を用いるとよい。
【０１８０】
次に、単結晶半導体層５０５、５０７および５０８にｎ型高抵抗不純物領域５２１を形成するため、イオンドーピング法、またはイオン注入法により、リン、砒素等のドナー不純物を添加する。本実施形態では、単結晶半導体層５０６、および５０９にドナー不純物が添加されないようにするため、レジストマスク５２０を形成する。
【０１８１】
このドナー不純物の添加は、導電膜５１５〜５１８において、上層の導電膜５１５ｂ〜５１８ｂをマスクにして行われる。つまり、ドナー不純物が下層の導電膜５１５ａ〜５１８ａを通過するように、ドナー不純物元素を添加する。そのため、図１９Ａに示すように、各単結晶半導体層５０５、５０７および５０８には、自己整合的にｎ型高抵抗不純物領域５２１が形成される。
【０１８２】
例えば、リンを添加する場合には、ｎ型トランジスタ（２０１、２１１、２３１）の高抵抗領域を形成するために、このｎ型高抵抗不純物領域５２１に、１×１０１７ａｔｏｍｓ／ｃｍ３乃至５×１０１８ａｔｏｍｓ／ｃｍ３程度の濃度でリンが含まれるようにする。ドナー不純物元素の添加工程が終了後、レジストマスク５２０を除去する。
【０１８３】
次に、ｎ型トランジスタ（２０１、２１１、２３１）のソース領域、およびドレイン領域、およびフォトダイオードのｎ型不純物領域を形成する。このため、単結晶半導体層５０６〜５０８の一部、および単結晶半導体層５０９を覆うレジストマスク５２２を形成する。そして、レジストマスク５２２をマスクとして、イオンドーピング法又はイオン注入法により、単結晶半導体層５０６〜５０８にドナー不純物元素を添加して、ｎ型低抵抗不純物領域５２３を形成する（図１９Ｂ参照）。
【０１８４】
ここでは、リンを単結晶半導体層５０６〜５０８に添加し、添加される濃度を５×１０１９ａｔｏｍｓ／ｃｍ３乃至５×１０２０ａｔｏｍｓ／ｃｍ３程度になるようにすることとする。ｎ型低抵抗不純物領域５２３はｎ型トランジスタのソース領域又はドレイン領域として機能する。
【０１８５】
また、単結晶半導体層５０５、５０７、および５０８において、ドナー不純物元素が添加されなかった領域が、それぞれ、チャネル形成領域５２４〜５２８となる。なお、保持容量２０３において、絶縁膜５１０が誘電体であり、導電膜５１５およびチャネル形成領域５２６が一対の電極を構成する。また、単結晶半導体層５０５に形成されたｎ型低抵抗不純物領域５２３の１つにより、スイッチングトランジスタ２０１と保持容量２０３が電気的に接続される。
【０１８６】
次に、レジストマスク５２２を除去した後、フォトダイオード２１４のｐ型不純物領域、ならびにｐ型トランジスタのソース領域およびドレイン領域を形成する。このため、単結晶半導体層５０６および５０９の一部、ならびに単結晶半導体層５０５、５０７、および５０８を覆うレジストマスク５３０を形成する。そして、レジストマスク５３０をマスクとして、イオンドーピング法又はイオン注入法により、単結晶半導体層５０６および５０９にアクセプタ不純物元素を添加して、ｐ型低抵抗不純物領域５３１を形成する（図１９Ｃ参照）。
【０１８７】
アクセプタ不純物元素として、硼素、アルミニウム、ガリウム等が用いられる。ここでは、硼素を添加し、ｐ型低抵抗不純物領域５３１の硼素濃度が１×１０２０ａｔｏｍｓ／ｃｍ３乃至５×１０２１ａｔｏｍｓ／ｃｍ３程度になるようにする。
【０１８８】
単結晶半導体層５０６において、各不純物領域５２１、５２３、および５３１の形成工程で、ドナー不純物元素およびアクセプタ不純物元素が添加されていない領域５３３（以下、ノンドープ領域５３３と呼ぶ。）は、ＰＩＮ接合のｉ型領域として機能する。つまり、単結晶半導体層５０６には、ｐ型低抵抗不純物領域５３１、ノンドープ領域５３３、ｎ型低抵抗不純物領域５２３によって、ＰＩＮ接合が形成され、光電変換層として機能する。
【０１８９】
また、単結晶半導体層５０９において、ドナー不純物元素およびアクセプタ不純物元素が添加されていない領域はチャネル形成領域５３２となる。
【０１９０】
レジストマスク５３０を除去した後、５００℃以上基板５００の歪み点以下の熱処理を行って、単結晶半導体層５０５〜５０９に添加したドナー不純物元素およびアクセプタ不純物元素を活性化する。
【０１９１】
次に、基板５００全面に絶縁膜５３５を形成する（図２０Ａ参照）。絶縁膜５３５は、無機材料または有機材料でなる単層構造の膜でも、積層構造の膜でもよい。例えば、絶縁膜５３５を構成する膜として、ＣＶＤ法やスパッタリング法により、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、又は窒化酸化シリコン膜等を形成することができる。また、ポリイミド膜、ポリアミド膜、ポリビニルフェノール膜、ベンゾシクロブテン膜、アクリル膜若しくはエポキシ膜、シロキサン樹脂等のシロキサン材料でなる膜、オキサゾール樹脂膜を、スピンコート法等の塗布法により形成することができる。
【０１９２】
例えば、絶縁膜５３５を２層構造にする場合、１層目に厚さ１００ｎｍの窒化酸化シリコン膜を形成し、２層目に厚さ９００ｎｍの酸化窒化シリコン膜を形成する。
【０１９３】
次に、絶縁膜５３５にコンタクトホールを形成した後、単層構造または積層構造の導電膜を形成する。この導電膜を構成する膜には、アルミニウム、タングステン、チタン、タンタル、モリブデン、ニッケル、ネオジム等の金属膜、これら金属元素を含む合金膜、これらの金属化合物膜を用いることができる。例えば、チタンを含有したアルミニウム合金膜、ネオジムを含有したアルミニウム合金膜等である。導電膜を３層構造とする場合、例えばアルミニウム膜若しくは上述したようなアルミニウム合金膜を、チタン膜で挟んだ膜を形成することができる。
【０１９４】
形成された導電膜をエッチング処理して、導電膜５３６〜５４４を形成する（図２０Ａ参照）。導電膜５３６はデータ線ＤＬであり、導電膜５３７はセンサ用出力線ＯＬであり、導電膜５３８は、スイッチングトランジスタ２０１および保持容量２０３を液晶素子２０２に電気的に接続するための電極である。
【０１９５】
また、導電膜５３９はフォトダイオード２１４を容量線ＣＬに電気的に接続するための電極である。導電膜５４０はフォトダイオード２１４とリセット用トランジスタ２１１を電気的に接続するための電極であり、かつフォトダイオード２１４の遮光膜として機能する。導電膜５４１はセンサ用電源線ＶＢである。
【０１９６】
導電膜５４２はｎ型トランジスタ２３１のソース電極であり、導電膜５４３はｐ型トランジスタ２３２のソース電極であり、導電膜５４４はＣＭＯＳインバータの出力配線である。
【０１９７】
次に、基板５００全面にパッシベーション膜５４５、および絶縁膜５４６を形成する。ここでは、パッシベーション膜５４５として厚さ５０ｎｍ〜１００ｎｍの窒化シリコン膜をプラズマＣＶＤ法で形成する。絶縁膜５４６は、絶縁膜５３５と同様に形成することができる（図２０Ｂ参照）。
【０１９８】
次に、パッシベーション膜５４５および絶縁膜５４６に導電膜５３８に達するコンタクトホールを形成した後、絶縁膜５４６上に、透光性の導電膜を形成する。この導電膜をエッチングして、画素電極５４７を形成する（図２０Ｂ参照）。
【０１９９】
以上の工程により、半導体基板を用いて、画素回路２５、センサ回路２６および駆動回路３０が作製される。また、図示していないが、基板５００には外部接続端子も形成される。
【０２００】
画素電極５４７はバックライト装置５６からの光が通過する透光性の電極である。そのため、画素電極５４７を構成する導電膜には、酸化インジウムに酸化スズを混ぜたインジウムスズ酸化物膜、インジウムスズ酸化物に酸化シリコンを混ぜたインジウムスズシリコン酸化物膜、酸化インジウムに酸化亜鉛を混ぜたインジウム亜鉛酸化物膜、酸化亜鉛膜、または酸化スズ膜等を用いることができる。
【０２０１】
そして、画素内に、柱状のスペーサ５４８を形成する。次に、基板５００全面に配向膜５４９を形成する。スペーサ５４８は感光性樹脂膜を用いて形成することができる。配向膜５４９は必要に応じて形成する。また、配向膜５４９は必要に応じてラビング処理が行われる。
【０２０２】
次に、図２０Ｃを用いて、対向基板の作製方法を説明する。ガラスでなる基板５７１上に、カラーフィルタ５７２、およびＢＭ（ブラックマトリクス）５７３が形成される。画素回路２５においては、ＢＭ５７３によりスイッチングトランジスタ２０１および保持容量２０３が遮光される。また、駆動回路３０もＢＭ５７３で遮光される。
【０２０３】
カラーフィルタ５７２およびＢＭ５７３上に透光性導電膜でなる対向電極５７４を形成する。対向電極５７４を構成する導電膜は画素電極５４７と同様に形成することができる。次に、基板５７１全面に配向膜５７５を形成する。配向膜５７５は必要に応じて形成する。また、配向膜５７５は必要に応じてラビング処理が行われる。
【０２０４】
次に、図２０Ｂの基板５００と、図２０Ｃの基板５７１の間に液晶層５８１を形成することで、液晶パネルが完成する（図１７参照）。液晶素子２０２は、画素電極５４７、対向電極５７４および液晶層５８１で形成される。
【０２０５】
液晶層５８１を形成するには、大別して２つの方法がある。１つは、注入口を残して、基板５００または基板５７１に未硬化のシール材を形成し、基板５００と基板５７１を貼り合わせ、シール材を硬化させる。次に、注入口から液晶材料を注入し、しかる後、注入口を封止する方法である。もう１つは、基板５００または基板５７１に、注入口を作らずに未硬化シール材を形成する。そして、シール材を形成した基板の表面に液晶材料を滴下してから、他方の基板を貼り合わせて、シール材を硬化させる方法である。
【０２０６】
以上の工程により、本形態に係る液晶パネルを有する入力装置が作製される。なお、バックライト装置が基板５７１側に設けられており、バックライト装置からの照明光は、基板５７１に入射し、基板５００から外部に取り出される。基板５００側が表示部１１の画面になり、基板５００側を指等で触れることにより、表示部１１で情報を入力することができる。
【０２０７】
なお、基板５００上には、駆動回路３０以外の回路を形成することができる。単結晶半導体層５０３から素子を形成することができるため、例えば演算回路を構成するＣＰＵ、ディスプレイ制御回路を構成する画像処理回路等を基板５００上に形成することができる。
【０２０８】
（実施形態８）
本実施形態では、単結晶半導体層を有する半導体基板から、発光素子を有する表示部を備えた入力装置の作製方法について説明する。
【０２０９】
本実施形態では、図８Ａ、図８Ｂの画素回路２７およびセンサ回路２８を有する表示部、ならびに画素用駆動回路２３およびセンサ用駆動回路２４が同一の半導体基板に作製されたパネルの作製方法を説明する。
【０２１０】
図２１は、入力装置の構造を説明する断面図である。
【０２１１】
本実施形態の入力装置は、半導体基板上に表示部１１、画素用駆動回路２３およびセンサ用駆動回路２４のトランジスタが形成されている。なお、図２１は入力装置の主要部を図示しており、画素回路２７として、表示制御用トランジスタ２２２および発光素子２２３が図示され、センサ回路２８として、リセット用トランジスタ２１１およびフォトダイオード２１４が図示されている。本実施形態では、表示制御用トランジスタ２２２はｎ型トランジスタとし、リセット用トランジスタ２１１はｎ型トランジスタとしている。
【０２１２】
さらに、駆動回路３０として、ｎチャネル型トランジスタ２３１、およびｐチャネル型トランジスタ２３２でなるインバータ回路を図示している。
【０２１３】
以下、図２２を用いて、入力装置の作製方法を説明する。図２２は、入力装置の作製方法を説明するための断面図であり、図示の仕方は図２１と同様である。
【０２１４】
まず、図１８Ａ〜図２０Ｂで示した工程に従って、表示部のトランジスタ、容量素子およびフォトダイオード、ならびに駆動回路３０のトランジスタ、容量素子等を作製する。その状態を図２２Ａに示す。なお、表示制御用トランジスタ２２２において、絶縁膜５３５上に形成された導電膜６０１は発光素子用電源線ＶＬであり、導電膜６０２は発光素子２２３を構成する画素電極であり、反射電極として機能する。
【０２１５】
次に、パッシベーション膜５４５に導電膜６０２の表面を露出する開口部を形成する。パッシベーション膜５４５上に、導電膜６０２の端部を覆う絶縁膜６０３を形成する（図２２Ｂ参照）。
【０２１６】
絶縁膜６０３は感光性樹脂で形成することが好ましい。感光性樹脂としては、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル、エポキシ等の有機材料等がある。絶縁膜６０３は、発光素子２２３のＥＬ層を素子ごとに分割するための隔壁膜として機能する。
【０２１７】
次に、導電膜６０２上に、ＥＬ層６０４および対向電極６０５を形成する。ＥＬ層６０４としては、少なくとも発光層を形成し、該発光層の他に正孔注入層、正孔輸送層、電子輸送層又は電子注入層を適宜形成してもよい。有機化合物を含む膜は、インクジェット法等の塗布法や蒸着法により形成することができる。
【０２１８】
対向電極６０５は透光性の電極である。対向電極６０５を構成する導電膜には、酸化インジウムに酸化スズを混ぜたインジウムスズ酸化物膜、インジウムスズ酸化物に酸化シリコンを混ぜたインジウムスズシリコン酸化物膜、酸化インジウムに酸化亜鉛を混ぜたインジウム亜鉛酸化物膜、酸化亜鉛膜、または酸化スズ膜等を用いることができる。
【０２１９】
以上で、導電膜６０２と対向電極６０５との間に、少なくとも発光層を有するＥＬ層６０４が挟持された発光素子２２３が形成される（図２２Ｂ参照）。
【０２２０】
次に、基板５００の上面に基板６０７を固定する（図２１参照）。本実施形態では、基板５００と基板６０７の間には、固体である樹脂６０８を設けている。樹脂６０８の代わりに、シール材により不活性ガスを基板５００と基板６０７の中に封入してもよい。なお、対向電極６０５を覆うように窒化シリコン膜等でなる保護膜を形成してもよい。
【０２２１】
以上の工程により、本形態に係るＥＬパネルを有する入力装置が作製される。なお、本実施形態では、発光素子２２３の光は、導電膜６０２で反射され、基板６０７から外部に取り出される。基板６０７側が表示部１１の画面になり、基板６０７側を指等で触れることにより、表示部１１で情報を入力することができる。
【図面の簡単な説明】
【０２２２】
【図１】入力装置の構成例を示すブロック図。
【図２】Ａ−Ｃ：半導体基板の構成例を示す斜視図。
【図３】表示部に液晶素子が形成された入力装置の構成を説明するための断面図。
【図４】表示部に発光素子が形成された入力装置の構成を説明するための断面図。
【図５】表示部に発光素子が形成された入力装置の構成を説明するための断面図。
【図６】Ａ：液晶素子が形成された表示部の構成例を示す回路図。Ｂ：画素回路の回路図。
【図７】センサ回路の動作方法を説明するタイミングチャート。
【図８】Ａ：発光素子が形成された表示部の構成例を示す回路図。Ｂ：画素回路の回路図。
【図９】ＰＤＡの外観図。
【図１０】表示モードの画面を説明するためのＰＤＡの正面図。
【図１１】Ａ−Ｄ：入力モードおよび表示＋入力モードの画面を説明するためのＰＤＡの正面図。
【図１２】Ａ−Ｃ：入力装置を有する電子機器の外観図。
【図１３】液晶素子が形成された表示部の構成例を示す回路図。
【図１４】発光素子が形成された表示部の構成例を示す回路図。
【図１５】Ａ−１〜Ａ−３、Ｂ−Ｄ：半導体基板の作製方法を説明する断面図。
【図１６】画素の構成を説明するレイアウト図。
【図１７】入力装置の構造を説明する断面図。
【図１８】Ａ−Ｄ：入力装置の作製方法を説明する断面図。
【図１９】Ａ−Ｃ：入力装置の作製方法を説明する断面図。
【図２０】Ａ−Ｃ：入力装置の作製方法を説明する断面図。
【図２１】入力装置の構造を説明する断面図。
【図２２】Ａ、Ｂ：入力装置の作製方法を説明する断面図。
【符号の説明】
【０２２３】
ＳＬ 走査線
ＤＬ データ線
ＣＬ 容量線
ＲＬ リセット用走査線
ＯＬ センサ用出力線
ＶＢ センサ用電源線
ＶＬ 発光素子用電源線
１０入力装置
１１ 表示部
１２ 走査線駆動回路
１３ データ線駆動回路
１４ センサ用走査線駆動回路
１５ センサ用データ線駆動回路
１６ ディスプレイ制御回路
１７ センサ制御回路
１８ 演算回路
１９ メモリ回路
２１ 画素
２２ 光センサ
２３ 画素用駆動回路
２４ センサ用駆動回路
２５ 画素回路
２６ センサ回路
２７ 画素回路
２８ センサ回路
２９ 表示切替回路
３０ 駆動回路
３１ 半導体基板
３２ 半導体基板
３３ 半導体基板
４０ 支持基板
４１ 単結晶半導体層
４２ バッファ層
４３ バッファ層
５０ 制御回路部
５１ トランジスタ
５３ フォトダイオード
５４ 液晶素子
５５ トランジスタ
５６ バックライト装置
５７ 照明光
５８ 外部接続端子
５９ 指
６１ トランジスタ
６２ フォトダイオード
６３ トランジスタ
６４ 発光素子
６５ 光
６６ 外部接続端子
１０１ 第１基板
１０２ 第２基板
１０３ シール材
１０４ 液晶層
１０５ 絶縁膜
１０６ 半導体層
１０７ 光電変換層
１０８ 絶縁膜
１０９ 導電膜
１１０ 導電膜
１１１ 絶縁膜
１１２ 絶縁膜
１１３ 画素電極
１１４ 絶縁膜
１１５ 配向膜
１１６ 導電膜
１１７ 異方性導電膜
１１８ ＦＰＣ
１２１ カラーフィルタ
１２２ ブラックマトリクス
１２３ 対向電極
１２４ 配向膜
１４１ 第１基板
１４２ 第２基板
１４３ 樹脂層
１４５ 絶縁膜
１４６ 半導体層
１４７ 光電変換層
１４８ 絶縁膜
１４９ 導電膜
１５０ 導電膜
１５１ 画素電極
１５３ 絶縁膜
１５４ 絶縁膜
１５５ ＥＬ層
１５６ 対向電極
１５８ 導電膜
１５９ 異方性導電膜
１６０ ＦＰＣ
１７０ 絶縁膜
１７１ 画素電極
１７２ 絶縁膜
１７４ 対向電極
１７５ 導電膜
２００ 定電流電源
２０１ スイッチングトランジスタ
２０２ 液晶素子
２０３ 保持容量
２１１ リセット用トランジスタ
２１２ バッファ用トランジスタ
２１３ 選択用トランジスタ
２１４ フォトダイオード
２２１ 選択用トランジスタ
２２２ 表示制御用トランジスタ
２２３ 発光素子
２２４ 保持容量
２３１ ｎチャネル型トランジスタ
２３２ ｐチャネル型トランジスタ
４００ 支持基板
４０１ 単結晶半導体基板
４０２ 絶縁膜
４０３ イオンビーム
４０４ 損傷領域
４０５ 絶縁膜
４０６ 単結晶半導体層
４０７ バッファ層
４１０ 半導体基板
５００ 基板
５０１ 絶縁膜
５０２ 絶縁膜
５０３ 単結晶半導体層
５０５〜５０９ 単結晶半導体層
５１０ 絶縁膜
５１１ 導電膜
５１２ 導電膜
５１５〜５１８ 導電膜
５２０ レジストマスク
５２１ ｎ型高抵抗不純物領域
５２２ レジストマスク
５２３ ｎ型低抵抗不純物領域
５２４〜５２８ チャネル形成領域
５３０ レジストマスク
５３１ ｐ型低抵抗不純物領域
５３２ チャネル形成領域
５３３ ノンドープ領域
５３５ 絶縁膜
５３６〜５４４ 導電膜
５４５ パッシベーション膜
５４６ 絶縁膜
５４７ 画素電極
５４８ スペーサ
５４９ 配向膜
５７１ 基板
５７２ カラーフィルタ
５７３ ブラックマトリクス
５７４ 対向電極
５７５ 配向膜
５８１ 液晶層
６０１ 導電膜
６０２ 導電膜
６０３ 絶縁膜
６０４ ＥＬ層
６０５ 対向電極
６０７ 基板
６０８ 樹脂
１０００ ＰＤＡ
１００１ 筐体
１００２ 表示部
１００３ 操作ボタン
１００４ 外部接続ポート
１０２０ アイコン
１０２１ 画面
１０３０ キーボード
１０３１ 画面
１０４０ キーボード
１０４１ 画面
１０４２ 画面
１１００ テレビジョン装置
１１０１ 筐体
１１０２ 表示部
１１０３ 支持台
１１２０ モニタ
１１２１ 筐体
１１２２ 表示部
１１２３ 支持台
１１３０ 携帯型テレビジョン装置
１１３１ 筐体
１１３２ 表示部
１１３３ アンテナ
【技術分野】
【０００１】
本発明は、入力機能を有する表示部を備えた表示装置（以下、入力装置ともいう）、およびその作製方法に関する。
【背景技術】
【０００２】
指やスタイラスペンで画面を触れることで文字情報を入力できる表示パネルが、普及しており、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ 又は、Ｐｅｒｓｏｎａｌ Ｄａｔａ Ａｓｓｉｓｔａｎｃｅ）等の携帯情報端末、携帯型ゲーム機器、自動車のナビゲーションシステム、現金自動支払機（ＡＴＭ）等に用いられている。
【０００３】
このような表示パネルとして、画面に光センサを設けたものが知られている（特許文献１〜３参照）。画面を指等で触れると、光センサの受光光量が変化するため、その変化を検出することで、指で触れた位置を検出することができる。
【０００４】
特許文献１では、表示部兼入力部の画素にＥＬ素子と光電変換素子を設け、ペン入力時に使用するペンのペン先で光を反射させることで、精度の良い情報入力を実現している。
【０００５】
特許文献２では、画像表示時と光センサ出力時にバックライトのオン、オフを制御することで、光センサの検出精度を向上させている。
【０００６】
特許文献３では、液晶表示装置の画素に光センサを設けて、表示装置の画面にイメージセンサを内蔵することで、本人認証システムを構築している。
【特許文献１】特開２００２−２８７９００号公報
【特許文献２】特開２００６−３１７６８２号公報
【特許文献３】特開２００２−３３８２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、画素に光センサを有し、表示機能と入力機能を備えた表示部を備え、光センサによる位置検出を精度良く行うことを可能にする入力装置を提供することを目的の１つとする。
【０００８】
本発明は、画素に光センサを有し、表示機能と入力機能を備えた表示部を備え、光センサによる位置検出を精度良く行うことを可能にする入力装置の作製方法を提供することを目的の１つとする。
【課題を解決するための手段】
【０００９】
本発明の１つは、複数の画素を有する表示部と、複数の画素に設けられ、液晶素子およびトランジスタを含む画素回路と、複数の画素の全てまたは一部に設けられ、光センサおよびトランジスタを有するセンサ回路と、画素回路に電気的に接続されている画素用駆動回路と、センサ回路に電気的に接続されているセンサ用駆動回路と、センサ用駆動回路および前記画素用駆動回路に電気的に接続された表示切替回路と、を有し、センサ用駆動回路に、光センサの検出信号が入力され、かつ検出信号を表示切替回路に出力し、表示切替回路は、センサ用駆動回路から入力された検出信号をもとに、表示部の表示を切り替える信号を画素用駆動回路に出力し、画素回路、センサ回路、画素用駆動回路、およびセンサ用駆動回路は、同一基板上に形成され、画素回路、センサ回路、画素用駆動回路、およびセンサ用駆動回路のトランジスタの半導体層は単結晶半導体層でなり、光センサの光電変換層は、単結晶半導体層でなることを特徴とする表示装置である。
【００１０】
上記の本発明に係る表示装置は、複数の発光ダイオードを含み、前記表示部を照明するためのバックライト装置を含んでいてもよい。
【００１１】
上記の本発明に係る表示装置において、画素回路に、液晶素子の代わりに、発光素子を設けてもよい。
【００１２】
本発明の１つは、複数の画素を有する表示部と、複数の画素に設けられ、液晶素子およびトランジスタを含む画素回路と、複数の画素の全てまたは一部に設けられ、光センサおよびトランジスタを有するセンサ回路と、画素回路に電気的に接続されている画素用駆動回路と、センサ回路に電気的に接続されているセンサ用駆動回路と、を有する表示装置の作製方法である。本発明の作製方法において、単結晶半導体基板および支持基板を用意し、加速されたイオンを単結晶半導体基板に添加することで、単結晶半導体基板の表面から所定の深さの領域に損傷領域を形成し、支持基板または単結晶半導体基板の少なくとも一方にバッファ層を形成し、バッファ層を介して支持基板と単結晶半導体基板を密着させ、バッファ層の表面と、バッファ層表面と密接している面とを接合させることで、支持基板に単結晶半導体基板を固定し、単結晶半導体基板の加熱によって損傷領域に亀裂を生じさせ、単結晶半導体基板を支持基板から分離することにより、単結晶半導体基板から分離された単結晶半導体層が固定された支持基板を形成し、単結晶半導体層を素子ごとに分割して、複数の単結晶半導体層を形成し、分割された単結晶半導体層から、画素回路、センサ回路、画素用駆動回路、およびセンサ用駆動回路のトランジスタ、ならびに光センサを形成する。
【００１３】
上記の本発明の作製方法において、表示装置は、画素回路に、液晶素子の代わりに、発光素子を有することができる。
【発明の効果】
【００１４】
本発明の表示装置は、トランジスタおよび光センサを単結晶半導体層で形成されているため、画素ごと、素子ごとに特性のばらつきが少ないため、光センサによる位置検出を精度良く行うことができる。
【００１５】
本発明の表示装置の作製方法では、単結晶半導体基板から形成された単結晶半導体層からトランジスタおよび光センサを形成しているため、画素ごと、素子ごとに特性のばらつきが少ないため、光センサによる位置検出を精度良く行うことが可能な入力装置を作製することができる。
【発明を実施するための最良の形態】
【００１６】
以下に、本発明を説明する。本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨およびその範囲から逸脱することなく、その形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は実施形態および実施例の記載内容に限定して解釈されるものではない。また、異なる図面間で同じ参照符号が付されている要素は同じ要素を表しており、材料、形状、作製方法等について繰り返しになる説明は省略している。
【００１７】
（実施形態１）
本実施形態は、本発明の表示機能と入力機能を備えた表示部を有する入力装置について説明する。
【００１８】
まず、本発明に係る入力装置の構成を説明する。図１は、入力装置の構成例の１つを示すブロック図である。入力装置１０は、表示部１１、ならびに表示部１１に電気的に接続された走査線駆動回路１２、データ線駆動回路１３を有する。さらに、入力装置１０は、走査線駆動回路１２およびデータ線駆動回路１３を制御するためのディスプレイ制御回路１６、センサ用走査線駆動回路１４およびセンサ用データ線駆動回路１５を制御するセンサ制御回路１７を有する。さらに、入力装置１０は、ディスプレイ制御回路１６およびセンサ制御回路１７を制御する演算回路１８、および各種のデータを保存するメモリ回路１９を有する。
【００１９】
演算回路１８は、入力装置１０に含まれる回路の制御、各種演算処理等を行う回路であり、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、画像処理用演算回路等を含む。
【００２０】
メモリ回路１９はデータ記憶用の回路であり、演算回路１８が実行するコンピュータプログラム、画像処理用フィルタおよびルックアップテーブル等を記憶するＲＯＭ、演算回路１８が計算した演算結果、映像データ等を記憶するＲＡＭ等を含む。
【００２１】
表示部１１は、複数の画素２１を有する。各画素２１には、表示素子およびトランジスタを有する画素回路と、光センサ２２およびトランジスタを有するセンサ回路が設けられている。
【００２２】
画素回路は、走査線により走査線駆動回路１２に接続され、データ線によりデータ線駆動回路１３に接続されている。表示素子としては、液晶素子のような通過する光の偏波状態を変更する素子、ＥＬ（エレクトロルミネッセンス）素子等の発光素子等がある。画素回路により、液晶素子の液晶分子の配向が制御され、通過する光の偏光状態が制御され、所望の輝度で画素２１が発光する。あるいは、画素回路により発光素子の明るさが制御され、所望の輝度で画素２１が発光する。このように走査線駆動回路１２およびデータ線駆動回路１３は、画素回路を駆動する画素用駆動回路２３を構成する。
【００２３】
センサ回路は、センサ用走査線によりセンサ用走査線駆動回路１４に接続され、センサ用データ線によりセンサ用データ線駆動回路１５に接続されている。光センサ２２は、受光した光を電気信号に変換する素子であり、例えば、フォトダイオードが用いられる。センサ用走査線駆動回路１４から出力されるセンサ選択信号で指定された行の各画素２１から、光センサ２２で検出された信号がセンサ用データ線駆動回路１５に出力される。このように、センサ用走査線駆動回路１４およびセンサ用データ線駆動回路１５は、センサ回路を駆動するセンサ用駆動回路２４を構成する。
【００２４】
ディスプレイ制御回路１６は、画素用駆動回路２３（走査線駆動回路１２およびデータ線駆動回路１３）を制御する回路である。ディスプレイ制御回路１６から入力される信号にしたがって、走査線駆動回路１２は走査線に信号を出力し、かつデータ線駆動回路１３は画像データをデータ線に出力する。表示部１１では、走査線およびデータ線に入力された信号にしたがって、画像が表示される。例えば、ディスプレイ制御回路１６は、アナログの画像データをデジタルデータに変換するＡ−Ｄ変換回路（アナログ−デジタル変換回路）、デジタルの画像データをアナログのデータに変換するＤ−Ａ変換回路（デジタル−アナログ変換回路）、ガンマ補正等の画像処理を行う画像処理回路等を含む。
【００２５】
センサ制御回路１７は、センサ用駆動回路２４（センサ用走査線駆動回路１４およびセンサ用データ線駆動回路１５）を制御する回路である。センサ制御回路１７から入力される信号にしたがって、センサ用走査線駆動回路１４は、センサ用走査線に信号を出力する。センサ制御回路１７は、表示部１１からセンサ用データ線駆動回路１５に入力された検出信号をセンサ用データ線駆動回路１５から読み込む。センサ制御回路１７または演算回路１８において、検出信号を解析し、光センサ２２の位置が検出される。
【００２６】
ディスプレイ制御回路１６、センサ制御回路１７、および演算回路１８は、表示切替回路２９を構成する。表示切替回路２９は、センサ用駆動回路２４から入力された検出信号をもとに、表示部１１に表示される画像を切り替える信号を画素用駆動回路２３に出力する。つまりセンサ制御回路１７または演算回路１８で検出された光センサ２２の位置情報をもとに、演算回路１８では、表示部１１に表示される画像を決定し、ディスプレイ制御回路１６を制御して、表示部１１に表示される画像を変更する。
【００２７】
入力装置１０において、表示部１１の画素回路およびセンサ回路のトランジスタ、ならびに走査線駆動回路１２、データ線駆動回路１３、センサ用走査線駆動回路１４およびセンサ用データ線駆動回路１５に含まれるトランジスタは、同じ基板上に形成されている。
【００２８】
これらのトランジスタの半導体層は単結晶半導体層でなり、かつ光センサ２２の光電変換層も単結晶半導体層でなる。このことにより、多結晶シリコン等で作製された素子と比較して、素子ごとの特性のばらつきが格段抑えられるため、光センサ２２により高精度の位置検出が可能になる。また、各画素２１での輝度のばらつきも抑えられるため、信頼性の高い入力装置１０を提供することができる。
【００２９】
また、単結晶半導体層が用いられているため、高移動度で、かつ大電流を流せるトランジスタを作製することができる。その結果として、トランジスタのサイズを小さくすることができるので、走査線駆動回路１２、データ線駆動回路１３、センサ用走査線駆動回路１４およびセンサ用データ線駆動回路１５の占有面積を小さくできるため、表示部１１の大画面化、高精細化ができる。
【００３０】
なお、入力装置１０において、走査線駆動回路１２等の駆動回路だけでなく、他の回路も表示部１１と同じ基板に集積化することもできる。このような回路として、ディスプレイ制御回路１６の全てまたは一部、センサ制御回路１７の全てまたは一部、演算回路１８の全てまたは一部、メモリ回路１９の全てまたは一部等がある。
【００３１】
入力装置１０において、表示部１１の画素回路のトランジスタ、センサ回路の光センサ２２、ならびに走査線駆動回路１２、データ線駆動回路１３、センサ用走査線駆動回路１４およびセンサ用データ線駆動回路１５に含まれるトランジスタを作製するための基板には、透光性の基板上に絶縁膜を介して単結晶半導体層が設けられている半導体基板を用いることができる。図２は、このような半導体基板の構成例を示す斜視図である。
【００３２】
図２Ａ〜図２Ｃに示す半導体基板３１〜３３は、ＳＯＩ構造の基板であり、絶縁層上に単結晶半導体層が形成されている基板である。図２Ａに示すように、半導体基板３１は、バッファ層４２を介して単結晶半導体層４１が支持基板４０に固定されている基板である。バッファ層４２の表面と支持基板４０の表面が接合することで、単結晶半導体層４１が支持基板４０に固定されている。
【００３３】
図２Ｂに示すように、半導体基板３２は、バッファ層４３を介して単結晶半導体層４１が支持基板４０に固定されている基板である。バッファ層４３の表面と単結晶半導体層４１の表面が接合することで、単結晶半導体層４１が支持基板４０に固定されている。
【００３４】
図２Ｃに示すように、半導体基板３３は、バッファ層４２と４３を介して単結晶半導体層４１が支持基板４０に固定されている基板である。バッファ層４３の表面とバッファ層４２の表面が接合することで、単結晶半導体層４１が支持基板４０に固定されている。
【００３５】
支持基板４０は、透光性を有する基板を用いる。具体的には、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板、セラミック基板、サファイア基板が挙げられる。支持基板４０としてガラス基板を用いるのが好ましい。
【００３６】
ガラス基板には、熱膨張係数が２５×１０−７／℃以上５０×１０−７／℃以下（好ましくは、３０×１０−７／℃以上４０×１０−７／℃以下）であり、歪み点が５８０℃以上７００℃以下である基板を用いることが好ましい。また、半導体素子の汚染を抑えるため、ガラス基板は無アルカリガラス基板が好ましい。無アルカリガラス基板の材料には、例えば、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラス等のガラス材料等がある。
【００３７】
単結晶半導体層４１は、単結晶半導体基板を分割することで形成される層である。この単結晶半導体基板には、市販の半導体基板を用いることができ、例えば、単結晶シリコン基板、単結晶ゲルマニウム基板、単結晶シリコンゲルマニウム基板等の第１４族元素でなる単結晶半導体基板を用いることができる。
【００３８】
バッファ層４２および４３は、単層構造でも膜を２層以上積層した多層構造でもよい。バッファ層４２、４３を構成する絶縁膜として、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化ゲルマニウム、窒化ゲルマニウム膜、酸化窒化ゲルマニウム膜、窒化酸化ゲルマニウム膜等のシリコンまたはゲルマニウムを組成に含む絶縁膜を用いることができる。また、酸化アルミニウム、酸化タンタル、酸化ハフニウム等の金属の酸化物でなる絶縁膜、窒化アルミニウム等の金属の窒化物でなる絶縁膜、酸化窒化アルミニウム膜等の金属の酸化窒化物でなる絶縁膜、窒化酸化アルミニウム膜等の金属の窒化酸化物でなる絶縁膜を用いることもできる。
【００３９】
次に、図３〜図５を用いて、入力装置１０の構成について説明する。図３は、表示素子に液晶素子が用いられた入力装置１０の構成を説明するための断面図である。図４、図５は、表示素子に発光素子が用いられた入力装置１０の構成を説明するための断面図である。
【００４０】
図３の入力装置１０において、表示部１１、画素用駆動回路２３およびセンサ用駆動回路２４によって、アクティブマトリクス型の液晶パネルが構成される。図３の制御回路部５０は、画素用駆動回路２３およびセンサ用駆動回路２４等の表示部１１と同じ基板に形成される回路群を指している。図３にはこの制御回路部５０の断面として、２つのトランジスタ５１を図示している。また、表示部１１の断面として、１つの画素２１を図示しており、光センサ２２を構成するフォトダイオード５３、画素回路に含まれる液晶素子５４およびトランジスタ５５を図示している。さらに、入力装置１０は、表示部１１を照明するためのバックライト装置５６を有する。
【００４１】
液晶パネルを構成するため第１基板１０１に対向し、かつ間隔を開けて第２基板１０２がシール材１０３により固定されている。第１基板１０１と第２基板１０２の間に液晶分子が封入されており、液晶層１０４が形成されている。
【００４２】
トランジスタ５１、フォトダイオード５３およびトランジスタ５５は、図２Ａ〜図２Ｃに示すような単結晶半導体層を有する半導体基板から形成される。図３に示すように、トランジスタ５１、５５およびフォトダイオード５３は、絶縁膜１０５を介して第１基板１０１上に形成されている。トランジスタ５１、５５の半導体層１０６、およびフォトダイオード５３の光電変換層１０７は絶縁膜１０５上に形成され、それぞれ単結晶半導体層でなる。第１基板１０１は、図２の支持基板４０に対応し、絶縁膜１０５は、バッファ層４２、４３の一方または両方に対応する。そして、トランジスタ５１、５５の半導体層１０６、およびフォトダイオード５３の光電変換層１０７は、単結晶半導体層４１から形成される層である。
【００４３】
トランジスタ５１、および５５は、半導体層１０６、絶縁膜１０８でなるゲート絶縁膜、導電膜１０９でなるゲート電極、ならびに導電膜１１０でなるソース電極およびドレイン電極を有する。半導体層１０６にチャネル形成領域、ソース領域およびドレイン領域が形成されている。
【００４４】
フォトダイオード５３は、光電変換層１０７、導電膜１１０でなる２つの電極を有する。絶縁膜１０８を介して光電変換層１０７上に形成されている導電膜１０９は、遮光膜として機能する。光電変換層１０７には、ＰＩＮ接合が形成されている。
【００４５】
導電膜１１０は、導電膜１０９を覆う絶縁膜１１１上に形成されている。導電膜１１０を覆って絶縁膜１１２が形成されている。絶縁膜１１２上に画素電極１１３が形成されている。画素電極１１３は、導電膜１１０を介してトランジスタ５５に電気的に接続されている。また、絶縁膜１１２上には、第１基板１０１と第２基板１０２の間隔を維持するための絶縁膜１１４が形成されている。画素電極１１３および絶縁膜１１４を覆って配向膜１１５が形成されている。配向膜１１５は必要に応じて形成される。
【００４６】
画素電極１１３はバックライト装置５６からの光が通過する透光性の電極である。そのため、画素電極１１３を構成する導電膜には、酸化インジウムに酸化スズを混ぜたインジウムスズ酸化物膜、インジウムスズ酸化物に酸化シリコンを混ぜたインジウムスズシリコン酸化物膜、酸化インジウムに酸化亜鉛を混ぜたインジウム亜鉛酸化物膜、酸化亜鉛膜、または酸化スズ膜等を用いることができる。
【００４７】
第１基板１０１には、外部接続端子５８が形成されている。外部接続端子５８は、導電膜１１０と導電膜１１６との積層膜でなる。導電膜１１６は画素電極１１３と同じ導電膜から形成される。外部接続端子５８は、第１基板１０１上に形成されていない回路と、第１基板１０１に形成されている回路を電気的に接続するための端子である。外部接続端子５８には、異方性導電膜１１７によってＦＰＣ（フレキシブルプリントサーキット）１１８が電気的に接続されている。
【００４８】
他方、第２基板１０２上には、カラーフィルタ１２１およびブラックマトリクス（以下、「ＢＭ」という）１２２が形成されている。カラーフィルタ１２１およびＢＭ１２２上に対向電極１２３が形成され、対向電極１２３を覆って配向膜１２４が形成されている。画素電極１１３と対向電極１２３で液晶層１０４を挟む構造により液晶素子５４が構成される。
【００４９】
使用者は第１基板１０１側から表示部１１を見ることで、画像を認識することができ、また、第１基板１０１側を指５９等で触れることで、情報を入力することができる。
【００５０】
バックライト装置５６の光源から発した照明光５７は、表示部１１を照明する。照明光５７は、第２基板１０２を通過し、カラーフィルタ１２１を通過することで、所定の波長成分だけが取り出される。照明光５７は、液晶層１０４、画素電極１１３を通過し、第１基板１０１を通過し、表示部１１の外部に取り出される。図３に示すように、指５９等で表示部１１に触れると、第１基板１０１を通過した照明光５７が反射され、フォトダイオード５３の光電変換層１０７に入射する。よって、フォトダイオード５３で検出された信号を解析することで、表示部１１のどの画素２１に指５９が触れたかを検出することができる。
【００５１】
図３の入力装置１０では、フォトダイオード５３に遮光膜（導電膜１０９）を設けられているため、第２基板１０２側から入射する光を遮ることができる。
【００５２】
バックライト装置５６の光源として、冷陰極管、発光ダイオード（以下、「ＬＥＤ」という）等を用いることができる。ＬＥＤを用いることが好ましい。ＬＥＤを間欠的に発光させ、その発光期間と同期させて、フォトダイオード５３の検出信号を読み取ることで、外光等によるノイズを低減することができる。
【００５３】
また、バックライト装置５６に、画像を表示させるための可視光域で発光するＬＥＤの他に、人間の目で視覚できない赤外光を発するＬＥＤを設けてもよい。このようなＬＥＤとして、波長８００ｎｍ以上１μｍ以下に発光スペクトルのピークを有するＬＥＤを用いればよい。これは、フォトダイオード５３の光電変換層１０７に単結晶シリコン層を用いた場合、波長８００ｎｍ以上１μｍ以下の波長域で、フォトダイオード５３の受光感度が高いからである。人間の目で視認できない光を用いることで、バックライト装置５６の照明光５７やカラーフィルタ１２１によって、表示部１１の画像の色合いが最適化するように設計することが容易になり、かつフォトダイオード５３で高精度の位置検出ができる。
【００５４】
なお、図３の表示部１１の表示方式はＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モードとしたが、他の方式とすることもできる。例えば、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｅｎｄ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード等がある。
【００５５】
図４の入力装置１０において、表示部１１は、アクティブマトリクス型のＥＬパネルを構成している。図４には制御回路部５０の断面として、２つのトランジスタ６１を図示している。また、表示部１１の断面として、１つの画素２１を図示しており、光センサ２２を構成するフォトダイオード６２、画素回路に含まれるトランジスタ６３、および発光素子６４を図示している。
【００５６】
図４に示すように、トランジスタ６１、フォトダイオード６２、トランジスタ６３および発光素子６４は第１基板１４１上に形成されている。ＥＬパネルを構成するため第１基板１４１に対向し、第２基板１４２が樹脂層１４３により固定されている。樹脂層１４３には、紫外線硬化樹脂または熱硬化樹脂を用いることができる。
【００５７】
トランジスタ６１、６３およびフォトダイオード６２は、図２Ａ〜図２Ｃに示すような単結晶半導体層を有する半導体基板から形成される。図４に示すように、トランジスタ６１、６３およびフォトダイオード６２は、絶縁膜１４５を介して第１基板１４１に上に形成されている。トランジスタ６１、６３の半導体層１４６、およびフォトダイオード６２の光電変換層１４７は絶縁膜１４５上に形成され、それぞれ単結晶半導体層でなる。第１基板１４１は、図２の支持基板４０に対応し、絶縁膜１４５は、バッファ層４２、４３の一方または両方に対応する。そして、トランジスタ６１、６３の半導体層１４６、およびフォトダイオード６２の光電変換層１４７は、単結晶半導体層４１から形成される層である。
【００５８】
トランジスタ６１、６３は、半導体層１４６、絶縁膜１４８でなるゲート絶縁膜、導電膜１４９でなるゲート電極、ならびに導電膜１５０でなるソース電極およびドレイン電極を有する。半導体層１４６にチャネル形成領域、ソース領域およびドレイン領域が形成されている。なお、トランジスタ６３には、導電膜１５０と同じ導電膜でなる画素電極１５１が接続されている。
【００５９】
フォトダイオード６２は、光電変換層１４７、導電膜１５０でなる２つの電極を有する。光電変換層１４７には、ＰＩＮ接合が形成されている。
【００６０】
導電膜１５０および画素電極１５１は、導電膜１４９を覆う絶縁膜１５３上に形成されている。導電膜１５０および画素電極１５１を覆って絶縁膜１５４が形成されている。絶縁膜１５４には画素電極１５１の上面を露出する開口部が形成されている。その開口部において、画素電極１５１上に、ＥＬ層１５５、対向電極１５６が積層されている。画素電極１５１と対向電極１５６でＥＬ層１５５を挟む構造により発光素子６４が構成される。
【００６１】
ＥＬ層１５５は、少なくとも発光層を含む層である。該発光層の他に正孔注入層、正孔輸送層、電子輸送層又は電子注入層を含んでいてもよい。
【００６２】
画素電極１５１はＥＬ層１５５で発した光６５を反射する反射電極である。画素電極１５１を構成する導電膜には、タンタル、タングステン、チタン、モリブデン、アルミニウム、クロム、銀等の金属膜、当該金属の合金膜、または当該金属の導電性化合物膜を用いることができる。
【００６３】
対向電極１５６は光６５を通過する透光性の電極である。対向電極１５６を構成する導電膜には、酸化インジウムに酸化スズを混ぜたインジウムスズ酸化物膜、インジウムスズ酸化物に酸化シリコンを混ぜたインジウムスズシリコン酸化物膜、酸化インジウムに酸化亜鉛を混ぜたインジウム亜鉛酸化物膜、酸化亜鉛膜、または酸化スズ膜等を用いることができる。
【００６４】
第１基板１４１には、外部接続端子６６が形成されている。外部接続端子６６は、導電膜１４９、導電膜１５０、および導電膜１５８との積層膜でなる。導電膜１５８は画素電極１５１と同じ導電膜から形成される。外部接続端子６６は、第１基板１４１上に形成されていない回路と、第１基板１４１に形成されている回路を電気的に接続するための端子である。外部接続端子６６には、異方性導電膜１５９によってＦＰＣ１６０が電気的に接続されている。
【００６５】
使用者は、第２基板１４２側から表示部１１を見ることで、画像が認識することができ、また、第２基板１４２側を指５９等で触れることで、情報を入力することができる。
【００６６】
光６５は第２基板１４２を通過し、表示部１１の外部に取り出される。図４に示すように、指５９等で表示部１１に触れると、第２基板１４２を通過した光６５が反射され、フォトダイオード６２の光電変換層１４７に入射する。よって、フォトダイオード６２で検出された信号を解析することで、表示部１１のどの画素２１に指５９が触れたかを検出することができる。
【００６７】
最後に、図５の入力装置１０について説明する。図５の入力装置１０において、図４と同様、表示部１１は、アクティブマトリクス型のＥＬパネルを構成している。図４との違いは、発光素子６４で発した光６５を第１基板１４１側から取り出す点である。以下、図４と構成が異なる部分を説明する。
【００６８】
導電膜１５０を覆って絶縁膜１７０が形成されている。絶縁膜１７０上に画素電極１７１が形成され、トランジスタ６３に電気的に接続されている。画素電極１７１を覆って絶縁膜１７２が形成されている。絶縁膜１７２には画素電極１７１の上面を露出する開口部が形成されている。その開口部において、画素電極１７１上に、ＥＬ層１５５、対向電極１７４が積層されている。画素電極１７１と対向電極１７４でＥＬ層１５５を挟む構造により発光素子６４が構成される。
【００６９】
画素電極１７１はＥＬ層１５５で発した光６５を通過する透光性の電極である。画素電極１７１を構成する導電膜には、酸化インジウムに酸化スズを混ぜたインジウムスズ酸化物膜、インジウムスズ酸化物に酸化シリコンを混ぜたインジウムスズシリコン酸化物膜、酸化インジウムに酸化亜鉛を混ぜたインジウム亜鉛酸化物膜、酸化亜鉛膜、または酸化スズ膜等を用いることができる。
【００７０】
対向電極１７４は、ＥＬ層１５５で発した光６５を反射する反射電極である。対向電極１７４を構成する導電膜には、タンタル、タングステン、チタン、モリブデン、アルミニウム、クロム、銀等の金属膜、当該金属の合金膜、または当該金属の導電性化合物膜を用いることができる。
【００７１】
外部接続端子６６は、導電膜１４９、導電膜１５０、および導電膜１７５との積層膜でなる。導電膜１７５は画素電極１７１と同じ導電膜から形成される。
【００７２】
使用者は、第１基板１４１側から表示部１１を見ることで、画像が認識することができ、また、第１基板１４１側を指５９等で触れることで、情報を入力することができる。
【００７３】
光６５は第１基板１４１を通過し、表示部１１の外部に取り出される。図５に示すように、指５９等で表示部１１に触れると、第１基板１４１を通過した光６５が反射され、フォトダイオード６２の光電変換層１４７に入射する。よって、フォトダイオード６２で検出された信号を解析することで、表示部１１のどこの画素２１に指５９が触れたかを検出することができる。
【００７４】
なお、図４および図５において、発光素子６４を間欠的に発光させ、その発光期間と同期させて、フォトダイオード６２の検出信号を読み取ることで、外光等によるノイズを低減することができる。
【００７５】
（実施形態２）
本実施形態では、図３のような、表示素子として液晶素子を有する表示部１１の構成について説明する。
【００７６】
図６Ａは表示部１１の構成例を示す回路図であり、図６Ｂは１つの画素２１の回路図である。
【００７７】
表示部１１はｘ行ｙ列に配列された画素２１を有する。画素２１は、液晶素子を有する画素回路２５、光センサを有するセンサ回路２６を有する。
【００７８】
また、表示部１１には、ｘ本の走査線ＳＬ１〜ＳＬｘ、ｙ本のデータ線ＤＬ１〜ＤＬｙ、ｘ本の容量線ＣＬ１〜ＣＬｘ、ｘ本のリセット用走査線ＲＬ１〜ＲＬｘ、ｙ本のセンサ用出力線ＯＬ１〜ＯＬｙ、およびｙ本のセンサ用電源線ＶＢが設けられている。なお、図６Ｂにおいては、各信号線の順序を示す符号を省略している。
【００７９】
走査線ＳＬ１〜ＳＬｘは走査線駆動回路１２に接続され、データ線ＤＬ１〜ＤＬｙはデータ線駆動回路１３に接続されている。また、リセット用走査線ＲＬ１〜ＲＬｘはセンサ用走査線駆動回路１４に接続され、センサ用出力線ＯＬ１〜ＯＬｙはセンサ用データ線駆動回路１５に接続されている。センサ用出力線ＯＬ１〜ＯＬｙには、それぞれ、定電流電源２００が接続されている。定電流電源２００に各センサ用出力線ＯＬ１〜ＯＬｙは接続されており、一定の電流が供給されている。また、ｙ本のセンサ用電源線ＶＢは、共通の電源回路に接続されている。各センサ用電源線ＶＢは一定の電位（基準電位）に保たれている。
【００８０】
画素２１は、それぞれ画素回路２５およびセンサ回路２６を有する。画素回路２５は、スイッチングトランジスタ２０１、液晶素子２０２および保持容量２０３を有する。スイッチングトランジスタ２０１のゲート電極は走査線ＳＬに接続されている。そのソース領域およびドレイン領域は、一方がデータ線ＤＬに、他方が液晶素子２０２の画素電極に接続されている。保持容量２０３の一方の電極は液晶素子２０２の画素電極に接続され、他方の電極は容量線ＣＬに接続されている。
【００８１】
センサ回路２６は、リセット用トランジスタ２１１、バッファ用トランジスタ２１２、選択用トランジスタ２１３、およびフォトダイオード２１４を有している。リセット用トランジスタ２１１のゲート電極はリセット用走査線ＲＬに接続され、そのソース領域はセンサ用電源線ＶＢに接続され、そのドレイン領域はバッファ用トランジスタ２１２のゲート電極およびフォトダイオード２１４に接続されている。センサ用電源線ＶＢには、バッファ用トランジスタ２１２のドレイン領域も接続されている。
【００８２】
選択用トランジスタ２１３のゲート電極は走査線ＳＬに接続されている。そのソース領域およびドレイン領域は、一方はバッファ用トランジスタ２１２のソース領域に接続されており、他方はセンサ用出力線ＯＬに接続されている。
【００８３】
次に、センサ回路２６の動作方法について説明する。図７は、センサ回路２６のタイミングチャートである。
【００８４】
リセット用トランジスタ２１１、バッファ用トランジスタ２１２及び選択用トランジスタ２１３はそれぞれ、ｎチャネル型トランジスタでもｐチャネル型トランジスタでもどちらでもよい。ここでは、説明の都合、リセット用トランジスタ２１１はｎチャネル型トランジスタとし、バッファ用トランジスタ２１２はｐチャネル型トランジスタとし、選択用トランジスタ２１３はｎチャネル型トランジスタとする。なお、リセット用トランジスタ２１１とバッファ用トランジスタ２１２の極性は異なる方が望ましい。
【００８５】
まず、リセット用走査線ＲＬ１の信号により、リセット用走査線ＲＬ１に接続された全てのリセット用トランジスタ２１１は、導通状態とし、残りのリセット用走査線ＲＬ２〜ＲＬｘに接続されたすべてのリセット用トランジスタ２１１は、すべて非導通状態にある。この状態をリセット用走査線ＲＬ１が選択状態とする。このとき、第１行にある各センサ回路２６において、センサ用電源線ＶＢの電位は、リセット用トランジスタ２１１を介して、バッファ用トランジスタ２１２のゲート電極に供給される。そのため、フォトダイオード２１４の電極間には、逆バイアスの電圧が印加される。
【００８６】
このとき、バッファ用トランジスタ２１２のソース領域は、センサ用電源線ＶＢの電位（基準電位）から、バッファ用トランジスタ２１２のソース領域とゲート領域の電位差を差し引いた電位に保たれている。かつ、走査線ＳＬ１の信号によって、走査線ＳＬ１に接続された全ての選択用トランジスタ２１３は、非導通状態にある。なお、リセット用走査線ＲＬが選択されている期間をリセット期間ＴＲと呼ぶことにする。また、図７において、Ｔｐｄは、全ての画素２１のフォトダイオード２１４で受光した光量を読み取る期間を表している。
【００８７】
次に、リセット用走査線ＲＬ１の電位を変化し、対応する行にあるリセット用トランジスタ２１１を全て非導通状態にする。この状態をリセット用走査線ＲＬ１の非選択状態とよぶ。同時に、リセット用走査線ＲＬ２を選択状態にする。
【００８８】
リセット用走査線ＲＬ１が非選択状態で、対応する行のフォトダイオード２１４に光が照射されていると、フォトダイオード２１４の電極間に電流が流れ、リセット期間ＴＲ１中に印加されたフォトダイオード２１４の電極間の逆バイアス電圧が低くなる。しかる後、走査線ＳＬ１に入力される信号によって、対応する行の選択用トランジスタ２１３が導通状態になる。
【００８９】
リセット用走査線ＲＬ１が非選択状態になった後、同じ行の選択用トランジスタ２１３が選択されるまでの期間をサンプリング期間ＴＳ１と呼ぶことにする。他の行でも同様である。
【００９０】
サンプリング期間ＴＳ１において、時間の経過に従って、フォトダイオード２１４の電極間の逆バイアス電圧が小さくなる。この逆バイアス電圧の変化量は、フォトダイオード２１４の光電変換層に照射された光の強度に比例する。センサ回路２６では、フォトダイオード２１４の一方の電極の電位は一定に保たれている。よって、フォトダイオード２１４では、バッファ用トランジスタ２１２のゲート電極に接続されている電極の電位が低下する。つまり、バッファ用トランジスタ２１２のゲート電極の電位が低下することになる。
【００９１】
センサ回路２６では、バッファ用トランジスタ２１２のソース領域は、定電流電源２００に接続されているので、バッファ用トランジスタ２１２はソースフォロワとして機能することになる。つまり、バッファ用トランジスタ２１２のゲート・ソース間電圧は、常に等しく保たれる。そのため、フォトダイオード２１４の電極間の電位が変化することによって、バッファ用トランジスタ２１２のゲート電極の電位が変化し、かつ同じ変化量で、バッファ用トランジスタ２１２のソース領域の電位も変化する。サンプリング期間ＴＳ１の後、走査線ＳＬ１が選択されると、サンプリング期間ＴＳ１が終了し、バッファ用トランジスタ２１２のソース領域の電位の変化は、センサ用出力線ＯＬ１〜ＯＬｙに出力される。
【００９２】
一方、リセット用走査線ＲＬ１が非選択の状態になると、リセット用走査線ＲＬ２が選択状態になり、リセット期間ＴＲ２が開始し、しかる後、リセット用走査線ＲＬ２を非選択状態になり、サンプリング期間ＴＳ２が開始する。このような信号の入力をリセット用走査線ＲＬ１〜ＲＬｘおよび走査線ＳＬ１〜ＳＬｘで行うことで、１フレーム期間において、全ての画素２１において、フォトダイオード２１４で受光した光量を電圧信号として読み取ることができる。
【００９３】
表示部１１では、画素回路２５において、所定の輝度の光を表示素子が発し、画像の表示が行われる。同時にセンサ回路において、光センサで受光した光量が検出されるため、画像の表示と、接触による情報の入力を同時に行うことができる。
【００９４】
なお、センサ回路２６において、選択用トランジスタ２１３のゲート電極を走査線ＳＬに接続する代わりに、選択用トランジスタ２１３用のセンサ用走査線を行ごとに設け、各行の選択用トランジスタ２１３のゲート電極をこのセンサ用走査線に接続してもよい。このセンサ用走査線は、センサ用走査線駆動回路１４に接続される。センサ用走査線駆動回路１４から、リセット用走査線ＲＬおよびセンサ用走査線に信号が供給され、リセット期間ＴＲおよびサンプリング期間ＴＳが制御される。
【００９５】
本実施形態は他の実施形態と適宜組み合わせて実施することが可能である。
【００９６】
（実施形態３）
本実施形態では、図４および図５のような、表示素子として発光素子を有する表示部１１の構成について説明する。
【００９７】
図８Ａは表示部１１の構成例を示す回路図であり、図８Ｂは１つの画素２１の回路図である。表示部１１は、ｘ行ｙ列に配列された画素２１を有する。画素２１は、発光素子を有する画素回路２７、光センサを有するセンサ回路２８を有する。
【００９８】
表示部１１には、ｘ本の走査線ＳＬ１〜ＳＬｘ、ｙ本のデータ線ＤＬ１〜ＤＬｙ、ｙ本の発光素子用電源線ＶＬ１〜ＶＬｙ、ｘ本のリセット用走査線ＲＬ１〜ＲＬｘ、ｙ本のセンサ用出力線ＯＬ１〜ＯＬｙ、およびｙ本のセンサ用電源線ＶＢが設けられている。なお、図８Ｂにおいては、各信号線の順序を示す符号を省略している。
【００９９】
走査線ＳＬ１〜ＳＬｘは走査線駆動回路１２に接続され、データ線ＤＬ１〜ＤＬｙはデータ線駆動回路１３に接続されている。また、リセット用走査線ＲＬ１〜ＲＬｘはセンサ用走査線駆動回路１４に接続され、センサ用出力線ＯＬ１〜ＯＬｙはセンサ用データ線駆動回路１５に接続されている。センサ用出力線ＯＬ１〜ＯＬｙには、それぞれ、定電流電源２００が接続されている。定電流電源２００に、各センサ用出力線ＯＬ１〜ＯＬｙは接続されており、一定の電流が供給されている。また、ｙ本のセンサ用電源線ＶＢは、共通の電源回路に接続されている。各センサ用電源線ＶＢの電位は一定の電位（基準電位）に保たれている。
【０１００】
画素回路２７は、選択用トランジスタ２２１、表示制御用トランジスタ２２２、発光素子２２３、および保持容量２２４を有する。選択用トランジスタ２２１のゲート電極は走査線ＳＬに接続されている。そのソース領域およびドレイン領域は、一方がデータ線ＤＬに、他方が表示制御用トランジスタ２２２のゲート電極に接続されている。表示制御用トランジスタのソース領域およびドレイン領域は、一方が発光素子用電源線ＶＬに接続され、他方が発光素子２２３に接続されている。また、保持容量２２４の一方の電極は表示制御用トランジスタのゲート電極に接続され、他方が発光素子用電源線ＶＬに接続されている。
【０１０１】
各トランジスタ２２１、２２２は単結晶半導体層から形成されているので、そのしきい値電圧値のばらつきが抑えられるため、画素回路２７にしきい値電圧値の補正回路が不必要であり、画素回路２７の構成を図８Ｂに示すような、最もトランジスタの数が少ない回路とすることができる。
【０１０２】
センサ回路２８の回路構成は、図６Ｂと同様であり、また同様に動作する。また、センサ回路２８においても、選択用トランジスタ２１３のゲート電極を走査線ＳＬに接続する代わりに、選択用トランジスタ２１３用のセンサ用走査線を行ごとに設け、各行の選択用トランジスタ２１３のゲート電極をこのセンサ用走査線に接続してもよい。このセンサ用走査線は、センサ用走査線駆動回路１４に接続される。センサ用走査線駆動回路１４から、リセット用走査線ＲＬおよびセンサ用走査線に信号が供給され、リセット期間ＴＲおよびサンプリング期間ＴＳが制御される（図７参照）。
【０１０３】
本実施形態は他の実施形態と適宜組み合わせて実施することが可能である。
【０１０４】
（実施形態４）
本発明は、表示部を備えた電子機器に適用することができる。このような電子機器として、例えば、ビデオカメラやデジタルカメラ等のカメラ、ナビゲーションシステム、音響再生装置（携帯型デジタル音楽プレイヤー、カーオーディオ、オーディオコンポ等）、ノート型コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機又は電子書籍等）、画像再生装置（具体的にはＤｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）等の記録媒体に記憶された画像データ、および音声データを再生する装置）等が挙げられる。
【０１０５】
まず、本発明の入力装置をＰＤＡに適用した例を説明する。図９は、ＰＤＡの外観図である。ＰＤＡ１０００は、筐体１００１内に、図１に示すシステムが内蔵されている。ＰＤＡ１０００は、表示部１００２、操作ボタン１００３、外部接続ポート１００４を有する。表示部１００２をペンや指等で触れることで、ＰＤＡ１０００に情報を入力することができる。
【０１０６】
表示部１００２の画面モードには主として３つのモードがある。第１は、画像の表示を主とする表示モードであり、第２は、文字等の情報の入力を主とする入力モードである。第３は表示モードと入力モードの２つのモードが混合した表示＋入力モードである。
【０１０７】
図１０Ａ〜図１０Ｄは、表示モードの画面を説明するためのＰＤＡ１０００の正面図である。図１０Ａおよび図１０Ｃには、ＰＤＡ１０００を横にしたときの画面を示し、図１０Ｂおよび図１０ＤにはＰＤＡ１０００を縦にしたときの画面を示す。
【０１０８】
表示モードは、ＰＤＡ１０００をディスプレイとして使用するモードである。表示部１００２に、静止画像、動画像が表示される（図１０Ａおよび図１０Ｂ参照）。例えば、メモリ回路１９に保存された静止画像や動画像を表示する、テレビジョン放送電波を受信してテレビ放送を表示する、インターネットに接続してホームページを表示する等、様々な画像データを表示部１００２に表示することができる。
【０１０９】
また、表示モードでは、図１０Ｃ、図１０Ｄに示すように、表示部１００２の画面の一部に動作メニューを選択できるアイコン１０２０を表示させてもよい。使用者がアイコン１０２０に触れると、対応するメニューに切り替わる。例えば、音楽を聴く場合には、音符のアイコン１０２０に触れる。この場合には、表示部１００２の点線で囲んだ画面１０２１に、静止画像、動画像が表示される。
【０１１０】
図１１Ａは、入力モードの画面を説明するためのＰＤＡ１０００の正面図である。図１１Ａに示すように、表示部１００２には、キーボード１０３０が表示され、また、画面１０３１には、キーボード１０３０から入力された文字を表示する。入力モードでは、文字の入力操作を優先するため、表示部１００２の画面のほとんどにキーボード１０３０が表示される。キーボード１０３０のキー配列は使用する言語によって、変更される。
【０１１１】
入力モードで、文字を入力する方法を説明する。使用者は、キーボード１０３０の入力したい文字キーを指やペン先で触ればよい。例えば、「Ａ」が表示されたキーに触れると、表示部１００２に設けられた光センサの検出信号から、「Ａ」のキーが選択されたことが検出され、画面１０３１に「Ａ」が表示される。
【０１１２】
図１１Ｂ〜図１１Ｄは、表示＋入力モードの画面を説明するためのＰＤＡ１０００の正面図である。図１１Ｂおよび図１１ＣにはＰＤＡ１０００を縦にしたときの画面を示し、図１１ＤにはＰＤＡ１０００を横にしたときの画面を示す。
【０１１３】
図１１Ｂ〜図１１Ｄに示すように、表示部１００２には、キーボード１０４０が表示される。さらに、画面１０４１は、入力モードの画面に対応し、キーボード１０４０から入力された文字を表示される画面である。文字の入力は、入力モードと同様にキーボード１０４０のキーを指やペン先で触れることで行うことができる。画面１０４２は、表示モードの画面に対応し、表示モードと同様に、静止画像、動画像が表示される。キーボード１０４０のキー配列は、使用する言語によって変更できるようになっている。ここでは、表示部１００２に、ＱＷＥＲＴＹ配列のキーボード１０４０を表示させている。
【０１１４】
なお、図１１Ｃに示すように、画面１０４２に動作メニューを選択するアイコン１０２０を表示させることもできる。
【０１１５】
なお、ＰＤＡ１０００内部に、ジャイロ、加速度センサ等の傾きを検出するセンサを有する検出装置を設けることで、ＰＤＡ１０００の向き（縦か横か）を判断して、表示部１００２の画面表示を自動的に切り替えるようにすることができる。
【０１１６】
また、画面モードの切り替えは、表示部１００２を触れること、又は操作ボタン１００３の操作により行われる。また、表示部１００２に表示される画像の種類によって切り替えるようにすることもできる。例えば、表示部に表示する画像信号が動画のデータであれば表示モード、テキストデータであれば入力モードに切り替える。
【０１１７】
また、入力モードにおいて、表示部１００２の光センサで検出される信号を検知し、表示部１００２のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モードから表示モードに切り替えるように制御してもよい。
【０１１８】
表示部１００２は、イメージセンサとして機能させることもできる。例えば、表示部１００２に掌や指を触れることで、掌紋、指紋、指静脈等を撮像することで、本人認証を行うことができる。
【０１１９】
本発明の入力装置はＰＤＡの他、表示部を有する各種の電子機器に適用することができる。図１２にこのような電子機器の一例を示す。
【０１２０】
図１２Ａは示すテレビジョン装置１１００の外観図である。テレビジョン装置１１００は、筐体１１０１、表示部１１０２、支持台１１０３等を有する。筐体１１０１に本発明の入力装置が内蔵され、表示部１１０２の画素には光センサが設けられており、表示部１１０２は表示機能と情報入力機能を有する。
【０１２１】
図１２Ｂはモニタ１１２０の外観図である。モニタ１１２０は、筐体１１２１、表示部１１２２、支持台１１２３等を有する。筐体１１２１に本発明の入力装置が内蔵され、表示部１１２２の画素には光センサが設けられており、表示部１１２２は表示機能と情報入力機能を有する。
【０１２２】
図１２Ｃは携帯型テレビジョン装置１１３０の外観図である。携帯型テレビジョン装置１１３０は、筐体１１３１、表示部１１３２、アンテナ１１３３等を有する。筐体１１３１に本発明の入力装置が内蔵され、表示部１１３２の画素には光センサが設けられており、表示部１１３２は表示機能と情報入力機能を有する。
【０１２３】
本実施形態は他の実施形態と適宜組み合わせて実施することが可能である。
【０１２４】
（実施形態５）
図１の構成例では、表示部１１の全ての画素２１に光センサ２２を設けたが、一部の画素に光センサ２２を設けてもよい。本実施形態では、このような表示部１１の構成例を説明する。
【０１２５】
まず、図３のような、表示素子として液晶素子を有する表示部１１の構成例について説明する。図１３は表示部１１の構成例を示す回路図であり、図６の表示部１１の変形例である。図１３には、６行８列の画素を示し、且つ信号線の順序を示す符号を省略している。
【０１２６】
表示部１１には、列ごとに、赤色（Ｒ）を表示する画素（以下、「Ｒ−画素」という）、緑色（Ｇ）を表示する画素（以下、「Ｇ−画素」という）、青色（Ｂ）を表示する画素（以下、「Ｂ−画素」という）が設けられている。本実施形態では、Ｒ−画素には、画素回路２５およびセンサ回路２６を設け、Ｇ−画素およびＢ−画素には、センサ回路２６を設けず、画素回路２５のみを設ける。画素回路２５およびセンサ回路２６の構成は、図６Ｂと同様である。
【０１２７】
次に、図４および図５のような、表示素子として発光素子を有する表示部１１の構成例について説明する。図１４は表示部１１の構成例を示す回路図であり、図８の表示部１１の変形例である。図１４には、６行８列の画素を示し、且つ信号線の順序を示す符号を省略している。
【０１２８】
表示部１１には、列ごとに、Ｒ−画素、Ｇ−画素、Ｂ−画素が設けられている。本実施形態では、Ｒ−画素には画素回路２７およびセンサ回路２８を設け、Ｇ−画素およびＢ−画素には、センサ回路２８を設けず、画素回路２７のみを設ける。画素回路２７およびセンサ回路２８の構成は、図８Ｂと同様である。
【０１２９】
センサ回路２６および２８のフォトダイオード２１４の光電変換層に単結晶シリコン層を用いた場合、波長６００ｎｍ以上の波長域では、フォトダイオード２１４の受光感度が低い。つまり、Ｇ−画素、およびＢ−画素で発した緑色または青色の光はフォトダイオード２１４で受光されても、信号強度の変化が少ない。そこで、本実施形態では、フォトダイオード２１４の受光感度が高い、赤色の光を発するＲ−画素のみにセンサ回路２６又はセンサ回路２８を設ける。
【０１３０】
このような構成により、Ｇ−画素、およびＢ−画素が配置されている列では、センサ用出力線ＯＬおよびセンサ用電源線ＶＢが設けられないので、画素の集積度を向上させることができる。よって、高精細な表示部１１を形成することができる。
【０１３１】
（実施形態６）
本実施形態では、表示部、画素用駆動回路およびセンサ用駆動回路を作製するための半導体基板の作製方法について説明する。本実施形態では、半導体基板の作製方法の一例として、図２Ａに示す半導体基板３１と同様な積層構造をもつ半導体基板の作製方法について説明する。
【０１３２】
図１５は、半導体基板の作製方法を説明するための断面図である。
【０１３３】
まず、単結晶半導体基板４０１を準備する（図１５（Ａ−１）参照）。単結晶半導体基板４０１は、市販の単結晶半導体基板を用いることができ、例えば、単結晶のシリコン基板やゲルマニウム基板等である。市販の単結晶シリコン基板としては、直径５インチ（１２５ｍｍ）、直径６インチ（１５０ｍｍ）、直径８インチ（２００ｍｍ）、直径１２インチ（３００ｍｍ）サイズ、直径１８インチ（４５０ｍｍ）の円形のウエハが知られている。なお、単結晶半導体基板４０１の形状は円形に限られず矩形状等に加工した単結晶半導体基板を用いることも可能である。
【０１３４】
次に、単結晶半導体基板４０１の表面に絶縁膜４０２を形成する（図１５（Ａ−１）参照）。
【０１３５】
絶縁膜４０２は、化学気相成長法（以下、「ＣＶＤ法」という。）やスパッタリング法等により酸化シリコン膜（ＳｉＯｘ）、酸化窒化シリコン膜（ＳｉＯｘＮｙ）（ｘ＞ｙ）で設けることができる。また、単結晶半導体基板４０１を酸化することにより形成された酸化物膜でもよい。単結晶半導体基板４０１の酸化処理はドライ熱酸化で行うこともできるが、酸化雰囲気中にハロゲンまたはハロゲン化合物の気体を添加することが好ましい。このような気体には、ＨＣｌが代表例であり、他にはＨＦ、ＮＦ３、ＨＢｒ、Ｃｌ２、ＣｌＦ３、ＢＣｌ３、Ｆ２、Ｂｒ２等がある。また、単結晶半導体基板４０１の酸化処理は、オゾン水、過酸化水素水又は硫酸過水等による表面処理で行うこともできる。
【０１３６】
また、絶縁膜４０２は平滑面を有する絶縁膜を用いることが好ましい。例えば、絶縁膜４０２の表面の平均面粗さ（Ｒａ）が０．５ｎｍ以下、自乗平均粗さ（Ｒｍｓ）が０．６ｎｍ以下、好ましくは、平均面粗さが０．３ｎｍ以下、自乗平均粗さが０．４ｎｍ以下となるように形成する。
【０１３７】
また、ＣＶＤ法で絶縁膜４０２を形成する場合には、例えば、原料に有機シランを用いて酸化シリコン膜を形成することができる。有機シランを用いて形成された酸化シリコン膜を用いることによって、絶縁膜４０２の表面を平坦にすることができるためである。
【０１３８】
有機シランとしては、テトラエトキシシラン（略称；ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、トリメチルシラン（（ＣＨ３）３ＳＩＨ）、テトラメチルシクロテトラシロキサン（略称；ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（略称；ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物を用いることができる。
【０１３９】
次に、絶縁膜４０２を介して、電界で加速されたイオンでなるイオンビーム４０３を単結晶半導体基板４０１に照射して、単結晶半導体基板４０１の表面から所定の深さの領域にイオンを導入することにより、損傷領域４０４を形成する（図１５（Ａ−２）参照）。
【０１４０】
イオンビーム４０３は、ソースガスを励起して、ソースガスのプラズマを生成し、電界の作用により、プラズマから、これに含まれるイオンを引き出すことで生成される。イオンを単結晶半導体基板４０１に導入するには、質量分離を伴わないイオンドーピング法を用いることができる。また、質量分離を伴うイオン注入法を用いてもよい。ソースガスには水素ガス、ハロゲンガス、ヘリウムガス等を用いることができる。
【０１４１】
損傷領域４０４が形成される領域の深さは、イオンビーム４０３の加速エネルギーとイオンビーム４０３の入射角によって調節することができる。加速エネルギーは加速電圧、ドーズ量等により調節できる。イオンの平均侵入深さとほぼ同じ深さの領域に損傷領域４０４が形成される。イオンを導入する深さで、単結晶半導体基板４０１から分離される半導体層の厚さが決定される。損傷領域４０４が形成される深さは１０ｎｍ以上５００ｎｍ以下であり、好ましい深さの範囲は５０ｎｍ以上２００ｎｍ以下である。
【０１４２】
例えば、ソースガスに水素（Ｈ２）を用い、イオンドーピング装置でイオンを導入する場合、水素ガスを励起してＨ＋、Ｈ２＋、Ｈ３＋を含むプラズマを生成することができる。ソースガスから生成されるイオン種の割合は、プラズマの励起方法、プラズマを発生させる雰囲気の圧力、ソースガスの供給量等を調節することで、変化させることができる。
【０１４３】
Ｈ３＋は他の水素イオン種（Ｈ＋、Ｈ２＋）よりも、水素原子の数が多く、その結果質量が大きいため、同じエネルギーで加速される場合、Ｈ＋、Ｈ２＋よりも単結晶半導体基板４０１のより浅い領域に導入される。イオンビーム４０３に含まれるＨ３＋の割合を高くすることにより、水素イオンの平均侵入深さのばらつきが小さくなるので、単結晶半導体基板４０１に水素の深さ方向の濃度プロファイルはより急峻になり、そのプロファイルのピーク位置を浅くすることができる。従って、イオンドーピング法を用いる場合、イオンビーム４０３に含まれるＨ＋、Ｈ２＋、Ｈ３＋の総量に対してＨ３＋が５０％以上、好ましくは８０％以上含まれるようにする。
【０１４４】
水素ガスを用いて、イオンドーピング法でイオンの導入を行う場合、加速電圧１０ｋＶ以上２００ｋＶ以下、ドーズ量１×１０１６ｉｏｎｓ／ｃｍ２以上６×１０１６ｉｏｎｓ／ｃｍ２以下とすることができる。この条件で水素イオンを導入することで、イオンビーム４０３に含まれるイオン種やイオンの割合にもよるが、損傷領域４０４を単結晶半導体基板４０１の深さ５０ｎｍ以上５００ｎｍ以下の領域に形成することができる。
【０１４５】
次に、絶縁膜４０２上に絶縁膜４０５を形成する（図１５（Ａ−３）参照）。絶縁膜４０５は、支持基板と貼り合わされる層（接合層）として機能する。
【０１４６】
絶縁膜４０５として、窒化シリコン膜（ＳｉＮｘ）、又は窒化酸化シリコン膜（ＳｉＮｘＯｙ）（ｘ＞ｙ））、酸化窒化シリコン膜（ＳｉＯｘＮｙ）（ｘ＞ｙ））を形成することができる。絶縁膜４０５として、窒化シリコン膜又は窒化酸化シリコン膜を形成することで、支持基板に含まれる可動イオンや水分等の不純物が単結晶半導体層に拡散することを防ぐためのバリア層として絶縁膜４０５を機能させることができるため、好ましい。
【０１４７】
また、絶縁膜４０５と支持基板との接合には水素結合が大きく寄与するため、絶縁膜４０５は、水素が含まれるように形成する。絶縁膜４０５として、水素を含有する窒化シリコン膜又は窒化酸化シリコン膜を用いることによって、Ｓｉ−Ｈ、Ｓｉ−ＯＨ、Ｎ−Ｈ、Ｎ−ＯＨを結合種として、ガラス等の支持基板と水素結合による強固な接合を形成することが可能となる。水素を含む絶縁膜４０５の形成方法としては、プラズマＣＶＤ法を用い、成膜時の基板温度を室温以上３５０℃以下、好ましくは室温以上３００℃以下にし、かつ水素を組成とする原料ガスを用いる。成膜時の基板温度を低くすることによって、形成される絶縁膜４０５の表面の粗さを小さくすることができる。これは、成膜時の基板温度が高くなるにつれて膜の堆積表面での水素ラジカル等によるエッチング反応が過多となり、表面荒れを起こすためである。
【０１４８】
より具体的には、上記の成膜温度の条件下で、プラズマＣＶＤ法により、少なくともシランガス、アンモニアガス及び水素ガスを含む原料ガスを用いて、窒化シリコン膜又は窒化酸化シリコン膜の成膜を行うことが好ましい。窒化酸化シリコン膜を形成する場合は、原料ガスに窒素酸化物ガスを添加すればよい。アンモニアガスや水素ガスを用いることによって、膜中に水素を含む絶縁膜４０５を得ることができる。また、成膜時の基板温度を低くすることによって、成膜中の脱水素反応が抑制され、絶縁膜４０５に含まれる水素の量を多くすることができる。その結果、支持基板との接合を強固に行うことが可能となる。
【０１４９】
次に、支持基板４００を準備する（図１５Ｂ参照）。支持基板４００は、透光性の基板を用いる。具体的には、支持基板４００として用いることのできる基板は、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われるガラス基板や、表面に酸化シリコン膜や酸窒化シリコン膜が形成されたプラスチック基板等がある。
【０１５０】
また、支持基板４００として、ガラス基板を用いることにより、例えば、第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）といわれる大面積のマザーガラス基板を用いることができる。
【０１５１】
次に、単結晶半導体基板４０１と支持基板４００とを接合させる（図１５Ｃ参照）。単結晶半導体基板４０１表面に形成された絶縁膜４０５と支持基板４００の表面とを密着させることにより接合が形成される。この接合は、ファンデルワールス力が作用しており、支持基板４００と単結晶半導体基板４０１を圧接することにより、Ｓｉ−Ｈ、Ｓｉ−ＯＨ、Ｎ−Ｈ、Ｎ−ＯＨを結合種として、水素結合による強固な接合を形成することが可能となる。
【０１５２】
単結晶半導体基板４０１と支持基板４００を接合させる前に、接合面をメガソニック洗浄することが好ましい。あるいは、接合面の洗浄は、メガソニック洗浄とオゾン水洗浄の双方行うことがより好ましい。それは、洗浄処理により、接合面の有機物等のゴミが除去され、接合面を親水化することができるからである。
【０１５３】
支持基板４００と絶縁膜４０５を接合させた後に、４００℃以下の加熱処理を行ってもよい。加熱処理を行うことにより、支持基板４００と単結晶半導体基板４０１の接合強度が向上する。
【０１５４】
また、加熱処理を行う前、又は加熱処理と同時に加圧処理を行うことが好ましい。加圧処理は、接合面に垂直な方向に圧力が加わるように行う。加圧処理を行うことによって、支持基板４００の表面や絶縁膜４０５の表面に凹凸がある場合であっても、緻密性が低い絶縁膜４０５により当該凹凸が吸収され、単結晶半導体基板４０１と支持基板４００との接合不良を効果的に低減することが可能となる。なお、加熱処理の温度は、支持基板４００の耐熱温度以下で行えばよく、例えば、２００乃至６００℃で行えばよい。
【０１５５】
次に、加熱処理を行って、損傷領域４０４を劈開面として単結晶半導体基板４０１の一部を支持基板４００から分離する（図１５Ｄ参照）。加熱処理温度は４００℃以上支持基板４００の歪み点以下とする。加熱処理にＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置のような急速加熱を行うことができる装置を用いる場合には、支持基板４００の歪点より高い温度で加熱処理を行うことが可能になる。
【０１５６】
加熱処理により、損傷領域４０４の微小な空洞の体積変化が起こり、損傷領域４０４に亀裂を生じさせることができる。すなわち、損傷領域４０４に沿って単結晶半導体基板４０１を劈開することが可能となる。その結果、支持基板４００上には、単結晶半導体基板４０１と同じ結晶性の単結晶半導体層４０６が形成される。
【０１５７】
以上の工程により、支持基板４００上に絶縁膜４０２及び絶縁膜４０５を介して単結晶半導体層４０６が設けられた半導体基板４１０が作製される。絶縁膜４０２および絶縁膜４０５がバッファ層４０７である。
【０１５８】
単結晶半導体基板４０１を劈開させた後、単結晶半導体層４０６にレーザ光を照射するレーザ照射処理を行うことが好ましい。レーザ光を照射し、単結晶半導体層４０６を溶融させることで、単結晶半導体層４０６の結晶性を回復させ、かつその上面の平坦性を向上することができるからである。
【０１５９】
半導体基板の作製方法は、上記の工程に限定されるものではない。例えば、イオンの導入を、絶縁膜４０５の形成前でなく、絶縁膜４０５を形成した後に絶縁膜４０２及び絶縁膜４０５を介して行うことによって、単結晶半導体基板４０１の表面から所定の深さの領域に損傷領域４０４を形成してもよい。
【０１６０】
別の作製方法としては、支持基板４００側に絶縁膜を形成し、この絶縁膜と絶縁膜４０５を接合させることで、図２Ｃの半導体基板３３と同じ積層構造を有する半導体基板を作製することができる。
【０１６１】
また、別の作製方法としては、損傷領域４０４を形成した後、絶縁膜４０２を除去し、単結晶半導体基板４０１の表面を露出させる。そして、支持基板４００側に絶縁膜を形成し、この絶縁膜と単結晶半導体基板４０１を接合させることで、図２Ｂの半導体基板３２と同じ積層構造を有する半導体基板を作製することができる。
【０１６２】
（実施形態７）
本実施形態では、単結晶半導体層を有する半導体基板から、液晶素子を有する表示部を備えた入力装置の作製方法について説明する。
【０１６３】
本実施形態では、図６Ａ、図６Ｂの画素回路２５およびセンサ回路２６を有する表示部、ならびに画素用駆動回路２３およびセンサ用駆動回路２４が同一の半導体基板に作製されたパネルの作製方法を説明する。
【０１６４】
図１６は、画素の構成を説明するレイアウト図であり、図１６には画素において、半導体基板に形成される画素回路およびセンサ回路のレイアウトが示されている。図１７は、入力装置の構造を説明する断面図である。
【０１６５】
本実施形態の入力装置は、半導体基板の単結晶半導体層を用いて表示部１１、画素用駆動回路２３およびセンサ用駆動回路２４のトランジスタが形成されている。なお、図１７は入力装置の主要部を図示しており、画素回路２５として、スイッチングトランジスタ２０１、液晶素子２０２および保持容量２０３が図示され、センサ回路２６として、リセット用トランジスタ２１１およびフォトダイオード２１４を図示している。本実施形態では、スイッチングトランジスタ２０１、リセット用トランジスタ２１１はｎチャネル型トランジスタ（以下、「ｎ型トランジスタ」と呼ぶ。）とする。
【０１６６】
さらに、画素用駆動回路２３およびセンサ用駆動回路２４（ここでは、これらの回路を総称して「駆動回路３０」と呼ぶこととする。）として、ｎチャネル型トランジスタ２３１、およびｐチャネル型トランジスタ（以下、「ｐ型トランジスタ」と呼ぶ。）２３２でなるインバータ回路を図示している。
【０１６７】
また、図１７において、画素回路２５の断面図は図１６の切断線ａ１−ａ２による断面図であり、センサ回路２６の断面図は図１６の切断線ｂ１−ｂ２による断面図である。
【０１６８】
以下、図１８〜図２０を用いて、入力装置の作製方法を説明する。図１８〜図２０は、入力装置の作製方法を説明するための断面図であり、図示の仕方は図１７と同様である。
【０１６９】
まず、図１８Ａに示すように、半導体基板を準備する。本実施形態では、図１５の半導体基板４１０を用いる。つまり、透光性の基板５００は支持基板４００に対応し、絶縁膜５０１は、バリア層として機能する絶縁膜４０５に対応し、絶縁膜５０２は絶縁膜４０２に対応する。単結晶半導体層５０３は、単結晶半導体層４０６に対応する。
【０１７０】
なお、単結晶半導体層５０３には、ｎ型トランジスタおよびｐ型トランジスタの形成領域に合わせて、硼素、アルミニウム、ガリウム等のｐ型不純物元素（アクセプタとなる不純物元素）、若しくはリン、砒素等のｎ型不純物元素（ドナーとなる不純物元素）を添加することが好ましい。
【０１７１】
次に、図１８Ｂに示すように、単結晶半導体層５０３をエッチングして、半導体素子の配置に合わせて島状に分離した単結晶半導体層５０５〜５０９を形成する。
【０１７２】
次に、図１８Ｃに示すように、単結晶半導体層５０５〜５０９を覆って、絶縁膜５１０を形成する。絶縁膜５１０はトランジスタのゲート絶縁膜、容量の誘電体を構成する。次いで、絶縁膜５１０上に、電極、および配線を構成する導電膜を形成する。本実施形態では、導電膜５１１および導電膜５１２でなる２層構造の導電膜を形成する。
【０１７３】
絶縁膜５１０は、ＣＶＤ法、スパッタリング法、又はＡＬＥ法等により、酸化シリコン層、酸化窒化シリコン層、窒化シリコン層、又は窒化酸化シリコン層等の絶縁層を用いて、単層構造又は積層構造で形成する。
【０１７４】
なお、絶縁膜５１０は単結晶半導体層５０５〜５０９との界面を形成するので、絶縁膜５１０において、これら単結晶半導体層５０５〜５０９に接する層は、酸化シリコン層、または酸化窒化シリコン層で形成することが好ましい。これは、窒化シリコン層又は窒化酸化シリコン層のように酸素よりも窒素の含有量が多い膜を形成すると、トラップ準位が形成され界面特性が問題となる恐れがあるからである。
【０１７５】
電極、配線を形成する導電膜５１１、５１２は、金属膜、合金膜または金属化合物膜で形成することができる。例えば、タンタル、窒化タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、クロム、又はニオブ等でなる金属膜、これらの金属元素の合金でなる膜、またはこれらの金属化合物膜等がある。これらの膜はＣＶＤ法やスパッタリング法により形成することができる。
【０１７６】
導電膜５１１と導電膜５１２の組み合わせには、例えば、窒化タンタル膜とタングステン膜、窒化タングステン膜とタングステン膜、窒化モリブデン膜とモリブデン膜等がある。なお、窒化タンタル膜とタングステン膜との積層膜は、両者のエッチングの選択比が高く、好ましい。ここでは、導電膜５１１として、厚さ２０ｎｍ〜１００ｎｍの窒化タンタル膜を形成し、導電膜５１２として、厚さ１００ｎｍ〜４００ｎｍのタングステン膜を形成する。なお、電極、配線等を構成する導電膜は、１層でも３層以上の積層膜でもよい。３層構造の場合は、モリブデン層とアルミニウム層とモリブデン層の積層構造を採用するとよい。
【０１７７】
次に、導電膜５１２上にレジストマスクを選択的に形成する。そして、２度のエッチング処理により、２層構造の導電膜５１５〜５１８が形成される（図１８Ｄ参照）。導電膜５１５は容量線ＣＬであり、導電膜５１６は走査線ＳＬであり、導電膜５１７はリセット用走査線ＲＬである。また、導電膜５１８は、ＣＭＯＳインバータ回路の出力配線である。
【０１７８】
まず、導電膜５１１および導電膜５１２をエッチングして、単結晶半導体層５０５、および５０７〜５０９上に、テーパー状であり、かつ導電膜５１１と導電膜５１２の積層膜を形成する。このエッチングにより、導電膜５１５〜５１８の下層の導電膜５１５ａ〜５１８ａが形成される。次に、レジストマスクを導電膜５１２の上に残したまま、導電膜５１２のみをエッチングして、導電膜５１１よりもその幅を細くし、導電膜５１５ｂ〜５１８ｂを形成する。導電膜５１５〜５１８を形成した後、レジストマスクを除去する。
【０１７９】
導電膜５１５〜５１８を形成するエッチング処理は適宜選択することができる。エッチング速度を向上するには、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）方式やＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合プラズマ）方式等の高密度プラズマ源を用いたドライエッチング装置を用いるとよい。
【０１８０】
次に、単結晶半導体層５０５、５０７および５０８にｎ型高抵抗不純物領域５２１を形成するため、イオンドーピング法、またはイオン注入法により、リン、砒素等のドナー不純物を添加する。本実施形態では、単結晶半導体層５０６、および５０９にドナー不純物が添加されないようにするため、レジストマスク５２０を形成する。
【０１８１】
このドナー不純物の添加は、導電膜５１５〜５１８において、上層の導電膜５１５ｂ〜５１８ｂをマスクにして行われる。つまり、ドナー不純物が下層の導電膜５１５ａ〜５１８ａを通過するように、ドナー不純物元素を添加する。そのため、図１９Ａに示すように、各単結晶半導体層５０５、５０７および５０８には、自己整合的にｎ型高抵抗不純物領域５２１が形成される。
【０１８２】
例えば、リンを添加する場合には、ｎ型トランジスタ（２０１、２１１、２３１）の高抵抗領域を形成するために、このｎ型高抵抗不純物領域５２１に、１×１０１７ａｔｏｍｓ／ｃｍ３乃至５×１０１８ａｔｏｍｓ／ｃｍ３程度の濃度でリンが含まれるようにする。ドナー不純物元素の添加工程が終了後、レジストマスク５２０を除去する。
【０１８３】
次に、ｎ型トランジスタ（２０１、２１１、２３１）のソース領域、およびドレイン領域、およびフォトダイオードのｎ型不純物領域を形成する。このため、単結晶半導体層５０６〜５０８の一部、および単結晶半導体層５０９を覆うレジストマスク５２２を形成する。そして、レジストマスク５２２をマスクとして、イオンドーピング法又はイオン注入法により、単結晶半導体層５０６〜５０８にドナー不純物元素を添加して、ｎ型低抵抗不純物領域５２３を形成する（図１９Ｂ参照）。
【０１８４】
ここでは、リンを単結晶半導体層５０６〜５０８に添加し、添加される濃度を５×１０１９ａｔｏｍｓ／ｃｍ３乃至５×１０２０ａｔｏｍｓ／ｃｍ３程度になるようにすることとする。ｎ型低抵抗不純物領域５２３はｎ型トランジスタのソース領域又はドレイン領域として機能する。
【０１８５】
また、単結晶半導体層５０５、５０７、および５０８において、ドナー不純物元素が添加されなかった領域が、それぞれ、チャネル形成領域５２４〜５２８となる。なお、保持容量２０３において、絶縁膜５１０が誘電体であり、導電膜５１５およびチャネル形成領域５２６が一対の電極を構成する。また、単結晶半導体層５０５に形成されたｎ型低抵抗不純物領域５２３の１つにより、スイッチングトランジスタ２０１と保持容量２０３が電気的に接続される。
【０１８６】
次に、レジストマスク５２２を除去した後、フォトダイオード２１４のｐ型不純物領域、ならびにｐ型トランジスタのソース領域およびドレイン領域を形成する。このため、単結晶半導体層５０６および５０９の一部、ならびに単結晶半導体層５０５、５０７、および５０８を覆うレジストマスク５３０を形成する。そして、レジストマスク５３０をマスクとして、イオンドーピング法又はイオン注入法により、単結晶半導体層５０６および５０９にアクセプタ不純物元素を添加して、ｐ型低抵抗不純物領域５３１を形成する（図１９Ｃ参照）。
【０１８７】
アクセプタ不純物元素として、硼素、アルミニウム、ガリウム等が用いられる。ここでは、硼素を添加し、ｐ型低抵抗不純物領域５３１の硼素濃度が１×１０２０ａｔｏｍｓ／ｃｍ３乃至５×１０２１ａｔｏｍｓ／ｃｍ３程度になるようにする。
【０１８８】
単結晶半導体層５０６において、各不純物領域５２１、５２３、および５３１の形成工程で、ドナー不純物元素およびアクセプタ不純物元素が添加されていない領域５３３（以下、ノンドープ領域５３３と呼ぶ。）は、ＰＩＮ接合のｉ型領域として機能する。つまり、単結晶半導体層５０６には、ｐ型低抵抗不純物領域５３１、ノンドープ領域５３３、ｎ型低抵抗不純物領域５２３によって、ＰＩＮ接合が形成され、光電変換層として機能する。
【０１８９】
また、単結晶半導体層５０９において、ドナー不純物元素およびアクセプタ不純物元素が添加されていない領域はチャネル形成領域５３２となる。
【０１９０】
レジストマスク５３０を除去した後、５００℃以上基板５００の歪み点以下の熱処理を行って、単結晶半導体層５０５〜５０９に添加したドナー不純物元素およびアクセプタ不純物元素を活性化する。
【０１９１】
次に、基板５００全面に絶縁膜５３５を形成する（図２０Ａ参照）。絶縁膜５３５は、無機材料または有機材料でなる単層構造の膜でも、積層構造の膜でもよい。例えば、絶縁膜５３５を構成する膜として、ＣＶＤ法やスパッタリング法により、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、又は窒化酸化シリコン膜等を形成することができる。また、ポリイミド膜、ポリアミド膜、ポリビニルフェノール膜、ベンゾシクロブテン膜、アクリル膜若しくはエポキシ膜、シロキサン樹脂等のシロキサン材料でなる膜、オキサゾール樹脂膜を、スピンコート法等の塗布法により形成することができる。
【０１９２】
例えば、絶縁膜５３５を２層構造にする場合、１層目に厚さ１００ｎｍの窒化酸化シリコン膜を形成し、２層目に厚さ９００ｎｍの酸化窒化シリコン膜を形成する。
【０１９３】
次に、絶縁膜５３５にコンタクトホールを形成した後、単層構造または積層構造の導電膜を形成する。この導電膜を構成する膜には、アルミニウム、タングステン、チタン、タンタル、モリブデン、ニッケル、ネオジム等の金属膜、これら金属元素を含む合金膜、これらの金属化合物膜を用いることができる。例えば、チタンを含有したアルミニウム合金膜、ネオジムを含有したアルミニウム合金膜等である。導電膜を３層構造とする場合、例えばアルミニウム膜若しくは上述したようなアルミニウム合金膜を、チタン膜で挟んだ膜を形成することができる。
【０１９４】
形成された導電膜をエッチング処理して、導電膜５３６〜５４４を形成する（図２０Ａ参照）。導電膜５３６はデータ線ＤＬであり、導電膜５３７はセンサ用出力線ＯＬであり、導電膜５３８は、スイッチングトランジスタ２０１および保持容量２０３を液晶素子２０２に電気的に接続するための電極である。
【０１９５】
また、導電膜５３９はフォトダイオード２１４を容量線ＣＬに電気的に接続するための電極である。導電膜５４０はフォトダイオード２１４とリセット用トランジスタ２１１を電気的に接続するための電極であり、かつフォトダイオード２１４の遮光膜として機能する。導電膜５４１はセンサ用電源線ＶＢである。
【０１９６】
導電膜５４２はｎ型トランジスタ２３１のソース電極であり、導電膜５４３はｐ型トランジスタ２３２のソース電極であり、導電膜５４４はＣＭＯＳインバータの出力配線である。
【０１９７】
次に、基板５００全面にパッシベーション膜５４５、および絶縁膜５４６を形成する。ここでは、パッシベーション膜５４５として厚さ５０ｎｍ〜１００ｎｍの窒化シリコン膜をプラズマＣＶＤ法で形成する。絶縁膜５４６は、絶縁膜５３５と同様に形成することができる（図２０Ｂ参照）。
【０１９８】
次に、パッシベーション膜５４５および絶縁膜５４６に導電膜５３８に達するコンタクトホールを形成した後、絶縁膜５４６上に、透光性の導電膜を形成する。この導電膜をエッチングして、画素電極５４７を形成する（図２０Ｂ参照）。
【０１９９】
以上の工程により、半導体基板を用いて、画素回路２５、センサ回路２６および駆動回路３０が作製される。また、図示していないが、基板５００には外部接続端子も形成される。
【０２００】
画素電極５４７はバックライト装置５６からの光が通過する透光性の電極である。そのため、画素電極５４７を構成する導電膜には、酸化インジウムに酸化スズを混ぜたインジウムスズ酸化物膜、インジウムスズ酸化物に酸化シリコンを混ぜたインジウムスズシリコン酸化物膜、酸化インジウムに酸化亜鉛を混ぜたインジウム亜鉛酸化物膜、酸化亜鉛膜、または酸化スズ膜等を用いることができる。
【０２０１】
そして、画素内に、柱状のスペーサ５４８を形成する。次に、基板５００全面に配向膜５４９を形成する。スペーサ５４８は感光性樹脂膜を用いて形成することができる。配向膜５４９は必要に応じて形成する。また、配向膜５４９は必要に応じてラビング処理が行われる。
【０２０２】
次に、図２０Ｃを用いて、対向基板の作製方法を説明する。ガラスでなる基板５７１上に、カラーフィルタ５７２、およびＢＭ（ブラックマトリクス）５７３が形成される。画素回路２５においては、ＢＭ５７３によりスイッチングトランジスタ２０１および保持容量２０３が遮光される。また、駆動回路３０もＢＭ５７３で遮光される。
【０２０３】
カラーフィルタ５７２およびＢＭ５７３上に透光性導電膜でなる対向電極５７４を形成する。対向電極５７４を構成する導電膜は画素電極５４７と同様に形成することができる。次に、基板５７１全面に配向膜５７５を形成する。配向膜５７５は必要に応じて形成する。また、配向膜５７５は必要に応じてラビング処理が行われる。
【０２０４】
次に、図２０Ｂの基板５００と、図２０Ｃの基板５７１の間に液晶層５８１を形成することで、液晶パネルが完成する（図１７参照）。液晶素子２０２は、画素電極５４７、対向電極５７４および液晶層５８１で形成される。
【０２０５】
液晶層５８１を形成するには、大別して２つの方法がある。１つは、注入口を残して、基板５００または基板５７１に未硬化のシール材を形成し、基板５００と基板５７１を貼り合わせ、シール材を硬化させる。次に、注入口から液晶材料を注入し、しかる後、注入口を封止する方法である。もう１つは、基板５００または基板５７１に、注入口を作らずに未硬化シール材を形成する。そして、シール材を形成した基板の表面に液晶材料を滴下してから、他方の基板を貼り合わせて、シール材を硬化させる方法である。
【０２０６】
以上の工程により、本形態に係る液晶パネルを有する入力装置が作製される。なお、バックライト装置が基板５７１側に設けられており、バックライト装置からの照明光は、基板５７１に入射し、基板５００から外部に取り出される。基板５００側が表示部１１の画面になり、基板５００側を指等で触れることにより、表示部１１で情報を入力することができる。
【０２０７】
なお、基板５００上には、駆動回路３０以外の回路を形成することができる。単結晶半導体層５０３から素子を形成することができるため、例えば演算回路を構成するＣＰＵ、ディスプレイ制御回路を構成する画像処理回路等を基板５００上に形成することができる。
【０２０８】
（実施形態８）
本実施形態では、単結晶半導体層を有する半導体基板から、発光素子を有する表示部を備えた入力装置の作製方法について説明する。
【０２０９】
本実施形態では、図８Ａ、図８Ｂの画素回路２７およびセンサ回路２８を有する表示部、ならびに画素用駆動回路２３およびセンサ用駆動回路２４が同一の半導体基板に作製されたパネルの作製方法を説明する。
【０２１０】
図２１は、入力装置の構造を説明する断面図である。
【０２１１】
本実施形態の入力装置は、半導体基板上に表示部１１、画素用駆動回路２３およびセンサ用駆動回路２４のトランジスタが形成されている。なお、図２１は入力装置の主要部を図示しており、画素回路２７として、表示制御用トランジスタ２２２および発光素子２２３が図示され、センサ回路２８として、リセット用トランジスタ２１１およびフォトダイオード２１４が図示されている。本実施形態では、表示制御用トランジスタ２２２はｎ型トランジスタとし、リセット用トランジスタ２１１はｎ型トランジスタとしている。
【０２１２】
さらに、駆動回路３０として、ｎチャネル型トランジスタ２３１、およびｐチャネル型トランジスタ２３２でなるインバータ回路を図示している。
【０２１３】
以下、図２２を用いて、入力装置の作製方法を説明する。図２２は、入力装置の作製方法を説明するための断面図であり、図示の仕方は図２１と同様である。
【０２１４】
まず、図１８Ａ〜図２０Ｂで示した工程に従って、表示部のトランジスタ、容量素子およびフォトダイオード、ならびに駆動回路３０のトランジスタ、容量素子等を作製する。その状態を図２２Ａに示す。なお、表示制御用トランジスタ２２２において、絶縁膜５３５上に形成された導電膜６０１は発光素子用電源線ＶＬであり、導電膜６０２は発光素子２２３を構成する画素電極であり、反射電極として機能する。
【０２１５】
次に、パッシベーション膜５４５に導電膜６０２の表面を露出する開口部を形成する。パッシベーション膜５４５上に、導電膜６０２の端部を覆う絶縁膜６０３を形成する（図２２Ｂ参照）。
【０２１６】
絶縁膜６０３は感光性樹脂で形成することが好ましい。感光性樹脂としては、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル、エポキシ等の有機材料等がある。絶縁膜６０３は、発光素子２２３のＥＬ層を素子ごとに分割するための隔壁膜として機能する。
【０２１７】
次に、導電膜６０２上に、ＥＬ層６０４および対向電極６０５を形成する。ＥＬ層６０４としては、少なくとも発光層を形成し、該発光層の他に正孔注入層、正孔輸送層、電子輸送層又は電子注入層を適宜形成してもよい。有機化合物を含む膜は、インクジェット法等の塗布法や蒸着法により形成することができる。
【０２１８】
対向電極６０５は透光性の電極である。対向電極６０５を構成する導電膜には、酸化インジウムに酸化スズを混ぜたインジウムスズ酸化物膜、インジウムスズ酸化物に酸化シリコンを混ぜたインジウムスズシリコン酸化物膜、酸化インジウムに酸化亜鉛を混ぜたインジウム亜鉛酸化物膜、酸化亜鉛膜、または酸化スズ膜等を用いることができる。
【０２１９】
以上で、導電膜６０２と対向電極６０５との間に、少なくとも発光層を有するＥＬ層６０４が挟持された発光素子２２３が形成される（図２２Ｂ参照）。
【０２２０】
次に、基板５００の上面に基板６０７を固定する（図２１参照）。本実施形態では、基板５００と基板６０７の間には、固体である樹脂６０８を設けている。樹脂６０８の代わりに、シール材により不活性ガスを基板５００と基板６０７の中に封入してもよい。なお、対向電極６０５を覆うように窒化シリコン膜等でなる保護膜を形成してもよい。
【０２２１】
以上の工程により、本形態に係るＥＬパネルを有する入力装置が作製される。なお、本実施形態では、発光素子２２３の光は、導電膜６０２で反射され、基板６０７から外部に取り出される。基板６０７側が表示部１１の画面になり、基板６０７側を指等で触れることにより、表示部１１で情報を入力することができる。
【図面の簡単な説明】
【０２２２】
【図１】入力装置の構成例を示すブロック図。
【図２】Ａ−Ｃ：半導体基板の構成例を示す斜視図。
【図３】表示部に液晶素子が形成された入力装置の構成を説明するための断面図。
【図４】表示部に発光素子が形成された入力装置の構成を説明するための断面図。
【図５】表示部に発光素子が形成された入力装置の構成を説明するための断面図。
【図６】Ａ：液晶素子が形成された表示部の構成例を示す回路図。Ｂ：画素回路の回路図。
【図７】センサ回路の動作方法を説明するタイミングチャート。
【図８】Ａ：発光素子が形成された表示部の構成例を示す回路図。Ｂ：画素回路の回路図。
【図９】ＰＤＡの外観図。
【図１０】表示モードの画面を説明するためのＰＤＡの正面図。
【図１１】Ａ−Ｄ：入力モードおよび表示＋入力モードの画面を説明するためのＰＤＡの正面図。
【図１２】Ａ−Ｃ：入力装置を有する電子機器の外観図。
【図１３】液晶素子が形成された表示部の構成例を示す回路図。
【図１４】発光素子が形成された表示部の構成例を示す回路図。
【図１５】Ａ−１〜Ａ−３、Ｂ−Ｄ：半導体基板の作製方法を説明する断面図。
【図１６】画素の構成を説明するレイアウト図。
【図１７】入力装置の構造を説明する断面図。
【図１８】Ａ−Ｄ：入力装置の作製方法を説明する断面図。
【図１９】Ａ−Ｃ：入力装置の作製方法を説明する断面図。
【図２０】Ａ−Ｃ：入力装置の作製方法を説明する断面図。
【図２１】入力装置の構造を説明する断面図。
【図２２】Ａ、Ｂ：入力装置の作製方法を説明する断面図。
【符号の説明】
【０２２３】
ＳＬ 走査線
ＤＬ データ線
ＣＬ 容量線
ＲＬ リセット用走査線
ＯＬ センサ用出力線
ＶＢ センサ用電源線
ＶＬ 発光素子用電源線
１０入力装置
１１ 表示部
１２ 走査線駆動回路
１３ データ線駆動回路
１４ センサ用走査線駆動回路
１５ センサ用データ線駆動回路
１６ ディスプレイ制御回路
１７ センサ制御回路
１８ 演算回路
１９ メモリ回路
２１ 画素
２２ 光センサ
２３ 画素用駆動回路
２４ センサ用駆動回路
２５ 画素回路
２６ センサ回路
２７ 画素回路
２８ センサ回路
２９ 表示切替回路
３０ 駆動回路
３１ 半導体基板
３２ 半導体基板
３３ 半導体基板
４０ 支持基板
４１ 単結晶半導体層
４２ バッファ層
４３ バッファ層
５０ 制御回路部
５１ トランジスタ
５３ フォトダイオード
５４ 液晶素子
５５ トランジスタ
５６ バックライト装置
５７ 照明光
５８ 外部接続端子
５９ 指
６１ トランジスタ
６２ フォトダイオード
６３ トランジスタ
６４ 発光素子
６５ 光
６６ 外部接続端子
１０１ 第１基板
１０２ 第２基板
１０３ シール材
１０４ 液晶層
１０５ 絶縁膜
１０６ 半導体層
１０７ 光電変換層
１０８ 絶縁膜
１０９ 導電膜
１１０ 導電膜
１１１ 絶縁膜
１１２ 絶縁膜
１１３ 画素電極
１１４ 絶縁膜
１１５ 配向膜
１１６ 導電膜
１１７ 異方性導電膜
１１８ ＦＰＣ
１２１ カラーフィルタ
１２２ ブラックマトリクス
１２３ 対向電極
１２４ 配向膜
１４１ 第１基板
１４２ 第２基板
１４３ 樹脂層
１４５ 絶縁膜
１４６ 半導体層
１４７ 光電変換層
１４８ 絶縁膜
１４９ 導電膜
１５０ 導電膜
１５１ 画素電極
１５３ 絶縁膜
１５４ 絶縁膜
１５５ ＥＬ層
１５６ 対向電極
１５８ 導電膜
１５９ 異方性導電膜
１６０ ＦＰＣ
１７０ 絶縁膜
１７１ 画素電極
１７２ 絶縁膜
１７４ 対向電極
１７５ 導電膜
２００ 定電流電源
２０１ スイッチングトランジスタ
２０２ 液晶素子
２０３ 保持容量
２１１ リセット用トランジスタ
２１２ バッファ用トランジスタ
２１３ 選択用トランジスタ
２１４ フォトダイオード
２２１ 選択用トランジスタ
２２２ 表示制御用トランジスタ
２２３ 発光素子
２２４ 保持容量
２３１ ｎチャネル型トランジスタ
２３２ ｐチャネル型トランジスタ
４００ 支持基板
４０１ 単結晶半導体基板
４０２ 絶縁膜
４０３ イオンビーム
４０４ 損傷領域
４０５ 絶縁膜
４０６ 単結晶半導体層
４０７ バッファ層
４１０ 半導体基板
５００ 基板
５０１ 絶縁膜
５０２ 絶縁膜
５０３ 単結晶半導体層
５０５〜５０９ 単結晶半導体層
５１０ 絶縁膜
５１１ 導電膜
５１２ 導電膜
５１５〜５１８ 導電膜
５２０ レジストマスク
５２１ ｎ型高抵抗不純物領域
５２２ レジストマスク
５２３ ｎ型低抵抗不純物領域
５２４〜５２８ チャネル形成領域
５３０ レジストマスク
５３１ ｐ型低抵抗不純物領域
５３２ チャネル形成領域
５３３ ノンドープ領域
５３５ 絶縁膜
５３６〜５４４ 導電膜
５４５ パッシベーション膜
５４６ 絶縁膜
５４７ 画素電極
５４８ スペーサ
５４９ 配向膜
５７１ 基板
５７２ カラーフィルタ
５７３ ブラックマトリクス
５７４ 対向電極
５７５ 配向膜
５８１ 液晶層
６０１ 導電膜
６０２ 導電膜
６０３ 絶縁膜
６０４ ＥＬ層
６０５ 対向電極
６０７ 基板
６０８ 樹脂
１０００ ＰＤＡ
１００１ 筐体
１００２ 表示部
１００３ 操作ボタン
１００４ 外部接続ポート
１０２０ アイコン
１０２１ 画面
１０３０ キーボード
１０３１ 画面
１０４０ キーボード
１０４１ 画面
１０４２ 画面
１１００ テレビジョン装置
１１０１ 筐体
１１０２ 表示部
１１０３ 支持台
１１２０ モニタ
１１２１ 筐体
１１２２ 表示部
１１２３ 支持台
１１３０ 携帯型テレビジョン装置
１１３１ 筐体
１１３２ 表示部
１１３３ アンテナ
【特許請求の範囲】
【請求項１】
複数の画素を有する表示部と、
前記複数の画素に設けられ、液晶素子およびトランジスタを含む画素回路と、
前記複数の画素の全てまたは一部に設けられ、光センサおよびトランジスタを有するセンサ回路と、
前記画素回路に電気的に接続されている画素用駆動回路と、
前記センサ回路に電気的に接続されているセンサ用駆動回路と、
前記センサ用駆動回路および前記画素用駆動回路に電気的に接続された表示切替回路と、を有し、
前記センサ用駆動回路は、前記光センサの検出信号が入力され、かつ前記検出信号を前記表示切替回路に出力し、
前記表示切替回路は、前記センサ用駆動回路から入力された前記検出信号をもとに、前記表示部の表示を切り替える信号を前記画素用駆動回路に出力し、
前記画素回路、前記センサ回路、前記画素用駆動回路、および前記センサ用駆動回路は、同一基板上に形成され、
前記画素回路、前記センサ回路、前記画素用駆動回路、および前記センサ用駆動回路のトランジスタの半導体層は単結晶半導体層でなり、
前記光センサの光電変換層は、結晶半導体層でなることを特徴とする表示装置。
【請求項２】
複数の画素を有する表示部と、
前記複数の画素に設けられ、液晶素子およびトランジスタを含む画素回路と、
前記複数の画素の全てまたは一部に設けられ、光センサおよびトランジスタを有するセンサ回路と、
前記画素回路に電気的に接続されている画素用駆動回路と、
前記センサ回路に電気的に接続されているセンサ用駆動回路と、
前記センサ用駆動回路および前記画素用駆動回路に電気的に接続された表示切替回路と、
複数の発光ダイオードを含み、前記表示部を照明するためのバックライト装置と、を有し、
前記センサ用駆動回路は、前記光センサの検出信号が入力され、かつ前記検出信号を前記表示切替回路に出力し、
前記表示切替回路は、前記センサ用駆動回路から入力された前記検出信号をもとに、前記表示部の表示を切り替える信号を前記画素用駆動回路に出力し、
前記画素回路、前記センサ回路、前記画素用駆動回路、および前記センサ用駆動回路は、同一基板上に形成され、
前記画素回路、前記センサ回路、前記画素用駆動回路、および前記センサ用駆動回路のトランジスタの半導体層は単結晶半導体層でなり、
前記光センサの光電変換層は、単結晶半導体層でなることを特徴とする表示装置。
【請求項３】
請求項２において、
前記バックライト装置は、波長８００ｎｍ以上１μｍ以下に発光スペクトルのピークを有する発光ダイオードを含むことを特徴とする表示装置。
【請求項４】
複数の画素を有する表示部と、
前記複数の画素に設けられ、発光素子およびトランジスタを含む画素回路と、
前記複数の画素の全てまたは一部に設けられ、光センサおよびトランジスタを有するセンサ回路と、
前記画素回路に電気的に接続されている画素用駆動回路と、
前記センサ回路に電気的に接続されているセンサ用駆動回路と、
前記センサ用駆動回路および前記画素用駆動回路に電気的に接続された表示切替回路と、
を有し、
前記センサ用駆動回路は、前記光センサの検出信号が入力され、かつ前記検出信号を前記表示切替回路に出力し、
前記表示切替回路は、前記センサ用駆動回路から入力された前記検出信号をもとに、前記表示部の表示を切り替える信号を前記画素用駆動回路に出力し、
前記画素回路、前記センサ回路、前記画素用駆動回路、および前記センサ用駆動回路は、同一基板上に形成され、
前記画素回路、前記センサ回路、前記画素用駆動回路、および前記センサ用駆動回路のトランジスタの半導体層は単結晶半導体層でなり、
前記光センサの光電変換層は、単結晶半導体層でなることを特徴とする表示装置。
【請求項５】
複数の画素を有する表示部と、
前記複数の画素に設けられ、液晶素子およびトランジスタを含む画素回路と、
前記複数の画素の全てまたは一部に設けられ、光センサおよびトランジスタを有するセンサ回路と、
前記画素回路に電気的に接続されている画素用駆動回路と、
前記センサ回路に電気的に接続されているセンサ用駆動回路と、を有する表示装置の作製方法であり、
単結晶半導体基板および支持基板を用意し、
加速されたイオンを前記単結晶半導体基板に添加することで、前記単結晶半導体基板の表面から所定の深さの領域に損傷領域を形成し、
前記支持基板または前記単結晶半導体基板の少なくとも一方にバッファ層を形成し、
前記バッファ層を介して前記支持基板と前記単結晶半導体基板を密着させ、前記バッファ層の表面と、前記バッファ層表面と密接している面とを接合させることで、前記支持基板に前記単結晶半導体基板を固定し、
前記単結晶半導体基板の加熱によって前記損傷領域に亀裂を生じさせ、前記単結晶半導体基板を前記支持基板から分離することにより、前記単結晶半導体基板から分離された単結晶半導体層が固定された支持基板を形成し、
前記単結晶半導体層を素子ごとに分割して、複数の単結晶半導体層を形成し、
前記分割された単結晶半導体層から、前記画素回路、前記センサ回路、前記画素用駆動回路、および前記センサ用駆動回路のトランジスタ、ならびに前記光センサを形成することを特徴とする表示装置の作製方法。
【請求項６】
複数の画素を有する表示部と、
前記複数の画素に設けられた、発光素子およびトランジスタを含む画素回路と、
前記複数の画素の全てまたは一部に設けられ、光センサおよびトランジスタを有するセンサ回路と、
前記画素回路に電気的に接続されている画素用駆動回路と、
前記センサ回路に電気的に接続されているセンサ用駆動回路と、を有する入力装置の作製方法であり、
単結晶半導体基板および支持基板を用意し、
加速されたイオンを前記単結晶半導体基板に添加することで、前記単結晶半導体基板の表面から所定の深さの領域に損傷領域を形成し、
前記支持基板または前記単結晶半導体基板の少なくとも一方にバッファ層を形成し、
前記バッファ層を介して前記支持基板と前記単結晶半導体基板を密着させ、前記バッファ層の表面と、前記バッファ層表面と密接している面とを接合させることで、前記支持基板に前記単結晶半導体基板を固定し、
前記単結晶半導体基板の加熱によって前記損傷領域に亀裂を生じさせ、前記単結晶半導体基板を前記支持基板から分離することにより、前記単結晶半導体基板から分離された単結晶半導体層が固定された支持基板を形成し、
前記単結晶半導体層を素子ごとに分割して、複数の単結晶半導体層を形成し、
前記分割された単結晶半導体層から、前記画素回路、前記センサ回路、前記画素用駆動回路、および前記センサ用駆動回路のトランジスタ、ならびに前記光センサを形成することを特徴とする表示装置の作製方法。
【請求項１】
複数の画素を有する表示部と、
前記複数の画素に設けられ、液晶素子およびトランジスタを含む画素回路と、
前記複数の画素の全てまたは一部に設けられ、光センサおよびトランジスタを有するセンサ回路と、
前記画素回路に電気的に接続されている画素用駆動回路と、
前記センサ回路に電気的に接続されているセンサ用駆動回路と、
前記センサ用駆動回路および前記画素用駆動回路に電気的に接続された表示切替回路と、を有し、
前記センサ用駆動回路は、前記光センサの検出信号が入力され、かつ前記検出信号を前記表示切替回路に出力し、
前記表示切替回路は、前記センサ用駆動回路から入力された前記検出信号をもとに、前記表示部の表示を切り替える信号を前記画素用駆動回路に出力し、
前記画素回路、前記センサ回路、前記画素用駆動回路、および前記センサ用駆動回路は、同一基板上に形成され、
前記画素回路、前記センサ回路、前記画素用駆動回路、および前記センサ用駆動回路のトランジスタの半導体層は単結晶半導体層でなり、
前記光センサの光電変換層は、結晶半導体層でなることを特徴とする表示装置。
【請求項２】
複数の画素を有する表示部と、
前記複数の画素に設けられ、液晶素子およびトランジスタを含む画素回路と、
前記複数の画素の全てまたは一部に設けられ、光センサおよびトランジスタを有するセンサ回路と、
前記画素回路に電気的に接続されている画素用駆動回路と、
前記センサ回路に電気的に接続されているセンサ用駆動回路と、
前記センサ用駆動回路および前記画素用駆動回路に電気的に接続された表示切替回路と、
複数の発光ダイオードを含み、前記表示部を照明するためのバックライト装置と、を有し、
前記センサ用駆動回路は、前記光センサの検出信号が入力され、かつ前記検出信号を前記表示切替回路に出力し、
前記表示切替回路は、前記センサ用駆動回路から入力された前記検出信号をもとに、前記表示部の表示を切り替える信号を前記画素用駆動回路に出力し、
前記画素回路、前記センサ回路、前記画素用駆動回路、および前記センサ用駆動回路は、同一基板上に形成され、
前記画素回路、前記センサ回路、前記画素用駆動回路、および前記センサ用駆動回路のトランジスタの半導体層は単結晶半導体層でなり、
前記光センサの光電変換層は、単結晶半導体層でなることを特徴とする表示装置。
【請求項３】
請求項２において、
前記バックライト装置は、波長８００ｎｍ以上１μｍ以下に発光スペクトルのピークを有する発光ダイオードを含むことを特徴とする表示装置。
【請求項４】
複数の画素を有する表示部と、
前記複数の画素に設けられ、発光素子およびトランジスタを含む画素回路と、
前記複数の画素の全てまたは一部に設けられ、光センサおよびトランジスタを有するセンサ回路と、
前記画素回路に電気的に接続されている画素用駆動回路と、
前記センサ回路に電気的に接続されているセンサ用駆動回路と、
前記センサ用駆動回路および前記画素用駆動回路に電気的に接続された表示切替回路と、
を有し、
前記センサ用駆動回路は、前記光センサの検出信号が入力され、かつ前記検出信号を前記表示切替回路に出力し、
前記表示切替回路は、前記センサ用駆動回路から入力された前記検出信号をもとに、前記表示部の表示を切り替える信号を前記画素用駆動回路に出力し、
前記画素回路、前記センサ回路、前記画素用駆動回路、および前記センサ用駆動回路は、同一基板上に形成され、
前記画素回路、前記センサ回路、前記画素用駆動回路、および前記センサ用駆動回路のトランジスタの半導体層は単結晶半導体層でなり、
前記光センサの光電変換層は、単結晶半導体層でなることを特徴とする表示装置。
【請求項５】
複数の画素を有する表示部と、
前記複数の画素に設けられ、液晶素子およびトランジスタを含む画素回路と、
前記複数の画素の全てまたは一部に設けられ、光センサおよびトランジスタを有するセンサ回路と、
前記画素回路に電気的に接続されている画素用駆動回路と、
前記センサ回路に電気的に接続されているセンサ用駆動回路と、を有する表示装置の作製方法であり、
単結晶半導体基板および支持基板を用意し、
加速されたイオンを前記単結晶半導体基板に添加することで、前記単結晶半導体基板の表面から所定の深さの領域に損傷領域を形成し、
前記支持基板または前記単結晶半導体基板の少なくとも一方にバッファ層を形成し、
前記バッファ層を介して前記支持基板と前記単結晶半導体基板を密着させ、前記バッファ層の表面と、前記バッファ層表面と密接している面とを接合させることで、前記支持基板に前記単結晶半導体基板を固定し、
前記単結晶半導体基板の加熱によって前記損傷領域に亀裂を生じさせ、前記単結晶半導体基板を前記支持基板から分離することにより、前記単結晶半導体基板から分離された単結晶半導体層が固定された支持基板を形成し、
前記単結晶半導体層を素子ごとに分割して、複数の単結晶半導体層を形成し、
前記分割された単結晶半導体層から、前記画素回路、前記センサ回路、前記画素用駆動回路、および前記センサ用駆動回路のトランジスタ、ならびに前記光センサを形成することを特徴とする表示装置の作製方法。
【請求項６】
複数の画素を有する表示部と、
前記複数の画素に設けられた、発光素子およびトランジスタを含む画素回路と、
前記複数の画素の全てまたは一部に設けられ、光センサおよびトランジスタを有するセンサ回路と、
前記画素回路に電気的に接続されている画素用駆動回路と、
前記センサ回路に電気的に接続されているセンサ用駆動回路と、を有する入力装置の作製方法であり、
単結晶半導体基板および支持基板を用意し、
加速されたイオンを前記単結晶半導体基板に添加することで、前記単結晶半導体基板の表面から所定の深さの領域に損傷領域を形成し、
前記支持基板または前記単結晶半導体基板の少なくとも一方にバッファ層を形成し、
前記バッファ層を介して前記支持基板と前記単結晶半導体基板を密着させ、前記バッファ層の表面と、前記バッファ層表面と密接している面とを接合させることで、前記支持基板に前記単結晶半導体基板を固定し、
前記単結晶半導体基板の加熱によって前記損傷領域に亀裂を生じさせ、前記単結晶半導体基板を前記支持基板から分離することにより、前記単結晶半導体基板から分離された単結晶半導体層が固定された支持基板を形成し、
前記単結晶半導体層を素子ごとに分割して、複数の単結晶半導体層を形成し、
前記分割された単結晶半導体層から、前記画素回路、前記センサ回路、前記画素用駆動回路、および前記センサ用駆動回路のトランジスタ、ならびに前記光センサを形成することを特徴とする表示装置の作製方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【公開番号】特開２００９−１５７３６７（Ｐ２００９−１５７３６７Ａ）
【公開日】平成２１年７月１６日（２００９．７．１６）
【国際特許分類】
【出願番号】特願２００８−３０６９９１（Ｐ２００８−３０６９９１）
【出願日】平成２０年１２月２日（２００８．１２．２）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２１年７月１６日（２００９．７．１６）
【国際特許分類】
【出願日】平成２０年１２月２日（２００８．１２．２）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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