記憶装置及び半導体装置
【課題】消費電力を抑えることができる記憶装置を提供する。
【解決手段】第１クロック信号に従って、データを含む信号の電位の極性を反転させることで、出力電位を生成する第１論理素子と、第１論理素子が生成する出力電位を保持する第２論理素子及び第３論理素子と、トランジスタを用いたスイッチング素子と、第２論理素子及び第３論理素子において保持される第１論理素子の出力電位が、スイッチング素子を介して与えられることで、データを記憶する容量素子と、を有し、第２論理素子は、第１クロック信号とは異なる系統の第２クロック信号に従って、第３論理素子の出力電位の極性を反転させることで、第２論理素子の出力電位を生成し、第３論理素子は、第２論理素子の出力電位の極性を反転させることで、第３論理素子の出力電位を生成する記憶装置。
【解決手段】第１クロック信号に従って、データを含む信号の電位の極性を反転させることで、出力電位を生成する第１論理素子と、第１論理素子が生成する出力電位を保持する第２論理素子及び第３論理素子と、トランジスタを用いたスイッチング素子と、第２論理素子及び第３論理素子において保持される第１論理素子の出力電位が、スイッチング素子を介して与えられることで、データを記憶する容量素子と、を有し、第２論理素子は、第１クロック信号とは異なる系統の第２クロック信号に従って、第３論理素子の出力電位の極性を反転させることで、第２論理素子の出力電位を生成し、第３論理素子は、第２論理素子の出力電位の極性を反転させることで、第３論理素子の出力電位を生成する記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記憶装置と、当該記憶装置を用いた半導体装置に関する。
【背景技術】
【０００２】
中央演算処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などの半導体装置は、その用途によって多種多様な構成を有しているが、一般的に、データや命令を記憶するための主記憶装置の他に、高速でデータの書き込みと読み出しができるレジスタ、キャッシュなどの緩衝記憶装置が設けられている。緩衝記憶装置は、演算装置と主記憶装置の間に介在し、低速な主記憶装置へのアクセスを減らして演算処理を高速化させることを目的として、ＣＰＵに設けられている。
【０００３】
通常は、レジスタとしてフリップフロップが、キャッシュとしてＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が用いられる。下記特許文献１には、キャッシュとして、ＳＲＡＭなどの揮発性メモリと、不揮発性メモリとを併用する構成について記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平７−１２１４４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、中央演算処理装置などの半導体装置には、高速動作のみならず、消費電力の低さと、集積度の高さが要求される。しかし、例えば、トランジスタのサイズにもよるが、ハイレベルの電源電位が与えられているノードと、ローレベルの電源電位が与えられているノードの間において、直列に接続されたｐチャネル型トランジスタ及びｎチャネル型トランジスタを、バルクのシリコンを用いて作製した場合、室温下にて、ノード間の電圧が約３Ｖの状態にて、１ｐＡ程度のオフ電流が生じる。中央演算処理装置や、緩衝記憶装置の規模が大型化してトランジスタ数が多くなるほど、或いは、中央演算処理装置や、緩衝記憶装置が設けられたＩＣチップの温度が上昇するほど、上記オフ電流の総量は大きくなるため、消費電力が嵩んでしまう。
【０００６】
半導体装置の消費電力を抑えるため、緩衝記憶装置への電源の供給を停止するという一つの方法が提案されている。緩衝記憶装置に用いられるフリップフロップやＳＲＡＭは揮発性であるため、上記方法では、揮発性の記憶装置の周辺に不揮発性の記憶装置を配置し、電源の供給を停止する前にデータを不揮発性の記憶装置へ一時的に移している。しかし、これらの不揮発性の記憶装置は、主に磁気素子や強誘電体メモリが用いられているため、作製工程が複雑である。
【０００７】
また、長い期間に渡って電源電圧の供給を停止する場合には、データをハードディスク、フラッシュメモリ等の外部記憶装置に移してから電源電圧の供給を停止することもできる。しかし、これらの外部記憶装置はデータを元に戻すのに時間がかかるため、短い期間に電源電圧の供給を停止する場合には適さない。
【０００８】
上述したような技術的背景のもと、本発明では、消費電力を抑えることができる記憶装置、及び上記記憶装置を用いた半導体装置の提供を目的の一つとする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明の一態様では、入力電位の極性を反転させることで出力電位を生成する論理素子を複数用いた記憶素子と、当該記憶素子のデータを記憶する容量素子と、当該容量素子における電荷の供給、保持、放出を制御するスイッチング素子とを、記憶装置に設ける。
【００１０】
本発明の一態様では、記憶素子に保持されているデータは、記憶装置への電源電圧の供給が停止される前に、容量素子に待避させる。具体的に、データの待避は、容量素子への電荷の供給により行い、上記電荷の保持は、上記スイッチング素子をオフにすることで行う。そして、記憶装置への電源電圧の供給が再開された後に、容量素子に保持されていた電荷を放出することで、待避させておいたデータを記憶素子に戻す。上記構成により、電源電圧の供給が停止されても、記憶装置内のデータの消失を防ぐことができる。よって、外部記憶装置にデータを待避させる必要がないため、記憶装置、もしくは記憶装置を用いた半導体装置へ、短い期間でも電源電圧の供給を停止することができる。その結果、記憶装置、及び半導体装置の消費電力を低減させることができる。
【００１１】
なお、本発明の一態様では、記憶素子を構成する上記複数の論理素子のうち、記憶素子へのデータの入力を制御する論理素子（第１論理素子）が、入力された電位の極性を、第１クロック信号に従って反転させる論理素子であるものとする。また、上記複数の論理素子のうち、幾つかの論理素子は入力されたデータを保持する機能を有している。そして、その幾つかの論理素子の少なくとも１つの論理素子（第２論理素子）は、入力された電位の極性を第２クロック信号に従って反転させる論理素子であるものとする。
【００１２】
なお、第１クロック信号と第２クロック信号は、異なる系統の信号である。よって、第１クロック信号の電位の極性と、第２クロック信号の電位の極性とを、異なるタイミングで切り替えることが可能である。よって、本発明の一態様では、第１論理素子及び第２論理素子において、一方がオンで他方がオフである状態を作ることができ、また、両方がオフである状態を作ることもできる。
【００１３】
本発明の一態様では、第１論理素子及び第２論理素子において、一方をオン、他方をオフとすることで、記憶素子へのデータの書き込みと、記憶素子における上記データの保持とを順次行うことができる。また、本発明の一態様では、容量素子に待避させていたデータを記憶素子に戻す際に、第１論理素子及び第２論理素子を両方オフにすることができるので、記憶素子から出力されるデータの信頼性を高めることができる。
【００１４】
具体的に、本発明の一態様に係る記憶装置は、第１クロック信号に従って、データを含む信号の電位の極性を反転させることで、出力電位を生成する第１論理素子と、第１論理素子が生成する出力電位を保持する第２論理素子及び第３論理素子と、トランジスタを用いたスイッチング素子と、第２論理素子及び第３論理素子において保持されている第１論理素子の出力電位が、スイッチング素子を介して与えられることで、データを記憶する容量素子と、を有する。第２論理素子は、第１クロック信号とは異なる系統の第２クロック信号に従って、第３論理素子の出力電位の極性を反転させることで、第２論理素子の出力電位を生成する。第３論理素子は、第２論理素子の出力電位の極性を反転させることで、第３論理素子の出力電位を生成する。
【発明の効果】
【００１５】
本発明の一態様では、上記構成により、消費電力を抑えることができる記憶装置と、上記記憶装置を用いた半導体装置を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】記憶装置と単位記憶回路の構成を示す図。
【図２】タイミングチャート。
【図３】単位記憶回路の動作を示す図。
【図４】単位記憶回路の動作を示す図。
【図５】単位記憶回路の動作を示す図。
【図６】論理記号と、真理値表と、論理素子の構成を示す図。
【図７】単位記憶回路の構成を示す図。
【図８】記憶装置と単位記憶回路の構成を示す図。
【図９】タイミングチャート。
【図１０】記憶装置の動作を示す図。
【図１１】記憶装置の動作を示す図。
【図１２】記憶装置の動作を示す図。
【図１３】記憶装置の動作を示す図。
【図１４】半導体装置のブロック図。
【図１５】記憶装置の断面図。
【図１６】トランジスタの断面図、及び上面図。
【図１７】トランジスタの断面図、及び上面図。
【図１８】酸化物半導体の結晶構造を説明する図。
【図１９】酸化物半導体の結晶構造を説明する図。
【図２０】酸化物半導体の結晶構造を説明する図。
【図２１】電子機器の図。
【発明を実施するための形態】
【００１７】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００１８】
なお、本発明は、マイクロプロセッサ、画像処理回路、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、マイクロコントローラなどの集積回路や、ＲＦタグ、半導体表示装置等、記憶装置を用いることができる半導体装置を、その範疇に含む。半導体表示装置には、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）等や、記憶装置を駆動回路または制御回路に有しているその他の半導体表示装置が、その範疇に含まれる。
【００１９】
（実施の形態１）
図１（Ａ）に、本発明の一態様に係る記憶装置の構成を、一例として示す。本発明の一態様に係る記憶装置１００は、１ビットのデータを記憶することができる単位記憶回路１０４を、単数または複数有している。図１（Ａ）では、記憶装置１００が単位記憶回路１０４を複数有する場合を例示している。そして、記憶装置１００は、任意の一の単位記憶回路１０４から出力された電位が、その後段にある一の単位記憶回路１０４に入力される構成を有している。
【００２０】
また、単位記憶回路１０４は、記憶素子１０１と、当該記憶素子１０１のデータを記憶する容量素子１０２と、当該容量素子１０２における電荷の供給、保持、放出を制御するスイッチング素子１０３とを有する。単位記憶回路１０４は、必要に応じて、ダイオード、抵抗素子、インダクタンスなどの、その他の回路素子を、さらに有していても良い。
【００２１】
記憶素子１０１は、入力電位の極性を反転させることで出力電位を生成する論理素子を、複数用いている。上記複数の論理素子には、基準電位ＧＮＤとハイレベルの電源電位ＶＤＤとを与えることができる。基準電位ＧＮＤと電源電位ＶＤＤとが論理素子に与えられることで、上記基準電位ＧＮＤと電源電位ＶＤＤの電位差が、電源電圧として当該論理素子に与えられることとなる。
【００２２】
さらに、上記複数の論理素子のうち、少なくとも２つの論理素子は、入力された電位の極性を第１クロック信号ＣＬＫ１及び第２クロック信号ＣＬＫ２のいずれか一方に従って、反転させる論理素子である。
【００２３】
そして、記憶素子１０１は、入力された信号Ｄａｔａに含まれるデータを記憶する。具体的に、信号Ｄａｔａが有する１ビットのデータが、初段の単位記憶回路１０４に入力されると、上記データは記憶素子１０１に入力される。記憶素子１０１は、基準電位ＧＮＤ及び電源電位ＶＤＤと、第１クロック信号ＣＬＫ１及び第２クロック信号ＣＬＫ２とが与えられている限りにおいて、上記データを保持する。そして、上記１ビットのデータが、後段の単位記憶回路１０４に入力されると、信号Ｄａｔａが有する次の１ビットのデータが、初段の単位記憶回路１０４に入力される。上記動作を繰り返すことで、信号Ｄａｔａが有する全ビットのデータが、複数の単位記憶回路１０４によって保持される。
【００２４】
容量素子１０２は、単位記憶回路１０４に入力された信号Ｄａｔａのデータを必要に応じて記憶できるように、スイッチング素子１０３を介して、記憶素子１０１に接続されている。具体的に、容量素子１０２は、一対の電極間に誘電体を有するコンデンサであり、その一方の電極は、スイッチング素子１０３を介して記憶素子１０１に接続され、他方の電極は、基準電位ＧＮＤなどの電位が与えられているノードに接続されている。スイッチング素子１０３は、そのゲート電極に与えられる信号ＳｉｇＡによりスイッチングが制御される。
【００２５】
なお、図１（Ａ）では、スイッチング素子１０３が一のトランジスタで構成されている場合を例示しているが、本発明はこの構成に限定されない。本発明の一態様では、複数のトランジスタを用いてスイッチング素子１０３を構成していても良い。スイッチング素子１０３が複数のトランジスタで構成されている場合、上記複数のトランジスタは並列に接続されていても良いし、直列に接続されていても良いし、直列と並列が組み合わされて接続されていても良い。
【００２６】
本明細書において、トランジスタが直列に接続されている状態とは、第１のトランジスタのソースとドレインのいずれか一方のみが、第２のトランジスタのソースとドレインのいずれか一方のみに接続されている状態を意味する。また、トランジスタが並列に接続されている状態とは、第１のトランジスタのソースとドレインのいずれか一方が、第２のトランジスタのソースとドレインのいずれか一方に接続され、第１のトランジスタのソースとドレインの他方が第２のトランジスタのソースとドレインの他方に接続されている状態を意味する。
【００２７】
また、トランジスタが有するソースとドレインは、トランジスタの極性及びソースとドレインに与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、ソースとドレインのうち、低い電位が与えられる方がソースと呼ばれ、高い電位が与えられる方がドレインと呼ばれる。また、ｐチャネル型トランジスタでは、ソースとドレインのうち、低い電位が与えられる方がドレインと呼ばれ、高い電位が与えられる方がソースと呼ばれる。本明細書では、便宜上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替わる。
【００２８】
なお、図１（Ａ）では、スイッチング素子１０３を構成しているトランジスタがシングルゲート構造である場合を例示しているが、上記トランジスタは、電気的に接続された複数のゲート電極を有することで、チャネル形成領域を複数有する、マルチゲート構造であっても良い。
【００２９】
次いで、図１（Ｂ）に、単位記憶回路１０４の、具体的な構成の一例を示す。図１（Ｂ）に示す単位記憶回路１０４では、記憶素子１０１が、第１論理素子１０５、第２論理素子１０６、及び第３論理素子１０７を有する。第１論理素子１０５は、入力された電位の極性を第１クロック信号ＣＬＫ１に従って反転させる論理素子である。また、第２論理素子１０６は、入力された電位の極性を第２クロック信号ＣＬＫ２に従って反転させる論理素子である。また、第３論理素子１０７は、入力された電位の極性を反転させる論理素子である。
【００３０】
また、第１論理素子１０５、第２論理素子１０６、及び第３論理素子１０７は、基準電位ＧＮＤが与えられるノードと、電源電位ＶＤＤが与えられるノードに接続されている。第１論理素子１０５は、第１クロック信号ＣＬＫ１と、基準電位ＧＮＤ及び電源電位ＶＤＤとが与えられている限りにおいて駆動し、出力電位を生成する。また、第２論理素子１０６は、第２クロック信号ＣＬＫ２と、基準電位ＧＮＤ及び電源電位ＶＤＤとが与えられている限りにおいて駆動し、出力電位を生成する。また、第３論理素子１０７は、基準電位ＧＮＤ及び電源電位ＶＤＤが与えられている限りにおいて駆動し、出力電位を生成する。
【００３１】
なお、図１（Ｂ）では、第１クロック信号ＣＬＫ１のみならず、第１クロック信号ＣＬＫ１の電位の極性を反転させた信号である、第１クロック信号ＣＬＫ１ｂが、第１論理素子１０５に入力されている。第１クロック信号ＣＬＫ１と第１クロック信号ＣＬＫ１ｂとは、電位の極性が切り替わるタイミングがほぼ一致しているため、本発明の一態様では、同じ系統の信号と見なす。同様に、図１（Ｂ）では、第２クロック信号ＣＬＫ２と、第２クロック信号ＣＬＫ２の電位の極性を反転させた信号である、第２クロック信号ＣＬＫ２ｂが、第２論理素子１０６に入力されている。これら第２クロック信号ＣＬＫ２と第２クロック信号ＣＬＫ２ｂとは、電位の極性が切り替わるタイミングがほぼ一致しているため、同じ系統の信号と見なす。
【００３２】
以下、第１論理素子１０５及び第２論理素子１０６の具体的な構成とその動作について説明する。図６（Ａ）に、第１論理素子１０５及び第２論理素子１０６の論理記号を示す。図６（Ａ）において、入力電位は端子Ａに与えられる。第１クロック信号ＣＬＫ１ｂまたは第２クロック信号ＣＬＫ２の電位は、端子φに与えられる。第１クロック信号ＣＬＫ１または第２クロック信号ＣＬＫ２ｂの電位は、端子φｂに与えられる。出力電位は端子Ｘから出力される。
【００３３】
図６（Ｂ）に、第１論理素子１０５及び第２論理素子１０６の各端子に与えられる電位のレベルと、出力電位のレベルとの関係をまとめた真理値表を示す。
【００３４】
図６（Ｂ）に示すように、第１論理素子１０５及び第２論理素子１０６は、端子φに与えられる電位がハイレベル、端子φｂに与えられる電位がローレベルの場合に、端子Ａに与えられる入力電位の極性を反転させて、出力電位を生成する。すなわち、端子Ａの電位がハイレベルの時、端子Ｘの電位はローレベルとなり、端子Ａの電位がローレベルの時、端子Ｘの電位はハイレベルとなる。
【００３５】
また、図６（Ｂ）に示すように、第１論理素子１０５及び第２論理素子１０６は、端子φに与えられる電位がローレベル、端子φｂに与えられる電位がハイレベルの場合に、ハイインピーダンスの状態、すなわちオフとなる。
【００３６】
図６（Ｃ）に、第１論理素子１０５及び第２論理素子１０６の、回路構成の一例を示す。図６（Ｃ）に示す論理素子は、順に直列に接続されたｐチャネル型トランジスタ１１０、ｐチャネル型トランジスタ１１１、ｎチャネル型トランジスタ１１２、及びｎチャネル型トランジスタ１１３を有する。具体的に、ｐチャネル型トランジスタ１１０は、そのソースが電源電位ＶＤＤの与えられるノードに接続され、そのドレインが、ｐチャネル型トランジスタ１１１のソースに接続されている。ｎチャネル型トランジスタ１１３は、そのソースが基準電位ＧＮＤの与えられるノードに接続され、そのドレインが、ｎチャネル型トランジスタ１１２のソースに接続されている。ｐチャネル型トランジスタ１１１のドレイン及びｎチャネル型トランジスタ１１２のドレインは接続されている。
【００３７】
そして、ｐチャネル型トランジスタ１１０のゲートが端子φｂに相当する。ｎチャネル型トランジスタ１１３のゲートが端子φに相当する。ｐチャネル型トランジスタ１１１のゲート及びｎチャネル型トランジスタ１１２のゲートが端子Ａに相当し、入力電位が与えられる。ｐチャネル型トランジスタ１１１のドレイン及びｎチャネル型トランジスタ１１２のドレインが端子Ｘに相当し、その電位が出力電位となる。
【００３８】
次いで、図１（Ｂ）に示した単位記憶回路１０４の、具体的な動作の一例について、図２乃至図５を用いて詳細に説明する。
【００３９】
図２は、図１（Ｂ）に示した単位記憶回路１０４における、第１クロック信号ＣＬＫ１、第１クロック信号ＣＬＫ１ｂ、第２クロック信号ＣＬＫ２、第２クロック信号ＣＬＫ２ｂ、信号ＳｉｇＡの、電位の時間変化を示すタイミングチャートである。期間１乃至期間４と、期間５乃至期間７では、単位記憶回路１０４への電源電圧の供給が行われているものとする。
【００４０】
まず、図２の期間１では、第１クロック信号ＣＬＫ１の電位はローレベル、第１クロック信号ＣＬＫ１ｂの電位はハイレベル、第２クロック信号ＣＬＫ２の電位はローレベル、第２クロック信号ＣＬＫ２ｂの電位はハイレベル、信号ＳｉｇＡの電位はローレベルである。
【００４１】
図３（Ａ）に、期間１における単位記憶回路１０４の動作を模式的に示す。期間１において、単位記憶回路１０４では、上記各種信号の電位に従って、第１論理素子１０５がオン、第２論理素子１０６がオフ、第３論理素子１０７がオン、スイッチング素子１０３がオフとなる。よって、第１論理素子１０５は、信号Ｄａｔａの電位が与えられると、その電位の極性を反転させることで、出力電位を生成する。そして、第１論理素子１０５の出力電位が第３論理素子１０７に与えられると、第３論理素子１０７は上記電位の極性を反転させることで出力電位を生成する。
【００４２】
次いで、図２の期間２では、第１クロック信号ＣＬＫ１の電位はハイレベル、第１クロック信号ＣＬＫ１ｂの電位はローレベル、第２クロック信号ＣＬＫ２の電位はハイレベル、第２クロック信号ＣＬＫ２ｂの電位はローレベル、信号ＳｉｇＡの電位はローレベルである。
【００４３】
図３（Ｂ）に、期間２における単位記憶回路１０４の動作を模式的に示す。期間２において、単位記憶回路１０４では、上記各種信号の電位に従って、第１論理素子１０５がオフ、第２論理素子１０６がオン、第３論理素子１０７がオン、スイッチング素子１０３がオフとなる。よって、第３論理素子１０７は、期間１において生成された第１論理素子１０５の出力電位の極性を反転させることで、出力電位を生成する。第２論理素子１０６は、第３論理素子１０７の出力電位が与えられると、上記電位の極性を反転させることで出力電位を生成する。そして、第３論理素子１０７は、第２論理素子１０６の出力電位が与えられると、上記電位の極性を反転させることで出力電位を生成する。上記動作を繰り返すことにより、期間１において生成された第１論理素子１０５の出力電位は、第２論理素子１０６及び第３論理素子１０７において保持される。
【００４４】
次いで、図２の期間３では、単位記憶回路１０４は期間１と同様の動作を行う。
【００４５】
次いで、図２の期間４では、第１クロック信号ＣＬＫ１の電位はハイレベル、第１クロック信号ＣＬＫ１ｂの電位はローレベル、第２クロック信号ＣＬＫ２の電位はハイレベル、第２クロック信号ＣＬＫ２ｂの電位はローレベル、信号ＳｉｇＡの電位はハイレベルである。
【００４６】
図４（Ａ）に、期間４における単位記憶回路１０４の動作を模式的に示す。期間４において、単位記憶回路１０４では、上記各種信号の電位に従って、第１論理素子１０５がオフ、第２論理素子１０６がオン、第３論理素子１０７がオン、スイッチング素子１０３がオンとなる。よって、期間２の場合と同様に、期間３において生成された第１論理素子１０５の出力電位は、第２論理素子１０６及び第３論理素子１０７において保持される。
【００４７】
ただし、期間２とは異なり、期間４では、スイッチング素子１０３がオンとなる。よって、第２論理素子１０６の出力電位、すなわち、期間３における第１論理素子１０５の出力電位が、オンのスイッチング素子１０３を介して、容量素子１０２に与えられる。容量素子１０２では、与えられた電位に従って電荷が供給される。その後、スイッチング素子１０３がオフになることで、容量素子１０２に供給された電荷は保持される。上記構成により、記憶素子１０１に保持されていたデータを、容量素子１０２に待避させることができる。
【００４８】
期間４が終了した後、記憶装置１００への電源電圧の供給を停止することができる。図２では、記憶装置１００への電源電圧の供給が停止されている期間を、電源停止期間として示している。具体的に、電源電圧の供給を停止するということは、電源電位ＶＤＤが与えられていたノードと、基準電位ＧＮＤが与えられていたノードの電位差を０に限りなく近づけることを意味する。そして、電源停止期間では、第１論理素子１０５への第１クロック信号ＣＬＫ１及び第１クロック信号ＣＬＫ１ｂの供給も停止することができる。また、電源停止期間では、第２論理素子１０６への第２クロック信号ＣＬＫ２及び第２クロック信号ＣＬＫ２ｂの供給も停止することができる。
【００４９】
電源停止期間では、データの保持を容量素子１０２において行うので、記憶素子１０１に電源電圧を与える必要がない。よって、記憶素子１０１に電源電圧を与えることで、第１論理素子１０５、第２論理素子１０６、及び第３論理素子１０７に流れるオフ電流により生じるであろう消費電力を電源停止期間では限りなく０にすることができる。したがって、上記オフ電流に起因する消費電力を大幅に削減することができるので、記憶装置１００、延いては記憶装置１００を用いた半導体装置全体の、消費電力を低く抑えることが可能となる。
【００５０】
なお、本実施の形態では、期間４においてデータの待避を行う場合を例示しているが、期間３においてデータの待避を行い、期間３終了後に電源停止期間を設けるようにしても良い。
【００５１】
次いで、電源停止期間が終了し、期間５が開始されると、記憶装置１００への電源電圧の供給が再開される。図２の期間５では、第１クロック信号ＣＬＫ１の電位はハイレベル、第１クロック信号ＣＬＫ１ｂの電位はローレベル、第２クロック信号ＣＬＫ２の電位はローレベル、第２クロック信号ＣＬＫ２ｂの電位はハイレベル、信号ＳｉｇＡの電位はハイレベルである。
【００５２】
図４（Ｂ）に、期間５における単位記憶回路１０４の動作を模式的に示す。期間５において、単位記憶回路１０４では、上記各種信号の電位に従って、第１論理素子１０５がオフ、第２論理素子１０６がオフ、第３論理素子１０７がオン、スイッチング素子１０３がオンとなる。よって、容量素子１０２に保持されていた電荷が、オンのスイッチング素子１０３を介して、記憶素子１０１に与えられる。上記保持される電荷の量は、期間４における第２論理素子１０６の出力電位、すなわち、期間３における第１論理素子１０５の出力電位を反映している。よって、上記電荷が記憶素子１０１に与えられることで、期間４における第２論理素子１０６の出力電位、すなわち、期間３における第１論理素子１０５の出力電位が、第３論理素子１０７に与えられる。そして、スイッチング素子１０３がオフになることで、第３論理素子１０７に上記電位が与えられた状態が保持される。上記構成により、容量素子１０２に待避させていたデータを、記憶素子１０１に戻すことができる。
【００５３】
次いで、図２の期間６では、第１クロック信号ＣＬＫ１の電位はハイレベル、第１クロック信号ＣＬＫ１ｂの電位はローレベル、第２クロック信号ＣＬＫ２の電位はハイレベル、第２クロック信号ＣＬＫ２ｂの電位はローレベル、信号ＳｉｇＡの電位はローレベルである。
【００５４】
図５に、期間６における単位記憶回路１０４の動作を模式的に示す。期間６において、単位記憶回路１０４では、上記各種信号の電位に従って、第１論理素子１０５がオフ、第２論理素子１０６がオン、第３論理素子１０７がオン、スイッチング素子１０３がオフとなる。よって、第３論理素子１０７は、期間５において与えられた電位の極性を反転させることで、出力電位を生成する。第２論理素子１０６は、第３論理素子１０７の出力電位が与えられると、上記電位の極性を反転させることで出力電位を生成する。そして、第３論理素子１０７は、第２論理素子１０６の出力電位が与えられると、上記電位の極性を反転させることで出力電位を生成する。上記動作を繰り返すことにより、期間５において第３論理素子１０７に与えられた電位は、第２論理素子１０６及び第３論理素子１０７において保持される。
【００５５】
次いで、図２の期間７では、単位記憶回路１０４は期間１と同様の動作を行う。
【００５６】
本発明の一態様では、第１クロック信号ＣＬＫ１及び第１クロック信号ＣＬＫ１ｂと、第２クロック信号ＣＬＫ２及び第２クロック信号ＣＬＫ２ｂとが、異なる系統の信号である。よって、本発明の一態様では、第１クロック信号ＣＬＫ１及び第１クロック信号ＣＬＫ１ｂの電位の極性と、第２クロック信号ＣＬＫ２及び第２クロック信号ＣＬＫ２ｂの電位の極性とを、異なるタイミングで切り替えることが可能である。よって、上記期間１乃至期間４と、期間６及び期間７では、第１論理素子１０５及び第２論理素子１０６において、一方がオンで他方がオフである状態とすることができる。さらに、電源停止期間が終了した後、容量素子１０２に待避しておいたデータを記憶素子１０１へ戻す期間５では、第１論理素子１０５及び第２論理素子１０６において、両方がオフである状態とすることができる。上記構成により、本発明の一態様では、期間５において、容量素子１０２に待避させていたデータを記憶素子１０１に書き込んだ後に、記憶素子１０１からのデータの出力を行うことができる。そのため、待避したデータを記憶素子１０１に戻した後でも、記憶素子１０１から出力されるデータの信頼性を高めることができる。
【００５７】
なお、図１（Ｂ）に示した単位記憶回路１０４では、スイッチング素子１０３が、記憶素子１０１と容量素子１０２の接続を制御する構成を有しているが、本発明はこの構成に限定されない。スイッチング素子１０３は、容量素子１０２における電荷の供給、保持、放出を制御できれば良い。具体的に、スイッチング素子１０３は、記憶素子１０１に保持されているデータに見合った量の電荷が、記憶素子１０１から容量素子１０２に供給されるように、また、供給された上記電荷が容量素子１０２において保持されるように、さらには、容量素子１０２に保持されている上記電荷が記憶素子１０１に放出されるように、記憶素子１０１と容量素子１０２の間における電荷の流れを制御する機能を有していれば良い。
【００５８】
図７に、単位記憶回路１０４の別の一例を示す。図７に示す単位記憶回路１０４では、スイッチング素子１０３の位置が、図１（Ｂ）に示した単位記憶回路１０４とは異なっている。具体的には、容量素子１０２が有する一対の電極のうち、一方の電極が記憶素子１０１に接続されており、他方の電極が、スイッチング素子１０３を介して、基準電位ＧＮＤなどの電位が与えられているノードに接続されている。
【００５９】
（実施の形態２）
本実施の形態では、複数の単位記憶回路を有する記憶装置の構成の一例と、その動作の一例について説明する。
【００６０】
図８に、少なくとも２つの単位記憶回路を有する記憶装置１００の構成を、一例として示す。図８では、上記２つの単位記憶回路を、第１単位記憶回路１０４ａ、第２単位記憶回路１０４ｂとして示す。第１単位記憶回路１０４ａの出力電位が、第２単位記憶回路１０４ｂに与えられるものとする。
【００６１】
第１単位記憶回路１０４ａ及び第２単位記憶回路１０４ｂは、図１（Ｂ）に示した単位記憶回路１０４と同じ構成を有している。ただし、第２単位記憶回路１０４ｂが有する第１論理素子１０５は、入力された電位の極性を第３クロック信号ＣＬＫ３に従って反転させる論理素子である。また、第２単位記憶回路１０４ｂが有する第２論理素子１０６は、入力された電位の極性を第４クロック信号ＣＬＫ４に従って反転させる論理素子である。
【００６２】
なお、第３クロック信号ＣＬＫ３と第４クロック信号ＣＬＫ４は、互いに異なる系統の信号である。よって、第３クロック信号ＣＬＫ３と第４クロック信号ＣＬＫ４は、互いにその電位の極性を、異なるタイミングで切り替えることが可能である。よって、本発明の一態様では、第１単位記憶回路１０４ａと第２単位記憶回路１０４ｂのそれぞれにおいて、第１論理素子１０５及び第２論理素子１０６の一方をオンとし他方をオフとする状態を作ることができ、また、第１論理素子１０５及び第２論理素子１０６の両方をオフとする状態を作ることもできる。
【００６３】
そして、第２単位記憶回路１０４ｂでは、第１論理素子１０５が図６（Ａ）に示した構成を有していると仮定すると、第３クロック信号ＣＬＫ３の電位が端子φに与えられ、第３クロック信号ＣＬＫ３の電位の極性を反転させた信号である第３クロック信号ＣＬＫ３ｂの電位が、端子φｂに与えられる。また、第２単位記憶回路１０４ｂでは、第２論理素子１０６が図６（Ａ）に示した構成を有していると仮定すると、第４クロック信号ＣＬＫ４の電位が端子φｂに与えられ、第４クロック信号ＣＬＫ４の電位の極性を反転させた信号である第４クロック信号ＣＬＫ４ｂが、端子φに与えられる。
【００６４】
そして、第１単位記憶回路１０４ａが有するスイッチング素子１０３と、第２単位記憶回路１０４ｂが有するスイッチング素子１０３とは、そのゲート電極に与えられる信号ＳｉｇＡにより、共にスイッチングが制御される。
【００６５】
次いで、図８に示した記憶装置１００の、具体的な動作の一例について、図９乃至図１３を用いて詳細に説明する。
【００６６】
図９は、図８に示した記憶装置１００における、各種信号の電位の時間変化を示すタイミングチャートである。期間１乃至期間４と、期間５乃至期間７では、記憶装置１００への電源電圧の供給が行われているものとする。
【００６７】
まず、期間１において、第１単位記憶回路１０４ａでは、図９のタイミングチャートに従い、図１０に示すように、第１論理素子１０５がオン、第２論理素子１０６がオフ、第３論理素子１０７がオン、スイッチング素子１０３がオフとなる。よって、第１単位記憶回路１０４ａでは、第１論理素子１０５を介して、信号Ｄａｔａの電位が記憶素子１０１に与えられる。
【００６８】
また、期間１において、第２単位記憶回路１０４ｂでは、図９のタイミングチャートに従い、図１０に示すように、第１論理素子１０５がオフ、第２論理素子１０６がオン、第３論理素子１０７がオン、スイッチング素子１０３がオフとなる。よって、期間１において、第２単位記憶回路１０４ｂでは、第２論理素子１０６及び第３論理素子１０７によって、期間１の前に第１単位記憶回路１０４ａから与えられた出力電位が、保持される。
【００６９】
次いで、期間２において、第１単位記憶回路１０４ａでは、図９のタイミングチャートに従い、図１１に示すように、第１論理素子１０５がオフ、第２論理素子１０６がオン、第３論理素子１０７がオン、スイッチング素子１０３がオフとなる。よって、第１単位記憶回路１０４ａでは、第２論理素子１０６及び第３論理素子１０７によって、期間１に第１単位記憶回路１０４ａに入力された信号Ｄａｔａの電位が保持される。また、第２論理素子１０６及び第３論理素子１０７によって保持される電位は、第１単位記憶回路１０４ａから出力される。
【００７０】
また、期間２において、第２単位記憶回路１０４ｂでは、図９のタイミングチャートに従い、図１１に示すように、第１論理素子１０５がオン、第２論理素子１０６がオフ、第３論理素子１０７がオン、スイッチング素子１０３がオフとなる。よって、期間２において、第２単位記憶回路１０４ｂでは、第１単位記憶回路１０４ａからの出力電位が与えられる。
【００７１】
次いで、期間３において、第１単位記憶回路１０４ａでは、図９のタイミングチャートに従い、図１０に示すように、第１論理素子１０５がオン、第２論理素子１０６がオフ、第３論理素子１０７がオン、スイッチング素子１０３がオフとなる。よって、第１単位記憶回路１０４ａでは、第１論理素子１０５を介して、信号Ｄａｔａの電位が記憶素子１０１に与えられる。
【００７２】
また、期間３において、第２単位記憶回路１０４ｂでは、図９のタイミングチャートに従い、図１０に示すように、第１論理素子１０５がオフ、第２論理素子１０６がオン、第３論理素子１０７がオン、スイッチング素子１０３がオフとなる。よって、期間３において、第２単位記憶回路１０４ｂでは、第２論理素子１０６及び第３論理素子１０７によって、期間２に第１単位記憶回路１０４ａから与えられた出力電位が保持される。
【００７３】
次いで、期間４において、第１単位記憶回路１０４ａでは、図９のタイミングチャートに従い、図１２に示すように、第１論理素子１０５がオフ、第２論理素子１０６がオン、第３論理素子１０７がオン、スイッチング素子１０３がオンとなる。よって、第１単位記憶回路１０４ａでは、第２論理素子１０６及び第３論理素子１０７によって、期間３に第１単位記憶回路１０４ａに入力された信号Ｄａｔａの電位が保持される。また、第２論理素子１０６及び第３論理素子１０７によって保持される電位は、第１単位記憶回路１０４ａから出力される。
【００７４】
また、期間４において、第２単位記憶回路１０４ｂでは、図９のタイミングチャートに従い、図１２に示すように、第１論理素子１０５がオン、第２論理素子１０６がオフ、第３論理素子１０７がオン、スイッチング素子１０３がオンとなる。よって、期間４において、第２単位記憶回路１０４ｂでは、第１単位記憶回路１０４ａからの出力電位が与えられる。
【００７５】
期間４では、期間２とは異なり、スイッチング素子１０３がオンとなる。よって、第１単位記憶回路１０４ａでは、第２論理素子１０６及び第３論理素子１０７によって保持されている信号Ｄａｔａの電位が、オンのスイッチング素子１０３を介して、容量素子１０２に与えられる。また、第２単位記憶回路１０４ｂでは、第１単位記憶回路１０４ａからの出力電位が、オンのスイッチング素子１０３を介して、容量素子１０２に与えられる。各容量素子１０２には、与えられた電位に従って電荷が供給される。その後、第１単位記憶回路１０４ａ及び第２単位記憶回路１０４ｂにおいて、スイッチング素子１０３がオフになることで、容量素子１０２に供給された電荷は保持される。上記構成により、記憶素子１０１に保持されていたデータを、容量素子１０２に待避させることができる。
【００７６】
期間４が終了した後、記憶装置１００への電源電圧の供給を停止することができる。図９では、記憶装置１００への電源電圧の供給が停止されている期間を、電源停止期間として示している。そして、電源停止期間では、第１クロック信号ＣＬＫ１及び第１クロック信号ＣＬＫ１ｂと、第２クロック信号ＣＬＫ２及び第２クロック信号ＣＬＫ２ｂと、第３クロック信号ＣＬＫ３及び第３クロック信号ＣＬＫ３ｂと、第４クロック信号ＣＬＫ４及び第４クロック信号ＣＬＫ４ｂとの、記憶装置１００への供給を停止することができる。
【００７７】
電源停止期間では、データの保持を容量素子１０２において行うので、記憶素子１０１に電源電圧を与える必要がない。そのため、記憶素子１０１に電源電圧を与えることで、第１論理素子１０５、第２論理素子１０６、及び第３論理素子１０７に流れるオフ電流により生じうるであろう消費電力を電源停止期間では限りなく０にすることができる。したがって、上記オフ電流に起因する消費電力を大幅に削減することができるので、記憶装置１００、延いては記憶装置１００を用いた半導体装置全体の、消費電力を低く抑えることが可能となる。
【００７８】
次いで、電源停止期間が終了し、期間５が開始されると、記憶装置１００への電源電圧の供給が再開される。
【００７９】
期間５において、第１単位記憶回路１０４ａでは、図９のタイミングチャートに従い、図１３に示すように、第１論理素子１０５がオフ、第２論理素子１０６がオフ、第３論理素子１０７がオン、スイッチング素子１０３がオンとなる。また、第２単位記憶回路１０４ｂでは、図９のタイミングチャートに従い、図１３に示すように、第１論理素子１０５がオフ、第２論理素子１０６がオフ、第３論理素子１０７がオン、スイッチング素子１０３がオンとなる。第１単位記憶回路１０４ａと第２単位記憶回路１０４ｂにおいて、容量素子１０２に保持されていた電荷が、オンのスイッチング素子１０３を介して、記憶素子１０１に与えられることで、容量素子１０２に待避させておいたデータを、記憶素子１０１に戻すことができる。そして、スイッチング素子１０３がオフになることで、記憶素子１０１においてデータが保持される。
【００８０】
次いで、期間６において、第１単位記憶回路１０４ａでは、図９のタイミングチャートに従い、図１０に示すように、第１論理素子１０５がオン、第２論理素子１０６がオフ、第３論理素子１０７がオン、スイッチング素子１０３がオフとなる。よって、第１単位記憶回路１０４ａでは、第１論理素子１０５を介して、信号Ｄａｔａの電位が記憶素子１０１に与えられる。
【００８１】
また、期間６において、第２単位記憶回路１０４ｂでは、図９のタイミングチャートに従い、図１０に示すように、第１論理素子１０５がオフ、第２論理素子１０６がオン、第３論理素子１０７がオン、スイッチング素子１０３がオフとなる。よって、期間６において、第２単位記憶回路１０４ｂでは、期間５において容量素子１０２から戻されたデータの電位が、第２論理素子１０６及び第３論理素子１０７によって、保持される。
【００８２】
次いで、期間７において、第１単位記憶回路１０４ａでは、図９のタイミングチャートに従い、図１１に示すように、第１論理素子１０５がオフ、第２論理素子１０６がオン、第３論理素子１０７がオン、スイッチング素子１０３がオフとなる。よって、第１単位記憶回路１０４ａでは、期間６において第１単位記憶回路１０４ａに入力された信号Ｄａｔａの電位が、第２論理素子１０６及び第３論理素子１０７によって、保持される。また、第２論理素子１０６及び第３論理素子１０７によって保持される電位は、第１単位記憶回路１０４ａから出力される。
【００８３】
また、期間７において、第２単位記憶回路１０４ｂでは、図９のタイミングチャートに従い、図１１に示すように、第１論理素子１０５がオン、第２論理素子１０６がオフ、第３論理素子１０７がオン、スイッチング素子１０３がオフとなる。よって、期間７において、第２単位記憶回路１０４ｂでは、第１単位記憶回路１０４ａからの出力電位が与えられる。
【００８４】
本発明の一態様では、上述したように、第１クロック信号ＣＬＫ１及び第１クロック信号ＣＬＫ１ｂと、第２クロック信号ＣＬＫ２及び第２クロック信号ＣＬＫ２ｂとは、異なる系統の信号である。よって、本発明の一態様では、第１クロック信号ＣＬＫ１及び第１クロック信号ＣＬＫ１ｂの電位の極性と、第２クロック信号ＣＬＫ２及び第２クロック信号ＣＬＫ２ｂの電位の極性とを、異なるタイミングで切り替えることが可能である。また、第３クロック信号ＣＬＫ３及び第３クロック信号ＣＬＫ３ｂと、第４クロック信号ＣＬＫ４及び第４クロック信号ＣＬＫ４ｂとは、異なる系統の信号である。よって、本発明の一態様では、第３クロック信号ＣＬＫ３及び第３クロック信号ＣＬＫ３ｂの電位の極性と、第４クロック信号ＣＬＫ４及び第４クロック信号ＣＬＫ４ｂの電位の極性とを、異なるタイミングで切り替えることが可能である。
【００８５】
よって、第１単位記憶回路１０４ａ及び第２単位記憶回路１０４ｂでは、上記期間１乃至期間４と、期間６及び期間７とにおいて、第１論理素子１０５及び第２論理素子１０６の一方がオン、他方がオフである状態とすることができる。本発明の一態様では、上記構成により、記憶素子１０１へのデータの書き込みと、記憶素子１０１における上記データの保持とを順次行うことができる。
【００８６】
また、電源停止期間が終了した後、容量素子１０２に待避しておいたデータを記憶素子１０１へ戻す期間５において、第１論理素子１０５及び第２論理素子１０６の両方をオフにすることができる。上記構成により、本発明の一態様では、期間５において、容量素子１０２に待避させていたデータを記憶素子１０１に書き込んだ後に、記憶素子１０１からのデータの出力を行うことができる。そのため、待避したデータを記憶素子１０１に戻した後でも、記憶素子１０１から出力されるデータの信頼性を高めることができる。
【００８７】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【００８８】
（実施の形態３）
本発明の半導体装置の具体的な一形態について説明する。図１４に、半導体装置の構成をブロックで一例として示す。
【００８９】
半導体装置６００は、制御装置６０１と、演算装置に相当するＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）６０２と、データキャッシュ６０３と、命令キャッシュ６０４と、プログラムカウンタ６０５と、命令レジスタ６０６と、主記憶装置６０７と、レジスタファイル６０８とを有する。
【００９０】
制御装置６０１は、入力された命令をデコードし、実行する機能を有する。ＡＬＵ６０２は、四則演算、論理演算などの各種演算処理を行う機能を有する。データキャッシュ６０３は、使用頻度の高いデータを一時的に記憶しておく緩衝記憶装置である。命令キャッシュ６０４は、制御装置６０１に送られる命令（プログラム）のうち、使用頻度の高い命令を一時的に記憶しておく緩衝記憶装置である。プログラムカウンタ６０５は、次に実行する命令のアドレスを記憶するレジスタである。命令レジスタ６０６は、次に実行する命令を記憶するレジスタである。主記憶装置６０７には、ＡＬＵ６０２における演算処理に用いられるデータや、制御装置６０１において実行される命令が記憶されている。レジスタファイル６０８は、汎用レジスタを含む複数のレジスタを有しており、主記憶装置６０７から読み出されたデータ、ＡＬＵ６０２の演算処理の途中で得られたデータ、或いはＡＬＵ６０２の演算処理の結果得られたデータ、などを記憶することができる。
【００９１】
次いで、半導体装置６００の動作について説明する。
【００９２】
制御装置６０１は、プログラムカウンタ６０５に記憶されている、次に実行する命令のアドレスに従い、命令キャッシュ６０４の対応するアドレスから命令を読み出し、命令レジスタ６０６に上記命令を記憶させる。命令キャッシュ６０４の対応するアドレスに、該当する命令が記憶されていない場合は、主記憶装置６０７の対応するアドレスにアクセスし、主記憶装置６０７から命令を読み出し、命令レジスタ６０６に記憶させる。この場合、上記命令を命令キャッシュ６０４にも記憶させておく。
【００９３】
制御装置６０１は、命令レジスタ６０６に記憶されている命令をデコードし、命令を実行する。具体的には、上記命令に従ってＡＬＵ６０２の動作を制御するための各種信号を生成する。
【００９４】
実行すべき命令が演算命令の場合は、レジスタファイル６０８に記憶されているデータを用いてＡＬＵ６０２に演算処理を行わせ、その演算処理の結果をレジスタファイル６０８に格納する。
【００９５】
実行すべき命令がロード命令の場合は、制御装置６０１は、まずデータキャッシュ６０３の対応するアドレスにアクセスし、該当するデータがデータキャッシュ６０３中にあるか否かを確認する。該当するデータがある場合は、上記データをデータキャッシュ６０３の対応するアドレスからレジスタファイル６０８にコピーする。該当するデータがない場合は、上記データを主記憶装置６０７の対応するアドレスからデータキャッシュ６０３の対応するアドレスにコピーした後、データキャッシュ６０３の対応するアドレスからレジスタファイル６０８に上記データをコピーする。なお、該当するデータがない場合は、主記憶装置６０７にアクセスする必要があるため、データキャッシュ６０３などの緩衝記憶装置にのみアクセスする場合よりも、命令の実行に時間を要する。しかし、上記データのコピーに加えて、主記憶装置６０７における当該データのアドレス及びその近傍のアドレスのデータも緩衝記憶装置にコピーしておくことで、主記憶装置６０７における当該データのアドレス及びその近傍のアドレスへの２度目以降のアクセスを、高速に行うことができる。
【００９６】
実行すべき命令がストア命令の場合は、レジスタファイル６０８のデータを、データキャッシュ６０３の対応するアドレスに記憶させる。このとき、制御装置６０１は、まずデータキャッシュ６０３の対応するアドレスにアクセスし、該当するデータがデータキャッシュ６０３中に格納できるか否かを確認する。格納できる場合は、上記データをレジスタファイル６０８からデータキャッシュ６０３の対応するアドレスにコピーする。格納できない場合は、データキャッシュ６０３の一部領域に新たに対応するアドレスを割り振り、上記データをレジスタファイル６０８からデータキャッシュ６０３の対応するアドレスにコピーする。なお、データキャッシュ６０３にデータをコピーしたら直ちに、主記憶装置６０７にも上記データをコピーする構成も可能である。また、幾つかのデータをデータキャッシュ６０３にコピーした後、それらのデータをまとめて主記憶装置６０７にコピーする構成も可能である。
【００９７】
そして、制御装置６０１は、命令の実行が終了すると、再度プログラムカウンタ６０５にアクセスし、命令レジスタ６０６から読み出した命令をデコード、実行するという上記動作を繰り返す。
【００９８】
なお、図１４に示す半導体装置６００では、データキャッシュ６０３や命令キャッシュ６０４などの緩衝記憶装置に、上記構成を有する記憶装置が設けられている。ＡＬＵ６０２は、上記データキャッシュ６０３や命令キャッシュ６０４などの緩衝記憶装置における保持動作の選択を行う。すなわち、データキャッシュ６０３や命令キャッシュ６０４において、記憶素子にデータを保持するか、容量素子にデータを保持するかを、選択する。記憶素子によるデータの保持が選択されている場合、データキャッシュ６０３や命令キャッシュ６０４内の記憶素子への、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、データキャッシュ６０３や命令キャッシュ６０４内の記憶素子への電源電圧の供給が停止される。電源電圧の供給の停止に関しては、単位記憶回路群と、電源電位ＶＤＤまたは基準電位ＧＮＤの与えられているノード間に、スイッチング素子を設けることにより行うことができる。
【００９９】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０１００】
（実施の形態４）
本発明の一態様に係る記憶装置において、スイッチング素子を構成するトランジスタは、非晶質、微結晶、多結晶又は単結晶である、シリコン又はゲルマニウムなどの半導体を、チャネル形成領域に用いることができる。シリコン半導体としては、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
【０１０１】
或いは、スイッチング素子を構成するトランジスタは、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い、酸化物半導体などの半導体が、チャネル形成領域に用いられていても良い。上述した特性を有する半導体をチャネル形成領域に有するトランジスタは、通常のシリコンやゲルマニウムなどの半導体で形成されたトランジスタに比べて、オフ電流が著しく小さい。
【０１０２】
本発明の一態様に係る記憶装置では、容量素子における電荷の供給、保持、放出を、スイッチング素子により制御する。よって、容量素子におけるデータの保持期間の長さは、容量素子に蓄積されている電荷が、スイッチング素子を介してリークする量に依存する。スイッチング素子を介してリークする電荷量が小さいほど、容量素子におけるデータの保持期間を長く確保することができる。したがって、オフ電流の著しく小さいトランジスタを用いたスイッチング素子により、容量素子に蓄積された電荷を保持することで、容量素子からの電荷のリークを防ぐことができ、データの保持期間を長く確保することができる。上記構成により、電源停止期間が長い場合でも、容量素子におけるデータの書き直しの頻度を少なくすることができ、消費電力をより低減することができる。
【０１０３】
なお、特に断りがない限り、本明細書でオフ電流とは、ｎチャネル型トランジスタにおいては、ドレインをソースとゲート電極よりも高い電圧とした状態において、ソースの電圧を基準としたときのゲート電極の電圧が０以下であるときに、ソースとドレインの間に流れる電流のことを意味する。或いは、本明細書でオフ電流とは、ｐチャネル型トランジスタにおいては、ドレインをソースとゲート電極よりも低い電圧とした状態において、ソースの電圧を基準としたときのゲート電極の電圧が０以上であるときに、ソースとドレインの間に流れる電流のことを意味する。
【０１０４】
また、本発明の一態様では、記憶素子を構成するトランジスタが、結晶性を有するシリコン、またはゲルマニウムなどの半導体をチャネル形成領域に含んでいても良いし、スイッチング素子と同様に、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い、酸化物半導体などの半導体を、チャネル形成領域に含んでいても良い。酸化物半導体よりも結晶性を有するシリコン、またはゲルマニウムなどの半導体の方が、移動度が高い場合、記憶素子を構成するトランジスタが、結晶性を有するシリコン、またはゲルマニウムなどの半導体をチャネル形成領域に含んでいることで、記憶装置、延いては半導体装置の高速動作を確保することができる。
【０１０５】
本実施の形態では、記憶装置の具体的な構成の一例について説明する。なお、本実施の形態では、記憶素子が、結晶性を有するシリコンをチャネル形成領域に有するトランジスタを用いており、容量素子における電荷の供給、保持、放出を制御するトランジスタが、酸化物半導体をチャネル形成領域に有する場合を例示している。
【０１０６】
図１５に、記憶素子が有するｐチャネル型トランジスタ１３０及びｎチャネル型トランジスタ１３１と、容量素子１３２と、スイッチング素子として機能するトランジスタ１３３との構成を、断面図で一例として示す。
【０１０７】
図１５に示す記憶装置は、その表面に絶縁膜２０１が形成された基板２００上に、ｎチャネル型トランジスタ１３１と、ｐチャネル型トランジスタ１３０とを有する。
【０１０８】
ｎチャネル型トランジスタ１３１は、結晶性を有するシリコンを有する半導体膜２０３ｎと、半導体膜２０３ｎ上のゲート絶縁膜２０４ｎと、ゲート絶縁膜２０４ｎを間に挟んで半導体膜２０３ｎと重なる位置に設けられたゲート電極２０５ｎと、半導体膜２０３ｎに接続された導電膜２０６及び導電膜２０７とを有する。そして、半導体膜２０３ｎは、チャネル形成領域として機能する第１の領域２０８と、ソースまたはドレインとして機能する第２の領域２０９及び第２の領域２１０とを有する。第２の領域２０９及び第２の領域２１０は、第１の領域２０８を間に挟んでいる。なお、図１５では、半導体膜２０３ｎが、第１の領域２０８と第２の領域２０９及び第２の領域２１０との間に、ＬＤＤ（Ｌｉｇｈｔ Ｄｏｐｅｄ Ｄｒａｉｎ）領域として機能する第３の領域２１１及び第３の領域２１２を有している場合を例示している。
【０１０９】
また、ｐチャネル型トランジスタ１３０は、結晶性を有するシリコンを有する半導体膜２０３ｐと、半導体膜２０３ｐ上のゲート絶縁膜２０４ｐと、ゲート絶縁膜２０４ｐを間に挟んで半導体膜２０３ｐと重なる位置に設けられたゲート電極２０５ｐと、半導体膜２０３ｐに接続された導電膜２０７及び導電膜２１３とを有する。そして、半導体膜２０３ｐは、チャネル形成領域として機能する第１の領域２１４と、ソースまたはドレインとして機能する第２の領域２１５及び第２の領域２１６とを有する。第２の領域２１５及び第２の領域２１６は、第１の領域２１４を間に挟んでいる。なお、図１５では、半導体膜２０３ｐが、第１の領域２１４と第２の領域２１５及び第２の領域２１６との間に、ＬＤＤ領域として機能する第３の領域２１７及び第３の領域２１８を有している場合を例示している。
【０１１０】
なお、図１５では、ｎチャネル型トランジスタ１３１と、ｐチャネル型トランジスタ１３０とが導電膜２０７を共有している。
【０１１１】
また、図１５では、ｎチャネル型トランジスタ１３１と、ｐチャネル型トランジスタ１３０とが、薄膜の半導体膜を用いている場合を例示しているが、ｎチャネル型トランジスタ１３１と、ｐチャネル型トランジスタ１３０とが、バルクの半導体基板にチャネル形成領域を有するトランジスタであっても良い。薄膜の半導体膜としては、例えば、非晶質シリコンをレーザー結晶化させることで得られる多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
【０１１２】
そして、図１５に示す記憶装置は、導電膜２０６、導電膜２０７、及び導電膜２１３上に絶縁膜２１９が設けられている。そして、絶縁膜２１９上には、第１の酸化絶縁膜２４０ａ、第２の酸化絶縁膜２４０ｂ、及び第３の酸化絶縁膜２４０ｃを有する絶縁膜２４０が設けられている。絶縁膜２４０上には、トランジスタ１３３が設けられている。
【０１１３】
第１の酸化絶縁膜２４０ａ及び第３の酸化絶縁膜２４０ｃは、加熱により一部の酸素が脱離する酸化絶縁膜を用いて形成する。加熱により一部の酸素が脱離する酸化絶縁膜としては、化学量論的組成比を満たす酸素よりも多くの酸素を含む絶縁膜を用いることが好ましい。第１の酸化絶縁膜２４０ａ及び第３の酸化絶縁膜２４０ｃとして、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム等を用いることができる。
【０１１４】
第２の酸化絶縁膜２４０ｂは、酸素の拡散を防ぐ酸化絶縁膜で形成する。第２の酸化絶縁膜２４０ｂの一例としては、酸化アルミニウム、酸化窒化アルミニウム等がある。なお、酸化アルミニウムは、化学量論的組成比を満たす酸素を含む酸化アルミニウム、または化学量論的組成比を満たす酸素よりも多くの酸素を含む酸化アルミニウム（ＡｌＯｘ、ｘは３／２以上）とすることが好ましい。また、酸化窒化アルミニウムは、化学量論的組成比を満たす酸素を含む酸化アルミニウムの一部の酸素が窒素で置換されている。
【０１１５】
なお、「加熱により一部の酸素が脱離する」とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上であることをいう。
【０１１６】
以下、ＴＤＳ分析にて、酸素原子に換算しての酸素の脱離量の測定方法について説明する。
【０１１７】
ＴＤＳ分析したときの気体の脱離量は、スペクトルの積分値に比例する。このため、絶縁膜のスペクトルの積分値と、標準試料の基準値に対する比とにより、気体の放出量を計算することができる。標準試料の基準値とは、所定の原子を含む試料の、スペクトルの積分値に対する原子の密度の割合である。
【０１１８】
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、及び絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の脱離量（ＮＯ２）は、下記の式１で求めることができる。質量数３２のものとしてＣＨ３ＯＨがあるが、絶縁膜中に存在する可能性は低い。よって、ＴＤＳ分析で得られる質量数３２で検出されるスペクトルの全ては、酸素分子由来であると仮定する。また、酸素原子の同位体である質量数１７の酸素原子及び質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため、存在しないものと仮定する。
【０１１９】
ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×α （式１）
【０１２０】
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのスペクトルの積分値である。標準試料の基準値は、ＮＨ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのスペクトルの積分値である。αは、ＴＤＳ分析におけるスペクトル強度に影響する係数である。式１の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記絶縁膜の酸素の脱離量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ３の水素原子を含むシリコンウェハを用いて測定する。
【０１２１】
また、ＴＤＳ分析において、一部の酸素は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の脱離量についても見積もることができる。
【０１２２】
なお、ＮＯ２は酸素分子の脱離量である。絶縁膜においては、酸素原子に換算したときの酸素の放出量は、酸素分子の脱離量の２倍となる。
【０１２３】
上記構成において、加熱により酸素放出される絶縁膜は、酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））とは、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数及び酸素原子数は、ラザフォード後方散乱法により測定した値である。
【０１２４】
また、具体的に、トランジスタ１３３は、酸化物半導体膜２４２と、酸化物半導体膜２４２上のゲート絶縁膜２４３と、ゲート絶縁膜２４３を間に挟んで酸化物半導体膜２４２と重なる位置に設けられたゲート電極２４４と、酸化物半導体膜２４２に接続された導電膜２４５及び導電膜２４６とを有する。酸化物半導体膜２４２は、ゲート電極２４４と重なり、少なくとも一部がチャネル形成領域として機能する第１の領域２４７と、ソースまたはドレインとして機能し、第１の領域２４７を挟む第２の領域２４８及び第２の領域２４９とを有している。
【０１２５】
シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料の一例として、酸化物半導体の他に、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）などの化合物半導体などがある。酸化物半導体は、炭化珪素や窒化ガリウムと異なり、スパッタリング法や湿式法により作製可能であり、量産性に優れるといった利点がある。また、炭化シリコンまたは窒化ガリウムとは異なり、酸化物半導体は室温でも成膜が可能なため、ガラス基板上への成膜、或いはシリコンを用いた集積回路上への成膜が可能である。また、基板の大型化にも対応が可能である。よって、上述したワイドギャップ半導体の中でも、特に酸化物半導体は量産性が高いというメリットを有する。また、トランジスタの性能（例えば電界効果移動度）を向上させるために結晶性の酸化物半導体を得ようとする場合でも、２５０℃から８００℃の熱処理によって容易に結晶性の酸化物半導体を得ることができる。
【０１２６】
次いで、図１６を用いて、図１５に示したトランジスタ１３３の具体的な断面構造について説明する。
【０１２７】
図１６（Ａ）は、絶縁膜２４０及びトランジスタ１３３の断面図であり、図１６（Ｂ）は、絶縁膜２４０及びトランジスタ１３３の上面図である。図１６（Ｂ）の破線Ａ１−Ａ２における断面図が、図１６（Ａ）に相当する。また、図１６（Ｃ）は、図１６（Ｂ）の破線Ｂ１−Ｂ２における、絶縁膜２４０及びトランジスタ１３３の断面図である。
【０１２８】
トランジスタ１３３は、ゲート電極２４４の側部に、絶縁膜を有するサイドウォール２５０が設けられており、ゲート電極２４４の上部に、絶縁膜２５１が設けられている。そして、導電膜２４５及び導電膜２４６は、その一部がサイドウォール２５０に接している。導電膜２４５及び導電膜２４６は必ずしもサイドウォール２５０に接している必要は無いが、サイドウォール２５０に接するように導電膜２４５及び導電膜２４６を形成することで、導電膜２４５及び導電膜２４６の位置が多少ずれて形成されたとしても、導電膜２４５及び導電膜２４６と酸化物半導体膜２４２との接する面積が、変動するのを防ぐことができる。よって、導電膜２４５及び導電膜２４６の位置がずれることによる、トランジスタ１３３のオン電流の変動を防ぐことができる。
【０１２９】
なお、ゲート電極２４４の上部に位置する絶縁膜２５１は必ずしも設ける必要は無いが、絶縁膜２５１を設けることで、導電膜２４５及び導電膜２４６の位置がずれて形成され、ゲート電極２４４の上部にかかっても、導電膜２４５及び導電膜２４６とゲート電極２４４が導通するのを防ぐことができる。
【０１３０】
絶縁膜２４０では、下層に位置する第３の酸化絶縁膜２４０ｃ上に、第１の酸化絶縁膜２４０ａと、第２の酸化絶縁膜２４０ｂとが順に積層するように設けられている。そして、第１の酸化絶縁膜２４０ａ及び第２の酸化絶縁膜２４０ｂには開口部２４１が設けられており、上記開口部２４１には、トランジスタ１３３が有する酸化物半導体膜２４２が設けられている。そして、第１の酸化絶縁膜２４０ａは、酸化物半導体膜２４２の端部に接するように、酸化物半導体膜２４２の周囲に設けられている。また、第２の酸化絶縁膜２４０ｂは、第１の酸化絶縁膜２４０ａを間に挟んで酸化物半導体膜２４２の周囲に設けられている。第３の酸化絶縁膜２４０ｃは、酸化物半導体膜２４２の下部に設けられている。
【０１３１】
上記構成により、加熱により第１の酸化絶縁膜２４０ａから放出された酸素が、第２の酸化絶縁膜２４０ｂを通過するのを抑制することができるので、上記酸素が第１の領域２４７における酸化物半導体膜２４２の端部２５２に効率よく供給される。また、第３の酸化絶縁膜２４０ｃから放出された酸素は、酸化物半導体膜２４２の下部に供給される。なお、酸化物半導体をチャネル形成領域に有するトランジスタ１３３は、酸化物半導体膜２４２を所望の形状にエッチングするためのエッチング処理、酸化物半導体膜２４２の端部の減圧雰囲気における暴露等により、酸化物半導体膜２４２の端部において酸素の脱離による酸素欠損が形成されやすい。そして、酸素欠損はキャリアの移動経路となるため、酸化物半導体膜２４２の端部に酸素欠損が形成されると、寄生チャネルが生じ、それによりトランジスタ１３３のオフ電流が高まる。しかし、本発明の一態様では、上記構成により、第１の領域２４７における酸化物半導体膜２４２の端部２５２に酸素欠損が形成されるのを防ぎ、オフ電流を低減させることができる。
【０１３２】
また、図１５に示すように、容量素子１３２は、絶縁膜２４０上の導電膜２５３と、導電膜２５３上の絶縁膜２５４と、絶縁膜２５４を間に挟んで導電膜２５３と重なる位置に設けられた導電膜２５５とを有する。絶縁膜２５４は、トランジスタ１３３上にも設けられている。また、導電膜２５３と導電膜２４５とは電気的に接続されていても良いし、或いは、導電膜２５３と導電膜２４５とが一の連続した導電膜で構成されていても良い。
【０１３３】
なお、図１５では、容量素子１３２をトランジスタ１３３と共に絶縁膜２４０の上に設けている場合を例示しているが、容量素子１３２は、ｎチャネル型トランジスタ１３１及びｐチャネル型トランジスタ１３０と共に、絶縁膜２４０の下に設けられていても良い。
【０１３４】
また、図１５では、絶縁膜２４０と、ｎチャネル型トランジスタ１３１及びｐチャネル型トランジスタ１３０との間に、絶縁膜２１９を設けている場合を例示しているが、絶縁膜２１９は必ずしも設ける必要は無い。絶縁膜２１９を設けない場合、導電膜２０６、導電膜２０７、及び導電膜２１３に接するように、絶縁膜２４０が設けられる。
【０１３５】
また、図１５において、トランジスタ１３３は、ゲート電極２４４を酸化物半導体膜２４２の片側において少なくとも有していれば良いが、酸化物半導体膜２４２を間に挟んで存在する一対のゲート電極を有していても良い。
【０１３６】
次いで、トランジスタ１３３の構成が図１５に示した記憶装置と異なる、本発明の一態様に係る記憶装置の構成について説明する。図１７（Ａ）、図１７（Ｂ）及び図１７（Ｃ）に、トランジスタ１３３の構成を一例として示す。図１７（Ａ）、図１７（Ｂ）及び図１７（Ｃ）では、第１の酸化絶縁膜２２０ａ及び第２の酸化絶縁膜２２０ｂを有する絶縁膜２２０上に、トランジスタ１３３が設けられている。なお、図１７（Ａ）は、絶縁膜２２０及びトランジスタ１３３の断面図であり、図１７（Ｂ）は、絶縁膜２２０及びトランジスタ１３３の上面図である。図１７（Ｂ）の破線Ａ１−Ａ２における断面図が、図１７（Ａ）に相当する。また、図１７（Ｃ）は、図１７（Ｂ）の破線Ｂ１−Ｂ２における、絶縁膜２２０及びトランジスタ１３３の断面図である。
【０１３７】
第１の酸化絶縁膜２２０ａは、加熱により一部の酸素が脱離する酸化絶縁膜を用いて形成する。加熱により一部の酸素が脱離する酸化絶縁膜としては、化学量論的組成比を満たす酸素よりも多くの酸素を含む絶縁膜を用いることが好ましい。第１の酸化絶縁膜２２０ａとして、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム等を用いることができる。
【０１３８】
第２の酸化絶縁膜２２０ｂは、酸素の拡散を防ぐ酸化絶縁膜で形成する。第２の酸化絶縁膜２２０ｂの一例としては、酸化アルミニウム、酸化窒化アルミニウム等がある。なお、酸化アルミニウムは、化学量論的組成比を満たす酸素を含む酸化アルミニウム、または化学量論的組成比を満たす酸素よりも多くの酸素を含む酸化アルミニウム（ＡｌＯｘ、ｘは３／２以上）とすることが好ましい。また、酸化窒化アルミニウムは、化学量論的組成比を満たす酸素を含む酸化アルミニウムの一部の酸素が窒素で置換されている。
【０１３９】
トランジスタ１３３は、絶縁膜２２０上に位置する酸化物半導体膜２２２と、酸化物半導体膜２２２上のゲート絶縁膜２２３と、ゲート絶縁膜２２３を間に挟んで酸化物半導体膜２２２と重なる位置に設けられたゲート電極２２４と、酸化物半導体膜２２２に接続された導電膜２２５及び導電膜２２６とを有する。酸化物半導体膜２２２は、ゲート電極２２４と重なり、少なくとも一部がチャネル形成領域として機能する第１の領域２２７と、ソースまたはドレインとして機能し、第１の領域２２７を挟む第２の領域２２８及び第２の領域２２９とを有している。
【０１４０】
そして、トランジスタ１３３は、ゲート電極２２４の側部に、絶縁膜を有するサイドウォール２３０が設けられており、ゲート電極２２４の上部に、絶縁膜２３１が設けられている。そして、導電膜２２５及び導電膜２２６は、その一部がサイドウォール２３０に接している。導電膜２２５及び導電膜２２６は必ずしもサイドウォール２３０に接している必要は無いが、サイドウォール２３０に接するように導電膜２２５及び導電膜２２６を形成することで、導電膜２２５及び導電膜２２６の位置が多少ずれて形成されたとしても、導電膜２２５及び導電膜２２６と酸化物半導体膜２２２との接する面積が、変動するのを防ぐことができる。よって、導電膜２２５及び導電膜２２６の位置がずれることによる、トランジスタ１３３のオン電流の変動を防ぐことができる。
【０１４１】
なお、ゲート電極２２４の上部に位置する絶縁膜２３１は必ずしも設ける必要は無いが、絶縁膜２３１を設けることで、導電膜２２５及び導電膜２２６の位置がずれて形成され、ゲート電極２２４の上部にかかっても、導電膜２２５及び導電膜２２６とゲート電極２２４が導通するのを防ぐことができる。
【０１４２】
そして、絶縁膜２２０は、第１の酸化絶縁膜２２０ａの周囲に第２の酸化絶縁膜２２０ｂが設けられている。そして、酸化物半導体膜２２２は、第１の領域２２７において上記第１の酸化絶縁膜２２０ａに接し、第２の領域２２８及び第２の領域２２９において第１の酸化絶縁膜２２０ａ及び第２の酸化絶縁膜２２０ｂに接する。
【０１４３】
上記構成により、加熱により第１の酸化絶縁膜２２０ａから放出された酸素が、第２の酸化絶縁膜２２０ｂを通過するのを抑制することができるので、上記酸素が第１の領域２２７における酸化物半導体膜２２２の端部２３２に効率よく供給される。なお、酸化物半導体をチャネル形成領域に有するトランジスタ１３３は、酸化物半導体膜２２２を所望の形状にエッチングするためのエッチング処理、酸化物半導体膜２２２の端部の減圧雰囲気における暴露等により、酸化物半導体膜２２２の端部において酸素の脱離による酸素欠損が形成されやすい。そして、酸素欠損はキャリアの移動経路となるため、酸化物半導体膜２２２の端部に酸素欠損が形成されると、寄生チャネルが生じ、それによりトランジスタ１３３のオフ電流が高まる。しかし、本発明の一態様では、上記構成により、第１の領域２２７における酸化物半導体膜２２２の端部２３２に酸素欠損が形成されるのを防ぎ、オフ電流を低減させることができる。
【０１４４】
また、図１７において、トランジスタ１３３は、ゲート電極２２４を酸化物半導体膜２２２の片側において少なくとも有していれば良いが、酸化物半導体膜２２２を間に挟んで存在する一対のゲート電極を有していても良い。
【０１４５】
なお、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ ＯＳ）は、ｉ型（真性半導体）又はｉ型に限りなく近い。そのため、上記酸化物半導体を用いたトランジスタは、オフ電流が著しく低いという特性を有する。また、酸化物半導体のバンドギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。水分または水素などの不純物濃度が十分に低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体膜を用いることにより、トランジスタのオフ電流を下げることができる。
【０１４６】
具体的に、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタのオフ電流が低いことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、オフ電流をトランジスタのチャネル幅で除した数値に相当するオフ電流は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、上記トランジスタに高純度化された酸化物半導体膜をチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに低いオフ電流が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく低い。
【０１４７】
なお、酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
【０１４８】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。
【０１４９】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。また、上記酸化物半導体は、珪素を含んでいてもよい。
【０１５０】
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ系酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高いため、半導体装置に用いる半導体材料としては好適である。
【０１５１】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【０１５２】
しかし、これらに限られず、必要とする電気的特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【０１５３】
また、酸化物半導体は、アモルファス（非晶質）であってもよいし、結晶性を有していてもよい。後者の場合、単結晶でもよいし、多結晶でもよいし、一部分が結晶性を有する構成でもよいし、アモルファス中に結晶性を有する部分を含む構造でもよいし、非アモルファスでもよい。一部分が結晶性を有する構成の一例として、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶を含む酸化物半導体（ＣＡＡＣ−ＯＳ：Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒともいう。）を用いてもよい。
【０１５４】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
【０１５５】
また、結晶性を有する酸化物半導体は、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【０１５６】
なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式２にて定義される。
【０１５７】
【数１】
【０１５８】
なお、上記式２において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）の４点で表される四角形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【０１５９】
なお、例えば、酸化物半導体膜は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（亜鉛）を含むターゲットを用いたスパッタ法により形成することができる。Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体膜をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３：１：２、１：１：２、２：１：３、または３：１：４で示されるＩｎ−Ｇａ−Ｚｎ系酸化物のターゲットを用いる。前述の原子数比を有するＩｎ−Ｇａ−Ｚｎ系酸化物のターゲットを用いて酸化物半導体膜を成膜することで、多結晶またはＣＡＡＣが形成されやすくなる。また、Ｉｎ、Ｇａ、及びＺｎを含むターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上１００％未満である。充填率の高いターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。
【０１６０】
なお、酸化物半導体としてＩｎ−Ｚｎ系酸化物の材料を用いる場合、用いるターゲット中の金属元素の原子数比は、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１．５：１〜１５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝３：４〜１５：２）とする。例えば、Ｉｎ−Ｚｎ系酸化物である酸化物半導体膜の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。Ｚｎの比率を上記範囲に収めることで、移動度の向上を実現することができる。
【０１６１】
そして、具体的に酸化物半導体膜は、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて形成すればよい。成膜時に、基板温度を１００℃以上６００℃以下、好ましくは２００℃以上４００℃以下としても良い。基板を加熱しながら成膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて処理室を排気すると、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該処理室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。
【０１６２】
なお、スパッタ等で成膜された酸化物半導体膜中には、不純物としての水分または水素（水酸基を含む）が多量に含まれていることがある。水分または水素はドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。そこで、本発明の一態様では、酸化物半導体膜中の水分または水素などの不純物を低減（脱水化または脱水素化）するために、酸化物半導体膜に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、または超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、加熱処理を施す。
【０１６３】
酸化物半導体膜に加熱処理を施すことで、酸化物半導体膜中の水分または水素を脱離させることができる。具体的には、２５０℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、５００℃、３分間以上６分間以下程度で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化または脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。
【０１６４】
なお、上記加熱処理により、酸化物半導体膜から酸素が脱離し、酸化物半導体膜内に酸素欠損が形成される場合がある。よって、本発明の一態様では、酸化物半導体膜と接するゲート絶縁膜などの絶縁膜として、酸素を含む絶縁膜を用いる。そして、酸素を含む絶縁膜を形成した後、加熱処理を施すことで、上記絶縁膜から酸化物半導体膜に酸素が供与されるようにする。上記構成により、ドナーとなる酸素欠損を低減し、酸化物半導体膜に含まれる酸化物半導体の、化学量論的組成比を満たすことができる。その結果、酸化物半導体膜をｉ型に近づけることができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、電気特性の向上を実現することができる。
【０１６５】
なお、酸素を酸化物半導体膜に供与するための加熱処理は、窒素、超乾燥空気、または希ガス（アルゴン、ヘリウムなど）の雰囲気下において、好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下で行う。上記ガスは、水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下であることが望ましい。
【０１６６】
また、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶を含む酸化物半導体（ＣＡＡＣ−ＯＳ：Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒともいう。）について、以下、説明する。
【０１６７】
ＣＡＡＣ−ＯＳとは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつｃ軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物をいう。
【０１６８】
ＣＡＡＣ−ＯＳは単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣ−ＯＳは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
【０１６９】
ＣＡＡＣ−ＯＳを構成する酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣ−ＯＳを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣ−ＯＳを形成する基板面、ＣＡＡＣ−ＯＳの表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣ−ＯＳを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣ−ＯＳを形成する基板面、ＣＡＡＣ−ＯＳの表面などに垂直な方向）を向いていてもよい。
【０１７０】
ＣＡＡＣ−ＯＳは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透光性を有していたり、有していなかったりする。
【０１７１】
このようなＣＡＡＣ−ＯＳの例として、膜状に形成され、膜表面またはＣＡＡＣ−ＯＳが形成される基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子及び酸素原子（または窒素原子）の層状配列が認められる酸化物を挙げることもできる。
【０１７２】
ＣＡＡＣ−ＯＳに含まれる結晶構造の一例について図１８乃至図２０を用いて詳細に説明する。なお、特に断りがない限り、図１８乃至図２０は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図１８において丸で囲まれたＯは４配位のＯを示し、二重丸は３配位のＯを示す。
【０１７３】
図１８（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図１８（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図１８（Ａ）の上半分及び下半分にはそれぞれ３個ずつ４配位のＯがある。図１８（Ａ）に示す小グループは電荷が０である。
【０１７４】
図１８（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図１８（Ｂ）の上半分及び下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図１８（Ｂ）に示す構造をとりうる。図１８（Ｂ）に示す小グループは電荷が０である。
【０１７５】
図１８（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図１８（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図１８（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図１８（Ｃ）に示す小グループは電荷が０である。
【０１７６】
図１８（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図１８（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図１８（Ｄ）に示す小グループは電荷が＋１となる。
【０１７７】
図１８（Ｅ）に、２個のＺｎを含む小グループを示す。図１８（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図１８（Ｅ）に示す小グループは電荷が−１となる。
【０１７８】
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
【０１７９】
ここで、これらの小グループ同士が結合する規則について説明する。図１８（Ａ）に示す６配位のＩｎの上半分の３個のＯは、下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｉｎを有する。図１８（Ｂ）に示す５配位のＧａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。図１８（Ｃ）に示す４配位のＺｎの上半分の１個のＯは、下方向に１個の近接Ｚｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）、４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
【０１８０】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
【０１８１】
図１９（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ系酸化物の層構造を構成する中グループのモデル図を示す。図１９（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１９（Ｃ）は、図１９（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０１８２】
図１９（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分及び下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図１９（Ａ）において、Ｉｎの上半分及び下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１９（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
【０１８３】
図１９（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ系酸化物の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分及び下半分にあるＳｎが、４配位のＯが１個ずつ上半分及び下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分及び下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分及び下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０１８４】
ここで、３配位のＯ及び４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１８（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０１８５】
具体的には、図１９（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ系酸化物の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ系酸化物の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
【０１８６】
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系酸化物などを用いた場合も同様である。
【０１８７】
例えば、図２０（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成する中グループのモデル図を示す。
【０１８８】
図２０（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分及び下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分及び下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分及び下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０１８９】
図２０（Ｂ）に３つの中グループで構成される大グループを示す。なお、図２０（Ｃ）は、図２０（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０１９０】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、Ｚｎ及びＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
【０１９１】
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成する中グループは、図２０（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
【０１９２】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することができる。
【実施例１】
【０１９３】
本発明の一態様に係る半導体装置は、消費電力を抑えることができ、高い信頼性を確保することができる。上記半導体装置を用いることで、消費電力の低い電子機器、高い信頼性を有する電子機器を、実現することができる。特に電力の供給を常時受けることが困難な携帯用の電子機器の場合、本発明の一態様に係る消費電力の低い半導体装置をその構成要素に追加することにより、連続使用時間が長くなるといったメリットが得られる。
【０１９４】
本発明の一態様に係る半導体装置は、表示装置、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラやデジタルスチルカメラなどのカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２１に示す。
【０１９５】
図２１（Ａ）は携帯型ゲーム機であり、筐体７０３１、筐体７０３２、表示部７０３３、表示部７０３４、マイクロホン７０３５、スピーカー７０３６、操作キー７０３７、スタイラス７０３８等を有する。本発明の一態様に係る半導体装置は、携帯型ゲーム機の駆動を制御するための集積回路に用いることができる。携帯型ゲーム機の駆動を制御するための集積回路に本発明の一態様に係る半導体装置を用いることで、消費電力の低い携帯型ゲーム機、信頼性の高い携帯型ゲーム機を提供することができる。なお、図２１（Ａ）に示した携帯型ゲーム機は、２つの表示部７０３３と表示部７０３４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
【０１９６】
図２１（Ｂ）は携帯電話であり、筐体７０４１、表示部７０４２、音声入力部７０４３、音声出力部７０４４、操作キー７０４５、受光部７０４６等を有する。受光部７０４６において受信した光を電気信号に変換することで、外部の画像を取り込むことができる。本発明の一態様に係る半導体装置は、携帯電話の駆動を制御するための集積回路に用いることができる。携帯電話の駆動を制御するための集積回路に本発明の一態様に係る半導体装置を用いることで、消費電力の低い携帯電話、信頼性の高い携帯電話を提供することができる。
【０１９７】
図２１（Ｃ）は携帯情報端末であり、筐体７０５１、表示部７０５２、操作キー７０５３等を有する。図２１（Ｃ）に示す携帯情報端末は、モデムが筐体７０５１に内蔵されていても良い。本発明の一態様に係る半導体装置は、携帯情報端末の駆動を制御するための集積回路に用いることができる。携帯情報端末の駆動を制御するための集積回路に本発明の一態様に係る半導体装置を用いることで、消費電力の低い携帯情報端末、信頼性の高い携帯情報端末を提供することができる。
【０１９８】
本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。
【符号の説明】
【０１９９】
１００ 記憶装置
１０１ 記憶素子
１０２ 容量素子
１０３ スイッチング素子
１０４ 単位記憶回路
１０４ａ 第１単位記憶回路
１０４ｂ 第２単位記憶回路
１０５ 第１論理素子
１０６ 第２論理素子
１０７ 第３論理素子
１１０ ｐチャネル型トランジスタ
１１１ ｐチャネル型トランジスタ
１１２ ｎチャネル型トランジスタ
１１３ ｎチャネル型トランジスタ
１３０ ｐチャネル型トランジスタ
１３１ ｎチャネル型トランジスタ
１３２ 容量素子
１３３ トランジスタ
２００ 基板
２０１ 絶縁膜
２０３ｎ 半導体膜
２０３ｐ 半導体膜
２０４ｎ ゲート絶縁膜
２０４ｐ ゲート絶縁膜
２０５ｎ ゲート電極
２０５ｐ ゲート電極
２０６ 導電膜
２０７ 導電膜
２０８ 第１の領域
２０９ 第２の領域
２１０ 第２の領域
２１１ 第３の領域
２１２ 第３の領域
２１３ 導電膜
２１４ 第１の領域
２１５ 第２の領域
２１６ 第２の領域
２１７ 第３の領域
２１８ 第３の領域
２１９ 絶縁膜
２２０ 絶縁膜
２２０ａ 第１の酸化絶縁膜
２２０ｂ 第２の酸化絶縁膜
２２２ 酸化物半導体膜
２２３ ゲート絶縁膜
２２４ ゲート電極
２２５ 導電膜
２２６ 導電膜
２２７ 第１の領域
２２８ 第２の領域
２２９ 第２の領域
２３０ サイドウォール
２３１ 絶縁膜
２３２ 端部
２４０ 絶縁膜
２４０ａ 第１の酸化絶縁膜
２４０ｂ 第２の酸化絶縁膜
２４０ｃ 第３の酸化絶縁膜
２４１ 開口部
２４２ 酸化物半導体膜
２４３ ゲート絶縁膜
２４４ ゲート電極
２４５ 導電膜
２４６ 導電膜
２４７ 第１の領域
２４８ 第２の領域
２４９ 第２の領域
２５０ サイドウォール
２５１ 絶縁膜
２５２ 端部
２５３ 導電膜
２５４ 絶縁膜
２５５ 導電膜
６００ 半導体装置
６０１ 制御装置
６０２ ＡＬＵ
６０３ データキャッシュ
６０４ 命令キャッシュ
６０５ プログラムカウンタ
６０６ 命令レジスタ
６０７ 主記憶装置
６０８ レジスタファイル
７０３１ 筐体
７０３２ 筐体
７０３３ 表示部
７０３４ 表示部
７０３５ マイクロホン
７０３６ スピーカー
７０３７ 操作キー
７０３８ スタイラス
７０４１ 筐体
７０４２ 表示部
７０４３ 音声入力部
７０４４ 音声出力部
７０４５ 操作キー
７０４６ 受光部
７０５１ 筐体
７０５２ 表示部
７０５３ 操作キー
【技術分野】
【０００１】
本発明は、記憶装置と、当該記憶装置を用いた半導体装置に関する。
【背景技術】
【０００２】
中央演算処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などの半導体装置は、その用途によって多種多様な構成を有しているが、一般的に、データや命令を記憶するための主記憶装置の他に、高速でデータの書き込みと読み出しができるレジスタ、キャッシュなどの緩衝記憶装置が設けられている。緩衝記憶装置は、演算装置と主記憶装置の間に介在し、低速な主記憶装置へのアクセスを減らして演算処理を高速化させることを目的として、ＣＰＵに設けられている。
【０００３】
通常は、レジスタとしてフリップフロップが、キャッシュとしてＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が用いられる。下記特許文献１には、キャッシュとして、ＳＲＡＭなどの揮発性メモリと、不揮発性メモリとを併用する構成について記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平７−１２１４４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、中央演算処理装置などの半導体装置には、高速動作のみならず、消費電力の低さと、集積度の高さが要求される。しかし、例えば、トランジスタのサイズにもよるが、ハイレベルの電源電位が与えられているノードと、ローレベルの電源電位が与えられているノードの間において、直列に接続されたｐチャネル型トランジスタ及びｎチャネル型トランジスタを、バルクのシリコンを用いて作製した場合、室温下にて、ノード間の電圧が約３Ｖの状態にて、１ｐＡ程度のオフ電流が生じる。中央演算処理装置や、緩衝記憶装置の規模が大型化してトランジスタ数が多くなるほど、或いは、中央演算処理装置や、緩衝記憶装置が設けられたＩＣチップの温度が上昇するほど、上記オフ電流の総量は大きくなるため、消費電力が嵩んでしまう。
【０００６】
半導体装置の消費電力を抑えるため、緩衝記憶装置への電源の供給を停止するという一つの方法が提案されている。緩衝記憶装置に用いられるフリップフロップやＳＲＡＭは揮発性であるため、上記方法では、揮発性の記憶装置の周辺に不揮発性の記憶装置を配置し、電源の供給を停止する前にデータを不揮発性の記憶装置へ一時的に移している。しかし、これらの不揮発性の記憶装置は、主に磁気素子や強誘電体メモリが用いられているため、作製工程が複雑である。
【０００７】
また、長い期間に渡って電源電圧の供給を停止する場合には、データをハードディスク、フラッシュメモリ等の外部記憶装置に移してから電源電圧の供給を停止することもできる。しかし、これらの外部記憶装置はデータを元に戻すのに時間がかかるため、短い期間に電源電圧の供給を停止する場合には適さない。
【０００８】
上述したような技術的背景のもと、本発明では、消費電力を抑えることができる記憶装置、及び上記記憶装置を用いた半導体装置の提供を目的の一つとする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明の一態様では、入力電位の極性を反転させることで出力電位を生成する論理素子を複数用いた記憶素子と、当該記憶素子のデータを記憶する容量素子と、当該容量素子における電荷の供給、保持、放出を制御するスイッチング素子とを、記憶装置に設ける。
【００１０】
本発明の一態様では、記憶素子に保持されているデータは、記憶装置への電源電圧の供給が停止される前に、容量素子に待避させる。具体的に、データの待避は、容量素子への電荷の供給により行い、上記電荷の保持は、上記スイッチング素子をオフにすることで行う。そして、記憶装置への電源電圧の供給が再開された後に、容量素子に保持されていた電荷を放出することで、待避させておいたデータを記憶素子に戻す。上記構成により、電源電圧の供給が停止されても、記憶装置内のデータの消失を防ぐことができる。よって、外部記憶装置にデータを待避させる必要がないため、記憶装置、もしくは記憶装置を用いた半導体装置へ、短い期間でも電源電圧の供給を停止することができる。その結果、記憶装置、及び半導体装置の消費電力を低減させることができる。
【００１１】
なお、本発明の一態様では、記憶素子を構成する上記複数の論理素子のうち、記憶素子へのデータの入力を制御する論理素子（第１論理素子）が、入力された電位の極性を、第１クロック信号に従って反転させる論理素子であるものとする。また、上記複数の論理素子のうち、幾つかの論理素子は入力されたデータを保持する機能を有している。そして、その幾つかの論理素子の少なくとも１つの論理素子（第２論理素子）は、入力された電位の極性を第２クロック信号に従って反転させる論理素子であるものとする。
【００１２】
なお、第１クロック信号と第２クロック信号は、異なる系統の信号である。よって、第１クロック信号の電位の極性と、第２クロック信号の電位の極性とを、異なるタイミングで切り替えることが可能である。よって、本発明の一態様では、第１論理素子及び第２論理素子において、一方がオンで他方がオフである状態を作ることができ、また、両方がオフである状態を作ることもできる。
【００１３】
本発明の一態様では、第１論理素子及び第２論理素子において、一方をオン、他方をオフとすることで、記憶素子へのデータの書き込みと、記憶素子における上記データの保持とを順次行うことができる。また、本発明の一態様では、容量素子に待避させていたデータを記憶素子に戻す際に、第１論理素子及び第２論理素子を両方オフにすることができるので、記憶素子から出力されるデータの信頼性を高めることができる。
【００１４】
具体的に、本発明の一態様に係る記憶装置は、第１クロック信号に従って、データを含む信号の電位の極性を反転させることで、出力電位を生成する第１論理素子と、第１論理素子が生成する出力電位を保持する第２論理素子及び第３論理素子と、トランジスタを用いたスイッチング素子と、第２論理素子及び第３論理素子において保持されている第１論理素子の出力電位が、スイッチング素子を介して与えられることで、データを記憶する容量素子と、を有する。第２論理素子は、第１クロック信号とは異なる系統の第２クロック信号に従って、第３論理素子の出力電位の極性を反転させることで、第２論理素子の出力電位を生成する。第３論理素子は、第２論理素子の出力電位の極性を反転させることで、第３論理素子の出力電位を生成する。
【発明の効果】
【００１５】
本発明の一態様では、上記構成により、消費電力を抑えることができる記憶装置と、上記記憶装置を用いた半導体装置を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】記憶装置と単位記憶回路の構成を示す図。
【図２】タイミングチャート。
【図３】単位記憶回路の動作を示す図。
【図４】単位記憶回路の動作を示す図。
【図５】単位記憶回路の動作を示す図。
【図６】論理記号と、真理値表と、論理素子の構成を示す図。
【図７】単位記憶回路の構成を示す図。
【図８】記憶装置と単位記憶回路の構成を示す図。
【図９】タイミングチャート。
【図１０】記憶装置の動作を示す図。
【図１１】記憶装置の動作を示す図。
【図１２】記憶装置の動作を示す図。
【図１３】記憶装置の動作を示す図。
【図１４】半導体装置のブロック図。
【図１５】記憶装置の断面図。
【図１６】トランジスタの断面図、及び上面図。
【図１７】トランジスタの断面図、及び上面図。
【図１８】酸化物半導体の結晶構造を説明する図。
【図１９】酸化物半導体の結晶構造を説明する図。
【図２０】酸化物半導体の結晶構造を説明する図。
【図２１】電子機器の図。
【発明を実施するための形態】
【００１７】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００１８】
なお、本発明は、マイクロプロセッサ、画像処理回路、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、マイクロコントローラなどの集積回路や、ＲＦタグ、半導体表示装置等、記憶装置を用いることができる半導体装置を、その範疇に含む。半導体表示装置には、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）等や、記憶装置を駆動回路または制御回路に有しているその他の半導体表示装置が、その範疇に含まれる。
【００１９】
（実施の形態１）
図１（Ａ）に、本発明の一態様に係る記憶装置の構成を、一例として示す。本発明の一態様に係る記憶装置１００は、１ビットのデータを記憶することができる単位記憶回路１０４を、単数または複数有している。図１（Ａ）では、記憶装置１００が単位記憶回路１０４を複数有する場合を例示している。そして、記憶装置１００は、任意の一の単位記憶回路１０４から出力された電位が、その後段にある一の単位記憶回路１０４に入力される構成を有している。
【００２０】
また、単位記憶回路１０４は、記憶素子１０１と、当該記憶素子１０１のデータを記憶する容量素子１０２と、当該容量素子１０２における電荷の供給、保持、放出を制御するスイッチング素子１０３とを有する。単位記憶回路１０４は、必要に応じて、ダイオード、抵抗素子、インダクタンスなどの、その他の回路素子を、さらに有していても良い。
【００２１】
記憶素子１０１は、入力電位の極性を反転させることで出力電位を生成する論理素子を、複数用いている。上記複数の論理素子には、基準電位ＧＮＤとハイレベルの電源電位ＶＤＤとを与えることができる。基準電位ＧＮＤと電源電位ＶＤＤとが論理素子に与えられることで、上記基準電位ＧＮＤと電源電位ＶＤＤの電位差が、電源電圧として当該論理素子に与えられることとなる。
【００２２】
さらに、上記複数の論理素子のうち、少なくとも２つの論理素子は、入力された電位の極性を第１クロック信号ＣＬＫ１及び第２クロック信号ＣＬＫ２のいずれか一方に従って、反転させる論理素子である。
【００２３】
そして、記憶素子１０１は、入力された信号Ｄａｔａに含まれるデータを記憶する。具体的に、信号Ｄａｔａが有する１ビットのデータが、初段の単位記憶回路１０４に入力されると、上記データは記憶素子１０１に入力される。記憶素子１０１は、基準電位ＧＮＤ及び電源電位ＶＤＤと、第１クロック信号ＣＬＫ１及び第２クロック信号ＣＬＫ２とが与えられている限りにおいて、上記データを保持する。そして、上記１ビットのデータが、後段の単位記憶回路１０４に入力されると、信号Ｄａｔａが有する次の１ビットのデータが、初段の単位記憶回路１０４に入力される。上記動作を繰り返すことで、信号Ｄａｔａが有する全ビットのデータが、複数の単位記憶回路１０４によって保持される。
【００２４】
容量素子１０２は、単位記憶回路１０４に入力された信号Ｄａｔａのデータを必要に応じて記憶できるように、スイッチング素子１０３を介して、記憶素子１０１に接続されている。具体的に、容量素子１０２は、一対の電極間に誘電体を有するコンデンサであり、その一方の電極は、スイッチング素子１０３を介して記憶素子１０１に接続され、他方の電極は、基準電位ＧＮＤなどの電位が与えられているノードに接続されている。スイッチング素子１０３は、そのゲート電極に与えられる信号ＳｉｇＡによりスイッチングが制御される。
【００２５】
なお、図１（Ａ）では、スイッチング素子１０３が一のトランジスタで構成されている場合を例示しているが、本発明はこの構成に限定されない。本発明の一態様では、複数のトランジスタを用いてスイッチング素子１０３を構成していても良い。スイッチング素子１０３が複数のトランジスタで構成されている場合、上記複数のトランジスタは並列に接続されていても良いし、直列に接続されていても良いし、直列と並列が組み合わされて接続されていても良い。
【００２６】
本明細書において、トランジスタが直列に接続されている状態とは、第１のトランジスタのソースとドレインのいずれか一方のみが、第２のトランジスタのソースとドレインのいずれか一方のみに接続されている状態を意味する。また、トランジスタが並列に接続されている状態とは、第１のトランジスタのソースとドレインのいずれか一方が、第２のトランジスタのソースとドレインのいずれか一方に接続され、第１のトランジスタのソースとドレインの他方が第２のトランジスタのソースとドレインの他方に接続されている状態を意味する。
【００２７】
また、トランジスタが有するソースとドレインは、トランジスタの極性及びソースとドレインに与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、ソースとドレインのうち、低い電位が与えられる方がソースと呼ばれ、高い電位が与えられる方がドレインと呼ばれる。また、ｐチャネル型トランジスタでは、ソースとドレインのうち、低い電位が与えられる方がドレインと呼ばれ、高い電位が与えられる方がソースと呼ばれる。本明細書では、便宜上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替わる。
【００２８】
なお、図１（Ａ）では、スイッチング素子１０３を構成しているトランジスタがシングルゲート構造である場合を例示しているが、上記トランジスタは、電気的に接続された複数のゲート電極を有することで、チャネル形成領域を複数有する、マルチゲート構造であっても良い。
【００２９】
次いで、図１（Ｂ）に、単位記憶回路１０４の、具体的な構成の一例を示す。図１（Ｂ）に示す単位記憶回路１０４では、記憶素子１０１が、第１論理素子１０５、第２論理素子１０６、及び第３論理素子１０７を有する。第１論理素子１０５は、入力された電位の極性を第１クロック信号ＣＬＫ１に従って反転させる論理素子である。また、第２論理素子１０６は、入力された電位の極性を第２クロック信号ＣＬＫ２に従って反転させる論理素子である。また、第３論理素子１０７は、入力された電位の極性を反転させる論理素子である。
【００３０】
また、第１論理素子１０５、第２論理素子１０６、及び第３論理素子１０７は、基準電位ＧＮＤが与えられるノードと、電源電位ＶＤＤが与えられるノードに接続されている。第１論理素子１０５は、第１クロック信号ＣＬＫ１と、基準電位ＧＮＤ及び電源電位ＶＤＤとが与えられている限りにおいて駆動し、出力電位を生成する。また、第２論理素子１０６は、第２クロック信号ＣＬＫ２と、基準電位ＧＮＤ及び電源電位ＶＤＤとが与えられている限りにおいて駆動し、出力電位を生成する。また、第３論理素子１０７は、基準電位ＧＮＤ及び電源電位ＶＤＤが与えられている限りにおいて駆動し、出力電位を生成する。
【００３１】
なお、図１（Ｂ）では、第１クロック信号ＣＬＫ１のみならず、第１クロック信号ＣＬＫ１の電位の極性を反転させた信号である、第１クロック信号ＣＬＫ１ｂが、第１論理素子１０５に入力されている。第１クロック信号ＣＬＫ１と第１クロック信号ＣＬＫ１ｂとは、電位の極性が切り替わるタイミングがほぼ一致しているため、本発明の一態様では、同じ系統の信号と見なす。同様に、図１（Ｂ）では、第２クロック信号ＣＬＫ２と、第２クロック信号ＣＬＫ２の電位の極性を反転させた信号である、第２クロック信号ＣＬＫ２ｂが、第２論理素子１０６に入力されている。これら第２クロック信号ＣＬＫ２と第２クロック信号ＣＬＫ２ｂとは、電位の極性が切り替わるタイミングがほぼ一致しているため、同じ系統の信号と見なす。
【００３２】
以下、第１論理素子１０５及び第２論理素子１０６の具体的な構成とその動作について説明する。図６（Ａ）に、第１論理素子１０５及び第２論理素子１０６の論理記号を示す。図６（Ａ）において、入力電位は端子Ａに与えられる。第１クロック信号ＣＬＫ１ｂまたは第２クロック信号ＣＬＫ２の電位は、端子φに与えられる。第１クロック信号ＣＬＫ１または第２クロック信号ＣＬＫ２ｂの電位は、端子φｂに与えられる。出力電位は端子Ｘから出力される。
【００３３】
図６（Ｂ）に、第１論理素子１０５及び第２論理素子１０６の各端子に与えられる電位のレベルと、出力電位のレベルとの関係をまとめた真理値表を示す。
【００３４】
図６（Ｂ）に示すように、第１論理素子１０５及び第２論理素子１０６は、端子φに与えられる電位がハイレベル、端子φｂに与えられる電位がローレベルの場合に、端子Ａに与えられる入力電位の極性を反転させて、出力電位を生成する。すなわち、端子Ａの電位がハイレベルの時、端子Ｘの電位はローレベルとなり、端子Ａの電位がローレベルの時、端子Ｘの電位はハイレベルとなる。
【００３５】
また、図６（Ｂ）に示すように、第１論理素子１０５及び第２論理素子１０６は、端子φに与えられる電位がローレベル、端子φｂに与えられる電位がハイレベルの場合に、ハイインピーダンスの状態、すなわちオフとなる。
【００３６】
図６（Ｃ）に、第１論理素子１０５及び第２論理素子１０６の、回路構成の一例を示す。図６（Ｃ）に示す論理素子は、順に直列に接続されたｐチャネル型トランジスタ１１０、ｐチャネル型トランジスタ１１１、ｎチャネル型トランジスタ１１２、及びｎチャネル型トランジスタ１１３を有する。具体的に、ｐチャネル型トランジスタ１１０は、そのソースが電源電位ＶＤＤの与えられるノードに接続され、そのドレインが、ｐチャネル型トランジスタ１１１のソースに接続されている。ｎチャネル型トランジスタ１１３は、そのソースが基準電位ＧＮＤの与えられるノードに接続され、そのドレインが、ｎチャネル型トランジスタ１１２のソースに接続されている。ｐチャネル型トランジスタ１１１のドレイン及びｎチャネル型トランジスタ１１２のドレインは接続されている。
【００３７】
そして、ｐチャネル型トランジスタ１１０のゲートが端子φｂに相当する。ｎチャネル型トランジスタ１１３のゲートが端子φに相当する。ｐチャネル型トランジスタ１１１のゲート及びｎチャネル型トランジスタ１１２のゲートが端子Ａに相当し、入力電位が与えられる。ｐチャネル型トランジスタ１１１のドレイン及びｎチャネル型トランジスタ１１２のドレインが端子Ｘに相当し、その電位が出力電位となる。
【００３８】
次いで、図１（Ｂ）に示した単位記憶回路１０４の、具体的な動作の一例について、図２乃至図５を用いて詳細に説明する。
【００３９】
図２は、図１（Ｂ）に示した単位記憶回路１０４における、第１クロック信号ＣＬＫ１、第１クロック信号ＣＬＫ１ｂ、第２クロック信号ＣＬＫ２、第２クロック信号ＣＬＫ２ｂ、信号ＳｉｇＡの、電位の時間変化を示すタイミングチャートである。期間１乃至期間４と、期間５乃至期間７では、単位記憶回路１０４への電源電圧の供給が行われているものとする。
【００４０】
まず、図２の期間１では、第１クロック信号ＣＬＫ１の電位はローレベル、第１クロック信号ＣＬＫ１ｂの電位はハイレベル、第２クロック信号ＣＬＫ２の電位はローレベル、第２クロック信号ＣＬＫ２ｂの電位はハイレベル、信号ＳｉｇＡの電位はローレベルである。
【００４１】
図３（Ａ）に、期間１における単位記憶回路１０４の動作を模式的に示す。期間１において、単位記憶回路１０４では、上記各種信号の電位に従って、第１論理素子１０５がオン、第２論理素子１０６がオフ、第３論理素子１０７がオン、スイッチング素子１０３がオフとなる。よって、第１論理素子１０５は、信号Ｄａｔａの電位が与えられると、その電位の極性を反転させることで、出力電位を生成する。そして、第１論理素子１０５の出力電位が第３論理素子１０７に与えられると、第３論理素子１０７は上記電位の極性を反転させることで出力電位を生成する。
【００４２】
次いで、図２の期間２では、第１クロック信号ＣＬＫ１の電位はハイレベル、第１クロック信号ＣＬＫ１ｂの電位はローレベル、第２クロック信号ＣＬＫ２の電位はハイレベル、第２クロック信号ＣＬＫ２ｂの電位はローレベル、信号ＳｉｇＡの電位はローレベルである。
【００４３】
図３（Ｂ）に、期間２における単位記憶回路１０４の動作を模式的に示す。期間２において、単位記憶回路１０４では、上記各種信号の電位に従って、第１論理素子１０５がオフ、第２論理素子１０６がオン、第３論理素子１０７がオン、スイッチング素子１０３がオフとなる。よって、第３論理素子１０７は、期間１において生成された第１論理素子１０５の出力電位の極性を反転させることで、出力電位を生成する。第２論理素子１０６は、第３論理素子１０７の出力電位が与えられると、上記電位の極性を反転させることで出力電位を生成する。そして、第３論理素子１０７は、第２論理素子１０６の出力電位が与えられると、上記電位の極性を反転させることで出力電位を生成する。上記動作を繰り返すことにより、期間１において生成された第１論理素子１０５の出力電位は、第２論理素子１０６及び第３論理素子１０７において保持される。
【００４４】
次いで、図２の期間３では、単位記憶回路１０４は期間１と同様の動作を行う。
【００４５】
次いで、図２の期間４では、第１クロック信号ＣＬＫ１の電位はハイレベル、第１クロック信号ＣＬＫ１ｂの電位はローレベル、第２クロック信号ＣＬＫ２の電位はハイレベル、第２クロック信号ＣＬＫ２ｂの電位はローレベル、信号ＳｉｇＡの電位はハイレベルである。
【００４６】
図４（Ａ）に、期間４における単位記憶回路１０４の動作を模式的に示す。期間４において、単位記憶回路１０４では、上記各種信号の電位に従って、第１論理素子１０５がオフ、第２論理素子１０６がオン、第３論理素子１０７がオン、スイッチング素子１０３がオンとなる。よって、期間２の場合と同様に、期間３において生成された第１論理素子１０５の出力電位は、第２論理素子１０６及び第３論理素子１０７において保持される。
【００４７】
ただし、期間２とは異なり、期間４では、スイッチング素子１０３がオンとなる。よって、第２論理素子１０６の出力電位、すなわち、期間３における第１論理素子１０５の出力電位が、オンのスイッチング素子１０３を介して、容量素子１０２に与えられる。容量素子１０２では、与えられた電位に従って電荷が供給される。その後、スイッチング素子１０３がオフになることで、容量素子１０２に供給された電荷は保持される。上記構成により、記憶素子１０１に保持されていたデータを、容量素子１０２に待避させることができる。
【００４８】
期間４が終了した後、記憶装置１００への電源電圧の供給を停止することができる。図２では、記憶装置１００への電源電圧の供給が停止されている期間を、電源停止期間として示している。具体的に、電源電圧の供給を停止するということは、電源電位ＶＤＤが与えられていたノードと、基準電位ＧＮＤが与えられていたノードの電位差を０に限りなく近づけることを意味する。そして、電源停止期間では、第１論理素子１０５への第１クロック信号ＣＬＫ１及び第１クロック信号ＣＬＫ１ｂの供給も停止することができる。また、電源停止期間では、第２論理素子１０６への第２クロック信号ＣＬＫ２及び第２クロック信号ＣＬＫ２ｂの供給も停止することができる。
【００４９】
電源停止期間では、データの保持を容量素子１０２において行うので、記憶素子１０１に電源電圧を与える必要がない。よって、記憶素子１０１に電源電圧を与えることで、第１論理素子１０５、第２論理素子１０６、及び第３論理素子１０７に流れるオフ電流により生じるであろう消費電力を電源停止期間では限りなく０にすることができる。したがって、上記オフ電流に起因する消費電力を大幅に削減することができるので、記憶装置１００、延いては記憶装置１００を用いた半導体装置全体の、消費電力を低く抑えることが可能となる。
【００５０】
なお、本実施の形態では、期間４においてデータの待避を行う場合を例示しているが、期間３においてデータの待避を行い、期間３終了後に電源停止期間を設けるようにしても良い。
【００５１】
次いで、電源停止期間が終了し、期間５が開始されると、記憶装置１００への電源電圧の供給が再開される。図２の期間５では、第１クロック信号ＣＬＫ１の電位はハイレベル、第１クロック信号ＣＬＫ１ｂの電位はローレベル、第２クロック信号ＣＬＫ２の電位はローレベル、第２クロック信号ＣＬＫ２ｂの電位はハイレベル、信号ＳｉｇＡの電位はハイレベルである。
【００５２】
図４（Ｂ）に、期間５における単位記憶回路１０４の動作を模式的に示す。期間５において、単位記憶回路１０４では、上記各種信号の電位に従って、第１論理素子１０５がオフ、第２論理素子１０６がオフ、第３論理素子１０７がオン、スイッチング素子１０３がオンとなる。よって、容量素子１０２に保持されていた電荷が、オンのスイッチング素子１０３を介して、記憶素子１０１に与えられる。上記保持される電荷の量は、期間４における第２論理素子１０６の出力電位、すなわち、期間３における第１論理素子１０５の出力電位を反映している。よって、上記電荷が記憶素子１０１に与えられることで、期間４における第２論理素子１０６の出力電位、すなわち、期間３における第１論理素子１０５の出力電位が、第３論理素子１０７に与えられる。そして、スイッチング素子１０３がオフになることで、第３論理素子１０７に上記電位が与えられた状態が保持される。上記構成により、容量素子１０２に待避させていたデータを、記憶素子１０１に戻すことができる。
【００５３】
次いで、図２の期間６では、第１クロック信号ＣＬＫ１の電位はハイレベル、第１クロック信号ＣＬＫ１ｂの電位はローレベル、第２クロック信号ＣＬＫ２の電位はハイレベル、第２クロック信号ＣＬＫ２ｂの電位はローレベル、信号ＳｉｇＡの電位はローレベルである。
【００５４】
図５に、期間６における単位記憶回路１０４の動作を模式的に示す。期間６において、単位記憶回路１０４では、上記各種信号の電位に従って、第１論理素子１０５がオフ、第２論理素子１０６がオン、第３論理素子１０７がオン、スイッチング素子１０３がオフとなる。よって、第３論理素子１０７は、期間５において与えられた電位の極性を反転させることで、出力電位を生成する。第２論理素子１０６は、第３論理素子１０７の出力電位が与えられると、上記電位の極性を反転させることで出力電位を生成する。そして、第３論理素子１０７は、第２論理素子１０６の出力電位が与えられると、上記電位の極性を反転させることで出力電位を生成する。上記動作を繰り返すことにより、期間５において第３論理素子１０７に与えられた電位は、第２論理素子１０６及び第３論理素子１０７において保持される。
【００５５】
次いで、図２の期間７では、単位記憶回路１０４は期間１と同様の動作を行う。
【００５６】
本発明の一態様では、第１クロック信号ＣＬＫ１及び第１クロック信号ＣＬＫ１ｂと、第２クロック信号ＣＬＫ２及び第２クロック信号ＣＬＫ２ｂとが、異なる系統の信号である。よって、本発明の一態様では、第１クロック信号ＣＬＫ１及び第１クロック信号ＣＬＫ１ｂの電位の極性と、第２クロック信号ＣＬＫ２及び第２クロック信号ＣＬＫ２ｂの電位の極性とを、異なるタイミングで切り替えることが可能である。よって、上記期間１乃至期間４と、期間６及び期間７では、第１論理素子１０５及び第２論理素子１０６において、一方がオンで他方がオフである状態とすることができる。さらに、電源停止期間が終了した後、容量素子１０２に待避しておいたデータを記憶素子１０１へ戻す期間５では、第１論理素子１０５及び第２論理素子１０６において、両方がオフである状態とすることができる。上記構成により、本発明の一態様では、期間５において、容量素子１０２に待避させていたデータを記憶素子１０１に書き込んだ後に、記憶素子１０１からのデータの出力を行うことができる。そのため、待避したデータを記憶素子１０１に戻した後でも、記憶素子１０１から出力されるデータの信頼性を高めることができる。
【００５７】
なお、図１（Ｂ）に示した単位記憶回路１０４では、スイッチング素子１０３が、記憶素子１０１と容量素子１０２の接続を制御する構成を有しているが、本発明はこの構成に限定されない。スイッチング素子１０３は、容量素子１０２における電荷の供給、保持、放出を制御できれば良い。具体的に、スイッチング素子１０３は、記憶素子１０１に保持されているデータに見合った量の電荷が、記憶素子１０１から容量素子１０２に供給されるように、また、供給された上記電荷が容量素子１０２において保持されるように、さらには、容量素子１０２に保持されている上記電荷が記憶素子１０１に放出されるように、記憶素子１０１と容量素子１０２の間における電荷の流れを制御する機能を有していれば良い。
【００５８】
図７に、単位記憶回路１０４の別の一例を示す。図７に示す単位記憶回路１０４では、スイッチング素子１０３の位置が、図１（Ｂ）に示した単位記憶回路１０４とは異なっている。具体的には、容量素子１０２が有する一対の電極のうち、一方の電極が記憶素子１０１に接続されており、他方の電極が、スイッチング素子１０３を介して、基準電位ＧＮＤなどの電位が与えられているノードに接続されている。
【００５９】
（実施の形態２）
本実施の形態では、複数の単位記憶回路を有する記憶装置の構成の一例と、その動作の一例について説明する。
【００６０】
図８に、少なくとも２つの単位記憶回路を有する記憶装置１００の構成を、一例として示す。図８では、上記２つの単位記憶回路を、第１単位記憶回路１０４ａ、第２単位記憶回路１０４ｂとして示す。第１単位記憶回路１０４ａの出力電位が、第２単位記憶回路１０４ｂに与えられるものとする。
【００６１】
第１単位記憶回路１０４ａ及び第２単位記憶回路１０４ｂは、図１（Ｂ）に示した単位記憶回路１０４と同じ構成を有している。ただし、第２単位記憶回路１０４ｂが有する第１論理素子１０５は、入力された電位の極性を第３クロック信号ＣＬＫ３に従って反転させる論理素子である。また、第２単位記憶回路１０４ｂが有する第２論理素子１０６は、入力された電位の極性を第４クロック信号ＣＬＫ４に従って反転させる論理素子である。
【００６２】
なお、第３クロック信号ＣＬＫ３と第４クロック信号ＣＬＫ４は、互いに異なる系統の信号である。よって、第３クロック信号ＣＬＫ３と第４クロック信号ＣＬＫ４は、互いにその電位の極性を、異なるタイミングで切り替えることが可能である。よって、本発明の一態様では、第１単位記憶回路１０４ａと第２単位記憶回路１０４ｂのそれぞれにおいて、第１論理素子１０５及び第２論理素子１０６の一方をオンとし他方をオフとする状態を作ることができ、また、第１論理素子１０５及び第２論理素子１０６の両方をオフとする状態を作ることもできる。
【００６３】
そして、第２単位記憶回路１０４ｂでは、第１論理素子１０５が図６（Ａ）に示した構成を有していると仮定すると、第３クロック信号ＣＬＫ３の電位が端子φに与えられ、第３クロック信号ＣＬＫ３の電位の極性を反転させた信号である第３クロック信号ＣＬＫ３ｂの電位が、端子φｂに与えられる。また、第２単位記憶回路１０４ｂでは、第２論理素子１０６が図６（Ａ）に示した構成を有していると仮定すると、第４クロック信号ＣＬＫ４の電位が端子φｂに与えられ、第４クロック信号ＣＬＫ４の電位の極性を反転させた信号である第４クロック信号ＣＬＫ４ｂが、端子φに与えられる。
【００６４】
そして、第１単位記憶回路１０４ａが有するスイッチング素子１０３と、第２単位記憶回路１０４ｂが有するスイッチング素子１０３とは、そのゲート電極に与えられる信号ＳｉｇＡにより、共にスイッチングが制御される。
【００６５】
次いで、図８に示した記憶装置１００の、具体的な動作の一例について、図９乃至図１３を用いて詳細に説明する。
【００６６】
図９は、図８に示した記憶装置１００における、各種信号の電位の時間変化を示すタイミングチャートである。期間１乃至期間４と、期間５乃至期間７では、記憶装置１００への電源電圧の供給が行われているものとする。
【００６７】
まず、期間１において、第１単位記憶回路１０４ａでは、図９のタイミングチャートに従い、図１０に示すように、第１論理素子１０５がオン、第２論理素子１０６がオフ、第３論理素子１０７がオン、スイッチング素子１０３がオフとなる。よって、第１単位記憶回路１０４ａでは、第１論理素子１０５を介して、信号Ｄａｔａの電位が記憶素子１０１に与えられる。
【００６８】
また、期間１において、第２単位記憶回路１０４ｂでは、図９のタイミングチャートに従い、図１０に示すように、第１論理素子１０５がオフ、第２論理素子１０６がオン、第３論理素子１０７がオン、スイッチング素子１０３がオフとなる。よって、期間１において、第２単位記憶回路１０４ｂでは、第２論理素子１０６及び第３論理素子１０７によって、期間１の前に第１単位記憶回路１０４ａから与えられた出力電位が、保持される。
【００６９】
次いで、期間２において、第１単位記憶回路１０４ａでは、図９のタイミングチャートに従い、図１１に示すように、第１論理素子１０５がオフ、第２論理素子１０６がオン、第３論理素子１０７がオン、スイッチング素子１０３がオフとなる。よって、第１単位記憶回路１０４ａでは、第２論理素子１０６及び第３論理素子１０７によって、期間１に第１単位記憶回路１０４ａに入力された信号Ｄａｔａの電位が保持される。また、第２論理素子１０６及び第３論理素子１０７によって保持される電位は、第１単位記憶回路１０４ａから出力される。
【００７０】
また、期間２において、第２単位記憶回路１０４ｂでは、図９のタイミングチャートに従い、図１１に示すように、第１論理素子１０５がオン、第２論理素子１０６がオフ、第３論理素子１０７がオン、スイッチング素子１０３がオフとなる。よって、期間２において、第２単位記憶回路１０４ｂでは、第１単位記憶回路１０４ａからの出力電位が与えられる。
【００７１】
次いで、期間３において、第１単位記憶回路１０４ａでは、図９のタイミングチャートに従い、図１０に示すように、第１論理素子１０５がオン、第２論理素子１０６がオフ、第３論理素子１０７がオン、スイッチング素子１０３がオフとなる。よって、第１単位記憶回路１０４ａでは、第１論理素子１０５を介して、信号Ｄａｔａの電位が記憶素子１０１に与えられる。
【００７２】
また、期間３において、第２単位記憶回路１０４ｂでは、図９のタイミングチャートに従い、図１０に示すように、第１論理素子１０５がオフ、第２論理素子１０６がオン、第３論理素子１０７がオン、スイッチング素子１０３がオフとなる。よって、期間３において、第２単位記憶回路１０４ｂでは、第２論理素子１０６及び第３論理素子１０７によって、期間２に第１単位記憶回路１０４ａから与えられた出力電位が保持される。
【００７３】
次いで、期間４において、第１単位記憶回路１０４ａでは、図９のタイミングチャートに従い、図１２に示すように、第１論理素子１０５がオフ、第２論理素子１０６がオン、第３論理素子１０７がオン、スイッチング素子１０３がオンとなる。よって、第１単位記憶回路１０４ａでは、第２論理素子１０６及び第３論理素子１０７によって、期間３に第１単位記憶回路１０４ａに入力された信号Ｄａｔａの電位が保持される。また、第２論理素子１０６及び第３論理素子１０７によって保持される電位は、第１単位記憶回路１０４ａから出力される。
【００７４】
また、期間４において、第２単位記憶回路１０４ｂでは、図９のタイミングチャートに従い、図１２に示すように、第１論理素子１０５がオン、第２論理素子１０６がオフ、第３論理素子１０７がオン、スイッチング素子１０３がオンとなる。よって、期間４において、第２単位記憶回路１０４ｂでは、第１単位記憶回路１０４ａからの出力電位が与えられる。
【００７５】
期間４では、期間２とは異なり、スイッチング素子１０３がオンとなる。よって、第１単位記憶回路１０４ａでは、第２論理素子１０６及び第３論理素子１０７によって保持されている信号Ｄａｔａの電位が、オンのスイッチング素子１０３を介して、容量素子１０２に与えられる。また、第２単位記憶回路１０４ｂでは、第１単位記憶回路１０４ａからの出力電位が、オンのスイッチング素子１０３を介して、容量素子１０２に与えられる。各容量素子１０２には、与えられた電位に従って電荷が供給される。その後、第１単位記憶回路１０４ａ及び第２単位記憶回路１０４ｂにおいて、スイッチング素子１０３がオフになることで、容量素子１０２に供給された電荷は保持される。上記構成により、記憶素子１０１に保持されていたデータを、容量素子１０２に待避させることができる。
【００７６】
期間４が終了した後、記憶装置１００への電源電圧の供給を停止することができる。図９では、記憶装置１００への電源電圧の供給が停止されている期間を、電源停止期間として示している。そして、電源停止期間では、第１クロック信号ＣＬＫ１及び第１クロック信号ＣＬＫ１ｂと、第２クロック信号ＣＬＫ２及び第２クロック信号ＣＬＫ２ｂと、第３クロック信号ＣＬＫ３及び第３クロック信号ＣＬＫ３ｂと、第４クロック信号ＣＬＫ４及び第４クロック信号ＣＬＫ４ｂとの、記憶装置１００への供給を停止することができる。
【００７７】
電源停止期間では、データの保持を容量素子１０２において行うので、記憶素子１０１に電源電圧を与える必要がない。そのため、記憶素子１０１に電源電圧を与えることで、第１論理素子１０５、第２論理素子１０６、及び第３論理素子１０７に流れるオフ電流により生じうるであろう消費電力を電源停止期間では限りなく０にすることができる。したがって、上記オフ電流に起因する消費電力を大幅に削減することができるので、記憶装置１００、延いては記憶装置１００を用いた半導体装置全体の、消費電力を低く抑えることが可能となる。
【００７８】
次いで、電源停止期間が終了し、期間５が開始されると、記憶装置１００への電源電圧の供給が再開される。
【００７９】
期間５において、第１単位記憶回路１０４ａでは、図９のタイミングチャートに従い、図１３に示すように、第１論理素子１０５がオフ、第２論理素子１０６がオフ、第３論理素子１０７がオン、スイッチング素子１０３がオンとなる。また、第２単位記憶回路１０４ｂでは、図９のタイミングチャートに従い、図１３に示すように、第１論理素子１０５がオフ、第２論理素子１０６がオフ、第３論理素子１０７がオン、スイッチング素子１０３がオンとなる。第１単位記憶回路１０４ａと第２単位記憶回路１０４ｂにおいて、容量素子１０２に保持されていた電荷が、オンのスイッチング素子１０３を介して、記憶素子１０１に与えられることで、容量素子１０２に待避させておいたデータを、記憶素子１０１に戻すことができる。そして、スイッチング素子１０３がオフになることで、記憶素子１０１においてデータが保持される。
【００８０】
次いで、期間６において、第１単位記憶回路１０４ａでは、図９のタイミングチャートに従い、図１０に示すように、第１論理素子１０５がオン、第２論理素子１０６がオフ、第３論理素子１０７がオン、スイッチング素子１０３がオフとなる。よって、第１単位記憶回路１０４ａでは、第１論理素子１０５を介して、信号Ｄａｔａの電位が記憶素子１０１に与えられる。
【００８１】
また、期間６において、第２単位記憶回路１０４ｂでは、図９のタイミングチャートに従い、図１０に示すように、第１論理素子１０５がオフ、第２論理素子１０６がオン、第３論理素子１０７がオン、スイッチング素子１０３がオフとなる。よって、期間６において、第２単位記憶回路１０４ｂでは、期間５において容量素子１０２から戻されたデータの電位が、第２論理素子１０６及び第３論理素子１０７によって、保持される。
【００８２】
次いで、期間７において、第１単位記憶回路１０４ａでは、図９のタイミングチャートに従い、図１１に示すように、第１論理素子１０５がオフ、第２論理素子１０６がオン、第３論理素子１０７がオン、スイッチング素子１０３がオフとなる。よって、第１単位記憶回路１０４ａでは、期間６において第１単位記憶回路１０４ａに入力された信号Ｄａｔａの電位が、第２論理素子１０６及び第３論理素子１０７によって、保持される。また、第２論理素子１０６及び第３論理素子１０７によって保持される電位は、第１単位記憶回路１０４ａから出力される。
【００８３】
また、期間７において、第２単位記憶回路１０４ｂでは、図９のタイミングチャートに従い、図１１に示すように、第１論理素子１０５がオン、第２論理素子１０６がオフ、第３論理素子１０７がオン、スイッチング素子１０３がオフとなる。よって、期間７において、第２単位記憶回路１０４ｂでは、第１単位記憶回路１０４ａからの出力電位が与えられる。
【００８４】
本発明の一態様では、上述したように、第１クロック信号ＣＬＫ１及び第１クロック信号ＣＬＫ１ｂと、第２クロック信号ＣＬＫ２及び第２クロック信号ＣＬＫ２ｂとは、異なる系統の信号である。よって、本発明の一態様では、第１クロック信号ＣＬＫ１及び第１クロック信号ＣＬＫ１ｂの電位の極性と、第２クロック信号ＣＬＫ２及び第２クロック信号ＣＬＫ２ｂの電位の極性とを、異なるタイミングで切り替えることが可能である。また、第３クロック信号ＣＬＫ３及び第３クロック信号ＣＬＫ３ｂと、第４クロック信号ＣＬＫ４及び第４クロック信号ＣＬＫ４ｂとは、異なる系統の信号である。よって、本発明の一態様では、第３クロック信号ＣＬＫ３及び第３クロック信号ＣＬＫ３ｂの電位の極性と、第４クロック信号ＣＬＫ４及び第４クロック信号ＣＬＫ４ｂの電位の極性とを、異なるタイミングで切り替えることが可能である。
【００８５】
よって、第１単位記憶回路１０４ａ及び第２単位記憶回路１０４ｂでは、上記期間１乃至期間４と、期間６及び期間７とにおいて、第１論理素子１０５及び第２論理素子１０６の一方がオン、他方がオフである状態とすることができる。本発明の一態様では、上記構成により、記憶素子１０１へのデータの書き込みと、記憶素子１０１における上記データの保持とを順次行うことができる。
【００８６】
また、電源停止期間が終了した後、容量素子１０２に待避しておいたデータを記憶素子１０１へ戻す期間５において、第１論理素子１０５及び第２論理素子１０６の両方をオフにすることができる。上記構成により、本発明の一態様では、期間５において、容量素子１０２に待避させていたデータを記憶素子１０１に書き込んだ後に、記憶素子１０１からのデータの出力を行うことができる。そのため、待避したデータを記憶素子１０１に戻した後でも、記憶素子１０１から出力されるデータの信頼性を高めることができる。
【００８７】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【００８８】
（実施の形態３）
本発明の半導体装置の具体的な一形態について説明する。図１４に、半導体装置の構成をブロックで一例として示す。
【００８９】
半導体装置６００は、制御装置６０１と、演算装置に相当するＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）６０２と、データキャッシュ６０３と、命令キャッシュ６０４と、プログラムカウンタ６０５と、命令レジスタ６０６と、主記憶装置６０７と、レジスタファイル６０８とを有する。
【００９０】
制御装置６０１は、入力された命令をデコードし、実行する機能を有する。ＡＬＵ６０２は、四則演算、論理演算などの各種演算処理を行う機能を有する。データキャッシュ６０３は、使用頻度の高いデータを一時的に記憶しておく緩衝記憶装置である。命令キャッシュ６０４は、制御装置６０１に送られる命令（プログラム）のうち、使用頻度の高い命令を一時的に記憶しておく緩衝記憶装置である。プログラムカウンタ６０５は、次に実行する命令のアドレスを記憶するレジスタである。命令レジスタ６０６は、次に実行する命令を記憶するレジスタである。主記憶装置６０７には、ＡＬＵ６０２における演算処理に用いられるデータや、制御装置６０１において実行される命令が記憶されている。レジスタファイル６０８は、汎用レジスタを含む複数のレジスタを有しており、主記憶装置６０７から読み出されたデータ、ＡＬＵ６０２の演算処理の途中で得られたデータ、或いはＡＬＵ６０２の演算処理の結果得られたデータ、などを記憶することができる。
【００９１】
次いで、半導体装置６００の動作について説明する。
【００９２】
制御装置６０１は、プログラムカウンタ６０５に記憶されている、次に実行する命令のアドレスに従い、命令キャッシュ６０４の対応するアドレスから命令を読み出し、命令レジスタ６０６に上記命令を記憶させる。命令キャッシュ６０４の対応するアドレスに、該当する命令が記憶されていない場合は、主記憶装置６０７の対応するアドレスにアクセスし、主記憶装置６０７から命令を読み出し、命令レジスタ６０６に記憶させる。この場合、上記命令を命令キャッシュ６０４にも記憶させておく。
【００９３】
制御装置６０１は、命令レジスタ６０６に記憶されている命令をデコードし、命令を実行する。具体的には、上記命令に従ってＡＬＵ６０２の動作を制御するための各種信号を生成する。
【００９４】
実行すべき命令が演算命令の場合は、レジスタファイル６０８に記憶されているデータを用いてＡＬＵ６０２に演算処理を行わせ、その演算処理の結果をレジスタファイル６０８に格納する。
【００９５】
実行すべき命令がロード命令の場合は、制御装置６０１は、まずデータキャッシュ６０３の対応するアドレスにアクセスし、該当するデータがデータキャッシュ６０３中にあるか否かを確認する。該当するデータがある場合は、上記データをデータキャッシュ６０３の対応するアドレスからレジスタファイル６０８にコピーする。該当するデータがない場合は、上記データを主記憶装置６０７の対応するアドレスからデータキャッシュ６０３の対応するアドレスにコピーした後、データキャッシュ６０３の対応するアドレスからレジスタファイル６０８に上記データをコピーする。なお、該当するデータがない場合は、主記憶装置６０７にアクセスする必要があるため、データキャッシュ６０３などの緩衝記憶装置にのみアクセスする場合よりも、命令の実行に時間を要する。しかし、上記データのコピーに加えて、主記憶装置６０７における当該データのアドレス及びその近傍のアドレスのデータも緩衝記憶装置にコピーしておくことで、主記憶装置６０７における当該データのアドレス及びその近傍のアドレスへの２度目以降のアクセスを、高速に行うことができる。
【００９６】
実行すべき命令がストア命令の場合は、レジスタファイル６０８のデータを、データキャッシュ６０３の対応するアドレスに記憶させる。このとき、制御装置６０１は、まずデータキャッシュ６０３の対応するアドレスにアクセスし、該当するデータがデータキャッシュ６０３中に格納できるか否かを確認する。格納できる場合は、上記データをレジスタファイル６０８からデータキャッシュ６０３の対応するアドレスにコピーする。格納できない場合は、データキャッシュ６０３の一部領域に新たに対応するアドレスを割り振り、上記データをレジスタファイル６０８からデータキャッシュ６０３の対応するアドレスにコピーする。なお、データキャッシュ６０３にデータをコピーしたら直ちに、主記憶装置６０７にも上記データをコピーする構成も可能である。また、幾つかのデータをデータキャッシュ６０３にコピーした後、それらのデータをまとめて主記憶装置６０７にコピーする構成も可能である。
【００９７】
そして、制御装置６０１は、命令の実行が終了すると、再度プログラムカウンタ６０５にアクセスし、命令レジスタ６０６から読み出した命令をデコード、実行するという上記動作を繰り返す。
【００９８】
なお、図１４に示す半導体装置６００では、データキャッシュ６０３や命令キャッシュ６０４などの緩衝記憶装置に、上記構成を有する記憶装置が設けられている。ＡＬＵ６０２は、上記データキャッシュ６０３や命令キャッシュ６０４などの緩衝記憶装置における保持動作の選択を行う。すなわち、データキャッシュ６０３や命令キャッシュ６０４において、記憶素子にデータを保持するか、容量素子にデータを保持するかを、選択する。記憶素子によるデータの保持が選択されている場合、データキャッシュ６０３や命令キャッシュ６０４内の記憶素子への、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、データキャッシュ６０３や命令キャッシュ６０４内の記憶素子への電源電圧の供給が停止される。電源電圧の供給の停止に関しては、単位記憶回路群と、電源電位ＶＤＤまたは基準電位ＧＮＤの与えられているノード間に、スイッチング素子を設けることにより行うことができる。
【００９９】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０１００】
（実施の形態４）
本発明の一態様に係る記憶装置において、スイッチング素子を構成するトランジスタは、非晶質、微結晶、多結晶又は単結晶である、シリコン又はゲルマニウムなどの半導体を、チャネル形成領域に用いることができる。シリコン半導体としては、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
【０１０１】
或いは、スイッチング素子を構成するトランジスタは、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い、酸化物半導体などの半導体が、チャネル形成領域に用いられていても良い。上述した特性を有する半導体をチャネル形成領域に有するトランジスタは、通常のシリコンやゲルマニウムなどの半導体で形成されたトランジスタに比べて、オフ電流が著しく小さい。
【０１０２】
本発明の一態様に係る記憶装置では、容量素子における電荷の供給、保持、放出を、スイッチング素子により制御する。よって、容量素子におけるデータの保持期間の長さは、容量素子に蓄積されている電荷が、スイッチング素子を介してリークする量に依存する。スイッチング素子を介してリークする電荷量が小さいほど、容量素子におけるデータの保持期間を長く確保することができる。したがって、オフ電流の著しく小さいトランジスタを用いたスイッチング素子により、容量素子に蓄積された電荷を保持することで、容量素子からの電荷のリークを防ぐことができ、データの保持期間を長く確保することができる。上記構成により、電源停止期間が長い場合でも、容量素子におけるデータの書き直しの頻度を少なくすることができ、消費電力をより低減することができる。
【０１０３】
なお、特に断りがない限り、本明細書でオフ電流とは、ｎチャネル型トランジスタにおいては、ドレインをソースとゲート電極よりも高い電圧とした状態において、ソースの電圧を基準としたときのゲート電極の電圧が０以下であるときに、ソースとドレインの間に流れる電流のことを意味する。或いは、本明細書でオフ電流とは、ｐチャネル型トランジスタにおいては、ドレインをソースとゲート電極よりも低い電圧とした状態において、ソースの電圧を基準としたときのゲート電極の電圧が０以上であるときに、ソースとドレインの間に流れる電流のことを意味する。
【０１０４】
また、本発明の一態様では、記憶素子を構成するトランジスタが、結晶性を有するシリコン、またはゲルマニウムなどの半導体をチャネル形成領域に含んでいても良いし、スイッチング素子と同様に、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い、酸化物半導体などの半導体を、チャネル形成領域に含んでいても良い。酸化物半導体よりも結晶性を有するシリコン、またはゲルマニウムなどの半導体の方が、移動度が高い場合、記憶素子を構成するトランジスタが、結晶性を有するシリコン、またはゲルマニウムなどの半導体をチャネル形成領域に含んでいることで、記憶装置、延いては半導体装置の高速動作を確保することができる。
【０１０５】
本実施の形態では、記憶装置の具体的な構成の一例について説明する。なお、本実施の形態では、記憶素子が、結晶性を有するシリコンをチャネル形成領域に有するトランジスタを用いており、容量素子における電荷の供給、保持、放出を制御するトランジスタが、酸化物半導体をチャネル形成領域に有する場合を例示している。
【０１０６】
図１５に、記憶素子が有するｐチャネル型トランジスタ１３０及びｎチャネル型トランジスタ１３１と、容量素子１３２と、スイッチング素子として機能するトランジスタ１３３との構成を、断面図で一例として示す。
【０１０７】
図１５に示す記憶装置は、その表面に絶縁膜２０１が形成された基板２００上に、ｎチャネル型トランジスタ１３１と、ｐチャネル型トランジスタ１３０とを有する。
【０１０８】
ｎチャネル型トランジスタ１３１は、結晶性を有するシリコンを有する半導体膜２０３ｎと、半導体膜２０３ｎ上のゲート絶縁膜２０４ｎと、ゲート絶縁膜２０４ｎを間に挟んで半導体膜２０３ｎと重なる位置に設けられたゲート電極２０５ｎと、半導体膜２０３ｎに接続された導電膜２０６及び導電膜２０７とを有する。そして、半導体膜２０３ｎは、チャネル形成領域として機能する第１の領域２０８と、ソースまたはドレインとして機能する第２の領域２０９及び第２の領域２１０とを有する。第２の領域２０９及び第２の領域２１０は、第１の領域２０８を間に挟んでいる。なお、図１５では、半導体膜２０３ｎが、第１の領域２０８と第２の領域２０９及び第２の領域２１０との間に、ＬＤＤ（Ｌｉｇｈｔ Ｄｏｐｅｄ Ｄｒａｉｎ）領域として機能する第３の領域２１１及び第３の領域２１２を有している場合を例示している。
【０１０９】
また、ｐチャネル型トランジスタ１３０は、結晶性を有するシリコンを有する半導体膜２０３ｐと、半導体膜２０３ｐ上のゲート絶縁膜２０４ｐと、ゲート絶縁膜２０４ｐを間に挟んで半導体膜２０３ｐと重なる位置に設けられたゲート電極２０５ｐと、半導体膜２０３ｐに接続された導電膜２０７及び導電膜２１３とを有する。そして、半導体膜２０３ｐは、チャネル形成領域として機能する第１の領域２１４と、ソースまたはドレインとして機能する第２の領域２１５及び第２の領域２１６とを有する。第２の領域２１５及び第２の領域２１６は、第１の領域２１４を間に挟んでいる。なお、図１５では、半導体膜２０３ｐが、第１の領域２１４と第２の領域２１５及び第２の領域２１６との間に、ＬＤＤ領域として機能する第３の領域２１７及び第３の領域２１８を有している場合を例示している。
【０１１０】
なお、図１５では、ｎチャネル型トランジスタ１３１と、ｐチャネル型トランジスタ１３０とが導電膜２０７を共有している。
【０１１１】
また、図１５では、ｎチャネル型トランジスタ１３１と、ｐチャネル型トランジスタ１３０とが、薄膜の半導体膜を用いている場合を例示しているが、ｎチャネル型トランジスタ１３１と、ｐチャネル型トランジスタ１３０とが、バルクの半導体基板にチャネル形成領域を有するトランジスタであっても良い。薄膜の半導体膜としては、例えば、非晶質シリコンをレーザー結晶化させることで得られる多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
【０１１２】
そして、図１５に示す記憶装置は、導電膜２０６、導電膜２０７、及び導電膜２１３上に絶縁膜２１９が設けられている。そして、絶縁膜２１９上には、第１の酸化絶縁膜２４０ａ、第２の酸化絶縁膜２４０ｂ、及び第３の酸化絶縁膜２４０ｃを有する絶縁膜２４０が設けられている。絶縁膜２４０上には、トランジスタ１３３が設けられている。
【０１１３】
第１の酸化絶縁膜２４０ａ及び第３の酸化絶縁膜２４０ｃは、加熱により一部の酸素が脱離する酸化絶縁膜を用いて形成する。加熱により一部の酸素が脱離する酸化絶縁膜としては、化学量論的組成比を満たす酸素よりも多くの酸素を含む絶縁膜を用いることが好ましい。第１の酸化絶縁膜２４０ａ及び第３の酸化絶縁膜２４０ｃとして、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム等を用いることができる。
【０１１４】
第２の酸化絶縁膜２４０ｂは、酸素の拡散を防ぐ酸化絶縁膜で形成する。第２の酸化絶縁膜２４０ｂの一例としては、酸化アルミニウム、酸化窒化アルミニウム等がある。なお、酸化アルミニウムは、化学量論的組成比を満たす酸素を含む酸化アルミニウム、または化学量論的組成比を満たす酸素よりも多くの酸素を含む酸化アルミニウム（ＡｌＯｘ、ｘは３／２以上）とすることが好ましい。また、酸化窒化アルミニウムは、化学量論的組成比を満たす酸素を含む酸化アルミニウムの一部の酸素が窒素で置換されている。
【０１１５】
なお、「加熱により一部の酸素が脱離する」とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上であることをいう。
【０１１６】
以下、ＴＤＳ分析にて、酸素原子に換算しての酸素の脱離量の測定方法について説明する。
【０１１７】
ＴＤＳ分析したときの気体の脱離量は、スペクトルの積分値に比例する。このため、絶縁膜のスペクトルの積分値と、標準試料の基準値に対する比とにより、気体の放出量を計算することができる。標準試料の基準値とは、所定の原子を含む試料の、スペクトルの積分値に対する原子の密度の割合である。
【０１１８】
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、及び絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の脱離量（ＮＯ２）は、下記の式１で求めることができる。質量数３２のものとしてＣＨ３ＯＨがあるが、絶縁膜中に存在する可能性は低い。よって、ＴＤＳ分析で得られる質量数３２で検出されるスペクトルの全ては、酸素分子由来であると仮定する。また、酸素原子の同位体である質量数１７の酸素原子及び質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため、存在しないものと仮定する。
【０１１９】
ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×α （式１）
【０１２０】
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのスペクトルの積分値である。標準試料の基準値は、ＮＨ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのスペクトルの積分値である。αは、ＴＤＳ分析におけるスペクトル強度に影響する係数である。式１の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記絶縁膜の酸素の脱離量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ３の水素原子を含むシリコンウェハを用いて測定する。
【０１２１】
また、ＴＤＳ分析において、一部の酸素は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の脱離量についても見積もることができる。
【０１２２】
なお、ＮＯ２は酸素分子の脱離量である。絶縁膜においては、酸素原子に換算したときの酸素の放出量は、酸素分子の脱離量の２倍となる。
【０１２３】
上記構成において、加熱により酸素放出される絶縁膜は、酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））とは、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数及び酸素原子数は、ラザフォード後方散乱法により測定した値である。
【０１２４】
また、具体的に、トランジスタ１３３は、酸化物半導体膜２４２と、酸化物半導体膜２４２上のゲート絶縁膜２４３と、ゲート絶縁膜２４３を間に挟んで酸化物半導体膜２４２と重なる位置に設けられたゲート電極２４４と、酸化物半導体膜２４２に接続された導電膜２４５及び導電膜２４６とを有する。酸化物半導体膜２４２は、ゲート電極２４４と重なり、少なくとも一部がチャネル形成領域として機能する第１の領域２４７と、ソースまたはドレインとして機能し、第１の領域２４７を挟む第２の領域２４８及び第２の領域２４９とを有している。
【０１２５】
シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料の一例として、酸化物半導体の他に、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）などの化合物半導体などがある。酸化物半導体は、炭化珪素や窒化ガリウムと異なり、スパッタリング法や湿式法により作製可能であり、量産性に優れるといった利点がある。また、炭化シリコンまたは窒化ガリウムとは異なり、酸化物半導体は室温でも成膜が可能なため、ガラス基板上への成膜、或いはシリコンを用いた集積回路上への成膜が可能である。また、基板の大型化にも対応が可能である。よって、上述したワイドギャップ半導体の中でも、特に酸化物半導体は量産性が高いというメリットを有する。また、トランジスタの性能（例えば電界効果移動度）を向上させるために結晶性の酸化物半導体を得ようとする場合でも、２５０℃から８００℃の熱処理によって容易に結晶性の酸化物半導体を得ることができる。
【０１２６】
次いで、図１６を用いて、図１５に示したトランジスタ１３３の具体的な断面構造について説明する。
【０１２７】
図１６（Ａ）は、絶縁膜２４０及びトランジスタ１３３の断面図であり、図１６（Ｂ）は、絶縁膜２４０及びトランジスタ１３３の上面図である。図１６（Ｂ）の破線Ａ１−Ａ２における断面図が、図１６（Ａ）に相当する。また、図１６（Ｃ）は、図１６（Ｂ）の破線Ｂ１−Ｂ２における、絶縁膜２４０及びトランジスタ１３３の断面図である。
【０１２８】
トランジスタ１３３は、ゲート電極２４４の側部に、絶縁膜を有するサイドウォール２５０が設けられており、ゲート電極２４４の上部に、絶縁膜２５１が設けられている。そして、導電膜２４５及び導電膜２４６は、その一部がサイドウォール２５０に接している。導電膜２４５及び導電膜２４６は必ずしもサイドウォール２５０に接している必要は無いが、サイドウォール２５０に接するように導電膜２４５及び導電膜２４６を形成することで、導電膜２４５及び導電膜２４６の位置が多少ずれて形成されたとしても、導電膜２４５及び導電膜２４６と酸化物半導体膜２４２との接する面積が、変動するのを防ぐことができる。よって、導電膜２４５及び導電膜２４６の位置がずれることによる、トランジスタ１３３のオン電流の変動を防ぐことができる。
【０１２９】
なお、ゲート電極２４４の上部に位置する絶縁膜２５１は必ずしも設ける必要は無いが、絶縁膜２５１を設けることで、導電膜２４５及び導電膜２４６の位置がずれて形成され、ゲート電極２４４の上部にかかっても、導電膜２４５及び導電膜２４６とゲート電極２４４が導通するのを防ぐことができる。
【０１３０】
絶縁膜２４０では、下層に位置する第３の酸化絶縁膜２４０ｃ上に、第１の酸化絶縁膜２４０ａと、第２の酸化絶縁膜２４０ｂとが順に積層するように設けられている。そして、第１の酸化絶縁膜２４０ａ及び第２の酸化絶縁膜２４０ｂには開口部２４１が設けられており、上記開口部２４１には、トランジスタ１３３が有する酸化物半導体膜２４２が設けられている。そして、第１の酸化絶縁膜２４０ａは、酸化物半導体膜２４２の端部に接するように、酸化物半導体膜２４２の周囲に設けられている。また、第２の酸化絶縁膜２４０ｂは、第１の酸化絶縁膜２４０ａを間に挟んで酸化物半導体膜２４２の周囲に設けられている。第３の酸化絶縁膜２４０ｃは、酸化物半導体膜２４２の下部に設けられている。
【０１３１】
上記構成により、加熱により第１の酸化絶縁膜２４０ａから放出された酸素が、第２の酸化絶縁膜２４０ｂを通過するのを抑制することができるので、上記酸素が第１の領域２４７における酸化物半導体膜２４２の端部２５２に効率よく供給される。また、第３の酸化絶縁膜２４０ｃから放出された酸素は、酸化物半導体膜２４２の下部に供給される。なお、酸化物半導体をチャネル形成領域に有するトランジスタ１３３は、酸化物半導体膜２４２を所望の形状にエッチングするためのエッチング処理、酸化物半導体膜２４２の端部の減圧雰囲気における暴露等により、酸化物半導体膜２４２の端部において酸素の脱離による酸素欠損が形成されやすい。そして、酸素欠損はキャリアの移動経路となるため、酸化物半導体膜２４２の端部に酸素欠損が形成されると、寄生チャネルが生じ、それによりトランジスタ１３３のオフ電流が高まる。しかし、本発明の一態様では、上記構成により、第１の領域２４７における酸化物半導体膜２４２の端部２５２に酸素欠損が形成されるのを防ぎ、オフ電流を低減させることができる。
【０１３２】
また、図１５に示すように、容量素子１３２は、絶縁膜２４０上の導電膜２５３と、導電膜２５３上の絶縁膜２５４と、絶縁膜２５４を間に挟んで導電膜２５３と重なる位置に設けられた導電膜２５５とを有する。絶縁膜２５４は、トランジスタ１３３上にも設けられている。また、導電膜２５３と導電膜２４５とは電気的に接続されていても良いし、或いは、導電膜２５３と導電膜２４５とが一の連続した導電膜で構成されていても良い。
【０１３３】
なお、図１５では、容量素子１３２をトランジスタ１３３と共に絶縁膜２４０の上に設けている場合を例示しているが、容量素子１３２は、ｎチャネル型トランジスタ１３１及びｐチャネル型トランジスタ１３０と共に、絶縁膜２４０の下に設けられていても良い。
【０１３４】
また、図１５では、絶縁膜２４０と、ｎチャネル型トランジスタ１３１及びｐチャネル型トランジスタ１３０との間に、絶縁膜２１９を設けている場合を例示しているが、絶縁膜２１９は必ずしも設ける必要は無い。絶縁膜２１９を設けない場合、導電膜２０６、導電膜２０７、及び導電膜２１３に接するように、絶縁膜２４０が設けられる。
【０１３５】
また、図１５において、トランジスタ１３３は、ゲート電極２４４を酸化物半導体膜２４２の片側において少なくとも有していれば良いが、酸化物半導体膜２４２を間に挟んで存在する一対のゲート電極を有していても良い。
【０１３６】
次いで、トランジスタ１３３の構成が図１５に示した記憶装置と異なる、本発明の一態様に係る記憶装置の構成について説明する。図１７（Ａ）、図１７（Ｂ）及び図１７（Ｃ）に、トランジスタ１３３の構成を一例として示す。図１７（Ａ）、図１７（Ｂ）及び図１７（Ｃ）では、第１の酸化絶縁膜２２０ａ及び第２の酸化絶縁膜２２０ｂを有する絶縁膜２２０上に、トランジスタ１３３が設けられている。なお、図１７（Ａ）は、絶縁膜２２０及びトランジスタ１３３の断面図であり、図１７（Ｂ）は、絶縁膜２２０及びトランジスタ１３３の上面図である。図１７（Ｂ）の破線Ａ１−Ａ２における断面図が、図１７（Ａ）に相当する。また、図１７（Ｃ）は、図１７（Ｂ）の破線Ｂ１−Ｂ２における、絶縁膜２２０及びトランジスタ１３３の断面図である。
【０１３７】
第１の酸化絶縁膜２２０ａは、加熱により一部の酸素が脱離する酸化絶縁膜を用いて形成する。加熱により一部の酸素が脱離する酸化絶縁膜としては、化学量論的組成比を満たす酸素よりも多くの酸素を含む絶縁膜を用いることが好ましい。第１の酸化絶縁膜２２０ａとして、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム等を用いることができる。
【０１３８】
第２の酸化絶縁膜２２０ｂは、酸素の拡散を防ぐ酸化絶縁膜で形成する。第２の酸化絶縁膜２２０ｂの一例としては、酸化アルミニウム、酸化窒化アルミニウム等がある。なお、酸化アルミニウムは、化学量論的組成比を満たす酸素を含む酸化アルミニウム、または化学量論的組成比を満たす酸素よりも多くの酸素を含む酸化アルミニウム（ＡｌＯｘ、ｘは３／２以上）とすることが好ましい。また、酸化窒化アルミニウムは、化学量論的組成比を満たす酸素を含む酸化アルミニウムの一部の酸素が窒素で置換されている。
【０１３９】
トランジスタ１３３は、絶縁膜２２０上に位置する酸化物半導体膜２２２と、酸化物半導体膜２２２上のゲート絶縁膜２２３と、ゲート絶縁膜２２３を間に挟んで酸化物半導体膜２２２と重なる位置に設けられたゲート電極２２４と、酸化物半導体膜２２２に接続された導電膜２２５及び導電膜２２６とを有する。酸化物半導体膜２２２は、ゲート電極２２４と重なり、少なくとも一部がチャネル形成領域として機能する第１の領域２２７と、ソースまたはドレインとして機能し、第１の領域２２７を挟む第２の領域２２８及び第２の領域２２９とを有している。
【０１４０】
そして、トランジスタ１３３は、ゲート電極２２４の側部に、絶縁膜を有するサイドウォール２３０が設けられており、ゲート電極２２４の上部に、絶縁膜２３１が設けられている。そして、導電膜２２５及び導電膜２２６は、その一部がサイドウォール２３０に接している。導電膜２２５及び導電膜２２６は必ずしもサイドウォール２３０に接している必要は無いが、サイドウォール２３０に接するように導電膜２２５及び導電膜２２６を形成することで、導電膜２２５及び導電膜２２６の位置が多少ずれて形成されたとしても、導電膜２２５及び導電膜２２６と酸化物半導体膜２２２との接する面積が、変動するのを防ぐことができる。よって、導電膜２２５及び導電膜２２６の位置がずれることによる、トランジスタ１３３のオン電流の変動を防ぐことができる。
【０１４１】
なお、ゲート電極２２４の上部に位置する絶縁膜２３１は必ずしも設ける必要は無いが、絶縁膜２３１を設けることで、導電膜２２５及び導電膜２２６の位置がずれて形成され、ゲート電極２２４の上部にかかっても、導電膜２２５及び導電膜２２６とゲート電極２２４が導通するのを防ぐことができる。
【０１４２】
そして、絶縁膜２２０は、第１の酸化絶縁膜２２０ａの周囲に第２の酸化絶縁膜２２０ｂが設けられている。そして、酸化物半導体膜２２２は、第１の領域２２７において上記第１の酸化絶縁膜２２０ａに接し、第２の領域２２８及び第２の領域２２９において第１の酸化絶縁膜２２０ａ及び第２の酸化絶縁膜２２０ｂに接する。
【０１４３】
上記構成により、加熱により第１の酸化絶縁膜２２０ａから放出された酸素が、第２の酸化絶縁膜２２０ｂを通過するのを抑制することができるので、上記酸素が第１の領域２２７における酸化物半導体膜２２２の端部２３２に効率よく供給される。なお、酸化物半導体をチャネル形成領域に有するトランジスタ１３３は、酸化物半導体膜２２２を所望の形状にエッチングするためのエッチング処理、酸化物半導体膜２２２の端部の減圧雰囲気における暴露等により、酸化物半導体膜２２２の端部において酸素の脱離による酸素欠損が形成されやすい。そして、酸素欠損はキャリアの移動経路となるため、酸化物半導体膜２２２の端部に酸素欠損が形成されると、寄生チャネルが生じ、それによりトランジスタ１３３のオフ電流が高まる。しかし、本発明の一態様では、上記構成により、第１の領域２２７における酸化物半導体膜２２２の端部２３２に酸素欠損が形成されるのを防ぎ、オフ電流を低減させることができる。
【０１４４】
また、図１７において、トランジスタ１３３は、ゲート電極２２４を酸化物半導体膜２２２の片側において少なくとも有していれば良いが、酸化物半導体膜２２２を間に挟んで存在する一対のゲート電極を有していても良い。
【０１４５】
なお、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ ＯＳ）は、ｉ型（真性半導体）又はｉ型に限りなく近い。そのため、上記酸化物半導体を用いたトランジスタは、オフ電流が著しく低いという特性を有する。また、酸化物半導体のバンドギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。水分または水素などの不純物濃度が十分に低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体膜を用いることにより、トランジスタのオフ電流を下げることができる。
【０１４６】
具体的に、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタのオフ電流が低いことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、オフ電流をトランジスタのチャネル幅で除した数値に相当するオフ電流は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、上記トランジスタに高純度化された酸化物半導体膜をチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに低いオフ電流が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく低い。
【０１４７】
なお、酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
【０１４８】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。
【０１４９】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。また、上記酸化物半導体は、珪素を含んでいてもよい。
【０１５０】
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ系酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高いため、半導体装置に用いる半導体材料としては好適である。
【０１５１】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【０１５２】
しかし、これらに限られず、必要とする電気的特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【０１５３】
また、酸化物半導体は、アモルファス（非晶質）であってもよいし、結晶性を有していてもよい。後者の場合、単結晶でもよいし、多結晶でもよいし、一部分が結晶性を有する構成でもよいし、アモルファス中に結晶性を有する部分を含む構造でもよいし、非アモルファスでもよい。一部分が結晶性を有する構成の一例として、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶を含む酸化物半導体（ＣＡＡＣ−ＯＳ：Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒともいう。）を用いてもよい。
【０１５４】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
【０１５５】
また、結晶性を有する酸化物半導体は、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【０１５６】
なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式２にて定義される。
【０１５７】
【数１】
【０１５８】
なお、上記式２において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）の４点で表される四角形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【０１５９】
なお、例えば、酸化物半導体膜は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（亜鉛）を含むターゲットを用いたスパッタ法により形成することができる。Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体膜をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３：１：２、１：１：２、２：１：３、または３：１：４で示されるＩｎ−Ｇａ−Ｚｎ系酸化物のターゲットを用いる。前述の原子数比を有するＩｎ−Ｇａ−Ｚｎ系酸化物のターゲットを用いて酸化物半導体膜を成膜することで、多結晶またはＣＡＡＣが形成されやすくなる。また、Ｉｎ、Ｇａ、及びＺｎを含むターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上１００％未満である。充填率の高いターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。
【０１６０】
なお、酸化物半導体としてＩｎ−Ｚｎ系酸化物の材料を用いる場合、用いるターゲット中の金属元素の原子数比は、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１．５：１〜１５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝３：４〜１５：２）とする。例えば、Ｉｎ−Ｚｎ系酸化物である酸化物半導体膜の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。Ｚｎの比率を上記範囲に収めることで、移動度の向上を実現することができる。
【０１６１】
そして、具体的に酸化物半導体膜は、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて形成すればよい。成膜時に、基板温度を１００℃以上６００℃以下、好ましくは２００℃以上４００℃以下としても良い。基板を加熱しながら成膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて処理室を排気すると、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該処理室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。
【０１６２】
なお、スパッタ等で成膜された酸化物半導体膜中には、不純物としての水分または水素（水酸基を含む）が多量に含まれていることがある。水分または水素はドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。そこで、本発明の一態様では、酸化物半導体膜中の水分または水素などの不純物を低減（脱水化または脱水素化）するために、酸化物半導体膜に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、または超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、加熱処理を施す。
【０１６３】
酸化物半導体膜に加熱処理を施すことで、酸化物半導体膜中の水分または水素を脱離させることができる。具体的には、２５０℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、５００℃、３分間以上６分間以下程度で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化または脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。
【０１６４】
なお、上記加熱処理により、酸化物半導体膜から酸素が脱離し、酸化物半導体膜内に酸素欠損が形成される場合がある。よって、本発明の一態様では、酸化物半導体膜と接するゲート絶縁膜などの絶縁膜として、酸素を含む絶縁膜を用いる。そして、酸素を含む絶縁膜を形成した後、加熱処理を施すことで、上記絶縁膜から酸化物半導体膜に酸素が供与されるようにする。上記構成により、ドナーとなる酸素欠損を低減し、酸化物半導体膜に含まれる酸化物半導体の、化学量論的組成比を満たすことができる。その結果、酸化物半導体膜をｉ型に近づけることができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、電気特性の向上を実現することができる。
【０１６５】
なお、酸素を酸化物半導体膜に供与するための加熱処理は、窒素、超乾燥空気、または希ガス（アルゴン、ヘリウムなど）の雰囲気下において、好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下で行う。上記ガスは、水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下であることが望ましい。
【０１６６】
また、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶を含む酸化物半導体（ＣＡＡＣ−ＯＳ：Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒともいう。）について、以下、説明する。
【０１６７】
ＣＡＡＣ−ＯＳとは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつｃ軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物をいう。
【０１６８】
ＣＡＡＣ−ＯＳは単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣ−ＯＳは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
【０１６９】
ＣＡＡＣ−ＯＳを構成する酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣ−ＯＳを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣ−ＯＳを形成する基板面、ＣＡＡＣ−ＯＳの表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣ−ＯＳを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣ−ＯＳを形成する基板面、ＣＡＡＣ−ＯＳの表面などに垂直な方向）を向いていてもよい。
【０１７０】
ＣＡＡＣ−ＯＳは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透光性を有していたり、有していなかったりする。
【０１７１】
このようなＣＡＡＣ−ＯＳの例として、膜状に形成され、膜表面またはＣＡＡＣ−ＯＳが形成される基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子及び酸素原子（または窒素原子）の層状配列が認められる酸化物を挙げることもできる。
【０１７２】
ＣＡＡＣ−ＯＳに含まれる結晶構造の一例について図１８乃至図２０を用いて詳細に説明する。なお、特に断りがない限り、図１８乃至図２０は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図１８において丸で囲まれたＯは４配位のＯを示し、二重丸は３配位のＯを示す。
【０１７３】
図１８（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図１８（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図１８（Ａ）の上半分及び下半分にはそれぞれ３個ずつ４配位のＯがある。図１８（Ａ）に示す小グループは電荷が０である。
【０１７４】
図１８（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図１８（Ｂ）の上半分及び下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図１８（Ｂ）に示す構造をとりうる。図１８（Ｂ）に示す小グループは電荷が０である。
【０１７５】
図１８（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図１８（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図１８（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図１８（Ｃ）に示す小グループは電荷が０である。
【０１７６】
図１８（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図１８（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図１８（Ｄ）に示す小グループは電荷が＋１となる。
【０１７７】
図１８（Ｅ）に、２個のＺｎを含む小グループを示す。図１８（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図１８（Ｅ）に示す小グループは電荷が−１となる。
【０１７８】
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
【０１７９】
ここで、これらの小グループ同士が結合する規則について説明する。図１８（Ａ）に示す６配位のＩｎの上半分の３個のＯは、下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｉｎを有する。図１８（Ｂ）に示す５配位のＧａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。図１８（Ｃ）に示す４配位のＺｎの上半分の１個のＯは、下方向に１個の近接Ｚｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）、４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
【０１８０】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
【０１８１】
図１９（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ系酸化物の層構造を構成する中グループのモデル図を示す。図１９（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１９（Ｃ）は、図１９（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０１８２】
図１９（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分及び下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図１９（Ａ）において、Ｉｎの上半分及び下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１９（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
【０１８３】
図１９（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ系酸化物の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分及び下半分にあるＳｎが、４配位のＯが１個ずつ上半分及び下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分及び下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分及び下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０１８４】
ここで、３配位のＯ及び４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１８（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０１８５】
具体的には、図１９（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ系酸化物の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ系酸化物の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
【０１８６】
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系酸化物などを用いた場合も同様である。
【０１８７】
例えば、図２０（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成する中グループのモデル図を示す。
【０１８８】
図２０（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分及び下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分及び下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分及び下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０１８９】
図２０（Ｂ）に３つの中グループで構成される大グループを示す。なお、図２０（Ｃ）は、図２０（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０１９０】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、Ｚｎ及びＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
【０１９１】
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成する中グループは、図２０（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
【０１９２】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することができる。
【実施例１】
【０１９３】
本発明の一態様に係る半導体装置は、消費電力を抑えることができ、高い信頼性を確保することができる。上記半導体装置を用いることで、消費電力の低い電子機器、高い信頼性を有する電子機器を、実現することができる。特に電力の供給を常時受けることが困難な携帯用の電子機器の場合、本発明の一態様に係る消費電力の低い半導体装置をその構成要素に追加することにより、連続使用時間が長くなるといったメリットが得られる。
【０１９４】
本発明の一態様に係る半導体装置は、表示装置、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラやデジタルスチルカメラなどのカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２１に示す。
【０１９５】
図２１（Ａ）は携帯型ゲーム機であり、筐体７０３１、筐体７０３２、表示部７０３３、表示部７０３４、マイクロホン７０３５、スピーカー７０３６、操作キー７０３７、スタイラス７０３８等を有する。本発明の一態様に係る半導体装置は、携帯型ゲーム機の駆動を制御するための集積回路に用いることができる。携帯型ゲーム機の駆動を制御するための集積回路に本発明の一態様に係る半導体装置を用いることで、消費電力の低い携帯型ゲーム機、信頼性の高い携帯型ゲーム機を提供することができる。なお、図２１（Ａ）に示した携帯型ゲーム機は、２つの表示部７０３３と表示部７０３４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
【０１９６】
図２１（Ｂ）は携帯電話であり、筐体７０４１、表示部７０４２、音声入力部７０４３、音声出力部７０４４、操作キー７０４５、受光部７０４６等を有する。受光部７０４６において受信した光を電気信号に変換することで、外部の画像を取り込むことができる。本発明の一態様に係る半導体装置は、携帯電話の駆動を制御するための集積回路に用いることができる。携帯電話の駆動を制御するための集積回路に本発明の一態様に係る半導体装置を用いることで、消費電力の低い携帯電話、信頼性の高い携帯電話を提供することができる。
【０１９７】
図２１（Ｃ）は携帯情報端末であり、筐体７０５１、表示部７０５２、操作キー７０５３等を有する。図２１（Ｃ）に示す携帯情報端末は、モデムが筐体７０５１に内蔵されていても良い。本発明の一態様に係る半導体装置は、携帯情報端末の駆動を制御するための集積回路に用いることができる。携帯情報端末の駆動を制御するための集積回路に本発明の一態様に係る半導体装置を用いることで、消費電力の低い携帯情報端末、信頼性の高い携帯情報端末を提供することができる。
【０１９８】
本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。
【符号の説明】
【０１９９】
１００ 記憶装置
１０１ 記憶素子
１０２ 容量素子
１０３ スイッチング素子
１０４ 単位記憶回路
１０４ａ 第１単位記憶回路
１０４ｂ 第２単位記憶回路
１０５ 第１論理素子
１０６ 第２論理素子
１０７ 第３論理素子
１１０ ｐチャネル型トランジスタ
１１１ ｐチャネル型トランジスタ
１１２ ｎチャネル型トランジスタ
１１３ ｎチャネル型トランジスタ
１３０ ｐチャネル型トランジスタ
１３１ ｎチャネル型トランジスタ
１３２ 容量素子
１３３ トランジスタ
２００ 基板
２０１ 絶縁膜
２０３ｎ 半導体膜
２０３ｐ 半導体膜
２０４ｎ ゲート絶縁膜
２０４ｐ ゲート絶縁膜
２０５ｎ ゲート電極
２０５ｐ ゲート電極
２０６ 導電膜
２０７ 導電膜
２０８ 第１の領域
２０９ 第２の領域
２１０ 第２の領域
２１１ 第３の領域
２１２ 第３の領域
２１３ 導電膜
２１４ 第１の領域
２１５ 第２の領域
２１６ 第２の領域
２１７ 第３の領域
２１８ 第３の領域
２１９ 絶縁膜
２２０ 絶縁膜
２２０ａ 第１の酸化絶縁膜
２２０ｂ 第２の酸化絶縁膜
２２２ 酸化物半導体膜
２２３ ゲート絶縁膜
２２４ ゲート電極
２２５ 導電膜
２２６ 導電膜
２２７ 第１の領域
２２８ 第２の領域
２２９ 第２の領域
２３０ サイドウォール
２３１ 絶縁膜
２３２ 端部
２４０ 絶縁膜
２４０ａ 第１の酸化絶縁膜
２４０ｂ 第２の酸化絶縁膜
２４０ｃ 第３の酸化絶縁膜
２４１ 開口部
２４２ 酸化物半導体膜
２４３ ゲート絶縁膜
２４４ ゲート電極
２４５ 導電膜
２４６ 導電膜
２４７ 第１の領域
２４８ 第２の領域
２４９ 第２の領域
２５０ サイドウォール
２５１ 絶縁膜
２５２ 端部
２５３ 導電膜
２５４ 絶縁膜
２５５ 導電膜
６００ 半導体装置
６０１ 制御装置
６０２ ＡＬＵ
６０３ データキャッシュ
６０４ 命令キャッシュ
６０５ プログラムカウンタ
６０６ 命令レジスタ
６０７ 主記憶装置
６０８ レジスタファイル
７０３１ 筐体
７０３２ 筐体
７０３３ 表示部
７０３４ 表示部
７０３５ マイクロホン
７０３６ スピーカー
７０３７ 操作キー
７０３８ スタイラス
７０４１ 筐体
７０４２ 表示部
７０４３ 音声入力部
７０４４ 音声出力部
７０４５ 操作キー
７０４６ 受光部
７０５１ 筐体
７０５２ 表示部
７０５３ 操作キー
【特許請求の範囲】
【請求項１】
第１クロック信号に従って、データを含む信号の電位の極性を反転させることで、出力電位を生成する第１論理素子と、
前記第１論理素子が生成する前記出力電位を保持する第２論理素子及び第３論理素子と、
トランジスタを用いたスイッチング素子と、
前記第２論理素子及び前記第３論理素子において保持される前記第１論理素子の前記出力電位が、前記スイッチング素子を介して与えられることで、前記データを記憶する容量素子と、を有し、
前記第２論理素子は、前記第１クロック信号とは異なる系統の第２クロック信号に従って、前記第３論理素子の出力電位の極性を反転させることで、前記第２論理素子の出力電位を生成し、
前記第３論理素子は、前記第２論理素子の前記出力電位の極性を反転させることで、前記第３論理素子の出力電位を生成する記憶装置。
【請求項２】
請求項１において、前記トランジスタは、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体をチャネル形成領域に含む記憶装置。
【請求項３】
請求項１または請求項２において、前記半導体は酸化物半導体である記憶装置。
【請求項４】
請求項１乃至請求項３のいずれか１項において、前記第１論理素子、前記第２論理素子または前記第３論理素子は、結晶性を有するシリコンをチャネル形成領域に含むトランジスタを有する記憶装置。
【請求項５】
請求項１乃至請求項４のいずれか１項に記載の記憶装置を用いた半導体装置。
【請求項１】
第１クロック信号に従って、データを含む信号の電位の極性を反転させることで、出力電位を生成する第１論理素子と、
前記第１論理素子が生成する前記出力電位を保持する第２論理素子及び第３論理素子と、
トランジスタを用いたスイッチング素子と、
前記第２論理素子及び前記第３論理素子において保持される前記第１論理素子の前記出力電位が、前記スイッチング素子を介して与えられることで、前記データを記憶する容量素子と、を有し、
前記第２論理素子は、前記第１クロック信号とは異なる系統の第２クロック信号に従って、前記第３論理素子の出力電位の極性を反転させることで、前記第２論理素子の出力電位を生成し、
前記第３論理素子は、前記第２論理素子の前記出力電位の極性を反転させることで、前記第３論理素子の出力電位を生成する記憶装置。
【請求項２】
請求項１において、前記トランジスタは、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体をチャネル形成領域に含む記憶装置。
【請求項３】
請求項１または請求項２において、前記半導体は酸化物半導体である記憶装置。
【請求項４】
請求項１乃至請求項３のいずれか１項において、前記第１論理素子、前記第２論理素子または前記第３論理素子は、結晶性を有するシリコンをチャネル形成領域に含むトランジスタを有する記憶装置。
【請求項５】
請求項１乃至請求項４のいずれか１項に記載の記憶装置を用いた半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２１】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２１】
【図１９】
【図２０】
【公開番号】特開２０１３−２０６９１（Ｐ２０１３−２０６９１Ａ）
【公開日】平成２５年１月３１日（２０１３．１．３１）
【国際特許分類】
【出願番号】特願２０１２−１３４３６３（Ｐ２０１２−１３４３６３）
【出願日】平成２４年６月１４日（２０１２．６．１４）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２５年１月３１日（２０１３．１．３１）
【国際特許分類】
【出願日】平成２４年６月１４日（２０１２．６．１４）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
[ Back to top ]