遅延回路およびそれを用いた信号発生回路
【課題】 プログラマブル遅延回路のオフセット遅延時間が周囲温度などの周囲条件によって変化するので、このプログラマブル遅延回路を用いた信号発生回路の出力波形信号が不安定になってしまうという課題を解決する。
【解決手段】 プログラマブル遅延回路と遅延回路を直列接続してプログラマブル遅延回路にクロックを入力し、この２つ遅延回路の合計遅延時間が一定になるように前記プログラマブル遅延回路の遅延時間を制御すると共に、このプログラマブル遅延回路の出力を複数のプログラマブル遅延回路に入力するようにした。また、この複数のプログラマブル遅延回路を用いて信号発生回路を構成した。周囲条件が変化しても複数のプログラマブル遅延回路のクロックに対する遅延時間が変動することがない。
【解決手段】 プログラマブル遅延回路と遅延回路を直列接続してプログラマブル遅延回路にクロックを入力し、この２つ遅延回路の合計遅延時間が一定になるように前記プログラマブル遅延回路の遅延時間を制御すると共に、このプログラマブル遅延回路の出力を複数のプログラマブル遅延回路に入力するようにした。また、この複数のプログラマブル遅延回路を用いて信号発生回路を構成した。周囲条件が変化しても複数のプログラマブル遅延回路のクロックに対する遅延時間が変動することがない。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パルス信号を所定時間遅延させる遅延回路およびこれを用いた信号発生回路に関し、特に周囲温度変化等の外部条件によって遅延時間が変動することがない遅延回路およびそれを用いた信号発生回路に関するものである。
【背景技術】
【０００２】
図７に、半導体試験装置で用いられる遅延回路を用いた信号発生回路を示す。図７において、１０は遅延発生部であり、プログラマブル遅延回路１０ａ〜１０ｎで構成されている。プログラマブル遅延回路は入力された信号を遅延して出力し、かつ遅延設定信号によって遅延時間を可変することができる遅延回路である。プログラマブル遅延回路１０ａ〜１０ｎにはクロックが入力される。
【０００３】
１１は遅延制御部であり、プログラマブル遅延回路１０ａ〜１０ｎに遅延設定信号を出力し、その遅延時間を制御する。プログラマブル遅延回路１０ａ〜１０ｎは、入力されたクロックを遅延設定信号で設定された遅延時間だけ遅らせて出力する。１２は波形成形部であり、遅延発生部１０で遅延されたクロックが入力される。波形成形部１２は入力されたクロックに基づいて波形信号を作成し、出力する。
【０００４】
次に、図８を用いてこの信号発生回路の動作を説明する。なお、遅延発生部１０は４個のプログラマブル遅延回路１０ａ〜１０ｄで構成されているとする。図８において、（Ａ）はクロック、（Ｂ）〜（Ｅ）はそれぞれプログラマブル遅延回路１０ａ〜１０ｄの出力、（Ｆ）は波形成形部１２が出力する波形信号である。
【０００５】
プログラマブル遅延回路１０ａ〜１０ｄは、入力されたクロックを遅延制御部１１で設定された時間だけ遅延して出力する。ｔ１でクロックが立ち上がると、プログラマブル遅延回路１０ａ〜１０ｄの出力はそれぞれｔ２〜ｔ５で立ち上がる。波形成形部１２は、入力されたプログラマブル遅延回路１０ａ〜１０ｄの出力が立ち上がる度に、その出力を反転させる。その結果、（Ｆ）のような波形信号が得られる。プログラマブル遅延回路１０ａ〜１０ｄの遅延時間を変えることにより、波形信号の波形を変えることができる。
【０００６】
プログラマブル遅延回路は内部回路の遅れに起因するオフセット遅延時間があり、たとえ遅延時間の設定値を０にしても、遅延時間を０にすることはできない。実際の遅延時間は、”オフセット遅延時間”と設定した遅延時間である”設定遅延時間”を加算した時間になる。オフセット遅延時間は一定ではなく、周囲温度や電源電圧等の外部条件によって変動する。このため、遅延時間が変動してタイミング精度が悪化し、波形信号が変動してしまうという課題があった。
【０００７】
特許文献１には、この課題を解決することができるタイミング信号発生装置の発明が記載されている。以下、図９を用いてこの発明の概要を説明する。図９において、タイミング発生ブロック２０、制御回路ブロック２１、ヒータ回路２２、ヒータ制御回路２３、電圧レギュレータ２４は１つのＣＭＯＳ集積回路中に形成されている。
【０００８】
タイミング発生ブロック２０はプログラマブル遅延回路を含み、タイミング信号を発生する。制御回路ブロック２１はタイミング発生ブロック２０を制御して、所望の波形信号を発生させる。ヒータ回路２２はヒータセルを含み、熱を発生させる。ヒータ制御回路２３はヒータ回路２２を制御する。電圧レギュレータ２４は、タイミング発生ブロック２０、制御回路ブロック２１、ヒータ回路２２に供給する電源電圧を発生させる。なお、ヒータ回路２２はＣＭＯＳ集積回路中に分散して複数個形成される。
【０００９】
タイミング発生ブロック２０、制御回路ブロック２１、ヒータ回路２２を流れる電流は、ヒータ制御回路２３内の抵抗Ｒで電圧に変換される。ヒータ制御回路２３内のアンプＱは抵抗Ｒ両端の電圧が一定になるように、ヒータ回路２２を制御する。電圧レギュレータ２４は、タイミング発生ブロック２０、制御回路ブロック２１、ヒータ回路２２の電源電圧（ＶＤＤ−ＶＳＳ）を安定化する。
【００１０】
このため、ＣＭＯＳ集積回路の消費電力はほぼ一定値になり、従ってチップの温度はほぼ一定値に保たれる。その結果、タイミング発生ブロック２０中の遅延回路のオフセット遅延時間変動を抑えることができる。
【特許文献１】特開２００１−７２９７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、図７の信号発生回路は、周囲温度などの変動によってプログラマブル遅延回路１０ａ〜１０ｎのオフセット遅延時間が変動し、波形信号が安定しないという課題があった。
【００１２】
図９のタイミング信号発生装置はチップ温度を一定にすることはできるが、常に消費電力が最大になる点で動作させるので、効率が悪いという課題があった。また、周囲温度が変化するとチップ温度も変化するので、オフセット遅延時間が変動して出力波形が安定しないという課題もあった。さらに、タイミング発生ブロック２０の回路規模が増加して消費電力が増加すると、それに伴ってヒータ回路２２、ヒータ制御回路２３、電圧レギュレータ２４の規模も増加してしまい、回路規模が急激に大きくなってしまうという課題もあった。
【００１３】
従って本発明の目的は、オフセット遅延時間の変動に影響されることなく、また回路規模の増加を抑えることができる遅延回路およびそれを用いた信号発生回路を提供することにある。
【課題を解決するための手段】
【００１４】
このような課題を解決するために、本発明のうち請求項１記載の発明は、
クロックが入力され、遅延時間を可変することができるプログラマブル遅延回路と、
このプログラマブル遅延回路の出力が入力される第１の遅延回路と、
前記クロックおよび前記第１の遅延回路の出力が入力され、これらの入力信号の時間差が一定になるように、前記第１の遅延回路の遅延時間を制御する遅延時間設定信号を前記プログラマブル遅延回路に出力する時間差制御部と、
前記プログラマブル遅延回路の出力が入力され、その外部条件に対するオフセット遅延時間特性が、前記第１の遅延回路の外部条件に対するオフセット遅延時間特性と同様の特性を有する少なくとも１個の第２の遅延回路と、
を具備したものである。外部条件が変化しても第２のプログラマブル遅延回路の遅延時間が変動しない。
【００１５】
請求項２記載の発明は、請求項１記載の発明において、
前記時間差制御部を、
前記クロックと前記第１の遅延回路の出力との位相差を検出する位相比較器と、
この位相比較器の出力を電圧信号に変換する位相差電圧変換部と、
前記位相差電圧変換部の出力が入力され、この入力された電圧が一定値になるように、遅延時間設定信号を前記プログラマブル遅延回路に出力する遅延時間設定部と、
で構成したものである。構成を簡単にすることができる。
【００１６】
請求項３記載の発明は、請求項２記載の発明において、
前記位相差電圧変換部を、
前記位相比較器の出力を電流信号に変換する位相差電流変換部と、
この位相差電流変換部の出力が入力されるローパスフィルタと、
前記ローパスフィルタに信号を出力するＤＡ変換部と、
で構成したものである。構成が簡単になる。
【００１７】
請求項４記載の発明は、請求項２若しくは請求項３記載の発明において、
前記遅延時間設定部として、増幅器を用いたものである。構成を簡単にすることができる。
【００１８】
請求項５記載の発明は、請求項４記載の発明において、
前記増幅器の出力を電流信号に変換する電圧電流変換部を具備したものである。電流で遅延時間を設定するプログラマブル遅延回路を用いることができる。
【００１９】
請求項６記載の発明は、
請求項１乃至請求項５いずれかに記載され、前記第２の遅延回路がプログラマブル遅延回路である遅延回路と、
前記第２の遅延回路に遅延時間を設定する遅延制御部と、
前記第２の遅延回路の出力が入力され、これら入力された信号に基づいて波形信号を生成して出力する波形成形部と、
を具備したものである。外部条件が変化しても出力波形が不安定になることがない。
【発明の効果】
【００２０】
以上説明したことから明らかなように、本発明によれば次のような効果がある。
請求項１，２、３、４、５および６の発明によれば、プログラマブル遅延回路と第１の遅延回路を直列に接続してクロックを入力し、この２つの遅延回路の合計遅延時間が一定になるようにプログラマブル遅延回路の遅延時間を制御すると共に、プログラマブル遅延回路の出力を第２の遅延回路に入力するようにした。また、この遅延回路を用いて信号発生回路を構成した。
【００２１】
周囲条件が変化して遅延回路のオフセット遅延時間が変化しても、この変化分をプログラマブル遅延回路で吸収することができるので、第２の遅延回路出力のクロックに対する遅延時間を一定にすることができるという効果がある。また、この遅延回路を信号発生回路に用いると、周囲条件が変化しても出力波形信号が不安定になることがないという効果もある。
【発明を実施するための最良の形態】
【００２２】
以下本発明を図面を用いて詳細に説明する。図１は本発明に係る信号発生回路の一実施例を示す構成図である。なお、図７と同じ要素には同一符号を付し、説明を省略する。図１において、３４、３５はプログラマブル遅延回路であり、入力された信号を設定された遅延時間だけ遅延して出力する。プログラマブル遅延回路３４にはクロックが入力され、プログラマブル遅延回路３５にはプログラマブル遅延回路３４の出力が入力される。なお、プログラマブル遅延回路３５の遅延時間は０に設定されている。また、プログラマブル遅延回路３４の出力は、プログラマブル遅延回路１０ａ〜１０ｎにも入力される。
【００２３】
３０は時間差制御部であり、位相比較器３１、位相差電圧変換部３２、および遅延時間設定部３３で構成されている。位相比較器３１にはクロックとプログラマブル遅延回路３５の出力が入力される。位相比較器３１は、これら入力信号の位相差を表す信号を位相差電圧変換部３２に出力する。位相差電圧変換部３２は、入力された位相差を電圧信号に変換して、遅延時間設定部３３に入力する。遅延時間設定部３３は、入力された電圧信号が所定の値になるように、遅延時間を設定する遅延時間設定信号をプログラマブル遅延回路３４に出力する。すなわち、時間差制御部３０は、プログラマブル遅延回路３４と３５の合計遅延時間が一定になるように、プログラマブル遅延回路３４の遅延時間を設定する。
【００２４】
プログラマブル遅延回路３４で遅延したクロックは、遅延発生部１０内のプログラマブル遅延回路１０ａ〜１０ｎに入力される。図７、図８で説明したように、遅延制御部１１はプログラマブル遅延回路１０ａ〜１０ｎの遅延時間を設定し、波形成形部１２はプログラマブル遅延回路１０ａ〜１０ｎの出力に基づいて波形信号を生成して出力する。
【００２５】
次に、この実施例の動作を説明する。なお、プログラマブル遅延回路３５と１０ａ〜１０ｎは回路構成が同じものを用いる。そのため、これらのプログラマブル遅延回路のオフセット遅延時間は、周囲温度や電源電圧など外部条件に対して同じ挙動を示す。
【００２６】
プログラマブル遅延回路３４の設定遅延時間をＤＴset34、オフセット遅延時間をＤＴoff34とし、プログラマブル遅延回路３５のオフセット遅延時間をＤＴoff35とすると、プログラマブル遅延回路３５の設定遅延時間は０であり、プログラマブル遅延回路３４と３５の合計遅延時間が一定になるように制御されるので、
ＤＴset34＋ＤＴoff34＋ＤＴoff35＝Ｃ（＝一定値） ・・・・・ （１）
になる。定数Ｃは、用いるプログラマブル遅延回路の特性によって異ならせるが、大きくするとプログラマブル遅延回路３４の遅延時間が大きくなるので、（１）式が常に成立する範囲で小さな値を選択する。
【００２７】
前記（１）式から、プログラマブル遅延回路１０ａ〜１０ｎに入力されるクロックは、プログラマブル遅延回路３４によって下記（２）式だけ遅延する。
プログラマブル遅延回路３４の遅延時間＝Ｃ−ＤＴoff35 ・・・・ （２）
プログラマブル遅延回路３５と１０ａ〜１０ｎは同じ回路構成の遅延回路を用いているので、プログラマブル遅延回路１０ａ〜１０ｎのオフセット遅延時間はＤＴoff35に等しい。そのため、プログラマブル遅延回路３５のオフセット遅延時間とプログラマブル遅延回路１０ａ〜１０ｎのオフセット遅延時間がキャンセルされるので、周囲温度等の外部条件が変化しても、遅延発生部１０の出力信号の遅延時間は変化しない。
【００２８】
なお、この実施例ではプログラマブル遅延回路３５の設定遅延時間を０としたが、設定遅延時間は周囲温度等の外部条件によって変化しないので、一定値であれば必ずしも０でなくてもよい。また、プログラマブル遅延回路３５として、遅延時間を可変することができない遅延回路を用いることもできる。
【００２９】
また、遅延時間設定部３３が出力する遅延時間設定信号は、プログラマブル遅延回路３４の設定信号に合わせて、電圧、電流、あるいはコード等適宜選択することができる。また、時間差制御部３０の構成は図１に限定されることはない。要は、プログラマブル遅延回路３４、３５の合計遅延時間を一定値に制御できる構成であればよい。さらに、この実施例では信号発生回路について説明したが、遅延発生部１０の出力を信号発生以外の他の用途に用いることもできる。この場合、用途によってはプログラマブル遅延回路１０ａ〜１０ｎとして遅延時間が固定されている遅延回路を用いることもできる。また、個数も任意に選択できる。
【００３０】
図２に、時間差制御部３０の具体的な構成の一例を示す。図２において、４０は位相比較器であり、図１の位相比較器３１に相当する。位相比較器４０の一方の入力端子Ｒｉｎにはクロックが、他方の入力端子Ｄｉｎにはプログラマブル遅延回路３５の出力が入力される。クロックがプログラマブル遅延回路３５出力より先行しているときは出力ＵＰが位相差に相当する時間だけ高レベルになり、プログラマブル遅延回路３５出力が先行しているときは、出力ＤＮが高レベルになる。位相比較器４０の詳細な動作は後述する。
【００３１】
４１は位相差電流変換部であり、位相比較器４０の出力ＵＰおよびＤＮが入力され、位相差を電流信号に変換する。位相差電流変換部４１は例えばチャージポンプ回路が用いられ、ＵＰが高レベルのときは位相差に相当する時間一定電流を出力し、ＤＮが高レベルのときは同じ電流を吸い込む。
【００３２】
４２はローパスフィルタであり、抵抗とコンデンサを並列接続した構成を有している。このローパスフィルタ４２の一方には位相差電流変換部４１の出力電流が入力され、この電流を平滑する。４３はＤＡ変換部であり、その出力端子はローパスフィルタ４２の他方に接続されている。
【００３３】
４４はスイッチであり、その端子Ｂにはローパスフィルタ４２の出力が入力され、端子Ｃと共通電位点の間には電圧計４５が接続されている。この端子Ｂはスイッチ４６の端子Ｂと接続されている。４７は増幅器であり、その反転入力端子にはスイッチ４６の端子Ｃが接続され、その出力はスイッチ４８の端子Ｂに接続される。
【００３４】
増幅器４７の非反転入力端子、スイッチ４４、４６の端子Ａには基準電圧が入力される。また、スイッチ４８の端子Ｃからは遅延時間設定信号が出力され、その端子Ａには設定基準信号が入力される。このような構成において、位相差電流変換部４１とローパスフィルタ４２、ＤＡ変換部４３で位相差電圧変換部３２を構成し、増幅器４７は遅延時間設定部３３に相当する。
【００３５】
次に、この時間差制御部の動作を説明する。最初にスイッチ４４、４６、４８の端子Ｃを端子Ａに接続し、ＤＡ変換部４３に入力する設定コードを中間値にする。プログラマブル遅延回路３４には遅延時間設定信号として設定基準信号が入力され、また電圧計４５には基準電圧が入力される。この基準電圧をＶ１とする。次に、スイッチ４４を切り換えて端子Ｃと端子Ｂを接続し、このときの電圧計４５の測定値が基準電圧（＝Ｖ１）になるように、ＤＡ変換部４３の設定コードを調整する。
【００３６】
次に、スイッチ４６、４８を切り換えて、端子Ｃを端子Ｂに接続する。増幅器４７の反転入力端子にはローパスフィルタ４２の出力が入力され、その出力は遅延時間設定信号としてプログラマブル遅延回路３４に入力される。プログラマブル遅延回路３４には設定基準信号に相当する遅延時間が設定され、この状態でバランスする。
【００３７】
周囲温度等の外部条件が変化し、プログラマブル遅延回路３４、３５のオフセット遅延時間が増加したとする。位相比較器４０の出力ＵＰのパルス幅は増加し、それに伴ってローパスフィルタ４２の出力も増加する。そのため、増幅器４７の出力が減少して、プログラマブル遅延回路３４の設定遅延時間が減少し、プログラマブル遅延回路３４、３５の合計遅延時間が一定になる。同様にして、オフセット遅延時間が減少すると増幅器４７の出力ＵＰが増加し、プログラマブル遅延回路３４の設定遅延時間が増加して合計遅延時間が一定になる。このようにして、周囲条件などによってプログラマブル遅延回路３４、３５のオフセット遅延時間が変化しても、合計遅延時間が一定になるように制御される。
【００３８】
図３に位相比較器４０の動作を示す。この位相比較器４０の出力ＵＰ、ＤＮは、入力Ｒｉｎ、Ｄｉｎが遷移したときに変化する。なお、Ｈは高レベル、Ｌは低レベルを表し、Ｌ→Ｈは低レベルから高レベルへの遷移を表す。
【００３９】
この図からわかるように、ＤＮがＬのときは、ＲｉｎがＬ→ＨになるとＵＰがＨになり、ＤｉｎがＬ→ＨになるとＵＰがＬになる。また、ＵＰがＬのときは、ＤｉｎがＬ→ＨになるとＤＮがＨになり、ＲｉｎがＬ→ＨになるとＤＮがＬになる。これにより、Ｒｉｎが先行していると、Ｄｉｎとの位相差に相当するパルス幅の信号がＵＰから得られ、Ｄｉｎが先行していると、Ｒｉｎとの位相差に相当するパルス幅の信号がＤＮから得られる。なお、図１、図２の実施例ではＲｉｎに入力されるクロックがＤｉｎに入力されるプログラマブル遅延回路３５出力より常に先行しているので、Ｄｉｎが変化する状態は表れない。
【００４０】
図３実施例の動作を図４に示す。図４の（Ａ）はクロック、（Ｂ）はプログラマブル遅延回路３４出力、（Ｃ）はプログラマブル遅延回路３５出力、（Ｄ）は位相比較器４０のＵＰ出力、（Ｅ）は同ＤＮ出力、（Ｆ）は位相差電流変換部４１出力、（Ｇ）はローパスフィルタ４２出力の波形である。
【００４１】
時刻ｔ１０でクロックが立ち上がると位相比較器４０のＵＰ出力が立ち上がり、位相差電流変換部４１は電流を出力し始める。時刻ｔ１１でプログラマブル遅延回路３４出力が立ち上がる。時刻ｔ１２でプログラマブル遅延回路３５出力が立ち上がると、位相比較器４０のＵＰ出力が低レベルになり、位相差電流変換部４１の出力電流は０になる。クロックの立ち上がりに同期して、この動作を繰り返す。
【００４２】
なお、クロックの立ち上がりがプログラマブル遅延回路３５出力の立ち上がりより先行しているので、位相比較器４０のＤＮ出力は低レベルを維持する。また、ローパスフィルタ４２の出力は、位相差電流変換部４１の出力電流が変化したときに若干変動するが、一定値を維持する。
【００４３】
図５に時間差制御部３０の他の実施例を示す。この実施例はＤＡ変換部として電流出力型ＤＡ変換器を用いたものである。なお、図２と同じ要素には同一符号を付し、説明を省略する。図５において、５０は電流出力型ＤＡ変換部であり、その出力はローパスフィルタ４２に入力される。ローパスフィルタ４２の他端（図２でＤＡ変換部４３が接続されていた側）は共通電位点に接続される。動作は図２実施例と同じなので、説明を省略する。
【００４４】
図６に時間差制御部３０の更に他の実施例を示す。この実施例はプログラマブル遅延回路３４として、電流値によって遅延時間を設定する電流設定型のプログラマブル遅延回路を用いたものである。なお、図２と同じ要素には同一符号を付し、説明を省略する。
【００４５】
図６において、５１は電圧電流変換部であり、増幅器４７の出力である電圧信号が入力され、この電圧信号を電流信号に変換する。この電流信号はプログラマブル遅延回路３４に遅延設定信号として出力される。動作は図２実施例と同じなので、説明を省略する。なお、図５と図６を組み合わせ、電流出力型のＤＡ変換部を用い、かつプログラマブル遅延回路３４として電流信号で遅延時間を設定する遅延回路を用いるようにすることもできる。
【図面の簡単な説明】
【００４６】
【図１】本発明の一実施例を示す構成図である。
【図２】時間差制御部の一実施例の構成図である。
【図３】位相比較器の動作を説明する図である。
【図４】時間差制御部の動作を説明するためのタイムチャートである。
【図５】時間差制御部の他の実施例を示す構成図である。
【図６】時間差制御部の他の実施例を示す構成図である。
【図７】従来の信号発生回路の構成図である。
【図８】従来の信号発生回路の動作を説明するタイムチャートである。
【図９】従来のタイミング信号発生装置の構成図である。
【符号の説明】
【００４７】
１０ 遅延発生部
１０ａ〜１０ｎ、３４、３５ プログラマブル遅延回路
１１ 遅延制御部
１２ 波形成形部
３０ 時間差制御部
３１、４０ 位相比較器
３２ 位相差電圧変換部
３３ 遅延時間設定部
４１ 位相差電流変換部
４２ ローパスフィルタ
４３、５０ ＤＡ変換部
４４、４６、４８ スイッチ
４５ 電圧計
４７ 増幅器
５１ 電圧電流変換部
【技術分野】
【０００１】
本発明は、パルス信号を所定時間遅延させる遅延回路およびこれを用いた信号発生回路に関し、特に周囲温度変化等の外部条件によって遅延時間が変動することがない遅延回路およびそれを用いた信号発生回路に関するものである。
【背景技術】
【０００２】
図７に、半導体試験装置で用いられる遅延回路を用いた信号発生回路を示す。図７において、１０は遅延発生部であり、プログラマブル遅延回路１０ａ〜１０ｎで構成されている。プログラマブル遅延回路は入力された信号を遅延して出力し、かつ遅延設定信号によって遅延時間を可変することができる遅延回路である。プログラマブル遅延回路１０ａ〜１０ｎにはクロックが入力される。
【０００３】
１１は遅延制御部であり、プログラマブル遅延回路１０ａ〜１０ｎに遅延設定信号を出力し、その遅延時間を制御する。プログラマブル遅延回路１０ａ〜１０ｎは、入力されたクロックを遅延設定信号で設定された遅延時間だけ遅らせて出力する。１２は波形成形部であり、遅延発生部１０で遅延されたクロックが入力される。波形成形部１２は入力されたクロックに基づいて波形信号を作成し、出力する。
【０００４】
次に、図８を用いてこの信号発生回路の動作を説明する。なお、遅延発生部１０は４個のプログラマブル遅延回路１０ａ〜１０ｄで構成されているとする。図８において、（Ａ）はクロック、（Ｂ）〜（Ｅ）はそれぞれプログラマブル遅延回路１０ａ〜１０ｄの出力、（Ｆ）は波形成形部１２が出力する波形信号である。
【０００５】
プログラマブル遅延回路１０ａ〜１０ｄは、入力されたクロックを遅延制御部１１で設定された時間だけ遅延して出力する。ｔ１でクロックが立ち上がると、プログラマブル遅延回路１０ａ〜１０ｄの出力はそれぞれｔ２〜ｔ５で立ち上がる。波形成形部１２は、入力されたプログラマブル遅延回路１０ａ〜１０ｄの出力が立ち上がる度に、その出力を反転させる。その結果、（Ｆ）のような波形信号が得られる。プログラマブル遅延回路１０ａ〜１０ｄの遅延時間を変えることにより、波形信号の波形を変えることができる。
【０００６】
プログラマブル遅延回路は内部回路の遅れに起因するオフセット遅延時間があり、たとえ遅延時間の設定値を０にしても、遅延時間を０にすることはできない。実際の遅延時間は、”オフセット遅延時間”と設定した遅延時間である”設定遅延時間”を加算した時間になる。オフセット遅延時間は一定ではなく、周囲温度や電源電圧等の外部条件によって変動する。このため、遅延時間が変動してタイミング精度が悪化し、波形信号が変動してしまうという課題があった。
【０００７】
特許文献１には、この課題を解決することができるタイミング信号発生装置の発明が記載されている。以下、図９を用いてこの発明の概要を説明する。図９において、タイミング発生ブロック２０、制御回路ブロック２１、ヒータ回路２２、ヒータ制御回路２３、電圧レギュレータ２４は１つのＣＭＯＳ集積回路中に形成されている。
【０００８】
タイミング発生ブロック２０はプログラマブル遅延回路を含み、タイミング信号を発生する。制御回路ブロック２１はタイミング発生ブロック２０を制御して、所望の波形信号を発生させる。ヒータ回路２２はヒータセルを含み、熱を発生させる。ヒータ制御回路２３はヒータ回路２２を制御する。電圧レギュレータ２４は、タイミング発生ブロック２０、制御回路ブロック２１、ヒータ回路２２に供給する電源電圧を発生させる。なお、ヒータ回路２２はＣＭＯＳ集積回路中に分散して複数個形成される。
【０００９】
タイミング発生ブロック２０、制御回路ブロック２１、ヒータ回路２２を流れる電流は、ヒータ制御回路２３内の抵抗Ｒで電圧に変換される。ヒータ制御回路２３内のアンプＱは抵抗Ｒ両端の電圧が一定になるように、ヒータ回路２２を制御する。電圧レギュレータ２４は、タイミング発生ブロック２０、制御回路ブロック２１、ヒータ回路２２の電源電圧（ＶＤＤ−ＶＳＳ）を安定化する。
【００１０】
このため、ＣＭＯＳ集積回路の消費電力はほぼ一定値になり、従ってチップの温度はほぼ一定値に保たれる。その結果、タイミング発生ブロック２０中の遅延回路のオフセット遅延時間変動を抑えることができる。
【特許文献１】特開２００１−７２９７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、図７の信号発生回路は、周囲温度などの変動によってプログラマブル遅延回路１０ａ〜１０ｎのオフセット遅延時間が変動し、波形信号が安定しないという課題があった。
【００１２】
図９のタイミング信号発生装置はチップ温度を一定にすることはできるが、常に消費電力が最大になる点で動作させるので、効率が悪いという課題があった。また、周囲温度が変化するとチップ温度も変化するので、オフセット遅延時間が変動して出力波形が安定しないという課題もあった。さらに、タイミング発生ブロック２０の回路規模が増加して消費電力が増加すると、それに伴ってヒータ回路２２、ヒータ制御回路２３、電圧レギュレータ２４の規模も増加してしまい、回路規模が急激に大きくなってしまうという課題もあった。
【００１３】
従って本発明の目的は、オフセット遅延時間の変動に影響されることなく、また回路規模の増加を抑えることができる遅延回路およびそれを用いた信号発生回路を提供することにある。
【課題を解決するための手段】
【００１４】
このような課題を解決するために、本発明のうち請求項１記載の発明は、
クロックが入力され、遅延時間を可変することができるプログラマブル遅延回路と、
このプログラマブル遅延回路の出力が入力される第１の遅延回路と、
前記クロックおよび前記第１の遅延回路の出力が入力され、これらの入力信号の時間差が一定になるように、前記第１の遅延回路の遅延時間を制御する遅延時間設定信号を前記プログラマブル遅延回路に出力する時間差制御部と、
前記プログラマブル遅延回路の出力が入力され、その外部条件に対するオフセット遅延時間特性が、前記第１の遅延回路の外部条件に対するオフセット遅延時間特性と同様の特性を有する少なくとも１個の第２の遅延回路と、
を具備したものである。外部条件が変化しても第２のプログラマブル遅延回路の遅延時間が変動しない。
【００１５】
請求項２記載の発明は、請求項１記載の発明において、
前記時間差制御部を、
前記クロックと前記第１の遅延回路の出力との位相差を検出する位相比較器と、
この位相比較器の出力を電圧信号に変換する位相差電圧変換部と、
前記位相差電圧変換部の出力が入力され、この入力された電圧が一定値になるように、遅延時間設定信号を前記プログラマブル遅延回路に出力する遅延時間設定部と、
で構成したものである。構成を簡単にすることができる。
【００１６】
請求項３記載の発明は、請求項２記載の発明において、
前記位相差電圧変換部を、
前記位相比較器の出力を電流信号に変換する位相差電流変換部と、
この位相差電流変換部の出力が入力されるローパスフィルタと、
前記ローパスフィルタに信号を出力するＤＡ変換部と、
で構成したものである。構成が簡単になる。
【００１７】
請求項４記載の発明は、請求項２若しくは請求項３記載の発明において、
前記遅延時間設定部として、増幅器を用いたものである。構成を簡単にすることができる。
【００１８】
請求項５記載の発明は、請求項４記載の発明において、
前記増幅器の出力を電流信号に変換する電圧電流変換部を具備したものである。電流で遅延時間を設定するプログラマブル遅延回路を用いることができる。
【００１９】
請求項６記載の発明は、
請求項１乃至請求項５いずれかに記載され、前記第２の遅延回路がプログラマブル遅延回路である遅延回路と、
前記第２の遅延回路に遅延時間を設定する遅延制御部と、
前記第２の遅延回路の出力が入力され、これら入力された信号に基づいて波形信号を生成して出力する波形成形部と、
を具備したものである。外部条件が変化しても出力波形が不安定になることがない。
【発明の効果】
【００２０】
以上説明したことから明らかなように、本発明によれば次のような効果がある。
請求項１，２、３、４、５および６の発明によれば、プログラマブル遅延回路と第１の遅延回路を直列に接続してクロックを入力し、この２つの遅延回路の合計遅延時間が一定になるようにプログラマブル遅延回路の遅延時間を制御すると共に、プログラマブル遅延回路の出力を第２の遅延回路に入力するようにした。また、この遅延回路を用いて信号発生回路を構成した。
【００２１】
周囲条件が変化して遅延回路のオフセット遅延時間が変化しても、この変化分をプログラマブル遅延回路で吸収することができるので、第２の遅延回路出力のクロックに対する遅延時間を一定にすることができるという効果がある。また、この遅延回路を信号発生回路に用いると、周囲条件が変化しても出力波形信号が不安定になることがないという効果もある。
【発明を実施するための最良の形態】
【００２２】
以下本発明を図面を用いて詳細に説明する。図１は本発明に係る信号発生回路の一実施例を示す構成図である。なお、図７と同じ要素には同一符号を付し、説明を省略する。図１において、３４、３５はプログラマブル遅延回路であり、入力された信号を設定された遅延時間だけ遅延して出力する。プログラマブル遅延回路３４にはクロックが入力され、プログラマブル遅延回路３５にはプログラマブル遅延回路３４の出力が入力される。なお、プログラマブル遅延回路３５の遅延時間は０に設定されている。また、プログラマブル遅延回路３４の出力は、プログラマブル遅延回路１０ａ〜１０ｎにも入力される。
【００２３】
３０は時間差制御部であり、位相比較器３１、位相差電圧変換部３２、および遅延時間設定部３３で構成されている。位相比較器３１にはクロックとプログラマブル遅延回路３５の出力が入力される。位相比較器３１は、これら入力信号の位相差を表す信号を位相差電圧変換部３２に出力する。位相差電圧変換部３２は、入力された位相差を電圧信号に変換して、遅延時間設定部３３に入力する。遅延時間設定部３３は、入力された電圧信号が所定の値になるように、遅延時間を設定する遅延時間設定信号をプログラマブル遅延回路３４に出力する。すなわち、時間差制御部３０は、プログラマブル遅延回路３４と３５の合計遅延時間が一定になるように、プログラマブル遅延回路３４の遅延時間を設定する。
【００２４】
プログラマブル遅延回路３４で遅延したクロックは、遅延発生部１０内のプログラマブル遅延回路１０ａ〜１０ｎに入力される。図７、図８で説明したように、遅延制御部１１はプログラマブル遅延回路１０ａ〜１０ｎの遅延時間を設定し、波形成形部１２はプログラマブル遅延回路１０ａ〜１０ｎの出力に基づいて波形信号を生成して出力する。
【００２５】
次に、この実施例の動作を説明する。なお、プログラマブル遅延回路３５と１０ａ〜１０ｎは回路構成が同じものを用いる。そのため、これらのプログラマブル遅延回路のオフセット遅延時間は、周囲温度や電源電圧など外部条件に対して同じ挙動を示す。
【００２６】
プログラマブル遅延回路３４の設定遅延時間をＤＴset34、オフセット遅延時間をＤＴoff34とし、プログラマブル遅延回路３５のオフセット遅延時間をＤＴoff35とすると、プログラマブル遅延回路３５の設定遅延時間は０であり、プログラマブル遅延回路３４と３５の合計遅延時間が一定になるように制御されるので、
ＤＴset34＋ＤＴoff34＋ＤＴoff35＝Ｃ（＝一定値） ・・・・・ （１）
になる。定数Ｃは、用いるプログラマブル遅延回路の特性によって異ならせるが、大きくするとプログラマブル遅延回路３４の遅延時間が大きくなるので、（１）式が常に成立する範囲で小さな値を選択する。
【００２７】
前記（１）式から、プログラマブル遅延回路１０ａ〜１０ｎに入力されるクロックは、プログラマブル遅延回路３４によって下記（２）式だけ遅延する。
プログラマブル遅延回路３４の遅延時間＝Ｃ−ＤＴoff35 ・・・・ （２）
プログラマブル遅延回路３５と１０ａ〜１０ｎは同じ回路構成の遅延回路を用いているので、プログラマブル遅延回路１０ａ〜１０ｎのオフセット遅延時間はＤＴoff35に等しい。そのため、プログラマブル遅延回路３５のオフセット遅延時間とプログラマブル遅延回路１０ａ〜１０ｎのオフセット遅延時間がキャンセルされるので、周囲温度等の外部条件が変化しても、遅延発生部１０の出力信号の遅延時間は変化しない。
【００２８】
なお、この実施例ではプログラマブル遅延回路３５の設定遅延時間を０としたが、設定遅延時間は周囲温度等の外部条件によって変化しないので、一定値であれば必ずしも０でなくてもよい。また、プログラマブル遅延回路３５として、遅延時間を可変することができない遅延回路を用いることもできる。
【００２９】
また、遅延時間設定部３３が出力する遅延時間設定信号は、プログラマブル遅延回路３４の設定信号に合わせて、電圧、電流、あるいはコード等適宜選択することができる。また、時間差制御部３０の構成は図１に限定されることはない。要は、プログラマブル遅延回路３４、３５の合計遅延時間を一定値に制御できる構成であればよい。さらに、この実施例では信号発生回路について説明したが、遅延発生部１０の出力を信号発生以外の他の用途に用いることもできる。この場合、用途によってはプログラマブル遅延回路１０ａ〜１０ｎとして遅延時間が固定されている遅延回路を用いることもできる。また、個数も任意に選択できる。
【００３０】
図２に、時間差制御部３０の具体的な構成の一例を示す。図２において、４０は位相比較器であり、図１の位相比較器３１に相当する。位相比較器４０の一方の入力端子Ｒｉｎにはクロックが、他方の入力端子Ｄｉｎにはプログラマブル遅延回路３５の出力が入力される。クロックがプログラマブル遅延回路３５出力より先行しているときは出力ＵＰが位相差に相当する時間だけ高レベルになり、プログラマブル遅延回路３５出力が先行しているときは、出力ＤＮが高レベルになる。位相比較器４０の詳細な動作は後述する。
【００３１】
４１は位相差電流変換部であり、位相比較器４０の出力ＵＰおよびＤＮが入力され、位相差を電流信号に変換する。位相差電流変換部４１は例えばチャージポンプ回路が用いられ、ＵＰが高レベルのときは位相差に相当する時間一定電流を出力し、ＤＮが高レベルのときは同じ電流を吸い込む。
【００３２】
４２はローパスフィルタであり、抵抗とコンデンサを並列接続した構成を有している。このローパスフィルタ４２の一方には位相差電流変換部４１の出力電流が入力され、この電流を平滑する。４３はＤＡ変換部であり、その出力端子はローパスフィルタ４２の他方に接続されている。
【００３３】
４４はスイッチであり、その端子Ｂにはローパスフィルタ４２の出力が入力され、端子Ｃと共通電位点の間には電圧計４５が接続されている。この端子Ｂはスイッチ４６の端子Ｂと接続されている。４７は増幅器であり、その反転入力端子にはスイッチ４６の端子Ｃが接続され、その出力はスイッチ４８の端子Ｂに接続される。
【００３４】
増幅器４７の非反転入力端子、スイッチ４４、４６の端子Ａには基準電圧が入力される。また、スイッチ４８の端子Ｃからは遅延時間設定信号が出力され、その端子Ａには設定基準信号が入力される。このような構成において、位相差電流変換部４１とローパスフィルタ４２、ＤＡ変換部４３で位相差電圧変換部３２を構成し、増幅器４７は遅延時間設定部３３に相当する。
【００３５】
次に、この時間差制御部の動作を説明する。最初にスイッチ４４、４６、４８の端子Ｃを端子Ａに接続し、ＤＡ変換部４３に入力する設定コードを中間値にする。プログラマブル遅延回路３４には遅延時間設定信号として設定基準信号が入力され、また電圧計４５には基準電圧が入力される。この基準電圧をＶ１とする。次に、スイッチ４４を切り換えて端子Ｃと端子Ｂを接続し、このときの電圧計４５の測定値が基準電圧（＝Ｖ１）になるように、ＤＡ変換部４３の設定コードを調整する。
【００３６】
次に、スイッチ４６、４８を切り換えて、端子Ｃを端子Ｂに接続する。増幅器４７の反転入力端子にはローパスフィルタ４２の出力が入力され、その出力は遅延時間設定信号としてプログラマブル遅延回路３４に入力される。プログラマブル遅延回路３４には設定基準信号に相当する遅延時間が設定され、この状態でバランスする。
【００３７】
周囲温度等の外部条件が変化し、プログラマブル遅延回路３４、３５のオフセット遅延時間が増加したとする。位相比較器４０の出力ＵＰのパルス幅は増加し、それに伴ってローパスフィルタ４２の出力も増加する。そのため、増幅器４７の出力が減少して、プログラマブル遅延回路３４の設定遅延時間が減少し、プログラマブル遅延回路３４、３５の合計遅延時間が一定になる。同様にして、オフセット遅延時間が減少すると増幅器４７の出力ＵＰが増加し、プログラマブル遅延回路３４の設定遅延時間が増加して合計遅延時間が一定になる。このようにして、周囲条件などによってプログラマブル遅延回路３４、３５のオフセット遅延時間が変化しても、合計遅延時間が一定になるように制御される。
【００３８】
図３に位相比較器４０の動作を示す。この位相比較器４０の出力ＵＰ、ＤＮは、入力Ｒｉｎ、Ｄｉｎが遷移したときに変化する。なお、Ｈは高レベル、Ｌは低レベルを表し、Ｌ→Ｈは低レベルから高レベルへの遷移を表す。
【００３９】
この図からわかるように、ＤＮがＬのときは、ＲｉｎがＬ→ＨになるとＵＰがＨになり、ＤｉｎがＬ→ＨになるとＵＰがＬになる。また、ＵＰがＬのときは、ＤｉｎがＬ→ＨになるとＤＮがＨになり、ＲｉｎがＬ→ＨになるとＤＮがＬになる。これにより、Ｒｉｎが先行していると、Ｄｉｎとの位相差に相当するパルス幅の信号がＵＰから得られ、Ｄｉｎが先行していると、Ｒｉｎとの位相差に相当するパルス幅の信号がＤＮから得られる。なお、図１、図２の実施例ではＲｉｎに入力されるクロックがＤｉｎに入力されるプログラマブル遅延回路３５出力より常に先行しているので、Ｄｉｎが変化する状態は表れない。
【００４０】
図３実施例の動作を図４に示す。図４の（Ａ）はクロック、（Ｂ）はプログラマブル遅延回路３４出力、（Ｃ）はプログラマブル遅延回路３５出力、（Ｄ）は位相比較器４０のＵＰ出力、（Ｅ）は同ＤＮ出力、（Ｆ）は位相差電流変換部４１出力、（Ｇ）はローパスフィルタ４２出力の波形である。
【００４１】
時刻ｔ１０でクロックが立ち上がると位相比較器４０のＵＰ出力が立ち上がり、位相差電流変換部４１は電流を出力し始める。時刻ｔ１１でプログラマブル遅延回路３４出力が立ち上がる。時刻ｔ１２でプログラマブル遅延回路３５出力が立ち上がると、位相比較器４０のＵＰ出力が低レベルになり、位相差電流変換部４１の出力電流は０になる。クロックの立ち上がりに同期して、この動作を繰り返す。
【００４２】
なお、クロックの立ち上がりがプログラマブル遅延回路３５出力の立ち上がりより先行しているので、位相比較器４０のＤＮ出力は低レベルを維持する。また、ローパスフィルタ４２の出力は、位相差電流変換部４１の出力電流が変化したときに若干変動するが、一定値を維持する。
【００４３】
図５に時間差制御部３０の他の実施例を示す。この実施例はＤＡ変換部として電流出力型ＤＡ変換器を用いたものである。なお、図２と同じ要素には同一符号を付し、説明を省略する。図５において、５０は電流出力型ＤＡ変換部であり、その出力はローパスフィルタ４２に入力される。ローパスフィルタ４２の他端（図２でＤＡ変換部４３が接続されていた側）は共通電位点に接続される。動作は図２実施例と同じなので、説明を省略する。
【００４４】
図６に時間差制御部３０の更に他の実施例を示す。この実施例はプログラマブル遅延回路３４として、電流値によって遅延時間を設定する電流設定型のプログラマブル遅延回路を用いたものである。なお、図２と同じ要素には同一符号を付し、説明を省略する。
【００４５】
図６において、５１は電圧電流変換部であり、増幅器４７の出力である電圧信号が入力され、この電圧信号を電流信号に変換する。この電流信号はプログラマブル遅延回路３４に遅延設定信号として出力される。動作は図２実施例と同じなので、説明を省略する。なお、図５と図６を組み合わせ、電流出力型のＤＡ変換部を用い、かつプログラマブル遅延回路３４として電流信号で遅延時間を設定する遅延回路を用いるようにすることもできる。
【図面の簡単な説明】
【００４６】
【図１】本発明の一実施例を示す構成図である。
【図２】時間差制御部の一実施例の構成図である。
【図３】位相比較器の動作を説明する図である。
【図４】時間差制御部の動作を説明するためのタイムチャートである。
【図５】時間差制御部の他の実施例を示す構成図である。
【図６】時間差制御部の他の実施例を示す構成図である。
【図７】従来の信号発生回路の構成図である。
【図８】従来の信号発生回路の動作を説明するタイムチャートである。
【図９】従来のタイミング信号発生装置の構成図である。
【符号の説明】
【００４７】
１０ 遅延発生部
１０ａ〜１０ｎ、３４、３５ プログラマブル遅延回路
１１ 遅延制御部
１２ 波形成形部
３０ 時間差制御部
３１、４０ 位相比較器
３２ 位相差電圧変換部
３３ 遅延時間設定部
４１ 位相差電流変換部
４２ ローパスフィルタ
４３、５０ ＤＡ変換部
４４、４６、４８ スイッチ
４５ 電圧計
４７ 増幅器
５１ 電圧電流変換部
【特許請求の範囲】
【請求項１】
クロックが入力され、遅延時間を可変することができるプログラマブル遅延回路と、
このプログラマブル遅延回路の出力が入力される第１の遅延回路と、
前記クロックおよび前記第１の遅延回路の出力が入力され、これらの入力信号の時間差が一定になるように、前記第１の遅延回路の遅延時間を制御する遅延時間設定信号を前記プログラマブル遅延回路に出力する時間差制御部と、
前記プログラマブル遅延回路の出力が入力され、その外部条件に対するオフセット遅延時間特性が、前記第１の遅延回路の外部条件に対するオフセット遅延時間特性と同様の特性を有する少なくとも１個の第２の遅延回路と、
を具備したことを特徴とする遅延回路。
【請求項２】
前記時間差制御部は、
前記クロックと前記第１の遅延回路の出力との位相差を検出する位相比較器と、
この位相比較器の出力を電圧信号に変換する位相差電圧変換部と、
前記位相差電圧変換部の出力が入力され、この入力された電圧が一定値になるように、遅延時間設定信号を前記プログラマブル遅延回路に出力する遅延時間設定部と、
で構成されることを特徴とする請求項１記載の遅延回路。
【請求項３】
前記位相差電圧変換部は、
前記位相比較器の出力を電流信号に変換する位相差電流変換部と、
この位相差電流変換部の出力が入力されるローパスフィルタと、
前記ローパスフィルタに信号を出力するＤＡ変換部と、
で構成されることを特徴とする請求項２記載の遅延回路。
【請求項４】
前記遅延時間設定部は、増幅器であることを特徴とする請求項２若しくは請求項３記載の遅延回路。
【請求項５】
前記増幅器の出力を電流信号に変換する電圧電流変換部を具備したことを特徴とする請求項４記載の遅延回路。
【請求項６】
請求項１乃至請求項５いずれかに記載され、前記第２の遅延回路がプログラマブル遅延回路である遅延回路と、
前記第２の遅延回路に遅延時間を設定する遅延制御部と、
前記第２の遅延回路の出力が入力され、これら入力された信号に基づいて波形信号を生成して出力する波形成形部と、
を具備したことを特徴とする信号発生回路。
【請求項１】
クロックが入力され、遅延時間を可変することができるプログラマブル遅延回路と、
このプログラマブル遅延回路の出力が入力される第１の遅延回路と、
前記クロックおよび前記第１の遅延回路の出力が入力され、これらの入力信号の時間差が一定になるように、前記第１の遅延回路の遅延時間を制御する遅延時間設定信号を前記プログラマブル遅延回路に出力する時間差制御部と、
前記プログラマブル遅延回路の出力が入力され、その外部条件に対するオフセット遅延時間特性が、前記第１の遅延回路の外部条件に対するオフセット遅延時間特性と同様の特性を有する少なくとも１個の第２の遅延回路と、
を具備したことを特徴とする遅延回路。
【請求項２】
前記時間差制御部は、
前記クロックと前記第１の遅延回路の出力との位相差を検出する位相比較器と、
この位相比較器の出力を電圧信号に変換する位相差電圧変換部と、
前記位相差電圧変換部の出力が入力され、この入力された電圧が一定値になるように、遅延時間設定信号を前記プログラマブル遅延回路に出力する遅延時間設定部と、
で構成されることを特徴とする請求項１記載の遅延回路。
【請求項３】
前記位相差電圧変換部は、
前記位相比較器の出力を電流信号に変換する位相差電流変換部と、
この位相差電流変換部の出力が入力されるローパスフィルタと、
前記ローパスフィルタに信号を出力するＤＡ変換部と、
で構成されることを特徴とする請求項２記載の遅延回路。
【請求項４】
前記遅延時間設定部は、増幅器であることを特徴とする請求項２若しくは請求項３記載の遅延回路。
【請求項５】
前記増幅器の出力を電流信号に変換する電圧電流変換部を具備したことを特徴とする請求項４記載の遅延回路。
【請求項６】
請求項１乃至請求項５いずれかに記載され、前記第２の遅延回路がプログラマブル遅延回路である遅延回路と、
前記第２の遅延回路に遅延時間を設定する遅延制御部と、
前記第２の遅延回路の出力が入力され、これら入力された信号に基づいて波形信号を生成して出力する波形成形部と、
を具備したことを特徴とする信号発生回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００９−１７１５１（Ｐ２００９−１７１５１Ａ）
【公開日】平成２１年１月２２日（２００９．１．２２）
【国際特許分類】
【出願番号】特願２００７−１７５７０９（Ｐ２００７−１７５７０９）
【出願日】平成１９年７月４日（２００７．７．４）
【出願人】（０００００６５０７）横河電機株式会社 (4,443)
【Ｆターム（参考）】
【公開日】平成２１年１月２２日（２００９．１．２２）
【国際特許分類】
【出願日】平成１９年７月４日（２００７．７．４）
【出願人】（０００００６５０７）横河電機株式会社 (4,443)
【Ｆターム（参考）】
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