集積回路装置及び電子機器
【課題】周波数帯域、振幅、ＤＣオフセット等が異なる様々な入力信号に対応してＡ／Ｄ変換を実現できる集積回路装置及びこれを含む電子機器の提供。
【解決手段】集積回路装置は、入力信号ＶＩが入力され、入力信号ＣＩのＤＣオフセットに応じたオフセット調整と、入力信号ＶＩの振幅に応じたゲイン調整を行う増幅回路１０と、増幅回路１０の後段側に設けられ、入力信号ＶＩの周波数帯域に応じてカットオフ周波数が可変に設定されるフィルタ３８と、フィルタ３８の後段側に設けられ、増幅回路１０により増幅された信号に対するＡ／Ｄ変換を行うＡ／Ｄ変換器５０と、増幅回路１０でのオフセット調整の設定と、増幅回路１０でのゲイン調整の設定と、フィルタ３８でのカットオフ周波数の設定を行う制御回路７０を含む。
【解決手段】集積回路装置は、入力信号ＶＩが入力され、入力信号ＣＩのＤＣオフセットに応じたオフセット調整と、入力信号ＶＩの振幅に応じたゲイン調整を行う増幅回路１０と、増幅回路１０の後段側に設けられ、入力信号ＶＩの周波数帯域に応じてカットオフ周波数が可変に設定されるフィルタ３８と、フィルタ３８の後段側に設けられ、増幅回路１０により増幅された信号に対するＡ／Ｄ変換を行うＡ／Ｄ変換器５０と、増幅回路１０でのオフセット調整の設定と、増幅回路１０でのゲイン調整の設定と、フィルタ３８でのカットオフ周波数の設定を行う制御回路７０を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路装置及び電子機器等に関する。
【背景技術】
【０００２】
いわゆるユビキタスネット社会の実現のためには、複数のセンサをネットワークを介して接続し、各センサからの情報を取得して、状況を総合的に判断するセンサネットワークが必要になる。このようなセンサネットワークでは、温度センサ、煙センサ、光センサ、人感センサ、圧力センサ、生体センサ、ジャイロセンサなどの様々なセンサが使用される。そしてセンサの検出信号の振幅、ＤＣオフセット、周波数帯域なども、使用されるセンサに応じて様々に異なる。
【０００３】
ところで、センサの検出信号（センサ信号）はアナログ信号であるため、ＣＰＵ等により情報の解析・判断処理を行うためには、このアナログ信号をデジタルデータに変換する必要がある。このようなセンサからのアナログの検出信号をデジタルデータに変換するＡ／Ｄ変換器の従来技術としては例えば特許文献１、２などがある。
【特許文献１】特開２００７−１１７５８６
【特許文献２】特開２００７−２８５７４５
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、このようなＡ／Ｄ変換器を有するこれまでの集積回路装置（ＩＣ）は、特定のセンサに専用の集積回路装置として開発されるものが殆どであった。従って、新たなセンサを開発した場合に、そのセンサ用の集積回路装置を新たに試作・開発しなければならず、多大な費用がかかるという問題があった。この場合に、汎用品の集積回路装置を採用することも考えられるが、センサの検出信号の周波数帯域や振幅やＤＣオフセットは様々であるため、汎用品で対応することは実質的に困難であった。従って、様々なセンサ用の集積回路装置を手軽に試作できる環境をユーザに提供できないという課題があった。
【０００５】
本発明の幾つかの態様によれば、周波数帯域、振幅、ＤＣオフセット等が異なる様々な入力信号に対応してＡ／Ｄ変換を実行できる集積回路装置及びこれを含む電子機器を提供できる。
【課題を解決するための手段】
【０００６】
本発明は、入力信号が入力され、前記入力信号のＤＣオフセットに応じたオフセット調整と、前記入力信号の振幅に応じたゲイン調整を行う増幅回路と、前記増幅回路の後段側に設けられ、前記入力信号の周波数帯域に応じてカットオフ周波数が可変に設定されるフィルタと、前記フィルタの後段側に設けられ、前記増幅回路により増幅された信号に対するＡ／Ｄ変換を行うＡ／Ｄ変換器と、前記増幅回路でのオフセット調整の設定と、前記増幅回路でのゲイン調整の設定と、前記フィルタでのカットオフ周波数の設定を行う制御回路とを含む集積回路装置に関係する。
【０００７】
本発明によれば、制御回路の制御の下で、増幅回路でのオフセット調整及びゲイン調整と、フィルタでのカットオフ周波数の設定が行われる。これにより、入力信号のＤＣオフセットに応じたオフセット調整と、入力信号の振幅に応じたゲイン調整と、入力信号の周波数帯域に応じたフィルタのカットオフ周波数の設定が行われ、オフセット調整やゲイン調整やカットオフ周波数の設定が行われた信号に対するＡ／Ｄ変換が実行される。従って、ＤＣオフセット、振幅、周波数帯域が異なる様々な入力信号に対応できる集積回路装置の提供が可能になる。
【０００８】
また本発明では、第１〜第Ｍ（Ｍは２以上の整数）の入力信号が入力され、前記第１〜第Ｍの入力信号のＤＣオフセットに応じたオフセット調整と前記第１〜第Ｍの入力信号の振幅に応じたゲイン調整を行う１〜第Ｍの増幅回路が、前記増幅回路として設けられ、前記第１〜第Ｍの入力信号の周波数帯域に応じてカットオフ周波数が可変に設定される第１〜第Ｍのフィルタが、前記フィルタとして設けられ、前記第１〜第Ｍのフィルタの出力信号のいずれかを選択して、マルチプレクサ出力信号として前記Ａ／Ｄ変換器に出力するマルチプレクサを更に含んでもよい。
【０００９】
このようにすれば、マルチプレクサは、第１〜第Ｍの入力信号に対応するフィルタ出力信号を例えば時分割にＡ／Ｄ変換器に出力し、Ａ／Ｄ変換器は時分割に出力されたフィルタ出力信号をＡ／Ｄ変換することが可能になる。従って、例えばＤＣオフセット、振幅、周波数帯域が異なる第１〜Ｍの入力信号を、１つの集積回路装置でＡ／Ｄ変換することが可能になり、ユーザの利便性を向上できる。そして複数の第１〜第Ｍの入力信号を、統合的にＡ／Ｄ変換してデジタル処理を施すことが可能になるため、処理効率の向上も図れる。
【００１０】
また本発明では、前記増幅回路は、連続時間型フィルタとして前記入力信号のフィルタ処理を行い、前記フィルタは、前記連続時間型フィルタを前置フィルタとしてフィルタ処理を行うスイッチトキャパシタフィルタであってもよい。
【００１１】
このようにすれば、入力信号を増幅する増幅回路を有効活用して、スイッチトキャパシタフィルタの前置フィルタとなる連続時間型フィルタとして利用することが可能になる。
【００１２】
また本発明では、前記スイッチトキャパシタフィルタのサンプリング周波数をｆｃｋ１とし、前記スイッチトキャパシタフィルタのカットオフ周波数をｆｃ１とし、前記Ａ／Ｄ変換器の分解能をｎビットとし、周波数ｆｃｋ１−ｆｃ１における前記連続時間型フィルタの減衰率をＡＴ１デシベルとした場合に、ＡＴ１≦２０×ｌｏｇ（１／２ｎ）であってもよい。
【００１３】
このようにすれば、スイッチトキャパシタフィルタによる折り返し雑音になる高調波信号を、例えばＡ／Ｄ変換器の１ＬＳＢ分の電圧以下に減衰できる。
【００１４】
また本発明では、前記連続時間型フィルタのカットオフ周波数ｆｃ０が固定され、前記スイッチトキャパシタフィルタのカットオフ周波数ｆｃ１が可変に設定されてもよい。
【００１５】
このようにカットオフ周波数ｆｃ０を固定すれば、例えば外付けの素子を不要にすることなどが可能になり、利便性を向上できる。
【００１６】
また本発明では、前記スイッチトキャパシタフィルタのサンプリング周波数ｆｃｋ１が固定され、前記スイッチトキャパシタフィルタのカットオフ周波数ｆｃ１が可変に設定されてもよい。
【００１７】
このようにサンプリング周波数ｆｃｋ１を固定にすれば、折り返し帯域の周波数が変動しないようになるため、フィルタの周波数特性の設計を容易化できる。
【００１８】
また本発明では、前記スイッチトキャパシタフィルタが有する複数のキャパシタ間の容量比により、前記スイッチトキャパシタフィルタのカットオフ周波数ｆｃ１が可変に設定されてもよい。
【００１９】
このようにすれば、回路の大規模化を抑えながら、カットオフ周波数ｆｃ１の可変設定が可能になる。
【００２０】
また本発明では、前記制御回路は、前記入力信号の前記周波数帯域に応じてカットオフ周波数が可変に設定され、前記連続時間型フィルタ及び前記スイッチトキャパシタフィルタを前置フィルタとしてデジタルフィルタ処理を行うデジタルフィルタを含んでもよい。
【００２１】
このようにすれば、連続時間型フィルタ及びスイッチトキャパシタフィルタを有効活用して、デジタルフィルタの前置フィルタとして利用することが可能になる。またスイッチトキャパシタフィルタ及びデジタルフィルタは、入力信号の周波数帯域に応じてそのカットオフ周波数が可変に設定されるため、様々な周波数帯域の入力信号に対応できる集積回路装置を提供できる。
【００２２】
また本発明では、前記連続時間型フィルタのカットオフ周波数をｆｃ０とし、前記スイッチトキャパシタフィルタのカットオフ周波数をｆｃ１とし、前記デジタルフィルタのカットオフ周波数をｆｃ２とした場合に、ｆｃ０＞ｆｃ１＞ｆｃ２に設定されてもよい。
【００２３】
このようにすれば、様々な周波数帯域の入力信号に対応した可変フィルタ機能を小規模な構成で実現できる。
【００２４】
また本発明では、前記デジタルフィルタのサンプリング周波数をｆｃｋ２とし、前記デジタルフィルタのカットオフ周波数をｆｃ２とし、周波数ｆｃｋ２−ｆｃ２における前記連続時間型フィルタ及び前記スイッチトキャパシタフィルタの合成減衰率をＡＴ２デシベルとした場合に、ＡＴ２≦２０×ｌｏｇ（１／２ｎ）であってもよい。
【００２５】
このようにすれば、デジタルフィルタによる折り返し雑音になる高調波信号を、例えばＡ／Ｄ変換器の１ＬＳＢ分の電圧以下に減衰できる。
【００２６】
また本発明では、前記デジタルフィルタのサンプリング周波数ｆｃｋ２は、前記スイッチトキャパシタフィルタのカットオフ周波数ｆｃ１が低くなるにつれて低くなるように設定されてもよい。
【００２７】
このようにすれば、例えば入力信号の周波数帯域に応じてスイッチトキャパシタフィルタのカットオフ周波数ｆｃ１を低くすることで、デジタルフィルタのサンプリング周波数ｆｃｋ２を低くすることができ、無駄な電力の消費等を防止できる。
【００２８】
また本発明では、前記デジタルフィルタのカットオフ周波数ｆｃ２は、前記入力信号の前記周波数帯域が低くなるにつれて低くなるように設定されてもよい。
【００２９】
このようにすれば、例えば入力信号の周波数帯域に応じて、デジタルフィルタのカットオフ周波数ｆｃ２を低くすることができ、無駄な電力の消費等を防止できる。
【００３０】
また本発明では、前記増幅回路は、カスケード接続された第１〜第Ｎ（Ｎは２以上の整数）の増幅器を有し、前記第１〜第Ｎの増幅器に対応して設けられ、前記第１〜第Ｎの増幅器のオフセット調整を行うための第１〜第ＮのＤ／Ａ変換器を更に含み、前記制御回路は、前記第１〜第ＮのＤ／Ａ変換器を用いた前記第１〜第Ｎの増幅器のオフセット調整の設定と、前記第１〜第Ｎの増幅器のゲイン調整の設定を行ってもよい。
【００３１】
本発明によれば、増幅回路の第１〜第Ｎの増幅器に対応して、オフセット調整のための多段の第１〜第ＮのＤ／Ａ変換器が設けられる。そして、制御回路は、第１〜第ＮのＤ／Ａ変換器を用いた第１〜第Ｎの増幅器のオフセット調整の設定と、第１〜第Ｎの増幅器のゲイン調整の設定を行う。このように本発明では、多段アンプ・多段ＤＡＣの構成を採用してオフセット調整やゲイン調整を実現している。従って、１段アンプ・１段ＤＡＣの構成を採用する場合に比べて、回路規模の増加を抑えながら高い精度のオフセット調整等を実現できる。
【００３２】
また本発明では、前記第１〜第ＮのＤ／Ａ変換器のうちの第ｉ（ｉは１≦ｉ＜Ｎを満たす整数）のＤ／Ａ変換器の出力レンジをＱＲ１とし、前記第１〜第ＮのＤ／Ａ変換器のうちの前記第ｉのＤ／Ａ変換器の後段の第ｉ＋１のＤ／Ａ変換器の出力レンジをＱＲ２とした場合に、ＱＲ１＞ＱＲ２であってもよい。
【００３３】
このように第ｉのＤ／Ａ変換器の出力レンジＱＲ１を、第ｉ＋１のＤ／Ａ変換器の出力レンジＱＲ２よりも大きくすれば、入力信号のＤＣオフセット等を、出力レンジＱＲ１が広い第ｉのＤ／Ａ変換器で大まかに補正した後、当該補正で除去できなかった誤差値を、出力レンジＱＲ２が狭い後段の第ｉ＋１のＤ／Ａ変換器で補正できるようになる。これにより効率的なオフセット調整が可能になる。
【００３４】
また本発明では、前記第１〜第Ｎの増幅器のうちの第ｉの増幅器のゲインをＧ１とし、前記第ｉのＤ／Ａ変換器の１ＬＳＢ相当の電圧をＶＬＳＢ１とした場合に、ＱＲ２≧Ｇ１×ＶＬＳＢ１であってもよい。
【００３５】
このようにすれば、第ｉのＤ／Ａ変換器で除去できなかった誤差値が、第ｉの増幅器により増幅されて、第ｉ＋１のＤ／Ａ変換器の出力レンジＱＲ２の範囲を超えてしまう事態を防止できる。
【００３６】
また本発明では、前記第１〜第ＮのＤ／Ａ変換器のうちの第ｉ（ｉは１≦ｉ＜Ｎを満たす整数）のＤ／Ａ変換器の１ＬＳＢ相当の電圧をＶＬＳＢ１とし、前記第１〜第ＮのＤ／Ａ変換器のうちの前記第ｉのＤ／Ａ変換器の後段の第ｉ＋１のＤ／Ａ変換器の１ＬＳＢ相当の電圧をＶＬＳＢ２とした場合に、ＶＬＳＢ１＞ＶＬＳＢ２であってもよい。
【００３７】
このようにすれば、第ｉのＤ／Ａ変換器で除去できなかった誤差値を、第ｉのＤ／Ａ変換器よりも１ＬＳＢ相当電圧が小さくＤ／Ａ変換の精度の高い後段の第ｉ＋１のＤ／Ａ変換器で除去することが可能になり、より高精度なオフセット調整等が可能になる。
【００３８】
また本発明は、上記のいずれかに記載の集積回路装置を含む電子機器に関係する。
【発明を実施するための最良の形態】
【００３９】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００４０】
１．集積回路装置
図１に本実施形態の集積回路装置の構成例を示す。この集積回路装置（アナログフロントエンド回路）は、増幅回路１０、フィルタ３８、Ａ／Ｄ変換器５０、制御回路７０を含む。なお本実施形態の集積回路装置は図１の構成に限定されず、その一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００４１】
増幅回路１０は、入力信号ＶＩが入力されて、その信号増幅を行い、増幅後の信号ＡＣＱを出力する。この増幅回路１０は、オフセット調整機能やゲイン調整機能を有する。具体的には、入力信号ＶＩのＤＣオフセットに応じたオフセット調整や、入力信号ＶＩの振幅に応じたゲイン調整を行う。
【００４２】
フィルタ３８は、増幅回路１０の後段側に設けられ、例えばＬＰＦ（ローパスフィルタ）処理などのフィルタ処理を行う。具体的には、フィルタ３８は、例えば増幅回路１０とＡ／Ｄ変換器５０の間に設けられる。そして、例えば入力信号ＶＩの周波数帯域に応じてそのカットオフ周波数が可変に設定される。具体的には、入力信号ＶＩの周波数帯域（通過帯域のカットオフ周波数）が低くなるにつれて、そのカットオフ周波数が低くなるように設定される。
【００４３】
Ａ／Ｄ変換器５０は、増幅回路１０により増幅された信号に対するＡ／Ｄ変換を行う。具体的にはＡ／Ｄ変換器５０には、その入力電圧範囲を規定（設定）する高電位側の基準電圧ＶＲＰと低電位側の基準電圧ＶＲＮが供給される。そしてＶＲＰ〜ＶＲＮの入力電圧範囲においてｎビット（例えばｎ＝１０）の分解能でＡ／Ｄ変換を行って、Ａ／Ｄ変換後のデジタルデータＡＤＱ（デジタル出力値）を出力する。例えばＡ／Ｄ変換器５０は、増幅回路１０からの信号ＡＱ３を、Ａ／Ｄ変換用のサンプリングクロックでサンプルホールドし、サンプルホールドされた信号をＡ／Ｄ変換する。
【００４４】
Ａ／Ｄ変換器５０としては例えば逐次比較型のＡ／Ｄ変換器を採用できる。この場合にはＡ／Ｄ変換器５０は、図示しないサンプルホールド回路やコンパレータや逐次比較レジスタやＤ／Ａ変換器を含むことができる。そしてコンパレータはＤ／Ａ変換器からのＤ／Ａ変換後のアナログ信号と、サンプルホールド回路からのサンプルホールド信号を比較する。逐次比較レジスタは、コンパレータの出力信号のデータを格納する。Ｄ／Ａ変換器は、逐次比較レジスタからのデジタルデータをＤ／Ａ変換して、アナログ信号を出力する。なおＡ／Ｄ変換器５０は逐次比較型に限定されず、例えば並列比較型、追従比較型などの様々なタイプのＡ／Ｄ変換器を採用できる。
【００４５】
制御回路７０（制御部、処理部、演算部）は、集積回路装置内の各回路の制御処理等を行うものであり、例えばゲートアレイなどのロジック回路やＣＰＵなどのプロセッサにより実現できる。制御回路７０は、増幅回路１０でのオフセット調整の設定やゲイン調整の設定を行う。また制御回路７０は、このフィルタ３８のカットオフ周波数の設定を行う。
【００４６】
具体的には、例えば増幅回路１０は少なくとも１つの増幅器を有する。そして、この増幅器に入力される電圧に対して、制御回路７０からのオフセット調整データをＤ／Ａ変換することで得られた電圧を加算することで、オフセット調整を実現できる。また制御回路７０からのゲイン調整データに基づいて、増幅器が有する抵抗の抵抗値等（受動素子の素子値）を調整することで、ゲイン調整を実現できる。
【００４７】
また制御回路７０は、例えばカットオフ周波数（サンプリング周波数）を設定するための内部レジスタを有する。そして外部機器（例えば電子機器を制御するソフトウェア、ファームウェア）から図示しないインターフェースを介して内部レジスタにカットオフ周波数（サンプリング周波数）が設定される。すると制御回路７０は、内部レジスタへの設定内容に基づいて、フィルタ３８に対して、カットオフ周波数（サンプリング周波数）の設定の指示を行う。これによりフィルタ３８は、指示されたカットオフ周波数に従ったフィルタ処理を行う。
【００４８】
以上に説明した本実施形態によれば、制御回路７０の制御の下で、オフセット調整、ゲイン調整及びフィルタ帯域の可変設定が可能になる。即ち、入力信号ＶＩのＤＣオフセットに応じたオフセット調整と、入力信号ＶＩの振幅に応じたゲイン調整と、入力信号ＶＩの周波数帯域（通過帯域）に応じたフィルタのカットオフ周波数の設定が可能になる。
【００４９】
例えばＡ／Ｄ変換器を内蔵する従来の集積回路装置では、入力信号のＤＣオフセット、振幅、周波数帯域は、仕様等に応じてある程度決まっていため、その仕様に合わせた入力電圧範囲及び周波数帯域でＡ／Ｄ変換を行えば十分であった。
【００５０】
ところが、センサ（センサデバイス）等の検出信号のＡ／Ｄ変換を行う場合には、図２のＡ１、Ａ２に示すように、入力信号ＶＩ（検出信号）のＤＣオフセットは、センサの種類に応じて様々に異なる。またＡ３、Ａ４に示すように、入力信号ＶＩの振幅もセンサの種類に応じて様々に異なる。従って、このような入力信号ＶＩのＡ／Ｄ変換を行った場合、図３のＢ１に示すように、Ａ／Ｄ変換の分解能を高くしなければ、ダイナミックレンジを向上できないという課題があった。即ち、従来では入力信号のＤＣオフセット、振幅等の変動幅も吸収できるようにＡ／Ｄ変換の分解能のビット数を大きくしていた。そしてこのように分解能のビット数を大きくすると、回路の大規模化や消費電力の増加等を招くと共に、設計も複雑化するという問題がある。
【００５１】
この点、本実施形態では、制御回路７０によるオフセット調整により、入力信号ＶＩのＤＣオフセットについても、高精度に調整できる。従って、入力信号ＶＩのＤＣオフセットが図２のＡ１、Ａ２のように変動した場合にも、Ａ／Ｄ変換器５０への入力信号の振幅中心（ＤＣオフセット）を、Ａ／Ｄ変換器５０の入力電圧範囲（ＶＲＰ〜ＶＲＮ）の中心に設定するオフセット調整が可能になる。これにより、ダイナミックレンジを大幅に向上できる。
【００５２】
また本実施形態では、制御回路７０によるゲイン調整により、入力信号ＶＩの振幅のゲインについても、高精度に調整できる。従って、入力信号ＶＩの振幅が図２のＡ３、Ａ４のように変動した場合にも、Ａ／Ｄ変換器５０への入力信号の振幅であるＡ／Ｄ入力振幅（スイングレベル）を、入力信号ＶＩの振幅に依存せずにＡ５のようにほぼ一定にできる。これにより、ダイナミックレンジを更に向上できる。
【００５３】
例えばダイナミックレンジＤＲは、Ａ／Ｄ変換器のＡ／Ｄ入力振幅（最大入力振幅）をＶＡＴとし、Ａ／Ｄ変換器の１ＬＳＢ分の電圧をＶＬＳＢとした場合に、ＤＲ＝ＶＡＴ／ＶＬＳＢと表すことができる。
【００５４】
従来では、図２のＡ３のように入力信号ＶＩの振幅が小さい場合には、Ａ／Ｄ入力振幅ＶＡＴも小さくなってしまう。このため、ダイナミックレンジＤＲ＝ＶＡＴ／ＶＬＳＢを大きくするためには、図３のＢ１に示すように、Ａ／Ｄ変換の分解能のビット数を大きくして、ＶＬＳＢを小さくする必要があり、ダイナミックレンジＤＲの向上には限界があった。
【００５５】
この点、本実施形態では、図２のＡ３、Ａ４に示すように入力信号ＶＩの振幅が変動した場合にも、増幅回路１０でのゲイン調整により、Ａ５に示すようにＡ／Ｄ入力振幅を、最大振幅に設定できる。このため、図３のＢ２に示すように、例えばＡ／Ｄ変換の分解能を一定にしたまま（例えば１０ビット）、ダイナミックレンジＤＲを高くできるという効果がある。
【００５６】
また従来では、図２のＡ１、Ａ２に示すようなＤＣオフセットが入力信号ＶＩに存在すると、入力信号ＶＩの信号増幅により増幅器の出力が飽和し易くなってしまう。このため、増幅器のゲインを大きくできず、入力信号ＶＩを十分に増幅することができなかった。従って、Ａ／Ｄ変換器の入力信号の入力電圧範囲が、Ａ／Ｄ変換器の本来のダイナミックレンジＤＲよりも狭くなってしまい、実質的なダイナミックレンジＤＲを向上できなかった。
【００５７】
この点、本実施形態では、図２のＡ１、Ａ２に示すように入力信号ＶＩのＤＣオフセットが変動した場合にも、増幅回路１０でのオフセット調整により、Ａ／Ｄ変換器５０の入力信号の振幅中心を、例えばＡ／Ｄ変換器５０の入力電圧範囲の中心に設定できる。そして、このようなオフセット調整と、ゲイン調整を行うことで、図２のＡ５に示すようにＡ／Ｄ入力振幅を最大振幅に設定できる。このため、例えばＡ／Ｄ変換の分解能を一定にしたまま、ダイナミックレンジＤＲを向上できる。
【００５８】
また、センサ（センサデバイス）等の検出信号のＡ／Ｄ変換を行う場合には、検出信号の周波数帯域は、センサの種類に応じて様々に異なる。従って、入力信号の周波数帯域が仕様等により決まってる従来の集積回路装置では、このような様々な周波数帯域のセンサの検出信号をＡ／Ｄ変換することは難しかった。このため、新規のセンサの開発・試作を行う場合には、センサ毎に異なる集積回路装置を開発する必要があり、開発コストの増加や開発期間の長期化などの問題を招く。
【００５９】
この点、本実施形態では、入力信号ＶＩの周波数帯域に応じてフィルタ３８のカットオフ周波数が可変に設定される。このようにすることで、例えば１Ｈｚから１６ＫＨｚの範囲でカットオフ周波数を可変に設定することが可能になり、様々な周波数帯域の入力信号ＶＩに対応できるようになり、これまでにないタイプの集積回路装置を提供できる。
【００６０】
即ち従来では、例えば１Ｈｚの周波数の検出信号を出力する第１の種類のセンサと、１６ＫＨｚの周波数の検出信号を出力する第２の種類のセンサの両方に対して、１つの集積回路装置で対応することは難しかった。このため、第１の種類のセンサ用の集積回路装置と、第２の種類のセンサ用の集積回路装置を別々に開発しなければならなかった。
【００６１】
この点、本実施形態では、可変フィルタ機能を有しているため、１つの集積回路装置で第１、第２の種類のセンサの両方に対応できる。従って、開発コストの増加や開発期間の長期化を防止できる。
【００６２】
また、例えば新規のセンサの開発・試作段階においては、センサの検出信号のＤＣオフセット、振幅、周波数帯域が既知ではない場合がある。このような場合にも本実施形態によれば、センサからの検出信号である入力信号ＶＩのオフセット調整、ゲイン調整、カットオフ周波数の設定が自動的に行われるため、ユーザは、検出信号のＤＣオフセット、振幅、周波数帯域をそれほど気にすることなく、センサを集積回路装置に接続して試すことができる。従って、ユーザにとって使い勝手の良い集積回路装置（センサ測定アシストＩＣ）を提供できる。またセンサの種類に応じて、新たな集積回路装置を試作する必要もないため、開発コストを低くできる。
【００６３】
２．第１の詳細例
図４に本実施形態の集積回路装置の第１の詳細例を示す。この第１の詳細例では、増幅回路１０が、連続時間型フィルタ３０として入力信号ＶＩのフィルタ処理を行う。またフィルタ３８が、この連続時間型フィルタ３０を前置フィルタとしてフィルタ処理を行うスイッチトキャパシタフィルタ（ＳＣＦ）４０となっている。
【００６４】
増幅回路１０により実現される連続時間型フィルタ３０は入力信号ＶＩのフィルタ処理を行う。具体的には入力信号ＶＩに対してＮ次（Ｎは自然数）のローパスフィルタ（ＬＰＦ）処理を行う。この場合のカットオフ周波数はｆｃ０に設定されている。この連続時間型フィルタ３０は、離散時間型フィルタであるＳＣＦ４０とは異なり、折り返し雑音が生じないフィルタである。
【００６５】
この連続時間型フィルタ３０は、増幅回路１０が有する１又は複数の増幅器により実現される。具体的には、増幅器が有する抵抗、キャパシタ等の受動素子と、増幅器が有するオペアンプなどの能動素子によりＲＣアクティブフィルタである連続時間型フィルタ３０が実現される。このようにすれば、入力信号を増幅する増幅回路１０を有効活用して、ＳＣＦ４０等の前置フィルタである連続時間型フィルタを実現でき、増幅回路１０に、連続時間型フィルタとしての機能と入力信号の増幅機能の両方を持たせることが可能になる。
【００６６】
ＳＣＦ（スイッチトキャパシタフィルタ）４０は、連続時間型フィルタ３０の後段側に設けられる。具体的には連続時間型フィルタ３０の出力信号ＡＣＱを受け、ＬＰＦ処理などのフィルタ処理を行って、フィルタ処理後の信号ＳＣＱをＡ／Ｄ変換器５０に出力する。このＳＣＦ４０は、スイッチ素子とオペアンプとキャパシタを含み、サンプリング周波数ｆｃｋ１でサンプルホールド動作を行う。
【００６７】
ＳＣＦ４０は、連続時間型フィルタ３０を前置フィルタ（アンチエイリアシング・フィルタ）としてフィルタ処理を行う。即ち、高調波信号が入力信号ＶＩの周波数帯域に折り返すことによる折り返し雑音が、Ａ／Ｄ変換器５０の１ＬＳＢ分の電圧（量子化誤差の電圧）を超えないようにするためのフィルタ処理を行う。
【００６８】
またＳＣＦ４０（広義には第１の離散時間型フィルタ）は、例えば入力信号ＶＩの周波数帯域（通過帯域）に応じてそのカットオフ周波数ｆｃ１が可変に設定される。例えば入力信号ＶＩの周波数帯域（通過帯域のカットオフ周波数）が低くなるにつれて、そのカットオフ周波数ｆｃ１が低くなるように設定される。
【００６９】
例えばＳＣＦのサンプリング周波数をｆｃｋ１とし、Ａ／Ｄ変換器５０の分解能をｎビットとし、周波数ｆｃｋ１−ｆｃ１における連続時間型フィルタ１０の減衰率をＡＴ１デシベルとした場合に、ＡＴ１≦２０×ｌｏｇ（１／２ｎ）の関係が成り立つ。
【００７０】
また図４では、例えば連続時間型フィルタ２０のカットオフ周波数ｆｃ０が固定され、ＳＣＦ４０のカットオフ周波数ｆｃ１が可変に設定される。具体的には、ＳＣＦ４０は、そのサンプリング周波数ｆｃｋ１が固定され、そのカットオフ周波数ｆｃ１が可変に設定される。そしてＳＣＦ４０が有する複数のキャパシタ間の容量比により、ＳＣＦ４０のカットオフ周波数ｆｃ１が可変に設定される。
【００７１】
Ａ／Ｄ変換器５０はＳＣＦ４０の後段側に設けられる。具体的にはＳＣＦ４０からの出力信号ＳＣＱを受けて、Ａ／Ｄ変換を行い、Ａ／Ｄ変換により得られたデジタルデータＡＤＱを制御回路７０に出力する。このＡ／Ｄ変換器５０は、連続時間型フィルタ３０及びＳＣＦ４０を前置フィルタとしてＡ／Ｄ変換を行う。
【００７２】
図４の第１の詳細例によれば、連続時間型フィルタ３０はＳＣＦ４０の前置フィルタとして機能し、連続時間型フィルタ３０及びＳＣＦ４０がＡ／Ｄ変換器５０の前置フィルタとして機能する。このようにすることで、例えば１Ｈｚ〜１６ＫＨｚというような広い範囲での帯域可変が可能になる。
【００７３】
例えば本実施形態の比較例として、ＳＣＦ４０を設けずに、Ａ／Ｄ変換器５０の前置フィルタとして連続時間型フィルタ３０のみを設ける手法も考えられる。しかしながら、この比較例の手法では、例えば連続時間型フィルタ３０としてＲＣフィルタを用いた場合に、抵抗値と容量値の積であるＲＣ積の逆数でカットオフ周波数が決まる。従って、様々な周波数帯域に対応するためには、抵抗値を大きくしたり、容量値を大きくする必要がある。このため、抵抗やキャパシタの集積回路装置（ＩＣチップ）への内蔵が難しくなり、抵抗やキャパシタを外付けにせざるを得なくなるという問題がある。
【００７４】
この点、本実施形態では、連続時間型フィルタ３０とＡ／Ｄ変換器５０の間にＳＣＦ４０が設けられる。そしてＳＣＦ４０のカットオフ周波数ｆｃ１が可変に設定される。従って、様々な周波数帯域の入力信号ＶＩに対応して、システム全体のフィルタ特性を可変に設定できる。また、ＳＣＦ４０のカットオフ周波数ｆｃ１は、後述するように複数のキャパシタ間の容量比により可変設定され、サイズ依存性が無い。従って、ＲＣフィルタである連続時間型フィルタ３０のみによりカットオフ周波数を設定する手法に比べて、抵抗やキャパシタの集積回路装置への内蔵が容易になるという利点がある。
【００７５】
３．第２の詳細例
図５に本実施形態の集積回路装置の第２の詳細例を示す。この第２の詳細例では、制御回路７０によりデジタルフィルタ１００が実現されている。なお、ＳＣＦ４０を設けてデジタルフィルタ１００を設けなかったり、逆にＳＣＦ４０を設けずにデジタルフィルタ１００だけを設けるなどの様々な変形実施が可能である。
【００７６】
デジタルフィルタ１００は、Ａ／Ｄ変換器５０からのデジタルデータＡＤＱを受け、ＬＰＦ処理などのデジタルフィルタ処理を行い、デジタルフィルタ処理後のデジタルデータを出力する。このデジタルフィルタ１００は、例えば増幅回路１０の連続時間型フィルタ３０及びＳＣＦ４０を前置フィルタとしてデジタルフィルタ処理を行う。このデジタルフィルタ１００としては、ＩＩＲ（Infinite Impulse Response）フィルタを用いてもよいし、ＦＩＲ（Finite Impulse Response）フィルタを用いてもよい。
【００７７】
またデジタルフィルタ１００（第２の離散時間型フィルタ）は、例えば入力信号ＶＩの周波数帯域（通過帯域）に応じてそのカットオフ周波数が可変に設定される。例えば入力信号ＶＩの周波数帯域が低くなるにつれて、そのカットオフ周波数が低くなるように設定される。またデジタルフィルタ１００では、サンプリング周波数も可変に設定される。
【００７８】
具体的には、連続時間型フィルタ３０のカットオフ周波数をｆｃ０とし、ＳＣＦ４０のカットオフ周波数をｆｃ１とし、デジタルフィルタ１００のカットオフ周波数をｆｃ２とした場合に、例えばｆｃ０＞ｆｃ１＞ｆｃ２に設定される。またデジタルフィルタ１００のサンプリング周波数をｆｃｋ２とし、周波数ｆｃｋ２−ｆｃ２における連続時間型フィルタ３０及びＳＣＦ４０の合成減衰率をＡＴ２デシベルとした場合に、例えばＡＴ２≦２０×ｌｏｇ（１／２ｎ）となるように設定される。更に、デジタルフィルタ１００のサンプリング周波数ｆｃｋ２は、ＳＣＦ４０のカットオフ周波数ｆｃ１が低くなるにつれて低くなるように設定され、デジタルフィルタ１００のカットオフ周波数ｆｃ２は入力信号ＶＩの周波数帯域が低くなるにつれて低くなるように設定される。
【００７９】
図５の第２の詳細例では、ＳＣＦ４０（フィルタ３８）のカットオフ周波数ｆｃ１及びデジタルフィルタ１００のカットオフ周波数ｆｃ２が、入力信号ＶＩの周波数帯域に応じて可変に設定される。このようにすることで、例えば１Ｈｚから１６ＫＨｚの範囲でカットオフ周波数を可変に設定することが可能になり、様々な周波数帯域の入力信号ＶＩに対応できるようになる。
【００８０】
また図５では、増幅器１０の連続時間型フィルタ３０が、ＳＣＦ４０の前置フィルタとして機能し、連続時間型フィルタ３０及びＳＣＦ４０が、デジタルフィルタ１００（及びＡ／Ｄ変換器５０）の前置フィルタとして機能する。このようにすることで、例えば１Ｈｚ〜１６ＫＨｚというような広い範囲での帯域可変が可能になる。
【００８１】
例えば比較例として、ＳＣＦを設けずに、デジタルフィルタの前置フィルタとして連続時間型フィルタのみを設ける手法も考えられる。しかしながら、この比較例の手法では、例えば連続時間型フィルタとしてＲＣフィルタを用いた場合に、抵抗値と容量値の積であるＲＣ積の逆数でカットオフ周波数が決まる。従って、様々な周波数帯域に対応するためには、抵抗値を大きくしたり、容量値を大きくする必要がある。このため、抵抗やキャパシタの集積回路装置への内蔵が難しくなり、抵抗やキャパシタを外付けにせざるを得なくなるという問題がある。
【００８２】
この点、図５では、連続時間型フィルタ３０である増幅回路１０とＡ／Ｄ変換器５０の間にフィルタ３８が設けられる。そしてＳＣＦ４０のカットオフ周波数ｆｃ１及びデジタルフィルタ１００のカットオフ周波数ｆｃ２の両方が可変に設定される。従って、様々な周波数帯域の入力信号ＶＩに対応して、システム全体のフィルタ特性を可変に設定できる。
【００８３】
４．第３の詳細例
図６に本実施形態の集積回路装置の第３の詳細例を示す。図６では集積回路装置が複数の入力チャンネルＣＨ１〜ＣＨ３を有する構成になっている。具体的には、図１では、１つの増幅回路１０と１つのフィルタ３８だけが設けられているが、図６では、複数の増幅回路１０-1〜１０-3（広義には第１〜第Ｍの増幅回路。Ｍは２以上の整数）と、複数のフィルタ３８-1、３８-３（広義には第１〜第Ｍのフィルタ）が設けられている。またフィルタ３８-1、３８-３の後段にはマルチプレクサ９０（セレクタ）が設けられている。
【００８４】
なお図６は、３チャンネルの構成例を示しているが、２チャンネルの構成や４チャンネル以上の構成であってもよい。またフィルタ３８-1〜３８-3としては、図５と同様にＳＣＦ等を用いることができる。また図５と同様に制御回路７０によりデジタルフィルタ１００を実現したり、増幅回路１０-1〜１０-3を連続時間型フィルタとして兼用することが可能である。
【００８５】
増幅回路１０-1〜１０-3（第１〜第Ｍの増幅回路）には、対応する入力信号ＶＩ１〜ＶＩ３（広義には第１〜第３の入力信号）が入力される。そして入力信号ＶＩ１〜ＶＩ３のＤＣオフセットに応じたオフセット調整と、入力信号ＶＩ１〜ＶＩ３の振幅に応じたゲイン調整を行う。これらのオフセット調整やゲイン調整の設定は、制御回路７０により行われる。
【００８６】
またフィルタ３８-1〜３８-3は、入力信号ＶＩ１〜ＶＩ３の周波数帯域に応じてそのカットオフ周波数ｆｃ１１〜ｆｃ１３が可変に設定される。これらのカットオフ周波数ｆｃ１１〜ｆｃ１３の設定は、制御回路７０により行われる。
【００８７】
マルチプレクサ９０は、フィルタ３８-1〜３８-3の出力信号のいずれかを選択して、選択された出力信号を、マルチプレクサ出力信号ＭＬＱとしてＡ／Ｄ変換器５０に出力する。具体的には、フィルタ３８-1〜３８-3の出力信号のうち、制御回路７０からの選択指示信号ＭＳＥＬにより指示された出力信号を選択して出力する。Ａ／Ｄ変換器５０は、このマルチプレクサ出力信号ＭＬＱのＡ／Ｄ変換を行う。
【００８８】
図６では、３軸加速度センサ５１１、５１２、５１３の検出信号が、入力信号ＶＩ１、ＶＩ２、ＶＩ３としてチャンネルＣＨ１、ＣＨ２、ＣＨ３に入力されている。そして増幅回路１０-1〜１０-3は、チャンネルＣＨ１〜ＣＨ３の入力信号ＶＩ１〜ＶＩ３の信号増幅を行い、フィルタ３８-1〜３８-3は、増幅後の信号のフィルタ処理を行う。
【００８９】
このようにすれば、マルチプレクサ９０は、３軸加速度センサ５１１、５１２、５１３からの検出信号に対応するフィルタ出力信号ＦＱ１〜ＦＱ３を時分割にＡ／Ｄ変換器５０に出力し、Ａ／Ｄ変換器５０は時分割に出力されたフィルタ出力信号をＡ／Ｄ変換することが可能になる。従って、複数のセンサの検出信号を、１つの集積回路装置でＡ／Ｄ変換することが可能になり、ユーザの利便性を向上できる。また複数のセンサの検出信号を、統合的にＡ／Ｄ変換してデジタル処理を施すことが可能になるため、処理効率の向上も図れる。
【００９０】
また図６の第３の詳細例では、各チャンネル毎に独立に異なったオフセット調整、ゲイン調整、カットオフ周波数の設定が可能になる。即ち例えばチャンネルＣＨ１でのオフセット調整、ゲイン調整、カットオフ周波数の設定と、チャンネルＣＨ２やＣＨ３でのオフセット調整、ゲイン調整、カットオフ周波数の設定とを異ならせることができる。
【００９１】
例えば図７では、チャンネルＣＨ１には脈拍計用のフォトセンサ５１４が接続され、チャンネルＣＨ２には歩数計用の加速度センサ５１５が接続されている。そして本実施形態では、チャンネルＣＨ１のフォトセンサ５１４からの入力信号ＶＩ１に対しては、制御回路７０の制御の下で、増幅回路１０-1、フィルタ３８-1が、第１の設定でのオフセット調整、ゲイン調整及びカットオフ周波数の設定を行う。一方、チャンネルＣＨ３の加速度センサ５１５からの入力信号ＶＩ３に対しては、制御回路７０の制御の下で、増幅回路１０-3、フィルタ３８-3が、第２の設定でのオフセット調整、ゲイン調整及びカットオフ周波数の設定を行う。
【００９２】
即ち、フォトセンサ５１４からの入力信号ＶＩ１のＤＣオフセット、振幅、周波数帯域と、加速度センサ５１５からの入力信号ＶＩ３のＤＣオフセット、振幅、周波数帯域は、異なったものとなる。このため、これまでは、フォトセンサ５１４に専用の第１の集積回路装置（ＩＣ）と、加速度センサ５１５に専用の第２の集積回路装置を別々に用意して、電子機器の回路基板に実装していた。このため、電子機器のシステム構成が複雑化したり、大規模化するなどの問題があった。
【００９３】
これに対して本実施形態の第３の詳細例によれば、これらのフォトセンサ５１４、加速度センサ５１５からの入力信号ＶＩ１、ＶＩ３を、１チップの集積回路装置で処理することができる。従って、電子機器のシステム構成の簡素化や小規模化を図れる。図７を例に取れば、脈拍計と歩数計の両方の機能を備えたヘルスケア用の電子機器において、センサからの検出信号を、例えば１チップの集積回路装置で処理できるようになる。
【００９４】
また本実施形態では、入力信号ＶＩ１のＤＣオフセット、振幅、周波数帯域に応じて、そのオフセット調整、ゲイン調整、カットオフ周波数の設定が自動的に行われると共に、入力信号ＶＩ２のＤＣオフセット、振幅、周波数帯域に応じて、そのオフセット調整、ゲイン調整、カットオフ周波数の設定が自動的に行われる。従って、ユーザは所望の複数のセンサを集積回路装置に接続するだけで、そのセンサに応じたオフセット調整、ゲイン調整、カットオフ周波数の設定が集積回路装置により自動的に行われて、Ａ／Ｄ変換されたデータを得ることができ、利便性を向上できる。
【００９５】
例えば新規のセンサの開発・試作段階においては、センサの検出信号のＤＣオフセット、振幅、周波数帯域が既知ではない場合がある。この点、本実施形態によれば、ユーザは、検出信号のＤＣオフセット、振幅、周波数帯域をそれほど気にすることなく、複数のセンサを集積回路装置に接続して試すことができる。従って、ユーザにとって使い勝手の良い集積回路装置（センサ測定アシストＩＣ）を提供でき、製品の試作等も容易になるため、ユーザの製品の開発コスト等も低減できる。
【００９６】
５．周波数特性
次に本実施形態の集積回路装置により実現される可変フィルタの周波数特性の詳細について説明する。なお、以下、説明の簡素化のために、図４、図５等の連続時間型フィルタ３０をＲＣフィルタ３０と呼ぶこととする。
【００９７】
図８のＤ１、Ｄ２、Ｄ３は、各々、ＲＣフィルタ３０、ＳＣＦ４０、デジタルフィルタ１００の減衰率の周波数特性の例である。Ｄ１のＲＣフィルタ３０のカットオフ周波数をｆｃ０とし、Ｄ２のＳＣＦ４０のカットオフ周波数をｆｃ１とし、Ｄ３のデジタルフィルタ１００のカットオフ周波数をｆｃ２とすると、例えばｆｃ０＞ｆｃ１＞ｆｃ２の関係が成り立つ。このようなカットオフ周波数の関係にすることで、様々な周波数帯域の入力信号に対応した集積回路装置の可変フィルタ機能を小規模な回路構成で実現できる。
【００９８】
例えば図８では周波数軸がＬＯＧ軸になっている。これに対して図９は周波数軸をリニア軸で表している。
【００９９】
ＳＣＦ４０は離散時間型フィルタであるため、図９のＤ４に示すように、アンチエイリアシングによりＳＣＦ４０のサンプリング周波数ｆｃｋ１付近において高調波信号が通過してしまい、折り返し雑音の原因となる。
【０１００】
この点、本実施形態では、ＲＣフィルタ３０がＳＣＦ４０の前置フィルタとして機能する。従って図９のＤ５に示すように、ＲＣフィルタ３０の減衰特性により、折り返し雑音になる高調波信号を例えばＡ／Ｄ変換器５０の１ＬＳＢ分の電圧以下（量子化誤差以下）に減衰できる。
【０１０１】
またデジタルフィルタ１００も離散時間型フィルタであるため、図９のＤ６に示すようにデジタルフィルタ１００のサンプリング周波数ｆｃｋ２付近（折り返し帯域）において、アンチエイリアシングにより高調波信号が通過してしまい、折り返し雑音の原因となる。
【０１０２】
この点、本実施形態では、ＲＣフィルタ３０及びＳＣＦ４０がデジタルフィルタ１００の前置フィルタとして機能する。従って図９のＤ７、Ｄ８に示すように、ＲＣフィルタ３０及びＳＣＦ４０の合成の減衰特性により、折り返し雑音になる高調波信号を例えばＡ／Ｄ変換器５０の１ＬＳＢ分の電圧以下に減衰できる。
【０１０３】
例えば図１０に、集積回路装置のシステム全体でのフィルタの減衰率の周波数特性を示す。Ａ／Ｄ変換器５０の分解能のビット数をｎとすると、高調波信号を１ＬＳＢ分の電圧以下にするために必要な減衰率ＡＴは、ＡＴ＝２０×ｌｏｇ（１／２ｎ）と表せる。従って、ｎ＝１０ビットとすると、減衰率ＡＴは約−６０ｄＢになる。
【０１０４】
そして図１０のＥ１でのフィルタの減衰率は、−６０ｄＢ以下になっており、高調波信号をＡ／Ｄ変換器５０の１ＬＳＢ分の電圧以下に減衰している。なお図１０では周波数軸がＬＯＧ軸になっているが、図１１は周波数軸をリニア軸で表した図になっている。
【０１０５】
以上のように本実施形態によれば、離散時間型フィルタによる折り返し雑音についてはその前置フィルタにより除去できる。従って、入力信号の周波数に応じて、デジタルフィルタ１００のカットオフ周波数ｆｃ２を可変に変化させることで、様々な周波数帯域の入力信号に対応できる可変フィルタを小さな回路規模で実現できる。
【０１０６】
例えば図９のＤ５に示すようにＲＣフィルタ３０はＳＣＦ４０の折り返し雑音を除去できるフィルタであれば十分である。従って、図８のＤ１に示すようにＲＣフィルタ３０のカットオフ周波数ｆｃ０を高い周波数に設定できる。即ち、ｆｃ０＞ｆｃ１＞ｆｃ２というように、ＲＣフィルタ３０のカットオフ周波数ｆｃ０を、ＳＣＦ４０、デジタルフィルタ１００のカットオフ周波数ｆｃ１、ｆｃ２に比べて十分に高い周波数に設定できる。そしてカットオフ周波数ｆｃ０は、ＲＣ積の逆数に比例する。従って、ｆｃ０が高い周波数に設定されるということは、ＲＣフィルタ３０の抵抗値や容量値を小さくできることを意味する。従って本実施形態によれば、抵抗値や容量値を小さくすることができ、抵抗やキャパシタのレイアウト面積を小さくできるため、回路の小規模化を図れる。また抵抗やキャパシタを外付け部品にしなくても済むようになり、ユーザの利便性を向上できる。
【０１０７】
一方、本実施形態ではＲＣフィルタ３０とデジタルフィルタ１００の間にＳＣＦ４０を設けることで、図９のＤ８に示すように、このＳＣＦ４０によりデジタルフィルタ１００の折り返し雑音を除去できる。またＤ７に示すようにＲＣフィルタ３０も、デジタルフィルタ１００の折り返し雑音の除去に寄与する。これにより、デジタルフィルタ１００のサンプリング周波数ｆｃｋ２を低い周波数に設定することが可能になる。つまり、サンプリング周波数ｆｃｋ２が低くなると、Ｄ６の示すｆｃｋ２付近の折り返し帯域が低周波数側にシフトすることになるが、この場合にも、Ｄ８に示すＳＣＦ４０の減衰特性により、折り返し雑音を十分に減衰して除去できるからである。
【０１０８】
そして、このようにデジタルフィルタ１００のサンプリング周波数ｆｃｋ２を低くできると、図８のＤ３に示すように、デジタルフィルタ１００のカットオフ周波数ｆｃ２も低い周波数に設定できる。即ち、ｆｃ０＞ｆｃ１＞ｆｃ２というように、デジタルフィルタ１００のカットオフ周波数ｆｃ２を、ＲＣフィルタ３０、ＳＣＦ４０のカットオフ周波数ｆｃ０、ｆｃ１に比べて十分に低い周波数に設定できる。
【０１０９】
このように、デジタルフィルタ１００のカットオフ周波数ｆｃ２を低く設定することができれば、入力信号の周波数帯域に応じて、カットオフ周波数ｆｃ２を設定することが可能になる。
【０１１０】
例えば入力信号の周波数帯域が０〜１Ｈｚというように低い場合には、デジタルフィルタ１００のカットオフ周波数ｆｃ２を例えば１Ｈｚに設定することで、この低い周波数帯域の入力信号に対応できるようになる。
【０１１１】
また入力信号の周波数帯域が０〜２５６Ｈｚである場合には、デジタルフィルタ１００のカットオフ周波数ｆｃ２を例えば２５６Ｈｚに設定することで、この入力信号に対応できる。
【０１１２】
なお、入力信号の周波数帯域が例えば０〜１６ＫＨｚというように高い場合には、デジタルフィルタ１００及びＳＣＦ４０のフィルタ処理を無効にして、カットオフ周波数がｆｃ０＝１６ＫＨｚであるＲＣフィルタ３０のみにより、この高い周波数帯域の入力信号のフィルタ処理を行えばよい。
【０１１３】
６．減衰率
次に、フィルタの減衰率の設定手法の詳細について図１２を用いて説明する。図１２のＦ１において、ｆｃｋ１、ｆｃ１は、各々、ＳＣＦ４０のサンプリング周波数、カットオフ周波数であり、ｎは、Ａ／Ｄ変換器５０の分解能を表すビット数である。ＡＴ１（デシベル）は、周波数ｆｃｋ１−ｆｃ１におけるＲＣフィルタ３０（連続時間型フィルタ）の減衰率である。この場合には、ＡＴ１≦２０×ｌｏｇ（１／２ｎ）の関係が成り立つ。
【０１１４】
即ちＳＣＦ４０のサンプリング周波数をｆｃｋ１とすると、図１３（Ａ）のＦ４に示すｆｃｋ１−ｆｃ１〜ｆｃｋ１＋ｆｃ１の帯域の高調波信号は、Ｆ３に示す０〜ｆｃ１の帯域にアンチエイリアシングにより折り返す。このため、Ａ／Ｄ変換器５０の１ＬＳＢ分の分解能を維持するためには、少なくとも周波数ｆｃｋ１−ｆｃ１において、高調波信号を２０×ｌｏｇ（１／２ｎ）だけ減衰させる必要がある。従って、ＳＣＦ４０の前置フィルタとして機能するＲＣフィルタ３０の周波数ｆｃｋ１−ｆｃ１における減衰率ＡＴ１は、ＡＴ１≦２０×ｌｏｇ（１／２ｎ）となる。例えばｎ＝１０の場合には、ＡＴ１≦−６０ｄＢになる。
【０１１５】
また図１２のＦ２において、ｆｃｋ２、ｆｃ２は、各々、デジタルフィルタ１００のサンプリング周波数、カットオフ周波数であり、ｎは、Ａ／Ｄ変換器５０の分解能を表すビット数である。ＡＴ２（デシベル）は、周波数ｆｃｋ２−ｆｃ２におけるＲＣフィルタ３０及びＳＣＦ４０の合成減衰率である。この場合には、ＡＴ２≦２０×ｌｏｇ（１／２ｎ）の関係が成り立つ。
【０１１６】
即ちデジタルフィルタ１００のサンプリング周波数をｆｃｋ２とすると、図１３（Ｂ）のＦ６に示すｆｃｋ２−ｆｃ２〜ｆｃｋ２＋ｆｃ２の帯域の高調波信号は、Ｆ５に示す０〜ｆｃ２の帯域にアンチエイリアシングにより折り返す。このため、Ａ／Ｄ変換器５０の１ＬＳＢ分の分解能を維持するためには、少なくとも周波数ｆｃｋ２−ｆｃ２において、高調波信号を２０×ｌｏｇ（１／２ｎ）だけ減衰させる必要がある。従って、デジタルフィルタ１００の前置フィルタとして機能するＳＣＦ４０及びＲＣフィルタ３０の周波数ｆｃｋ２−ｆｃ２における合成減衰率ＡＴ２は、ＡＴ２≦２０×ｌｏｇ（１／２ｎ）となる。例えばｎ＝１０の場合には、ＡＴ２≦−６０ｄＢになる。
【０１１７】
図１２のＦ１、Ｆ２に示すような関係が成り立てば、図１０のＥ１に示すように高調波信号を適正に減衰させることができ、折り返し雑音によりＡ／Ｄ変換器５０の１ＬＳＢ分の分解能を維持できなくなってしまう事態を効果的に防止できる。
【０１１８】
７．周波数設定
次に本実施形態のカットオフ周波数、サンプリング周波数の設定手法の詳細について説明する。図１４に周波数の設定例を示す。
【０１１９】
図１４のＧ１ではＲＣフィルタ３０のカットオフ周波数はｆｃ０＝ｆ０に固定されている。ここでｆ０は例えば１０ＫＨｚ〜２０ＫＨｚの範囲の中の周波数である。このようにカットオフ周波数ｆｃ０をｆ０に固定すれば、例えば抵抗やキャパシタの外付けを不要にすることが可能になり、ユーザの利便性を向上できる。なおカットオフ周波数ｆｃ０を可変にする変形実施も可能である。
【０１２０】
一方、図１４のＧ２、Ｇ４に示すように、ＳＣＦ４０のカットオフ周波数ｆｃ１及びデジタルフィルタ１００のカットオフ周波数ｆｃ２は可変に設定される。具体的にはｆｃ１は、例えば周波数ｆ１１〜ｆ１５の範囲で可変に設定される。ここでｆ１１は例えば１０Ｈｚ〜１００Ｈｚの範囲の中の周波数である。またｆ１４、ｆ１５は、入力信号と同じ周波数であり、例えばｆ１４＝４ＫＨｚ、ｆ１５＝８ＫＨｚである。
【０１２１】
またデジタルフィルタ１００のカットオフ周波数ｆｃ２は、例えば周波数１Ｈｚ〜１０２４Ｈｚの範囲で可変に設定される。具体的には入力信号の周波数帯域に一致するようにカットオフ周波数ｆｃ２が設定される。例えば入力信号の周波数帯域が１Ｈｚ（０〜１Ｈｚ）である場合には、ｆｃ２＝１Ｈｚに設定され、２Ｈｚ（０〜２Ｈｚ）であれば、ｆｃ２＝２Ｈｚに設定される。
【０１２２】
なお、入力信号の周波数帯域が４ＫＨｚ、８ＫＨｚである場合には、デジタルフィルタ１００のフィルタ処理が無効にされ、ＳＣＦ４０のカットオフ周波数ｆｃ１が４ＫＨｚ、８ＫＨｚに設定される。また入力信号の周波数帯域が１６ＫＨｚである場合には、デジタルフィルタ１００及びＳＣＦ４０のフィルタ処理が無効にされ、ＲＣフィルタ３０のカットオフ周波数ｆｃ０＝ｆ０により全体のカットオフ周波数が設定される。
【０１２３】
また図１４のＧ２、Ｇ３に示すように、ＳＣＦ４０は、サンプリング周波数ｆｃｋ１が周波数ｆｓ１に固定され、カットオフ周波数ｆｃ１が可変に設定される。
【０１２４】
即ち、ＳＣＦ４０のサンプリング周波数ｆｃｋ１が変化してしまうと、図９のＤ４に示すＳＣＦ４０の折り返し帯域の周波数が変動してしまい、フィルタの周波数特性の設計が難しくなる。そこで図１４のＧ３ではサンプリング周波数ｆｃｋ１については周波数ｆｓ１に固定している。ここで、周波数ｆｓ１は例えば５０ＫＨｚ〜２００ＫＨｚの範囲の中の周波数であり、例えばデジタルフィルタ１００のサンプリング周波数ｆｃｋ２＝ｆｓ２４と同じ周波数である。なおサンプリング周波数ｆｃｋ１を可変にする変形実施も可能である。
【０１２５】
一方、図１４のＧ２ではＳＣＦ４０のカットオフ周波数ｆｃ１については可変に設定している。具体的には、ＳＣＦ４０が有する複数のキャパシタの容量比により、カットオフ周波数ｆｃ１を可変に設定している。即ちＳＣＦ４０のカットオフ周波数ｆｃ１は、サンプリング周波数ｆｃｋ２により設定することも可能であるが、このようにすると、上述のようにフィルタの周波数特性の設計が難しくなるという問題がある。そこで図１４のＧ２、Ｇ３では、サンプリング周波数ｆｃｋ１をｆｓ１に固定する一方で、ＳＣＦ４０のキャパシタの容量比の設定を変えることで、カットオフ周波数ｆｃ１を可変に設定している。
【０１２６】
ここで、キャパシタの容量比にはサイズ依存がないため、カットオフ周波数ｆｃ１を可変にしても、キャパシタのレイアウト面積がそれほど増えることがない。従って、回路の大規模化を抑えながら、カットオフ周波数の可変設定が可能になるという利点がある。
【０１２７】
また図１４のＧ４、Ｇ５に示すように、デジタルフィルタ１００は、サンプリング周波数ｆｃｋ２及びカットオフ周波数ｆｃ２が共に可変に設定される。
【０１２８】
具体的にはＧ２、Ｇ５に示すように、デジタルフィルタ１００のサンプリング周波数ｆｃｋ２は、ＳＣＦ４０のカットオフ周波数ｆｃ１が低くなるにつれて低くなるように可変に設定される。例えばＳＣＦ４０のカットオフ周波数がｆｃ１＝ｆ１１の場合には、デジタルフィルタ１００のサンプリング周波数はｆｃｋ２＝ｆｓ２１に設定される。またｆｃ１＝ｆ１２の場合にはｆｃｋ２＝ｆｓ２２に設定され、ｆｃ１＝ｆ１３の場合にはｆｃｋ２＝ｆｓ２３又はｆｓ２４に設定される。ここでｆ１１＜ｆ１２＜ｆ１３＜ｆ１４＜ｆ１５、ｆｓ２１＜ｆｓ２２＜ｆｓ２３＜ｆｓ２４の関係が成り立つ。
【０１２９】
また図１４のＧ４に示すようにデジタルフィルタ１００のカットオフ周波数ｆｃ２は、入力信号の周波数帯域が低くなるにつれて低くなるように設定される。具体的には、入力信号の周波数帯域が１、２、４、８、１６、３２、６４、１２８、２５６、５１２、１０２４Ｈｚの場合には、カットオフ周波数ｆｃ２も１、２、４、８、１６、３２、６４、１２８、２５６、５１２、１０２４Ｈｚに設定される。
【０１３０】
例えば図１５に示すように、デジタルフィルタ１００では、１つのサンプリング周波数ｆｃｋ２に対して所定数の種類（例えば５種類）のカットオフ周波数ｆｃ２を設定できる。図１５では、ｆｃｋ２＝ｆｓ２１の場合には、ｆｃ２＝１、２、４、８、１６Ｈｚのカットオフ周波数を設定でき、ｆｃｋ２＝ｆｓ２２の場合には、ｆｃ２＝４、８、１６、３２、６４Ｈｚのカットオフ周波数を設定できる。ｆｃｋ２＝ｆｓ２３、ｆｃｋ２＝ｆｓ２４の場合も同様である。
【０１３１】
そして図１４では、図１５の丸印に示すように、ｆｃｋ２＝ｆｓ２１の場合には、ｆｃ２＝１、２、４、８、１６Ｈｚを選択し、ｆｃｋ２＝ｆｓ２２の場合には、ｆｃ２＝３２、６４Ｈｚを選択し、ｆｃｋ２＝ｆｓ２３の場合には、ｆｃ２＝１２８、２５６Ｈｚを選択し、ｆｃｋ２＝ｆｓ２４の場合には、ｆｃ２＝５１２、１０２４Ｈｚを選択する。このようにすれば、簡素で小規模な構成のデジタルフィルタ１００を用いて、そのカットオフ周波数ｆｃ２を、入力信号の周波数帯域に応じた周波数に設定することが可能になる。
【０１３２】
即ち本実施形態ではＳＣＦ４０をデジタルフィルタ１００の前置フィルタにしているため、デジタルフィルタ１００の折り返し雑音を、図９のＤ８に示すようにＳＣＦ４０により十分に減衰することができる。従って、Ｄ６に示す折り返し帯域の周波数に対応するサンプリング周波数ｆｃｋ２を、低周波数側にシフトできる。これにより、デジタルフィルタ１００のサンプリング周波数ｆｃｋ２を低くでき、デジタルフィルタ１００を遅い周波数で動作させることが可能になる。
【０１３３】
そしてデジタルフィルタ１００では、サンプリング周波数ｆｃｋ２とカットオフ周波数ｆｃ２との周波数差が小さいほど、フィルタの次数を小さくできる。従って、サンプリング周波数ｆｃｋ２を低くできるということは、フィルタの次数を小さくしてデジタルフィルタ１００の回路を小規模化できることを意味する。そしてサンプリング周波数ｆｃｋ２を低くできると、カットオフ周波数ｆｃ２を低くできるため、１Ｈｚというような低い周波数帯域の入力信号にも対応できるようになる。即ち、入力信号の周波数帯域が低い場合にも、その周波数帯域に対応するようにデジタルフィルタ１００のカットオフ周波数ｆｃ２を設定することができる。従って、例えば１Ｈｚ〜１６ＫＨｚというような幅広い範囲の入力信号に対応することができ、様々なセンサを接続することができる集積回路装置を提供できる。
【０１３４】
８．Ａ／Ｄ変換器の間欠動作
本実施形態では、Ａ／Ｄ変換器５０のサンプリング周波数ｆｃｋ１’はＳＣＦ４０のサンプリング周波数ｆｃｋ１と例えば同じ周波数に設定される。そして上述のようにデジタルフィルタ１００のサンプリング周波数ｆｃｋ２は低くできるため、ｆｃｋ２を、ｆｃｋ１’≧ｆｃｋ２を満たす範囲で可変に設定できる。従ってＡ／Ｄ変換器５０は、図１６のＨ１に示すタイミングでＡ／Ｄ変換動作を行った後、Ｈ２、Ｈ３、Ｈ４に示すタイミングではＡ／Ｄ変換動作を行わないようにし、Ｈ５に示すタイミングでＡ／Ｄ変換動作を行った後、Ｈ６、Ｈ７に示すタイミングではＡ／Ｄ変換動作を行わないようにする間欠動作（間引き動作）が可能になる。
【０１３５】
具体的には例えば図１７では、入力信号の周波数帯域が１Ｈｚであり、デジタルフィルタ１００のカットオフ周波数がｆｃ２＝１Ｈｚに設定されている。この場合に、Ａ／Ｄ変換器５０のサンプリング周波数は例えばｆｃｋ１’＝ｆｃｋ１＝ｆｓ１＝１２８ＫＨｚに設定される。一方、デジタルフィルタ１００のサンプリング周波数はｆｃｋ２＝ｆｓ２１＝２ＫＨｚというように、ｆｃｋ１＝１２８ＫＨｚよりも十分に小さな周波数に設定される。従って、このようにｆｃｋ１＞ｆｃｋ２（即ちｆｃｋ１’＞ｆｃｋ２）である場合には、Ａ／Ｄ変換器５０は、（ｆｃｋ１’／ｆｃｋ２）＝（ｆｃｋ１／ｆｃｋ２）＝（１２８／２）＝６４回に１回ずつ、間欠的にＡ／Ｄ変換を行う。つまり、Ａ／Ｄ変換器５０はデジタルフィルタ１００の１／６４の周期でＡ／Ｄ変換を行う。そして間欠的なＡ／Ｄ変換により得られたデジタルデータをデジタルフィルタ１００に出力する。
【０１３６】
また図１８では、入力信号の周波数帯域が２５６Ｈｚであり、デジタルフィルタ１００のカットオフ周波数がｆｃ２＝２５６Ｈｚに設定される。またＡ／Ｄ変換器５０のサンプリング周波数は例えばｆｃｋ１’＝ｆｃｋ１＝１２８ＫＨｚに設定される。一方、デジタルフィルタ１００のサンプリング周波数はｆｃｋ２＝ｆｓ２３＝３２ＫＨｚに設定される。従って、この場合には、Ａ／Ｄ変換器５０は、（ｆｃｋ１’／ｆｃｋ２）＝（ｆｃｋ１／ｆｃｋ２）＝（１２８／３２）＝４回に１回ずつ、間欠的にＡ／Ｄ変換を行う。つまり、Ａ／Ｄ変換器５０はデジタルフィルタ１００の１／４の周期でＡ／Ｄ変換を行う。
【０１３７】
また図１９では、入力信号の周波数帯域が１０２４Ｈｚであり、デジタルフィルタ１００のカットオフ周波数がｆｃ２＝１０２４Ｈｚに設定される。またＡ／Ｄ変換器５０のサンプリング周波数は例えばｆｃｋ１’＝ｆｃｋ１＝１２８ＫＨｚに設定される。一方、デジタルフィルタ１００のサンプリング周波数はｆｃｋ２＝ｆｓ２４＝１２８ＫＨｚに設定される。従って（ｆｃｋ１’／ｆｃｋ２）＝（ｆｃｋ１／ｆｃｋ２）＝１回になるため、Ａ／Ｄ変換器５０は間欠動作ではない通常動作を行う。つまり、Ａ／Ｄ変換器５０はデジタルフィルタ１００と同じ周期でＡ／Ｄ変換を行う。
【０１３８】
図１６〜図１８のようにＡ／Ｄ変換器５０を間欠動作させれば、図１６のＨ１でＡ／Ｄ変換動作を行った後、Ｈ２、Ｈ３、Ｈ４に示す期間では、Ａ／Ｄ変換器５０を休ませてスリープモードに移行することが可能になる。従って、入力信号の周波数帯域が低い場合に、Ａ／Ｄ変換器５０が無駄に動作して消費電力が無駄に消費されてしまう事態を防止できる。またＡ／Ｄ変換器５０の動作速度を低くできるため、Ａ／Ｄ変換器５０の小規模化も実現できる。
【０１３９】
また図６、図７で説明したように、各チャンネルがＲＣフィルタ（増幅回路の連続時間型フィルタ）及びＳＣＦからなる複数のチャンネルＣＨ１〜ＣＨ３を設け、Ａ／Ｄ変換器５０が、これらのＣＨ１〜ＣＨ３の各チャンネルからの信号を時分割でＡ／Ｄ変換することも可能になる。具体的にはＡ／Ｄ変換器５０が、例えば図１６のＨ１のタイミングで第１のチャンネルＣＨ１からの信号のＡ／Ｄ変換を行い、次のＨ２のタイミングで第２のチャンネルＣＨ２からの信号のＡ／Ｄ変換を行い、次のＨ３のタイミングで第３のチャンネルＣＨ３からの信号のＡ／Ｄ変換を行う。従って、１つのＡ／Ｄ変換器５０を用いて複数チャネルＣＨ１〜ＣＨ３のＡ／Ｄ変換が可能になり、多チャンネルのＡ／Ｄ変換が可能な集積回路装置を少ない回路規模で実現できる。なおＡ／Ｄ変換器５０のサンプリング周波数ｆｃｋ１’は、必ずしもＳＣＦ４０のサンプリング周波数ｆｃｋ１と同じ周波数である必要はなく、異なる周波数であってもよい。例えばサンプリング周波数ｆｃｋ１’とｆｃｋ１は逓倍の関係であればよい。
【０１４０】
９．ＳＣＦ
図２０（Ａ）、図２０（Ｂ）にＳＣＦ４０の構成例を示す。図２０（Ａ）はサンプリング期間でのスイッチのオン・オフの状態を表す図であり、図２０（Ｂ）はホールド期間でのスイッチのオン・オフの状態を表す図である。なおＳＣＦ４０の構成は図２０（Ａ）、図２０（Ｂ）に限定されず、その構成要素や接続関係を変更する変形実施が可能であり、公知の様々なＳＣＦの構成を採用できる。
【０１４１】
図２０（Ａ）、図２０（Ｂ）のＳＣＦ４０は、オペアンプＯＰＡ１、ＯＰＡ２、スイッチ素子ＳＡ１〜ＳＡ６、キャパシタＣＡ１〜ＣＡ８を含む。入力ノードＮＡ１とノードＮＡ２の間にはスイッチ素子ＳＡ１、キャパシタＣＡ１が設けられる。ノードＮＡ２とオペアンプＯＰＡ１の反転入力端子のノードＮＡ３の間にはスイッチ素子ＳＡ２が設けられる。なおオペアンプＯＰＡ１、ＯＰＡ２の非反転入力端子のノードはＡＧＮＤ（アナログ基準電圧）に接続される。
【０１４２】
オペアンプＯＰＡ１の出力端子のノードＮＡ４とノードＮＡ３の間にはキャパシタＣＡ２が設けられる。ノードＮＡ４と、オペアンプＯＰＡ２の反転入力端子のノードＮＡ５の間にはスイッチ素子ＳＡ３、キャパシタＣＡ３、スイッチ素子ＳＡ４が設けられる。オペアンプＯＰＡ２の出力端子のノードＮＡ６とノードＮＡ５の間にはキャパシタＣＡ４が設けられる。
【０１４３】
ノードＮＡ７とノードＮＡ６、ＮＡ８、ＮＡ２との間には、各々、スイッチ素子ＳＡ６、キャパシタＣＡ６、ＣＡ５が設けられる。ノードＮＡ８とノードＮＡ５、ＮＡ２の間には、各々、スイッチ素子ＳＡ５、キャパシタＣＡ７が設けられる。ノードＮＡ５とＮＡ１の間にはキャパシタＣＡ８が設けられる。この図２０（Ａ）、図２０（Ｂ）によれば、Ｑ値が低いＳＣバイカッドフィルタを実現できる。なおキャパシタＣＡ７、ＣＡ８を省略する構成としてもよい。
【０１４４】
そして本実施形態ではＳＣＦ４０が有する複数のキャパシタＣＡ１〜ＣＡ８間の容量比により、ＳＣＦ４０のカットオフ周波数ｆｃ１が設定される。
【０１４５】
例えば連続時間型のバターワースＬＰＦの理想的な伝達関数は下式（１）のように表される。
【０１４６】
【数１】
【０１４７】
上式（１）を、例えばＳ＝（２／Ｔ）×｛（１−Ｚ−１）／（１＋Ｚ−１）｝を用いて時間離散型のＺ関数に変換すると、下式（２）が得られる。
【０１４８】
【数２】
【０１４９】
一方、図２０（Ａ）、図２０（Ｂ）のＳＣＦ４０の回路構成をＺ関数で表すと、伝達関数は下式（３）のようになる。なおキャパシタＣＡ２、ＣＡ４の容量値を、各々、Ｃ１、Ｃ２とした場合に、キャパシタＣＡ１、ＣＡ３、ＣＡ５、ＣＡ６、ＣＡ７、ＣＡ８の容量値は、各々、Ｋ１Ｃ１、Ｋ５Ｃ２、Ｋ４Ｃ１、Ｋ６Ｃ２、Ｋ２Ｃ２、Ｋ３Ｃ２に設定される。
【０１５０】
【数３】
【０１５１】
上式（２）のＨＺ＿ｉｄと上式（３）のＨＺ＿ａｎｓが等しいとして、ＨＺ＿ｉｄ＝ＨＺ＿ａｎｓを解く。この場合に図１４のＧ３に示すようにサンプリング周波数ｆｃｋ１＝ｆｓ１に固定する。すると、カットオフ周波数ｆｃ１を、ｆ１１、ｆ１２、ｆ１３、ｆ１４、ｆ１５というように可変設定したときの上式（３）の係数Ｋ１、Ｋ２、Ｋ３、Ｋ４、Ｋ５、Ｋ６を得ることができる。即ち、ｆｃ１をｆ１１、ｆ１２、ｆ１３、ｆ１４、ｆ１５に可変設定するための、キャパシタＣＡ１〜ＣＡ８間の容量比が決まる。
【０１５２】
このようにすることで、本実施形態では、サンプリング周波数ｆｃｋ１を固定しながら、キャパシタキャパシタＣＡ１〜ＣＡ８間の容量比を変えることで、ＳＣＦ４０のカットオフ周波数ｆｃ１を可変に設定することに成功している。
【０１５３】
そしてサンプリング周波数ｆｃｋ１を固定の周波数に設定すれば、ＳＣＦ４０の折り返し帯域が変動しないようになるため、フィルタの周波数特性の設計が容易化される。また、キャパシタの容量比にはサイズ依存がないため、回路の大規模化を抑えながら、カットオフ周波数の可変設定が可能になる。
【０１５４】
１０．デジタルフィルタ
図２１（Ａ）、図２１（Ｂ）にデジタルフィルタ１００の構成例を示す。図２１（Ａ）では、２次のＩＩＲフィルタ１０２、１０４をカスケード接続することで、４次のデジタルフィルタ１００を実現している。即ちＩＩＲ１０２には、Ａ／Ｄ変換器５０からの信号ＡＤＱが入力され、その出力信号が次段のＩＩＲ１０４に入力される。そしてＩＩＲ１０４の出力信号がデジタルフィルタ１００の出力信号ＤＧＱになる。
【０１５５】
図２１（Ｂ）では、Ａ／Ｄ変換器５０からの信号ＡＤＱが入力される２次のＩＩＲフィルタ１０２、１０４が並列に設けられる。そしてＩＩＲフィルタ１０２、１０４の出力信号が加算器１０６により加算されて、信号ＤＧＱが出力される。
【０１５６】
図２１（Ｃ）にＩＩＲフィルタ１０２、１０４の各ＩＩＲフィルタの構成例を示す。図２１（Ｃ）において、遅延素子１１４、１１６はフリップフロップ等により実現される。増幅素子１２０、１２２、１２４、１２６、１２８は、乗算係数ａ１、ａ２、ｂ０、ｂ１、ｂ２の係数メモリと、乗算器により実現される。加算器１１０、１１２は足し算回路により実現される。なお実際のハードウェア構成は、乗算器と係数メモリと加算器と複数のレジスタを設け、出力信号を入力に戻すなどのループ処理を行って、４次のＩＩＲフィルタを実現できる。またデジタルフィルタ１００の構成は図２１（Ａ）〜図２１（Ｃ）には限定されず、その次数を変えたり、ＩＩＲフィルタ以外のフィルタを用いることもできる。
【０１５７】
１１．第４の詳細例
図２２に本実施形態の第４の詳細例を示す。図２２において、増幅回路１０は、複数の増幅器ＡＭ１〜ＡＭ３（広義には第１〜第Ｎの増幅器。Ｎは２以上の整数）を有し、入力信号ＶＩが入力されて、その信号増幅を行う。これらの複数の増幅器ＡＭ１〜ＡＭ３は例えばカスケード接続されている。具体的には増幅器ＡＭ１は、センサ等からの入力信号ＶＩを受けて、出力信号ＡＱ１を増幅器ＡＭ２に出力する。増幅器ＡＭ２は、増幅器ＡＭ１の出力信号ＡＱ１を受けて、出力信号ＡＱ２を増幅器ＡＭ３に出力する。増幅器ＡＭ３は、増幅器ＡＭ２の出力信号ＡＱ２を受けて、出力信号ＡＱ３を例えばＡ／Ｄ変換器５０に出力する。なお増幅回路１０が有する増幅器の段数は３段に限定されず、例えば増幅器の段数を２段にしたり、４段以上にするなどの種々の変形実施が可能である。
【０１５８】
オフセット調整レジスタＲＡ１〜ＲＡ３（広義には第１〜第Ｎのオフセット調整レジスタ）は、増幅器ＡＭ１〜ＡＭ３（第１〜第Ｎの増幅器）に対応して設けられる。そして、オフセット調整データＤＡ１〜ＤＡ３（広義には第１〜第Ｎのオフセット調整データ）を記憶する。このオフセット調整データＤＡ１〜ＤＡ３は、増幅器ＡＭ１〜ＡＭ３のオフセット調整のためのデータであり、例えばＤ／Ａ変換器ＤＡＣ１〜ＤＡＣ３に入力されるデータである。なお、オフセット調整レジスタＲＡ１〜ＲＡ３は、例えばフリップフロップやメモリ（ＲＡＭ）等により実現できる。
【０１５９】
Ｄ／Ａ変換器ＤＡＣ１〜ＤＡＣ３（広義には第１〜第ＮのＤ／Ａ変換器）は、増幅器ＡＭ１〜ＡＭ３に対応して設けられる。そしてオフセット調整データＤＡ１〜ＤＡ３に基づいてオフセット調整（アンプのオフセット調整、信号のオフセット調整）を行う。
【０１６０】
具体的にはＤ／Ａ変換器ＤＡＣ１は、オフセット調整データＤＡ１に応じた電圧ＶＤ１を出力する。そして、入力信号ＶＩの電圧に、Ｄ／Ａ変換器ＤＡＣ１の出力電圧ＶＤ１を加算することで、増幅器ＡＭ１でのオフセット調整が実現される。これにより、増幅器ＡＭ１のオペアンプが有するオフセット電圧ＶＯＳ１のキャンセルや、入力信号ＶＩのＤＣオフセットのキャンセルが可能になる。同様にＤ／Ａ変換器ＤＡＣ２、ＤＡＣ３は、オフセット調整データＤＡ２、ＤＡ３に応じた電圧ＶＤ２、ＶＤ３を出力する。そして増幅器ＡＭ１、ＡＭ２の出力信号ＡＱ１、ＡＱ２の電圧に、Ｄ／Ａ変換器ＤＡＣ２、ＤＡＣ３の出力電圧ＶＤ２、ＶＤ３を加算することで、増幅器ＡＭ２、ＡＭ３でのオフセット調整が実現される。これによりＡＭ２、ＡＭ３のオペアンプが有するオフセット電圧ＶＯＳ２、ＶＯＳ３のキャンセルや、入力信号ＶＩのＤＣオフセットのキャンセルが可能になる。なおＤ／Ａ変換器ＤＡＣ１〜ＤＡＣ３としては、例えばラダー抵抗回路を使用したＤ／Ａ変換器等を採用できる。具体的には、ラダー抵抗回路と、ラダー抵抗回路の後段に設けられたオペアンプを含むＤ／Ａ変換器を採用できる。
【０１６１】
ゲイン調整レジスタＲＧ１〜ＲＧ３（広義には第１〜第Ｎのゲイン調整レジスタ）は、増幅器ＡＭ１〜ＡＭ３に対応して設けられる。そして、ゲイン調整データＤＧ１〜ＤＧ３（広義には第１〜第Ｎのゲイン調整データ）を記憶する。このゲイン調整データＤＧ１〜ＤＧ３は、増幅器ＡＭ１〜ＡＭ３のゲインＧ１〜Ｇ３を調整するためのデータである。具体的には、このゲイン調整データＤＧ１〜ＤＧ３により、例えば増幅器ＡＭ１〜ＡＭ３が有する抵抗の抵抗値等（受動素子の素子値）を調整することで、増幅器ＡＭ１〜ＡＭ３のゲインＧ１〜Ｇ３が調整される。これにより、例えば入力信号ＶＩの振幅に応じたゲイン調整が可能になる。なお、ゲイン調整レジスタＲＧ１〜ＲＧ３は、例えばフリップフロップやメモリ等により実現できる。
【０１６２】
オフセット値記憶部ＲＶ１〜ＲＶ３（広義には第１〜第Ｎのオフセット値記憶部）は、増幅器ＡＭ１〜ＡＭ３のオフセット値データであるオフセット値データＤＶ１〜ＤＶ３（広義には第１〜第Ｎのオフセット値データ）を記憶する。このオフセット値データＤＶ１〜ＤＶ３は、例えば増幅器ＡＭ１〜ＡＭ３のオフセット電圧ＶＯＳ１〜ＶＯＳ３に対応するデータである。例えばオフセット調整データＤＡ１〜ＤＡ３は、このオフセット値データＤＶ１〜ＤＶ３とＤ／Ａ変換器ＤＡＣ１〜ＤＡＣ３の１ＬＳＢ相当電圧等に基づいて設定できる。
【０１６３】
なお、オフセット値記憶部ＲＶ１〜ＲＶ３は、フリップフロップやメモリ等により構成されるレジスタにより実現してもよいし、ＥＥＰＲＯＭなどの不揮発性メモリやヒューズ素子等により実現してもよい。
【０１６４】
また図２２では、増幅回路１０が有する全ての増幅器ＡＭ１〜ＡＭ３に対応して、Ｄ／Ａ変換器ＤＡＣ１〜ＤＡＣ３、オフセット調整レジスタＲＡ１〜ＲＡ３、ゲイン調整レジスタＲＧ１〜ＲＧ３、オフセット値記憶部ＲＶ１〜ＲＶ３を設けている。しかしながら、これらの複数の増幅器ＡＭ１〜ＡＭ３のうちの一部（例えば２段）の増幅器だけに対応して、Ｄ／Ａ変換器、オフセット調整レジスタ、ゲイン調整レジスタ、オフセット値記憶部を設けるようにしてもよい。
【０１６５】
制御回路７０は、オフセット調整レジスタＲＡ１〜ＲＡ３にオフセット調整データＤＡ１〜ＤＡ３を設定することで、増幅回路１０でのオフセット調整の設定を実現する。またゲイン調整レジスタＲＧ１〜ＲＧ３にゲイン調整データＤＧ１〜ＤＧ３を設定することで、増幅回路１０でのゲイン調整の設定を実現する。具体的には制御回路７０は、オフセット値記憶部ＲＶ１〜ＲＶ３に記憶されるオフセット値データＤＶ１〜ＤＶ３を読み出す。そして、このオフセット値データＤＶ１〜ＤＶ３に基づいて、オフセット調整データＤＡ１〜ＤＡ３を求めて、オフセット調整レジスタＲＡ１〜ＲＡ３に設定（格納）する。
【０１６６】
また制御回路７０は、増幅器ＡＭ１〜ＡＭ３のアンプ・オフセットキャリブレーションを行う場合には、Ａ／Ｄ変換器５０からのデジタルデータＡＤＱと、増幅器ＡＭ１〜ＡＭ３のゲインＧ１〜Ｇ３（ゲイン調整データ）とに基づいて、オフセット値データＤＶ１〜ＤＶ３を求めて、オフセット値記憶部ＲＶ１〜ＲＶ３に設定（格納）する。即ち、センサ等からの入力信号ＶＩが入力される前に、増幅器ＡＭ１〜ＡＭ３のオフセット電圧ＶＯＳ１〜ＶＯＳ３を自動的にキャンセルするアンプ・オフセットキャリブレーションを行う場合には、Ａ／Ｄ変換器５０からのデジタルデータＡＤＱをモニタすることで、増幅器ＡＭ１〜ＡＭ３のオフセット電圧ＶＯＳ１〜ＶＯＳ３を測定する。そして、デジタルデータＡＤＱと、オフセット電圧ＶＯＳ１〜ＶＯＳ３の測定時の増幅器ＡＭ１〜ＡＭ３のゲインＧ１〜Ｇ３により、増幅器ＡＭ１〜ＡＭ３のオフセット電圧ＶＯＳ１〜ＶＯＳ３に対応するオフセット値データＤＶ１〜ＤＶ３を求めて、オフセット値記憶部ＲＶ１〜ＲＶ３に格納する。
【０１６７】
また制御回路７０は、入力信号ＶＩの信号オフセットキャリブレーションを行う場合には、オフセット値記憶部ＲＶ１〜ＲＶ３に記憶されるオフセット値データＤＶ１〜ＤＶ３に基づいて、オフセット調整データＤＡ１〜ＤＡ３を求めて、オフセット調整レジスタＲＡ１〜ＲＡ３に設定する。即ち、オフセット値データＤＶ１〜ＤＶ３に対応するオフセット調整データＤＡ１〜ＤＡ３をオフセット調整レジスタＲＡ１〜ＲＡ３に設定することで、増幅器ＡＭ１〜ＡＭ３のオフセット電圧ＶＯＳ１〜ＶＯＳ３がキャンセルされた状態にする。そして、この状態で入力信号ＶＩの信号オフセットキャリブレーションを行う。
【０１６８】
図２２の第４の詳細例では、増幅回路１０に複数の増幅器ＡＭ１〜ＡＭ３を設けると共に、これらの増幅器ＡＭ１〜ＡＭ３に対応して、複数のＤ／Ａ変換器ＤＡＣ１〜ＤＡＣ３を設けている。即ち多段アンプ・多段ＤＡＣの構成にしている。
【０１６９】
このような構成にすれば、Ｄ／Ａ変換器ＤＡＣ１〜ＤＡＣ３の回路規模の増加を抑えながら、増幅器ＡＭ１〜ＡＭ３のオフセット電圧や入力信号ＶＩのＤＣオフセット等をキャンセルするオフセット調整を実現できる。即ち１段アンプ・１段ＤＡＣの構成に比べて、小規模な回路構成で精度の高いオフセット調整を実現できる。
【０１７０】
図２３に、増幅回路１０の具体的な回路構成例を示す。増幅器ＡＭ１は増幅器ＡＭ１１とＡＭ１２により構成される。増幅器ＡＭ１１は、オペアンプＯＰ０１、ＯＰ０２と、抵抗Ｒ０１、Ｒ０２、Ｒ０３を含み、例えば抵抗Ｒ０２、Ｒ０３が可変抵抗になっている。増幅器ＡＭ１２は、オペアンプＯＰ１と、抵抗Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４を含み、例えば抵抗Ｒ１２、Ｒ１４が可変抵抗になっている。これらの増幅器ＡＭ１１、ＡＭ１２により、３つのオペアンプＯＰ０１、ＯＰ０２、ＯＰ１を用いた計装アンプ（instrumentation amplifier）が構成される。この計装アンプは、差動入力・シングルエンド出力の平衡入力アンプであり、同相信号除去比（CMRR）を大きくとれるという特徴がある。このような計装アンプを初段の差動増幅器に用いれば、差動の検出信号を出力するセンサとシングルエンドの検出信号を出力するセンサの両方を接続することが可能になる。例えば差動の検出信号を出力するセンサを接続する場合には、差動の検出信号を構成する第１の信号（正極側）を、信号ＶＩＰとして入力し、差動の検出信号を構成する第２の信号（負極側）を、信号ＶＩＮとして入力すればよい。またシングルエンドの検出信号を出力するセンサを接続する場合には、シングルエンドの検出信号を信号ＶＩＰとして入力し、ＶＩＮ側の端子は例えばＡＧＮＤに設定すればよい。
【０１７１】
増幅器ＡＭ２は、オペアンプＯＰ２と抵抗Ｒ２１、Ｒ２２を含む。そして例えば抵抗Ｒ２２が可変抵抗になっており、これによりＡＭ２のゲインＧ２が調整される。増幅器ＡＭ３はオペアンプＯＰ３と抵抗Ｒ３１、Ｒ３２を含む。そして例えば抵抗Ｒ３２が可変抵抗になっており、これよりＡＭ３のゲインＧ３が調整される。これらの増幅器ＡＭ２、ＡＭ３は反転増幅器となっている。
【０１７２】
具体的には、オペアンプＯＰ２は、その出力端子が反転増幅器ＡＭ２の出力ノードに接続される。第１の抵抗Ｒ２１は、オペアンプＯＰ２の反転入力端子（広義には第１の入力端子）と反転増幅器ＡＭ２の入力ノードとの間に設けられる。第２の抵抗Ｒ２２は、反転増幅器ＡＭ２の出力ノードとオペアンプＯＰ２の反転入力端子との間に設けられる。またオペアンプＯＰ２の非反転入力端子（広義には第２の入力端子）は例えばＡＧＮＤ（アナログ基準電源電圧）に接続される。なお反転増幅器ＡＭ３の構成も反転増幅器ＡＭ２の構成と同様である。
【０１７３】
このようにＡＭ２、ＡＭ３として反転増幅器を用いれば、ＡＭ２、ＡＭ３のオペアンプＯＰ２、ＯＰ３としてレール・ツー・レールのオペアンプを使用しなくても済むようになる。例えば増幅器ＡＭ２、ＡＭ３として非反転増幅器を用いると、大振幅の信号の時に信号が歪んでしまい、これを避けるためにはレール・ツー・レールのオペアンプを使用する必要がある。しかしながら、レール・ツー・レールのオペアンプは、その回路規模が大きくなると共に、オペアンプの特性を向上することが難しいという問題がある。増幅器ＡＭ２、ＡＭ３として反転増幅器を用いれば、このような問題を解消できる。
【０１７４】
また図２３では、オペアンプＯＰ１、ＯＰ２、ＯＰ３のオフセット電圧ＶＯＳ１、ＶＯＳ２、ＶＯＳ３や入力信号のＤＣオフセットの調整するためのＤ／Ａ変換器ＤＡＣ１、ＤＡＣ２、ＤＡＣ３が設けられている。
【０１７５】
また図２３では、増幅器ＡＭ１〜ＡＭ３の出力信号の振幅を判定するための判定回路として、複数のコンパレータ（比較回路）ＣＰ１、ＣＰ２、ＣＰ３が設けられている。このコンパレータＣＰ１、ＣＰ２、ＣＰ３は、増幅器ＡＭ１（ＡＭ１１、ＡＭ１２）、ＡＭ２、ＡＭ３の出力信号ＡＱ１、ＡＱ２、ＡＱ３の電圧と、高電位側及び低電位側の判定電圧ＶＣＨ、ＶＣＬとを比較する。そして信号ＡＱ１、ＡＱ２、ＡＱ３の電圧が、ＶＣＨ〜ＶＣＬの判定電圧範囲内にあるか否かを判定する。そして、判定電圧範囲内ではない場合には、判定結果を示すエラー信号ＥＲ１、ＥＲ２、ＥＲ３（信号ＤＲＳ）をアクティブにして制御回路７０に出力する。例えば出力信号ＡＱ１、ＡＱ２、ＡＱ３が判定電圧範囲を超えていた場合には、各々、信号ＥＲ１、ＥＲ２、ＥＲ３をアクティブにする。なおＣＰ１〜ＣＰ３の各コンパレータは、判定電圧ＶＣＨとの比較処理を行う第１のコンパレータと、判定電圧ＶＣＬとの比較処理を行う第２のコンパレータにより構成できる。
【０１７６】
またＣＰ１〜ＣＰ３の各コンパレータは、ヒステリシス機能を持つことが望ましい。例えばＡＱ１〜ＡＱ３のいずれかの信号の電圧（ピーク電圧）と、判定電圧ＶＣＨ又はＶＣＬとが近い場合には、ＥＲ１、ＥＲ２、ＥＲ３の信号がＨレベルとＬレベルを交互に繰り返す事態が発生してしまい、これは回路の誤動作を招く。この点、ＣＰ１〜ＣＰ３にヒステリシス機能（２つのしきい値電圧によるヒステリシス特性）を持たせれば、このような事態を効果的に防止できる。なおヒステリシス型のコンパレータの代わりに、出力信号ＡＱ１〜ＡＱ３のピーク電圧をホールドするピークホールド回路を設けてもよい。
【０１７７】
なお図２３のようなコンパレータＣＰ１〜ＣＰ３から構成される判定回路を設ける場合には、増幅回路１０の増幅器ＡＭ１〜ＡＭ３（第１〜第Ｎの増幅器）の出力信号のいずれかを選択し、セレクタ出力信号としてＡ／Ｄ変換器５０に出力するセレクタを設けてもよい。そして制御回路７０は、判定回路（コンパレータＣＰ１〜ＣＰ３）での判定結果（エラー信号ＥＲ１〜ＥＲ３）に基づいて、増幅器ＡＭ１〜ＡＭ３の出力信号のいずれを選択するかをセレクタに指示する。このようにすれば、振幅等が異なる様々な入力信号ＶＩが入力された場合にも、最適な電圧範囲の信号がＡ／Ｄ変換器５０に入力されるようになるため、Ａ／Ｄ変換器５０のダイナミックレンジを向上できる。なおこの場合のセレクタは、図６、図７のマルチプレクサ９０を利用して実現してもよい。
【０１７８】
１２．多段アンプ・多段ＤＡＣ
図２２では増幅回路が多段アンプ・多段ＤＡＣの構成になっている。このような多段ＤＡＣ・多段アンプを採用する利点について、以下に説明する。
【０１７９】
例えば増幅回路の構成として、図２４（Ａ）に示すように、キャパシタＣと抵抗Ｒから構成されるＨＰＦ（ハイパスフィルタ）を増幅器ＡＭの前段に設ける構成や、図２４（Ｂ）に示すように、１段アンプ・１段ＤＡＣの構成が考えられる。
【０１８０】
図２４（Ａ）のＨＰＦを用いた構成では、ＨＰＦを用いてＤＣ成分をカットすることで、ＤＣオフセットをキャンセルしている。しかしながら、このＨＰＦを用いた構成は、図２４（Ｃ）に示すように、高精度という点では有利であるが、キャリブレーションの応答スピードが遅かったり、サイズが大きくなってしまうという問題がある。
【０１８１】
即ちセンサからの入力信号ＶＩ（検出信号）の周波数帯域は、センサの種類に応じて様々に異なり、例えば１Ｈｚ〜１６ＫＨｚの範囲となる。そして入力信号ＶＩの周波数が例えば１Ｈｚである場合には、図２４（Ａ）のＨＰＦは、この１Ｈｚの入力信号ＶＩを通過させるために、そのカットオフ周波数を１Ｈｚに比べて十分に低くする必要があり、例えば０．１Ｈｚ以下にする必要がある。
【０１８２】
ところが、ＨＰＦのカットオフ周波数はＣＲの逆数で決まるため、ＨＰＦのカットオフ周波数を低くするためには、キャパシタＣの容量値や抵抗Ｒの抵抗値を大きくする必要がある。そして例えば０．１Ｈｚのカットオフ周波数を実現しようとすると、キャパシタＣ、抵抗Ｒのサイズが大規模化してしまう。またキャパシタＣや抵抗Ｒを外付け部品にすると、ユーザの利便性を阻害すると共に、入力信号ＶＩの周波数帯域に応じて容量値や抵抗値を可変に設定することが難しくなる。またキャパシタＣの容量値や抵抗Ｒの抵抗値を大きくすると、キャリブレーションの応答スピードも低下してしまい、迅速なキャリブレーションを実現できない。
【０１８３】
また、図２４（Ｂ）の１段アンプ・１段ＤＡＣの構成は、図２４（Ｃ）に示すように、キャリブレーションの応答スピードという点では有利であるが、サイズが大きくなったり、精度が低くなるなどの問題がある。
【０１８４】
これに対して本実施形態のような多段アンプ・多段ＤＡＣの構成は、キャリブレーションの応答スピード、サイズ、高精度の全てにおいて、ＨＰＦを用いる構成や１段アンプ・１段ＤＡＣの構成に比べて有利となる。以下、この点について詳細に説明する。
【０１８５】
例えば図２４（Ｂ）の１段アンプ・１段ＤＡＣの構成において、入力信号ＶＩのＤＣオフセットＶＳ（入力オフセット）をキャンセルするためには、ＶＤ＝−ＶＳとなるようにオフセット調整データＤＡを設定すればよい。
【０１８６】
また図２４（Ｂ）のＤＡＣに必要な出力レンジＱＲは、入力信号ＶＩのＤＣオフセットＶＳと同様のレンジとなり、例えば３Ｖ程度になる。
【０１８７】
またＤＡＣに必要な精度は、Ａ／Ｄ変換器５１に誤差が生じない範囲の精度になる。このため、ＤＡＣの１ＬＳＢ相当電圧（ＤＡＣ精度）をＶＬＳＢとし、Ａ／Ｄ変換器５１の１ＬＳＢ相当電圧（Ａ／Ｄ精度）をＡＤＬＳＢとし、増幅器ＡＭのゲインをＧとすると、ＶＬＳＢ≦ＡＤＬＳＢ／Ｇの関係が成り立つ。従って、ＡＤＬＳＢ＝０．００３［Ｖ］、Ｇ＝３２とすると、ＶＬＳＢ≦０．００３／３２＝９３．７５μＶになる。
【０１８８】
またＤＡＣに必要なビット数ｋは、２ｋ≧ＱＲ／ＶＬＳＢにより決まる。従って、ＤＡＣの出力レンジＱＲを３Ｖ程度とすると、２１５＝３２７６８≧３／（０．００３／３２）＝３２０００より、ＤＡＣに必要なビット数はｋ＝１５ビットになる。
【０１８９】
このように、１段アンプ・１段ＤＡＣの構成では、図２５（Ａ）に示すように１５ビットＤＡＣが必要になってしまう。例えば、Ａ／Ｄ変換器５１の精度が高くなり、ＡＤＬＳＢが小さくなると、ＤＡＣ精度であるＶＬＳＢも小さくする必要があるため、２ｋ≧ＱＲ／ＶＬＳＢの関係式により、ＤＡＣのビット数を更に増やさなければならなくなる。
【０１９０】
ところが図２４（Ｄ）に示すようにＤＡＣのサイズは、ビット数に対して指数関数的に増加する。従って、ＤＡＣのビット数を１５ビットにすると、ＤＡＣのサイズが許容できないほど大きくなり、集積回路装置が大規模化してしまう。即ち１段アンプ・１段ＤＡＣの構成では、回路の小規模化とキャリブレーション精度の向上を両立することが難しい。
【０１９１】
一方、本実施形態では、図２５（Ｂ）に示すように多段アンプ・多段ＤＡＣの構成を採用している。ここで、入力信号ＶＩのＤＣオフセットをＶＳとし、増幅器ＡＭ１〜ＡＭ３のゲインをＧ１〜Ｇ３とし、Ｄ／Ａ変換器ＤＡＣ１〜ＤＡＣ３の出力電圧をＶＤ１〜ＶＤ３とし、増幅器ＡＭ３の出力電圧をＶＡＱとする。すると、ＶＡＱ＝Ｇ１×Ｇ２×Ｇ３×ＶＳ＋Ｇ１×Ｇ２×Ｇ３×ＶＤ１＋Ｇ２×Ｇ３×ＶＤ２＋Ｇ３×ＶＤ３の関係が成り立つ。
【０１９２】
従って、入力信号ＶＩのＤＣオフセットＶＳをキャンセルするためには、ＶＳ＝−｛ＶＤ１＋ＶＤ２／Ｇ１＋ＶＤ３／（Ｇ１×Ｇ２）｝となるように、ＤＡＣ１〜ＤＡＣ３の出力電圧ＶＤ１〜ＶＤ３を設定すればよい。
【０１９３】
そして図２５（Ｂ）の多段アンプ・多段ＤＡＣの構成では、ＤＡＣ１の出力レンジＱＲ１は、入力信号ＶＩのＤＣオフセットＶＳと同様のレンジ（例えば３Ｖ程度）に設定すればよい。即ち、ＤＣオフセットＶＳの大部分については、初段のＤＡＣ１の出力電圧ＶＤ１で補正し、その誤差値を後段のＤＡＣ２、ＤＡＣ３の出力電圧ＶＤ２、ＶＤ３で補正する。
【０１９４】
また、ＤＡＣ１、ＤＡＣ２、ＤＡＣ３の１ＬＳＢ相当電圧（ＤＡＣ精度）をＶＬＳＢ１、ＶＬＳＢ２、ＶＬＳＢ３とすると、ＤＡＣ２の出力レンジＱＲ２については、後に詳述するように、ＱＲ２≧Ｇ１×ＶＬＳＢ１の関係が成り立つ。またＤＡＣ３の出力レンジＱＲ３については、ＱＲ３≧Ｇ２×ＶＬＳＢ２の関係が成り立つ。
【０１９５】
また例えばＤＡＣ３に必要な精度であるＶＬＳＢ３は、Ａ／Ｄ変換器５０に誤差が生じない範囲の精度になるため、Ａ／Ｄ変換器５０の１ＬＳＢ相当電圧をＡＤＬＳＢとした場合に、ＶＬＳＢ３≦ＡＤＬＳＢ／Ｇ３の関係が成り立つ。
【０１９６】
また、ＤＡＣ１に必要なビット数ｋは、２ｋ≧ＱＲ１／ＶＬＳＢ１の関係式により決まる。同様にＤＡＣ２、ＤＡＣ３に必要なビット数ｋは、２ｋ≧ＱＲ２／ＶＬＳＢ２、２ｋ≧ＱＲ３／ＶＬＳＢ３の関係式により決まる。
【０１９７】
従って、増幅器ＡＭ１〜ＡＭ３のゲインを、Ｇ１＝４、Ｇ２＝４、Ｇ３＝２とすると、例えば図２５（Ｃ）の関係が成り立つ。
【０１９８】
即ちＤＡＣ１の出力レンジＱＲ１は、入力信号ＶＩのＤＣオフセットＶＳのレンジと同様であり、例えば３Ｖ程度になる。従ってＤＡＣ１のビット数をｋ＝５ビットとすると、ＤＡＣ１の１ＬＳＢ相当電圧は、ＶＬＳＢ１＝ＱＲ１／２５の関係式より、図２５（Ｃ）に示すように、例えばＶＬＳＢ１＝９６ｍＶに設定すればよい。
【０１９９】
また、ＤＡＣ２の出力レンジＱＲ２や１ＬＳＢ相当電圧ＶＬＳＢ２については、ＱＲ２≧Ｇ１×ＶＬＳＢ１、ＶＬＳＢ２＝ＱＲ２／２５の関係が成り立つ。従って、ＱＲ２＝Ｇ１×ＶＬＳＢ１＝４×９６ｍＶ＝０．３８４Ｖ、ＶＬＳＢ２＝ＱＲ２／２５＝０．３８４／２５Ｖ＝１２ｍＶに設定すればよい。
【０２００】
また、ＤＡＣ３の出力レンジＱＲ３と１ＬＳＢ相当電圧ＶＬＳＢ３については、ＱＲ３≧Ｇ２×ＶＬＳＢ２、ＶＬＳＢ３＝ＱＲ３／２５の関係が成り立つ。従って、ＱＲ３＝Ｇ２×ＶＬＳＢ２＝４×１２ｍＶ＝４８ｍＶ、ＶＬＳＢ３＝ＱＲ３／２５＝４８ｍＶ／２５＝１．５ｍＶに設定すればよい。
【０２０１】
図２５（Ａ）と図２５（Ｃ）を比較すれば明らかなように、１段アンプ・１段ＤＡＣの構成では、１５ビットの分解能のＤＡＣが必要になるが、多段アンプ・多段ＤＡＣの構成では、例えば５ビットの３つのＤＡＣ１〜ＤＡＣ３を設ければ済む。そして図２４（Ｄ）から明らかなように、５ビットの３つのＤＡＣ１〜ＤＡＣ３の回路面積よりも、１５ビットの１つのＤＡＣの回路面積の方がはるかに大きくなる。従って、本実施形態の多段アンプ・多段ＤＡＣの構成によれば、１段アンプ・１段ＤＡＣの構成に比べて回路を大幅に縮小できる。
【０２０２】
また図２５（Ａ）の１段アンプ・１段ＤＡＣでは、ＤＡＣのビット数を１５ビットにしたのにもかかわらず、ＤＡＣ精度であるＶＬＳＢは９３．７５μＶであり、比較的粗いため、オフセットキャリブレーションの精度をそれほど高めることができない。
【０２０３】
これに対して図２５（Ｃ）の多段アンプ・多段ＤＡＣの構成では、ＤＣオフセットＶＳの大部分を初段のＤＡＣ１で補正し、その補正誤差を、後段のＤＡＣ２、ＤＡＣ３で補正している。そして例えばＤＡＣ３のＤＡＣ精度であるＶＬＳＢ３は１．５ｍＶというように小さいため、図２５（Ａ）の１段アンプ・１段ＤＡＣの構成に比べて高精度のオフセットキャリブレーションを実現できる。
【０２０４】
１３．Ｄ／Ａ変換器の出力レンジ、１ＬＳＢ相当電圧の設定
次に本実施形態におけるＤ／Ａ変換器の出力レンジ、１ＬＳＢ相当電圧の設定手法について具体的に説明する。
【０２０５】
図２６（Ａ）では、前段側のＤ／Ａ変換器に比べて後段側のＤ／Ａ変換器の方が、その出力レンジがより狭くなるように設定している。具体的には、Ｄ／Ａ変換器ＤＡＣ１〜ＤＡＣ３（第１〜第ＮのＤ／Ａ変換器）のうちのＤＡＣ１（第ｉのＤ／Ａ変換器）の出力レンジをＱＲ１とし、ＤＡＣ１の後段のＤＡＣ２（第ｉ＋１のＤ／Ａ変換器）の出力レンジをＱＲ２とする。この場合に、ＱＲ１＞ＱＲ２の関係が成り立つように、ＤＡＣ１、ＤＡＣ２の出力レンジを設定している。同様に、ＤＡＣ２、ＤＡＣ３については、ＱＲ２＞ＱＲ３の関係が成り立つように、その出力レンジを設定している。なおＱＲ１＞ＱＲ２、ＱＲ２＝ＱＲ３に設定したり、ＱＲ１＝ＱＲ２、ＱＲ２＞ＱＲ３に設定する変形実施も可能である。
【０２０６】
また図２６（Ｂ）では、前段側のＤ／Ａ変換器に比べて後段側のＤ／Ａ変換器の方が、その１ＬＳＢ相当電圧が小さくなるように設定している。具体的には、ＤＡＣ１〜ＤＡＣ３のうちのＤＡＣ１（第ｉのＤ／Ａ変換器）の１ＬＳＢ相当電圧をＶＬＳＢ１とし、ＤＡＣ１の後段のＤＡＣ２（第ｉ＋１のＤ／Ａ変換器）の１ＬＳＢ相当電圧をＶＬＳＢ２とした場合に、ＶＬＳＢ１＞ＶＬＳＢ２の関係が成り立つようにしている。同様に、ＤＡＣ２、ＤＡＣ３については、ＶＬＳＢ２＞ＶＬＳＢ３の関係が成り立つようにしている。なおＶＬＳＢ１＞ＶＬＳＢ２、ＶＬＳＢ２＝ＶＬＳＢ３に設定したり、ＶＬＳＢ１＝ＶＬＳＢ２、ＶＬＳＢ２＞ＶＬＳＢ３に設定する変形実施も可能である。
【０２０７】
図２７は、図２６（Ａ）、図２６（Ｂ）の関係を更に詳細に示した図である。図２７に示すように前段側のＤＡＣ１の出力レンジＱＲ１は広くなっており、後段側のＤＡＣ３の出力レンジＱＲ３は狭くなっている。また前段側のＤＡＣ１の１ＬＳＢ相当電圧ＶＬＳＢ１は大きくなっており、後段側のＤＡＣ３の１ＬＳＢ相当電圧ＶＬＳＢ３は小さくなっている。
【０２０８】
図２６（Ａ）に示すようにＤＡＣ１の出力レンジＱＲ１を大きくすれば、例えばＱＲ１を入力信号ＶＩのＤＣオフセットＶＳのレンジと同等にすることで、ＤＣオフセットＶＳの大部分をＤＡＣ１の出力電圧ＶＤ１でキャンセルできる。そして、このようにＤＣオフセットＶＳの大部分をＤＡＣ１でキャンセルすれば、後段のＤＡＣ２、ＤＡＣ３の出力レンジＱＲ２、ＱＲ３をそれほど大きくしなくても、ＤＡＣ１で除去できなかった誤差値を、ＤＡＣ２、ＤＡＣ３の出力電圧ＶＤ２、ＶＤ３で取り除くことができる。このように、出力レンジをＱＲ１＞ＱＲ２＞ＱＲ３の関係にすることで、ＤＣオフセットＶＳの適正な補正が可能になる。
【０２０９】
また、ＤＡＣ１はＤＣオフセットＶＳの大まかな補正を行うだけでよく、精度の高いオフセット補正は後段のＤＡＣ２、ＤＡＣ３が担当する。従って、図２６（Ｂ）に示すように、ＤＡＣ１は高精度である必要はなく、１ＬＳＢ相当電圧ＶＬＳＢ１を大きくできる。一方、ＤＡＣ２は、ＤＡＣ１で除去できなかった誤差値を高精度に補正し、ＤＡＣ３は、ＤＡＣ２で除去できなかった誤差値を高精度に補正する必要があるため、ＶＬＳＢ２、ＶＬＳＢ３をＶＬＳＢ１に比べて小さくする。このように、ＶＬＳＢ１＞ＶＬＳＢ２＞ＶＬＳＢ３の関係にすることで、ＤＣオフセットＶＳの高精度なキャリブレーションが可能になる。
【０２１０】
例えば、図２４（Ｂ）の１段アンプ・１段ＤＡＣの構成では、ＤＣオフセットＶＳのレンジに対応できるようにＤＡＣの出力レンジＱＲを大きくし、且つ、高精度なキャリブレーションを実現するためにＤＡＣの１ＬＳＢ相当電圧を小さくすると、図２５（Ａ）に示すようにＤＡＣのビット数が増えてしまい、回路が大規模化する。
【０２１１】
これに対して図２６（Ａ）、図２６（Ｂ）のようなＱＲ１＞ＱＲ２＞ＱＲ３、ＶＬＳＢ１＞ＶＬＳＢ２＞ＶＬＳＢ３の関係にすれば、図２７から明らかなように、ＤＣオフセットＶＳのレンジに対応するためにＤＡＣの出力レンジＱＲを大きくしても、ＶＬＳＢ１が大きいため、ＤＡＣ１のビット数をそれほど増やさなくて済む。従って図２５（Ｃ）に示すようにＤＡＣ１のビット数を小さくできる。
【０２１２】
一方、高精度なキャリブレーションを実現するために、ＤＡＣ３の１ＬＳＢ相当電圧ＶＬＳＢ３を小さくしても、図２７から明らかなようにＤＡＣ３の出力レンジＶＲ３は小さいため、ＤＡＣ３のビット数をそれほど増やさなくて済む。従って図２５（Ｃ）に示すようにＤＡＣ３のビット数についても小さくできる。
【０２１３】
以上のように図２６（Ａ）、図２６（Ｂ）の手法によれば、ＤＣオフセットＶＳのキャリブレーションにおいて、回路規模の増加防止と、キャリブレーションの高精度化を両立できる。
【０２１４】
なお、図２８に示すように、増幅器ＡＭ１（第ｉの増幅器）のゲインをＧ１とし、ＤＡＣ１（第ｉのＤ／Ａ変換器）の１ＬＳＢ相当の電圧をＶＬＳＢ１とした場合に、ＱＲ２≧Ｇ１×ＶＬＳＢ１の関係が成り立つ。同様に、増幅器ＡＭ２のゲインをＧ２とし、ＤＡＣ２の１ＬＳＢ相当の電圧をＶＬＳＢ２とした場合に、ＱＲ３≧Ｇ２×ＶＬＳＢ２の関係が成り立つ。
【０２１５】
即ち図２８に示すように、ＤＡＣ１で除去できなかった誤差値ＥＲＲは、ＤＡＣ２で除去する必要がある。そして、この誤差値ＥＲＲは増幅器ＡＭ１によりＧ１倍される。従って、ＤＡＣ２の出力レンジＱＲ２は、Ｇ１×ＥＲＲ以上である必要がある。即ちＱＲ２≧Ｇ１×ＥＲＲの関係が成り立つ。
【０２１６】
一方、誤差値ＥＲＲは、ＤＡＣ１の量子化誤差であるため、ＤＡＣ１の１ＬＳＢ相当電圧ＶＬＳＢ１以下となる。即ちＥＲＲ≦ＶＬＳＢ１の関係が成り立つ。従って、ＱＲ２≧Ｇ１×ＥＲＲ、ＥＲＲ≦ＶＬＳＢ１の関係から、ＱＲ２≧Ｇ１×ＶＬＳＢ１の関係が成り立つ。同様の理由により、ＱＲ３≧Ｇ２×ＶＬＳＢ２の関係が成り立つ。これらの関係が成り立つことで、前段のＤ／Ａ変換器で除去できなかった誤差値を後段のＤ／Ａ変換器で除去することを保証できるようになる。
【０２１７】
１４．電子機器
次に本実施形態の電子機器について図２９（Ａ）〜図２９（Ｃ）を用いて説明する。なお本実施形態の電子機器は図２９（Ａ）〜図２９（Ｃ）の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【０２１８】
図２９（Ａ）は本実施形態の電子機器の第１の構成例である。この第１の構成例の電子機器は、センサデバイス５００と、アナログフロントエンド（ＡＦＥ）である本実施形態の集積回路装置５１０を含む。図２９（Ａ）の電子機器では、センサデバイス５００（物理量トランスデューサ）が、各種の物理量（力、加速度、質量等）を検出する。そして物理量を電流（電荷）や電圧等に変換して、検出信号として出力する。このセンサデバイス５００はセンサ５０２と検出回路５０４を含む。なお検出回路５０４を含まない構成としてもよい。
【０２１９】
集積回路装置５１０は、センサデバイス５００からの検出信号を受け、検出信号のＡ／Ｄ変換を行ったり、必要であればＡ／Ｄ変換後のデジタルデータに対する演算処理（信号処理）を行う。そして、得られたデジタルデータを、後段のシステム（システム基板、ＣＰＵ等のシステムデバイス）側に出力する。
【０２２０】
図２９（Ａ）の第１の構成例によれば、煙センサ、光センサ、人感センサ、圧力センサ、生体センサ、ジャイロセンサなどを内蔵した様々な電子機器を実現できる。
【０２２１】
図２９（Ｂ）は本実施形態の電子機器の第２の構成例である。この第２の構成では、図２９（Ａ）の第１の構成例に対して更に通信回路（無線回路）５２０とアンテナ５２２の構成要素が追加されている。通信回路５２０は、集積回路装置５１０からのデジタルデータに対して変調処理などを行い、アンテナ５２２を用いて外部機器（相手側の電子機器）に送信する。またアンテナ５２２を用いて、外部機器からのデータを受信し、ＩＤ認証を行ったり、センサデバイス５００の制御等を行ってもよい。
【０２２２】
図２９（Ｂ）の第２の構成例によれば、図２９（Ａ）の第１の構成例で実現できる電子機器に加えて、例えば無線通信を利用して非接触でデータの書き込みと読み出しを行うＲＦＩＤ（Radio Frequency Identification）に用いられるＩＣタグ（ＲＦタグ）などの電子機器を実現できる。
【０２２３】
図２９（Ｃ）は本実施形態の電子機器の第３の構成例である。図２９（Ｃ）の電子機器は、図２９（Ａ）の第１の構成例に対して更に処理部５３０、インターフェース（Ｉ／Ｆ）５３２の構成要素が追加されている。処理部５３０は、集積回路装置５１０からのデジタルデータを受け、各種の処理を行う。Ｉ／Ｆ５３２は、例えばＵＳＢ、ＩＥＥＥ１３９４等の規格に準拠したデータ転送を、ＰＣ（パーソナルコンピュータ）等の外部機器との間で行う。
【０２２４】
図２９（Ｃ）の第３の構成例によれば、図２９（Ａ）、図２９（Ｂ）の第１、第２の構成例で実現できる電子機器に加えて、例えばセンサデバイス５００の開発・試作等に使用される評価装置（評価ボード）などの電子機器を実現できる。
【０２２５】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（第１〜第Ｎの増幅器、第１〜第ＮのＤ／Ａ変換器等）と共に記載された用語（ＡＭ１〜ＡＭ３、ＤＡＣ１〜ＤＡＣ３等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また集積回路装置、電子機器の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。
【図面の簡単な説明】
【０２２６】
【図１】本実施形態の集積回路装置の構成例。
【図２】Ａ／Ｄ変換のダイナミックレンジを向上する手法の説明図。
【図３】ダイナミックレンジと分解能の関係を示す図。
【図４】本実施形態の集積回路装置の第１の詳細例。
【図５】本実施形態の集積回路装置の第２の詳細例。
【図６】本実施形態の集積回路装置の第３の詳細例。
【図７】本実施形態の集積回路装置の第３の詳細例。
【図８】周波数軸がＬＯＧ軸である場合の各フィルタの周波数特性の例。
【図９】周波数軸がリニア軸である場合の各フィルタの周波数特性の例。
【図１０】周波数軸がＬＯＧ軸である場合のシステム全体の周波数特性の例。
【図１１】周波数軸がリニア軸である場合のシステム全体の周波数特性の例。
【図１２】減衰率の設定手法の説明図。
【図１３】図１３（Ａ）、図１３（Ｂ）も減衰率の設定手法の説明図。
【図１４】各フィルタのカットオフ周波数、サンプリング周波数の設定例。
【図１５】デジタルフィルタのサンプリング周波数とカットオフ周波数の関係を示す図。
【図１６】Ａ／Ｄ変換器の間欠動作を説明する波形図。
【図１７】Ａ／Ｄ変換器の間欠動作における周波数設定の説明図。
【図１８】Ａ／Ｄ変換器の間欠動作における周波数設定の説明図。
【図１９】Ａ／Ｄ変換器の間欠動作における周波数設定の説明図。
【図２０】図２０（Ａ）、図２０（Ｂ）はＳＣＦの構成例。
【図２１】図２１（Ａ）〜図２１（Ｃ）はデジタルフィルタの構成例。
【図２２】本実施形態の集積回路装置の第４の詳細例。
【図２３】増幅回路、判定回路の具体的な回路構成例。
【図２４】図２４（Ａ）〜図２４（Ｄ）は多段アンプ・多段ＤＡＣの構成の優位点についての説明図。
【図２５】図２５（Ａ）〜図２５（Ｃ）は多段アンプ・多段ＤＡＣの構成の優位点についての説明図。
【図２６】図２６（Ａ）、図２６（Ｂ）はＤ／Ａ変換器の出力レンジや１ＬＳＢ相当電圧の設定手法についての説明図。
【図２７】Ｄ／Ａ変換器の出力レンジや１ＬＳＢ相当電圧の設定手法についての説明図。
【図２８】Ｄ／Ａ変換器の出力レンジや１ＬＳＢ相当電圧の設定手法についての説明図。
【図２９】図２９（Ａ）〜図２９（Ｃ）は本実施形態の電子機器の構成例。
【符号の説明】
【０２２７】
ＡＭ１１、ＡＭ１２、ＡＭ１〜ＡＭ３ 増幅器、ＤＡＣ１〜ＤＡＣ３ Ｄ／Ａ変換器、
ＲＡ１〜ＲＡ３ オフセット調整レジスタ、ＲＧ１〜ＲＧ３ ゲイン調整レジスタ、
ＲＶ１〜ＲＶ３ オフセット値レジスタ、ＣＰ１〜ＣＰ３ コンパレータ、
ＯＰ０１、ＯＰ０２、ＯＰ１、ＯＰ２、ＯＰ３ オペアンプ、
Ｒ０１〜Ｒ０３、Ｒ１１〜Ｒ１４、Ｒ２１、Ｒ２２、Ｒ３１、Ｒ３２ 抵抗、
１０ 増幅回路、３０ 連続時間型フィルタ、３８ フィルタ、４０ ＳＣＦ、
５０ Ａ／Ｄ変換器、７０ 制御回路、１００ デジタルフィルタ、
５００ センサデバイス、５０１ センサ、５０４ 検出回路、５１０ 集積回路装置、
５１１〜５１３ ３軸加速度センサ、５１４ 脈拍計用フォトセンサ、
５１５ 歩数計用加速度センサ、５２０ 通信回路、５２２ アンテナ、
５３０ 処理部、５３２ Ｉ／Ｆ
【技術分野】
【０００１】
本発明は、集積回路装置及び電子機器等に関する。
【背景技術】
【０００２】
いわゆるユビキタスネット社会の実現のためには、複数のセンサをネットワークを介して接続し、各センサからの情報を取得して、状況を総合的に判断するセンサネットワークが必要になる。このようなセンサネットワークでは、温度センサ、煙センサ、光センサ、人感センサ、圧力センサ、生体センサ、ジャイロセンサなどの様々なセンサが使用される。そしてセンサの検出信号の振幅、ＤＣオフセット、周波数帯域なども、使用されるセンサに応じて様々に異なる。
【０００３】
ところで、センサの検出信号（センサ信号）はアナログ信号であるため、ＣＰＵ等により情報の解析・判断処理を行うためには、このアナログ信号をデジタルデータに変換する必要がある。このようなセンサからのアナログの検出信号をデジタルデータに変換するＡ／Ｄ変換器の従来技術としては例えば特許文献１、２などがある。
【特許文献１】特開２００７−１１７５８６
【特許文献２】特開２００７−２８５７４５
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、このようなＡ／Ｄ変換器を有するこれまでの集積回路装置（ＩＣ）は、特定のセンサに専用の集積回路装置として開発されるものが殆どであった。従って、新たなセンサを開発した場合に、そのセンサ用の集積回路装置を新たに試作・開発しなければならず、多大な費用がかかるという問題があった。この場合に、汎用品の集積回路装置を採用することも考えられるが、センサの検出信号の周波数帯域や振幅やＤＣオフセットは様々であるため、汎用品で対応することは実質的に困難であった。従って、様々なセンサ用の集積回路装置を手軽に試作できる環境をユーザに提供できないという課題があった。
【０００５】
本発明の幾つかの態様によれば、周波数帯域、振幅、ＤＣオフセット等が異なる様々な入力信号に対応してＡ／Ｄ変換を実行できる集積回路装置及びこれを含む電子機器を提供できる。
【課題を解決するための手段】
【０００６】
本発明は、入力信号が入力され、前記入力信号のＤＣオフセットに応じたオフセット調整と、前記入力信号の振幅に応じたゲイン調整を行う増幅回路と、前記増幅回路の後段側に設けられ、前記入力信号の周波数帯域に応じてカットオフ周波数が可変に設定されるフィルタと、前記フィルタの後段側に設けられ、前記増幅回路により増幅された信号に対するＡ／Ｄ変換を行うＡ／Ｄ変換器と、前記増幅回路でのオフセット調整の設定と、前記増幅回路でのゲイン調整の設定と、前記フィルタでのカットオフ周波数の設定を行う制御回路とを含む集積回路装置に関係する。
【０００７】
本発明によれば、制御回路の制御の下で、増幅回路でのオフセット調整及びゲイン調整と、フィルタでのカットオフ周波数の設定が行われる。これにより、入力信号のＤＣオフセットに応じたオフセット調整と、入力信号の振幅に応じたゲイン調整と、入力信号の周波数帯域に応じたフィルタのカットオフ周波数の設定が行われ、オフセット調整やゲイン調整やカットオフ周波数の設定が行われた信号に対するＡ／Ｄ変換が実行される。従って、ＤＣオフセット、振幅、周波数帯域が異なる様々な入力信号に対応できる集積回路装置の提供が可能になる。
【０００８】
また本発明では、第１〜第Ｍ（Ｍは２以上の整数）の入力信号が入力され、前記第１〜第Ｍの入力信号のＤＣオフセットに応じたオフセット調整と前記第１〜第Ｍの入力信号の振幅に応じたゲイン調整を行う１〜第Ｍの増幅回路が、前記増幅回路として設けられ、前記第１〜第Ｍの入力信号の周波数帯域に応じてカットオフ周波数が可変に設定される第１〜第Ｍのフィルタが、前記フィルタとして設けられ、前記第１〜第Ｍのフィルタの出力信号のいずれかを選択して、マルチプレクサ出力信号として前記Ａ／Ｄ変換器に出力するマルチプレクサを更に含んでもよい。
【０００９】
このようにすれば、マルチプレクサは、第１〜第Ｍの入力信号に対応するフィルタ出力信号を例えば時分割にＡ／Ｄ変換器に出力し、Ａ／Ｄ変換器は時分割に出力されたフィルタ出力信号をＡ／Ｄ変換することが可能になる。従って、例えばＤＣオフセット、振幅、周波数帯域が異なる第１〜Ｍの入力信号を、１つの集積回路装置でＡ／Ｄ変換することが可能になり、ユーザの利便性を向上できる。そして複数の第１〜第Ｍの入力信号を、統合的にＡ／Ｄ変換してデジタル処理を施すことが可能になるため、処理効率の向上も図れる。
【００１０】
また本発明では、前記増幅回路は、連続時間型フィルタとして前記入力信号のフィルタ処理を行い、前記フィルタは、前記連続時間型フィルタを前置フィルタとしてフィルタ処理を行うスイッチトキャパシタフィルタであってもよい。
【００１１】
このようにすれば、入力信号を増幅する増幅回路を有効活用して、スイッチトキャパシタフィルタの前置フィルタとなる連続時間型フィルタとして利用することが可能になる。
【００１２】
また本発明では、前記スイッチトキャパシタフィルタのサンプリング周波数をｆｃｋ１とし、前記スイッチトキャパシタフィルタのカットオフ周波数をｆｃ１とし、前記Ａ／Ｄ変換器の分解能をｎビットとし、周波数ｆｃｋ１−ｆｃ１における前記連続時間型フィルタの減衰率をＡＴ１デシベルとした場合に、ＡＴ１≦２０×ｌｏｇ（１／２ｎ）であってもよい。
【００１３】
このようにすれば、スイッチトキャパシタフィルタによる折り返し雑音になる高調波信号を、例えばＡ／Ｄ変換器の１ＬＳＢ分の電圧以下に減衰できる。
【００１４】
また本発明では、前記連続時間型フィルタのカットオフ周波数ｆｃ０が固定され、前記スイッチトキャパシタフィルタのカットオフ周波数ｆｃ１が可変に設定されてもよい。
【００１５】
このようにカットオフ周波数ｆｃ０を固定すれば、例えば外付けの素子を不要にすることなどが可能になり、利便性を向上できる。
【００１６】
また本発明では、前記スイッチトキャパシタフィルタのサンプリング周波数ｆｃｋ１が固定され、前記スイッチトキャパシタフィルタのカットオフ周波数ｆｃ１が可変に設定されてもよい。
【００１７】
このようにサンプリング周波数ｆｃｋ１を固定にすれば、折り返し帯域の周波数が変動しないようになるため、フィルタの周波数特性の設計を容易化できる。
【００１８】
また本発明では、前記スイッチトキャパシタフィルタが有する複数のキャパシタ間の容量比により、前記スイッチトキャパシタフィルタのカットオフ周波数ｆｃ１が可変に設定されてもよい。
【００１９】
このようにすれば、回路の大規模化を抑えながら、カットオフ周波数ｆｃ１の可変設定が可能になる。
【００２０】
また本発明では、前記制御回路は、前記入力信号の前記周波数帯域に応じてカットオフ周波数が可変に設定され、前記連続時間型フィルタ及び前記スイッチトキャパシタフィルタを前置フィルタとしてデジタルフィルタ処理を行うデジタルフィルタを含んでもよい。
【００２１】
このようにすれば、連続時間型フィルタ及びスイッチトキャパシタフィルタを有効活用して、デジタルフィルタの前置フィルタとして利用することが可能になる。またスイッチトキャパシタフィルタ及びデジタルフィルタは、入力信号の周波数帯域に応じてそのカットオフ周波数が可変に設定されるため、様々な周波数帯域の入力信号に対応できる集積回路装置を提供できる。
【００２２】
また本発明では、前記連続時間型フィルタのカットオフ周波数をｆｃ０とし、前記スイッチトキャパシタフィルタのカットオフ周波数をｆｃ１とし、前記デジタルフィルタのカットオフ周波数をｆｃ２とした場合に、ｆｃ０＞ｆｃ１＞ｆｃ２に設定されてもよい。
【００２３】
このようにすれば、様々な周波数帯域の入力信号に対応した可変フィルタ機能を小規模な構成で実現できる。
【００２４】
また本発明では、前記デジタルフィルタのサンプリング周波数をｆｃｋ２とし、前記デジタルフィルタのカットオフ周波数をｆｃ２とし、周波数ｆｃｋ２−ｆｃ２における前記連続時間型フィルタ及び前記スイッチトキャパシタフィルタの合成減衰率をＡＴ２デシベルとした場合に、ＡＴ２≦２０×ｌｏｇ（１／２ｎ）であってもよい。
【００２５】
このようにすれば、デジタルフィルタによる折り返し雑音になる高調波信号を、例えばＡ／Ｄ変換器の１ＬＳＢ分の電圧以下に減衰できる。
【００２６】
また本発明では、前記デジタルフィルタのサンプリング周波数ｆｃｋ２は、前記スイッチトキャパシタフィルタのカットオフ周波数ｆｃ１が低くなるにつれて低くなるように設定されてもよい。
【００２７】
このようにすれば、例えば入力信号の周波数帯域に応じてスイッチトキャパシタフィルタのカットオフ周波数ｆｃ１を低くすることで、デジタルフィルタのサンプリング周波数ｆｃｋ２を低くすることができ、無駄な電力の消費等を防止できる。
【００２８】
また本発明では、前記デジタルフィルタのカットオフ周波数ｆｃ２は、前記入力信号の前記周波数帯域が低くなるにつれて低くなるように設定されてもよい。
【００２９】
このようにすれば、例えば入力信号の周波数帯域に応じて、デジタルフィルタのカットオフ周波数ｆｃ２を低くすることができ、無駄な電力の消費等を防止できる。
【００３０】
また本発明では、前記増幅回路は、カスケード接続された第１〜第Ｎ（Ｎは２以上の整数）の増幅器を有し、前記第１〜第Ｎの増幅器に対応して設けられ、前記第１〜第Ｎの増幅器のオフセット調整を行うための第１〜第ＮのＤ／Ａ変換器を更に含み、前記制御回路は、前記第１〜第ＮのＤ／Ａ変換器を用いた前記第１〜第Ｎの増幅器のオフセット調整の設定と、前記第１〜第Ｎの増幅器のゲイン調整の設定を行ってもよい。
【００３１】
本発明によれば、増幅回路の第１〜第Ｎの増幅器に対応して、オフセット調整のための多段の第１〜第ＮのＤ／Ａ変換器が設けられる。そして、制御回路は、第１〜第ＮのＤ／Ａ変換器を用いた第１〜第Ｎの増幅器のオフセット調整の設定と、第１〜第Ｎの増幅器のゲイン調整の設定を行う。このように本発明では、多段アンプ・多段ＤＡＣの構成を採用してオフセット調整やゲイン調整を実現している。従って、１段アンプ・１段ＤＡＣの構成を採用する場合に比べて、回路規模の増加を抑えながら高い精度のオフセット調整等を実現できる。
【００３２】
また本発明では、前記第１〜第ＮのＤ／Ａ変換器のうちの第ｉ（ｉは１≦ｉ＜Ｎを満たす整数）のＤ／Ａ変換器の出力レンジをＱＲ１とし、前記第１〜第ＮのＤ／Ａ変換器のうちの前記第ｉのＤ／Ａ変換器の後段の第ｉ＋１のＤ／Ａ変換器の出力レンジをＱＲ２とした場合に、ＱＲ１＞ＱＲ２であってもよい。
【００３３】
このように第ｉのＤ／Ａ変換器の出力レンジＱＲ１を、第ｉ＋１のＤ／Ａ変換器の出力レンジＱＲ２よりも大きくすれば、入力信号のＤＣオフセット等を、出力レンジＱＲ１が広い第ｉのＤ／Ａ変換器で大まかに補正した後、当該補正で除去できなかった誤差値を、出力レンジＱＲ２が狭い後段の第ｉ＋１のＤ／Ａ変換器で補正できるようになる。これにより効率的なオフセット調整が可能になる。
【００３４】
また本発明では、前記第１〜第Ｎの増幅器のうちの第ｉの増幅器のゲインをＧ１とし、前記第ｉのＤ／Ａ変換器の１ＬＳＢ相当の電圧をＶＬＳＢ１とした場合に、ＱＲ２≧Ｇ１×ＶＬＳＢ１であってもよい。
【００３５】
このようにすれば、第ｉのＤ／Ａ変換器で除去できなかった誤差値が、第ｉの増幅器により増幅されて、第ｉ＋１のＤ／Ａ変換器の出力レンジＱＲ２の範囲を超えてしまう事態を防止できる。
【００３６】
また本発明では、前記第１〜第ＮのＤ／Ａ変換器のうちの第ｉ（ｉは１≦ｉ＜Ｎを満たす整数）のＤ／Ａ変換器の１ＬＳＢ相当の電圧をＶＬＳＢ１とし、前記第１〜第ＮのＤ／Ａ変換器のうちの前記第ｉのＤ／Ａ変換器の後段の第ｉ＋１のＤ／Ａ変換器の１ＬＳＢ相当の電圧をＶＬＳＢ２とした場合に、ＶＬＳＢ１＞ＶＬＳＢ２であってもよい。
【００３７】
このようにすれば、第ｉのＤ／Ａ変換器で除去できなかった誤差値を、第ｉのＤ／Ａ変換器よりも１ＬＳＢ相当電圧が小さくＤ／Ａ変換の精度の高い後段の第ｉ＋１のＤ／Ａ変換器で除去することが可能になり、より高精度なオフセット調整等が可能になる。
【００３８】
また本発明は、上記のいずれかに記載の集積回路装置を含む電子機器に関係する。
【発明を実施するための最良の形態】
【００３９】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００４０】
１．集積回路装置
図１に本実施形態の集積回路装置の構成例を示す。この集積回路装置（アナログフロントエンド回路）は、増幅回路１０、フィルタ３８、Ａ／Ｄ変換器５０、制御回路７０を含む。なお本実施形態の集積回路装置は図１の構成に限定されず、その一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００４１】
増幅回路１０は、入力信号ＶＩが入力されて、その信号増幅を行い、増幅後の信号ＡＣＱを出力する。この増幅回路１０は、オフセット調整機能やゲイン調整機能を有する。具体的には、入力信号ＶＩのＤＣオフセットに応じたオフセット調整や、入力信号ＶＩの振幅に応じたゲイン調整を行う。
【００４２】
フィルタ３８は、増幅回路１０の後段側に設けられ、例えばＬＰＦ（ローパスフィルタ）処理などのフィルタ処理を行う。具体的には、フィルタ３８は、例えば増幅回路１０とＡ／Ｄ変換器５０の間に設けられる。そして、例えば入力信号ＶＩの周波数帯域に応じてそのカットオフ周波数が可変に設定される。具体的には、入力信号ＶＩの周波数帯域（通過帯域のカットオフ周波数）が低くなるにつれて、そのカットオフ周波数が低くなるように設定される。
【００４３】
Ａ／Ｄ変換器５０は、増幅回路１０により増幅された信号に対するＡ／Ｄ変換を行う。具体的にはＡ／Ｄ変換器５０には、その入力電圧範囲を規定（設定）する高電位側の基準電圧ＶＲＰと低電位側の基準電圧ＶＲＮが供給される。そしてＶＲＰ〜ＶＲＮの入力電圧範囲においてｎビット（例えばｎ＝１０）の分解能でＡ／Ｄ変換を行って、Ａ／Ｄ変換後のデジタルデータＡＤＱ（デジタル出力値）を出力する。例えばＡ／Ｄ変換器５０は、増幅回路１０からの信号ＡＱ３を、Ａ／Ｄ変換用のサンプリングクロックでサンプルホールドし、サンプルホールドされた信号をＡ／Ｄ変換する。
【００４４】
Ａ／Ｄ変換器５０としては例えば逐次比較型のＡ／Ｄ変換器を採用できる。この場合にはＡ／Ｄ変換器５０は、図示しないサンプルホールド回路やコンパレータや逐次比較レジスタやＤ／Ａ変換器を含むことができる。そしてコンパレータはＤ／Ａ変換器からのＤ／Ａ変換後のアナログ信号と、サンプルホールド回路からのサンプルホールド信号を比較する。逐次比較レジスタは、コンパレータの出力信号のデータを格納する。Ｄ／Ａ変換器は、逐次比較レジスタからのデジタルデータをＤ／Ａ変換して、アナログ信号を出力する。なおＡ／Ｄ変換器５０は逐次比較型に限定されず、例えば並列比較型、追従比較型などの様々なタイプのＡ／Ｄ変換器を採用できる。
【００４５】
制御回路７０（制御部、処理部、演算部）は、集積回路装置内の各回路の制御処理等を行うものであり、例えばゲートアレイなどのロジック回路やＣＰＵなどのプロセッサにより実現できる。制御回路７０は、増幅回路１０でのオフセット調整の設定やゲイン調整の設定を行う。また制御回路７０は、このフィルタ３８のカットオフ周波数の設定を行う。
【００４６】
具体的には、例えば増幅回路１０は少なくとも１つの増幅器を有する。そして、この増幅器に入力される電圧に対して、制御回路７０からのオフセット調整データをＤ／Ａ変換することで得られた電圧を加算することで、オフセット調整を実現できる。また制御回路７０からのゲイン調整データに基づいて、増幅器が有する抵抗の抵抗値等（受動素子の素子値）を調整することで、ゲイン調整を実現できる。
【００４７】
また制御回路７０は、例えばカットオフ周波数（サンプリング周波数）を設定するための内部レジスタを有する。そして外部機器（例えば電子機器を制御するソフトウェア、ファームウェア）から図示しないインターフェースを介して内部レジスタにカットオフ周波数（サンプリング周波数）が設定される。すると制御回路７０は、内部レジスタへの設定内容に基づいて、フィルタ３８に対して、カットオフ周波数（サンプリング周波数）の設定の指示を行う。これによりフィルタ３８は、指示されたカットオフ周波数に従ったフィルタ処理を行う。
【００４８】
以上に説明した本実施形態によれば、制御回路７０の制御の下で、オフセット調整、ゲイン調整及びフィルタ帯域の可変設定が可能になる。即ち、入力信号ＶＩのＤＣオフセットに応じたオフセット調整と、入力信号ＶＩの振幅に応じたゲイン調整と、入力信号ＶＩの周波数帯域（通過帯域）に応じたフィルタのカットオフ周波数の設定が可能になる。
【００４９】
例えばＡ／Ｄ変換器を内蔵する従来の集積回路装置では、入力信号のＤＣオフセット、振幅、周波数帯域は、仕様等に応じてある程度決まっていため、その仕様に合わせた入力電圧範囲及び周波数帯域でＡ／Ｄ変換を行えば十分であった。
【００５０】
ところが、センサ（センサデバイス）等の検出信号のＡ／Ｄ変換を行う場合には、図２のＡ１、Ａ２に示すように、入力信号ＶＩ（検出信号）のＤＣオフセットは、センサの種類に応じて様々に異なる。またＡ３、Ａ４に示すように、入力信号ＶＩの振幅もセンサの種類に応じて様々に異なる。従って、このような入力信号ＶＩのＡ／Ｄ変換を行った場合、図３のＢ１に示すように、Ａ／Ｄ変換の分解能を高くしなければ、ダイナミックレンジを向上できないという課題があった。即ち、従来では入力信号のＤＣオフセット、振幅等の変動幅も吸収できるようにＡ／Ｄ変換の分解能のビット数を大きくしていた。そしてこのように分解能のビット数を大きくすると、回路の大規模化や消費電力の増加等を招くと共に、設計も複雑化するという問題がある。
【００５１】
この点、本実施形態では、制御回路７０によるオフセット調整により、入力信号ＶＩのＤＣオフセットについても、高精度に調整できる。従って、入力信号ＶＩのＤＣオフセットが図２のＡ１、Ａ２のように変動した場合にも、Ａ／Ｄ変換器５０への入力信号の振幅中心（ＤＣオフセット）を、Ａ／Ｄ変換器５０の入力電圧範囲（ＶＲＰ〜ＶＲＮ）の中心に設定するオフセット調整が可能になる。これにより、ダイナミックレンジを大幅に向上できる。
【００５２】
また本実施形態では、制御回路７０によるゲイン調整により、入力信号ＶＩの振幅のゲインについても、高精度に調整できる。従って、入力信号ＶＩの振幅が図２のＡ３、Ａ４のように変動した場合にも、Ａ／Ｄ変換器５０への入力信号の振幅であるＡ／Ｄ入力振幅（スイングレベル）を、入力信号ＶＩの振幅に依存せずにＡ５のようにほぼ一定にできる。これにより、ダイナミックレンジを更に向上できる。
【００５３】
例えばダイナミックレンジＤＲは、Ａ／Ｄ変換器のＡ／Ｄ入力振幅（最大入力振幅）をＶＡＴとし、Ａ／Ｄ変換器の１ＬＳＢ分の電圧をＶＬＳＢとした場合に、ＤＲ＝ＶＡＴ／ＶＬＳＢと表すことができる。
【００５４】
従来では、図２のＡ３のように入力信号ＶＩの振幅が小さい場合には、Ａ／Ｄ入力振幅ＶＡＴも小さくなってしまう。このため、ダイナミックレンジＤＲ＝ＶＡＴ／ＶＬＳＢを大きくするためには、図３のＢ１に示すように、Ａ／Ｄ変換の分解能のビット数を大きくして、ＶＬＳＢを小さくする必要があり、ダイナミックレンジＤＲの向上には限界があった。
【００５５】
この点、本実施形態では、図２のＡ３、Ａ４に示すように入力信号ＶＩの振幅が変動した場合にも、増幅回路１０でのゲイン調整により、Ａ５に示すようにＡ／Ｄ入力振幅を、最大振幅に設定できる。このため、図３のＢ２に示すように、例えばＡ／Ｄ変換の分解能を一定にしたまま（例えば１０ビット）、ダイナミックレンジＤＲを高くできるという効果がある。
【００５６】
また従来では、図２のＡ１、Ａ２に示すようなＤＣオフセットが入力信号ＶＩに存在すると、入力信号ＶＩの信号増幅により増幅器の出力が飽和し易くなってしまう。このため、増幅器のゲインを大きくできず、入力信号ＶＩを十分に増幅することができなかった。従って、Ａ／Ｄ変換器の入力信号の入力電圧範囲が、Ａ／Ｄ変換器の本来のダイナミックレンジＤＲよりも狭くなってしまい、実質的なダイナミックレンジＤＲを向上できなかった。
【００５７】
この点、本実施形態では、図２のＡ１、Ａ２に示すように入力信号ＶＩのＤＣオフセットが変動した場合にも、増幅回路１０でのオフセット調整により、Ａ／Ｄ変換器５０の入力信号の振幅中心を、例えばＡ／Ｄ変換器５０の入力電圧範囲の中心に設定できる。そして、このようなオフセット調整と、ゲイン調整を行うことで、図２のＡ５に示すようにＡ／Ｄ入力振幅を最大振幅に設定できる。このため、例えばＡ／Ｄ変換の分解能を一定にしたまま、ダイナミックレンジＤＲを向上できる。
【００５８】
また、センサ（センサデバイス）等の検出信号のＡ／Ｄ変換を行う場合には、検出信号の周波数帯域は、センサの種類に応じて様々に異なる。従って、入力信号の周波数帯域が仕様等により決まってる従来の集積回路装置では、このような様々な周波数帯域のセンサの検出信号をＡ／Ｄ変換することは難しかった。このため、新規のセンサの開発・試作を行う場合には、センサ毎に異なる集積回路装置を開発する必要があり、開発コストの増加や開発期間の長期化などの問題を招く。
【００５９】
この点、本実施形態では、入力信号ＶＩの周波数帯域に応じてフィルタ３８のカットオフ周波数が可変に設定される。このようにすることで、例えば１Ｈｚから１６ＫＨｚの範囲でカットオフ周波数を可変に設定することが可能になり、様々な周波数帯域の入力信号ＶＩに対応できるようになり、これまでにないタイプの集積回路装置を提供できる。
【００６０】
即ち従来では、例えば１Ｈｚの周波数の検出信号を出力する第１の種類のセンサと、１６ＫＨｚの周波数の検出信号を出力する第２の種類のセンサの両方に対して、１つの集積回路装置で対応することは難しかった。このため、第１の種類のセンサ用の集積回路装置と、第２の種類のセンサ用の集積回路装置を別々に開発しなければならなかった。
【００６１】
この点、本実施形態では、可変フィルタ機能を有しているため、１つの集積回路装置で第１、第２の種類のセンサの両方に対応できる。従って、開発コストの増加や開発期間の長期化を防止できる。
【００６２】
また、例えば新規のセンサの開発・試作段階においては、センサの検出信号のＤＣオフセット、振幅、周波数帯域が既知ではない場合がある。このような場合にも本実施形態によれば、センサからの検出信号である入力信号ＶＩのオフセット調整、ゲイン調整、カットオフ周波数の設定が自動的に行われるため、ユーザは、検出信号のＤＣオフセット、振幅、周波数帯域をそれほど気にすることなく、センサを集積回路装置に接続して試すことができる。従って、ユーザにとって使い勝手の良い集積回路装置（センサ測定アシストＩＣ）を提供できる。またセンサの種類に応じて、新たな集積回路装置を試作する必要もないため、開発コストを低くできる。
【００６３】
２．第１の詳細例
図４に本実施形態の集積回路装置の第１の詳細例を示す。この第１の詳細例では、増幅回路１０が、連続時間型フィルタ３０として入力信号ＶＩのフィルタ処理を行う。またフィルタ３８が、この連続時間型フィルタ３０を前置フィルタとしてフィルタ処理を行うスイッチトキャパシタフィルタ（ＳＣＦ）４０となっている。
【００６４】
増幅回路１０により実現される連続時間型フィルタ３０は入力信号ＶＩのフィルタ処理を行う。具体的には入力信号ＶＩに対してＮ次（Ｎは自然数）のローパスフィルタ（ＬＰＦ）処理を行う。この場合のカットオフ周波数はｆｃ０に設定されている。この連続時間型フィルタ３０は、離散時間型フィルタであるＳＣＦ４０とは異なり、折り返し雑音が生じないフィルタである。
【００６５】
この連続時間型フィルタ３０は、増幅回路１０が有する１又は複数の増幅器により実現される。具体的には、増幅器が有する抵抗、キャパシタ等の受動素子と、増幅器が有するオペアンプなどの能動素子によりＲＣアクティブフィルタである連続時間型フィルタ３０が実現される。このようにすれば、入力信号を増幅する増幅回路１０を有効活用して、ＳＣＦ４０等の前置フィルタである連続時間型フィルタを実現でき、増幅回路１０に、連続時間型フィルタとしての機能と入力信号の増幅機能の両方を持たせることが可能になる。
【００６６】
ＳＣＦ（スイッチトキャパシタフィルタ）４０は、連続時間型フィルタ３０の後段側に設けられる。具体的には連続時間型フィルタ３０の出力信号ＡＣＱを受け、ＬＰＦ処理などのフィルタ処理を行って、フィルタ処理後の信号ＳＣＱをＡ／Ｄ変換器５０に出力する。このＳＣＦ４０は、スイッチ素子とオペアンプとキャパシタを含み、サンプリング周波数ｆｃｋ１でサンプルホールド動作を行う。
【００６７】
ＳＣＦ４０は、連続時間型フィルタ３０を前置フィルタ（アンチエイリアシング・フィルタ）としてフィルタ処理を行う。即ち、高調波信号が入力信号ＶＩの周波数帯域に折り返すことによる折り返し雑音が、Ａ／Ｄ変換器５０の１ＬＳＢ分の電圧（量子化誤差の電圧）を超えないようにするためのフィルタ処理を行う。
【００６８】
またＳＣＦ４０（広義には第１の離散時間型フィルタ）は、例えば入力信号ＶＩの周波数帯域（通過帯域）に応じてそのカットオフ周波数ｆｃ１が可変に設定される。例えば入力信号ＶＩの周波数帯域（通過帯域のカットオフ周波数）が低くなるにつれて、そのカットオフ周波数ｆｃ１が低くなるように設定される。
【００６９】
例えばＳＣＦのサンプリング周波数をｆｃｋ１とし、Ａ／Ｄ変換器５０の分解能をｎビットとし、周波数ｆｃｋ１−ｆｃ１における連続時間型フィルタ１０の減衰率をＡＴ１デシベルとした場合に、ＡＴ１≦２０×ｌｏｇ（１／２ｎ）の関係が成り立つ。
【００７０】
また図４では、例えば連続時間型フィルタ２０のカットオフ周波数ｆｃ０が固定され、ＳＣＦ４０のカットオフ周波数ｆｃ１が可変に設定される。具体的には、ＳＣＦ４０は、そのサンプリング周波数ｆｃｋ１が固定され、そのカットオフ周波数ｆｃ１が可変に設定される。そしてＳＣＦ４０が有する複数のキャパシタ間の容量比により、ＳＣＦ４０のカットオフ周波数ｆｃ１が可変に設定される。
【００７１】
Ａ／Ｄ変換器５０はＳＣＦ４０の後段側に設けられる。具体的にはＳＣＦ４０からの出力信号ＳＣＱを受けて、Ａ／Ｄ変換を行い、Ａ／Ｄ変換により得られたデジタルデータＡＤＱを制御回路７０に出力する。このＡ／Ｄ変換器５０は、連続時間型フィルタ３０及びＳＣＦ４０を前置フィルタとしてＡ／Ｄ変換を行う。
【００７２】
図４の第１の詳細例によれば、連続時間型フィルタ３０はＳＣＦ４０の前置フィルタとして機能し、連続時間型フィルタ３０及びＳＣＦ４０がＡ／Ｄ変換器５０の前置フィルタとして機能する。このようにすることで、例えば１Ｈｚ〜１６ＫＨｚというような広い範囲での帯域可変が可能になる。
【００７３】
例えば本実施形態の比較例として、ＳＣＦ４０を設けずに、Ａ／Ｄ変換器５０の前置フィルタとして連続時間型フィルタ３０のみを設ける手法も考えられる。しかしながら、この比較例の手法では、例えば連続時間型フィルタ３０としてＲＣフィルタを用いた場合に、抵抗値と容量値の積であるＲＣ積の逆数でカットオフ周波数が決まる。従って、様々な周波数帯域に対応するためには、抵抗値を大きくしたり、容量値を大きくする必要がある。このため、抵抗やキャパシタの集積回路装置（ＩＣチップ）への内蔵が難しくなり、抵抗やキャパシタを外付けにせざるを得なくなるという問題がある。
【００７４】
この点、本実施形態では、連続時間型フィルタ３０とＡ／Ｄ変換器５０の間にＳＣＦ４０が設けられる。そしてＳＣＦ４０のカットオフ周波数ｆｃ１が可変に設定される。従って、様々な周波数帯域の入力信号ＶＩに対応して、システム全体のフィルタ特性を可変に設定できる。また、ＳＣＦ４０のカットオフ周波数ｆｃ１は、後述するように複数のキャパシタ間の容量比により可変設定され、サイズ依存性が無い。従って、ＲＣフィルタである連続時間型フィルタ３０のみによりカットオフ周波数を設定する手法に比べて、抵抗やキャパシタの集積回路装置への内蔵が容易になるという利点がある。
【００７５】
３．第２の詳細例
図５に本実施形態の集積回路装置の第２の詳細例を示す。この第２の詳細例では、制御回路７０によりデジタルフィルタ１００が実現されている。なお、ＳＣＦ４０を設けてデジタルフィルタ１００を設けなかったり、逆にＳＣＦ４０を設けずにデジタルフィルタ１００だけを設けるなどの様々な変形実施が可能である。
【００７６】
デジタルフィルタ１００は、Ａ／Ｄ変換器５０からのデジタルデータＡＤＱを受け、ＬＰＦ処理などのデジタルフィルタ処理を行い、デジタルフィルタ処理後のデジタルデータを出力する。このデジタルフィルタ１００は、例えば増幅回路１０の連続時間型フィルタ３０及びＳＣＦ４０を前置フィルタとしてデジタルフィルタ処理を行う。このデジタルフィルタ１００としては、ＩＩＲ（Infinite Impulse Response）フィルタを用いてもよいし、ＦＩＲ（Finite Impulse Response）フィルタを用いてもよい。
【００７７】
またデジタルフィルタ１００（第２の離散時間型フィルタ）は、例えば入力信号ＶＩの周波数帯域（通過帯域）に応じてそのカットオフ周波数が可変に設定される。例えば入力信号ＶＩの周波数帯域が低くなるにつれて、そのカットオフ周波数が低くなるように設定される。またデジタルフィルタ１００では、サンプリング周波数も可変に設定される。
【００７８】
具体的には、連続時間型フィルタ３０のカットオフ周波数をｆｃ０とし、ＳＣＦ４０のカットオフ周波数をｆｃ１とし、デジタルフィルタ１００のカットオフ周波数をｆｃ２とした場合に、例えばｆｃ０＞ｆｃ１＞ｆｃ２に設定される。またデジタルフィルタ１００のサンプリング周波数をｆｃｋ２とし、周波数ｆｃｋ２−ｆｃ２における連続時間型フィルタ３０及びＳＣＦ４０の合成減衰率をＡＴ２デシベルとした場合に、例えばＡＴ２≦２０×ｌｏｇ（１／２ｎ）となるように設定される。更に、デジタルフィルタ１００のサンプリング周波数ｆｃｋ２は、ＳＣＦ４０のカットオフ周波数ｆｃ１が低くなるにつれて低くなるように設定され、デジタルフィルタ１００のカットオフ周波数ｆｃ２は入力信号ＶＩの周波数帯域が低くなるにつれて低くなるように設定される。
【００７９】
図５の第２の詳細例では、ＳＣＦ４０（フィルタ３８）のカットオフ周波数ｆｃ１及びデジタルフィルタ１００のカットオフ周波数ｆｃ２が、入力信号ＶＩの周波数帯域に応じて可変に設定される。このようにすることで、例えば１Ｈｚから１６ＫＨｚの範囲でカットオフ周波数を可変に設定することが可能になり、様々な周波数帯域の入力信号ＶＩに対応できるようになる。
【００８０】
また図５では、増幅器１０の連続時間型フィルタ３０が、ＳＣＦ４０の前置フィルタとして機能し、連続時間型フィルタ３０及びＳＣＦ４０が、デジタルフィルタ１００（及びＡ／Ｄ変換器５０）の前置フィルタとして機能する。このようにすることで、例えば１Ｈｚ〜１６ＫＨｚというような広い範囲での帯域可変が可能になる。
【００８１】
例えば比較例として、ＳＣＦを設けずに、デジタルフィルタの前置フィルタとして連続時間型フィルタのみを設ける手法も考えられる。しかしながら、この比較例の手法では、例えば連続時間型フィルタとしてＲＣフィルタを用いた場合に、抵抗値と容量値の積であるＲＣ積の逆数でカットオフ周波数が決まる。従って、様々な周波数帯域に対応するためには、抵抗値を大きくしたり、容量値を大きくする必要がある。このため、抵抗やキャパシタの集積回路装置への内蔵が難しくなり、抵抗やキャパシタを外付けにせざるを得なくなるという問題がある。
【００８２】
この点、図５では、連続時間型フィルタ３０である増幅回路１０とＡ／Ｄ変換器５０の間にフィルタ３８が設けられる。そしてＳＣＦ４０のカットオフ周波数ｆｃ１及びデジタルフィルタ１００のカットオフ周波数ｆｃ２の両方が可変に設定される。従って、様々な周波数帯域の入力信号ＶＩに対応して、システム全体のフィルタ特性を可変に設定できる。
【００８３】
４．第３の詳細例
図６に本実施形態の集積回路装置の第３の詳細例を示す。図６では集積回路装置が複数の入力チャンネルＣＨ１〜ＣＨ３を有する構成になっている。具体的には、図１では、１つの増幅回路１０と１つのフィルタ３８だけが設けられているが、図６では、複数の増幅回路１０-1〜１０-3（広義には第１〜第Ｍの増幅回路。Ｍは２以上の整数）と、複数のフィルタ３８-1、３８-３（広義には第１〜第Ｍのフィルタ）が設けられている。またフィルタ３８-1、３８-３の後段にはマルチプレクサ９０（セレクタ）が設けられている。
【００８４】
なお図６は、３チャンネルの構成例を示しているが、２チャンネルの構成や４チャンネル以上の構成であってもよい。またフィルタ３８-1〜３８-3としては、図５と同様にＳＣＦ等を用いることができる。また図５と同様に制御回路７０によりデジタルフィルタ１００を実現したり、増幅回路１０-1〜１０-3を連続時間型フィルタとして兼用することが可能である。
【００８５】
増幅回路１０-1〜１０-3（第１〜第Ｍの増幅回路）には、対応する入力信号ＶＩ１〜ＶＩ３（広義には第１〜第３の入力信号）が入力される。そして入力信号ＶＩ１〜ＶＩ３のＤＣオフセットに応じたオフセット調整と、入力信号ＶＩ１〜ＶＩ３の振幅に応じたゲイン調整を行う。これらのオフセット調整やゲイン調整の設定は、制御回路７０により行われる。
【００８６】
またフィルタ３８-1〜３８-3は、入力信号ＶＩ１〜ＶＩ３の周波数帯域に応じてそのカットオフ周波数ｆｃ１１〜ｆｃ１３が可変に設定される。これらのカットオフ周波数ｆｃ１１〜ｆｃ１３の設定は、制御回路７０により行われる。
【００８７】
マルチプレクサ９０は、フィルタ３８-1〜３８-3の出力信号のいずれかを選択して、選択された出力信号を、マルチプレクサ出力信号ＭＬＱとしてＡ／Ｄ変換器５０に出力する。具体的には、フィルタ３８-1〜３８-3の出力信号のうち、制御回路７０からの選択指示信号ＭＳＥＬにより指示された出力信号を選択して出力する。Ａ／Ｄ変換器５０は、このマルチプレクサ出力信号ＭＬＱのＡ／Ｄ変換を行う。
【００８８】
図６では、３軸加速度センサ５１１、５１２、５１３の検出信号が、入力信号ＶＩ１、ＶＩ２、ＶＩ３としてチャンネルＣＨ１、ＣＨ２、ＣＨ３に入力されている。そして増幅回路１０-1〜１０-3は、チャンネルＣＨ１〜ＣＨ３の入力信号ＶＩ１〜ＶＩ３の信号増幅を行い、フィルタ３８-1〜３８-3は、増幅後の信号のフィルタ処理を行う。
【００８９】
このようにすれば、マルチプレクサ９０は、３軸加速度センサ５１１、５１２、５１３からの検出信号に対応するフィルタ出力信号ＦＱ１〜ＦＱ３を時分割にＡ／Ｄ変換器５０に出力し、Ａ／Ｄ変換器５０は時分割に出力されたフィルタ出力信号をＡ／Ｄ変換することが可能になる。従って、複数のセンサの検出信号を、１つの集積回路装置でＡ／Ｄ変換することが可能になり、ユーザの利便性を向上できる。また複数のセンサの検出信号を、統合的にＡ／Ｄ変換してデジタル処理を施すことが可能になるため、処理効率の向上も図れる。
【００９０】
また図６の第３の詳細例では、各チャンネル毎に独立に異なったオフセット調整、ゲイン調整、カットオフ周波数の設定が可能になる。即ち例えばチャンネルＣＨ１でのオフセット調整、ゲイン調整、カットオフ周波数の設定と、チャンネルＣＨ２やＣＨ３でのオフセット調整、ゲイン調整、カットオフ周波数の設定とを異ならせることができる。
【００９１】
例えば図７では、チャンネルＣＨ１には脈拍計用のフォトセンサ５１４が接続され、チャンネルＣＨ２には歩数計用の加速度センサ５１５が接続されている。そして本実施形態では、チャンネルＣＨ１のフォトセンサ５１４からの入力信号ＶＩ１に対しては、制御回路７０の制御の下で、増幅回路１０-1、フィルタ３８-1が、第１の設定でのオフセット調整、ゲイン調整及びカットオフ周波数の設定を行う。一方、チャンネルＣＨ３の加速度センサ５１５からの入力信号ＶＩ３に対しては、制御回路７０の制御の下で、増幅回路１０-3、フィルタ３８-3が、第２の設定でのオフセット調整、ゲイン調整及びカットオフ周波数の設定を行う。
【００９２】
即ち、フォトセンサ５１４からの入力信号ＶＩ１のＤＣオフセット、振幅、周波数帯域と、加速度センサ５１５からの入力信号ＶＩ３のＤＣオフセット、振幅、周波数帯域は、異なったものとなる。このため、これまでは、フォトセンサ５１４に専用の第１の集積回路装置（ＩＣ）と、加速度センサ５１５に専用の第２の集積回路装置を別々に用意して、電子機器の回路基板に実装していた。このため、電子機器のシステム構成が複雑化したり、大規模化するなどの問題があった。
【００９３】
これに対して本実施形態の第３の詳細例によれば、これらのフォトセンサ５１４、加速度センサ５１５からの入力信号ＶＩ１、ＶＩ３を、１チップの集積回路装置で処理することができる。従って、電子機器のシステム構成の簡素化や小規模化を図れる。図７を例に取れば、脈拍計と歩数計の両方の機能を備えたヘルスケア用の電子機器において、センサからの検出信号を、例えば１チップの集積回路装置で処理できるようになる。
【００９４】
また本実施形態では、入力信号ＶＩ１のＤＣオフセット、振幅、周波数帯域に応じて、そのオフセット調整、ゲイン調整、カットオフ周波数の設定が自動的に行われると共に、入力信号ＶＩ２のＤＣオフセット、振幅、周波数帯域に応じて、そのオフセット調整、ゲイン調整、カットオフ周波数の設定が自動的に行われる。従って、ユーザは所望の複数のセンサを集積回路装置に接続するだけで、そのセンサに応じたオフセット調整、ゲイン調整、カットオフ周波数の設定が集積回路装置により自動的に行われて、Ａ／Ｄ変換されたデータを得ることができ、利便性を向上できる。
【００９５】
例えば新規のセンサの開発・試作段階においては、センサの検出信号のＤＣオフセット、振幅、周波数帯域が既知ではない場合がある。この点、本実施形態によれば、ユーザは、検出信号のＤＣオフセット、振幅、周波数帯域をそれほど気にすることなく、複数のセンサを集積回路装置に接続して試すことができる。従って、ユーザにとって使い勝手の良い集積回路装置（センサ測定アシストＩＣ）を提供でき、製品の試作等も容易になるため、ユーザの製品の開発コスト等も低減できる。
【００９６】
５．周波数特性
次に本実施形態の集積回路装置により実現される可変フィルタの周波数特性の詳細について説明する。なお、以下、説明の簡素化のために、図４、図５等の連続時間型フィルタ３０をＲＣフィルタ３０と呼ぶこととする。
【００９７】
図８のＤ１、Ｄ２、Ｄ３は、各々、ＲＣフィルタ３０、ＳＣＦ４０、デジタルフィルタ１００の減衰率の周波数特性の例である。Ｄ１のＲＣフィルタ３０のカットオフ周波数をｆｃ０とし、Ｄ２のＳＣＦ４０のカットオフ周波数をｆｃ１とし、Ｄ３のデジタルフィルタ１００のカットオフ周波数をｆｃ２とすると、例えばｆｃ０＞ｆｃ１＞ｆｃ２の関係が成り立つ。このようなカットオフ周波数の関係にすることで、様々な周波数帯域の入力信号に対応した集積回路装置の可変フィルタ機能を小規模な回路構成で実現できる。
【００９８】
例えば図８では周波数軸がＬＯＧ軸になっている。これに対して図９は周波数軸をリニア軸で表している。
【００９９】
ＳＣＦ４０は離散時間型フィルタであるため、図９のＤ４に示すように、アンチエイリアシングによりＳＣＦ４０のサンプリング周波数ｆｃｋ１付近において高調波信号が通過してしまい、折り返し雑音の原因となる。
【０１００】
この点、本実施形態では、ＲＣフィルタ３０がＳＣＦ４０の前置フィルタとして機能する。従って図９のＤ５に示すように、ＲＣフィルタ３０の減衰特性により、折り返し雑音になる高調波信号を例えばＡ／Ｄ変換器５０の１ＬＳＢ分の電圧以下（量子化誤差以下）に減衰できる。
【０１０１】
またデジタルフィルタ１００も離散時間型フィルタであるため、図９のＤ６に示すようにデジタルフィルタ１００のサンプリング周波数ｆｃｋ２付近（折り返し帯域）において、アンチエイリアシングにより高調波信号が通過してしまい、折り返し雑音の原因となる。
【０１０２】
この点、本実施形態では、ＲＣフィルタ３０及びＳＣＦ４０がデジタルフィルタ１００の前置フィルタとして機能する。従って図９のＤ７、Ｄ８に示すように、ＲＣフィルタ３０及びＳＣＦ４０の合成の減衰特性により、折り返し雑音になる高調波信号を例えばＡ／Ｄ変換器５０の１ＬＳＢ分の電圧以下に減衰できる。
【０１０３】
例えば図１０に、集積回路装置のシステム全体でのフィルタの減衰率の周波数特性を示す。Ａ／Ｄ変換器５０の分解能のビット数をｎとすると、高調波信号を１ＬＳＢ分の電圧以下にするために必要な減衰率ＡＴは、ＡＴ＝２０×ｌｏｇ（１／２ｎ）と表せる。従って、ｎ＝１０ビットとすると、減衰率ＡＴは約−６０ｄＢになる。
【０１０４】
そして図１０のＥ１でのフィルタの減衰率は、−６０ｄＢ以下になっており、高調波信号をＡ／Ｄ変換器５０の１ＬＳＢ分の電圧以下に減衰している。なお図１０では周波数軸がＬＯＧ軸になっているが、図１１は周波数軸をリニア軸で表した図になっている。
【０１０５】
以上のように本実施形態によれば、離散時間型フィルタによる折り返し雑音についてはその前置フィルタにより除去できる。従って、入力信号の周波数に応じて、デジタルフィルタ１００のカットオフ周波数ｆｃ２を可変に変化させることで、様々な周波数帯域の入力信号に対応できる可変フィルタを小さな回路規模で実現できる。
【０１０６】
例えば図９のＤ５に示すようにＲＣフィルタ３０はＳＣＦ４０の折り返し雑音を除去できるフィルタであれば十分である。従って、図８のＤ１に示すようにＲＣフィルタ３０のカットオフ周波数ｆｃ０を高い周波数に設定できる。即ち、ｆｃ０＞ｆｃ１＞ｆｃ２というように、ＲＣフィルタ３０のカットオフ周波数ｆｃ０を、ＳＣＦ４０、デジタルフィルタ１００のカットオフ周波数ｆｃ１、ｆｃ２に比べて十分に高い周波数に設定できる。そしてカットオフ周波数ｆｃ０は、ＲＣ積の逆数に比例する。従って、ｆｃ０が高い周波数に設定されるということは、ＲＣフィルタ３０の抵抗値や容量値を小さくできることを意味する。従って本実施形態によれば、抵抗値や容量値を小さくすることができ、抵抗やキャパシタのレイアウト面積を小さくできるため、回路の小規模化を図れる。また抵抗やキャパシタを外付け部品にしなくても済むようになり、ユーザの利便性を向上できる。
【０１０７】
一方、本実施形態ではＲＣフィルタ３０とデジタルフィルタ１００の間にＳＣＦ４０を設けることで、図９のＤ８に示すように、このＳＣＦ４０によりデジタルフィルタ１００の折り返し雑音を除去できる。またＤ７に示すようにＲＣフィルタ３０も、デジタルフィルタ１００の折り返し雑音の除去に寄与する。これにより、デジタルフィルタ１００のサンプリング周波数ｆｃｋ２を低い周波数に設定することが可能になる。つまり、サンプリング周波数ｆｃｋ２が低くなると、Ｄ６の示すｆｃｋ２付近の折り返し帯域が低周波数側にシフトすることになるが、この場合にも、Ｄ８に示すＳＣＦ４０の減衰特性により、折り返し雑音を十分に減衰して除去できるからである。
【０１０８】
そして、このようにデジタルフィルタ１００のサンプリング周波数ｆｃｋ２を低くできると、図８のＤ３に示すように、デジタルフィルタ１００のカットオフ周波数ｆｃ２も低い周波数に設定できる。即ち、ｆｃ０＞ｆｃ１＞ｆｃ２というように、デジタルフィルタ１００のカットオフ周波数ｆｃ２を、ＲＣフィルタ３０、ＳＣＦ４０のカットオフ周波数ｆｃ０、ｆｃ１に比べて十分に低い周波数に設定できる。
【０１０９】
このように、デジタルフィルタ１００のカットオフ周波数ｆｃ２を低く設定することができれば、入力信号の周波数帯域に応じて、カットオフ周波数ｆｃ２を設定することが可能になる。
【０１１０】
例えば入力信号の周波数帯域が０〜１Ｈｚというように低い場合には、デジタルフィルタ１００のカットオフ周波数ｆｃ２を例えば１Ｈｚに設定することで、この低い周波数帯域の入力信号に対応できるようになる。
【０１１１】
また入力信号の周波数帯域が０〜２５６Ｈｚである場合には、デジタルフィルタ１００のカットオフ周波数ｆｃ２を例えば２５６Ｈｚに設定することで、この入力信号に対応できる。
【０１１２】
なお、入力信号の周波数帯域が例えば０〜１６ＫＨｚというように高い場合には、デジタルフィルタ１００及びＳＣＦ４０のフィルタ処理を無効にして、カットオフ周波数がｆｃ０＝１６ＫＨｚであるＲＣフィルタ３０のみにより、この高い周波数帯域の入力信号のフィルタ処理を行えばよい。
【０１１３】
６．減衰率
次に、フィルタの減衰率の設定手法の詳細について図１２を用いて説明する。図１２のＦ１において、ｆｃｋ１、ｆｃ１は、各々、ＳＣＦ４０のサンプリング周波数、カットオフ周波数であり、ｎは、Ａ／Ｄ変換器５０の分解能を表すビット数である。ＡＴ１（デシベル）は、周波数ｆｃｋ１−ｆｃ１におけるＲＣフィルタ３０（連続時間型フィルタ）の減衰率である。この場合には、ＡＴ１≦２０×ｌｏｇ（１／２ｎ）の関係が成り立つ。
【０１１４】
即ちＳＣＦ４０のサンプリング周波数をｆｃｋ１とすると、図１３（Ａ）のＦ４に示すｆｃｋ１−ｆｃ１〜ｆｃｋ１＋ｆｃ１の帯域の高調波信号は、Ｆ３に示す０〜ｆｃ１の帯域にアンチエイリアシングにより折り返す。このため、Ａ／Ｄ変換器５０の１ＬＳＢ分の分解能を維持するためには、少なくとも周波数ｆｃｋ１−ｆｃ１において、高調波信号を２０×ｌｏｇ（１／２ｎ）だけ減衰させる必要がある。従って、ＳＣＦ４０の前置フィルタとして機能するＲＣフィルタ３０の周波数ｆｃｋ１−ｆｃ１における減衰率ＡＴ１は、ＡＴ１≦２０×ｌｏｇ（１／２ｎ）となる。例えばｎ＝１０の場合には、ＡＴ１≦−６０ｄＢになる。
【０１１５】
また図１２のＦ２において、ｆｃｋ２、ｆｃ２は、各々、デジタルフィルタ１００のサンプリング周波数、カットオフ周波数であり、ｎは、Ａ／Ｄ変換器５０の分解能を表すビット数である。ＡＴ２（デシベル）は、周波数ｆｃｋ２−ｆｃ２におけるＲＣフィルタ３０及びＳＣＦ４０の合成減衰率である。この場合には、ＡＴ２≦２０×ｌｏｇ（１／２ｎ）の関係が成り立つ。
【０１１６】
即ちデジタルフィルタ１００のサンプリング周波数をｆｃｋ２とすると、図１３（Ｂ）のＦ６に示すｆｃｋ２−ｆｃ２〜ｆｃｋ２＋ｆｃ２の帯域の高調波信号は、Ｆ５に示す０〜ｆｃ２の帯域にアンチエイリアシングにより折り返す。このため、Ａ／Ｄ変換器５０の１ＬＳＢ分の分解能を維持するためには、少なくとも周波数ｆｃｋ２−ｆｃ２において、高調波信号を２０×ｌｏｇ（１／２ｎ）だけ減衰させる必要がある。従って、デジタルフィルタ１００の前置フィルタとして機能するＳＣＦ４０及びＲＣフィルタ３０の周波数ｆｃｋ２−ｆｃ２における合成減衰率ＡＴ２は、ＡＴ２≦２０×ｌｏｇ（１／２ｎ）となる。例えばｎ＝１０の場合には、ＡＴ２≦−６０ｄＢになる。
【０１１７】
図１２のＦ１、Ｆ２に示すような関係が成り立てば、図１０のＥ１に示すように高調波信号を適正に減衰させることができ、折り返し雑音によりＡ／Ｄ変換器５０の１ＬＳＢ分の分解能を維持できなくなってしまう事態を効果的に防止できる。
【０１１８】
７．周波数設定
次に本実施形態のカットオフ周波数、サンプリング周波数の設定手法の詳細について説明する。図１４に周波数の設定例を示す。
【０１１９】
図１４のＧ１ではＲＣフィルタ３０のカットオフ周波数はｆｃ０＝ｆ０に固定されている。ここでｆ０は例えば１０ＫＨｚ〜２０ＫＨｚの範囲の中の周波数である。このようにカットオフ周波数ｆｃ０をｆ０に固定すれば、例えば抵抗やキャパシタの外付けを不要にすることが可能になり、ユーザの利便性を向上できる。なおカットオフ周波数ｆｃ０を可変にする変形実施も可能である。
【０１２０】
一方、図１４のＧ２、Ｇ４に示すように、ＳＣＦ４０のカットオフ周波数ｆｃ１及びデジタルフィルタ１００のカットオフ周波数ｆｃ２は可変に設定される。具体的にはｆｃ１は、例えば周波数ｆ１１〜ｆ１５の範囲で可変に設定される。ここでｆ１１は例えば１０Ｈｚ〜１００Ｈｚの範囲の中の周波数である。またｆ１４、ｆ１５は、入力信号と同じ周波数であり、例えばｆ１４＝４ＫＨｚ、ｆ１５＝８ＫＨｚである。
【０１２１】
またデジタルフィルタ１００のカットオフ周波数ｆｃ２は、例えば周波数１Ｈｚ〜１０２４Ｈｚの範囲で可変に設定される。具体的には入力信号の周波数帯域に一致するようにカットオフ周波数ｆｃ２が設定される。例えば入力信号の周波数帯域が１Ｈｚ（０〜１Ｈｚ）である場合には、ｆｃ２＝１Ｈｚに設定され、２Ｈｚ（０〜２Ｈｚ）であれば、ｆｃ２＝２Ｈｚに設定される。
【０１２２】
なお、入力信号の周波数帯域が４ＫＨｚ、８ＫＨｚである場合には、デジタルフィルタ１００のフィルタ処理が無効にされ、ＳＣＦ４０のカットオフ周波数ｆｃ１が４ＫＨｚ、８ＫＨｚに設定される。また入力信号の周波数帯域が１６ＫＨｚである場合には、デジタルフィルタ１００及びＳＣＦ４０のフィルタ処理が無効にされ、ＲＣフィルタ３０のカットオフ周波数ｆｃ０＝ｆ０により全体のカットオフ周波数が設定される。
【０１２３】
また図１４のＧ２、Ｇ３に示すように、ＳＣＦ４０は、サンプリング周波数ｆｃｋ１が周波数ｆｓ１に固定され、カットオフ周波数ｆｃ１が可変に設定される。
【０１２４】
即ち、ＳＣＦ４０のサンプリング周波数ｆｃｋ１が変化してしまうと、図９のＤ４に示すＳＣＦ４０の折り返し帯域の周波数が変動してしまい、フィルタの周波数特性の設計が難しくなる。そこで図１４のＧ３ではサンプリング周波数ｆｃｋ１については周波数ｆｓ１に固定している。ここで、周波数ｆｓ１は例えば５０ＫＨｚ〜２００ＫＨｚの範囲の中の周波数であり、例えばデジタルフィルタ１００のサンプリング周波数ｆｃｋ２＝ｆｓ２４と同じ周波数である。なおサンプリング周波数ｆｃｋ１を可変にする変形実施も可能である。
【０１２５】
一方、図１４のＧ２ではＳＣＦ４０のカットオフ周波数ｆｃ１については可変に設定している。具体的には、ＳＣＦ４０が有する複数のキャパシタの容量比により、カットオフ周波数ｆｃ１を可変に設定している。即ちＳＣＦ４０のカットオフ周波数ｆｃ１は、サンプリング周波数ｆｃｋ２により設定することも可能であるが、このようにすると、上述のようにフィルタの周波数特性の設計が難しくなるという問題がある。そこで図１４のＧ２、Ｇ３では、サンプリング周波数ｆｃｋ１をｆｓ１に固定する一方で、ＳＣＦ４０のキャパシタの容量比の設定を変えることで、カットオフ周波数ｆｃ１を可変に設定している。
【０１２６】
ここで、キャパシタの容量比にはサイズ依存がないため、カットオフ周波数ｆｃ１を可変にしても、キャパシタのレイアウト面積がそれほど増えることがない。従って、回路の大規模化を抑えながら、カットオフ周波数の可変設定が可能になるという利点がある。
【０１２７】
また図１４のＧ４、Ｇ５に示すように、デジタルフィルタ１００は、サンプリング周波数ｆｃｋ２及びカットオフ周波数ｆｃ２が共に可変に設定される。
【０１２８】
具体的にはＧ２、Ｇ５に示すように、デジタルフィルタ１００のサンプリング周波数ｆｃｋ２は、ＳＣＦ４０のカットオフ周波数ｆｃ１が低くなるにつれて低くなるように可変に設定される。例えばＳＣＦ４０のカットオフ周波数がｆｃ１＝ｆ１１の場合には、デジタルフィルタ１００のサンプリング周波数はｆｃｋ２＝ｆｓ２１に設定される。またｆｃ１＝ｆ１２の場合にはｆｃｋ２＝ｆｓ２２に設定され、ｆｃ１＝ｆ１３の場合にはｆｃｋ２＝ｆｓ２３又はｆｓ２４に設定される。ここでｆ１１＜ｆ１２＜ｆ１３＜ｆ１４＜ｆ１５、ｆｓ２１＜ｆｓ２２＜ｆｓ２３＜ｆｓ２４の関係が成り立つ。
【０１２９】
また図１４のＧ４に示すようにデジタルフィルタ１００のカットオフ周波数ｆｃ２は、入力信号の周波数帯域が低くなるにつれて低くなるように設定される。具体的には、入力信号の周波数帯域が１、２、４、８、１６、３２、６４、１２８、２５６、５１２、１０２４Ｈｚの場合には、カットオフ周波数ｆｃ２も１、２、４、８、１６、３２、６４、１２８、２５６、５１２、１０２４Ｈｚに設定される。
【０１３０】
例えば図１５に示すように、デジタルフィルタ１００では、１つのサンプリング周波数ｆｃｋ２に対して所定数の種類（例えば５種類）のカットオフ周波数ｆｃ２を設定できる。図１５では、ｆｃｋ２＝ｆｓ２１の場合には、ｆｃ２＝１、２、４、８、１６Ｈｚのカットオフ周波数を設定でき、ｆｃｋ２＝ｆｓ２２の場合には、ｆｃ２＝４、８、１６、３２、６４Ｈｚのカットオフ周波数を設定できる。ｆｃｋ２＝ｆｓ２３、ｆｃｋ２＝ｆｓ２４の場合も同様である。
【０１３１】
そして図１４では、図１５の丸印に示すように、ｆｃｋ２＝ｆｓ２１の場合には、ｆｃ２＝１、２、４、８、１６Ｈｚを選択し、ｆｃｋ２＝ｆｓ２２の場合には、ｆｃ２＝３２、６４Ｈｚを選択し、ｆｃｋ２＝ｆｓ２３の場合には、ｆｃ２＝１２８、２５６Ｈｚを選択し、ｆｃｋ２＝ｆｓ２４の場合には、ｆｃ２＝５１２、１０２４Ｈｚを選択する。このようにすれば、簡素で小規模な構成のデジタルフィルタ１００を用いて、そのカットオフ周波数ｆｃ２を、入力信号の周波数帯域に応じた周波数に設定することが可能になる。
【０１３２】
即ち本実施形態ではＳＣＦ４０をデジタルフィルタ１００の前置フィルタにしているため、デジタルフィルタ１００の折り返し雑音を、図９のＤ８に示すようにＳＣＦ４０により十分に減衰することができる。従って、Ｄ６に示す折り返し帯域の周波数に対応するサンプリング周波数ｆｃｋ２を、低周波数側にシフトできる。これにより、デジタルフィルタ１００のサンプリング周波数ｆｃｋ２を低くでき、デジタルフィルタ１００を遅い周波数で動作させることが可能になる。
【０１３３】
そしてデジタルフィルタ１００では、サンプリング周波数ｆｃｋ２とカットオフ周波数ｆｃ２との周波数差が小さいほど、フィルタの次数を小さくできる。従って、サンプリング周波数ｆｃｋ２を低くできるということは、フィルタの次数を小さくしてデジタルフィルタ１００の回路を小規模化できることを意味する。そしてサンプリング周波数ｆｃｋ２を低くできると、カットオフ周波数ｆｃ２を低くできるため、１Ｈｚというような低い周波数帯域の入力信号にも対応できるようになる。即ち、入力信号の周波数帯域が低い場合にも、その周波数帯域に対応するようにデジタルフィルタ１００のカットオフ周波数ｆｃ２を設定することができる。従って、例えば１Ｈｚ〜１６ＫＨｚというような幅広い範囲の入力信号に対応することができ、様々なセンサを接続することができる集積回路装置を提供できる。
【０１３４】
８．Ａ／Ｄ変換器の間欠動作
本実施形態では、Ａ／Ｄ変換器５０のサンプリング周波数ｆｃｋ１’はＳＣＦ４０のサンプリング周波数ｆｃｋ１と例えば同じ周波数に設定される。そして上述のようにデジタルフィルタ１００のサンプリング周波数ｆｃｋ２は低くできるため、ｆｃｋ２を、ｆｃｋ１’≧ｆｃｋ２を満たす範囲で可変に設定できる。従ってＡ／Ｄ変換器５０は、図１６のＨ１に示すタイミングでＡ／Ｄ変換動作を行った後、Ｈ２、Ｈ３、Ｈ４に示すタイミングではＡ／Ｄ変換動作を行わないようにし、Ｈ５に示すタイミングでＡ／Ｄ変換動作を行った後、Ｈ６、Ｈ７に示すタイミングではＡ／Ｄ変換動作を行わないようにする間欠動作（間引き動作）が可能になる。
【０１３５】
具体的には例えば図１７では、入力信号の周波数帯域が１Ｈｚであり、デジタルフィルタ１００のカットオフ周波数がｆｃ２＝１Ｈｚに設定されている。この場合に、Ａ／Ｄ変換器５０のサンプリング周波数は例えばｆｃｋ１’＝ｆｃｋ１＝ｆｓ１＝１２８ＫＨｚに設定される。一方、デジタルフィルタ１００のサンプリング周波数はｆｃｋ２＝ｆｓ２１＝２ＫＨｚというように、ｆｃｋ１＝１２８ＫＨｚよりも十分に小さな周波数に設定される。従って、このようにｆｃｋ１＞ｆｃｋ２（即ちｆｃｋ１’＞ｆｃｋ２）である場合には、Ａ／Ｄ変換器５０は、（ｆｃｋ１’／ｆｃｋ２）＝（ｆｃｋ１／ｆｃｋ２）＝（１２８／２）＝６４回に１回ずつ、間欠的にＡ／Ｄ変換を行う。つまり、Ａ／Ｄ変換器５０はデジタルフィルタ１００の１／６４の周期でＡ／Ｄ変換を行う。そして間欠的なＡ／Ｄ変換により得られたデジタルデータをデジタルフィルタ１００に出力する。
【０１３６】
また図１８では、入力信号の周波数帯域が２５６Ｈｚであり、デジタルフィルタ１００のカットオフ周波数がｆｃ２＝２５６Ｈｚに設定される。またＡ／Ｄ変換器５０のサンプリング周波数は例えばｆｃｋ１’＝ｆｃｋ１＝１２８ＫＨｚに設定される。一方、デジタルフィルタ１００のサンプリング周波数はｆｃｋ２＝ｆｓ２３＝３２ＫＨｚに設定される。従って、この場合には、Ａ／Ｄ変換器５０は、（ｆｃｋ１’／ｆｃｋ２）＝（ｆｃｋ１／ｆｃｋ２）＝（１２８／３２）＝４回に１回ずつ、間欠的にＡ／Ｄ変換を行う。つまり、Ａ／Ｄ変換器５０はデジタルフィルタ１００の１／４の周期でＡ／Ｄ変換を行う。
【０１３７】
また図１９では、入力信号の周波数帯域が１０２４Ｈｚであり、デジタルフィルタ１００のカットオフ周波数がｆｃ２＝１０２４Ｈｚに設定される。またＡ／Ｄ変換器５０のサンプリング周波数は例えばｆｃｋ１’＝ｆｃｋ１＝１２８ＫＨｚに設定される。一方、デジタルフィルタ１００のサンプリング周波数はｆｃｋ２＝ｆｓ２４＝１２８ＫＨｚに設定される。従って（ｆｃｋ１’／ｆｃｋ２）＝（ｆｃｋ１／ｆｃｋ２）＝１回になるため、Ａ／Ｄ変換器５０は間欠動作ではない通常動作を行う。つまり、Ａ／Ｄ変換器５０はデジタルフィルタ１００と同じ周期でＡ／Ｄ変換を行う。
【０１３８】
図１６〜図１８のようにＡ／Ｄ変換器５０を間欠動作させれば、図１６のＨ１でＡ／Ｄ変換動作を行った後、Ｈ２、Ｈ３、Ｈ４に示す期間では、Ａ／Ｄ変換器５０を休ませてスリープモードに移行することが可能になる。従って、入力信号の周波数帯域が低い場合に、Ａ／Ｄ変換器５０が無駄に動作して消費電力が無駄に消費されてしまう事態を防止できる。またＡ／Ｄ変換器５０の動作速度を低くできるため、Ａ／Ｄ変換器５０の小規模化も実現できる。
【０１３９】
また図６、図７で説明したように、各チャンネルがＲＣフィルタ（増幅回路の連続時間型フィルタ）及びＳＣＦからなる複数のチャンネルＣＨ１〜ＣＨ３を設け、Ａ／Ｄ変換器５０が、これらのＣＨ１〜ＣＨ３の各チャンネルからの信号を時分割でＡ／Ｄ変換することも可能になる。具体的にはＡ／Ｄ変換器５０が、例えば図１６のＨ１のタイミングで第１のチャンネルＣＨ１からの信号のＡ／Ｄ変換を行い、次のＨ２のタイミングで第２のチャンネルＣＨ２からの信号のＡ／Ｄ変換を行い、次のＨ３のタイミングで第３のチャンネルＣＨ３からの信号のＡ／Ｄ変換を行う。従って、１つのＡ／Ｄ変換器５０を用いて複数チャネルＣＨ１〜ＣＨ３のＡ／Ｄ変換が可能になり、多チャンネルのＡ／Ｄ変換が可能な集積回路装置を少ない回路規模で実現できる。なおＡ／Ｄ変換器５０のサンプリング周波数ｆｃｋ１’は、必ずしもＳＣＦ４０のサンプリング周波数ｆｃｋ１と同じ周波数である必要はなく、異なる周波数であってもよい。例えばサンプリング周波数ｆｃｋ１’とｆｃｋ１は逓倍の関係であればよい。
【０１４０】
９．ＳＣＦ
図２０（Ａ）、図２０（Ｂ）にＳＣＦ４０の構成例を示す。図２０（Ａ）はサンプリング期間でのスイッチのオン・オフの状態を表す図であり、図２０（Ｂ）はホールド期間でのスイッチのオン・オフの状態を表す図である。なおＳＣＦ４０の構成は図２０（Ａ）、図２０（Ｂ）に限定されず、その構成要素や接続関係を変更する変形実施が可能であり、公知の様々なＳＣＦの構成を採用できる。
【０１４１】
図２０（Ａ）、図２０（Ｂ）のＳＣＦ４０は、オペアンプＯＰＡ１、ＯＰＡ２、スイッチ素子ＳＡ１〜ＳＡ６、キャパシタＣＡ１〜ＣＡ８を含む。入力ノードＮＡ１とノードＮＡ２の間にはスイッチ素子ＳＡ１、キャパシタＣＡ１が設けられる。ノードＮＡ２とオペアンプＯＰＡ１の反転入力端子のノードＮＡ３の間にはスイッチ素子ＳＡ２が設けられる。なおオペアンプＯＰＡ１、ＯＰＡ２の非反転入力端子のノードはＡＧＮＤ（アナログ基準電圧）に接続される。
【０１４２】
オペアンプＯＰＡ１の出力端子のノードＮＡ４とノードＮＡ３の間にはキャパシタＣＡ２が設けられる。ノードＮＡ４と、オペアンプＯＰＡ２の反転入力端子のノードＮＡ５の間にはスイッチ素子ＳＡ３、キャパシタＣＡ３、スイッチ素子ＳＡ４が設けられる。オペアンプＯＰＡ２の出力端子のノードＮＡ６とノードＮＡ５の間にはキャパシタＣＡ４が設けられる。
【０１４３】
ノードＮＡ７とノードＮＡ６、ＮＡ８、ＮＡ２との間には、各々、スイッチ素子ＳＡ６、キャパシタＣＡ６、ＣＡ５が設けられる。ノードＮＡ８とノードＮＡ５、ＮＡ２の間には、各々、スイッチ素子ＳＡ５、キャパシタＣＡ７が設けられる。ノードＮＡ５とＮＡ１の間にはキャパシタＣＡ８が設けられる。この図２０（Ａ）、図２０（Ｂ）によれば、Ｑ値が低いＳＣバイカッドフィルタを実現できる。なおキャパシタＣＡ７、ＣＡ８を省略する構成としてもよい。
【０１４４】
そして本実施形態ではＳＣＦ４０が有する複数のキャパシタＣＡ１〜ＣＡ８間の容量比により、ＳＣＦ４０のカットオフ周波数ｆｃ１が設定される。
【０１４５】
例えば連続時間型のバターワースＬＰＦの理想的な伝達関数は下式（１）のように表される。
【０１４６】
【数１】
【０１４７】
上式（１）を、例えばＳ＝（２／Ｔ）×｛（１−Ｚ−１）／（１＋Ｚ−１）｝を用いて時間離散型のＺ関数に変換すると、下式（２）が得られる。
【０１４８】
【数２】
【０１４９】
一方、図２０（Ａ）、図２０（Ｂ）のＳＣＦ４０の回路構成をＺ関数で表すと、伝達関数は下式（３）のようになる。なおキャパシタＣＡ２、ＣＡ４の容量値を、各々、Ｃ１、Ｃ２とした場合に、キャパシタＣＡ１、ＣＡ３、ＣＡ５、ＣＡ６、ＣＡ７、ＣＡ８の容量値は、各々、Ｋ１Ｃ１、Ｋ５Ｃ２、Ｋ４Ｃ１、Ｋ６Ｃ２、Ｋ２Ｃ２、Ｋ３Ｃ２に設定される。
【０１５０】
【数３】
【０１５１】
上式（２）のＨＺ＿ｉｄと上式（３）のＨＺ＿ａｎｓが等しいとして、ＨＺ＿ｉｄ＝ＨＺ＿ａｎｓを解く。この場合に図１４のＧ３に示すようにサンプリング周波数ｆｃｋ１＝ｆｓ１に固定する。すると、カットオフ周波数ｆｃ１を、ｆ１１、ｆ１２、ｆ１３、ｆ１４、ｆ１５というように可変設定したときの上式（３）の係数Ｋ１、Ｋ２、Ｋ３、Ｋ４、Ｋ５、Ｋ６を得ることができる。即ち、ｆｃ１をｆ１１、ｆ１２、ｆ１３、ｆ１４、ｆ１５に可変設定するための、キャパシタＣＡ１〜ＣＡ８間の容量比が決まる。
【０１５２】
このようにすることで、本実施形態では、サンプリング周波数ｆｃｋ１を固定しながら、キャパシタキャパシタＣＡ１〜ＣＡ８間の容量比を変えることで、ＳＣＦ４０のカットオフ周波数ｆｃ１を可変に設定することに成功している。
【０１５３】
そしてサンプリング周波数ｆｃｋ１を固定の周波数に設定すれば、ＳＣＦ４０の折り返し帯域が変動しないようになるため、フィルタの周波数特性の設計が容易化される。また、キャパシタの容量比にはサイズ依存がないため、回路の大規模化を抑えながら、カットオフ周波数の可変設定が可能になる。
【０１５４】
１０．デジタルフィルタ
図２１（Ａ）、図２１（Ｂ）にデジタルフィルタ１００の構成例を示す。図２１（Ａ）では、２次のＩＩＲフィルタ１０２、１０４をカスケード接続することで、４次のデジタルフィルタ１００を実現している。即ちＩＩＲ１０２には、Ａ／Ｄ変換器５０からの信号ＡＤＱが入力され、その出力信号が次段のＩＩＲ１０４に入力される。そしてＩＩＲ１０４の出力信号がデジタルフィルタ１００の出力信号ＤＧＱになる。
【０１５５】
図２１（Ｂ）では、Ａ／Ｄ変換器５０からの信号ＡＤＱが入力される２次のＩＩＲフィルタ１０２、１０４が並列に設けられる。そしてＩＩＲフィルタ１０２、１０４の出力信号が加算器１０６により加算されて、信号ＤＧＱが出力される。
【０１５６】
図２１（Ｃ）にＩＩＲフィルタ１０２、１０４の各ＩＩＲフィルタの構成例を示す。図２１（Ｃ）において、遅延素子１１４、１１６はフリップフロップ等により実現される。増幅素子１２０、１２２、１２４、１２６、１２８は、乗算係数ａ１、ａ２、ｂ０、ｂ１、ｂ２の係数メモリと、乗算器により実現される。加算器１１０、１１２は足し算回路により実現される。なお実際のハードウェア構成は、乗算器と係数メモリと加算器と複数のレジスタを設け、出力信号を入力に戻すなどのループ処理を行って、４次のＩＩＲフィルタを実現できる。またデジタルフィルタ１００の構成は図２１（Ａ）〜図２１（Ｃ）には限定されず、その次数を変えたり、ＩＩＲフィルタ以外のフィルタを用いることもできる。
【０１５７】
１１．第４の詳細例
図２２に本実施形態の第４の詳細例を示す。図２２において、増幅回路１０は、複数の増幅器ＡＭ１〜ＡＭ３（広義には第１〜第Ｎの増幅器。Ｎは２以上の整数）を有し、入力信号ＶＩが入力されて、その信号増幅を行う。これらの複数の増幅器ＡＭ１〜ＡＭ３は例えばカスケード接続されている。具体的には増幅器ＡＭ１は、センサ等からの入力信号ＶＩを受けて、出力信号ＡＱ１を増幅器ＡＭ２に出力する。増幅器ＡＭ２は、増幅器ＡＭ１の出力信号ＡＱ１を受けて、出力信号ＡＱ２を増幅器ＡＭ３に出力する。増幅器ＡＭ３は、増幅器ＡＭ２の出力信号ＡＱ２を受けて、出力信号ＡＱ３を例えばＡ／Ｄ変換器５０に出力する。なお増幅回路１０が有する増幅器の段数は３段に限定されず、例えば増幅器の段数を２段にしたり、４段以上にするなどの種々の変形実施が可能である。
【０１５８】
オフセット調整レジスタＲＡ１〜ＲＡ３（広義には第１〜第Ｎのオフセット調整レジスタ）は、増幅器ＡＭ１〜ＡＭ３（第１〜第Ｎの増幅器）に対応して設けられる。そして、オフセット調整データＤＡ１〜ＤＡ３（広義には第１〜第Ｎのオフセット調整データ）を記憶する。このオフセット調整データＤＡ１〜ＤＡ３は、増幅器ＡＭ１〜ＡＭ３のオフセット調整のためのデータであり、例えばＤ／Ａ変換器ＤＡＣ１〜ＤＡＣ３に入力されるデータである。なお、オフセット調整レジスタＲＡ１〜ＲＡ３は、例えばフリップフロップやメモリ（ＲＡＭ）等により実現できる。
【０１５９】
Ｄ／Ａ変換器ＤＡＣ１〜ＤＡＣ３（広義には第１〜第ＮのＤ／Ａ変換器）は、増幅器ＡＭ１〜ＡＭ３に対応して設けられる。そしてオフセット調整データＤＡ１〜ＤＡ３に基づいてオフセット調整（アンプのオフセット調整、信号のオフセット調整）を行う。
【０１６０】
具体的にはＤ／Ａ変換器ＤＡＣ１は、オフセット調整データＤＡ１に応じた電圧ＶＤ１を出力する。そして、入力信号ＶＩの電圧に、Ｄ／Ａ変換器ＤＡＣ１の出力電圧ＶＤ１を加算することで、増幅器ＡＭ１でのオフセット調整が実現される。これにより、増幅器ＡＭ１のオペアンプが有するオフセット電圧ＶＯＳ１のキャンセルや、入力信号ＶＩのＤＣオフセットのキャンセルが可能になる。同様にＤ／Ａ変換器ＤＡＣ２、ＤＡＣ３は、オフセット調整データＤＡ２、ＤＡ３に応じた電圧ＶＤ２、ＶＤ３を出力する。そして増幅器ＡＭ１、ＡＭ２の出力信号ＡＱ１、ＡＱ２の電圧に、Ｄ／Ａ変換器ＤＡＣ２、ＤＡＣ３の出力電圧ＶＤ２、ＶＤ３を加算することで、増幅器ＡＭ２、ＡＭ３でのオフセット調整が実現される。これによりＡＭ２、ＡＭ３のオペアンプが有するオフセット電圧ＶＯＳ２、ＶＯＳ３のキャンセルや、入力信号ＶＩのＤＣオフセットのキャンセルが可能になる。なおＤ／Ａ変換器ＤＡＣ１〜ＤＡＣ３としては、例えばラダー抵抗回路を使用したＤ／Ａ変換器等を採用できる。具体的には、ラダー抵抗回路と、ラダー抵抗回路の後段に設けられたオペアンプを含むＤ／Ａ変換器を採用できる。
【０１６１】
ゲイン調整レジスタＲＧ１〜ＲＧ３（広義には第１〜第Ｎのゲイン調整レジスタ）は、増幅器ＡＭ１〜ＡＭ３に対応して設けられる。そして、ゲイン調整データＤＧ１〜ＤＧ３（広義には第１〜第Ｎのゲイン調整データ）を記憶する。このゲイン調整データＤＧ１〜ＤＧ３は、増幅器ＡＭ１〜ＡＭ３のゲインＧ１〜Ｇ３を調整するためのデータである。具体的には、このゲイン調整データＤＧ１〜ＤＧ３により、例えば増幅器ＡＭ１〜ＡＭ３が有する抵抗の抵抗値等（受動素子の素子値）を調整することで、増幅器ＡＭ１〜ＡＭ３のゲインＧ１〜Ｇ３が調整される。これにより、例えば入力信号ＶＩの振幅に応じたゲイン調整が可能になる。なお、ゲイン調整レジスタＲＧ１〜ＲＧ３は、例えばフリップフロップやメモリ等により実現できる。
【０１６２】
オフセット値記憶部ＲＶ１〜ＲＶ３（広義には第１〜第Ｎのオフセット値記憶部）は、増幅器ＡＭ１〜ＡＭ３のオフセット値データであるオフセット値データＤＶ１〜ＤＶ３（広義には第１〜第Ｎのオフセット値データ）を記憶する。このオフセット値データＤＶ１〜ＤＶ３は、例えば増幅器ＡＭ１〜ＡＭ３のオフセット電圧ＶＯＳ１〜ＶＯＳ３に対応するデータである。例えばオフセット調整データＤＡ１〜ＤＡ３は、このオフセット値データＤＶ１〜ＤＶ３とＤ／Ａ変換器ＤＡＣ１〜ＤＡＣ３の１ＬＳＢ相当電圧等に基づいて設定できる。
【０１６３】
なお、オフセット値記憶部ＲＶ１〜ＲＶ３は、フリップフロップやメモリ等により構成されるレジスタにより実現してもよいし、ＥＥＰＲＯＭなどの不揮発性メモリやヒューズ素子等により実現してもよい。
【０１６４】
また図２２では、増幅回路１０が有する全ての増幅器ＡＭ１〜ＡＭ３に対応して、Ｄ／Ａ変換器ＤＡＣ１〜ＤＡＣ３、オフセット調整レジスタＲＡ１〜ＲＡ３、ゲイン調整レジスタＲＧ１〜ＲＧ３、オフセット値記憶部ＲＶ１〜ＲＶ３を設けている。しかしながら、これらの複数の増幅器ＡＭ１〜ＡＭ３のうちの一部（例えば２段）の増幅器だけに対応して、Ｄ／Ａ変換器、オフセット調整レジスタ、ゲイン調整レジスタ、オフセット値記憶部を設けるようにしてもよい。
【０１６５】
制御回路７０は、オフセット調整レジスタＲＡ１〜ＲＡ３にオフセット調整データＤＡ１〜ＤＡ３を設定することで、増幅回路１０でのオフセット調整の設定を実現する。またゲイン調整レジスタＲＧ１〜ＲＧ３にゲイン調整データＤＧ１〜ＤＧ３を設定することで、増幅回路１０でのゲイン調整の設定を実現する。具体的には制御回路７０は、オフセット値記憶部ＲＶ１〜ＲＶ３に記憶されるオフセット値データＤＶ１〜ＤＶ３を読み出す。そして、このオフセット値データＤＶ１〜ＤＶ３に基づいて、オフセット調整データＤＡ１〜ＤＡ３を求めて、オフセット調整レジスタＲＡ１〜ＲＡ３に設定（格納）する。
【０１６６】
また制御回路７０は、増幅器ＡＭ１〜ＡＭ３のアンプ・オフセットキャリブレーションを行う場合には、Ａ／Ｄ変換器５０からのデジタルデータＡＤＱと、増幅器ＡＭ１〜ＡＭ３のゲインＧ１〜Ｇ３（ゲイン調整データ）とに基づいて、オフセット値データＤＶ１〜ＤＶ３を求めて、オフセット値記憶部ＲＶ１〜ＲＶ３に設定（格納）する。即ち、センサ等からの入力信号ＶＩが入力される前に、増幅器ＡＭ１〜ＡＭ３のオフセット電圧ＶＯＳ１〜ＶＯＳ３を自動的にキャンセルするアンプ・オフセットキャリブレーションを行う場合には、Ａ／Ｄ変換器５０からのデジタルデータＡＤＱをモニタすることで、増幅器ＡＭ１〜ＡＭ３のオフセット電圧ＶＯＳ１〜ＶＯＳ３を測定する。そして、デジタルデータＡＤＱと、オフセット電圧ＶＯＳ１〜ＶＯＳ３の測定時の増幅器ＡＭ１〜ＡＭ３のゲインＧ１〜Ｇ３により、増幅器ＡＭ１〜ＡＭ３のオフセット電圧ＶＯＳ１〜ＶＯＳ３に対応するオフセット値データＤＶ１〜ＤＶ３を求めて、オフセット値記憶部ＲＶ１〜ＲＶ３に格納する。
【０１６７】
また制御回路７０は、入力信号ＶＩの信号オフセットキャリブレーションを行う場合には、オフセット値記憶部ＲＶ１〜ＲＶ３に記憶されるオフセット値データＤＶ１〜ＤＶ３に基づいて、オフセット調整データＤＡ１〜ＤＡ３を求めて、オフセット調整レジスタＲＡ１〜ＲＡ３に設定する。即ち、オフセット値データＤＶ１〜ＤＶ３に対応するオフセット調整データＤＡ１〜ＤＡ３をオフセット調整レジスタＲＡ１〜ＲＡ３に設定することで、増幅器ＡＭ１〜ＡＭ３のオフセット電圧ＶＯＳ１〜ＶＯＳ３がキャンセルされた状態にする。そして、この状態で入力信号ＶＩの信号オフセットキャリブレーションを行う。
【０１６８】
図２２の第４の詳細例では、増幅回路１０に複数の増幅器ＡＭ１〜ＡＭ３を設けると共に、これらの増幅器ＡＭ１〜ＡＭ３に対応して、複数のＤ／Ａ変換器ＤＡＣ１〜ＤＡＣ３を設けている。即ち多段アンプ・多段ＤＡＣの構成にしている。
【０１６９】
このような構成にすれば、Ｄ／Ａ変換器ＤＡＣ１〜ＤＡＣ３の回路規模の増加を抑えながら、増幅器ＡＭ１〜ＡＭ３のオフセット電圧や入力信号ＶＩのＤＣオフセット等をキャンセルするオフセット調整を実現できる。即ち１段アンプ・１段ＤＡＣの構成に比べて、小規模な回路構成で精度の高いオフセット調整を実現できる。
【０１７０】
図２３に、増幅回路１０の具体的な回路構成例を示す。増幅器ＡＭ１は増幅器ＡＭ１１とＡＭ１２により構成される。増幅器ＡＭ１１は、オペアンプＯＰ０１、ＯＰ０２と、抵抗Ｒ０１、Ｒ０２、Ｒ０３を含み、例えば抵抗Ｒ０２、Ｒ０３が可変抵抗になっている。増幅器ＡＭ１２は、オペアンプＯＰ１と、抵抗Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４を含み、例えば抵抗Ｒ１２、Ｒ１４が可変抵抗になっている。これらの増幅器ＡＭ１１、ＡＭ１２により、３つのオペアンプＯＰ０１、ＯＰ０２、ＯＰ１を用いた計装アンプ（instrumentation amplifier）が構成される。この計装アンプは、差動入力・シングルエンド出力の平衡入力アンプであり、同相信号除去比（CMRR）を大きくとれるという特徴がある。このような計装アンプを初段の差動増幅器に用いれば、差動の検出信号を出力するセンサとシングルエンドの検出信号を出力するセンサの両方を接続することが可能になる。例えば差動の検出信号を出力するセンサを接続する場合には、差動の検出信号を構成する第１の信号（正極側）を、信号ＶＩＰとして入力し、差動の検出信号を構成する第２の信号（負極側）を、信号ＶＩＮとして入力すればよい。またシングルエンドの検出信号を出力するセンサを接続する場合には、シングルエンドの検出信号を信号ＶＩＰとして入力し、ＶＩＮ側の端子は例えばＡＧＮＤに設定すればよい。
【０１７１】
増幅器ＡＭ２は、オペアンプＯＰ２と抵抗Ｒ２１、Ｒ２２を含む。そして例えば抵抗Ｒ２２が可変抵抗になっており、これによりＡＭ２のゲインＧ２が調整される。増幅器ＡＭ３はオペアンプＯＰ３と抵抗Ｒ３１、Ｒ３２を含む。そして例えば抵抗Ｒ３２が可変抵抗になっており、これよりＡＭ３のゲインＧ３が調整される。これらの増幅器ＡＭ２、ＡＭ３は反転増幅器となっている。
【０１７２】
具体的には、オペアンプＯＰ２は、その出力端子が反転増幅器ＡＭ２の出力ノードに接続される。第１の抵抗Ｒ２１は、オペアンプＯＰ２の反転入力端子（広義には第１の入力端子）と反転増幅器ＡＭ２の入力ノードとの間に設けられる。第２の抵抗Ｒ２２は、反転増幅器ＡＭ２の出力ノードとオペアンプＯＰ２の反転入力端子との間に設けられる。またオペアンプＯＰ２の非反転入力端子（広義には第２の入力端子）は例えばＡＧＮＤ（アナログ基準電源電圧）に接続される。なお反転増幅器ＡＭ３の構成も反転増幅器ＡＭ２の構成と同様である。
【０１７３】
このようにＡＭ２、ＡＭ３として反転増幅器を用いれば、ＡＭ２、ＡＭ３のオペアンプＯＰ２、ＯＰ３としてレール・ツー・レールのオペアンプを使用しなくても済むようになる。例えば増幅器ＡＭ２、ＡＭ３として非反転増幅器を用いると、大振幅の信号の時に信号が歪んでしまい、これを避けるためにはレール・ツー・レールのオペアンプを使用する必要がある。しかしながら、レール・ツー・レールのオペアンプは、その回路規模が大きくなると共に、オペアンプの特性を向上することが難しいという問題がある。増幅器ＡＭ２、ＡＭ３として反転増幅器を用いれば、このような問題を解消できる。
【０１７４】
また図２３では、オペアンプＯＰ１、ＯＰ２、ＯＰ３のオフセット電圧ＶＯＳ１、ＶＯＳ２、ＶＯＳ３や入力信号のＤＣオフセットの調整するためのＤ／Ａ変換器ＤＡＣ１、ＤＡＣ２、ＤＡＣ３が設けられている。
【０１７５】
また図２３では、増幅器ＡＭ１〜ＡＭ３の出力信号の振幅を判定するための判定回路として、複数のコンパレータ（比較回路）ＣＰ１、ＣＰ２、ＣＰ３が設けられている。このコンパレータＣＰ１、ＣＰ２、ＣＰ３は、増幅器ＡＭ１（ＡＭ１１、ＡＭ１２）、ＡＭ２、ＡＭ３の出力信号ＡＱ１、ＡＱ２、ＡＱ３の電圧と、高電位側及び低電位側の判定電圧ＶＣＨ、ＶＣＬとを比較する。そして信号ＡＱ１、ＡＱ２、ＡＱ３の電圧が、ＶＣＨ〜ＶＣＬの判定電圧範囲内にあるか否かを判定する。そして、判定電圧範囲内ではない場合には、判定結果を示すエラー信号ＥＲ１、ＥＲ２、ＥＲ３（信号ＤＲＳ）をアクティブにして制御回路７０に出力する。例えば出力信号ＡＱ１、ＡＱ２、ＡＱ３が判定電圧範囲を超えていた場合には、各々、信号ＥＲ１、ＥＲ２、ＥＲ３をアクティブにする。なおＣＰ１〜ＣＰ３の各コンパレータは、判定電圧ＶＣＨとの比較処理を行う第１のコンパレータと、判定電圧ＶＣＬとの比較処理を行う第２のコンパレータにより構成できる。
【０１７６】
またＣＰ１〜ＣＰ３の各コンパレータは、ヒステリシス機能を持つことが望ましい。例えばＡＱ１〜ＡＱ３のいずれかの信号の電圧（ピーク電圧）と、判定電圧ＶＣＨ又はＶＣＬとが近い場合には、ＥＲ１、ＥＲ２、ＥＲ３の信号がＨレベルとＬレベルを交互に繰り返す事態が発生してしまい、これは回路の誤動作を招く。この点、ＣＰ１〜ＣＰ３にヒステリシス機能（２つのしきい値電圧によるヒステリシス特性）を持たせれば、このような事態を効果的に防止できる。なおヒステリシス型のコンパレータの代わりに、出力信号ＡＱ１〜ＡＱ３のピーク電圧をホールドするピークホールド回路を設けてもよい。
【０１７７】
なお図２３のようなコンパレータＣＰ１〜ＣＰ３から構成される判定回路を設ける場合には、増幅回路１０の増幅器ＡＭ１〜ＡＭ３（第１〜第Ｎの増幅器）の出力信号のいずれかを選択し、セレクタ出力信号としてＡ／Ｄ変換器５０に出力するセレクタを設けてもよい。そして制御回路７０は、判定回路（コンパレータＣＰ１〜ＣＰ３）での判定結果（エラー信号ＥＲ１〜ＥＲ３）に基づいて、増幅器ＡＭ１〜ＡＭ３の出力信号のいずれを選択するかをセレクタに指示する。このようにすれば、振幅等が異なる様々な入力信号ＶＩが入力された場合にも、最適な電圧範囲の信号がＡ／Ｄ変換器５０に入力されるようになるため、Ａ／Ｄ変換器５０のダイナミックレンジを向上できる。なおこの場合のセレクタは、図６、図７のマルチプレクサ９０を利用して実現してもよい。
【０１７８】
１２．多段アンプ・多段ＤＡＣ
図２２では増幅回路が多段アンプ・多段ＤＡＣの構成になっている。このような多段ＤＡＣ・多段アンプを採用する利点について、以下に説明する。
【０１７９】
例えば増幅回路の構成として、図２４（Ａ）に示すように、キャパシタＣと抵抗Ｒから構成されるＨＰＦ（ハイパスフィルタ）を増幅器ＡＭの前段に設ける構成や、図２４（Ｂ）に示すように、１段アンプ・１段ＤＡＣの構成が考えられる。
【０１８０】
図２４（Ａ）のＨＰＦを用いた構成では、ＨＰＦを用いてＤＣ成分をカットすることで、ＤＣオフセットをキャンセルしている。しかしながら、このＨＰＦを用いた構成は、図２４（Ｃ）に示すように、高精度という点では有利であるが、キャリブレーションの応答スピードが遅かったり、サイズが大きくなってしまうという問題がある。
【０１８１】
即ちセンサからの入力信号ＶＩ（検出信号）の周波数帯域は、センサの種類に応じて様々に異なり、例えば１Ｈｚ〜１６ＫＨｚの範囲となる。そして入力信号ＶＩの周波数が例えば１Ｈｚである場合には、図２４（Ａ）のＨＰＦは、この１Ｈｚの入力信号ＶＩを通過させるために、そのカットオフ周波数を１Ｈｚに比べて十分に低くする必要があり、例えば０．１Ｈｚ以下にする必要がある。
【０１８２】
ところが、ＨＰＦのカットオフ周波数はＣＲの逆数で決まるため、ＨＰＦのカットオフ周波数を低くするためには、キャパシタＣの容量値や抵抗Ｒの抵抗値を大きくする必要がある。そして例えば０．１Ｈｚのカットオフ周波数を実現しようとすると、キャパシタＣ、抵抗Ｒのサイズが大規模化してしまう。またキャパシタＣや抵抗Ｒを外付け部品にすると、ユーザの利便性を阻害すると共に、入力信号ＶＩの周波数帯域に応じて容量値や抵抗値を可変に設定することが難しくなる。またキャパシタＣの容量値や抵抗Ｒの抵抗値を大きくすると、キャリブレーションの応答スピードも低下してしまい、迅速なキャリブレーションを実現できない。
【０１８３】
また、図２４（Ｂ）の１段アンプ・１段ＤＡＣの構成は、図２４（Ｃ）に示すように、キャリブレーションの応答スピードという点では有利であるが、サイズが大きくなったり、精度が低くなるなどの問題がある。
【０１８４】
これに対して本実施形態のような多段アンプ・多段ＤＡＣの構成は、キャリブレーションの応答スピード、サイズ、高精度の全てにおいて、ＨＰＦを用いる構成や１段アンプ・１段ＤＡＣの構成に比べて有利となる。以下、この点について詳細に説明する。
【０１８５】
例えば図２４（Ｂ）の１段アンプ・１段ＤＡＣの構成において、入力信号ＶＩのＤＣオフセットＶＳ（入力オフセット）をキャンセルするためには、ＶＤ＝−ＶＳとなるようにオフセット調整データＤＡを設定すればよい。
【０１８６】
また図２４（Ｂ）のＤＡＣに必要な出力レンジＱＲは、入力信号ＶＩのＤＣオフセットＶＳと同様のレンジとなり、例えば３Ｖ程度になる。
【０１８７】
またＤＡＣに必要な精度は、Ａ／Ｄ変換器５１に誤差が生じない範囲の精度になる。このため、ＤＡＣの１ＬＳＢ相当電圧（ＤＡＣ精度）をＶＬＳＢとし、Ａ／Ｄ変換器５１の１ＬＳＢ相当電圧（Ａ／Ｄ精度）をＡＤＬＳＢとし、増幅器ＡＭのゲインをＧとすると、ＶＬＳＢ≦ＡＤＬＳＢ／Ｇの関係が成り立つ。従って、ＡＤＬＳＢ＝０．００３［Ｖ］、Ｇ＝３２とすると、ＶＬＳＢ≦０．００３／３２＝９３．７５μＶになる。
【０１８８】
またＤＡＣに必要なビット数ｋは、２ｋ≧ＱＲ／ＶＬＳＢにより決まる。従って、ＤＡＣの出力レンジＱＲを３Ｖ程度とすると、２１５＝３２７６８≧３／（０．００３／３２）＝３２０００より、ＤＡＣに必要なビット数はｋ＝１５ビットになる。
【０１８９】
このように、１段アンプ・１段ＤＡＣの構成では、図２５（Ａ）に示すように１５ビットＤＡＣが必要になってしまう。例えば、Ａ／Ｄ変換器５１の精度が高くなり、ＡＤＬＳＢが小さくなると、ＤＡＣ精度であるＶＬＳＢも小さくする必要があるため、２ｋ≧ＱＲ／ＶＬＳＢの関係式により、ＤＡＣのビット数を更に増やさなければならなくなる。
【０１９０】
ところが図２４（Ｄ）に示すようにＤＡＣのサイズは、ビット数に対して指数関数的に増加する。従って、ＤＡＣのビット数を１５ビットにすると、ＤＡＣのサイズが許容できないほど大きくなり、集積回路装置が大規模化してしまう。即ち１段アンプ・１段ＤＡＣの構成では、回路の小規模化とキャリブレーション精度の向上を両立することが難しい。
【０１９１】
一方、本実施形態では、図２５（Ｂ）に示すように多段アンプ・多段ＤＡＣの構成を採用している。ここで、入力信号ＶＩのＤＣオフセットをＶＳとし、増幅器ＡＭ１〜ＡＭ３のゲインをＧ１〜Ｇ３とし、Ｄ／Ａ変換器ＤＡＣ１〜ＤＡＣ３の出力電圧をＶＤ１〜ＶＤ３とし、増幅器ＡＭ３の出力電圧をＶＡＱとする。すると、ＶＡＱ＝Ｇ１×Ｇ２×Ｇ３×ＶＳ＋Ｇ１×Ｇ２×Ｇ３×ＶＤ１＋Ｇ２×Ｇ３×ＶＤ２＋Ｇ３×ＶＤ３の関係が成り立つ。
【０１９２】
従って、入力信号ＶＩのＤＣオフセットＶＳをキャンセルするためには、ＶＳ＝−｛ＶＤ１＋ＶＤ２／Ｇ１＋ＶＤ３／（Ｇ１×Ｇ２）｝となるように、ＤＡＣ１〜ＤＡＣ３の出力電圧ＶＤ１〜ＶＤ３を設定すればよい。
【０１９３】
そして図２５（Ｂ）の多段アンプ・多段ＤＡＣの構成では、ＤＡＣ１の出力レンジＱＲ１は、入力信号ＶＩのＤＣオフセットＶＳと同様のレンジ（例えば３Ｖ程度）に設定すればよい。即ち、ＤＣオフセットＶＳの大部分については、初段のＤＡＣ１の出力電圧ＶＤ１で補正し、その誤差値を後段のＤＡＣ２、ＤＡＣ３の出力電圧ＶＤ２、ＶＤ３で補正する。
【０１９４】
また、ＤＡＣ１、ＤＡＣ２、ＤＡＣ３の１ＬＳＢ相当電圧（ＤＡＣ精度）をＶＬＳＢ１、ＶＬＳＢ２、ＶＬＳＢ３とすると、ＤＡＣ２の出力レンジＱＲ２については、後に詳述するように、ＱＲ２≧Ｇ１×ＶＬＳＢ１の関係が成り立つ。またＤＡＣ３の出力レンジＱＲ３については、ＱＲ３≧Ｇ２×ＶＬＳＢ２の関係が成り立つ。
【０１９５】
また例えばＤＡＣ３に必要な精度であるＶＬＳＢ３は、Ａ／Ｄ変換器５０に誤差が生じない範囲の精度になるため、Ａ／Ｄ変換器５０の１ＬＳＢ相当電圧をＡＤＬＳＢとした場合に、ＶＬＳＢ３≦ＡＤＬＳＢ／Ｇ３の関係が成り立つ。
【０１９６】
また、ＤＡＣ１に必要なビット数ｋは、２ｋ≧ＱＲ１／ＶＬＳＢ１の関係式により決まる。同様にＤＡＣ２、ＤＡＣ３に必要なビット数ｋは、２ｋ≧ＱＲ２／ＶＬＳＢ２、２ｋ≧ＱＲ３／ＶＬＳＢ３の関係式により決まる。
【０１９７】
従って、増幅器ＡＭ１〜ＡＭ３のゲインを、Ｇ１＝４、Ｇ２＝４、Ｇ３＝２とすると、例えば図２５（Ｃ）の関係が成り立つ。
【０１９８】
即ちＤＡＣ１の出力レンジＱＲ１は、入力信号ＶＩのＤＣオフセットＶＳのレンジと同様であり、例えば３Ｖ程度になる。従ってＤＡＣ１のビット数をｋ＝５ビットとすると、ＤＡＣ１の１ＬＳＢ相当電圧は、ＶＬＳＢ１＝ＱＲ１／２５の関係式より、図２５（Ｃ）に示すように、例えばＶＬＳＢ１＝９６ｍＶに設定すればよい。
【０１９９】
また、ＤＡＣ２の出力レンジＱＲ２や１ＬＳＢ相当電圧ＶＬＳＢ２については、ＱＲ２≧Ｇ１×ＶＬＳＢ１、ＶＬＳＢ２＝ＱＲ２／２５の関係が成り立つ。従って、ＱＲ２＝Ｇ１×ＶＬＳＢ１＝４×９６ｍＶ＝０．３８４Ｖ、ＶＬＳＢ２＝ＱＲ２／２５＝０．３８４／２５Ｖ＝１２ｍＶに設定すればよい。
【０２００】
また、ＤＡＣ３の出力レンジＱＲ３と１ＬＳＢ相当電圧ＶＬＳＢ３については、ＱＲ３≧Ｇ２×ＶＬＳＢ２、ＶＬＳＢ３＝ＱＲ３／２５の関係が成り立つ。従って、ＱＲ３＝Ｇ２×ＶＬＳＢ２＝４×１２ｍＶ＝４８ｍＶ、ＶＬＳＢ３＝ＱＲ３／２５＝４８ｍＶ／２５＝１．５ｍＶに設定すればよい。
【０２０１】
図２５（Ａ）と図２５（Ｃ）を比較すれば明らかなように、１段アンプ・１段ＤＡＣの構成では、１５ビットの分解能のＤＡＣが必要になるが、多段アンプ・多段ＤＡＣの構成では、例えば５ビットの３つのＤＡＣ１〜ＤＡＣ３を設ければ済む。そして図２４（Ｄ）から明らかなように、５ビットの３つのＤＡＣ１〜ＤＡＣ３の回路面積よりも、１５ビットの１つのＤＡＣの回路面積の方がはるかに大きくなる。従って、本実施形態の多段アンプ・多段ＤＡＣの構成によれば、１段アンプ・１段ＤＡＣの構成に比べて回路を大幅に縮小できる。
【０２０２】
また図２５（Ａ）の１段アンプ・１段ＤＡＣでは、ＤＡＣのビット数を１５ビットにしたのにもかかわらず、ＤＡＣ精度であるＶＬＳＢは９３．７５μＶであり、比較的粗いため、オフセットキャリブレーションの精度をそれほど高めることができない。
【０２０３】
これに対して図２５（Ｃ）の多段アンプ・多段ＤＡＣの構成では、ＤＣオフセットＶＳの大部分を初段のＤＡＣ１で補正し、その補正誤差を、後段のＤＡＣ２、ＤＡＣ３で補正している。そして例えばＤＡＣ３のＤＡＣ精度であるＶＬＳＢ３は１．５ｍＶというように小さいため、図２５（Ａ）の１段アンプ・１段ＤＡＣの構成に比べて高精度のオフセットキャリブレーションを実現できる。
【０２０４】
１３．Ｄ／Ａ変換器の出力レンジ、１ＬＳＢ相当電圧の設定
次に本実施形態におけるＤ／Ａ変換器の出力レンジ、１ＬＳＢ相当電圧の設定手法について具体的に説明する。
【０２０５】
図２６（Ａ）では、前段側のＤ／Ａ変換器に比べて後段側のＤ／Ａ変換器の方が、その出力レンジがより狭くなるように設定している。具体的には、Ｄ／Ａ変換器ＤＡＣ１〜ＤＡＣ３（第１〜第ＮのＤ／Ａ変換器）のうちのＤＡＣ１（第ｉのＤ／Ａ変換器）の出力レンジをＱＲ１とし、ＤＡＣ１の後段のＤＡＣ２（第ｉ＋１のＤ／Ａ変換器）の出力レンジをＱＲ２とする。この場合に、ＱＲ１＞ＱＲ２の関係が成り立つように、ＤＡＣ１、ＤＡＣ２の出力レンジを設定している。同様に、ＤＡＣ２、ＤＡＣ３については、ＱＲ２＞ＱＲ３の関係が成り立つように、その出力レンジを設定している。なおＱＲ１＞ＱＲ２、ＱＲ２＝ＱＲ３に設定したり、ＱＲ１＝ＱＲ２、ＱＲ２＞ＱＲ３に設定する変形実施も可能である。
【０２０６】
また図２６（Ｂ）では、前段側のＤ／Ａ変換器に比べて後段側のＤ／Ａ変換器の方が、その１ＬＳＢ相当電圧が小さくなるように設定している。具体的には、ＤＡＣ１〜ＤＡＣ３のうちのＤＡＣ１（第ｉのＤ／Ａ変換器）の１ＬＳＢ相当電圧をＶＬＳＢ１とし、ＤＡＣ１の後段のＤＡＣ２（第ｉ＋１のＤ／Ａ変換器）の１ＬＳＢ相当電圧をＶＬＳＢ２とした場合に、ＶＬＳＢ１＞ＶＬＳＢ２の関係が成り立つようにしている。同様に、ＤＡＣ２、ＤＡＣ３については、ＶＬＳＢ２＞ＶＬＳＢ３の関係が成り立つようにしている。なおＶＬＳＢ１＞ＶＬＳＢ２、ＶＬＳＢ２＝ＶＬＳＢ３に設定したり、ＶＬＳＢ１＝ＶＬＳＢ２、ＶＬＳＢ２＞ＶＬＳＢ３に設定する変形実施も可能である。
【０２０７】
図２７は、図２６（Ａ）、図２６（Ｂ）の関係を更に詳細に示した図である。図２７に示すように前段側のＤＡＣ１の出力レンジＱＲ１は広くなっており、後段側のＤＡＣ３の出力レンジＱＲ３は狭くなっている。また前段側のＤＡＣ１の１ＬＳＢ相当電圧ＶＬＳＢ１は大きくなっており、後段側のＤＡＣ３の１ＬＳＢ相当電圧ＶＬＳＢ３は小さくなっている。
【０２０８】
図２６（Ａ）に示すようにＤＡＣ１の出力レンジＱＲ１を大きくすれば、例えばＱＲ１を入力信号ＶＩのＤＣオフセットＶＳのレンジと同等にすることで、ＤＣオフセットＶＳの大部分をＤＡＣ１の出力電圧ＶＤ１でキャンセルできる。そして、このようにＤＣオフセットＶＳの大部分をＤＡＣ１でキャンセルすれば、後段のＤＡＣ２、ＤＡＣ３の出力レンジＱＲ２、ＱＲ３をそれほど大きくしなくても、ＤＡＣ１で除去できなかった誤差値を、ＤＡＣ２、ＤＡＣ３の出力電圧ＶＤ２、ＶＤ３で取り除くことができる。このように、出力レンジをＱＲ１＞ＱＲ２＞ＱＲ３の関係にすることで、ＤＣオフセットＶＳの適正な補正が可能になる。
【０２０９】
また、ＤＡＣ１はＤＣオフセットＶＳの大まかな補正を行うだけでよく、精度の高いオフセット補正は後段のＤＡＣ２、ＤＡＣ３が担当する。従って、図２６（Ｂ）に示すように、ＤＡＣ１は高精度である必要はなく、１ＬＳＢ相当電圧ＶＬＳＢ１を大きくできる。一方、ＤＡＣ２は、ＤＡＣ１で除去できなかった誤差値を高精度に補正し、ＤＡＣ３は、ＤＡＣ２で除去できなかった誤差値を高精度に補正する必要があるため、ＶＬＳＢ２、ＶＬＳＢ３をＶＬＳＢ１に比べて小さくする。このように、ＶＬＳＢ１＞ＶＬＳＢ２＞ＶＬＳＢ３の関係にすることで、ＤＣオフセットＶＳの高精度なキャリブレーションが可能になる。
【０２１０】
例えば、図２４（Ｂ）の１段アンプ・１段ＤＡＣの構成では、ＤＣオフセットＶＳのレンジに対応できるようにＤＡＣの出力レンジＱＲを大きくし、且つ、高精度なキャリブレーションを実現するためにＤＡＣの１ＬＳＢ相当電圧を小さくすると、図２５（Ａ）に示すようにＤＡＣのビット数が増えてしまい、回路が大規模化する。
【０２１１】
これに対して図２６（Ａ）、図２６（Ｂ）のようなＱＲ１＞ＱＲ２＞ＱＲ３、ＶＬＳＢ１＞ＶＬＳＢ２＞ＶＬＳＢ３の関係にすれば、図２７から明らかなように、ＤＣオフセットＶＳのレンジに対応するためにＤＡＣの出力レンジＱＲを大きくしても、ＶＬＳＢ１が大きいため、ＤＡＣ１のビット数をそれほど増やさなくて済む。従って図２５（Ｃ）に示すようにＤＡＣ１のビット数を小さくできる。
【０２１２】
一方、高精度なキャリブレーションを実現するために、ＤＡＣ３の１ＬＳＢ相当電圧ＶＬＳＢ３を小さくしても、図２７から明らかなようにＤＡＣ３の出力レンジＶＲ３は小さいため、ＤＡＣ３のビット数をそれほど増やさなくて済む。従って図２５（Ｃ）に示すようにＤＡＣ３のビット数についても小さくできる。
【０２１３】
以上のように図２６（Ａ）、図２６（Ｂ）の手法によれば、ＤＣオフセットＶＳのキャリブレーションにおいて、回路規模の増加防止と、キャリブレーションの高精度化を両立できる。
【０２１４】
なお、図２８に示すように、増幅器ＡＭ１（第ｉの増幅器）のゲインをＧ１とし、ＤＡＣ１（第ｉのＤ／Ａ変換器）の１ＬＳＢ相当の電圧をＶＬＳＢ１とした場合に、ＱＲ２≧Ｇ１×ＶＬＳＢ１の関係が成り立つ。同様に、増幅器ＡＭ２のゲインをＧ２とし、ＤＡＣ２の１ＬＳＢ相当の電圧をＶＬＳＢ２とした場合に、ＱＲ３≧Ｇ２×ＶＬＳＢ２の関係が成り立つ。
【０２１５】
即ち図２８に示すように、ＤＡＣ１で除去できなかった誤差値ＥＲＲは、ＤＡＣ２で除去する必要がある。そして、この誤差値ＥＲＲは増幅器ＡＭ１によりＧ１倍される。従って、ＤＡＣ２の出力レンジＱＲ２は、Ｇ１×ＥＲＲ以上である必要がある。即ちＱＲ２≧Ｇ１×ＥＲＲの関係が成り立つ。
【０２１６】
一方、誤差値ＥＲＲは、ＤＡＣ１の量子化誤差であるため、ＤＡＣ１の１ＬＳＢ相当電圧ＶＬＳＢ１以下となる。即ちＥＲＲ≦ＶＬＳＢ１の関係が成り立つ。従って、ＱＲ２≧Ｇ１×ＥＲＲ、ＥＲＲ≦ＶＬＳＢ１の関係から、ＱＲ２≧Ｇ１×ＶＬＳＢ１の関係が成り立つ。同様の理由により、ＱＲ３≧Ｇ２×ＶＬＳＢ２の関係が成り立つ。これらの関係が成り立つことで、前段のＤ／Ａ変換器で除去できなかった誤差値を後段のＤ／Ａ変換器で除去することを保証できるようになる。
【０２１７】
１４．電子機器
次に本実施形態の電子機器について図２９（Ａ）〜図２９（Ｃ）を用いて説明する。なお本実施形態の電子機器は図２９（Ａ）〜図２９（Ｃ）の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【０２１８】
図２９（Ａ）は本実施形態の電子機器の第１の構成例である。この第１の構成例の電子機器は、センサデバイス５００と、アナログフロントエンド（ＡＦＥ）である本実施形態の集積回路装置５１０を含む。図２９（Ａ）の電子機器では、センサデバイス５００（物理量トランスデューサ）が、各種の物理量（力、加速度、質量等）を検出する。そして物理量を電流（電荷）や電圧等に変換して、検出信号として出力する。このセンサデバイス５００はセンサ５０２と検出回路５０４を含む。なお検出回路５０４を含まない構成としてもよい。
【０２１９】
集積回路装置５１０は、センサデバイス５００からの検出信号を受け、検出信号のＡ／Ｄ変換を行ったり、必要であればＡ／Ｄ変換後のデジタルデータに対する演算処理（信号処理）を行う。そして、得られたデジタルデータを、後段のシステム（システム基板、ＣＰＵ等のシステムデバイス）側に出力する。
【０２２０】
図２９（Ａ）の第１の構成例によれば、煙センサ、光センサ、人感センサ、圧力センサ、生体センサ、ジャイロセンサなどを内蔵した様々な電子機器を実現できる。
【０２２１】
図２９（Ｂ）は本実施形態の電子機器の第２の構成例である。この第２の構成では、図２９（Ａ）の第１の構成例に対して更に通信回路（無線回路）５２０とアンテナ５２２の構成要素が追加されている。通信回路５２０は、集積回路装置５１０からのデジタルデータに対して変調処理などを行い、アンテナ５２２を用いて外部機器（相手側の電子機器）に送信する。またアンテナ５２２を用いて、外部機器からのデータを受信し、ＩＤ認証を行ったり、センサデバイス５００の制御等を行ってもよい。
【０２２２】
図２９（Ｂ）の第２の構成例によれば、図２９（Ａ）の第１の構成例で実現できる電子機器に加えて、例えば無線通信を利用して非接触でデータの書き込みと読み出しを行うＲＦＩＤ（Radio Frequency Identification）に用いられるＩＣタグ（ＲＦタグ）などの電子機器を実現できる。
【０２２３】
図２９（Ｃ）は本実施形態の電子機器の第３の構成例である。図２９（Ｃ）の電子機器は、図２９（Ａ）の第１の構成例に対して更に処理部５３０、インターフェース（Ｉ／Ｆ）５３２の構成要素が追加されている。処理部５３０は、集積回路装置５１０からのデジタルデータを受け、各種の処理を行う。Ｉ／Ｆ５３２は、例えばＵＳＢ、ＩＥＥＥ１３９４等の規格に準拠したデータ転送を、ＰＣ（パーソナルコンピュータ）等の外部機器との間で行う。
【０２２４】
図２９（Ｃ）の第３の構成例によれば、図２９（Ａ）、図２９（Ｂ）の第１、第２の構成例で実現できる電子機器に加えて、例えばセンサデバイス５００の開発・試作等に使用される評価装置（評価ボード）などの電子機器を実現できる。
【０２２５】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（第１〜第Ｎの増幅器、第１〜第ＮのＤ／Ａ変換器等）と共に記載された用語（ＡＭ１〜ＡＭ３、ＤＡＣ１〜ＤＡＣ３等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また集積回路装置、電子機器の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。
【図面の簡単な説明】
【０２２６】
【図１】本実施形態の集積回路装置の構成例。
【図２】Ａ／Ｄ変換のダイナミックレンジを向上する手法の説明図。
【図３】ダイナミックレンジと分解能の関係を示す図。
【図４】本実施形態の集積回路装置の第１の詳細例。
【図５】本実施形態の集積回路装置の第２の詳細例。
【図６】本実施形態の集積回路装置の第３の詳細例。
【図７】本実施形態の集積回路装置の第３の詳細例。
【図８】周波数軸がＬＯＧ軸である場合の各フィルタの周波数特性の例。
【図９】周波数軸がリニア軸である場合の各フィルタの周波数特性の例。
【図１０】周波数軸がＬＯＧ軸である場合のシステム全体の周波数特性の例。
【図１１】周波数軸がリニア軸である場合のシステム全体の周波数特性の例。
【図１２】減衰率の設定手法の説明図。
【図１３】図１３（Ａ）、図１３（Ｂ）も減衰率の設定手法の説明図。
【図１４】各フィルタのカットオフ周波数、サンプリング周波数の設定例。
【図１５】デジタルフィルタのサンプリング周波数とカットオフ周波数の関係を示す図。
【図１６】Ａ／Ｄ変換器の間欠動作を説明する波形図。
【図１７】Ａ／Ｄ変換器の間欠動作における周波数設定の説明図。
【図１８】Ａ／Ｄ変換器の間欠動作における周波数設定の説明図。
【図１９】Ａ／Ｄ変換器の間欠動作における周波数設定の説明図。
【図２０】図２０（Ａ）、図２０（Ｂ）はＳＣＦの構成例。
【図２１】図２１（Ａ）〜図２１（Ｃ）はデジタルフィルタの構成例。
【図２２】本実施形態の集積回路装置の第４の詳細例。
【図２３】増幅回路、判定回路の具体的な回路構成例。
【図２４】図２４（Ａ）〜図２４（Ｄ）は多段アンプ・多段ＤＡＣの構成の優位点についての説明図。
【図２５】図２５（Ａ）〜図２５（Ｃ）は多段アンプ・多段ＤＡＣの構成の優位点についての説明図。
【図２６】図２６（Ａ）、図２６（Ｂ）はＤ／Ａ変換器の出力レンジや１ＬＳＢ相当電圧の設定手法についての説明図。
【図２７】Ｄ／Ａ変換器の出力レンジや１ＬＳＢ相当電圧の設定手法についての説明図。
【図２８】Ｄ／Ａ変換器の出力レンジや１ＬＳＢ相当電圧の設定手法についての説明図。
【図２９】図２９（Ａ）〜図２９（Ｃ）は本実施形態の電子機器の構成例。
【符号の説明】
【０２２７】
ＡＭ１１、ＡＭ１２、ＡＭ１〜ＡＭ３ 増幅器、ＤＡＣ１〜ＤＡＣ３ Ｄ／Ａ変換器、
ＲＡ１〜ＲＡ３ オフセット調整レジスタ、ＲＧ１〜ＲＧ３ ゲイン調整レジスタ、
ＲＶ１〜ＲＶ３ オフセット値レジスタ、ＣＰ１〜ＣＰ３ コンパレータ、
ＯＰ０１、ＯＰ０２、ＯＰ１、ＯＰ２、ＯＰ３ オペアンプ、
Ｒ０１〜Ｒ０３、Ｒ１１〜Ｒ１４、Ｒ２１、Ｒ２２、Ｒ３１、Ｒ３２ 抵抗、
１０ 増幅回路、３０ 連続時間型フィルタ、３８ フィルタ、４０ ＳＣＦ、
５０ Ａ／Ｄ変換器、７０ 制御回路、１００ デジタルフィルタ、
５００ センサデバイス、５０１ センサ、５０４ 検出回路、５１０ 集積回路装置、
５１１〜５１３ ３軸加速度センサ、５１４ 脈拍計用フォトセンサ、
５１５ 歩数計用加速度センサ、５２０ 通信回路、５２２ アンテナ、
５３０ 処理部、５３２ Ｉ／Ｆ
【特許請求の範囲】
【請求項１】
入力信号が入力され、前記入力信号のＤＣオフセットに応じたオフセット調整と、前記入力信号の振幅に応じたゲイン調整を行う増幅回路と、
前記増幅回路の後段側に設けられ、前記入力信号の周波数帯域に応じてカットオフ周波数が可変に設定されるフィルタと、
前記フィルタの後段側に設けられ、前記増幅回路により増幅された信号に対するＡ／Ｄ変換を行うＡ／Ｄ変換器と、
前記増幅回路でのオフセット調整の設定と、前記増幅回路でのゲイン調整の設定と、前記フィルタでのカットオフ周波数の設定を行う制御回路と、
を含むことを特徴とする集積回路装置。
【請求項２】
請求項１において、
第１〜第Ｍ（Ｍは２以上の整数）の入力信号が入力され、前記第１〜第Ｍの入力信号のＤＣオフセットに応じたオフセット調整と前記第１〜第Ｍの入力信号の振幅に応じたゲイン調整を行う１〜第Ｍの増幅回路が、前記増幅回路として設けられ、
前記第１〜第Ｍの入力信号の周波数帯域に応じてカットオフ周波数が可変に設定される第１〜第Ｍのフィルタが、前記フィルタとして設けられ、
前記第１〜第Ｍのフィルタの出力信号のいずれかを選択して、マルチプレクサ出力信号として前記Ａ／Ｄ変換器に出力するマルチプレクサを更に含むことを特徴とする集積回路装置。
【請求項３】
請求項１又は２において、
前記増幅回路は、連続時間型フィルタとして前記入力信号のフィルタ処理を行い、
前記フィルタは、前記連続時間型フィルタを前置フィルタとしてフィルタ処理を行うスイッチトキャパシタフィルタであることを特徴とする集積回路装置。
【請求項４】
請求項３において、
前記スイッチトキャパシタフィルタのサンプリング周波数をｆｃｋ１とし、前記スイッチトキャパシタフィルタのカットオフ周波数をｆｃ１とし、前記Ａ／Ｄ変換器の分解能をｎビットとし、周波数ｆｃｋ１−ｆｃ１における前記連続時間型フィルタの減衰率をＡＴ１デシベルとした場合に、ＡＴ１≦２０×ｌｏｇ（１／２ｎ）であることを特徴とする集積回路装置。
【請求項５】
請求項３又は４において、
前記連続時間型フィルタのカットオフ周波数ｆｃ０が固定され、
前記スイッチトキャパシタフィルタのカットオフ周波数ｆｃ１が可変に設定されることを特徴とする集積回路装置。
【請求項６】
請求項３乃至５のいずれかにおいて、
前記スイッチトキャパシタフィルタのサンプリング周波数ｆｃｋ１が固定され、前記スイッチトキャパシタフィルタのカットオフ周波数ｆｃ１が可変に設定されることを特徴とする集積回路装置。
【請求項７】
請求項６において、
前記スイッチトキャパシタフィルタが有する複数のキャパシタ間の容量比により、前記スイッチトキャパシタフィルタのカットオフ周波数ｆｃ１が可変に設定されることを特徴とする集積回路装置。
【請求項８】
請求項３乃至７のいずれかにおいて、
前記制御回路は、
前記入力信号の前記周波数帯域に応じてカットオフ周波数が可変に設定され、前記連続時間型フィルタ及び前記スイッチトキャパシタフィルタを前置フィルタとしてデジタルフィルタ処理を行うデジタルフィルタを含むことを特徴とする集積回路装置。
【請求項９】
請求項８において、
前記連続時間型フィルタのカットオフ周波数をｆｃ０とし、前記スイッチトキャパシタフィルタのカットオフ周波数をｆｃ１とし、前記デジタルフィルタのカットオフ周波数をｆｃ２とした場合に、ｆｃ０＞ｆｃ１＞ｆｃ２に設定されることを特徴とする集積回路装置。
【請求項１０】
請求項８又は９において、
前記デジタルフィルタのサンプリング周波数をｆｃｋ２とし、前記デジタルフィルタのカットオフ周波数をｆｃ２とし、周波数ｆｃｋ２−ｆｃ２における前記連続時間型フィルタ及び前記スイッチトキャパシタフィルタの合成減衰率をＡＴ２デシベルとした場合に、ＡＴ２≦２０×ｌｏｇ（１／２ｎ）であることを特徴とする集積回路装置。
【請求項１１】
請求項８乃至１０のいずれかにおいて、
前記デジタルフィルタのサンプリング周波数ｆｃｋ２は、前記スイッチトキャパシタフィルタのカットオフ周波数ｆｃ１が低くなるにつれて低くなるように設定されることを特徴とする集積回路装置。
【請求項１２】
請求項１１において、
前記デジタルフィルタのカットオフ周波数ｆｃ２は、前記入力信号の前記周波数帯域が低くなるにつれて低くなるように設定されることを特徴とする集積回路装置。
【請求項１３】
請求項１乃至１２のいずれかにおいて、
前記増幅回路は、カスケード接続された第１〜第Ｎ（Ｎは２以上の整数）の増幅器を有し、
前記第１〜第Ｎの増幅器に対応して設けられ、前記第１〜第Ｎの増幅器のオフセット調整を行うための第１〜第ＮのＤ／Ａ変換器を更に含み、
前記制御回路は、
前記第１〜第ＮのＤ／Ａ変換器を用いた前記第１〜第Ｎの増幅器のオフセット調整の設定と、前記第１〜第Ｎの増幅器のゲイン調整の設定を行うことを特徴とする集積回路装置。
【請求項１４】
請求項１３において、
前記第１〜第ＮのＤ／Ａ変換器のうちの第ｉ（ｉは１≦ｉ＜Ｎを満たす整数）のＤ／Ａ変換器の出力レンジをＱＲ１とし、前記第１〜第ＮのＤ／Ａ変換器のうちの前記第ｉのＤ／Ａ変換器の後段の第ｉ＋１のＤ／Ａ変換器の出力レンジをＱＲ２とした場合に、ＱＲ１＞ＱＲ２であることを特徴とする集積回路装置。
【請求項１５】
請求項１４において、
前記第１〜第Ｎの増幅器のうちの第ｉの増幅器のゲインをＧ１とし、前記第ｉのＤ／Ａ変換器の１ＬＳＢ相当の電圧をＶＬＳＢ１とした場合に、ＱＲ２≧Ｇ１×ＶＬＳＢ１であることを特徴とする集積回路装置。
【請求項１６】
請求項１３乃至１５のいずれかにおいて、
前記第１〜第ＮのＤ／Ａ変換器のうちの第ｉ（ｉは１≦ｉ＜Ｎを満たす整数）のＤ／Ａ変換器の１ＬＳＢ相当の電圧をＶＬＳＢ１とし、前記第１〜第ＮのＤ／Ａ変換器のうちの前記第ｉのＤ／Ａ変換器の後段の第ｉ＋１のＤ／Ａ変換器の１ＬＳＢ相当の電圧をＶＬＳＢ２とした場合に、ＶＬＳＢ１＞ＶＬＳＢ２であることを特徴とする集積回路装置。
【請求項１７】
請求項１乃至１６のいずれかに記載の集積回路装置を含むことを特徴とする電子機器。
【請求項１】
入力信号が入力され、前記入力信号のＤＣオフセットに応じたオフセット調整と、前記入力信号の振幅に応じたゲイン調整を行う増幅回路と、
前記増幅回路の後段側に設けられ、前記入力信号の周波数帯域に応じてカットオフ周波数が可変に設定されるフィルタと、
前記フィルタの後段側に設けられ、前記増幅回路により増幅された信号に対するＡ／Ｄ変換を行うＡ／Ｄ変換器と、
前記増幅回路でのオフセット調整の設定と、前記増幅回路でのゲイン調整の設定と、前記フィルタでのカットオフ周波数の設定を行う制御回路と、
を含むことを特徴とする集積回路装置。
【請求項２】
請求項１において、
第１〜第Ｍ（Ｍは２以上の整数）の入力信号が入力され、前記第１〜第Ｍの入力信号のＤＣオフセットに応じたオフセット調整と前記第１〜第Ｍの入力信号の振幅に応じたゲイン調整を行う１〜第Ｍの増幅回路が、前記増幅回路として設けられ、
前記第１〜第Ｍの入力信号の周波数帯域に応じてカットオフ周波数が可変に設定される第１〜第Ｍのフィルタが、前記フィルタとして設けられ、
前記第１〜第Ｍのフィルタの出力信号のいずれかを選択して、マルチプレクサ出力信号として前記Ａ／Ｄ変換器に出力するマルチプレクサを更に含むことを特徴とする集積回路装置。
【請求項３】
請求項１又は２において、
前記増幅回路は、連続時間型フィルタとして前記入力信号のフィルタ処理を行い、
前記フィルタは、前記連続時間型フィルタを前置フィルタとしてフィルタ処理を行うスイッチトキャパシタフィルタであることを特徴とする集積回路装置。
【請求項４】
請求項３において、
前記スイッチトキャパシタフィルタのサンプリング周波数をｆｃｋ１とし、前記スイッチトキャパシタフィルタのカットオフ周波数をｆｃ１とし、前記Ａ／Ｄ変換器の分解能をｎビットとし、周波数ｆｃｋ１−ｆｃ１における前記連続時間型フィルタの減衰率をＡＴ１デシベルとした場合に、ＡＴ１≦２０×ｌｏｇ（１／２ｎ）であることを特徴とする集積回路装置。
【請求項５】
請求項３又は４において、
前記連続時間型フィルタのカットオフ周波数ｆｃ０が固定され、
前記スイッチトキャパシタフィルタのカットオフ周波数ｆｃ１が可変に設定されることを特徴とする集積回路装置。
【請求項６】
請求項３乃至５のいずれかにおいて、
前記スイッチトキャパシタフィルタのサンプリング周波数ｆｃｋ１が固定され、前記スイッチトキャパシタフィルタのカットオフ周波数ｆｃ１が可変に設定されることを特徴とする集積回路装置。
【請求項７】
請求項６において、
前記スイッチトキャパシタフィルタが有する複数のキャパシタ間の容量比により、前記スイッチトキャパシタフィルタのカットオフ周波数ｆｃ１が可変に設定されることを特徴とする集積回路装置。
【請求項８】
請求項３乃至７のいずれかにおいて、
前記制御回路は、
前記入力信号の前記周波数帯域に応じてカットオフ周波数が可変に設定され、前記連続時間型フィルタ及び前記スイッチトキャパシタフィルタを前置フィルタとしてデジタルフィルタ処理を行うデジタルフィルタを含むことを特徴とする集積回路装置。
【請求項９】
請求項８において、
前記連続時間型フィルタのカットオフ周波数をｆｃ０とし、前記スイッチトキャパシタフィルタのカットオフ周波数をｆｃ１とし、前記デジタルフィルタのカットオフ周波数をｆｃ２とした場合に、ｆｃ０＞ｆｃ１＞ｆｃ２に設定されることを特徴とする集積回路装置。
【請求項１０】
請求項８又は９において、
前記デジタルフィルタのサンプリング周波数をｆｃｋ２とし、前記デジタルフィルタのカットオフ周波数をｆｃ２とし、周波数ｆｃｋ２−ｆｃ２における前記連続時間型フィルタ及び前記スイッチトキャパシタフィルタの合成減衰率をＡＴ２デシベルとした場合に、ＡＴ２≦２０×ｌｏｇ（１／２ｎ）であることを特徴とする集積回路装置。
【請求項１１】
請求項８乃至１０のいずれかにおいて、
前記デジタルフィルタのサンプリング周波数ｆｃｋ２は、前記スイッチトキャパシタフィルタのカットオフ周波数ｆｃ１が低くなるにつれて低くなるように設定されることを特徴とする集積回路装置。
【請求項１２】
請求項１１において、
前記デジタルフィルタのカットオフ周波数ｆｃ２は、前記入力信号の前記周波数帯域が低くなるにつれて低くなるように設定されることを特徴とする集積回路装置。
【請求項１３】
請求項１乃至１２のいずれかにおいて、
前記増幅回路は、カスケード接続された第１〜第Ｎ（Ｎは２以上の整数）の増幅器を有し、
前記第１〜第Ｎの増幅器に対応して設けられ、前記第１〜第Ｎの増幅器のオフセット調整を行うための第１〜第ＮのＤ／Ａ変換器を更に含み、
前記制御回路は、
前記第１〜第ＮのＤ／Ａ変換器を用いた前記第１〜第Ｎの増幅器のオフセット調整の設定と、前記第１〜第Ｎの増幅器のゲイン調整の設定を行うことを特徴とする集積回路装置。
【請求項１４】
請求項１３において、
前記第１〜第ＮのＤ／Ａ変換器のうちの第ｉ（ｉは１≦ｉ＜Ｎを満たす整数）のＤ／Ａ変換器の出力レンジをＱＲ１とし、前記第１〜第ＮのＤ／Ａ変換器のうちの前記第ｉのＤ／Ａ変換器の後段の第ｉ＋１のＤ／Ａ変換器の出力レンジをＱＲ２とした場合に、ＱＲ１＞ＱＲ２であることを特徴とする集積回路装置。
【請求項１５】
請求項１４において、
前記第１〜第Ｎの増幅器のうちの第ｉの増幅器のゲインをＧ１とし、前記第ｉのＤ／Ａ変換器の１ＬＳＢ相当の電圧をＶＬＳＢ１とした場合に、ＱＲ２≧Ｇ１×ＶＬＳＢ１であることを特徴とする集積回路装置。
【請求項１６】
請求項１３乃至１５のいずれかにおいて、
前記第１〜第ＮのＤ／Ａ変換器のうちの第ｉ（ｉは１≦ｉ＜Ｎを満たす整数）のＤ／Ａ変換器の１ＬＳＢ相当の電圧をＶＬＳＢ１とし、前記第１〜第ＮのＤ／Ａ変換器のうちの前記第ｉのＤ／Ａ変換器の後段の第ｉ＋１のＤ／Ａ変換器の１ＬＳＢ相当の電圧をＶＬＳＢ２とした場合に、ＶＬＳＢ１＞ＶＬＳＢ２であることを特徴とする集積回路装置。
【請求項１７】
請求項１乃至１６のいずれかに記載の集積回路装置を含むことを特徴とする電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【公開番号】特開２００９−２００８０９（Ｐ２００９−２００８０９Ａ）
【公開日】平成２１年９月３日（２００９．９．３）
【国際特許分類】
【出願番号】特願２００８−４０２６４（Ｐ２００８−４０２６４）
【出願日】平成２０年２月２１日（２００８．２．２１）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２１年９月３日（２００９．９．３）
【国際特許分類】
【出願日】平成２０年２月２１日（２００８．２．２１）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
[ Back to top ]