電子部品モジュール
【課題】フェライト基板層を有する多層基板上に半田により電子部品チップが接合されている電子部品モジュールにおける絶縁抵抗の劣化を抑制する。
【解決手段】フェライトからなる基板層１２ａ〜１２ｃを有する多層基板１２の上面にランド電極２１〜２４が設けられており，ランド電極２１〜２４に電気的に接続されるように多層基板１２上に電子部品素子１３，１４が実装されており、電子部品素子１３，１４とランド電極２１〜２４が半田により接合され、該ランド電極２１〜２４の外周縁の少なくとも一部からランド電極２１〜２４の上面の一部に入り込むように絶縁性材料層５１が形成されている、電子部品モジュール。
【解決手段】フェライトからなる基板層１２ａ〜１２ｃを有する多層基板１２の上面にランド電極２１〜２４が設けられており，ランド電極２１〜２４に電気的に接続されるように多層基板１２上に電子部品素子１３，１４が実装されており、電子部品素子１３，１４とランド電極２１〜２４が半田により接合され、該ランド電極２１〜２４の外周縁の少なくとも一部からランド電極２１〜２４の上面の一部に入り込むように絶縁性材料層５１が形成されている、電子部品モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多層基板上にＩＣチップなどの電子部品素子が搭載されている電子部品モジュールに関し、より詳細には、フェライト基板層を有する多層基板上に半田を用いて電子部品素子が接合されている構造を有する電子部品モジュールに関する。
【背景技術】
【０００２】
従来、電子機器の小型化を図るために、基板上に複数の電子部品チップを搭載してなる電子部品モジュールが種々提案されている。例えば下記の特許文献１には、このような電子部品モジュールに用いられるセラミック積層基板が開示されている。図７（ａ）及び（ｂ）は、特許文献１に記載のセラミック積層基板の部分切欠平面図及び部分切欠断面図である。
【０００３】
セラミック多層基板１０１では、ガラスセラミックスからなる複数のセラミック層１０２が積層されている。また、セラミック多層基板１０１内には、内部電極が形成されている。この内部電極に電気的に接続されるようにビアホール電極１０３が設けられている。ビアホール電極１０３は、セラミック多層基板１０１の上面に至っている。セラミック多層基板１０１の上面には、電極ランド１０４が形成されている。高周波電子部品チップがセラミック多層基板１０１上に搭載され、電極ランド１０４上に、高周波電子部品チップの電極が接合される。
【０００４】
電極ランド１０４の外縁部の少なくとも一部を被覆するように、電極ランド１０４の外側にオーバーコート層１０５が設けられている。
【０００５】
特許文献１では、上記オーバーコート層１０５の形成により、電極ランド１０４のセラミック多層基板１０１への密着強度が高められている。
【０００６】
オーバーコート層１０５は、基板と同一材料により、あるいは絶縁性材料に着色剤を微量添加した材料により形成されている。
【０００７】
特許文献１では、オーバーコート層１０５の表面と、電極ランド１０４のオーバーコート層１０５に覆われていない露出部分とを同一平面上とするように、電極ランド１０４の外周近傍部分が基板内に埋設されている。それによって、電子部品の実装時の安定性を高めることができ、かつフラックス等の洗浄残渣の除去が容易であるとされている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００２−１９８６３７
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上記のように、特許文献１では、ガラスセラミックスからなる積層セラミック基板と電極ランドとの密着性を高めるために上記絶縁層が形成されているにすぎない。
【００１０】
また、オーバーコート層と電極ランドとの段差を解消するために、電極ランドの露出部分と、オーバーコート層の表面とを同一平面内に位置させている。すなわち、オーバーコート層と電極ランドとの段差におけるフラックス残渣による電極ランドの腐食、すなわちケミカルマイグレーションを防止し、かつフラックスの洗浄を容易としているにすぎない。
【００１１】
他方、本願発明者らは、電子部品モジュールの中でも、フェライトからなる基板層を有する多層基板を用いた電子部品モジュールでは、ランド電極上に半田により電子部品チップを接合した場合、フェライトがフラックスにより侵食され、ランド電極と多層基板の内層に設けられランド電極と異なる電位に接続される内部導電体との間の絶縁抵抗ＩＲの劣化が生じることを初めて見出した。特許文献１には、このようなフェライトからなる基板層を有する多層基板からなるモジュール基板の半田付け時の特有の問題点については何ら示されていない。
【００１２】
本発明の目的は、上述した従来技術の現状に鑑み、フェライトからなる基板層を有する多層基板上に電子部品素子が実装されている電子部品モジュールであって、ランド電極と多層基板の内層に設けられており、ランド電極と異なる電位に接続される内部導電体との間の絶縁抵抗ＩＲの劣化を抑制することを可能とした電子部品モジュールを提供することにある。
【課題を解決するための手段】
【００１３】
本発明にかかる電子部品モジュールは、上面と、下面とを有し、フェライトからなる基板層を有する多層基板と、前記多層基板の上面に設けられたランド電極と、前記多層基板のランド電極に電気的に接続されるように該多層基板に実装された電子部品素子と、前記電子部品素子と前記ランド電極とを接合しており、かつ半田からなる接合剤と、前記多層基板の上面に設けられており、かつ前記ランド電極の外側の領域から該ランド電極の外周縁の少なくとも一部を超えて前記ランド電極の上面の一部に入り込むように形成された絶縁性材料層とを備える。
【００１４】
本発明にかかる電子部品モジュールのある特定の局面では、上記絶縁性材料層はフェライトからなる。その場合には、多層基板と同じくフェライトを用いて、絶縁性材料層を形成することができる。従って、材料の種類を少なくすることができる。よって、製造工程及びコストを低減することができる。
【００１５】
本発明にかかる電子部品モジュールの他の特定の局面では、前記多層基板内において前記ランド電極とは異なる電位に接続される第１，第２の内部導電体が設けられており、前記第１の内部導電体の前記ランド電極との距離が、前記第２の内部導電体と前記ランド電極の間の距離よりも小さくされている。前記ランド電極の前記第１の内部導電体側の端縁において、前記絶縁性材料層が該端縁から前記ランド電極の内側に至っている部分の長さが、前記ランド電極の前記第２の前記内部導電体側の端縁において前記絶縁性材料層が該端縁を超えて前記ランド電極の内側に至っている部分の長さよりも長くされている。この場合には、内部導電体と相対的に近接しているランド電極の端縁において、絶縁性材料層がランド電極の内側に至っている部分の長さが相対的に長くされているので、絶縁抵抗の劣化をより確実に抑制することができる。
【００１６】
本発明にかかる電子部品モジュールのさらに他の特定の局面では、前記多層基板の前記上面が、フェライト基板層の上面である。このようにフェライト基板層が多層基板の最上部に位置していたとしても、絶縁抵抗の劣化を確実に抑制することができる。
【００１７】
本発明にかかる電子部品モジュールのさらに別の特定の局面では、前記多層基板が、非磁性体フェライト基板層と、磁性体フェライト基板層とを有する。このように、本発明においては、多層基板は、非磁性体フェライト基板層と磁性体フェライト基板層とを有する構造であってもよい。特に、多層基板は、磁性体フェライト基板層と、磁性体フェライト基板層の上下に積層された非磁性体フェライト基板層とを有することが好ましい。この場合には、磁性体フェライト基板層が両側の非磁性体フェライト基板層で挟持されているので、磁性体フェライト基板層内に、インダクタンス値の高いコイル等を形成することができる。
【００１８】
本発明にかかる電子部品モジュールでは、多層基板内にコイル導体が設けられていてもよい。多層基板がフェライト層を有するため、コイル導体を内部に設けた場合、インダクタンス値の高いコイルを構成することができる。
【発明の効果】
【００１９】
本発明にかかる電子部品モジュールでは、上記ランド電極の外周縁の少なくとも一部からランド電極の上面の一部に入り込むように絶縁性材料層が設けられているため、絶縁性材料層の下方にランド電極が位置している部分では、絶縁性材料層がフラックスにより侵食されたとしても、下方のランド電極により、ランド電極の下方の多層基板層の侵食が生じ難い。加えて、絶縁性材料層が設けられている部分におけるランド電極外周縁部分では、絶縁性材料層がフラックスにより侵食されることになるため、フラックスによる下方の多層基板層の侵食が生じ難い。従って、ランド電極と多層基板の内層に設けられランド電極と異なる電位に接続される内部導電体との間の絶縁抵抗の劣化を確実に抑制することができる。
【図面の簡単な説明】
【００２０】
【図１】（ａ）及び（ｂ）は、本発明の一実施形態の電子部品モジュールの要部を説明するための部分切欠平面図及び部分切欠正面断面図である。
【図２】本発明の一実施形態の電子部品モジュールの回路構成を示す略図的回路図である。
【図３】本発明の一実施形態の電子部品モジュールの正面断面図である。
【図４】図３に示した実施形態の電子部品モジュールにおいて絶縁性材料層の図示を省略した構造を示す模式的平面図である。
【図５】図３に示した実施形態の電子部品モジュールの積層構造を説明するための模式的平面図である。
【図６】図３に示した実施形態の電子部品モジュールにおける、ランド電極と、絶縁性材料層と、内部の導電体との関係を説明するための部分切欠正面断面図である。
【図７】（ａ）は、従来のセラミック積層基板の部分切欠平面図であり、（ｂ）はその部分切欠正面断面図である。
【発明を実施するための形態】
【００２１】
以下、図面を参照しつつ、本発明の具体的な実施形態を説明することにより、本発明を明らかにする。
【００２２】
図１（ａ）及び（ｂ）は、本発明の一実施形態に係る電子部品モジュールの要部を説明するための部分切欠平面図及び部分切欠正面断面図である。
【００２３】
図１（ｂ）に示すように、セラミック多層基板１上に、ランド電極２が形成されている。セラミック多層基板１は、磁性体フェライトからなる基板層１ａ〜１ｃを有する。
【００２４】
セラミック多層基板１は、フェライト基板層１ａ〜１ｃ以外の他のフェライト基板層及び／またはフェライト以外の絶縁性材料からなる基板層を積層した構造を有していてもよい。また、セラミック多層基板１は、磁性または非磁性のフェライト基板層のみを積層した構造を有していてもよい。
【００２５】
ランド電極２は、Ａｌ、Ｃｕ、Ａｇ、Ａｕなどの適宜の金属もしくは合金からなる。ランド電極２は、電子部品チップが搭載される電極である。搭載に際しては、ランド電極２上に半田３が付与される。加熱により半田３を溶融し、電子部品チップの下面のバンプもしくは端子電極に、半田３からなる接合材によりランド電極２が接合される。ランド電極２の平面形状は特に限定されないが、本実施形態では、矩形の平面形状を有する。すなわち、ランド電極２は、対向し合う２つの辺２ａ，２ｃと、対向し合う２つの辺２ｂ，２ｄとを有する。
【００２６】
本実施形態では、辺２ｂ及び辺２ｄの外側の領域からランド電極２の内側に被さるように、絶縁性材料層４，５が形成されている。絶縁性材料層４，５は、適宜の絶縁性材料からなる。好ましくは、フェライト基板層１ａ〜１ｃと同様に、絶縁性材料層４，５はフェライトからなる。その場合には、フェライト基板層１ａと同じ材料を利用して絶縁性材料層４，５を形成することができる。従って、材料の種類を少なくすることができる。
【００２７】
半田３は、電子部品チップを搭載する際に付与されるものである。従って、電子部品チップを搭載する前には、図１（ａ）及び（ｂ）に示す半田３は付与されていない。半田付けに際しては、半田３を含む半田ペーストをディスペンス法や転写法などの公知の方法でランド電極２上に塗布する。次に電子部品チップを搭載する。加熱により電子部品チップをランド電極に半田付けする。
【００２８】
図１（ａ）及び（ｂ）では、ランド電極２の辺２ｂ，２ｄ側の部分は、絶縁性材料層４，５で覆われている。辺２ａ，２ｃ側の部分は、絶縁性材料層で覆われていない。従って、半田ペーストに含まれるフラックスが広がり、ランド電極２の辺２ａ，２ｃからフラックスが多層基板表面に至る。従って、辺２ａ，２ｃ近傍部分においてフェライト基板層１ａがフラックスにより侵食する。
【００２９】
これに対して、絶縁性樹脂層４，５で覆われている辺２ｂ，２ｄ側の部分では、フラックスが絶縁性樹脂層４，５の表面を濡れ広がる。この場合、絶縁性樹脂層４，５はフラックスにより侵食されるが、絶縁性樹脂層４，５の下方にランド電極２が位置している部分では、ランド電極２により、ランド電極２の下方のフェライト基板層１ａの侵食が防止される。また、辺２ｂ，２ｄ及びその外側近傍部分では、絶縁性樹脂層４，５がフラックスにより侵食されることにより、絶縁性樹脂層４，５の下方のフェライト基板層１ａの侵食が確実に防止される。すなわち、絶縁性樹脂層４，５が設けられているため、多層基板１を構成しているフェライト基板層１ａ〜１ｃの侵食を確実に抑制することができる。
【００３０】
上記絶縁材料層に覆われていない辺２ａ，２ｃ側の部分については内層まで侵食するが、絶縁性樹脂層４、５で覆われている辺２ｂ，２ｄ側の部分については下層のランド電極がその侵食を阻止する。
【００３１】
具体的には、図１（ｂ）において、余剰のフラックスは、矢印Ａで示すように、絶縁性材料層４，５の上を伝い、絶縁性材料層４，５のランド電極２とは反対側の端部に向かって進むこととなる。この場合、フラックスにより絶縁性材料層４，５が侵食されることになる。しかしながら、絶縁性材料層４，５の下方にランド電極２が位置している部分では、ランド電極２により下方のフェライト基板層１ａの侵食が防止される。そして、ランド電極２の辺２ｂ，２ｄ及びその外側近傍では、絶縁性材料層４，５がフラックスで侵食されることになるため、絶縁性材料層４，５の直下に位置しているフェライト基板層１ａのフラックスによる侵食が確実に抑制される。すなわち、ランド電極２の辺２ｂ及びその外側近傍において、セラミック多層基板１のフェライト基板層１ａへのフラックスの侵入を確実に抑制することができる。
【００３２】
絶縁性材料層が設けられていないランド電極２の辺２ａ，２ｃが位置している部分においては、余剰のフラックスがセラミック多層基板１のフェライト基板層１ａ内に侵入する。フラックスがセラミック多層基板１のフェライト基板層１ａに侵入すると、フェライト中の酸化物成分がフラックスにより溶解し、フェライト基板層１ａが侵食される。その結果、フェライト多層基板の侵食によりランド電極２と、ランド電極２と隔てられており、ランド電極２と異なる電位に接続される内部導電体との間の絶縁抵抗が低下する。
【００３３】
なお、フラックスが、絶縁性材料層４のランド電極２とは反対側の端部４ａや、絶縁性材料層５の端部５ａに至るおそれはある。しかしながら、端部４ａ，５ａではフェライト基板層１ａ表面が侵食されたとしても、ランド電極２と、内部導電体６，７との間の絶縁抵抗ＩＲにはほとんど影響を与えない。また絶縁材料層４が、隣接するランド電極に形成された絶縁材料層につながる場合には、絶縁性材料層がフラックスにより侵食されるため、絶縁性材料層の直下に位置しているフェライト基板層１ａにフラックスが侵食し難い。
【００３４】
上記のように、本実施形態では、セラミック多層基板１に設けられたランド電極２の外周縁の少なくとも一部において、ランド電極２の外側の領域からランド電極２の外周縁の一部を超えてランド電極２内に至るように絶縁性材料層４，５が設けられているため、絶縁抵抗の低下を確実に抑制することができる。
【００３５】
上記のように、絶縁性材料層４，５は、フラックスによりそれ自身が侵食され、フラックスの絶縁性材料層４，５の下方のフェライト基板層１ａの侵入を抑制するように作用する。この場合、好ましくは、絶縁性材料層４，５のランド電極２内の端部からランド電極２の辺２ｂ，２ｄに向かうにつれて、その高さが高くされていることが好ましい。それによって、フラックスのランド電極２の辺２ｂ，２ｄ側への広がりを抑制することができる。
【００３６】
なお、ランド電極２とは異なる電位に接続される内部導電体６，７のうち、内部導電体６とランド電極２との間の距離Ｘは、ランド電極２と内部導電体７との間の距離Ｙよりも短い。このような構造においては、好ましくは、ランド電極２と内部導電体との間の距離が短い側、すなわちランド電極２の辺２ｄ側において、絶縁性材料層５のオーバーコート長Ｌ１を、辺２ｂ側におけるオーバーコート長Ｌ２よりも長くすることが望ましい。それによって、絶縁抵抗の低下をより効果的に抑制することができる。これは、ランド電極２に近い内部導電体６側においては、上記フラックスの付着による絶縁抵抗の低下がより大きく影響を与えるためである。従って、好ましくは、図１（ｂ）に示すように、ランド電極２に対し異なる電位に接続される内部導電体が複数ある場合、ランド電極２の相対的に近い内部導電体６側の外周縁部分において、上記オーバーコート長を相対的に長くすることが望ましい。
【００３７】
なお、オーバーコート長とは、絶縁性材料層４，５がランド電極２の外周縁を超えて電極ランドの内側に至っている部分の長さをいうものとする。
【００３８】
本願発明者らは、前述したように、フェライト基板層を有するセラミック多層基板では、上記フラックスがセラミック多層基板表面に到達すると、セラミック多層基板表面が侵食され、それによってランド電極と、異なる電位に接続される内部導電体との間の絶縁抵抗が劣化するという問題を初めて見出したものである。本実施形態のように、上記絶縁性材料層４，５を設けることにより、このような絶縁抵抗の低下を確実に抑制することができる。
【００３９】
特開２００５-２０９８８１には、絶縁性材料層４，５と同様に、電極に部分的にオーバーコートされる絶縁性材料層が開示されているが、該絶縁性材料層は、ガラスセラミックスからなる基板への電極の密着強度を高めるために設けられていたものにすぎない。すなわち、フェライトからなる基板における絶縁抵抗の低下という本願発明をなす前提となった問題点は、特開２００５-２０９８８１には、には何ら示されていない。また、前述した特許文献１では、フラックスが段差に残留することによる影響を抑制するために、オーバーコート層と電極表面とを面一にする構成が開示されている。しかしながら、特許文献２の構成は、単にフラックスの除去を容易とするものにすぎず、特許文献１においても、フェライトからなる基板におけるフラックスの侵食による絶縁抵抗の劣化については何ら示されていない。
【００４０】
本発明は、図１（ａ）及び（ｂ）に示したように、フェライト基板層１ａを有するセラミック多層基板１におけるランド電極２の外周縁におけるフラックスの侵食による絶縁抵抗の低下を抑制することを特徴とするものである。従って、上記ランド電極２の外周縁の全周において、外周縁から内側に至るように絶縁性材料層が形成されていてもよい。
【００４１】
次に、図２〜図６を参照して、上記実施形態と同様に、絶縁性材料層がセラミック多層基板上に設けられている本発明の第２の実施形態を説明する。第２の実施形態の電子部品モジュールは、図２に示す回路構成を有する。
【００４２】
図３に示すように、電子部品モジュール１１は、セラミック多層基板１２と、セラミック多層基板１２上に搭載されるＩＣチップ１３及びコンデンサ１４とを有する。
【００４３】
電子部品モジュール１１では、セラミック多層基板１２内にコイル１５が内蔵されている。
【００４４】
また、ＩＣチップ１３は、ＤＣ−ＤＣコンバータの制御ＩＣチップである。
【００４５】
電子部品モジュール１１は、制御ＩＣチップ１３とコイル１５及びコンデンサ１４とにより構成されたＤＣ−ＤＣコンバータモジュールである。
【００４６】
ＩＣチップ１３のスイッチング端子１３ｆに、セラミック多層基板１２内に内蔵されているコイル１５の一端が接続されている。コイル１５の他端が出力端子１６に接続されている。コイル１５と出力端子１６との間の接続点１７とグラウンド端子１８との間にコンデンサ１４が接続されている。このコンデンサ１４が、セラミック多層基板１２に搭載されている。
【００４７】
入力電圧端子１３ｄに電池が接続される。出力端子１６から電池電圧の変動によらず一定の電圧が出力される。ＥＮ端子１３ｇの入力信号がハイのときＤＣ−ＤＣコンバータを動作させ、ローの場合、動作停止にする。
【００４８】
上記電子部品モジュール１１の具体的構造を図３〜図５を参照して説明する。
【００４９】
図３に示すように、電子部品モジュール１１では、セラミック多層基板１２上に、上記ＩＣチップ１３及びコンデンサ１４が搭載されている。
【００５０】
セラミック多層基板１２は、本実施形態では、上から順に、非磁性体フェライト基板層１２ａ、磁性体フェライト基板層１２ｂ及び非磁性体フェライト基板層１２ｃを順に積層した構造を有する。このような積層構造は、磁性体グリーンシートの積層体の上下に、非磁性体フェライトグリーンシートを適宜の枚数積層し、一体化した後、焼成することにより得ることができる。
【００５１】
セラミック多層基板１２内には、複数の磁性体フェライト層間を接続するように設けられたコイル導体により前述したコイル１５が構成されている。このようなコイル１５は、Ａｌ、Ｃｕ、Ａｇなどの適宜の導電ペーストを、磁性体グリーンシート上に印刷し、上記セラミック多層基板１２を得る焼成工程により焼結することにより得ることができる。より詳細には、複数枚の磁性体グリーンシート上に、コイルの巻回部分を導電ペーストの印刷により形成する。次に、ビアホール電極により各巻回部分を接続することにより、コイル１５を構成するコイル導体を形成することができる。このようなセラミック多層基板１２に内蔵されるコイル１５は、周知の積層コイルの製造方法により実現することができる。
【００５２】
本実施形態では、磁性体フェライト基板層１２ｂ内に上記コイル１５が形成されており、かつ磁性体フェライト基板層１２ｂの上下が非磁性体フェライト基板層１２ａ，１２ｃからなるため、大きなインダクタンスのコイル１５を得ることができる。
【００５３】
もっとも、本発明においては、セラミック多層基板１２を構成する基板層は本実施形態の構造に限定されるものではない。すなわち、フェライト基板層以外の絶縁性基板層を積層していてもよい。また、非磁性体フェライト基板層と、磁性体フェライト基板層の双方を積層したものに限らず、磁性体フェライト基板層のみによりセラミック多層基板１２が形成されていてもよく、また非磁性体フェライト基板層のみによりセラミック多層基板１２が形成されていてもよい。
【００５４】
図３に示すように、セラミック多層基板１２の上面には、ランド電極２１〜２４が形成されている。もっとも、図４に平面図で示すように、ランド電極２１〜２４以外に、ランド電極２５，２６もセラミック多層基板１２の上面に形成されている。
【００５５】
なお、図４では、理解を容易とするために、図３の絶縁性材料層の図示は省略してある。すなわち、図４は、セラミック多層基板１２上において、絶縁性材料層を除去した状態を示す平面図であり、後述の図５は、上記絶縁性材料層が形成されている本実施形態で用いられるセラミック多層基板１２の模式的平面図である。
【００５６】
ランド電極２１〜２６のうち、ランド電極２１，２２，２５，２６は、ＩＣチップ１３の下面の端子電極に接合される部分である。このうち、ランド電極２５は、図２に入力電圧端子１３ｄに相当する。また、ランド電極２１は、ＩＣチップ１３のＥＮ端子に接続されている。他方、ランド電極２６は、図２のスイッチング端子１３ｆに相当する。ランド電極２２は、図２のグラウンド端子１３ｅに相当する。さらに、ランド電極２３は、図２の接続点１７に相当し、ランド電極２４は図２のコンデンサ１４が接続されるグラウンド端子１８に相当する。
【００５７】
図３では、図４のランド電極２１，２２，２３，２４が設けられている部分の断面が模式的に示されている。
【００５８】
また、図４及び図５では、一点鎖線により、セラミック多層基板１２の下面１２ｅに形成されているランド電極３１〜３３が略図的セラミック多層基板１２を透かして一点鎖線で示されている。図４及び図５では、セラミック多層基板１２内に設けられた前述のコイル１５の巻回部分が破線で略図的に示されている。
【００５９】
まず、図３及び図４により、セラミック多層基板１２内の構造を説明し、次に図５を参照して、上記絶縁性材料層を設けたセラミック多層基板１２を説明することとする。
【００６０】
図３に戻り、セラミック多層基板１２内には、コイル１５の一端に接続される内部導電体４１が、セラミック多層基板１２の中間高さ位置に形成されている。内部導電体４１は、図面の紙背方向へ延ばされており、図示しないビアホール電極により図４のランド電極２６に接続されている。ランド電極２６は図２のスイッチング端子１３ｆに相当する。他方、コイル１５の他端は、内部導電体４１よりも下方に設けられた内部導電体４３に接続されている。
【００６１】
ビアホール電極４８の一端がランド電極２２に接続されている。ビアホール電極４８の他端が図示しない内部導電体によりビアホール電極４７に接続されている。ビアホール電極４７により下方のランド電極３３に接続されている。
【００６２】
また、コンデンサ１４の一方の電極１４ａが、ランド電極２３に接続されている。ランド電極２３は、セラミック多層基板１２に設けられたビアホール電極４４に接続されている。ビアホール電極４４は、セラミック多層基板１２内に埋設された内部導電体４５に接続されている。内部導電体４５が、ビアホール電極４６に接続されている。従って、コイル１５の端部と、コンデンサ１４の電極１４ａとが電気的に接続されている。また、ビアホール電極４６が、下面のランド電極３２に接続されている。下面のランド電極３２は、図２における出力端子１６に相当する。
【００６３】
コンデンサ１４の電極１４ｂがビアホール電極４７により下方のランド電極３３に接続されている。
【００６４】
ＥＮ端子が接続されたランド電極２１にビアホール電極４９の一端が接続されている。ビアホール電極４９の他端が図示しない内部導電体により図示しないビアホール電極に接続されている。このビアホール電極により下方のランド電極３４に接続されている。
【００６５】
また、図４では、セラミック多層基板１２の上面の電極形状の理解を容易にするために、ランド電極２１〜２４の少なくとも外周縁の一部からランド電極２１〜２４に入り込み得る絶縁性材料層を図示していない。もっとも、図３に示すように、各ランド電極２１〜２４において、ランド電極２１〜２４の外周縁から内側に入り込み得る絶縁性材料層５１が設けられている。この絶縁性材料層５１の設けられた平面図を図５に示す。図５では、絶縁性材料層５１を斜線のハッチングを付して示す。
【００６６】
図５に示すように、図４に示した平面形状において、さらに上記絶縁性材料層５１が、ランド電極２１〜２４の外周縁の少なくとも一部を超えてランド電極２１〜２４内に至るように形成されている。
【００６７】
なお、図４及び図５において、コイル１５が下方に位置している部分を破線で示すこととする。また、内部導電体４５が下方に位置している部分を二点鎖線で示すこととする。
【００６８】
ランド電極２４の部分を代表して絶縁性材料層５１を説明する。図６に示すように、ランド電極２４の下方には、異なる電位に接続される内部導電体として、コイル１５が位置する。
【００６９】
従って、ランド電極２４上に、半田を用いてコンデンサ１４を搭載する際に、フラックスが、ランド電極２４の上面を伝い、セラミック多層基板１２側に達するおそれがある。この場合、本実施形態では、絶縁性材料層５１が、ランド電極２４のコイル１５が位置する側の端部２４ａ側において、絶縁性材料層５１が設けられている。すなわち、絶縁性材料層５１は、セラミック多層基板１２の上面において、ランド電極２４の外側の領域から、端部２４ａを超えてランド電極２４上に位置している。従って、フラックスは、端部２４ａ側に至らず、絶縁性材料層５１上を矢印Ｂで示すように移動することとなる。よって、本実施形態において、図１（ａ）及び（ｂ）で示した絶縁性材料層と同様に、絶縁性材料層５１が設けられているため、セラミック多層基板１２のランド電極２４の端部２４ａ近傍における侵食を確実に抑制することができる。よって、絶縁抵抗の低下を抑制することができる。
【００７０】
他のランド電極２１〜２３においても同様である。すなわち、図３に示すように、ランド電極２３では、上記異なる電位に接続されるコイル１５が下方に位置しているため、ランド電極２３では、その外周縁の全周にわたり絶縁性材料層５１が形成されている。
【００７１】
また、ランド電極２１においても、絶縁性材料層５１ａ，５１ｂが設けられている。もっとも、ランド電極２１では、異なる電位に接続される内部導電体４５に近い側の端部２１ａ側における絶縁性材料層５１ｂの前述したオーバーコート長が、反対側の端部２１ｂ側における絶縁性材料層５１ａのオーバーコート長よりも長くされている。
【００７２】
また、ランド電極２２では、絶縁性材料層５１がランド電極２２の全外周縁を超えてランド電極２２上に至るように形成されている。すなわち、ランド電極２２の下方に異なる電位に接続される内部導電体４５が形成されているため、ランド電極２２の全周にわたり、上記絶縁性材料層５１が形成されている。
【００７３】
また、ランド電極２５，２６においても、同様に絶縁性樹脂層５１が形成されている。
【００７４】
ランド電極２６とコイル１５の一端とは互いに接続されており同電位である。従って、ランド電極２６のコイル１５に近い側の部分に絶縁材料層５１を特に設ける必要はない。一方、ランド電極２６と内部導電体４５とは異なる電位に接続される。従って、ランド電極２６の内部導電体４５に近い側の部分に絶縁性材料層５１が設けられる。
【００７５】
このように、本実施形態の電子部品モジュール１１では、セラミック多層基板１２の上面に形成されたランド電極２１〜２６において、その外周縁の少なくとも一部を超えてランド電極上面に至るように絶縁性材料層５１が形成されているため、図１に示した実施形態と同様に、絶縁抵抗の低下を効果的に抑制することができる。
【００７６】
また、特に図示はしないが、下面側のランド電極３１〜３４においても、同様に絶縁性材料層を形成してもよい。すなわち、電子部品モジュール１１を、さらに他の基板上に搭載する際には、下面側のランド電極３１〜３４が用いられる。このランド電極３１〜３４を半田付けにより他の回路基板に接合する場合、同様に、フラックスによりセラミック多層基板１２の侵食をランド電極３１〜３４の外周縁部分において防止するために、絶縁性材料層を設けることが好ましい。
【００７７】
ランド電極３３と、コイル１５とは、異なる電位に接続される。従って、ランド電極３３のコイル１５に近い側の部分に絶縁性材料層５２が設けられる。
【００７８】
また、本発明においては、セラミック多層基板において、複数のランド電極の全てに上記絶縁性材料層が設けられる必要はない。もっとも、好ましくは、全てのランド電極において、上記絶縁性材料層を設けることが望ましい。
【００７９】
なお、上記実施形態では、ＩＣチップ１３を搭載するためのランド電極として、矩形のランド電極を示した。もっとも、ＩＣチップを搭載するためのランド電極は、通常、円形の平面形状を有することが多い。従って、ランド電極の平面形状は円形であってもよい。
【００８０】
また、ランド電極２１にＥＮ端子１３ｇ、ランド電極２２にグラウンド端子１３ｅ、ランド電極３１に電圧入力端子１３ｄ、ランド電極２６にスイッチング端子１３ｆが接続されていたたが、必ずしもこのような構成に限定されない。また、ＩＣチップ１３の端子数も特に限定されない。
【００８１】
また、上記実施形態では、セラミック多層基板１２上にＩＣチップ１３及びコンデンサ１４が搭載されていたが、本発明において、セラミック多層基板に搭載される電子部品チップはＩＣチップ１３及びコンデンサ１４に限定されるものではない。
【００８２】
また、セラミック多層基板１２内に、インダクタンスを構成するコイル１５が形成されていたが、コイル１５に加えて、さらに他のコイルや他の電子部品素子がセラミック多層基板１２内に形成されていてもよい。また、セラミック多層基板１２内に、コイルなどの電子部品素子が構成されておらずともよい。
【００８３】
具体的な実験例につき説明する。
【００８４】
セラミック多層基板として、以下の積層構造を有し、かつ前述した図３〜図５に示すコイル１５及び内部導電体等が形成された積層基板を用意した。
【００８５】
セラミック多層基板の基板層の構成：非磁性体フェライト層１２ａ、フェライト基板層１２ｂ及び非磁性体フェライト基板層１２ｃからなる積層体を用いた。非磁性体フェライト層１２ａにおいて内部導電体４５の上方に位置する非磁性セラミックグリーンシートの枚数を１枚、２枚、４枚または６枚とした。このようにして、ランド電極２２と内部導電体４５との距離をそれぞれ２５μｍ、５０μｍ、１００μｍまたは１５０μｍに異ならせた複数種のセラミック多層基板を用意した。
【００８６】
上記セラミック多層基板上に、設けられている上記ランド電極２２が形成されている部分において、絶縁性材料層５１を上述したように形成した。ただし、ランド電極２２の端部２４ａと、異なる電位に接続される内部導電体４５との間の距離を２５、５０または１００μｍとした３種類の構造を用意した。そして、上記３種類のセラミック多層基板上に、絶縁性材料層５１のオーバーコート長を、５０、１００または１５０μｍとなるように絶縁性材料層５１を形成した。このようにして得られた各実施例の電子部品モジュール１１において、高温高湿度環境試験を行って後ランド電極２２が接続されているランド電極３３と、内部導電体４５の他端が接続されているランド電極３２との間の絶縁抵抗を測定した。上記絶縁抵抗の測定に際しては、ランド電極３２とランド電極３３との間にＤＣ１５Ｖを印加して流れる電流を測定することにより、電圧と電流の比として絶縁抵抗を算出した。その絶縁抵抗により、ランド電極２２と、内部導電体４５との間の絶縁抵抗を評価した。
【００８７】
なお、ＩＣチップ１３の絶縁抵抗は小さいのでＩＣチップ１３及びコンデンサ１４を搭載しないではんだペーストのみを塗布した。
【００８８】
結果を下記の表１に示す。
【００８９】
また、比較のために、上記絶縁性材料層が形成されていない下記の表１に示す比較例１〜４の電子部品モジュールを用意した。この比較例１〜４の電子部品モジュールについても同様に絶縁抵抗を測定した。結果を下記の表１に示す。
【００９０】
下記の表１では、比較例１において、フラックスが塗布される前のランド電極２２と内部導電体４５との絶縁抵抗を上記のようにランド電極３２とランド電極３３との間の絶縁抵抗を測定することにより測定し、この値を基準絶縁抵抗値とした。そして、ランド電極２４にフラックスを付与し高温高湿度環境試験を行った後のランド電極２２と内部導電体４５との絶縁抵抗、すなわち上記のようにして測定された絶縁抵抗値が、上記基準絶縁抵抗値と比較してｌｏｇ１０（絶縁抵抗値）低下量が１以上の場合に絶縁抵抗の劣化ありとした。また、上記絶縁抵抗の低下が、ｌｏｇ１０（絶縁抵抗値）低下量が１未満である場合には、絶縁抵抗の劣化なしとした。
【００９１】
【表１】
【００９２】
表１から明らかなように、比較例２〜４では、絶縁性材料層が設けられていないため、絶縁抵抗が劣化した。
【００９３】
これに対して、実施例１〜８では、いずれも内部導電体４５とランド電極２２との間の距離は、１００μｍ以下と小さいが、絶縁抵抗の劣化は認められなかった。もっとも、実施例６では、内部導電体４５とランド電極２２との間の距離が２５μｍと短く、しかも絶縁性材料層５１のオーバーコート長が５０μｍと小さかったため、絶縁抵抗の劣化は基準絶縁抵抗値と比べてｌｏｇ１０（絶縁抵抗値）低下量が３であった。
【００９４】
さらに、実施例６及び実施例７では、内部導電体４５とランド電極２２との間の距離が２５μｍと非常に小さいにもかかわらず、絶縁抵抗の劣化はｌｏｇ１０（絶縁抵抗値）低下量が１未満であり、ほとんど認められなかった。従って、絶縁抵抗の劣化を抑制しつつ、セラミック多層基板の小型化及び高密度化を図り得ることがわかる。
【符号の説明】
【００９５】
１…セラミック多層基板
１ａ〜１ｃ…フェライト基板層
２…ランド電極
２ａ〜２ｄ…辺
３…半田
４，５…絶縁性材料層
４ａ，５ａ…端部
６，７…内部導電体
１１…電子部品モジュール
１２…セラミック多層基板
１２ａ，１２ｃ…非磁性体フェライト基板層
１２ｂ…磁性体フェライト基板層
１２ｅ…下面
１３…ＩＣチップ
１３ｄ…入力電圧端子
１３ｅ…グラウンド端子
１３ｆ…スイッチング端子
１３ｇ…ＥＮ端子
１４…コンデンサ
１４ａ，１４ｂ…電極
１５…コイル
１６…出力端子
１７…接続点
１８…グラウンド端子
２１〜２６…ランド電極
２１ａ，２１ｂ…端部
２２ａ，２２ｂ…端部
２４ａ…端部
３１〜３４…ランド電極
４１，４３，４５，４８，４９…内部導電体
４４，４６，４７…ビアホール電極
５１，５２…絶縁性材料層
５１ａ，５１ｂ…絶縁性材料層
【技術分野】
【０００１】
本発明は、多層基板上にＩＣチップなどの電子部品素子が搭載されている電子部品モジュールに関し、より詳細には、フェライト基板層を有する多層基板上に半田を用いて電子部品素子が接合されている構造を有する電子部品モジュールに関する。
【背景技術】
【０００２】
従来、電子機器の小型化を図るために、基板上に複数の電子部品チップを搭載してなる電子部品モジュールが種々提案されている。例えば下記の特許文献１には、このような電子部品モジュールに用いられるセラミック積層基板が開示されている。図７（ａ）及び（ｂ）は、特許文献１に記載のセラミック積層基板の部分切欠平面図及び部分切欠断面図である。
【０００３】
セラミック多層基板１０１では、ガラスセラミックスからなる複数のセラミック層１０２が積層されている。また、セラミック多層基板１０１内には、内部電極が形成されている。この内部電極に電気的に接続されるようにビアホール電極１０３が設けられている。ビアホール電極１０３は、セラミック多層基板１０１の上面に至っている。セラミック多層基板１０１の上面には、電極ランド１０４が形成されている。高周波電子部品チップがセラミック多層基板１０１上に搭載され、電極ランド１０４上に、高周波電子部品チップの電極が接合される。
【０００４】
電極ランド１０４の外縁部の少なくとも一部を被覆するように、電極ランド１０４の外側にオーバーコート層１０５が設けられている。
【０００５】
特許文献１では、上記オーバーコート層１０５の形成により、電極ランド１０４のセラミック多層基板１０１への密着強度が高められている。
【０００６】
オーバーコート層１０５は、基板と同一材料により、あるいは絶縁性材料に着色剤を微量添加した材料により形成されている。
【０００７】
特許文献１では、オーバーコート層１０５の表面と、電極ランド１０４のオーバーコート層１０５に覆われていない露出部分とを同一平面上とするように、電極ランド１０４の外周近傍部分が基板内に埋設されている。それによって、電子部品の実装時の安定性を高めることができ、かつフラックス等の洗浄残渣の除去が容易であるとされている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００２−１９８６３７
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上記のように、特許文献１では、ガラスセラミックスからなる積層セラミック基板と電極ランドとの密着性を高めるために上記絶縁層が形成されているにすぎない。
【００１０】
また、オーバーコート層と電極ランドとの段差を解消するために、電極ランドの露出部分と、オーバーコート層の表面とを同一平面内に位置させている。すなわち、オーバーコート層と電極ランドとの段差におけるフラックス残渣による電極ランドの腐食、すなわちケミカルマイグレーションを防止し、かつフラックスの洗浄を容易としているにすぎない。
【００１１】
他方、本願発明者らは、電子部品モジュールの中でも、フェライトからなる基板層を有する多層基板を用いた電子部品モジュールでは、ランド電極上に半田により電子部品チップを接合した場合、フェライトがフラックスにより侵食され、ランド電極と多層基板の内層に設けられランド電極と異なる電位に接続される内部導電体との間の絶縁抵抗ＩＲの劣化が生じることを初めて見出した。特許文献１には、このようなフェライトからなる基板層を有する多層基板からなるモジュール基板の半田付け時の特有の問題点については何ら示されていない。
【００１２】
本発明の目的は、上述した従来技術の現状に鑑み、フェライトからなる基板層を有する多層基板上に電子部品素子が実装されている電子部品モジュールであって、ランド電極と多層基板の内層に設けられており、ランド電極と異なる電位に接続される内部導電体との間の絶縁抵抗ＩＲの劣化を抑制することを可能とした電子部品モジュールを提供することにある。
【課題を解決するための手段】
【００１３】
本発明にかかる電子部品モジュールは、上面と、下面とを有し、フェライトからなる基板層を有する多層基板と、前記多層基板の上面に設けられたランド電極と、前記多層基板のランド電極に電気的に接続されるように該多層基板に実装された電子部品素子と、前記電子部品素子と前記ランド電極とを接合しており、かつ半田からなる接合剤と、前記多層基板の上面に設けられており、かつ前記ランド電極の外側の領域から該ランド電極の外周縁の少なくとも一部を超えて前記ランド電極の上面の一部に入り込むように形成された絶縁性材料層とを備える。
【００１４】
本発明にかかる電子部品モジュールのある特定の局面では、上記絶縁性材料層はフェライトからなる。その場合には、多層基板と同じくフェライトを用いて、絶縁性材料層を形成することができる。従って、材料の種類を少なくすることができる。よって、製造工程及びコストを低減することができる。
【００１５】
本発明にかかる電子部品モジュールの他の特定の局面では、前記多層基板内において前記ランド電極とは異なる電位に接続される第１，第２の内部導電体が設けられており、前記第１の内部導電体の前記ランド電極との距離が、前記第２の内部導電体と前記ランド電極の間の距離よりも小さくされている。前記ランド電極の前記第１の内部導電体側の端縁において、前記絶縁性材料層が該端縁から前記ランド電極の内側に至っている部分の長さが、前記ランド電極の前記第２の前記内部導電体側の端縁において前記絶縁性材料層が該端縁を超えて前記ランド電極の内側に至っている部分の長さよりも長くされている。この場合には、内部導電体と相対的に近接しているランド電極の端縁において、絶縁性材料層がランド電極の内側に至っている部分の長さが相対的に長くされているので、絶縁抵抗の劣化をより確実に抑制することができる。
【００１６】
本発明にかかる電子部品モジュールのさらに他の特定の局面では、前記多層基板の前記上面が、フェライト基板層の上面である。このようにフェライト基板層が多層基板の最上部に位置していたとしても、絶縁抵抗の劣化を確実に抑制することができる。
【００１７】
本発明にかかる電子部品モジュールのさらに別の特定の局面では、前記多層基板が、非磁性体フェライト基板層と、磁性体フェライト基板層とを有する。このように、本発明においては、多層基板は、非磁性体フェライト基板層と磁性体フェライト基板層とを有する構造であってもよい。特に、多層基板は、磁性体フェライト基板層と、磁性体フェライト基板層の上下に積層された非磁性体フェライト基板層とを有することが好ましい。この場合には、磁性体フェライト基板層が両側の非磁性体フェライト基板層で挟持されているので、磁性体フェライト基板層内に、インダクタンス値の高いコイル等を形成することができる。
【００１８】
本発明にかかる電子部品モジュールでは、多層基板内にコイル導体が設けられていてもよい。多層基板がフェライト層を有するため、コイル導体を内部に設けた場合、インダクタンス値の高いコイルを構成することができる。
【発明の効果】
【００１９】
本発明にかかる電子部品モジュールでは、上記ランド電極の外周縁の少なくとも一部からランド電極の上面の一部に入り込むように絶縁性材料層が設けられているため、絶縁性材料層の下方にランド電極が位置している部分では、絶縁性材料層がフラックスにより侵食されたとしても、下方のランド電極により、ランド電極の下方の多層基板層の侵食が生じ難い。加えて、絶縁性材料層が設けられている部分におけるランド電極外周縁部分では、絶縁性材料層がフラックスにより侵食されることになるため、フラックスによる下方の多層基板層の侵食が生じ難い。従って、ランド電極と多層基板の内層に設けられランド電極と異なる電位に接続される内部導電体との間の絶縁抵抗の劣化を確実に抑制することができる。
【図面の簡単な説明】
【００２０】
【図１】（ａ）及び（ｂ）は、本発明の一実施形態の電子部品モジュールの要部を説明するための部分切欠平面図及び部分切欠正面断面図である。
【図２】本発明の一実施形態の電子部品モジュールの回路構成を示す略図的回路図である。
【図３】本発明の一実施形態の電子部品モジュールの正面断面図である。
【図４】図３に示した実施形態の電子部品モジュールにおいて絶縁性材料層の図示を省略した構造を示す模式的平面図である。
【図５】図３に示した実施形態の電子部品モジュールの積層構造を説明するための模式的平面図である。
【図６】図３に示した実施形態の電子部品モジュールにおける、ランド電極と、絶縁性材料層と、内部の導電体との関係を説明するための部分切欠正面断面図である。
【図７】（ａ）は、従来のセラミック積層基板の部分切欠平面図であり、（ｂ）はその部分切欠正面断面図である。
【発明を実施するための形態】
【００２１】
以下、図面を参照しつつ、本発明の具体的な実施形態を説明することにより、本発明を明らかにする。
【００２２】
図１（ａ）及び（ｂ）は、本発明の一実施形態に係る電子部品モジュールの要部を説明するための部分切欠平面図及び部分切欠正面断面図である。
【００２３】
図１（ｂ）に示すように、セラミック多層基板１上に、ランド電極２が形成されている。セラミック多層基板１は、磁性体フェライトからなる基板層１ａ〜１ｃを有する。
【００２４】
セラミック多層基板１は、フェライト基板層１ａ〜１ｃ以外の他のフェライト基板層及び／またはフェライト以外の絶縁性材料からなる基板層を積層した構造を有していてもよい。また、セラミック多層基板１は、磁性または非磁性のフェライト基板層のみを積層した構造を有していてもよい。
【００２５】
ランド電極２は、Ａｌ、Ｃｕ、Ａｇ、Ａｕなどの適宜の金属もしくは合金からなる。ランド電極２は、電子部品チップが搭載される電極である。搭載に際しては、ランド電極２上に半田３が付与される。加熱により半田３を溶融し、電子部品チップの下面のバンプもしくは端子電極に、半田３からなる接合材によりランド電極２が接合される。ランド電極２の平面形状は特に限定されないが、本実施形態では、矩形の平面形状を有する。すなわち、ランド電極２は、対向し合う２つの辺２ａ，２ｃと、対向し合う２つの辺２ｂ，２ｄとを有する。
【００２６】
本実施形態では、辺２ｂ及び辺２ｄの外側の領域からランド電極２の内側に被さるように、絶縁性材料層４，５が形成されている。絶縁性材料層４，５は、適宜の絶縁性材料からなる。好ましくは、フェライト基板層１ａ〜１ｃと同様に、絶縁性材料層４，５はフェライトからなる。その場合には、フェライト基板層１ａと同じ材料を利用して絶縁性材料層４，５を形成することができる。従って、材料の種類を少なくすることができる。
【００２７】
半田３は、電子部品チップを搭載する際に付与されるものである。従って、電子部品チップを搭載する前には、図１（ａ）及び（ｂ）に示す半田３は付与されていない。半田付けに際しては、半田３を含む半田ペーストをディスペンス法や転写法などの公知の方法でランド電極２上に塗布する。次に電子部品チップを搭載する。加熱により電子部品チップをランド電極に半田付けする。
【００２８】
図１（ａ）及び（ｂ）では、ランド電極２の辺２ｂ，２ｄ側の部分は、絶縁性材料層４，５で覆われている。辺２ａ，２ｃ側の部分は、絶縁性材料層で覆われていない。従って、半田ペーストに含まれるフラックスが広がり、ランド電極２の辺２ａ，２ｃからフラックスが多層基板表面に至る。従って、辺２ａ，２ｃ近傍部分においてフェライト基板層１ａがフラックスにより侵食する。
【００２９】
これに対して、絶縁性樹脂層４，５で覆われている辺２ｂ，２ｄ側の部分では、フラックスが絶縁性樹脂層４，５の表面を濡れ広がる。この場合、絶縁性樹脂層４，５はフラックスにより侵食されるが、絶縁性樹脂層４，５の下方にランド電極２が位置している部分では、ランド電極２により、ランド電極２の下方のフェライト基板層１ａの侵食が防止される。また、辺２ｂ，２ｄ及びその外側近傍部分では、絶縁性樹脂層４，５がフラックスにより侵食されることにより、絶縁性樹脂層４，５の下方のフェライト基板層１ａの侵食が確実に防止される。すなわち、絶縁性樹脂層４，５が設けられているため、多層基板１を構成しているフェライト基板層１ａ〜１ｃの侵食を確実に抑制することができる。
【００３０】
上記絶縁材料層に覆われていない辺２ａ，２ｃ側の部分については内層まで侵食するが、絶縁性樹脂層４、５で覆われている辺２ｂ，２ｄ側の部分については下層のランド電極がその侵食を阻止する。
【００３１】
具体的には、図１（ｂ）において、余剰のフラックスは、矢印Ａで示すように、絶縁性材料層４，５の上を伝い、絶縁性材料層４，５のランド電極２とは反対側の端部に向かって進むこととなる。この場合、フラックスにより絶縁性材料層４，５が侵食されることになる。しかしながら、絶縁性材料層４，５の下方にランド電極２が位置している部分では、ランド電極２により下方のフェライト基板層１ａの侵食が防止される。そして、ランド電極２の辺２ｂ，２ｄ及びその外側近傍では、絶縁性材料層４，５がフラックスで侵食されることになるため、絶縁性材料層４，５の直下に位置しているフェライト基板層１ａのフラックスによる侵食が確実に抑制される。すなわち、ランド電極２の辺２ｂ及びその外側近傍において、セラミック多層基板１のフェライト基板層１ａへのフラックスの侵入を確実に抑制することができる。
【００３２】
絶縁性材料層が設けられていないランド電極２の辺２ａ，２ｃが位置している部分においては、余剰のフラックスがセラミック多層基板１のフェライト基板層１ａ内に侵入する。フラックスがセラミック多層基板１のフェライト基板層１ａに侵入すると、フェライト中の酸化物成分がフラックスにより溶解し、フェライト基板層１ａが侵食される。その結果、フェライト多層基板の侵食によりランド電極２と、ランド電極２と隔てられており、ランド電極２と異なる電位に接続される内部導電体との間の絶縁抵抗が低下する。
【００３３】
なお、フラックスが、絶縁性材料層４のランド電極２とは反対側の端部４ａや、絶縁性材料層５の端部５ａに至るおそれはある。しかしながら、端部４ａ，５ａではフェライト基板層１ａ表面が侵食されたとしても、ランド電極２と、内部導電体６，７との間の絶縁抵抗ＩＲにはほとんど影響を与えない。また絶縁材料層４が、隣接するランド電極に形成された絶縁材料層につながる場合には、絶縁性材料層がフラックスにより侵食されるため、絶縁性材料層の直下に位置しているフェライト基板層１ａにフラックスが侵食し難い。
【００３４】
上記のように、本実施形態では、セラミック多層基板１に設けられたランド電極２の外周縁の少なくとも一部において、ランド電極２の外側の領域からランド電極２の外周縁の一部を超えてランド電極２内に至るように絶縁性材料層４，５が設けられているため、絶縁抵抗の低下を確実に抑制することができる。
【００３５】
上記のように、絶縁性材料層４，５は、フラックスによりそれ自身が侵食され、フラックスの絶縁性材料層４，５の下方のフェライト基板層１ａの侵入を抑制するように作用する。この場合、好ましくは、絶縁性材料層４，５のランド電極２内の端部からランド電極２の辺２ｂ，２ｄに向かうにつれて、その高さが高くされていることが好ましい。それによって、フラックスのランド電極２の辺２ｂ，２ｄ側への広がりを抑制することができる。
【００３６】
なお、ランド電極２とは異なる電位に接続される内部導電体６，７のうち、内部導電体６とランド電極２との間の距離Ｘは、ランド電極２と内部導電体７との間の距離Ｙよりも短い。このような構造においては、好ましくは、ランド電極２と内部導電体との間の距離が短い側、すなわちランド電極２の辺２ｄ側において、絶縁性材料層５のオーバーコート長Ｌ１を、辺２ｂ側におけるオーバーコート長Ｌ２よりも長くすることが望ましい。それによって、絶縁抵抗の低下をより効果的に抑制することができる。これは、ランド電極２に近い内部導電体６側においては、上記フラックスの付着による絶縁抵抗の低下がより大きく影響を与えるためである。従って、好ましくは、図１（ｂ）に示すように、ランド電極２に対し異なる電位に接続される内部導電体が複数ある場合、ランド電極２の相対的に近い内部導電体６側の外周縁部分において、上記オーバーコート長を相対的に長くすることが望ましい。
【００３７】
なお、オーバーコート長とは、絶縁性材料層４，５がランド電極２の外周縁を超えて電極ランドの内側に至っている部分の長さをいうものとする。
【００３８】
本願発明者らは、前述したように、フェライト基板層を有するセラミック多層基板では、上記フラックスがセラミック多層基板表面に到達すると、セラミック多層基板表面が侵食され、それによってランド電極と、異なる電位に接続される内部導電体との間の絶縁抵抗が劣化するという問題を初めて見出したものである。本実施形態のように、上記絶縁性材料層４，５を設けることにより、このような絶縁抵抗の低下を確実に抑制することができる。
【００３９】
特開２００５-２０９８８１には、絶縁性材料層４，５と同様に、電極に部分的にオーバーコートされる絶縁性材料層が開示されているが、該絶縁性材料層は、ガラスセラミックスからなる基板への電極の密着強度を高めるために設けられていたものにすぎない。すなわち、フェライトからなる基板における絶縁抵抗の低下という本願発明をなす前提となった問題点は、特開２００５-２０９８８１には、には何ら示されていない。また、前述した特許文献１では、フラックスが段差に残留することによる影響を抑制するために、オーバーコート層と電極表面とを面一にする構成が開示されている。しかしながら、特許文献２の構成は、単にフラックスの除去を容易とするものにすぎず、特許文献１においても、フェライトからなる基板におけるフラックスの侵食による絶縁抵抗の劣化については何ら示されていない。
【００４０】
本発明は、図１（ａ）及び（ｂ）に示したように、フェライト基板層１ａを有するセラミック多層基板１におけるランド電極２の外周縁におけるフラックスの侵食による絶縁抵抗の低下を抑制することを特徴とするものである。従って、上記ランド電極２の外周縁の全周において、外周縁から内側に至るように絶縁性材料層が形成されていてもよい。
【００４１】
次に、図２〜図６を参照して、上記実施形態と同様に、絶縁性材料層がセラミック多層基板上に設けられている本発明の第２の実施形態を説明する。第２の実施形態の電子部品モジュールは、図２に示す回路構成を有する。
【００４２】
図３に示すように、電子部品モジュール１１は、セラミック多層基板１２と、セラミック多層基板１２上に搭載されるＩＣチップ１３及びコンデンサ１４とを有する。
【００４３】
電子部品モジュール１１では、セラミック多層基板１２内にコイル１５が内蔵されている。
【００４４】
また、ＩＣチップ１３は、ＤＣ−ＤＣコンバータの制御ＩＣチップである。
【００４５】
電子部品モジュール１１は、制御ＩＣチップ１３とコイル１５及びコンデンサ１４とにより構成されたＤＣ−ＤＣコンバータモジュールである。
【００４６】
ＩＣチップ１３のスイッチング端子１３ｆに、セラミック多層基板１２内に内蔵されているコイル１５の一端が接続されている。コイル１５の他端が出力端子１６に接続されている。コイル１５と出力端子１６との間の接続点１７とグラウンド端子１８との間にコンデンサ１４が接続されている。このコンデンサ１４が、セラミック多層基板１２に搭載されている。
【００４７】
入力電圧端子１３ｄに電池が接続される。出力端子１６から電池電圧の変動によらず一定の電圧が出力される。ＥＮ端子１３ｇの入力信号がハイのときＤＣ−ＤＣコンバータを動作させ、ローの場合、動作停止にする。
【００４８】
上記電子部品モジュール１１の具体的構造を図３〜図５を参照して説明する。
【００４９】
図３に示すように、電子部品モジュール１１では、セラミック多層基板１２上に、上記ＩＣチップ１３及びコンデンサ１４が搭載されている。
【００５０】
セラミック多層基板１２は、本実施形態では、上から順に、非磁性体フェライト基板層１２ａ、磁性体フェライト基板層１２ｂ及び非磁性体フェライト基板層１２ｃを順に積層した構造を有する。このような積層構造は、磁性体グリーンシートの積層体の上下に、非磁性体フェライトグリーンシートを適宜の枚数積層し、一体化した後、焼成することにより得ることができる。
【００５１】
セラミック多層基板１２内には、複数の磁性体フェライト層間を接続するように設けられたコイル導体により前述したコイル１５が構成されている。このようなコイル１５は、Ａｌ、Ｃｕ、Ａｇなどの適宜の導電ペーストを、磁性体グリーンシート上に印刷し、上記セラミック多層基板１２を得る焼成工程により焼結することにより得ることができる。より詳細には、複数枚の磁性体グリーンシート上に、コイルの巻回部分を導電ペーストの印刷により形成する。次に、ビアホール電極により各巻回部分を接続することにより、コイル１５を構成するコイル導体を形成することができる。このようなセラミック多層基板１２に内蔵されるコイル１５は、周知の積層コイルの製造方法により実現することができる。
【００５２】
本実施形態では、磁性体フェライト基板層１２ｂ内に上記コイル１５が形成されており、かつ磁性体フェライト基板層１２ｂの上下が非磁性体フェライト基板層１２ａ，１２ｃからなるため、大きなインダクタンスのコイル１５を得ることができる。
【００５３】
もっとも、本発明においては、セラミック多層基板１２を構成する基板層は本実施形態の構造に限定されるものではない。すなわち、フェライト基板層以外の絶縁性基板層を積層していてもよい。また、非磁性体フェライト基板層と、磁性体フェライト基板層の双方を積層したものに限らず、磁性体フェライト基板層のみによりセラミック多層基板１２が形成されていてもよく、また非磁性体フェライト基板層のみによりセラミック多層基板１２が形成されていてもよい。
【００５４】
図３に示すように、セラミック多層基板１２の上面には、ランド電極２１〜２４が形成されている。もっとも、図４に平面図で示すように、ランド電極２１〜２４以外に、ランド電極２５，２６もセラミック多層基板１２の上面に形成されている。
【００５５】
なお、図４では、理解を容易とするために、図３の絶縁性材料層の図示は省略してある。すなわち、図４は、セラミック多層基板１２上において、絶縁性材料層を除去した状態を示す平面図であり、後述の図５は、上記絶縁性材料層が形成されている本実施形態で用いられるセラミック多層基板１２の模式的平面図である。
【００５６】
ランド電極２１〜２６のうち、ランド電極２１，２２，２５，２６は、ＩＣチップ１３の下面の端子電極に接合される部分である。このうち、ランド電極２５は、図２に入力電圧端子１３ｄに相当する。また、ランド電極２１は、ＩＣチップ１３のＥＮ端子に接続されている。他方、ランド電極２６は、図２のスイッチング端子１３ｆに相当する。ランド電極２２は、図２のグラウンド端子１３ｅに相当する。さらに、ランド電極２３は、図２の接続点１７に相当し、ランド電極２４は図２のコンデンサ１４が接続されるグラウンド端子１８に相当する。
【００５７】
図３では、図４のランド電極２１，２２，２３，２４が設けられている部分の断面が模式的に示されている。
【００５８】
また、図４及び図５では、一点鎖線により、セラミック多層基板１２の下面１２ｅに形成されているランド電極３１〜３３が略図的セラミック多層基板１２を透かして一点鎖線で示されている。図４及び図５では、セラミック多層基板１２内に設けられた前述のコイル１５の巻回部分が破線で略図的に示されている。
【００５９】
まず、図３及び図４により、セラミック多層基板１２内の構造を説明し、次に図５を参照して、上記絶縁性材料層を設けたセラミック多層基板１２を説明することとする。
【００６０】
図３に戻り、セラミック多層基板１２内には、コイル１５の一端に接続される内部導電体４１が、セラミック多層基板１２の中間高さ位置に形成されている。内部導電体４１は、図面の紙背方向へ延ばされており、図示しないビアホール電極により図４のランド電極２６に接続されている。ランド電極２６は図２のスイッチング端子１３ｆに相当する。他方、コイル１５の他端は、内部導電体４１よりも下方に設けられた内部導電体４３に接続されている。
【００６１】
ビアホール電極４８の一端がランド電極２２に接続されている。ビアホール電極４８の他端が図示しない内部導電体によりビアホール電極４７に接続されている。ビアホール電極４７により下方のランド電極３３に接続されている。
【００６２】
また、コンデンサ１４の一方の電極１４ａが、ランド電極２３に接続されている。ランド電極２３は、セラミック多層基板１２に設けられたビアホール電極４４に接続されている。ビアホール電極４４は、セラミック多層基板１２内に埋設された内部導電体４５に接続されている。内部導電体４５が、ビアホール電極４６に接続されている。従って、コイル１５の端部と、コンデンサ１４の電極１４ａとが電気的に接続されている。また、ビアホール電極４６が、下面のランド電極３２に接続されている。下面のランド電極３２は、図２における出力端子１６に相当する。
【００６３】
コンデンサ１４の電極１４ｂがビアホール電極４７により下方のランド電極３３に接続されている。
【００６４】
ＥＮ端子が接続されたランド電極２１にビアホール電極４９の一端が接続されている。ビアホール電極４９の他端が図示しない内部導電体により図示しないビアホール電極に接続されている。このビアホール電極により下方のランド電極３４に接続されている。
【００６５】
また、図４では、セラミック多層基板１２の上面の電極形状の理解を容易にするために、ランド電極２１〜２４の少なくとも外周縁の一部からランド電極２１〜２４に入り込み得る絶縁性材料層を図示していない。もっとも、図３に示すように、各ランド電極２１〜２４において、ランド電極２１〜２４の外周縁から内側に入り込み得る絶縁性材料層５１が設けられている。この絶縁性材料層５１の設けられた平面図を図５に示す。図５では、絶縁性材料層５１を斜線のハッチングを付して示す。
【００６６】
図５に示すように、図４に示した平面形状において、さらに上記絶縁性材料層５１が、ランド電極２１〜２４の外周縁の少なくとも一部を超えてランド電極２１〜２４内に至るように形成されている。
【００６７】
なお、図４及び図５において、コイル１５が下方に位置している部分を破線で示すこととする。また、内部導電体４５が下方に位置している部分を二点鎖線で示すこととする。
【００６８】
ランド電極２４の部分を代表して絶縁性材料層５１を説明する。図６に示すように、ランド電極２４の下方には、異なる電位に接続される内部導電体として、コイル１５が位置する。
【００６９】
従って、ランド電極２４上に、半田を用いてコンデンサ１４を搭載する際に、フラックスが、ランド電極２４の上面を伝い、セラミック多層基板１２側に達するおそれがある。この場合、本実施形態では、絶縁性材料層５１が、ランド電極２４のコイル１５が位置する側の端部２４ａ側において、絶縁性材料層５１が設けられている。すなわち、絶縁性材料層５１は、セラミック多層基板１２の上面において、ランド電極２４の外側の領域から、端部２４ａを超えてランド電極２４上に位置している。従って、フラックスは、端部２４ａ側に至らず、絶縁性材料層５１上を矢印Ｂで示すように移動することとなる。よって、本実施形態において、図１（ａ）及び（ｂ）で示した絶縁性材料層と同様に、絶縁性材料層５１が設けられているため、セラミック多層基板１２のランド電極２４の端部２４ａ近傍における侵食を確実に抑制することができる。よって、絶縁抵抗の低下を抑制することができる。
【００７０】
他のランド電極２１〜２３においても同様である。すなわち、図３に示すように、ランド電極２３では、上記異なる電位に接続されるコイル１５が下方に位置しているため、ランド電極２３では、その外周縁の全周にわたり絶縁性材料層５１が形成されている。
【００７１】
また、ランド電極２１においても、絶縁性材料層５１ａ，５１ｂが設けられている。もっとも、ランド電極２１では、異なる電位に接続される内部導電体４５に近い側の端部２１ａ側における絶縁性材料層５１ｂの前述したオーバーコート長が、反対側の端部２１ｂ側における絶縁性材料層５１ａのオーバーコート長よりも長くされている。
【００７２】
また、ランド電極２２では、絶縁性材料層５１がランド電極２２の全外周縁を超えてランド電極２２上に至るように形成されている。すなわち、ランド電極２２の下方に異なる電位に接続される内部導電体４５が形成されているため、ランド電極２２の全周にわたり、上記絶縁性材料層５１が形成されている。
【００７３】
また、ランド電極２５，２６においても、同様に絶縁性樹脂層５１が形成されている。
【００７４】
ランド電極２６とコイル１５の一端とは互いに接続されており同電位である。従って、ランド電極２６のコイル１５に近い側の部分に絶縁材料層５１を特に設ける必要はない。一方、ランド電極２６と内部導電体４５とは異なる電位に接続される。従って、ランド電極２６の内部導電体４５に近い側の部分に絶縁性材料層５１が設けられる。
【００７５】
このように、本実施形態の電子部品モジュール１１では、セラミック多層基板１２の上面に形成されたランド電極２１〜２６において、その外周縁の少なくとも一部を超えてランド電極上面に至るように絶縁性材料層５１が形成されているため、図１に示した実施形態と同様に、絶縁抵抗の低下を効果的に抑制することができる。
【００７６】
また、特に図示はしないが、下面側のランド電極３１〜３４においても、同様に絶縁性材料層を形成してもよい。すなわち、電子部品モジュール１１を、さらに他の基板上に搭載する際には、下面側のランド電極３１〜３４が用いられる。このランド電極３１〜３４を半田付けにより他の回路基板に接合する場合、同様に、フラックスによりセラミック多層基板１２の侵食をランド電極３１〜３４の外周縁部分において防止するために、絶縁性材料層を設けることが好ましい。
【００７７】
ランド電極３３と、コイル１５とは、異なる電位に接続される。従って、ランド電極３３のコイル１５に近い側の部分に絶縁性材料層５２が設けられる。
【００７８】
また、本発明においては、セラミック多層基板において、複数のランド電極の全てに上記絶縁性材料層が設けられる必要はない。もっとも、好ましくは、全てのランド電極において、上記絶縁性材料層を設けることが望ましい。
【００７９】
なお、上記実施形態では、ＩＣチップ１３を搭載するためのランド電極として、矩形のランド電極を示した。もっとも、ＩＣチップを搭載するためのランド電極は、通常、円形の平面形状を有することが多い。従って、ランド電極の平面形状は円形であってもよい。
【００８０】
また、ランド電極２１にＥＮ端子１３ｇ、ランド電極２２にグラウンド端子１３ｅ、ランド電極３１に電圧入力端子１３ｄ、ランド電極２６にスイッチング端子１３ｆが接続されていたたが、必ずしもこのような構成に限定されない。また、ＩＣチップ１３の端子数も特に限定されない。
【００８１】
また、上記実施形態では、セラミック多層基板１２上にＩＣチップ１３及びコンデンサ１４が搭載されていたが、本発明において、セラミック多層基板に搭載される電子部品チップはＩＣチップ１３及びコンデンサ１４に限定されるものではない。
【００８２】
また、セラミック多層基板１２内に、インダクタンスを構成するコイル１５が形成されていたが、コイル１５に加えて、さらに他のコイルや他の電子部品素子がセラミック多層基板１２内に形成されていてもよい。また、セラミック多層基板１２内に、コイルなどの電子部品素子が構成されておらずともよい。
【００８３】
具体的な実験例につき説明する。
【００８４】
セラミック多層基板として、以下の積層構造を有し、かつ前述した図３〜図５に示すコイル１５及び内部導電体等が形成された積層基板を用意した。
【００８５】
セラミック多層基板の基板層の構成：非磁性体フェライト層１２ａ、フェライト基板層１２ｂ及び非磁性体フェライト基板層１２ｃからなる積層体を用いた。非磁性体フェライト層１２ａにおいて内部導電体４５の上方に位置する非磁性セラミックグリーンシートの枚数を１枚、２枚、４枚または６枚とした。このようにして、ランド電極２２と内部導電体４５との距離をそれぞれ２５μｍ、５０μｍ、１００μｍまたは１５０μｍに異ならせた複数種のセラミック多層基板を用意した。
【００８６】
上記セラミック多層基板上に、設けられている上記ランド電極２２が形成されている部分において、絶縁性材料層５１を上述したように形成した。ただし、ランド電極２２の端部２４ａと、異なる電位に接続される内部導電体４５との間の距離を２５、５０または１００μｍとした３種類の構造を用意した。そして、上記３種類のセラミック多層基板上に、絶縁性材料層５１のオーバーコート長を、５０、１００または１５０μｍとなるように絶縁性材料層５１を形成した。このようにして得られた各実施例の電子部品モジュール１１において、高温高湿度環境試験を行って後ランド電極２２が接続されているランド電極３３と、内部導電体４５の他端が接続されているランド電極３２との間の絶縁抵抗を測定した。上記絶縁抵抗の測定に際しては、ランド電極３２とランド電極３３との間にＤＣ１５Ｖを印加して流れる電流を測定することにより、電圧と電流の比として絶縁抵抗を算出した。その絶縁抵抗により、ランド電極２２と、内部導電体４５との間の絶縁抵抗を評価した。
【００８７】
なお、ＩＣチップ１３の絶縁抵抗は小さいのでＩＣチップ１３及びコンデンサ１４を搭載しないではんだペーストのみを塗布した。
【００８８】
結果を下記の表１に示す。
【００８９】
また、比較のために、上記絶縁性材料層が形成されていない下記の表１に示す比較例１〜４の電子部品モジュールを用意した。この比較例１〜４の電子部品モジュールについても同様に絶縁抵抗を測定した。結果を下記の表１に示す。
【００９０】
下記の表１では、比較例１において、フラックスが塗布される前のランド電極２２と内部導電体４５との絶縁抵抗を上記のようにランド電極３２とランド電極３３との間の絶縁抵抗を測定することにより測定し、この値を基準絶縁抵抗値とした。そして、ランド電極２４にフラックスを付与し高温高湿度環境試験を行った後のランド電極２２と内部導電体４５との絶縁抵抗、すなわち上記のようにして測定された絶縁抵抗値が、上記基準絶縁抵抗値と比較してｌｏｇ１０（絶縁抵抗値）低下量が１以上の場合に絶縁抵抗の劣化ありとした。また、上記絶縁抵抗の低下が、ｌｏｇ１０（絶縁抵抗値）低下量が１未満である場合には、絶縁抵抗の劣化なしとした。
【００９１】
【表１】
【００９２】
表１から明らかなように、比較例２〜４では、絶縁性材料層が設けられていないため、絶縁抵抗が劣化した。
【００９３】
これに対して、実施例１〜８では、いずれも内部導電体４５とランド電極２２との間の距離は、１００μｍ以下と小さいが、絶縁抵抗の劣化は認められなかった。もっとも、実施例６では、内部導電体４５とランド電極２２との間の距離が２５μｍと短く、しかも絶縁性材料層５１のオーバーコート長が５０μｍと小さかったため、絶縁抵抗の劣化は基準絶縁抵抗値と比べてｌｏｇ１０（絶縁抵抗値）低下量が３であった。
【００９４】
さらに、実施例６及び実施例７では、内部導電体４５とランド電極２２との間の距離が２５μｍと非常に小さいにもかかわらず、絶縁抵抗の劣化はｌｏｇ１０（絶縁抵抗値）低下量が１未満であり、ほとんど認められなかった。従って、絶縁抵抗の劣化を抑制しつつ、セラミック多層基板の小型化及び高密度化を図り得ることがわかる。
【符号の説明】
【００９５】
１…セラミック多層基板
１ａ〜１ｃ…フェライト基板層
２…ランド電極
２ａ〜２ｄ…辺
３…半田
４，５…絶縁性材料層
４ａ，５ａ…端部
６，７…内部導電体
１１…電子部品モジュール
１２…セラミック多層基板
１２ａ，１２ｃ…非磁性体フェライト基板層
１２ｂ…磁性体フェライト基板層
１２ｅ…下面
１３…ＩＣチップ
１３ｄ…入力電圧端子
１３ｅ…グラウンド端子
１３ｆ…スイッチング端子
１３ｇ…ＥＮ端子
１４…コンデンサ
１４ａ，１４ｂ…電極
１５…コイル
１６…出力端子
１７…接続点
１８…グラウンド端子
２１〜２６…ランド電極
２１ａ，２１ｂ…端部
２２ａ，２２ｂ…端部
２４ａ…端部
３１〜３４…ランド電極
４１，４３，４５，４８，４９…内部導電体
４４，４６，４７…ビアホール電極
５１，５２…絶縁性材料層
５１ａ，５１ｂ…絶縁性材料層
【特許請求の範囲】
【請求項１】
上面と、下面とを有し、フェライトからなる基板層を有する多層基板と、
前記多層基板の上面に設けられたランド電極と、
前記多層基板のランド電極に電気的に接続されるように該多層基板に実装された電子部品素子と、
前記電気部品素子と前記ランド電極とを接合しており、かつ半田からなる接合剤と、
前記多層基板の上面に設けられており、かつ前記ランド電極の外側の領域から該ランド電極の外周縁の少なくとも一部を超えて前記ランド電極の上面の一部に入り込むように形成された絶縁性材料層とを備える、電子部品モジュール。
【請求項２】
前記絶縁性材料層がフェライトからなる、請求項１に記載の電子部品モジュール。
【請求項３】
前記多層基板内において前記ランド電極とは異なる電位に接続される第１，第２の内部導電体が設けられており、前記第１の内部導電体の前記ランド電極との距離が、前記第２の内部導電体と前記ランド電極の間の距離よりも小さくされており、前記ランド電極の前記第１の内部導電体側の端縁において、前記絶縁性材料層が該端縁から前記ランド電極の内側に至っている部分の長さが、前記ランド電極の前記第２の前記内部導電体側の端縁において前記絶縁性材料層が該端縁を超えて前記ランド電極の内側に至っている部分の長さよりも長くされている、請求項１又は２に記載の電子部品モジュール。
【請求項４】
前記多層基板の前記上面が、フェライト基板層の上面である、請求項１〜３のいずれか１項に記載の電気部品モジュール。
【請求項５】
前記多層基板が、非磁性体フェライト基板層と、磁性体フェライト基板層とを有する、請求項１〜４のいずれか１項に記載の電子部品モジュール。
【請求項６】
前記多層基板が、磁性体フェライト基板層と、磁性体フェライト基板層の上下に積層された非磁性体フェライト基板層とを有する、請求項５に記載の電子部品モジュール。
【請求項７】
前記多層基板内にコイル導体が設けられている、請求項１〜６のいずれか１項に記載の電子部品モジュール。
【請求項１】
上面と、下面とを有し、フェライトからなる基板層を有する多層基板と、
前記多層基板の上面に設けられたランド電極と、
前記多層基板のランド電極に電気的に接続されるように該多層基板に実装された電子部品素子と、
前記電気部品素子と前記ランド電極とを接合しており、かつ半田からなる接合剤と、
前記多層基板の上面に設けられており、かつ前記ランド電極の外側の領域から該ランド電極の外周縁の少なくとも一部を超えて前記ランド電極の上面の一部に入り込むように形成された絶縁性材料層とを備える、電子部品モジュール。
【請求項２】
前記絶縁性材料層がフェライトからなる、請求項１に記載の電子部品モジュール。
【請求項３】
前記多層基板内において前記ランド電極とは異なる電位に接続される第１，第２の内部導電体が設けられており、前記第１の内部導電体の前記ランド電極との距離が、前記第２の内部導電体と前記ランド電極の間の距離よりも小さくされており、前記ランド電極の前記第１の内部導電体側の端縁において、前記絶縁性材料層が該端縁から前記ランド電極の内側に至っている部分の長さが、前記ランド電極の前記第２の前記内部導電体側の端縁において前記絶縁性材料層が該端縁を超えて前記ランド電極の内側に至っている部分の長さよりも長くされている、請求項１又は２に記載の電子部品モジュール。
【請求項４】
前記多層基板の前記上面が、フェライト基板層の上面である、請求項１〜３のいずれか１項に記載の電気部品モジュール。
【請求項５】
前記多層基板が、非磁性体フェライト基板層と、磁性体フェライト基板層とを有する、請求項１〜４のいずれか１項に記載の電子部品モジュール。
【請求項６】
前記多層基板が、磁性体フェライト基板層と、磁性体フェライト基板層の上下に積層された非磁性体フェライト基板層とを有する、請求項５に記載の電子部品モジュール。
【請求項７】
前記多層基板内にコイル導体が設けられている、請求項１〜６のいずれか１項に記載の電子部品モジュール。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１１−２５８６０７（Ｐ２０１１−２５８６０７Ａ）
【公開日】平成２３年１２月２２日（２０１１．１２．２２）
【国際特許分類】
【出願番号】特願２０１０−１２９２９９（Ｐ２０１０−１２９２９９）
【出願日】平成２２年６月４日（２０１０．６．４）
【出願人】（０００００６２３１）株式会社村田製作所 (3,635)
【Ｆターム（参考）】
【公開日】平成２３年１２月２２日（２０１１．１２．２２）
【国際特許分類】
【出願日】平成２２年６月４日（２０１０．６．４）
【出願人】（０００００６２３１）株式会社村田製作所 (3,635)
【Ｆターム（参考）】
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