ＭＥＭＳ・半導体複合回路の製造方法
【課題】ＭＥＭＳ構造体を形成するための犠牲層及びこれに接するように設けられる構造
層を半導体素子の構成要素の製造プロセスと一体化することにより、性能を犠牲にせずに
、プロセス数の低減により製造コストを削減する。
【解決手段】本発明は、半導体基板１０と、半導体基板の表層部に設けられたＭＥＭＳ構
造体２０Ｓ及び半導体素子３０Ｓと、を有するＭＥＭＳ・半導体複合回路の製造方法にお
いて、犠牲層２３が形成されると同時に素子絶縁膜３１が形成される第１形成工程と、犠
牲層に接するようにＭＥＭＳ構造層２４が形成されると同時に素子電極層３２が形成され
る第２形成工程と、第１形成工程及び第２形成工程の後に、犠牲層が除去されることによ
りＭＥＭＳ構造層が動作可能に構成されるリリース工程と、を具備する。
層を半導体素子の構成要素の製造プロセスと一体化することにより、性能を犠牲にせずに
、プロセス数の低減により製造コストを削減する。
【解決手段】本発明は、半導体基板１０と、半導体基板の表層部に設けられたＭＥＭＳ構
造体２０Ｓ及び半導体素子３０Ｓと、を有するＭＥＭＳ・半導体複合回路の製造方法にお
いて、犠牲層２３が形成されると同時に素子絶縁膜３１が形成される第１形成工程と、犠
牲層に接するようにＭＥＭＳ構造層２４が形成されると同時に素子電極層３２が形成され
る第２形成工程と、第１形成工程及び第２形成工程の後に、犠牲層が除去されることによ
りＭＥＭＳ構造層が動作可能に構成されるリリース工程と、を具備する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＭＥＭＳ・半導体複合回路の製造方法に係り、特に、ＭＥＭＳ素子と半導体回
路とを一体化する場合に好適な製造技術に関する。
【背景技術】
【０００２】
一般に、基板上にＭＥＭＳ構造体を形成して種々のＭＥＭＳ（微小電気機械システム）
を製造する種々の技術が提案されている（例えば、以下の特許文献１参照）。これらのＭ
ＥＭＳ構造体を製造する場合には通常の半導体製造技術を用いるが、ＭＥＭＳ構造体は半
導体素子とは異なる構造を有するため、ＭＥＭＳ構造体と半導体素子とを同一の半導体基
板上に形成する場合には、通常の半導体製造プロセスよりもプロセス数が増加し、製造コ
ストの増大を招くという問題点がある。
【０００３】
上記のような半導体製造技術を用いたプロセスにおいては、センサ１０とＭＯＳトラン
ジスタのそれぞれの領域において素子分離層１８，１９，２１、絶縁膜２４とトンネル酸
化膜２７、固定電極２８とフローティングゲート３１をそれぞれ同一工程にて形成する方
法が知られている（例えば、以下の特許文献２参照）。この方法では、特に、センサ１０
の一つの層をアニールすることによって半導体素子の特性が変化することがあるので、半
導体素子の特性変化を防止するために、半導体素子のソース・ドレイン注入部と、センサ
１０のダイヤフラムを構成するポリシリコン層３８の活性化アニールを同時に行うことが
提案されている。
【０００４】
【特許文献１】特開２００４−１８１５６７号公報
【特許文献２】特表２００４−５２６２９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、前述の従来の製造方法（特許文献２）では、半導体素子のソース・ドレ
イン注入部と、ダイヤフラムのアニール処理を同時に行うことでＭＯＳトランジスタの特
性変化を回避しているが、センサ１０において最も重要な製造要素である犠牲層３６及び
その上に形成されるダイヤフラム３８の形成工程がそれぞれ半導体素子の構成要素の製造
プロセスとは別に設けられ、当該製造プロセスの後に行われるので、ＭＯＳトランジスタ
の特性への影響を完全に防止することができず、また、プロセス数が十分に低減されず、
製造コストの低減も難しいという問題点がある。
【０００６】
そこで、本発明は上記問題点を解決するものであり、その課題は、ＭＥＭＳ構造体を形
成するための犠牲層及びこれに接するように設けられる構造層を半導体素子の構成要素の
製造プロセスと一体化することにより、性能を犠牲にせずに、プロセス数の低減により製
造コストを削減することにある。
【課題を解決するための手段】
【０００７】
斯かる実情に鑑み、本発明のＭＥＭＳ・半導体複合回路の製造方法は、半導体基板と、
該半導体基板の表層部に設けられたＭＥＭＳ構造体及び半導体素子と、を有するＭＥＭＳ
・半導体複合回路の製造方法において、前記ＭＥＭＳ構造体を形成するために用いる犠牲
層が形成されると同時に、前記半導体素子を構成する素子絶縁膜が形成される第１形成工
程と、前記犠牲層に接するように前記ＭＥＭＳ構造体を構成するＭＥＭＳ構造層が形成さ
れると同時に、前記素子絶縁膜上に前記半導体素子を構成する素子電極層が形成される第
２形成工程と、前記第１形成工程及び前記第２形成工程の後に、前記犠牲層が除去される
ことにより前記ＭＥＭＳ構造層が動作可能に構成されるリリース工程と、を具備すること
を特徴とする。
【０００８】
本発明によれば、ＭＥＭＳ構造体を形成するために用いる犠牲層と半導体素子を構成す
る素子絶縁膜とが第１形成工程において同時に形成されるとともに、ＭＥＭＳ構造体を構
成するＭＥＭＳ構造層と半導体素子を構成する素子電極層とが第２形成工程において同時
に形成されることにより、プロセス数を従来よりもさらに低減することができるため、製
造コストを低減できる。特に、上記犠牲層と、この犠牲層を除去することで動作可能に構
成される上記ＭＥＭＳ構造層とはＭＥＭＳ構造体を製造する上で最も重要な要素であり、
また、これらと同時に形成される素子絶縁膜と素子電極層は半導体素子の構成要素である
ため、これらを同工程において形成することで、製造プロセスを大幅に簡略化することが
できる。また、半導体素子を構成する素子絶縁膜と素子電極層は高精度に形成されるため
、これらと同時に形成される犠牲層とＭＥＭＳ構造層も高精度に形成可能であり、その結
果、ＭＥＭＳ構造体を高精度に形成することが可能になるため、ＭＥＭＳ・半導体複合回
路の性能を低下させる虞も少ない。さらに、ＭＥＭＳ構造体を構成するための犠牲層及び
この後のＭＥＭＳ構造層が半導体素子の素子絶縁膜及び素子電極層と同時に形成されるこ
とで、ＭＥＭＳ構造体の製造プロセスによる半導体素子の特性への影響を従来技術よりも
さらに低減することができる。
【０００９】
本発明において、前記第１形成工程の前に、前記犠牲層の下層に前記ＭＥＭＳ構造体を
構成する下部ＭＥＭＳ構造層を形成する下層形成工程をさらに具備し、前記第１形成工程
では、前記下部ＭＥＭＳ構造層の表面が熱酸化されて前記犠牲層が形成されるとともに、
前記半導体基板の表面が熱酸化されて前記素子絶縁膜が形成されることが好ましい。下部
ＭＥＭＳ構造層もまたＭＥＭＳ構造体の一部を構成する要素であり、この下層ＭＥＭＳ層
の熱酸化によって犠牲層が形成され、これと同時に半導体基板の表面の熱酸化によって素
子絶縁膜が形成されることにより、高品位の素子絶縁膜を形成することができるとともに
犠牲層の厚みを下層ＭＥＭＳ層の構造、組成等により調整することが可能になる。
【００１０】
この場合において、前記半導体基板は単結晶半導体よりなり、前記下部ＭＥＭＳ構造層
は、前記半導体基板を構成する半導体素材と同じ基本素材で構成された多結晶半導体より
なることが好ましい。これによれば、半導体基板を構成する単結晶半導体に形成される熱
酸化膜よりも、多結晶半導体に形成される熱酸化膜の方が厚く形成できるため、素子絶縁
膜よりも犠牲層を厚く形成することが可能になる。ここで、同じ基本素材とは、単元素半
導体であればＳｉやＧｅ等の元素が同じであること、化合物半導体であればＧａＡｓやＩ
ｎＰなどの基本構成元素の組み合わせが同じ（組成比は問わない。）であることを言う。
【００１１】
また、前記下部ＭＥＭＳ構造層は前記半導体基板の前記素子絶縁膜の形成領域と異なる
不純物濃度を有することが好ましい。ＭＥＭＳ構造体に設けられる下部ＭＥＭＳ構造層を
半導体基板の素子絶縁膜の形成領域と異なる不純物濃度とすることにより、熱酸化によっ
て形成される犠牲層の厚みと素子絶縁膜の厚みの関係を調整することが可能になる。特に
、ＭＥＭＳ構造体に設けられる下部ＭＥＭＳ構造層を半導体基板の素子絶縁膜の形成領域
よりも高い不純物濃度とすることにより、下層ＭＥＭＳ構造に良好な導電性を付与するこ
とができるとともに、不純物による熱酸化速度の差異を大きくすることができるため、よ
り広い範囲にて犠牲層と素子絶縁膜の厚み調整を行うことが可能になる。
【００１２】
本発明において、前記第１形成工程には二以上の前記素子絶縁膜を形成する段階が設け
られ、前記犠牲層は前記二以上の段階の少なくとも一の前記段階において形成される前記
素子絶縁膜と同時に形成されることが好ましい。半導体素子を複数形成する場合には複数
の半導体素子が異なる厚みや異なる素材よりなる素子絶縁膜を有するときがあり、このよ
うなときには、これらの二以上の素子絶縁膜の形成段階のうちいずれか少なくとも一の素
子絶縁膜と同時に犠牲層を形成することにより、犠牲層の厚みや素材に関する選択肢が増
加する。
【００１３】
この場合に、前記犠牲層は前記二以上の段階のうち複数の段階においてそれぞれ形成さ
れる絶縁膜が積層されることにより形成されることが好ましい。これによれば、複数の素
子絶縁膜を形成する段階で形成される絶縁膜が積層されることで犠牲層が形成されること
により、犠牲層を厚く形成することができる。
【００１４】
本発明において、前記第２形成工程には、前記ＭＥＭＳ構造層及び前記素子電極層を多
結晶シリコンにより形成する段階と、前記ＭＥＭＳ構造層及び前記素子電極層に金属を拡
散させて金属シリサイド化する段階と、が設けられることが好ましい。これによれば、Ｍ
ＥＭＳ構造層と素子電極層が金属シリサイドとされることにより、半導体素子の高性能化
とともにＭＥＭＳ構造層の電気抵抗を低減でき電気特性を容易に向上させることができる
。上記金属としては、Ｔｉ、Ｗ、Ｃｏ、Ｍｏ、Ｎｉなどが挙げられる。
【００１５】
本発明において、前記第２形成工程の後に、前記半導体素子の不純物領域を形成する工
程をさらに具備することが好ましい。これによれば、第２形成工程の後に半導体素子の不
純物領域を形成することにより、ＭＥＭＳ構造体の形成工程が半導体素子の特性に影響を
与えることを防止できる。
【発明を実施するための最良の形態】
【００１６】
次に、添付図面を参照して本発明の実施形態について詳細に説明する。図１乃至図８は
本実施形態に係るＭＥＭＳ・半導体複合回路の製造工程を簡略化して示す概略工程図であ
る。
【００１７】
図１に示す半導体基板１０は例えば数百μｍ程度の厚みを有するウエハであり、本実施
形態ではシリコン単結晶等で構成される。ただし、本発明においては半導体基板としてＧ
ａＡｓ等の化合物半導体で構成される基板を用いても構わない。この半導体基板１０の表
層部には公知の酸化プロセス（フォトリソグラフィ技術及び熱酸化技術）によりフィール
ド絶縁膜（素子分離膜、酸化シリコン等よりなる。）１１が形成され、素子分離構造が形
成される。ここで、トレンチ構造により素子分離構造を形成してもよい。
【００１８】
フィールド絶縁膜１１は後述するＭＥＭＳ構造体が形成される領域（以下、単に「ＭＥ
ＭＳ領域」という。）２０全体にわたり形成され、当該ＭＥＭＳ領域２０を半導体基板１
０や他の領域に対して絶縁分離し、また、後述する半導体素子が形成される領域（以下、
単に「半導体領域」という。）３０を周囲から分離するために設けられる。なお、図示例
では、上記フィールド絶縁膜１１が後述するＭＥＭＳ構造体と半導体基板１０との間に全
面的に介在するように構成されているため、ＭＥＭＳ構造体と半導体基板１０との間の寄
生容量等を低減できる。
【００１９】
次に、ＭＥＭＳ領域２０において、ＣＶＤ法やスパッタリング法等によって下地層２１
が窒化シリコン等により形成される。この下地層２１は、後述するリリース工程において
エッチングストップ層となるものである。
【００２０】
その後、上記の下層ＭＥＭＳ形成工程として、ＭＥＭＳ領域２０において上記下地層２
１上に下部ＭＥＭＳ構造層２２を形成する。下部ＭＥＭＳ構造層２２は例えばＣＶＤ法や
スパッタリング法等による成膜処理と、パターニング処理により形成される。下部ＭＥＭ
Ｓ構造層２２は例えば多結晶シリコンよりなる。下部ＭＥＭＳ構造層２２は例えばＭＥＭ
Ｓ構造体中の下部電極として機能し、上記多結晶シリコンで構成される場合には、所定の
不純物、例えばｎ型のＰ、ｐ型のＢなどをドーピングすることによって導電性が付与され
る。ドーピングは例えばＰＯＣｌ3やＢＢｒ3等のガス中でドーパントを堆積させ、熱拡散
させることで行われる。ただし、ドーピングが成膜と同時に行われるようにしてもよい。
この下層ＭＥＭＳ層２２の厚みは特に限定されないが、一般的には０．３〜１．５μｍの
範囲内であり、特に０．５〜１．２μｍの範囲内であることが好ましい。
【００２１】
次に、上記の第１形成工程として、８００〜１１００℃の温度で熱酸化処理を行う。ウ
エット酸化でもドライ酸化でもよいが、ゲート絶縁膜の膜質を高めるにはドライ酸化を選
択し、８００〜９００℃の低温で酸化することが好ましい。この工程では、図２に示すよ
うに、上記ＭＥＭＳ領域２０において下部ＭＥＭＳ構造層２２上に犠牲層２３が形成され
るとともに、半導体領域３０において半導体基板１０上に素子絶縁膜であるゲート絶縁膜
３１が形成される。犠牲層２３の厚みは例えば３０〜３００ｎｍ、ゲート絶縁膜３１の厚
みは一般的には１０〜１００ｎｍの範囲内である。
【００２２】
ここで、上記下部ＭＥＭＳ構造層２２が多結晶シリコンであり、半導体基板１０が単結
晶シリコンである場合には、下部ＭＥＭＳ構造層２２の方が半導体基板１０に比べて熱酸
化速度が高くなるため、犠牲層２３をゲート絶縁膜３１よりも厚く形成することができる
。
【００２３】
また、上記下部ＭＥＭＳ構造層２２がＰ等のｎ型のドーパントを不純物とする場合には
、ドーピング濃度に応じて熱酸化速度が増大するので、ゲート絶縁膜３１よりも犠牲層２
３を厚く形成することができる。例えば、Ｐを１０19台以上の濃度で導入した多結晶シリ
コンについては、真性シリコンの２倍以上の厚みになる場合がある。ただし、Ｂ等のｐ型
のドーパントを不純物とする場合には、熱酸化速度の増大はほとんどなく、却って低下す
る場合もある。
【００２４】
上記のように、下部ＭＥＭＳ構造層２２と半導体基板１０の結晶性や不純物濃度の関係
を調整することにより、同工程において形成される犠牲層２３とゲート絶縁膜３１の厚み
を所望の関係に設定することが可能になる。なお、この第１形成工程では、熱酸化以外の
方法、例えばＣＶＤ法、スパッタリング法等で上記犠牲層２３及びゲート絶縁膜３１を形
成しても構わない。
【００２５】
その後、上記の第２形成工程として、図３に示すように、ＭＥＭＳ領域２０において上
記犠牲層２３上に上部ＭＥＭＳ構造層２４を形成するとともに、半導体領域３０において
上記ゲート絶縁膜３１上に素子電極層であるゲート電極層３２を形成する。ここで、上部
ＭＥＭＳ構造層２４及びゲート電極層３２はＣＶＤ法やスパッタリング法により例えば多
結晶シリコンで形成される。この場合、所定の不純物、例えばｎ型のＰ、ｐ型のＢなどを
ドーピングすることによって導電性が付与される。ドーピングは例えばＰＯＣｌ3やＢＢ
ｒ3等のガス中でドーパントを堆積させ、熱拡散させることで行われる。ただし、ドーピ
ングが成膜と同時に行われるようにしてもよい。この下層ＭＥＭＳ層２１の厚みは特に限
定されないが、一般的には０．３〜１．５μｍの範囲内であり、特に０．５〜１．２μｍ
の範囲内であることが好ましい。
【００２６】
なお、上部ＭＥＭＳ構造層２４は上記のように犠牲層２３上に形成されてもよいが、例
えば、犠牲層２３の側面に接するように形成されても構わない。すなわち、上部ＭＥＭＳ
構造層２４は犠牲層２３に接するように形成されればよい。いずれにしても、本実施形態
では、下部ＭＥＭＳ構造層２２と上部ＭＥＭＳ構造層２４は犠牲層２３を挟んで少なくと
も部分的に対向配置された状態とされる。これによってＭＥＭＳ構造体２０Ｓの基本的構
造は全て完成したことになる。
【００２７】
この第２形成工程をシリサイドゲートプロセスで実施することもできる。すなわち、第
１段階として、上部ＭＥＭＳ構造層２４及びゲート電極層３２を多結晶シリコンで形成し
た後、第２段階として、これらの表面に金属を拡散させて金属シリサイド化する。金属と
しては、Ｔｉ、Ｗ、Ｃｏ、Ｍｏ、Ｎｉ等が挙げられる。第２段階の金属拡散方法は特に限
定されないが、例えば、金属膜を蒸着法やスパッタリング法等により成膜し、熱拡散させ
ることでシリサイド化できる。シリサイド化される部分は一般的には上部ＭＥＭＳ構造層
２４及びゲート電極層３２の上層部分であるが、ほぼ全体をシリサイド化させることも可
能である。いずれにしても、上記のようにすると上部ＭＥＭＳ構造層２４及びゲート電極
層３２の低抵抗化を図ることができるため、半導体素子の高性能化はもちろんのこと、Ｍ
ＥＭＳ構造体の電気特性を向上させることができる。
【００２８】
なお、図示例の半導体領域３０では単一の半導体素子３０Ｓ（トランジスタ構造）のみ
を示してあるが、複数の半導体素子３０Ｓを有する半導体回路、例えば、ＣＭＯＳ回路等
を構成してもよい。
【００２９】
本実施形態においては、半導体素子３０Ｓの特性がＭＥＭＳ構造体２０Ｓの形成工程に
よる影響を受けて特性が変化しないように、半導体素子３０Ｓの不純物領域であるソース
領域３３及びドレイン領域３４を上記第２形成工程の後に、すなわちＭＥＭＳ構造体２０
Ｓの基本構造が形成された後に形成している。これは、例えば、ＭＥＭＳ構造体２０Ｓの
形成プロセスにおいて下部ＭＥＭＳ構造層２２や上部ＭＥＭＳ構造層２４を形成する際に
ドーピング処理、アニール処理、高温での成膜処理等を要する場合には、このドーピング
処理、アニール処理、成膜処理等による加熱プロセスによって半導体素子３０Ｓの特性が
影響を受ける虞があるからである。
【００３０】
その後、図４に示すように、上記ＭＥＭＳ構造体２０Ｓ及び半導体素子３０Ｓ上に層間
絶縁膜１２を形成する。この層間絶縁膜１２はスパッタリング法やＣＶＤ法などで形成す
ることができる。ここで、層間絶縁膜１２を形成した後に、表面の平坦化処理を実施し、
例えば化学的機械研摩処理により層間絶縁膜１２の表面を平坦に加工してもよい。このよ
うにすると、層間絶縁膜１２より上層の構造にＭＥＭＳ構造体２０Ｓによる段差の影響を
与えないようにすることができる。層間絶縁膜１２の厚みは、ＭＥＭＳ構造体２０Ｓの基
板表面に対する上方突出分を十分に被覆することができるだけの値に設定される。例えば
、上方突出分が例えば１．０〜２．０μｍであれば、層間絶縁膜１２の厚みは少なくとも
それらより０．５μｍ程度厚く、例えば１．５〜２．５μｍ程度とすることが好ましい。
【００３１】
次に、上記層間絶縁膜１２に開口部１２ａを形成した後、アルミニウム等により配線層
１３を形成する。この配線層１３は、上記開口部１２ａを介して下層に形成されたＭＥＭ
Ｓ構造体２０Ｓや半導体素子３０Ｓと導電接続される。なお、図示例ではＭＥＭＳ構造体
２０Ｓと半導体素子３０Ｓとが導電接続されていないが、配線層１３を介して両者が導電
接続されていてもよい。いずれにしても、本発明はこのような接続態様に何ら限定される
ものではない。
【００３２】
その後、図５に示すように、配線層１３上にさらに層間絶縁膜１４を形成し、この層間
絶縁膜１４に開口部１４ａを形成して、その上に配線層１５を形成する。この配線層１５
は開口部１４ａを通して下層の配線層１３に導電接続されている。なお、上記層間絶縁膜
１２、配線層１３、層間絶縁膜１４、配線層１５といった絶縁膜と配線の積層構造は、そ
れぞれ絶縁膜と配線が一層ずつの２層構造であってもよく、また、それぞれ２以上の任意
数の層が交互に積層されていても構わない。
【００３３】
次に、図６に示すように、層間絶縁膜１４及び配線層１５上に表面保護膜１６を形成す
る。表面保護膜１６は例えば窒化シリコン等で構成される。そして、この表面保護膜１６
を部分的に開口して開口部１６ａを形成し、開口部１６ａを通して配線層１５の一部が露
出することによって接続パッドが形成される。また、表面保護膜１６だけでなく、その下
層の層間絶縁膜１２，１４をも除去することで開口凹部Ｐを形成する。この開口凹部Ｐを
形成する工程は、上記ＭＥＭＳ構造体２０Ｓの周囲の絶縁層を除去して動作可能に構成す
るための後述するリリース工程を可能にするために、予め不要な上層構造を除去して開口
させておく開口工程である。
【００３４】
その後、リリース工程として、緩衝弗酸（ＢＨＦ）等よりなるエッチング液を用いて開
口凹部Ｐ内をエッチングし、上部ＭＥＭＳ構造層２４の周囲の層間絶縁膜１２と犠牲層２
３を除去することにより、開口空間Ｓを形成して、ＭＥＭＳ構造体２０Ｓ（図示例では上
部ＭＥＭＳ構造層２４）を動作（変形）可能に構成するとともに、下部ＭＥＭＳ構造層２
２と上部ＭＥＭＳ構造層２４とを空間を隔てて対向させる。このリリース工程では、ＭＥ
ＭＳ構造体２０Ｓの構造や機能に応じて不要部分が除去されればよいので、図示例の場合
に限定されるものではない。例えば、櫛歯状の一対の電極が基板上において支持ビームに
よって移動可能に支持されている構造であれば、一対の電極間及びこれらの電極と下地面
との間に酸化シリコン等よりなる犠牲層を形成しておき、この犠牲層をリリース工程で除
去すればよい。これによって、ＭＥＭＳ構造体２０Ｓは、半導体基板１０の上方に形成さ
れた開口空間Ｓ内に配置された状態となる。
【００３５】
最後に、必要に応じてＭＥＭＳ構造体２０Ｓが配置される開口空間Ｓを図示しない封止
材で閉鎖する。封止材は有機樹脂や無機ガラス材等で構成できる。ここで、開口空間Ｓが
減圧された後に封止材によって減圧状態（真空状態）で閉鎖されてもよく、常圧状態で閉
鎖されてもよい。
【００３６】
以上説明した本実施形態によれば、ＭＥＭＳ構造体２０Ｓを構成する際に用いる犠牲層
２３と半導体素子３０Ｓの構成要素であるゲート絶縁膜３１とを同時に形成し、ＭＥＭＳ
構造体２０Ｓの構成要素である上部ＭＥＭＳ構造層２４と半導体素子２０Ｓの構成要素で
あるゲート電極層３２とを同時に形成することにより、プロセス数が大幅に削減され、製
造コストを低減できるとともに、ＭＥＭＳ領域２０と半導体領域３０との一体化が容易に
なる。さらに、犠牲層２３及び上部ＭＥＭＳ構造層２４がそれぞれゲート絶縁膜３１及び
ゲート電極層３２と同時に形成されるので、ＭＥＭＳプロセスによる半導体素子の特性へ
の影響を従来技術よりも完全に防止できる。
【００３７】
次に、上記実施形態の変形例について図７乃至図９を参照して説明する。この例では、
半導体領域３０Ａ、３０Ｂにおいて複数の半導体素子が形成され、しかも、複数の半導体
素子のうち少なくとも二つの素子が互いに異なる特性を有する素子として構成されるため
に、素子絶縁膜であるゲート絶縁膜の厚み、膜質、組成等が異なるように形成される。な
お、以下の本例の説明においては、上記実施形態と同様の部分については説明を省略し、
同一部分には同一符号を付すとともに、上記実施形態とは異なる部分、すなわち、上記の
第１形成工程に相当する工程のみについて詳細に述べることとする。
【００３８】
本例では、図７に示すように、上記実施形態と同様に、半導体基板１０上にフィールド
絶縁膜１１が形成され、ＭＥＭＳ領域２０では下地層２１及び下部ＭＥＭＳ構造層２２が
形成されている。そして、これらの上に熱酸化法やＣＶＤ法等により第１絶縁膜１７が形
成される。なお、図示例では熱酸化法によって形成された例を示す。その後、レジスト等
よりなるマスク１７Ｍが選択的に形成され、エッチング等によって不要部分が除去される
ことで、図８に示すように、ＭＥＭＳ領域２０では下部ＭＥＭＳ構造層２２上に第１犠牲
層２３Ａが形成され、半導体領域３０Ａでは第１素子絶縁膜３１Ａが形成され、半導体領
域３０Ｂでは第１絶縁膜１７が完全に除去されて半導体基板１０の表面が露出する（第１
絶縁膜形成段階）。
【００３９】
次に、上記の構造上に熱酸化法やＣＶＤ法等により第２絶縁膜１８が形成される。なお
、図示例ではＣＶＤ法やスパッタリング法により形成された例を示す。熱酸化法によって
第２絶縁膜１８を形成する場合には、既に形成されている第１犠牲層２３Ａや第１素子絶
縁膜３１Ａの上下に第２絶縁膜１８が形成されていくことになる。その後、レジスト等よ
りなるマスク１８Ｍが選択的に形成され、エッチング等によって不要部分が除去されるこ
とで、図９に示すように、ＭＥＭＳ領域２０では第２犠牲層２３Ｂが第１犠牲層２３Ａ上
に積層される。一方、半導体領域３０Ａにおいては、上記第１素子絶縁膜３１Ａ上に第２
素子絶縁膜３１Ｂが積層され、半導体領域３０Ｂでは第２素子絶縁膜３１Ｂのみが形成さ
れる（第２絶縁膜形成段階）。
【００４０】
本例においては、ＭＥＭＳ領域２０、半導体領域３０Ａ、半導体領域３０Ｂの各々にお
いて、上記第１絶縁膜形成段階と第２絶縁膜形成段階のそれぞれにおいて形成される絶縁
膜を設けるか否かをそれぞれ独立して設定することができる。すなわち、図示例では、Ｍ
ＥＭＳ領域２０において第１犠牲層２３Ａと第２犠牲層２３Ｂとが積層して一体の犠牲層
が形成されているが、いずれか一方のみを形成してもよい。また、半導体領域３０Ａでは
第２素子絶縁膜３１Ｂのみが形成されているが、第１素子絶縁膜３１Ａのみが形成されて
もよく、或いは、第１素子絶縁膜３１Ａと第２素子絶縁膜３１Ｂを積層させてもよい。さ
らに、半導体領域３０Ｂでは、第１素子絶縁膜３１Ａと第２素子絶縁膜３１Ｂを積層して
一体の素子絶縁膜が形成されているが、第１素子絶縁膜３１Ａのみが形成されてもよく、
第２素子絶縁膜３１Ｂのみが形成されてもよい。
【００４１】
ただし、一般に、ＭＥＭＳ領域２０において形成される犠牲層の厚みと、半導体領域３
０において形成される素子絶縁膜の厚みとは異なる観点で設定されるので、相互に異なる
構成となるように形成されることが好ましい。通常、半導体素子のゲート絶縁膜の厚みは
１０〜１００ｎｍ程度であるのに対して、ＭＥＭＳ構造体の犠牲層の厚みは３０〜３００
ｎｍ程度であり、犠牲層の厚みが素子絶縁膜の厚みより厚く設定される場合が多いため、
ＭＥＭＳ領域２０において複数の絶縁膜形成段階において形成された絶縁層の積層体によ
って犠牲層が形成されることが望ましい。
【００４２】
尚、本発明のＭＥＭＳ・半導体複合回路及びその製造方法は、上述の図示例にのみ限定
されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ること
は勿論である。例えば、上記実施形態では半導体素子としてＭＯＳトランジスタを例示し
たが、本発明の半導体素子はこれに限定されるものではなく、構成要素として素子絶縁膜
と素子電極層とを含むものであれば、ＭＩＳ（ＭＯＳ）ダイオード、キャパシタ、発光ト
ランジスタなどの種々の素子を形成することが可能である。
【図面の簡単な説明】
【００４３】
【図１】実施形態のＭＥＭＳ・半導体複合回路の製造工程を示す概略断面図。
【図２】実施形態のＭＥＭＳ・半導体複合回路の製造工程を示す概略断面図。
【図３】実施形態のＭＥＭＳ・半導体複合回路の製造工程を示す概略断面図。
【図４】実施形態のＭＥＭＳ・半導体複合回路の製造工程を示す概略断面図。
【図５】実施形態のＭＥＭＳ・半導体複合回路の製造工程を示す概略断面図。
【図６】実施形態のＭＥＭＳ・半導体複合回路の製造工程を示す概略断面図。
【図７】実施形態のＭＥＭＳ・半導体複合回路の製造工程を示す概略断面図。
【図８】実施形態のＭＥＭＳ・半導体複合回路の製造工程を示す概略断面図。
【図９】実施形態のＭＥＭＳ・半導体複合回路の製造工程を示す概略断面図。
【符号の説明】
【００４４】
１０…半導体基板、１１…フィールド絶縁膜、１２，１４…層間絶縁膜、１３，１５…
配線層、１６…表面保護膜、２０…ＭＥＭＳ領域、２０Ｓ…ＭＥＭＳ構造体、２１…下地
層、２２…下部ＭＥＭＳ構造層、２３…犠牲層、２４…上部ＭＥＭＳ構造層、３０…半導
体領域、３０Ｓ…半導体素子、３１…ゲート絶縁膜、３２…ゲート電極層、３３…ソース
領域、３４…ドレイン領域。
【技術分野】
【０００１】
本発明はＭＥＭＳ・半導体複合回路の製造方法に係り、特に、ＭＥＭＳ素子と半導体回
路とを一体化する場合に好適な製造技術に関する。
【背景技術】
【０００２】
一般に、基板上にＭＥＭＳ構造体を形成して種々のＭＥＭＳ（微小電気機械システム）
を製造する種々の技術が提案されている（例えば、以下の特許文献１参照）。これらのＭ
ＥＭＳ構造体を製造する場合には通常の半導体製造技術を用いるが、ＭＥＭＳ構造体は半
導体素子とは異なる構造を有するため、ＭＥＭＳ構造体と半導体素子とを同一の半導体基
板上に形成する場合には、通常の半導体製造プロセスよりもプロセス数が増加し、製造コ
ストの増大を招くという問題点がある。
【０００３】
上記のような半導体製造技術を用いたプロセスにおいては、センサ１０とＭＯＳトラン
ジスタのそれぞれの領域において素子分離層１８，１９，２１、絶縁膜２４とトンネル酸
化膜２７、固定電極２８とフローティングゲート３１をそれぞれ同一工程にて形成する方
法が知られている（例えば、以下の特許文献２参照）。この方法では、特に、センサ１０
の一つの層をアニールすることによって半導体素子の特性が変化することがあるので、半
導体素子の特性変化を防止するために、半導体素子のソース・ドレイン注入部と、センサ
１０のダイヤフラムを構成するポリシリコン層３８の活性化アニールを同時に行うことが
提案されている。
【０００４】
【特許文献１】特開２００４−１８１５６７号公報
【特許文献２】特表２００４−５２６２９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、前述の従来の製造方法（特許文献２）では、半導体素子のソース・ドレ
イン注入部と、ダイヤフラムのアニール処理を同時に行うことでＭＯＳトランジスタの特
性変化を回避しているが、センサ１０において最も重要な製造要素である犠牲層３６及び
その上に形成されるダイヤフラム３８の形成工程がそれぞれ半導体素子の構成要素の製造
プロセスとは別に設けられ、当該製造プロセスの後に行われるので、ＭＯＳトランジスタ
の特性への影響を完全に防止することができず、また、プロセス数が十分に低減されず、
製造コストの低減も難しいという問題点がある。
【０００６】
そこで、本発明は上記問題点を解決するものであり、その課題は、ＭＥＭＳ構造体を形
成するための犠牲層及びこれに接するように設けられる構造層を半導体素子の構成要素の
製造プロセスと一体化することにより、性能を犠牲にせずに、プロセス数の低減により製
造コストを削減することにある。
【課題を解決するための手段】
【０００７】
斯かる実情に鑑み、本発明のＭＥＭＳ・半導体複合回路の製造方法は、半導体基板と、
該半導体基板の表層部に設けられたＭＥＭＳ構造体及び半導体素子と、を有するＭＥＭＳ
・半導体複合回路の製造方法において、前記ＭＥＭＳ構造体を形成するために用いる犠牲
層が形成されると同時に、前記半導体素子を構成する素子絶縁膜が形成される第１形成工
程と、前記犠牲層に接するように前記ＭＥＭＳ構造体を構成するＭＥＭＳ構造層が形成さ
れると同時に、前記素子絶縁膜上に前記半導体素子を構成する素子電極層が形成される第
２形成工程と、前記第１形成工程及び前記第２形成工程の後に、前記犠牲層が除去される
ことにより前記ＭＥＭＳ構造層が動作可能に構成されるリリース工程と、を具備すること
を特徴とする。
【０００８】
本発明によれば、ＭＥＭＳ構造体を形成するために用いる犠牲層と半導体素子を構成す
る素子絶縁膜とが第１形成工程において同時に形成されるとともに、ＭＥＭＳ構造体を構
成するＭＥＭＳ構造層と半導体素子を構成する素子電極層とが第２形成工程において同時
に形成されることにより、プロセス数を従来よりもさらに低減することができるため、製
造コストを低減できる。特に、上記犠牲層と、この犠牲層を除去することで動作可能に構
成される上記ＭＥＭＳ構造層とはＭＥＭＳ構造体を製造する上で最も重要な要素であり、
また、これらと同時に形成される素子絶縁膜と素子電極層は半導体素子の構成要素である
ため、これらを同工程において形成することで、製造プロセスを大幅に簡略化することが
できる。また、半導体素子を構成する素子絶縁膜と素子電極層は高精度に形成されるため
、これらと同時に形成される犠牲層とＭＥＭＳ構造層も高精度に形成可能であり、その結
果、ＭＥＭＳ構造体を高精度に形成することが可能になるため、ＭＥＭＳ・半導体複合回
路の性能を低下させる虞も少ない。さらに、ＭＥＭＳ構造体を構成するための犠牲層及び
この後のＭＥＭＳ構造層が半導体素子の素子絶縁膜及び素子電極層と同時に形成されるこ
とで、ＭＥＭＳ構造体の製造プロセスによる半導体素子の特性への影響を従来技術よりも
さらに低減することができる。
【０００９】
本発明において、前記第１形成工程の前に、前記犠牲層の下層に前記ＭＥＭＳ構造体を
構成する下部ＭＥＭＳ構造層を形成する下層形成工程をさらに具備し、前記第１形成工程
では、前記下部ＭＥＭＳ構造層の表面が熱酸化されて前記犠牲層が形成されるとともに、
前記半導体基板の表面が熱酸化されて前記素子絶縁膜が形成されることが好ましい。下部
ＭＥＭＳ構造層もまたＭＥＭＳ構造体の一部を構成する要素であり、この下層ＭＥＭＳ層
の熱酸化によって犠牲層が形成され、これと同時に半導体基板の表面の熱酸化によって素
子絶縁膜が形成されることにより、高品位の素子絶縁膜を形成することができるとともに
犠牲層の厚みを下層ＭＥＭＳ層の構造、組成等により調整することが可能になる。
【００１０】
この場合において、前記半導体基板は単結晶半導体よりなり、前記下部ＭＥＭＳ構造層
は、前記半導体基板を構成する半導体素材と同じ基本素材で構成された多結晶半導体より
なることが好ましい。これによれば、半導体基板を構成する単結晶半導体に形成される熱
酸化膜よりも、多結晶半導体に形成される熱酸化膜の方が厚く形成できるため、素子絶縁
膜よりも犠牲層を厚く形成することが可能になる。ここで、同じ基本素材とは、単元素半
導体であればＳｉやＧｅ等の元素が同じであること、化合物半導体であればＧａＡｓやＩ
ｎＰなどの基本構成元素の組み合わせが同じ（組成比は問わない。）であることを言う。
【００１１】
また、前記下部ＭＥＭＳ構造層は前記半導体基板の前記素子絶縁膜の形成領域と異なる
不純物濃度を有することが好ましい。ＭＥＭＳ構造体に設けられる下部ＭＥＭＳ構造層を
半導体基板の素子絶縁膜の形成領域と異なる不純物濃度とすることにより、熱酸化によっ
て形成される犠牲層の厚みと素子絶縁膜の厚みの関係を調整することが可能になる。特に
、ＭＥＭＳ構造体に設けられる下部ＭＥＭＳ構造層を半導体基板の素子絶縁膜の形成領域
よりも高い不純物濃度とすることにより、下層ＭＥＭＳ構造に良好な導電性を付与するこ
とができるとともに、不純物による熱酸化速度の差異を大きくすることができるため、よ
り広い範囲にて犠牲層と素子絶縁膜の厚み調整を行うことが可能になる。
【００１２】
本発明において、前記第１形成工程には二以上の前記素子絶縁膜を形成する段階が設け
られ、前記犠牲層は前記二以上の段階の少なくとも一の前記段階において形成される前記
素子絶縁膜と同時に形成されることが好ましい。半導体素子を複数形成する場合には複数
の半導体素子が異なる厚みや異なる素材よりなる素子絶縁膜を有するときがあり、このよ
うなときには、これらの二以上の素子絶縁膜の形成段階のうちいずれか少なくとも一の素
子絶縁膜と同時に犠牲層を形成することにより、犠牲層の厚みや素材に関する選択肢が増
加する。
【００１３】
この場合に、前記犠牲層は前記二以上の段階のうち複数の段階においてそれぞれ形成さ
れる絶縁膜が積層されることにより形成されることが好ましい。これによれば、複数の素
子絶縁膜を形成する段階で形成される絶縁膜が積層されることで犠牲層が形成されること
により、犠牲層を厚く形成することができる。
【００１４】
本発明において、前記第２形成工程には、前記ＭＥＭＳ構造層及び前記素子電極層を多
結晶シリコンにより形成する段階と、前記ＭＥＭＳ構造層及び前記素子電極層に金属を拡
散させて金属シリサイド化する段階と、が設けられることが好ましい。これによれば、Ｍ
ＥＭＳ構造層と素子電極層が金属シリサイドとされることにより、半導体素子の高性能化
とともにＭＥＭＳ構造層の電気抵抗を低減でき電気特性を容易に向上させることができる
。上記金属としては、Ｔｉ、Ｗ、Ｃｏ、Ｍｏ、Ｎｉなどが挙げられる。
【００１５】
本発明において、前記第２形成工程の後に、前記半導体素子の不純物領域を形成する工
程をさらに具備することが好ましい。これによれば、第２形成工程の後に半導体素子の不
純物領域を形成することにより、ＭＥＭＳ構造体の形成工程が半導体素子の特性に影響を
与えることを防止できる。
【発明を実施するための最良の形態】
【００１６】
次に、添付図面を参照して本発明の実施形態について詳細に説明する。図１乃至図８は
本実施形態に係るＭＥＭＳ・半導体複合回路の製造工程を簡略化して示す概略工程図であ
る。
【００１７】
図１に示す半導体基板１０は例えば数百μｍ程度の厚みを有するウエハであり、本実施
形態ではシリコン単結晶等で構成される。ただし、本発明においては半導体基板としてＧ
ａＡｓ等の化合物半導体で構成される基板を用いても構わない。この半導体基板１０の表
層部には公知の酸化プロセス（フォトリソグラフィ技術及び熱酸化技術）によりフィール
ド絶縁膜（素子分離膜、酸化シリコン等よりなる。）１１が形成され、素子分離構造が形
成される。ここで、トレンチ構造により素子分離構造を形成してもよい。
【００１８】
フィールド絶縁膜１１は後述するＭＥＭＳ構造体が形成される領域（以下、単に「ＭＥ
ＭＳ領域」という。）２０全体にわたり形成され、当該ＭＥＭＳ領域２０を半導体基板１
０や他の領域に対して絶縁分離し、また、後述する半導体素子が形成される領域（以下、
単に「半導体領域」という。）３０を周囲から分離するために設けられる。なお、図示例
では、上記フィールド絶縁膜１１が後述するＭＥＭＳ構造体と半導体基板１０との間に全
面的に介在するように構成されているため、ＭＥＭＳ構造体と半導体基板１０との間の寄
生容量等を低減できる。
【００１９】
次に、ＭＥＭＳ領域２０において、ＣＶＤ法やスパッタリング法等によって下地層２１
が窒化シリコン等により形成される。この下地層２１は、後述するリリース工程において
エッチングストップ層となるものである。
【００２０】
その後、上記の下層ＭＥＭＳ形成工程として、ＭＥＭＳ領域２０において上記下地層２
１上に下部ＭＥＭＳ構造層２２を形成する。下部ＭＥＭＳ構造層２２は例えばＣＶＤ法や
スパッタリング法等による成膜処理と、パターニング処理により形成される。下部ＭＥＭ
Ｓ構造層２２は例えば多結晶シリコンよりなる。下部ＭＥＭＳ構造層２２は例えばＭＥＭ
Ｓ構造体中の下部電極として機能し、上記多結晶シリコンで構成される場合には、所定の
不純物、例えばｎ型のＰ、ｐ型のＢなどをドーピングすることによって導電性が付与され
る。ドーピングは例えばＰＯＣｌ3やＢＢｒ3等のガス中でドーパントを堆積させ、熱拡散
させることで行われる。ただし、ドーピングが成膜と同時に行われるようにしてもよい。
この下層ＭＥＭＳ層２２の厚みは特に限定されないが、一般的には０．３〜１．５μｍの
範囲内であり、特に０．５〜１．２μｍの範囲内であることが好ましい。
【００２１】
次に、上記の第１形成工程として、８００〜１１００℃の温度で熱酸化処理を行う。ウ
エット酸化でもドライ酸化でもよいが、ゲート絶縁膜の膜質を高めるにはドライ酸化を選
択し、８００〜９００℃の低温で酸化することが好ましい。この工程では、図２に示すよ
うに、上記ＭＥＭＳ領域２０において下部ＭＥＭＳ構造層２２上に犠牲層２３が形成され
るとともに、半導体領域３０において半導体基板１０上に素子絶縁膜であるゲート絶縁膜
３１が形成される。犠牲層２３の厚みは例えば３０〜３００ｎｍ、ゲート絶縁膜３１の厚
みは一般的には１０〜１００ｎｍの範囲内である。
【００２２】
ここで、上記下部ＭＥＭＳ構造層２２が多結晶シリコンであり、半導体基板１０が単結
晶シリコンである場合には、下部ＭＥＭＳ構造層２２の方が半導体基板１０に比べて熱酸
化速度が高くなるため、犠牲層２３をゲート絶縁膜３１よりも厚く形成することができる
。
【００２３】
また、上記下部ＭＥＭＳ構造層２２がＰ等のｎ型のドーパントを不純物とする場合には
、ドーピング濃度に応じて熱酸化速度が増大するので、ゲート絶縁膜３１よりも犠牲層２
３を厚く形成することができる。例えば、Ｐを１０19台以上の濃度で導入した多結晶シリ
コンについては、真性シリコンの２倍以上の厚みになる場合がある。ただし、Ｂ等のｐ型
のドーパントを不純物とする場合には、熱酸化速度の増大はほとんどなく、却って低下す
る場合もある。
【００２４】
上記のように、下部ＭＥＭＳ構造層２２と半導体基板１０の結晶性や不純物濃度の関係
を調整することにより、同工程において形成される犠牲層２３とゲート絶縁膜３１の厚み
を所望の関係に設定することが可能になる。なお、この第１形成工程では、熱酸化以外の
方法、例えばＣＶＤ法、スパッタリング法等で上記犠牲層２３及びゲート絶縁膜３１を形
成しても構わない。
【００２５】
その後、上記の第２形成工程として、図３に示すように、ＭＥＭＳ領域２０において上
記犠牲層２３上に上部ＭＥＭＳ構造層２４を形成するとともに、半導体領域３０において
上記ゲート絶縁膜３１上に素子電極層であるゲート電極層３２を形成する。ここで、上部
ＭＥＭＳ構造層２４及びゲート電極層３２はＣＶＤ法やスパッタリング法により例えば多
結晶シリコンで形成される。この場合、所定の不純物、例えばｎ型のＰ、ｐ型のＢなどを
ドーピングすることによって導電性が付与される。ドーピングは例えばＰＯＣｌ3やＢＢ
ｒ3等のガス中でドーパントを堆積させ、熱拡散させることで行われる。ただし、ドーピ
ングが成膜と同時に行われるようにしてもよい。この下層ＭＥＭＳ層２１の厚みは特に限
定されないが、一般的には０．３〜１．５μｍの範囲内であり、特に０．５〜１．２μｍ
の範囲内であることが好ましい。
【００２６】
なお、上部ＭＥＭＳ構造層２４は上記のように犠牲層２３上に形成されてもよいが、例
えば、犠牲層２３の側面に接するように形成されても構わない。すなわち、上部ＭＥＭＳ
構造層２４は犠牲層２３に接するように形成されればよい。いずれにしても、本実施形態
では、下部ＭＥＭＳ構造層２２と上部ＭＥＭＳ構造層２４は犠牲層２３を挟んで少なくと
も部分的に対向配置された状態とされる。これによってＭＥＭＳ構造体２０Ｓの基本的構
造は全て完成したことになる。
【００２７】
この第２形成工程をシリサイドゲートプロセスで実施することもできる。すなわち、第
１段階として、上部ＭＥＭＳ構造層２４及びゲート電極層３２を多結晶シリコンで形成し
た後、第２段階として、これらの表面に金属を拡散させて金属シリサイド化する。金属と
しては、Ｔｉ、Ｗ、Ｃｏ、Ｍｏ、Ｎｉ等が挙げられる。第２段階の金属拡散方法は特に限
定されないが、例えば、金属膜を蒸着法やスパッタリング法等により成膜し、熱拡散させ
ることでシリサイド化できる。シリサイド化される部分は一般的には上部ＭＥＭＳ構造層
２４及びゲート電極層３２の上層部分であるが、ほぼ全体をシリサイド化させることも可
能である。いずれにしても、上記のようにすると上部ＭＥＭＳ構造層２４及びゲート電極
層３２の低抵抗化を図ることができるため、半導体素子の高性能化はもちろんのこと、Ｍ
ＥＭＳ構造体の電気特性を向上させることができる。
【００２８】
なお、図示例の半導体領域３０では単一の半導体素子３０Ｓ（トランジスタ構造）のみ
を示してあるが、複数の半導体素子３０Ｓを有する半導体回路、例えば、ＣＭＯＳ回路等
を構成してもよい。
【００２９】
本実施形態においては、半導体素子３０Ｓの特性がＭＥＭＳ構造体２０Ｓの形成工程に
よる影響を受けて特性が変化しないように、半導体素子３０Ｓの不純物領域であるソース
領域３３及びドレイン領域３４を上記第２形成工程の後に、すなわちＭＥＭＳ構造体２０
Ｓの基本構造が形成された後に形成している。これは、例えば、ＭＥＭＳ構造体２０Ｓの
形成プロセスにおいて下部ＭＥＭＳ構造層２２や上部ＭＥＭＳ構造層２４を形成する際に
ドーピング処理、アニール処理、高温での成膜処理等を要する場合には、このドーピング
処理、アニール処理、成膜処理等による加熱プロセスによって半導体素子３０Ｓの特性が
影響を受ける虞があるからである。
【００３０】
その後、図４に示すように、上記ＭＥＭＳ構造体２０Ｓ及び半導体素子３０Ｓ上に層間
絶縁膜１２を形成する。この層間絶縁膜１２はスパッタリング法やＣＶＤ法などで形成す
ることができる。ここで、層間絶縁膜１２を形成した後に、表面の平坦化処理を実施し、
例えば化学的機械研摩処理により層間絶縁膜１２の表面を平坦に加工してもよい。このよ
うにすると、層間絶縁膜１２より上層の構造にＭＥＭＳ構造体２０Ｓによる段差の影響を
与えないようにすることができる。層間絶縁膜１２の厚みは、ＭＥＭＳ構造体２０Ｓの基
板表面に対する上方突出分を十分に被覆することができるだけの値に設定される。例えば
、上方突出分が例えば１．０〜２．０μｍであれば、層間絶縁膜１２の厚みは少なくとも
それらより０．５μｍ程度厚く、例えば１．５〜２．５μｍ程度とすることが好ましい。
【００３１】
次に、上記層間絶縁膜１２に開口部１２ａを形成した後、アルミニウム等により配線層
１３を形成する。この配線層１３は、上記開口部１２ａを介して下層に形成されたＭＥＭ
Ｓ構造体２０Ｓや半導体素子３０Ｓと導電接続される。なお、図示例ではＭＥＭＳ構造体
２０Ｓと半導体素子３０Ｓとが導電接続されていないが、配線層１３を介して両者が導電
接続されていてもよい。いずれにしても、本発明はこのような接続態様に何ら限定される
ものではない。
【００３２】
その後、図５に示すように、配線層１３上にさらに層間絶縁膜１４を形成し、この層間
絶縁膜１４に開口部１４ａを形成して、その上に配線層１５を形成する。この配線層１５
は開口部１４ａを通して下層の配線層１３に導電接続されている。なお、上記層間絶縁膜
１２、配線層１３、層間絶縁膜１４、配線層１５といった絶縁膜と配線の積層構造は、そ
れぞれ絶縁膜と配線が一層ずつの２層構造であってもよく、また、それぞれ２以上の任意
数の層が交互に積層されていても構わない。
【００３３】
次に、図６に示すように、層間絶縁膜１４及び配線層１５上に表面保護膜１６を形成す
る。表面保護膜１６は例えば窒化シリコン等で構成される。そして、この表面保護膜１６
を部分的に開口して開口部１６ａを形成し、開口部１６ａを通して配線層１５の一部が露
出することによって接続パッドが形成される。また、表面保護膜１６だけでなく、その下
層の層間絶縁膜１２，１４をも除去することで開口凹部Ｐを形成する。この開口凹部Ｐを
形成する工程は、上記ＭＥＭＳ構造体２０Ｓの周囲の絶縁層を除去して動作可能に構成す
るための後述するリリース工程を可能にするために、予め不要な上層構造を除去して開口
させておく開口工程である。
【００３４】
その後、リリース工程として、緩衝弗酸（ＢＨＦ）等よりなるエッチング液を用いて開
口凹部Ｐ内をエッチングし、上部ＭＥＭＳ構造層２４の周囲の層間絶縁膜１２と犠牲層２
３を除去することにより、開口空間Ｓを形成して、ＭＥＭＳ構造体２０Ｓ（図示例では上
部ＭＥＭＳ構造層２４）を動作（変形）可能に構成するとともに、下部ＭＥＭＳ構造層２
２と上部ＭＥＭＳ構造層２４とを空間を隔てて対向させる。このリリース工程では、ＭＥ
ＭＳ構造体２０Ｓの構造や機能に応じて不要部分が除去されればよいので、図示例の場合
に限定されるものではない。例えば、櫛歯状の一対の電極が基板上において支持ビームに
よって移動可能に支持されている構造であれば、一対の電極間及びこれらの電極と下地面
との間に酸化シリコン等よりなる犠牲層を形成しておき、この犠牲層をリリース工程で除
去すればよい。これによって、ＭＥＭＳ構造体２０Ｓは、半導体基板１０の上方に形成さ
れた開口空間Ｓ内に配置された状態となる。
【００３５】
最後に、必要に応じてＭＥＭＳ構造体２０Ｓが配置される開口空間Ｓを図示しない封止
材で閉鎖する。封止材は有機樹脂や無機ガラス材等で構成できる。ここで、開口空間Ｓが
減圧された後に封止材によって減圧状態（真空状態）で閉鎖されてもよく、常圧状態で閉
鎖されてもよい。
【００３６】
以上説明した本実施形態によれば、ＭＥＭＳ構造体２０Ｓを構成する際に用いる犠牲層
２３と半導体素子３０Ｓの構成要素であるゲート絶縁膜３１とを同時に形成し、ＭＥＭＳ
構造体２０Ｓの構成要素である上部ＭＥＭＳ構造層２４と半導体素子２０Ｓの構成要素で
あるゲート電極層３２とを同時に形成することにより、プロセス数が大幅に削減され、製
造コストを低減できるとともに、ＭＥＭＳ領域２０と半導体領域３０との一体化が容易に
なる。さらに、犠牲層２３及び上部ＭＥＭＳ構造層２４がそれぞれゲート絶縁膜３１及び
ゲート電極層３２と同時に形成されるので、ＭＥＭＳプロセスによる半導体素子の特性へ
の影響を従来技術よりも完全に防止できる。
【００３７】
次に、上記実施形態の変形例について図７乃至図９を参照して説明する。この例では、
半導体領域３０Ａ、３０Ｂにおいて複数の半導体素子が形成され、しかも、複数の半導体
素子のうち少なくとも二つの素子が互いに異なる特性を有する素子として構成されるため
に、素子絶縁膜であるゲート絶縁膜の厚み、膜質、組成等が異なるように形成される。な
お、以下の本例の説明においては、上記実施形態と同様の部分については説明を省略し、
同一部分には同一符号を付すとともに、上記実施形態とは異なる部分、すなわち、上記の
第１形成工程に相当する工程のみについて詳細に述べることとする。
【００３８】
本例では、図７に示すように、上記実施形態と同様に、半導体基板１０上にフィールド
絶縁膜１１が形成され、ＭＥＭＳ領域２０では下地層２１及び下部ＭＥＭＳ構造層２２が
形成されている。そして、これらの上に熱酸化法やＣＶＤ法等により第１絶縁膜１７が形
成される。なお、図示例では熱酸化法によって形成された例を示す。その後、レジスト等
よりなるマスク１７Ｍが選択的に形成され、エッチング等によって不要部分が除去される
ことで、図８に示すように、ＭＥＭＳ領域２０では下部ＭＥＭＳ構造層２２上に第１犠牲
層２３Ａが形成され、半導体領域３０Ａでは第１素子絶縁膜３１Ａが形成され、半導体領
域３０Ｂでは第１絶縁膜１７が完全に除去されて半導体基板１０の表面が露出する（第１
絶縁膜形成段階）。
【００３９】
次に、上記の構造上に熱酸化法やＣＶＤ法等により第２絶縁膜１８が形成される。なお
、図示例ではＣＶＤ法やスパッタリング法により形成された例を示す。熱酸化法によって
第２絶縁膜１８を形成する場合には、既に形成されている第１犠牲層２３Ａや第１素子絶
縁膜３１Ａの上下に第２絶縁膜１８が形成されていくことになる。その後、レジスト等よ
りなるマスク１８Ｍが選択的に形成され、エッチング等によって不要部分が除去されるこ
とで、図９に示すように、ＭＥＭＳ領域２０では第２犠牲層２３Ｂが第１犠牲層２３Ａ上
に積層される。一方、半導体領域３０Ａにおいては、上記第１素子絶縁膜３１Ａ上に第２
素子絶縁膜３１Ｂが積層され、半導体領域３０Ｂでは第２素子絶縁膜３１Ｂのみが形成さ
れる（第２絶縁膜形成段階）。
【００４０】
本例においては、ＭＥＭＳ領域２０、半導体領域３０Ａ、半導体領域３０Ｂの各々にお
いて、上記第１絶縁膜形成段階と第２絶縁膜形成段階のそれぞれにおいて形成される絶縁
膜を設けるか否かをそれぞれ独立して設定することができる。すなわち、図示例では、Ｍ
ＥＭＳ領域２０において第１犠牲層２３Ａと第２犠牲層２３Ｂとが積層して一体の犠牲層
が形成されているが、いずれか一方のみを形成してもよい。また、半導体領域３０Ａでは
第２素子絶縁膜３１Ｂのみが形成されているが、第１素子絶縁膜３１Ａのみが形成されて
もよく、或いは、第１素子絶縁膜３１Ａと第２素子絶縁膜３１Ｂを積層させてもよい。さ
らに、半導体領域３０Ｂでは、第１素子絶縁膜３１Ａと第２素子絶縁膜３１Ｂを積層して
一体の素子絶縁膜が形成されているが、第１素子絶縁膜３１Ａのみが形成されてもよく、
第２素子絶縁膜３１Ｂのみが形成されてもよい。
【００４１】
ただし、一般に、ＭＥＭＳ領域２０において形成される犠牲層の厚みと、半導体領域３
０において形成される素子絶縁膜の厚みとは異なる観点で設定されるので、相互に異なる
構成となるように形成されることが好ましい。通常、半導体素子のゲート絶縁膜の厚みは
１０〜１００ｎｍ程度であるのに対して、ＭＥＭＳ構造体の犠牲層の厚みは３０〜３００
ｎｍ程度であり、犠牲層の厚みが素子絶縁膜の厚みより厚く設定される場合が多いため、
ＭＥＭＳ領域２０において複数の絶縁膜形成段階において形成された絶縁層の積層体によ
って犠牲層が形成されることが望ましい。
【００４２】
尚、本発明のＭＥＭＳ・半導体複合回路及びその製造方法は、上述の図示例にのみ限定
されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ること
は勿論である。例えば、上記実施形態では半導体素子としてＭＯＳトランジスタを例示し
たが、本発明の半導体素子はこれに限定されるものではなく、構成要素として素子絶縁膜
と素子電極層とを含むものであれば、ＭＩＳ（ＭＯＳ）ダイオード、キャパシタ、発光ト
ランジスタなどの種々の素子を形成することが可能である。
【図面の簡単な説明】
【００４３】
【図１】実施形態のＭＥＭＳ・半導体複合回路の製造工程を示す概略断面図。
【図２】実施形態のＭＥＭＳ・半導体複合回路の製造工程を示す概略断面図。
【図３】実施形態のＭＥＭＳ・半導体複合回路の製造工程を示す概略断面図。
【図４】実施形態のＭＥＭＳ・半導体複合回路の製造工程を示す概略断面図。
【図５】実施形態のＭＥＭＳ・半導体複合回路の製造工程を示す概略断面図。
【図６】実施形態のＭＥＭＳ・半導体複合回路の製造工程を示す概略断面図。
【図７】実施形態のＭＥＭＳ・半導体複合回路の製造工程を示す概略断面図。
【図８】実施形態のＭＥＭＳ・半導体複合回路の製造工程を示す概略断面図。
【図９】実施形態のＭＥＭＳ・半導体複合回路の製造工程を示す概略断面図。
【符号の説明】
【００４４】
１０…半導体基板、１１…フィールド絶縁膜、１２，１４…層間絶縁膜、１３，１５…
配線層、１６…表面保護膜、２０…ＭＥＭＳ領域、２０Ｓ…ＭＥＭＳ構造体、２１…下地
層、２２…下部ＭＥＭＳ構造層、２３…犠牲層、２４…上部ＭＥＭＳ構造層、３０…半導
体領域、３０Ｓ…半導体素子、３１…ゲート絶縁膜、３２…ゲート電極層、３３…ソース
領域、３４…ドレイン領域。
【特許請求の範囲】
【請求項１】
半導体基板と、該半導体基板の表層部に設けられたＭＥＭＳ構造体及び半導体素子と、
を有するＭＥＭＳ・半導体複合回路の製造方法において、
前記ＭＥＭＳ構造体を形成するために用いる犠牲層が形成されると同時に、前記半導体
素子を構成する素子絶縁膜が形成される第１形成工程と、
前記犠牲層に接するように前記ＭＥＭＳ構造体を構成するＭＥＭＳ構造層が形成される
と同時に、前記素子絶縁膜上に前記半導体素子を構成する素子電極層が形成される第２形
成工程と、
前記第１形成工程及び前記第２形成工程の後に、前記犠牲層が除去されることにより前
記ＭＥＭＳ構造層が動作可能に構成されるリリース工程と、
を具備することを特徴とするＭＥＭＳ・半導体複合回路の製造方法。
【請求項２】
前記第１形成工程の前に、前記犠牲層の下層に前記ＭＥＭＳ構造体を構成する下部ＭＥ
ＭＳ構造層を形成する下層形成工程をさらに具備し、
前記第１形成工程では、前記下部ＭＥＭＳ構造層の表面が熱酸化されて前記犠牲層が形
成されるとともに、前記半導体基板の表面が熱酸化されて前記素子絶縁膜が形成されるこ
とを特徴とする請求項１に記載のＭＥＭＳ・半導体複合回路の製造方法。
【請求項３】
前記半導体基板は単結晶半導体よりなり、前記下部ＭＥＭＳ構造層は、前記半導体基板
を構成する半導体素材と同じ基本素材で構成された多結晶半導体よりなることを特徴とす
る請求項２に記載のＭＥＭＳ・半導体複合回路の製造方法。
【請求項４】
前記下部ＭＥＭＳ構造層は前記半導体基板の前記素子絶縁膜の形成領域と異なる不純物
濃度を有することを特徴とする請求項２又は３に記載のＭＥＭＳ・半導体複合回路の製造
方法。
【請求項５】
前記第１形成工程には二以上の前記素子絶縁膜を形成する段階が設けられ、前記犠牲層
は前記二以上の段階の少なくとも一の前記段階において形成される前記素子絶縁膜と同時
に形成されることを特徴とする請求項１乃至４のいずれか一項に記載のＭＥＭＳ・半導体
複合回路の製造方法。
【請求項６】
前記犠牲層は前記二以上の段階のうち複数の段階においてそれぞれ形成される絶縁膜が
積層されることにより形成されることを特徴とする請求項５に記載のＭＥＭＳ・半導体複
合回路の製造方法。
【請求項７】
前記第２形成工程には、前記ＭＥＭＳ構造層及び前記素子電極層を多結晶シリコンによ
り形成する段階と、前記ＭＥＭＳ構造層及び前記素子電極層に金属を拡散させて金属シリ
サイド化する段階と、が設けられることを特徴とする請求項１乃至６のいずれか一項に記
載のＭＥＭＳ・半導体複合回路の製造方法。
【請求項８】
前記第２形成工程の後に、前記半導体素子の不純物領域を形成する工程をさらに具備す
ることを特徴とする請求項１乃至７のいずれか一項に記載のＭＥＭＳ・半導体複合回路の
製造方法。
【請求項１】
半導体基板と、該半導体基板の表層部に設けられたＭＥＭＳ構造体及び半導体素子と、
を有するＭＥＭＳ・半導体複合回路の製造方法において、
前記ＭＥＭＳ構造体を形成するために用いる犠牲層が形成されると同時に、前記半導体
素子を構成する素子絶縁膜が形成される第１形成工程と、
前記犠牲層に接するように前記ＭＥＭＳ構造体を構成するＭＥＭＳ構造層が形成される
と同時に、前記素子絶縁膜上に前記半導体素子を構成する素子電極層が形成される第２形
成工程と、
前記第１形成工程及び前記第２形成工程の後に、前記犠牲層が除去されることにより前
記ＭＥＭＳ構造層が動作可能に構成されるリリース工程と、
を具備することを特徴とするＭＥＭＳ・半導体複合回路の製造方法。
【請求項２】
前記第１形成工程の前に、前記犠牲層の下層に前記ＭＥＭＳ構造体を構成する下部ＭＥ
ＭＳ構造層を形成する下層形成工程をさらに具備し、
前記第１形成工程では、前記下部ＭＥＭＳ構造層の表面が熱酸化されて前記犠牲層が形
成されるとともに、前記半導体基板の表面が熱酸化されて前記素子絶縁膜が形成されるこ
とを特徴とする請求項１に記載のＭＥＭＳ・半導体複合回路の製造方法。
【請求項３】
前記半導体基板は単結晶半導体よりなり、前記下部ＭＥＭＳ構造層は、前記半導体基板
を構成する半導体素材と同じ基本素材で構成された多結晶半導体よりなることを特徴とす
る請求項２に記載のＭＥＭＳ・半導体複合回路の製造方法。
【請求項４】
前記下部ＭＥＭＳ構造層は前記半導体基板の前記素子絶縁膜の形成領域と異なる不純物
濃度を有することを特徴とする請求項２又は３に記載のＭＥＭＳ・半導体複合回路の製造
方法。
【請求項５】
前記第１形成工程には二以上の前記素子絶縁膜を形成する段階が設けられ、前記犠牲層
は前記二以上の段階の少なくとも一の前記段階において形成される前記素子絶縁膜と同時
に形成されることを特徴とする請求項１乃至４のいずれか一項に記載のＭＥＭＳ・半導体
複合回路の製造方法。
【請求項６】
前記犠牲層は前記二以上の段階のうち複数の段階においてそれぞれ形成される絶縁膜が
積層されることにより形成されることを特徴とする請求項５に記載のＭＥＭＳ・半導体複
合回路の製造方法。
【請求項７】
前記第２形成工程には、前記ＭＥＭＳ構造層及び前記素子電極層を多結晶シリコンによ
り形成する段階と、前記ＭＥＭＳ構造層及び前記素子電極層に金属を拡散させて金属シリ
サイド化する段階と、が設けられることを特徴とする請求項１乃至６のいずれか一項に記
載のＭＥＭＳ・半導体複合回路の製造方法。
【請求項８】
前記第２形成工程の後に、前記半導体素子の不純物領域を形成する工程をさらに具備す
ることを特徴とする請求項１乃至７のいずれか一項に記載のＭＥＭＳ・半導体複合回路の
製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００９−５１００５（Ｐ２００９−５１００５Ａ）
【公開日】平成２１年３月１２日（２００９．３．１２）
【国際特許分類】
【出願番号】特願２００８−２５３５１７（Ｐ２００８−２５３５１７）
【出願日】平成２０年９月３０日（２００８．９．３０）
【分割の表示】特願２００６−２９２１８９（Ｐ２００６−２９２１８９）の分割
【原出願日】平成１８年１０月２７日（２００６．１０．２７）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２１年３月１２日（２００９．３．１２）
【国際特許分類】
【出願日】平成２０年９月３０日（２００８．９．３０）
【分割の表示】特願２００６−２９２１８９（Ｐ２００６−２９２１８９）の分割
【原出願日】平成１８年１０月２７日（２００６．１０．２７）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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