ＰＬＬ制御装置及びＰＬＬ制御方法
【課題】親機、複数台の中継機、複数台の子機を備えた大規模なシステムでも、オーバーヘッドが増大したり、ＭＡＣ効率が極端に低下することなく、低コストでジッタを低減できるようにする。
【解決手段】開示されるＰＬＬ制御装置は、ＴＩＭ抽出回路１０１と、２次ＰＬＬ回路１０２と、時間分散制御回路１０３と、ＶＣＸＯ９４とを備えている。ＴＩＭ抽出回路１０１は、入力信号からタイミング成分を抽出する。２次ＰＬＬ回路１０２は、抽出されたタイミング成分の位相及び／又は周波数に応じて自身のクロック信号の位相及び／又は周波数を制御する１４ビットのデータを出力する。時間分散制御回路１０３は、２次ＰＬＬ回路１０２から出力された１４ビットのデータを１０ビットのデータに時間的に分散して複数回に分けて出力する。これにより、ＶＣＸＯ９４は、時間分散制御回路１０３から出力された１０ビットのデータに基づいて、出力信号の周波数を制御する。
【解決手段】開示されるＰＬＬ制御装置は、ＴＩＭ抽出回路１０１と、２次ＰＬＬ回路１０２と、時間分散制御回路１０３と、ＶＣＸＯ９４とを備えている。ＴＩＭ抽出回路１０１は、入力信号からタイミング成分を抽出する。２次ＰＬＬ回路１０２は、抽出されたタイミング成分の位相及び／又は周波数に応じて自身のクロック信号の位相及び／又は周波数を制御する１４ビットのデータを出力する。時間分散制御回路１０３は、２次ＰＬＬ回路１０２から出力された１４ビットのデータを１０ビットのデータに時間的に分散して複数回に分けて出力する。これにより、ＶＣＸＯ９４は、時間分散制御回路１０３から出力された１０ビットのデータに基づいて、出力信号の周波数を制御する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、データ通信用モデムのような伝送装置などにおけるＰＬＬ（Phase Locked Loop）制御装置及びＰＬＬ制御方法に関し、特に、電力線を介してデータ通信を行う電力線通信（ＰＬＣ：Power Line Communication）システムに用いて最適なＰＬＬ制御装置及びＰＬＬ制御方法に関する。
【背景技術】
【０００２】
パチンコ店等の遊技店（ホール）では当然遊技者ごとにパチンコ遊技機等の遊技機が設けられ、学校では児童、生徒又は学生及び教職員ごとにパーソナルコンピュータ（パソコン）が設けられていることが多い。さらに、最近の病院には、医師や看護婦ごとにパソコンが設けられているだけでなく、病棟のベッドごとにデータ端末が設けられているものがある。
【０００３】
遊技機、パソコン、データ端末等（以下総称するときは、「端末」という。）とサーバや管理装置等は、通常、専用の通信ケーブルを介して接続されるが、既存の施設に通信ケーブルを敷設するのでは、経費も時間もかかってしまう。そこで、最近では、施設に当初より設置され、端末に電力を供給する電力線を介してデータ通信を行うＰＬＣシステムが以下に示すように提案されている。
【０００４】
すなわち、従来、電力線ネットワークを介してデータをポイント・ツー・マルチポイントディジタル伝送する多重アクセス及び多重伝送方法がある。この方法では、アップストリームチャンネル及びダウンストリームチャンネルにより、電力線ネットワーク上で双方向通信する複数のユーザ装置と１つのヘッドエンド装置とが設けられている。アップストリームチャンネルでは、データは複数のユーザ装置からヘッドエンド装置に伝送され、ダウンストリームチャンネルでは、データはヘッドエンド装置から複数のユーザ装置に伝送される。
【０００５】
各ユーザ装置及び各ヘッドエンド装置は、複数のユーザ装置が送信可能なデータ量を最大化し、かつ、複数のユーザ装置における遅延時間を最小化するための媒体アクセスコントローラ（ＭＡＣ）を含んでいる。電力線ネットワークは、周波数分割多重及び時分割多重の少なくとも一方によりアップストリームチャンネル及びダウンストリームチャンネルに分割される。
【０００６】
また、この方法では、ＯＦＤＭＡ（直交周波数分割多重アクセス）、ＴＤＭＡ（時分割多重アクセス）及びＣＤＭＡ（符号分割多重アクセス）のうちの少なくとも１つのアクセス方法を用いて、アップストリームチャンネルにおける複数のユーザ装置による同時アクセスが可能である。
【０００７】
さらに、この方法では、搬送波ごとのビット数増大又はＳ／Ｎ向上により、ＯＦＤＭシステムにおける各搬送波の伝送容量を増大させ、アップストリームチャンネル及びダウンストリームチャンネルの両方において伝送容量を最大化するように、各搬送波を、その時点で送信するデータを有する１つ又は複数のユーザ装置に対して動的に割り当てる基準をサポートしている。
【０００８】
また、この方法では、データのタイプと送信を要求するユーザ装置とに依存してサービス品質（ＱｏＳ）を調整することをサポートしている。サービス品質は、異なる瞬間における周波数応答と、複数のユーザ装置及びヘッドエンド装置の間の異なる距離とに従って適応化可能である。
【０００９】
さらに、この方法では、システムの全帯域幅にわたって、複数のユーザ装置及びヘッドエンド装置によって観測されるＳ／Ｎを常に計算しかつモニタリングすることにより、個々の通信要求の間で、利用可能な帯域幅をヘッドエンド装置により動的に割り当てることをサポートしている。これにより、ＯＦＤＭシステムにおけるすべての搬送波は、各瞬間における各ユーザ装置の送信の必要性と、当該ユーザ装置に対して確立されたサービス品質（ＱｏＳ）パラメータと、システムの全容量を最大化する基準と、送信遅延時間を最小化する基準とに従って分配される。
【００１０】
分配される伝送リソースは、ＯＦＤＭＡが使用される場合には１つのシンボルに係る複数の搬送波において、ＴＤＭＡが使用される場合には時間的にシンボル間において、ＣＤＭＡが使用される場合には複数の符号において、複数のユーザ装置間で再分配され、常に変化する電力線の品質パラメータを常にモニタリングすることにより再分配を最適化している（例えば、特許文献１参照。）。以下、この技術を第１の従来例と呼ぶ。
【００１１】
ところで、複数のユーザ装置とヘッドエンド装置との間で電力線ネットワーク上でデータ通信するには、送信側と受信側とで同期をとる必要がある。そのためには、ＰＬＬ制御装置が必要不可欠であるが、従来、以下に示すものがあった。すなわち、このＰＬＬ制御装置は、Ａ／Ｄ変換器により受信信号をサンプリングした後、復調器により復調し、タイミング成分抽出回路によりタイミング成分を取り出し、第１積分回路及び第２積分回路により積分した後、電圧制御発振器を駆動して得られたサンプリング・クロックを当該Ａ／Ｄ変換器に印加するものである。このＰＬＬ制御装置では、電圧制御発振器の入力側に直流成分検出回路を設けている。まず、第２積分回路のみを使用してタイミング引込みを行い、引き込み後、直流成分検出回路により電圧制御発振器の入力側の直流成分を検出する。次に、検出された直流成分値を用いて第１積分回路を初期化し、以後第１積分回路と該第２積分回路を使用してタイミング引込みを行う（例えば、特許文献２参照。）。以下、この技術を第２の従来例と呼ぶ。
【００１２】
【特許文献１】特表２００４−５３１９４４号公報
【特許文献２】特許第２０７８７９７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
ところで、前述したホール、学校、病院等の施設が大規模になるに従って、端末の台数も当然増大する。ホールでは、例えば、最大で２４００台の遊技機が設置されることがある。ホールでは、複数台の遊技機をひとまとまりとして「島」と呼び、この「島」を複数個設けることにより全体のシステムを構築しており、大規模なホールでは最大６３個の「島」が設けられていることが想定される。したがって、最大で２４００台の端末が接続されるシステムを構築するには、６３個の「島」入口それぞれに６３個の中継機を設置するとともに、各中継機に最大で６４台の子機をそれぞれ設置する必要がある。
【００１４】
したがって、親機からある中継機を介して当該中継機に属するある子機にデータを送信する場合、親機と当該中継機との間で同期をとるとともに、当該中継機と当該子機との間でも同期をとる必要がある。第１及び第２の従来例を組み合わせて前述した最大で２４００台の端末が接続されるシステムを構築する場合、以下に示す不都合が発生すると思われる。
【００１５】
まず、親機から中継機、中継機から子機にデータが順次転送される場合、中継機が備えるＰＬＬ制御装置で生成したクロックに発生したジッタ（中継機ジッタ）がそのまま、当該中継機から子機に転送される信号に重畳されている。したがって、子機が備えるＰＬＬ制御装置で生成したクロックには、中継機ジッタと、当該ＰＬＬ制御装置で発生したジッタとが加算されるため、トータルのジッタが増大する。この結果、子機等の基本性能も悪化してくるため、前述した最大で２４００台の端末が接続されるシステムなど、中継機を備えたシステムでは、ジッタ低減が大きな課題となる。
【００１６】
前述したジッタを低減する簡易な方法としては、前述したシステムで送信されるマスタフレームの１回の送信ごとに複数個の同期信号を含ませることが考えられる。しかし、この場合、オーバーヘッド（ユーザデータ伝送に直接関係しない時間）が増大し、ＭＡＣ効率（対物理レイヤー利用効率）が極端に低下してしまう。したがって、ＭＡＣ効率を考慮すれば、１個のマスタフレームには１個の同期信号を含ませることが望ましい。
【００１７】
また、前述したジッタを低減する簡易な方法としては、中継機や子機が備えるＰＬＬ制御装置を高精度化することが考えられる。しかし、この場合、ＰＬＬ制御装置、中継機や子機、ひいてはシステム全体のコストアップとなるため、あまり得策ではない。
【００１８】
本発明は、上述した事情に鑑みてなされたものであり、上述のような問題を解決することを課題の一例とするものであり、これらの課題を解決することができるＰＬＬ制御装置及びＰＬＬ制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１９】
前述した課題を解決するために、請求項１記載の発明に係るＰＬＬ制御装置は、入力信号からタイミング成分を抽出するタイミング抽出部と、前記抽出されたタイミング成分の位相及び／又は周波数に応じて自身のクロック信号の位相及び／又は周波数を制御する第１のビット数のデータを出力するＰＬＬ部と、前記ＰＬＬ部から出力された前記第１のビット数のデータを前記第１のビット数よりも小さい第２のビット数のデータに時間的に分散して複数回に分けて出力する時間分散制御回路と、前記時間分散制御回路から出力された前記第２のビット数のデータに基づいて、出力信号の周波数を制御する可変発振器とを備えていることを特徴としている。
【００２０】
また、請求項２に記載の発明は、請求項１に記載のＰＬＬ制御装置に係り、前記時間分散制御回路は、前記第１のビット数のデータと前記第２のビット数のデータとの差分のビット情報に基づいて複数個の符号系列を発生するとともに、発生した各前記符号系列を、前記第１のビット数のデータの最上位ビットから前記第２のビット数分のデータに加算することを特徴としている。
【００２１】
また、請求項３に記載の発明は、請求項１に記載のＰＬＬ制御装置に係り、前記時間分散制御回路は、前記第１のビット数のデータの最上位ビットから前記第２のビット数分のデータを分離する上位ビット分離回路と、前記第１のビット数のデータの最下位ビットから前記第１のビット数のデータと前記第２のビット数のデータとの差分のビット数分のデータを分離する下位ビット分離回路と、前記下位ビット分離回路から供給されるデータに基づいて、複数個の符号系列を発生する符号発生回路と、前記符号発生回路から供給される各前記符号系列を、前記第１のビット数のデータの最上位ビットから前記第２のビット数分のデータに加算する加算器とから構成されていることを特徴としている。
【００２２】
また、請求項４に記載の発明に係るＰＬＬ制御方法は、入力信号から抽出したタイミング成分に応じて自身のクロック信号の位相及び／又は周波数を制御する第１のビット数のデータを出力する第１の過程と、前記第１のビット数のデータを前記第１のビット数よりも小さい第２のビット数のデータに時間的に分散して複数回に分けて出力する第２の過程と、前記第２のビット数のデータに基づいて、出力信号の周波数を制御する第３の過程とを有することを特徴としている。
【００２３】
また、請求項５に記載の発明は、請求項４に記載のＰＬＬ制御方法に係り、前記第２の過程では、前記第１のビット数のデータと前記第２のビット数のデータとの差分のビット情報に基づいて複数個の符号系列を発生するとともに、発生した各前記符号系列を、前記第１のビット数のデータの最上位ビットから前記第２のビット数分のデータに加算することを特徴としている。
【００２４】
また、請求項６に記載の発明は、請求項４に記載のＰＬＬ制御方法に係り、前記第２の過程は、前記第１のビット数のデータの最上位ビットから前記第２のビット数分のデータを分離する第４の過程と、前記第１のビット数のデータの最下位ビットから前記第１のビット数のデータと前記第２のビット数のデータとの差分のビット数分のデータを分離する第５の過程と、前記第５の過程で得られたデータに基づいて、複数個の符号系列を発生する第６の過程と、各前記符号系列を、前記第１のビット数のデータの最上位ビットから前記第２のビット数分のデータに加算する第７の過程とを有していることを特徴としている。
【発明の効果】
【００２５】
本発明によれば、親機と、複数台の中継機と、各中継機に属する複数台の子機を備えた大規模なシステムでも、オーバーヘッドが増大したり、ＭＡＣ効率が極端に低下することなく、低コストでジッタを低減することができる。これにより、前述した大規模なシステムにおいて、データ通信の最大実効速度を確保することができる。
【発明を実施するための最良の形態】
【００２６】
以下、図面を参照して本発明を実施するための最良の形態について説明する。
図１は、本発明の実施の形態に係るＰＬＬ制御装置を適用したＰＬＣシステムの概略構成を示すブロック図である。本実施の形態に係るＰＬＣシステムは、最大で２４００台の遊技機（端末）１が設置されるホールに適用されるものである。各端末１には、それぞれＰＬＣモデム６１（図３参照）を有する子機２がそれぞれ接続されている。各端末１は、最大で６４台がひとまとまりとなって島３を構成しており、各島３には、ＰＬＣモデム（図示略）を有する１台の中継機４が設けられている。島３は最大で６３個設けられるため、中継機４は、最大で６３台が必要となる。
【００２７】
各中継機４は、ＡＣ１００Ｖの電力を供給するための電源ケーブル５を介して例えば、３２分岐回路６及び分岐アダプタ（分岐ＡＤＰ）７に接続されている。３２分岐回路６は、後述するフロア入口分電盤３１から供給されるＡＣ１００Ｖ単相２線又はＡＣ１００Ｖ単相３線の電圧を最大で３２分岐して、電源ケーブル５及び８を介して、それぞれ中継機４、分岐ＡＤＰ７及び変圧器９に供給する。分岐ＡＤＰ７は、中継機４から電源ケーブル５を介して供給される信号を分岐して通信線１０を介して各子機２に供給するとともに、各子機２から通信線１０を介して供給される信号をまとめて電源ケーブル５を介して中継機４に供給する。変圧器９は、ＡＣ１００Ｖの電圧をＡＣ２４Ｖに変換して、電源ケーブル１１を介して各端末１に供給する。
【００２８】
一方、当該ホールが入っている建物の、例えば、屋上には、受電設備（図示略）が設けられている。この受電設備には、受電設備内分電盤２１が設けられている。受電設備内分電盤２１は、変圧器２２と例えば、６分岐回路２３とを有している。変圧器２２は、外部から供給されるＡＣ６．６ｋＶの電圧をＡＣ１００Ｖの電圧に変換して電源ケーブル２４を介して６分岐回路２３に供給する。６分岐回路２３は、変圧器２２から供給されるＡＣ１００Ｖの電圧を最大で６分岐して、電源ケーブル２５を介してフロア入口分電盤３１に供給する。
【００２９】
フロア入口分電盤３１は、１個の例えば、３２分岐回路３２と、複数個の例えば、３２分岐回路３３と、親機３４１及び３４２と、分岐アダプタ（分岐ＡＤＰ）３５とを有している。１個の３２分岐回路３２と、複数個の３２分岐回路３３とは、それぞれ独立した電源ケーブル２５を介して前述した６分岐回路２３からＡＣ１００Ｖの電力が供給されている。３２分岐回路３２は、電源ケーブル２６を介して親機３４１にＡＣ１００Ｖの電力を供給している。この電源ケーブル２６は、電源ケーブル４２と接続されている。電源ケーブル４２は、ホール内監視室４１の壁コンセント４３と接続されている。
【００３０】
親機３４１は、ＰＬＣモデム（図示略）を有しており、ホール内監視室４１から電源ケーブル４２及び２６を介して供給される信号及び親機３４２から信号線３７１を介して供給される信号に基づいて、各種信号処理を行う。一方、親機３４２もＰＬＣモデム（図示略）を有しており、親機３４１から信号線３７１を介して供給される信号及び分岐ＡＤＰ３５から通信線３７２を介して供給される信号に基づいて、各種信号処理を行う。また、親機３４２は、生成した信号を通信線３７２を介して分岐ＡＤＰ３５に供給する。分岐ＡＤＰ３５は、親機３４２から通信線３７２を介して供給される信号を分岐して電源ケーブル３８を介して各３２分岐回路３３に供給するとともに、各３２分岐回路３３から電源ケーブル３８を介して供給される信号をまとめて通信線３７２を介して親機３４２に供給する。
【００３１】
ホール内監視室４１には、サーバ４４と、ホール内ＬＡＮ４５と、子機４６とが概略設置されている。子機４６は、ＰＬＣモデム６１（図３参照）を有しており、電源ケーブル４７及び差し込みプラグ４８を介して壁コンセント４３に接続されているとともに、通信線４９を介してホール内ＬＡＮ４５に接続されている。サーバ４４は、通信線５０を介してホール内ＬＡＮ４５と接続されている。ホール内ＬＡＮ４５は、通信線５１、ＷＡＮ５２及び通信線５３を介して、リモート監視センタ内に設置されたセンタ内サーバ５４に接続されている。
【００３２】
本発明は、親機、複数台の中継機、複数台の子機を備えた大規模なシステムでも、オーバーヘッドが増大したり、ＭＡＣ効率が極端に低下することなく、低コストでジッタを低減できるようにすることを目的としている。まず、オーバーヘッドを最小化するとともに、ＭＡＣ効率を極端に低下させないために、本実施の形態に係るＰＬＣシステムで送受信される１個のマスタフレームには、図２に示すように、ビーコン信号（同期信号）ＢＣ１及びＢＣ２をそれぞれ１個含ませる。ビーコン信号ＢＣ１は、親機３４１と子機４６との間及び親機３４２と中継機４との間で同期をとるための同期信号である。一方、ビーコン信号ＢＣ２は、中継機４と当該中継機４に属する複数台の子機２との間で同期をとるための同期信号である。図２に示すマスタフレームは、時間長が例えば、約１６ｍｓである。したがって、ビーコン信号ＢＣ１及びＢＣ２は、それぞれ約１６ｍｓの周期に１回の頻度で送信されることとなる。
【００３３】
図３は、子機２を構成するＰＬＣモデム６１の構成を示すブロック図である。ＰＬＣモデム６１は、ディジタル部６２と、アナログ部６３と、電源部６４と、送信ドライバ回路（ＤＶ）６５と、トランス６６と、コモンモードチョーク（ＣＭＣ）６７と、接続部６８とから構成されている。
【００３４】
ディジタル部６２は、ＰＬＣメディアアクセス（ＰＬＣ−ＭＡＣ）制御部７１と、多重化処理部７２と、多重分離処理部７３とから概略構成されている。ＰＬＣ−ＭＡＣ制御部７１は、接続部６８を介して外部と送受信データの授受を行うとともに、ＣＰＵ等からなるコントローラ８５からの指示に基づいて、時分割処理等を行い、コントローラ８５からの制御データの転送やユーザデータのタイムスロット管理を実施する。多重化処理部７２は、送信データを多重化して送信する。多重分離処理部７３は、受信信号を分離して受信データとする。
【００３５】
多重化処理部７２は、スクランブラ（ＳＣＲ）・和分回路７４と、信号点発生部７５と、逆高速フーリエ変換部（ＩＦＦＴ）７６と、変調部（ＭＯＤ）７７と、Ｄ／Ａ変換器７８とから構成されている。スクランブラ（ＳＣＲ）・和分回路７４は、ＰＬＣ−ＭＡＣ制御部７１からの送信データをランダム化し、送信スペクトルの安定化又は漏洩電界の安定化を実現するとともに、回線変動に耐えるべく位相和分を行う。
【００３６】
信号点発生部７５は、複数チャネルの送信信号点を発生するとともに、必要に応じて、ノッチの生成やスペクトル拡散等を行う。また、信号点発生部７５は、同期信号であるビーコン信号ＢＣ１及びＢＣ２を発生する。
【００３７】
ＩＦＦＴ７６は、信号点発生部７５から供給される複数チャネルの送信信号点である周波数軸上のデータを、時間軸上のデータに変換する。ＭＯＤ７７は、ＩＦＦＴ７６から供給される時間軸上のデータを波形整形した後、変調する。ＩＦＦＴ７６及びＭＯＤ７７は、信号点を時間軸上はナイキスト時間間隔で、かつ、周波数軸上はナイキスト周波数間隔で多重化するように構成されている。Ｄ／Ａ変換器７８は、ＭＯＤ７７からの変調信号をアナログ信号に変換する。
【００３８】
多重分離処理部７３は、Ａ／Ｄ変換器７９と、復調部（ＤＥＭ）８０と、高速フーリエ変換部（ＦＦＴ）８１と、タイミング同期部（ＴＩＭ抽出＆ＰＬＬ）８２と、信号点判定部８３と、差分・デスクランブル（ＤＳＣＲ）回路８４とから構成されている。Ａ／Ｄ変換器７９は、アナログ部６３からの受信信号を１４ビットのディジタル信号に変換する。ＤＥＭ８０は、Ａ／Ｄ変換器７９からのディジタル信号に変換された受信信号を復調してベースバンド信号とした後、不要帯域を除去する。
【００３９】
ＦＦＴ８１は、ＤＥＭ８０からの信号の時間軸上のデータを周波数軸上のデータに変換する。信号点判定部８３は、ＦＦＴ８１からの周波数軸上のデータについて受信信号点を判定する。タイミング同期部８２は、ＦＦＴ８１からの個々の周波数軸上のデータに基づいて、同期信号であるビーコン信号ＢＣ１及びＢＣ２について処理を行い、ビーコン信号ＢＣ１及びＢＣ２を検出する。そして、タイミング同期部８２は、電圧制御型水晶発振器（ＶＣＸＯ）９４を制御して、所望の同期を確立する。
【００４０】
差分・ＤＳＣＲ回路８４は、受信信号点が判定された信号の位相差分をとった後、ランダム化されていた状態を元に戻すことにより、送信データを再生する。この送信データは、ＰＬＣ−ＭＡＣ制御部７１及び接続部６８を介して端末（図示略）へ転送される。
【００４１】
アナログ部６３は、第１ローパスフィルタ（ＬＰＦ）９１と、ハイパスフィルタ及びゲインスイッチ部（ＨＰＦ＆ＧＳＷ）９２と、第２ＬＰＦ９３と、ＶＣＸＯ９４とから構成されている。第１ＬＰＦ９１は、多重化処理部７２から供給されるアナログ信号上の不要帯域を除去する。ＨＰＦ＆ＧＳＷ９２は、ＣＭＣ６７及びトランス６６とを介して入力された受信信号より不要な低域成分を除去した後、所定レベルまで増幅する。第２ＬＰＦ９３は、ＨＰＦ＆ＧＳＷ９２からの受信信号の高域の不要帯域成分を除去する。ＶＣＸＯ９４は、タイミング同期部８２を構成するＤ／Ａ変換器１０４（図４参照）から供給されるアナログ信号（電圧）に基づいて、所定の発振周波数の基準クロックを生成してＡ／Ｄ変換器７９に供給する。
【００４２】
接続部６８は、端末１側からインターフェイス８６を介して入出力される信号について、フィルタリング処理、フラグメント処理、再送処理、暗号化処理及びスイッチング処理等を行うＰＬＣスイッチ部（ＰＬＣ−ＳＷ）８７を有している。
【００４３】
電源部６４は、例えば、ＤＣ電圧５Ｖの動作電圧を各部に供給する電源出力部９５と、スイッチング電源で構成された電源出力部９５のスイッチング雑音の漏洩を抑制する電源フィルタ９６とを有している。送信ドライバ回路６５は、第１ＬＰＦ９１から供給される信号を増幅した後、トランス６６及びＣＭＣ６７を介してＡＣ１００Ｖの屋内配電線側に送信する。
【００４４】
また、図４は、本発明の実施の形態に係るＰＬＬ制御装置の構成を示すブロック図である。図４において、図３の各部に対応する部分には同一の符号を付ける。Ａ／Ｄ変換器７９は、アナログ部６３からの受信信号を、例えば、１４ビットのディジタル信号に変換する。ＤＥＭ８０は、Ａ／Ｄ変換器７９からのディジタル信号を復調してベースバンド信号とした後、不要帯域を除去する。ＦＦＴ８１は、ＤＥＭ８０からの信号の時間軸上のデータを周波数軸上のデータに変換する。
【００４５】
タイミング同期部８２は、ＦＦＴ８１からの個々の周波数軸上のデータに基づいて、同期信号であるビーコン信号ＢＣ１及びＢＣ２について処理を行い、ビーコン信号ＢＣ１及びＢＣ２を検出する。また、タイミング同期部８２は、ＶＣＸＯ９４を制御して、所望の同期を確立する。ＶＣＸＯ９４は、タイミング同期部８２を構成するＤ／Ａ変換器１０４から供給されるアナログ信号（電圧）に基づいて位相／周波数を制御した基準クロックをＡ／Ｄ変換器７９に供給する。
【００４６】
タイミング同期部８２は、タイミング成分（ＴＩＭ）抽出回路１０１と、２次ＰＬＬ回路（ＰＬＬ部）１０２と、時間分散制御回路１０３と、Ｄ／Ａ変換器１０４とから構成されている。ＴＩＭ抽出回路１０１は、ＦＦＴ８１からの周波数軸上のデータよりタイミング成分を抽出する。２次ＰＬＬ回路１０２は、抽出されたタイミング成分の位相及び／又は周波数に応じて自身のクロック信号の位相及び／又は周波数を制御する制御信号を出力する。
【００４７】
ここで、２次ＰＬＬ回路１０２を用いている理由について説明する。受信ダイナミックレンジを大きく確保するためには、その分受信側に高精度が要求される。この高精度の要求は、データ伝送路に対してだけでなく、同期系に対しても同様である。また、雑音耐力も要求される。この点、１次ＰＬＬ回路は高速で引き込むことが可能であるが、前述した精度が十分ではない。また、１次ＰＬＬ回路は広帯域であるため、雑音に弱いという問題がある。結果として、１次ＰＬＬ回路では受信ダイナミックレンジの確保が困難となり、安定したデータ伝送が実現できないということになる。そこで、本実施の形態では、これらの問題を解決するために、２次ＰＬＬ回路１０２を用いている。なお、ＴＩＭ抽出回路１０１及び２次ＰＬＬ回路１０２の詳細については、例えば、先に特許文献２として説明した特許第２０７８７９７号公報を参照されたい。
【００４８】
時間分散制御回路１０３は、低コストでジッタを低減するために導入するものである。前述したように、図２に示すマスタフレームは、時間長が約１６ｍｓであるので、同期信号であるビーコン信号ＢＣ１及びＢＣ２は、それぞれ約１６ｍｓの周期に１回の頻度で送信されることとなる。このため、ビーコン信号ＢＣ１及びＢＣ２の送信速度は約１６ｍｓと低速であり、ＰＬＬ制御装置は、図３に示す第２ＬＰＦ９３からの受信信号よりタイミング位相を抽出し、この抽出した結果に基づいて制御を行うこととなる。
【００４９】
前述したように、Ａ／Ｄ変換器７９がアナログ部６３からの受信信号を１４ビットのディジタル信号に変換するため、本発明の実施の形態に係るＰＬＬ制御装置の出力は、１４ビットの高精度である。しかし、ＰＬＬ制御装置からの出力頻度は、約１６ｍｓに１回の低速となる。
【００５０】
本実施の形態に係るＰＬＬ制御装置では、ＶＣＸＯ９４を用いているため、前段にＤ／Ａ変換器１０４が必要となるが、一般に、１４ビット程度の高精度の分解能を有するＤ／Ａ変換器は高価である。一方、ＶＣＸＯ９４に換えてＤＣＸＯを用いた場合、高精度のＤ／Ａ変換器は不要であるが、ＤＣＸＯ自体が１４ビットの高精度が要求されるので、多数の高精度キャパシタが必要となってくるため、これまた高価となる。
【００５１】
そこで、発明者らは、この周期約１６ｍｓの間に、高精度な１４ビットのデータを時間的に分散して出力することにより、コストの削減と高精度化という一見相反する要求を満足することができるものと理解した。時間分散制御回路１０３は、その実現手段である。つまり、本実施の形態に係るＰＬＬ制御装置では、比較的安価な１０ビットの分解能を有するＤ／Ａ変換器１０４を用いるとともに、時間分散制御回路１０３は、２次ＰＬＬ回路１０２から供給される１４ビットのデータを時間的に分散して複数回（例えば、１６回）に分けて１０ビットのデータとして出力するのである。
【００５２】
具体的には、異なる１０ビットのデータを１個のマスタフレームが送信される約１６ｍｓ内に１６回順次転送する。これにより、転送される情報量は、１０ビット×１６回＝１６０ビットとなり、１４ビットの情報が１回転送される情報空間と比較して多くの情報量がＶＣＸＯ９４又はＤＣＸＯに転送できることになる。前述した手法をＰＬＬ制御装置に適用するので、時間積分の結果として１４ビットの精度が得られれば良く、かつ、本来解決すべき課題であるジッタの低減の観点から、１４ビットのデータと１０ビットのデータの差分の４ビット情報に基づいて、１６０ビットの情報空間からジッタが少ない符号パターンを抜き出し、これを元々の１０ビットのデータに加算して転送することにより、低コストで十分な精度（今の場合、１４ビットの精度）の実現が可能となる。
【００５３】
以下、本実施の形態について、さらに詳細に説明する。
図５は、本実施の形態に係るＰＬＬ制御装置の特徴である時間分散制御回路１０３の構成を示すブロック図である。この時間分散制御回路１０３は、低速で高精度の２次ＰＬＬ回路１０２の１４ビットの出力データを高速で低精度の１０ビットの分解能を有するＤ／Ａ変換器１０４に供給することにより、Ｄ／Ａ変換器１０４の出力信号をＶＣＸＯ９４に供給し、ＶＣＸＯ９４における高速で低精度の制御により、最終的に等価的な低速で高精度の制御を得るものである。
【００５４】
時間分散制御回路１０３は、上位１０ビット分離回路１１１と、下位４ビット分離回路１１２と、時間分散ＲＯＭ（符号発生回路）１１３と、加算器１１４とから構成されている。図４に示す２次ＰＬＬ回路１０２からは、１５ビット目を丸めて有効ビット数１４ビットの低速で高精度の情報（今の場合、約１６ｍｓのマスタフレームに１回、１４ビットの信号出力）が上位１０ビット分離回路１１１及び下位４ビット分離回路１１２に供給される。
【００５５】
上位１０ビット分離回路１１１は、図４に示す２次ＰＬＬ回路１０２から供給された１４ビットの低速高精度情報から上位１０ビットを分離する。一方、下位４ビット分離回路１１２は、図４に示す２次ＰＬＬ回路１０２から供給された１４ビットの低速高精度情報から下位４ビットを分離する。これにより、１４ビットの低速高精度情報は、それぞれ上位及び下位に分離される。
【００５６】
図６は、図５に示す時間分散ＲＯＭ１１３の内容の一例を示す図である。この時間分散ＲＯＭ１１３の内容は、＋ＬＳＢ又は０の時系列信号であるため、１又は０の時間分散制御パターンとなっている。図６において、総和とは、時間分散した結果を加算した結果を示している。また、図７及び図８は、それぞれ時間分散ＲＯＭ１１３の下位４ビットが４である場合及び１２である場合の具体的な出力内容の一例を示す図である。図７及び図８からは、時間分散制御パターンが可能な限り均等に分散した形となっていることが分かる。つまり、時間分散ＲＯＭ１１３のから出力される時間分散制御パターンは、エネルギが部分的に集中せず、また形状としても均等となっていることから、余分なジッタが発生しない形を実現している。
【００５７】
下位４ビット分離回路１１２から出力された下位４ビットは、前述した時間分散ＲＯＭ１１３により、１６サンプルの時間分散制御パターンに変換される。この時間分散制御パターンは、加算器１１４において、上位１０ビット分離回路１１１から供給される上位１０ビットの値と加算される。これにより、高速で低精度（時間長が約１６ｍｓのマスタフレームに１０ビットの信号を１６回所定間隔で出力）の出力信号が得られる。
【００５８】
図９は、図５に示す時間分散制御回路１０３から出力される１６通りの時間分散制御パターンを時間積分した結果の一例を示す図である。図９において、ａは下位４ビットが「０」の場合、ｂは下位４ビットが「１」の場合、ｃは下位４ビットが「２」の場合、ｄは下位４ビットが「３」の場合の時間積分結果の一例である。同様に、ｅは下位４ビットが「４」の場合、ｆは下位４ビットが「５」の場合、ｇは下位４ビットが「６」の場合、ｈは下位４ビットが「７」の場合の時間積分結果の一例である。ｉは下位４ビットが「８」の場合、ｊは下位４ビットが「９」の場合、ｋは下位４ビットが「１０」の場合、ｌは下位４ビットが「１１」の場合の時間積分結果の一例である。ｍは下位４ビットが「１２」の場合、ｎは下位４ビットが「１３」の場合、ｐは下位４ビットが「１４」の場合、ｑは下位４ビットが「１５」の場合の時間積分結果の一例である。
【００５９】
図９からは、最終的に、１６通りの積分結果が設計通り０〜１５（の計１６通り）段階の値になっていることが分かる。この時間積分結果は、１４ビットの低速高精度のＤ／Ａ変換器を使用した場合の時間積分結果と一致している。つまりこの時間分散制御回路１０３を用いることにより、等価的に低速で高精度の制御が得られたことが分かる。
【００６０】
このように、本実施の形態によれば、最大で２４００台の遊技機（端末）１がホールに設置され、親機３４と中継機４を介して接続されるような大規模なシステムにおいて、ＰＬＣモデムを構成するＰＬＬ制御装置に時間分散制御回路１０３を用いている。これにより、図２に示すマスタフレーム内で送信するビーコン信号ＢＣ１及びＢＣ２は、１個のマスタフレーム当たり１回で良いため、オーバーヘッドが増大することなく、ＭＡＣ効率を向上させることができるとともに、低コストで高精度のＰＬＬ制御装置を実現することができる。これにより、前述した大規模なシステムにおいて、データ通信の最大実効速度を確保することができる。
【００６１】
以上、本発明の実施の形態について図面を参照して詳述してきたが、具体的な構成はこれらの実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計の変更等があっても本発明に含まれる。
例えば、上述した実施の形態では、ＶＣＸＯ９４及びＤ／Ａ変換器１０４を設ける例を示したが、これに限定されず、ＶＣＸＯ９４及びＤ／Ａ変換器１０４に換えて、ディジタル制御水晶発振器（ＤＣＸＯ）を設けても良い。ＶＣＸＯ９４及びＤＣＸＯの両方を含む概念として、「可変発振器」を挙げることができる。
【００６２】
また、上述した実施の形態では、子機２を構成するＰＬＣモデム６１の構成のみについて説明した。中継機４、親機３４１及び３４２並びに子機４６を構成するＰＬＣモデムの構成は、接続部６８の構成以外は、前述したＰＬＣ６１の構成と異なることはない。ただし、各ＰＬＣモデムが取り扱う信号、データや実行されるプログラム等が異なっている。
【図面の簡単な説明】
【００６３】
【図１】本発明の実施の形態に係るＰＬＬ制御装置を適用したＰＬＣシステムの概略構成を示すブロック図である。
【図２】本実施の形態に係るＰＬＣシステムで送受信されるマスタフレームの構成の一例を示す図である。
【図３】子機を構成するＰＬＣモデムの構成を示すブロック図である。
【図４】本発明の実施の形態に係るＰＬＬ制御装置の構成を示すブロック図である。
【図５】図４に示すＰＬＬ制御装置を構成するタイミング同期部の一部である時間分散制御回路の構成を示すブロック図である。
【図６】図５に示す時間分散制御回路を構成する時間分散ＲＯＭの内容の一例を示す図である。
【図７】図６に示す時間分散ＲＯＭの内容のうち、下位４ビットが４である場合の一例を示す図である。
【図８】図６に示す時間分散ＲＯＭの内容のうち、下位４ビットが１２である場合の一例を示す図である。
【図９】図５に示す時間分散制御回路から出力される１６通りの時間分散制御パターンを時間積分した結果の一例を示す図である。
【符号の説明】
【００６４】
１…遊技機（端末）、２，４６…子機、３…島、４…中継機、５，８，１１，２４，２５，２６，３８，４２，４７…電源ケーブル、６，３２，３３…３２分岐回路、７，３５…分岐アダプタ（分岐ＡＤＰ）、９，２２…変圧器、１０，３７１，３７２，４９，５０，５１，５３…通信線、２１…受電設備内分電盤、２３…６分岐回路、３１…フロア入口分電盤、３４１，３４２…親機、４１…ホール内監視室、４３…壁コンセント、４４…サーバ、４５…ホール内ＬＡＮ、４８…差し込みプラグ、５２…ＷＡＮ、５４…センタ内サーバ、６１…ＰＬＣモデム、６２…ディジタル部、６３…アナログ部、６４…電源部、６５…送信ドライバ回路（ＤＶ）、６６…トランス、６７…コモンモードチョーク（ＣＭＣ）、６８…接続部、７１…ＰＬＣメディアアクセス（ＰＬＣ−ＭＡＣ）制御部、７２…多重化処理部、７３…多重分離処理部、７４…スクランブラ（ＳＣＲ）・和分回路、７５…信号点発生部（同期信号発生手段）、７６…逆高速フーリエ変換部（ＩＦＦＴ）、７７…変調部（ＭＯＤ）、７８，１０４…Ｄ／Ａ変換器、７９…Ａ／Ｄ変換器、８０…復調部（ＤＥＭ）、８１…高速フーリエ変換部（ＦＦＴ）、８２…タイミング同期部（ＴＩＭ抽出＆ＰＬＬ）、８３…信号点判定部、８４…差分・デスクランブル（ＤＳＣＲ）回路、８５…コントローラ（ＣＰＵ）、８６…インターフェイス、８７…ＰＬＣスイッチ部（ＰＬＣ−ＳＷ）、９１…第１ローパスフィルタ（ＬＰＦ）、９２…ハイパスフィルタ及びゲインスイッチ部（ＨＰＦ＆ＧＳＷ）、９３…第２ＬＰＦ、９４…電圧制御型水晶発振器（ＶＣＸＯ）、９５…電源出力部、９６…電源フィルタ、１０１…タイミング抽出回路、１０２…２次ＰＬＬ回路（ＰＬＬ部）、１０３…時間分散制御回路、１１１…上位１０ビット分離回路、１１２…下位４ビット分離回路、１１３…時間分散ＲＯＭ（符号発生回路）、１１４…加算器
【技術分野】
【０００１】
本発明は、例えば、データ通信用モデムのような伝送装置などにおけるＰＬＬ（Phase Locked Loop）制御装置及びＰＬＬ制御方法に関し、特に、電力線を介してデータ通信を行う電力線通信（ＰＬＣ：Power Line Communication）システムに用いて最適なＰＬＬ制御装置及びＰＬＬ制御方法に関する。
【背景技術】
【０００２】
パチンコ店等の遊技店（ホール）では当然遊技者ごとにパチンコ遊技機等の遊技機が設けられ、学校では児童、生徒又は学生及び教職員ごとにパーソナルコンピュータ（パソコン）が設けられていることが多い。さらに、最近の病院には、医師や看護婦ごとにパソコンが設けられているだけでなく、病棟のベッドごとにデータ端末が設けられているものがある。
【０００３】
遊技機、パソコン、データ端末等（以下総称するときは、「端末」という。）とサーバや管理装置等は、通常、専用の通信ケーブルを介して接続されるが、既存の施設に通信ケーブルを敷設するのでは、経費も時間もかかってしまう。そこで、最近では、施設に当初より設置され、端末に電力を供給する電力線を介してデータ通信を行うＰＬＣシステムが以下に示すように提案されている。
【０００４】
すなわち、従来、電力線ネットワークを介してデータをポイント・ツー・マルチポイントディジタル伝送する多重アクセス及び多重伝送方法がある。この方法では、アップストリームチャンネル及びダウンストリームチャンネルにより、電力線ネットワーク上で双方向通信する複数のユーザ装置と１つのヘッドエンド装置とが設けられている。アップストリームチャンネルでは、データは複数のユーザ装置からヘッドエンド装置に伝送され、ダウンストリームチャンネルでは、データはヘッドエンド装置から複数のユーザ装置に伝送される。
【０００５】
各ユーザ装置及び各ヘッドエンド装置は、複数のユーザ装置が送信可能なデータ量を最大化し、かつ、複数のユーザ装置における遅延時間を最小化するための媒体アクセスコントローラ（ＭＡＣ）を含んでいる。電力線ネットワークは、周波数分割多重及び時分割多重の少なくとも一方によりアップストリームチャンネル及びダウンストリームチャンネルに分割される。
【０００６】
また、この方法では、ＯＦＤＭＡ（直交周波数分割多重アクセス）、ＴＤＭＡ（時分割多重アクセス）及びＣＤＭＡ（符号分割多重アクセス）のうちの少なくとも１つのアクセス方法を用いて、アップストリームチャンネルにおける複数のユーザ装置による同時アクセスが可能である。
【０００７】
さらに、この方法では、搬送波ごとのビット数増大又はＳ／Ｎ向上により、ＯＦＤＭシステムにおける各搬送波の伝送容量を増大させ、アップストリームチャンネル及びダウンストリームチャンネルの両方において伝送容量を最大化するように、各搬送波を、その時点で送信するデータを有する１つ又は複数のユーザ装置に対して動的に割り当てる基準をサポートしている。
【０００８】
また、この方法では、データのタイプと送信を要求するユーザ装置とに依存してサービス品質（ＱｏＳ）を調整することをサポートしている。サービス品質は、異なる瞬間における周波数応答と、複数のユーザ装置及びヘッドエンド装置の間の異なる距離とに従って適応化可能である。
【０００９】
さらに、この方法では、システムの全帯域幅にわたって、複数のユーザ装置及びヘッドエンド装置によって観測されるＳ／Ｎを常に計算しかつモニタリングすることにより、個々の通信要求の間で、利用可能な帯域幅をヘッドエンド装置により動的に割り当てることをサポートしている。これにより、ＯＦＤＭシステムにおけるすべての搬送波は、各瞬間における各ユーザ装置の送信の必要性と、当該ユーザ装置に対して確立されたサービス品質（ＱｏＳ）パラメータと、システムの全容量を最大化する基準と、送信遅延時間を最小化する基準とに従って分配される。
【００１０】
分配される伝送リソースは、ＯＦＤＭＡが使用される場合には１つのシンボルに係る複数の搬送波において、ＴＤＭＡが使用される場合には時間的にシンボル間において、ＣＤＭＡが使用される場合には複数の符号において、複数のユーザ装置間で再分配され、常に変化する電力線の品質パラメータを常にモニタリングすることにより再分配を最適化している（例えば、特許文献１参照。）。以下、この技術を第１の従来例と呼ぶ。
【００１１】
ところで、複数のユーザ装置とヘッドエンド装置との間で電力線ネットワーク上でデータ通信するには、送信側と受信側とで同期をとる必要がある。そのためには、ＰＬＬ制御装置が必要不可欠であるが、従来、以下に示すものがあった。すなわち、このＰＬＬ制御装置は、Ａ／Ｄ変換器により受信信号をサンプリングした後、復調器により復調し、タイミング成分抽出回路によりタイミング成分を取り出し、第１積分回路及び第２積分回路により積分した後、電圧制御発振器を駆動して得られたサンプリング・クロックを当該Ａ／Ｄ変換器に印加するものである。このＰＬＬ制御装置では、電圧制御発振器の入力側に直流成分検出回路を設けている。まず、第２積分回路のみを使用してタイミング引込みを行い、引き込み後、直流成分検出回路により電圧制御発振器の入力側の直流成分を検出する。次に、検出された直流成分値を用いて第１積分回路を初期化し、以後第１積分回路と該第２積分回路を使用してタイミング引込みを行う（例えば、特許文献２参照。）。以下、この技術を第２の従来例と呼ぶ。
【００１２】
【特許文献１】特表２００４−５３１９４４号公報
【特許文献２】特許第２０７８７９７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
ところで、前述したホール、学校、病院等の施設が大規模になるに従って、端末の台数も当然増大する。ホールでは、例えば、最大で２４００台の遊技機が設置されることがある。ホールでは、複数台の遊技機をひとまとまりとして「島」と呼び、この「島」を複数個設けることにより全体のシステムを構築しており、大規模なホールでは最大６３個の「島」が設けられていることが想定される。したがって、最大で２４００台の端末が接続されるシステムを構築するには、６３個の「島」入口それぞれに６３個の中継機を設置するとともに、各中継機に最大で６４台の子機をそれぞれ設置する必要がある。
【００１４】
したがって、親機からある中継機を介して当該中継機に属するある子機にデータを送信する場合、親機と当該中継機との間で同期をとるとともに、当該中継機と当該子機との間でも同期をとる必要がある。第１及び第２の従来例を組み合わせて前述した最大で２４００台の端末が接続されるシステムを構築する場合、以下に示す不都合が発生すると思われる。
【００１５】
まず、親機から中継機、中継機から子機にデータが順次転送される場合、中継機が備えるＰＬＬ制御装置で生成したクロックに発生したジッタ（中継機ジッタ）がそのまま、当該中継機から子機に転送される信号に重畳されている。したがって、子機が備えるＰＬＬ制御装置で生成したクロックには、中継機ジッタと、当該ＰＬＬ制御装置で発生したジッタとが加算されるため、トータルのジッタが増大する。この結果、子機等の基本性能も悪化してくるため、前述した最大で２４００台の端末が接続されるシステムなど、中継機を備えたシステムでは、ジッタ低減が大きな課題となる。
【００１６】
前述したジッタを低減する簡易な方法としては、前述したシステムで送信されるマスタフレームの１回の送信ごとに複数個の同期信号を含ませることが考えられる。しかし、この場合、オーバーヘッド（ユーザデータ伝送に直接関係しない時間）が増大し、ＭＡＣ効率（対物理レイヤー利用効率）が極端に低下してしまう。したがって、ＭＡＣ効率を考慮すれば、１個のマスタフレームには１個の同期信号を含ませることが望ましい。
【００１７】
また、前述したジッタを低減する簡易な方法としては、中継機や子機が備えるＰＬＬ制御装置を高精度化することが考えられる。しかし、この場合、ＰＬＬ制御装置、中継機や子機、ひいてはシステム全体のコストアップとなるため、あまり得策ではない。
【００１８】
本発明は、上述した事情に鑑みてなされたものであり、上述のような問題を解決することを課題の一例とするものであり、これらの課題を解決することができるＰＬＬ制御装置及びＰＬＬ制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１９】
前述した課題を解決するために、請求項１記載の発明に係るＰＬＬ制御装置は、入力信号からタイミング成分を抽出するタイミング抽出部と、前記抽出されたタイミング成分の位相及び／又は周波数に応じて自身のクロック信号の位相及び／又は周波数を制御する第１のビット数のデータを出力するＰＬＬ部と、前記ＰＬＬ部から出力された前記第１のビット数のデータを前記第１のビット数よりも小さい第２のビット数のデータに時間的に分散して複数回に分けて出力する時間分散制御回路と、前記時間分散制御回路から出力された前記第２のビット数のデータに基づいて、出力信号の周波数を制御する可変発振器とを備えていることを特徴としている。
【００２０】
また、請求項２に記載の発明は、請求項１に記載のＰＬＬ制御装置に係り、前記時間分散制御回路は、前記第１のビット数のデータと前記第２のビット数のデータとの差分のビット情報に基づいて複数個の符号系列を発生するとともに、発生した各前記符号系列を、前記第１のビット数のデータの最上位ビットから前記第２のビット数分のデータに加算することを特徴としている。
【００２１】
また、請求項３に記載の発明は、請求項１に記載のＰＬＬ制御装置に係り、前記時間分散制御回路は、前記第１のビット数のデータの最上位ビットから前記第２のビット数分のデータを分離する上位ビット分離回路と、前記第１のビット数のデータの最下位ビットから前記第１のビット数のデータと前記第２のビット数のデータとの差分のビット数分のデータを分離する下位ビット分離回路と、前記下位ビット分離回路から供給されるデータに基づいて、複数個の符号系列を発生する符号発生回路と、前記符号発生回路から供給される各前記符号系列を、前記第１のビット数のデータの最上位ビットから前記第２のビット数分のデータに加算する加算器とから構成されていることを特徴としている。
【００２２】
また、請求項４に記載の発明に係るＰＬＬ制御方法は、入力信号から抽出したタイミング成分に応じて自身のクロック信号の位相及び／又は周波数を制御する第１のビット数のデータを出力する第１の過程と、前記第１のビット数のデータを前記第１のビット数よりも小さい第２のビット数のデータに時間的に分散して複数回に分けて出力する第２の過程と、前記第２のビット数のデータに基づいて、出力信号の周波数を制御する第３の過程とを有することを特徴としている。
【００２３】
また、請求項５に記載の発明は、請求項４に記載のＰＬＬ制御方法に係り、前記第２の過程では、前記第１のビット数のデータと前記第２のビット数のデータとの差分のビット情報に基づいて複数個の符号系列を発生するとともに、発生した各前記符号系列を、前記第１のビット数のデータの最上位ビットから前記第２のビット数分のデータに加算することを特徴としている。
【００２４】
また、請求項６に記載の発明は、請求項４に記載のＰＬＬ制御方法に係り、前記第２の過程は、前記第１のビット数のデータの最上位ビットから前記第２のビット数分のデータを分離する第４の過程と、前記第１のビット数のデータの最下位ビットから前記第１のビット数のデータと前記第２のビット数のデータとの差分のビット数分のデータを分離する第５の過程と、前記第５の過程で得られたデータに基づいて、複数個の符号系列を発生する第６の過程と、各前記符号系列を、前記第１のビット数のデータの最上位ビットから前記第２のビット数分のデータに加算する第７の過程とを有していることを特徴としている。
【発明の効果】
【００２５】
本発明によれば、親機と、複数台の中継機と、各中継機に属する複数台の子機を備えた大規模なシステムでも、オーバーヘッドが増大したり、ＭＡＣ効率が極端に低下することなく、低コストでジッタを低減することができる。これにより、前述した大規模なシステムにおいて、データ通信の最大実効速度を確保することができる。
【発明を実施するための最良の形態】
【００２６】
以下、図面を参照して本発明を実施するための最良の形態について説明する。
図１は、本発明の実施の形態に係るＰＬＬ制御装置を適用したＰＬＣシステムの概略構成を示すブロック図である。本実施の形態に係るＰＬＣシステムは、最大で２４００台の遊技機（端末）１が設置されるホールに適用されるものである。各端末１には、それぞれＰＬＣモデム６１（図３参照）を有する子機２がそれぞれ接続されている。各端末１は、最大で６４台がひとまとまりとなって島３を構成しており、各島３には、ＰＬＣモデム（図示略）を有する１台の中継機４が設けられている。島３は最大で６３個設けられるため、中継機４は、最大で６３台が必要となる。
【００２７】
各中継機４は、ＡＣ１００Ｖの電力を供給するための電源ケーブル５を介して例えば、３２分岐回路６及び分岐アダプタ（分岐ＡＤＰ）７に接続されている。３２分岐回路６は、後述するフロア入口分電盤３１から供給されるＡＣ１００Ｖ単相２線又はＡＣ１００Ｖ単相３線の電圧を最大で３２分岐して、電源ケーブル５及び８を介して、それぞれ中継機４、分岐ＡＤＰ７及び変圧器９に供給する。分岐ＡＤＰ７は、中継機４から電源ケーブル５を介して供給される信号を分岐して通信線１０を介して各子機２に供給するとともに、各子機２から通信線１０を介して供給される信号をまとめて電源ケーブル５を介して中継機４に供給する。変圧器９は、ＡＣ１００Ｖの電圧をＡＣ２４Ｖに変換して、電源ケーブル１１を介して各端末１に供給する。
【００２８】
一方、当該ホールが入っている建物の、例えば、屋上には、受電設備（図示略）が設けられている。この受電設備には、受電設備内分電盤２１が設けられている。受電設備内分電盤２１は、変圧器２２と例えば、６分岐回路２３とを有している。変圧器２２は、外部から供給されるＡＣ６．６ｋＶの電圧をＡＣ１００Ｖの電圧に変換して電源ケーブル２４を介して６分岐回路２３に供給する。６分岐回路２３は、変圧器２２から供給されるＡＣ１００Ｖの電圧を最大で６分岐して、電源ケーブル２５を介してフロア入口分電盤３１に供給する。
【００２９】
フロア入口分電盤３１は、１個の例えば、３２分岐回路３２と、複数個の例えば、３２分岐回路３３と、親機３４１及び３４２と、分岐アダプタ（分岐ＡＤＰ）３５とを有している。１個の３２分岐回路３２と、複数個の３２分岐回路３３とは、それぞれ独立した電源ケーブル２５を介して前述した６分岐回路２３からＡＣ１００Ｖの電力が供給されている。３２分岐回路３２は、電源ケーブル２６を介して親機３４１にＡＣ１００Ｖの電力を供給している。この電源ケーブル２６は、電源ケーブル４２と接続されている。電源ケーブル４２は、ホール内監視室４１の壁コンセント４３と接続されている。
【００３０】
親機３４１は、ＰＬＣモデム（図示略）を有しており、ホール内監視室４１から電源ケーブル４２及び２６を介して供給される信号及び親機３４２から信号線３７１を介して供給される信号に基づいて、各種信号処理を行う。一方、親機３４２もＰＬＣモデム（図示略）を有しており、親機３４１から信号線３７１を介して供給される信号及び分岐ＡＤＰ３５から通信線３７２を介して供給される信号に基づいて、各種信号処理を行う。また、親機３４２は、生成した信号を通信線３７２を介して分岐ＡＤＰ３５に供給する。分岐ＡＤＰ３５は、親機３４２から通信線３７２を介して供給される信号を分岐して電源ケーブル３８を介して各３２分岐回路３３に供給するとともに、各３２分岐回路３３から電源ケーブル３８を介して供給される信号をまとめて通信線３７２を介して親機３４２に供給する。
【００３１】
ホール内監視室４１には、サーバ４４と、ホール内ＬＡＮ４５と、子機４６とが概略設置されている。子機４６は、ＰＬＣモデム６１（図３参照）を有しており、電源ケーブル４７及び差し込みプラグ４８を介して壁コンセント４３に接続されているとともに、通信線４９を介してホール内ＬＡＮ４５に接続されている。サーバ４４は、通信線５０を介してホール内ＬＡＮ４５と接続されている。ホール内ＬＡＮ４５は、通信線５１、ＷＡＮ５２及び通信線５３を介して、リモート監視センタ内に設置されたセンタ内サーバ５４に接続されている。
【００３２】
本発明は、親機、複数台の中継機、複数台の子機を備えた大規模なシステムでも、オーバーヘッドが増大したり、ＭＡＣ効率が極端に低下することなく、低コストでジッタを低減できるようにすることを目的としている。まず、オーバーヘッドを最小化するとともに、ＭＡＣ効率を極端に低下させないために、本実施の形態に係るＰＬＣシステムで送受信される１個のマスタフレームには、図２に示すように、ビーコン信号（同期信号）ＢＣ１及びＢＣ２をそれぞれ１個含ませる。ビーコン信号ＢＣ１は、親機３４１と子機４６との間及び親機３４２と中継機４との間で同期をとるための同期信号である。一方、ビーコン信号ＢＣ２は、中継機４と当該中継機４に属する複数台の子機２との間で同期をとるための同期信号である。図２に示すマスタフレームは、時間長が例えば、約１６ｍｓである。したがって、ビーコン信号ＢＣ１及びＢＣ２は、それぞれ約１６ｍｓの周期に１回の頻度で送信されることとなる。
【００３３】
図３は、子機２を構成するＰＬＣモデム６１の構成を示すブロック図である。ＰＬＣモデム６１は、ディジタル部６２と、アナログ部６３と、電源部６４と、送信ドライバ回路（ＤＶ）６５と、トランス６６と、コモンモードチョーク（ＣＭＣ）６７と、接続部６８とから構成されている。
【００３４】
ディジタル部６２は、ＰＬＣメディアアクセス（ＰＬＣ−ＭＡＣ）制御部７１と、多重化処理部７２と、多重分離処理部７３とから概略構成されている。ＰＬＣ−ＭＡＣ制御部７１は、接続部６８を介して外部と送受信データの授受を行うとともに、ＣＰＵ等からなるコントローラ８５からの指示に基づいて、時分割処理等を行い、コントローラ８５からの制御データの転送やユーザデータのタイムスロット管理を実施する。多重化処理部７２は、送信データを多重化して送信する。多重分離処理部７３は、受信信号を分離して受信データとする。
【００３５】
多重化処理部７２は、スクランブラ（ＳＣＲ）・和分回路７４と、信号点発生部７５と、逆高速フーリエ変換部（ＩＦＦＴ）７６と、変調部（ＭＯＤ）７７と、Ｄ／Ａ変換器７８とから構成されている。スクランブラ（ＳＣＲ）・和分回路７４は、ＰＬＣ−ＭＡＣ制御部７１からの送信データをランダム化し、送信スペクトルの安定化又は漏洩電界の安定化を実現するとともに、回線変動に耐えるべく位相和分を行う。
【００３６】
信号点発生部７５は、複数チャネルの送信信号点を発生するとともに、必要に応じて、ノッチの生成やスペクトル拡散等を行う。また、信号点発生部７５は、同期信号であるビーコン信号ＢＣ１及びＢＣ２を発生する。
【００３７】
ＩＦＦＴ７６は、信号点発生部７５から供給される複数チャネルの送信信号点である周波数軸上のデータを、時間軸上のデータに変換する。ＭＯＤ７７は、ＩＦＦＴ７６から供給される時間軸上のデータを波形整形した後、変調する。ＩＦＦＴ７６及びＭＯＤ７７は、信号点を時間軸上はナイキスト時間間隔で、かつ、周波数軸上はナイキスト周波数間隔で多重化するように構成されている。Ｄ／Ａ変換器７８は、ＭＯＤ７７からの変調信号をアナログ信号に変換する。
【００３８】
多重分離処理部７３は、Ａ／Ｄ変換器７９と、復調部（ＤＥＭ）８０と、高速フーリエ変換部（ＦＦＴ）８１と、タイミング同期部（ＴＩＭ抽出＆ＰＬＬ）８２と、信号点判定部８３と、差分・デスクランブル（ＤＳＣＲ）回路８４とから構成されている。Ａ／Ｄ変換器７９は、アナログ部６３からの受信信号を１４ビットのディジタル信号に変換する。ＤＥＭ８０は、Ａ／Ｄ変換器７９からのディジタル信号に変換された受信信号を復調してベースバンド信号とした後、不要帯域を除去する。
【００３９】
ＦＦＴ８１は、ＤＥＭ８０からの信号の時間軸上のデータを周波数軸上のデータに変換する。信号点判定部８３は、ＦＦＴ８１からの周波数軸上のデータについて受信信号点を判定する。タイミング同期部８２は、ＦＦＴ８１からの個々の周波数軸上のデータに基づいて、同期信号であるビーコン信号ＢＣ１及びＢＣ２について処理を行い、ビーコン信号ＢＣ１及びＢＣ２を検出する。そして、タイミング同期部８２は、電圧制御型水晶発振器（ＶＣＸＯ）９４を制御して、所望の同期を確立する。
【００４０】
差分・ＤＳＣＲ回路８４は、受信信号点が判定された信号の位相差分をとった後、ランダム化されていた状態を元に戻すことにより、送信データを再生する。この送信データは、ＰＬＣ−ＭＡＣ制御部７１及び接続部６８を介して端末（図示略）へ転送される。
【００４１】
アナログ部６３は、第１ローパスフィルタ（ＬＰＦ）９１と、ハイパスフィルタ及びゲインスイッチ部（ＨＰＦ＆ＧＳＷ）９２と、第２ＬＰＦ９３と、ＶＣＸＯ９４とから構成されている。第１ＬＰＦ９１は、多重化処理部７２から供給されるアナログ信号上の不要帯域を除去する。ＨＰＦ＆ＧＳＷ９２は、ＣＭＣ６７及びトランス６６とを介して入力された受信信号より不要な低域成分を除去した後、所定レベルまで増幅する。第２ＬＰＦ９３は、ＨＰＦ＆ＧＳＷ９２からの受信信号の高域の不要帯域成分を除去する。ＶＣＸＯ９４は、タイミング同期部８２を構成するＤ／Ａ変換器１０４（図４参照）から供給されるアナログ信号（電圧）に基づいて、所定の発振周波数の基準クロックを生成してＡ／Ｄ変換器７９に供給する。
【００４２】
接続部６８は、端末１側からインターフェイス８６を介して入出力される信号について、フィルタリング処理、フラグメント処理、再送処理、暗号化処理及びスイッチング処理等を行うＰＬＣスイッチ部（ＰＬＣ−ＳＷ）８７を有している。
【００４３】
電源部６４は、例えば、ＤＣ電圧５Ｖの動作電圧を各部に供給する電源出力部９５と、スイッチング電源で構成された電源出力部９５のスイッチング雑音の漏洩を抑制する電源フィルタ９６とを有している。送信ドライバ回路６５は、第１ＬＰＦ９１から供給される信号を増幅した後、トランス６６及びＣＭＣ６７を介してＡＣ１００Ｖの屋内配電線側に送信する。
【００４４】
また、図４は、本発明の実施の形態に係るＰＬＬ制御装置の構成を示すブロック図である。図４において、図３の各部に対応する部分には同一の符号を付ける。Ａ／Ｄ変換器７９は、アナログ部６３からの受信信号を、例えば、１４ビットのディジタル信号に変換する。ＤＥＭ８０は、Ａ／Ｄ変換器７９からのディジタル信号を復調してベースバンド信号とした後、不要帯域を除去する。ＦＦＴ８１は、ＤＥＭ８０からの信号の時間軸上のデータを周波数軸上のデータに変換する。
【００４５】
タイミング同期部８２は、ＦＦＴ８１からの個々の周波数軸上のデータに基づいて、同期信号であるビーコン信号ＢＣ１及びＢＣ２について処理を行い、ビーコン信号ＢＣ１及びＢＣ２を検出する。また、タイミング同期部８２は、ＶＣＸＯ９４を制御して、所望の同期を確立する。ＶＣＸＯ９４は、タイミング同期部８２を構成するＤ／Ａ変換器１０４から供給されるアナログ信号（電圧）に基づいて位相／周波数を制御した基準クロックをＡ／Ｄ変換器７９に供給する。
【００４６】
タイミング同期部８２は、タイミング成分（ＴＩＭ）抽出回路１０１と、２次ＰＬＬ回路（ＰＬＬ部）１０２と、時間分散制御回路１０３と、Ｄ／Ａ変換器１０４とから構成されている。ＴＩＭ抽出回路１０１は、ＦＦＴ８１からの周波数軸上のデータよりタイミング成分を抽出する。２次ＰＬＬ回路１０２は、抽出されたタイミング成分の位相及び／又は周波数に応じて自身のクロック信号の位相及び／又は周波数を制御する制御信号を出力する。
【００４７】
ここで、２次ＰＬＬ回路１０２を用いている理由について説明する。受信ダイナミックレンジを大きく確保するためには、その分受信側に高精度が要求される。この高精度の要求は、データ伝送路に対してだけでなく、同期系に対しても同様である。また、雑音耐力も要求される。この点、１次ＰＬＬ回路は高速で引き込むことが可能であるが、前述した精度が十分ではない。また、１次ＰＬＬ回路は広帯域であるため、雑音に弱いという問題がある。結果として、１次ＰＬＬ回路では受信ダイナミックレンジの確保が困難となり、安定したデータ伝送が実現できないということになる。そこで、本実施の形態では、これらの問題を解決するために、２次ＰＬＬ回路１０２を用いている。なお、ＴＩＭ抽出回路１０１及び２次ＰＬＬ回路１０２の詳細については、例えば、先に特許文献２として説明した特許第２０７８７９７号公報を参照されたい。
【００４８】
時間分散制御回路１０３は、低コストでジッタを低減するために導入するものである。前述したように、図２に示すマスタフレームは、時間長が約１６ｍｓであるので、同期信号であるビーコン信号ＢＣ１及びＢＣ２は、それぞれ約１６ｍｓの周期に１回の頻度で送信されることとなる。このため、ビーコン信号ＢＣ１及びＢＣ２の送信速度は約１６ｍｓと低速であり、ＰＬＬ制御装置は、図３に示す第２ＬＰＦ９３からの受信信号よりタイミング位相を抽出し、この抽出した結果に基づいて制御を行うこととなる。
【００４９】
前述したように、Ａ／Ｄ変換器７９がアナログ部６３からの受信信号を１４ビットのディジタル信号に変換するため、本発明の実施の形態に係るＰＬＬ制御装置の出力は、１４ビットの高精度である。しかし、ＰＬＬ制御装置からの出力頻度は、約１６ｍｓに１回の低速となる。
【００５０】
本実施の形態に係るＰＬＬ制御装置では、ＶＣＸＯ９４を用いているため、前段にＤ／Ａ変換器１０４が必要となるが、一般に、１４ビット程度の高精度の分解能を有するＤ／Ａ変換器は高価である。一方、ＶＣＸＯ９４に換えてＤＣＸＯを用いた場合、高精度のＤ／Ａ変換器は不要であるが、ＤＣＸＯ自体が１４ビットの高精度が要求されるので、多数の高精度キャパシタが必要となってくるため、これまた高価となる。
【００５１】
そこで、発明者らは、この周期約１６ｍｓの間に、高精度な１４ビットのデータを時間的に分散して出力することにより、コストの削減と高精度化という一見相反する要求を満足することができるものと理解した。時間分散制御回路１０３は、その実現手段である。つまり、本実施の形態に係るＰＬＬ制御装置では、比較的安価な１０ビットの分解能を有するＤ／Ａ変換器１０４を用いるとともに、時間分散制御回路１０３は、２次ＰＬＬ回路１０２から供給される１４ビットのデータを時間的に分散して複数回（例えば、１６回）に分けて１０ビットのデータとして出力するのである。
【００５２】
具体的には、異なる１０ビットのデータを１個のマスタフレームが送信される約１６ｍｓ内に１６回順次転送する。これにより、転送される情報量は、１０ビット×１６回＝１６０ビットとなり、１４ビットの情報が１回転送される情報空間と比較して多くの情報量がＶＣＸＯ９４又はＤＣＸＯに転送できることになる。前述した手法をＰＬＬ制御装置に適用するので、時間積分の結果として１４ビットの精度が得られれば良く、かつ、本来解決すべき課題であるジッタの低減の観点から、１４ビットのデータと１０ビットのデータの差分の４ビット情報に基づいて、１６０ビットの情報空間からジッタが少ない符号パターンを抜き出し、これを元々の１０ビットのデータに加算して転送することにより、低コストで十分な精度（今の場合、１４ビットの精度）の実現が可能となる。
【００５３】
以下、本実施の形態について、さらに詳細に説明する。
図５は、本実施の形態に係るＰＬＬ制御装置の特徴である時間分散制御回路１０３の構成を示すブロック図である。この時間分散制御回路１０３は、低速で高精度の２次ＰＬＬ回路１０２の１４ビットの出力データを高速で低精度の１０ビットの分解能を有するＤ／Ａ変換器１０４に供給することにより、Ｄ／Ａ変換器１０４の出力信号をＶＣＸＯ９４に供給し、ＶＣＸＯ９４における高速で低精度の制御により、最終的に等価的な低速で高精度の制御を得るものである。
【００５４】
時間分散制御回路１０３は、上位１０ビット分離回路１１１と、下位４ビット分離回路１１２と、時間分散ＲＯＭ（符号発生回路）１１３と、加算器１１４とから構成されている。図４に示す２次ＰＬＬ回路１０２からは、１５ビット目を丸めて有効ビット数１４ビットの低速で高精度の情報（今の場合、約１６ｍｓのマスタフレームに１回、１４ビットの信号出力）が上位１０ビット分離回路１１１及び下位４ビット分離回路１１２に供給される。
【００５５】
上位１０ビット分離回路１１１は、図４に示す２次ＰＬＬ回路１０２から供給された１４ビットの低速高精度情報から上位１０ビットを分離する。一方、下位４ビット分離回路１１２は、図４に示す２次ＰＬＬ回路１０２から供給された１４ビットの低速高精度情報から下位４ビットを分離する。これにより、１４ビットの低速高精度情報は、それぞれ上位及び下位に分離される。
【００５６】
図６は、図５に示す時間分散ＲＯＭ１１３の内容の一例を示す図である。この時間分散ＲＯＭ１１３の内容は、＋ＬＳＢ又は０の時系列信号であるため、１又は０の時間分散制御パターンとなっている。図６において、総和とは、時間分散した結果を加算した結果を示している。また、図７及び図８は、それぞれ時間分散ＲＯＭ１１３の下位４ビットが４である場合及び１２である場合の具体的な出力内容の一例を示す図である。図７及び図８からは、時間分散制御パターンが可能な限り均等に分散した形となっていることが分かる。つまり、時間分散ＲＯＭ１１３のから出力される時間分散制御パターンは、エネルギが部分的に集中せず、また形状としても均等となっていることから、余分なジッタが発生しない形を実現している。
【００５７】
下位４ビット分離回路１１２から出力された下位４ビットは、前述した時間分散ＲＯＭ１１３により、１６サンプルの時間分散制御パターンに変換される。この時間分散制御パターンは、加算器１１４において、上位１０ビット分離回路１１１から供給される上位１０ビットの値と加算される。これにより、高速で低精度（時間長が約１６ｍｓのマスタフレームに１０ビットの信号を１６回所定間隔で出力）の出力信号が得られる。
【００５８】
図９は、図５に示す時間分散制御回路１０３から出力される１６通りの時間分散制御パターンを時間積分した結果の一例を示す図である。図９において、ａは下位４ビットが「０」の場合、ｂは下位４ビットが「１」の場合、ｃは下位４ビットが「２」の場合、ｄは下位４ビットが「３」の場合の時間積分結果の一例である。同様に、ｅは下位４ビットが「４」の場合、ｆは下位４ビットが「５」の場合、ｇは下位４ビットが「６」の場合、ｈは下位４ビットが「７」の場合の時間積分結果の一例である。ｉは下位４ビットが「８」の場合、ｊは下位４ビットが「９」の場合、ｋは下位４ビットが「１０」の場合、ｌは下位４ビットが「１１」の場合の時間積分結果の一例である。ｍは下位４ビットが「１２」の場合、ｎは下位４ビットが「１３」の場合、ｐは下位４ビットが「１４」の場合、ｑは下位４ビットが「１５」の場合の時間積分結果の一例である。
【００５９】
図９からは、最終的に、１６通りの積分結果が設計通り０〜１５（の計１６通り）段階の値になっていることが分かる。この時間積分結果は、１４ビットの低速高精度のＤ／Ａ変換器を使用した場合の時間積分結果と一致している。つまりこの時間分散制御回路１０３を用いることにより、等価的に低速で高精度の制御が得られたことが分かる。
【００６０】
このように、本実施の形態によれば、最大で２４００台の遊技機（端末）１がホールに設置され、親機３４と中継機４を介して接続されるような大規模なシステムにおいて、ＰＬＣモデムを構成するＰＬＬ制御装置に時間分散制御回路１０３を用いている。これにより、図２に示すマスタフレーム内で送信するビーコン信号ＢＣ１及びＢＣ２は、１個のマスタフレーム当たり１回で良いため、オーバーヘッドが増大することなく、ＭＡＣ効率を向上させることができるとともに、低コストで高精度のＰＬＬ制御装置を実現することができる。これにより、前述した大規模なシステムにおいて、データ通信の最大実効速度を確保することができる。
【００６１】
以上、本発明の実施の形態について図面を参照して詳述してきたが、具体的な構成はこれらの実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計の変更等があっても本発明に含まれる。
例えば、上述した実施の形態では、ＶＣＸＯ９４及びＤ／Ａ変換器１０４を設ける例を示したが、これに限定されず、ＶＣＸＯ９４及びＤ／Ａ変換器１０４に換えて、ディジタル制御水晶発振器（ＤＣＸＯ）を設けても良い。ＶＣＸＯ９４及びＤＣＸＯの両方を含む概念として、「可変発振器」を挙げることができる。
【００６２】
また、上述した実施の形態では、子機２を構成するＰＬＣモデム６１の構成のみについて説明した。中継機４、親機３４１及び３４２並びに子機４６を構成するＰＬＣモデムの構成は、接続部６８の構成以外は、前述したＰＬＣ６１の構成と異なることはない。ただし、各ＰＬＣモデムが取り扱う信号、データや実行されるプログラム等が異なっている。
【図面の簡単な説明】
【００６３】
【図１】本発明の実施の形態に係るＰＬＬ制御装置を適用したＰＬＣシステムの概略構成を示すブロック図である。
【図２】本実施の形態に係るＰＬＣシステムで送受信されるマスタフレームの構成の一例を示す図である。
【図３】子機を構成するＰＬＣモデムの構成を示すブロック図である。
【図４】本発明の実施の形態に係るＰＬＬ制御装置の構成を示すブロック図である。
【図５】図４に示すＰＬＬ制御装置を構成するタイミング同期部の一部である時間分散制御回路の構成を示すブロック図である。
【図６】図５に示す時間分散制御回路を構成する時間分散ＲＯＭの内容の一例を示す図である。
【図７】図６に示す時間分散ＲＯＭの内容のうち、下位４ビットが４である場合の一例を示す図である。
【図８】図６に示す時間分散ＲＯＭの内容のうち、下位４ビットが１２である場合の一例を示す図である。
【図９】図５に示す時間分散制御回路から出力される１６通りの時間分散制御パターンを時間積分した結果の一例を示す図である。
【符号の説明】
【００６４】
１…遊技機（端末）、２，４６…子機、３…島、４…中継機、５，８，１１，２４，２５，２６，３８，４２，４７…電源ケーブル、６，３２，３３…３２分岐回路、７，３５…分岐アダプタ（分岐ＡＤＰ）、９，２２…変圧器、１０，３７１，３７２，４９，５０，５１，５３…通信線、２１…受電設備内分電盤、２３…６分岐回路、３１…フロア入口分電盤、３４１，３４２…親機、４１…ホール内監視室、４３…壁コンセント、４４…サーバ、４５…ホール内ＬＡＮ、４８…差し込みプラグ、５２…ＷＡＮ、５４…センタ内サーバ、６１…ＰＬＣモデム、６２…ディジタル部、６３…アナログ部、６４…電源部、６５…送信ドライバ回路（ＤＶ）、６６…トランス、６７…コモンモードチョーク（ＣＭＣ）、６８…接続部、７１…ＰＬＣメディアアクセス（ＰＬＣ−ＭＡＣ）制御部、７２…多重化処理部、７３…多重分離処理部、７４…スクランブラ（ＳＣＲ）・和分回路、７５…信号点発生部（同期信号発生手段）、７６…逆高速フーリエ変換部（ＩＦＦＴ）、７７…変調部（ＭＯＤ）、７８，１０４…Ｄ／Ａ変換器、７９…Ａ／Ｄ変換器、８０…復調部（ＤＥＭ）、８１…高速フーリエ変換部（ＦＦＴ）、８２…タイミング同期部（ＴＩＭ抽出＆ＰＬＬ）、８３…信号点判定部、８４…差分・デスクランブル（ＤＳＣＲ）回路、８５…コントローラ（ＣＰＵ）、８６…インターフェイス、８７…ＰＬＣスイッチ部（ＰＬＣ−ＳＷ）、９１…第１ローパスフィルタ（ＬＰＦ）、９２…ハイパスフィルタ及びゲインスイッチ部（ＨＰＦ＆ＧＳＷ）、９３…第２ＬＰＦ、９４…電圧制御型水晶発振器（ＶＣＸＯ）、９５…電源出力部、９６…電源フィルタ、１０１…タイミング抽出回路、１０２…２次ＰＬＬ回路（ＰＬＬ部）、１０３…時間分散制御回路、１１１…上位１０ビット分離回路、１１２…下位４ビット分離回路、１１３…時間分散ＲＯＭ（符号発生回路）、１１４…加算器
【特許請求の範囲】
【請求項１】
入力信号からタイミング成分を抽出するタイミング抽出部と、
前記抽出されたタイミング成分の位相及び／又は周波数に応じて自身のクロック信号の位相及び／又は周波数を制御する第１のビット数のデータを出力するＰＬＬ部と、
前記ＰＬＬ部から出力された前記第１のビット数のデータを前記第１のビット数よりも小さい第２のビット数のデータに時間的に分散して複数回に分けて出力する時間分散制御回路と、
前記時間分散制御回路から出力された前記第２のビット数のデータに基づいて、出力信号の周波数を制御する可変発振器と
を備えていることを特徴とするＰＬＬ制御装置。
【請求項２】
前記時間分散制御回路は、前記第１のビット数のデータと前記第２のビット数のデータとの差分のビット情報に基づいて複数個の符号系列を発生するとともに、発生した各前記符号系列を、前記第１のビット数のデータの最上位ビットから前記第２のビット数分のデータに加算する
ことを特徴とする請求項１に記載のＰＬＬ制御装置。
【請求項３】
前記時間分散制御回路は、
前記第１のビット数のデータの最上位ビットから前記第２のビット数分のデータを分離する上位ビット分離回路と、
前記第１のビット数のデータの最下位ビットから前記第１のビット数のデータと前記第２のビット数のデータとの差分のビット数分のデータを分離する下位ビット分離回路と、
前記下位ビット分離回路から供給されるデータに基づいて、複数個の符号系列を発生する符号発生回路と、
前記符号発生回路から供給される各前記符号系列を、前記第１のビット数のデータの最上位ビットから前記第２のビット数分のデータに加算する加算器と
から構成されていることを特徴とする請求項１に記載のＰＬＬ制御装置。
【請求項４】
入力信号から抽出したタイミング成分に応じて自身のクロック信号の位相及び／又は周波数を制御する第１のビット数のデータを出力する第１の過程と、
前記第１のビット数のデータを前記第１のビット数よりも小さい第２のビット数のデータに時間的に分散して複数回に分けて出力する第２の過程と、
前記第２のビット数のデータに基づいて、出力信号の周波数を制御する第３の過程と
を有することを特徴とするＰＬＬ制御方法。
【請求項５】
前記第２の過程では、前記第１のビット数のデータと前記第２のビット数のデータとの差分のビット情報に基づいて複数個の符号系列を発生するとともに、発生した各前記符号系列を、前記第１のビット数のデータの最上位ビットから前記第２のビット数分のデータに加算する
ことを特徴とする請求項４に記載のＰＬＬ制御方法。
【請求項６】
前記第２の過程は、
前記第１のビット数のデータの最上位ビットから前記第２のビット数分のデータを分離する第４の過程と、
前記第１のビット数のデータの最下位ビットから前記第１のビット数のデータと前記第２のビット数のデータとの差分のビット数分のデータを分離する第５の過程と、
前記第５の過程で得られたデータに基づいて、複数個の符号系列を発生する第６の過程と、
各前記符号系列を、前記第１のビット数のデータの最上位ビットから前記第２のビット数分のデータに加算する第７の過程と
を有していることを特徴とする請求項４に記載のＰＬＬ制御方法。
【請求項１】
入力信号からタイミング成分を抽出するタイミング抽出部と、
前記抽出されたタイミング成分の位相及び／又は周波数に応じて自身のクロック信号の位相及び／又は周波数を制御する第１のビット数のデータを出力するＰＬＬ部と、
前記ＰＬＬ部から出力された前記第１のビット数のデータを前記第１のビット数よりも小さい第２のビット数のデータに時間的に分散して複数回に分けて出力する時間分散制御回路と、
前記時間分散制御回路から出力された前記第２のビット数のデータに基づいて、出力信号の周波数を制御する可変発振器と
を備えていることを特徴とするＰＬＬ制御装置。
【請求項２】
前記時間分散制御回路は、前記第１のビット数のデータと前記第２のビット数のデータとの差分のビット情報に基づいて複数個の符号系列を発生するとともに、発生した各前記符号系列を、前記第１のビット数のデータの最上位ビットから前記第２のビット数分のデータに加算する
ことを特徴とする請求項１に記載のＰＬＬ制御装置。
【請求項３】
前記時間分散制御回路は、
前記第１のビット数のデータの最上位ビットから前記第２のビット数分のデータを分離する上位ビット分離回路と、
前記第１のビット数のデータの最下位ビットから前記第１のビット数のデータと前記第２のビット数のデータとの差分のビット数分のデータを分離する下位ビット分離回路と、
前記下位ビット分離回路から供給されるデータに基づいて、複数個の符号系列を発生する符号発生回路と、
前記符号発生回路から供給される各前記符号系列を、前記第１のビット数のデータの最上位ビットから前記第２のビット数分のデータに加算する加算器と
から構成されていることを特徴とする請求項１に記載のＰＬＬ制御装置。
【請求項４】
入力信号から抽出したタイミング成分に応じて自身のクロック信号の位相及び／又は周波数を制御する第１のビット数のデータを出力する第１の過程と、
前記第１のビット数のデータを前記第１のビット数よりも小さい第２のビット数のデータに時間的に分散して複数回に分けて出力する第２の過程と、
前記第２のビット数のデータに基づいて、出力信号の周波数を制御する第３の過程と
を有することを特徴とするＰＬＬ制御方法。
【請求項５】
前記第２の過程では、前記第１のビット数のデータと前記第２のビット数のデータとの差分のビット情報に基づいて複数個の符号系列を発生するとともに、発生した各前記符号系列を、前記第１のビット数のデータの最上位ビットから前記第２のビット数分のデータに加算する
ことを特徴とする請求項４に記載のＰＬＬ制御方法。
【請求項６】
前記第２の過程は、
前記第１のビット数のデータの最上位ビットから前記第２のビット数分のデータを分離する第４の過程と、
前記第１のビット数のデータの最下位ビットから前記第１のビット数のデータと前記第２のビット数のデータとの差分のビット数分のデータを分離する第５の過程と、
前記第５の過程で得られたデータに基づいて、複数個の符号系列を発生する第６の過程と、
各前記符号系列を、前記第１のビット数のデータの最上位ビットから前記第２のビット数分のデータに加算する第７の過程と
を有していることを特徴とする請求項４に記載のＰＬＬ制御方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１０−１０７７３（Ｐ２０１０−１０７７３Ａ）
【公開日】平成２２年１月１４日（２０１０．１．１４）
【国際特許分類】
【出願番号】特願２００８−１６４５７２（Ｐ２００８−１６４５７２）
【出願日】平成２０年６月２４日（２００８．６．２４）
【出願人】（０００１６１８０６）京楽産業．株式会社 (4,820)
【Ｆターム（参考）】
【公開日】平成２２年１月１４日（２０１０．１．１４）
【国際特許分類】
【出願日】平成２０年６月２４日（２００８．６．２４）
【出願人】（０００１６１８０６）京楽産業．株式会社 (4,820)
【Ｆターム（参考）】
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