説明

オペアンプ及び表示パネルの駆動装置

【課題】回路のレイアウト面積を小さくすることができるオペアンプ及び表示パネルの駆動装置を提供する。
【解決手段】ソースアンプ121は、差動回路300、カレントミラー回路210、出力回路212を含んで構成されている。差動回路300は、高耐圧のNMOSトランジスタN11A、N11Bがカレントミラー回路210と並列接続された差動対N11と、NMOSトランジスタN13と、を含んで構成されている。シンクアンプは、差動回路302、カレントミラー回路216、及び出力回路218を含んで構成されている。差動回路302は、高耐圧のPMOSトランジスタP12A、P12Bがカレントミラー回路216と並列接続された差動対P12と、PMOSトランジスタP15と、を含んで構成されている。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は、オペアンプ及び表示パネルの駆動装置に係り、特に、液晶パネル等の表示パネルの駆動装置及びこの駆動装置に用いられるオペアンプに関するものである。
【背景技術】
【0002】
従来、表示パネル、例えば液晶パネルを駆動する場合には、液晶パネルに対して画像データの階調レベルに応じた電圧を印加して表示させる。この場合、液晶に対して印加する電圧は、液晶材料の特性劣化防止のために、一定周期的毎に印加する電圧を反転させる駆動方法を用いるのが一般的である。
【0003】
例えば特許文献1には、高圧側アンプ及び低圧側アンプを備えた液晶用駆動回路が開示されている。
【0004】
この特許文献1記載の発明によれば、高圧側アンプ及び低圧側アンプの電圧範囲が、アンプを高圧側と低圧側とで分担させない場合と比較して狭いため、消費電力を低減することができる。
【0005】
このような駆動回路の一例を図7に示す。同図に示す表示パネルの駆動回路200は、駆動回路の電源範囲の最高電圧であるVDDを上限とし、VDDと前記電源範囲の最低電圧であるVSS(接地)との中間の電圧VDMを下限とする正極出力範囲の電圧を出力する高圧側アンプであるソースアンプ202、電圧VSSを下限とし電圧VDMを上限とする負極出力範囲の電圧を出力する低圧側アンプであるシンクアンプ204、スイッチ206を含んで構成されている。
【0006】
ソースアンプ202は、差動回路208、カレントミラー回路210、及び出力回路212を含んで構成されている。
【0007】
差動回路208は、PMOSトランジスタP1A、P1Bがカレントミラー回路210と並列接続された差動対P1と、NMOSトランジスタN1A、N1Bがカレントミラー回路210と並列接続された差動対N1と、PMOSトランジスタP3と、NMOSトランジスタN3と、を含んで構成されている。
【0008】
NMOSトランジスタN1A及びPMOSトランジスタP1Aのゲートには、画像データに応じた正極の輝度電位が入力信号電圧SOIN1として印加され、NMOSトランジスタN1B及びPMOSトランジスタP1Bのゲートには、所定の入力信号電圧SOIN2が入力される。例えばNMOSトランジスタN1B及びPMOSトランジスタP1Bのゲートは、ソースアンプ202の出力端と接続され、この出力端からの出力信号電圧SOAMPが入力信号電圧SOIN2としてNMOSトランジスタN1B及びPMOSトランジスタP1Bのゲートに印加される。この場合、ソースアンプ202は、いわゆるボルテージフォロアとして機能する。
【0009】
PMOSトランジスタP3のゲートには所定のバイアス電圧BIAS1が印加され、PMOSトランジスタP3のソースには電圧VDDが印加され、PMOSトランジスタP3のドレインはPMOSトランジスタP1A、P1Bの接続点Aに接続されている。
【0010】
NMOSトランジスタN3のゲートには所定のバイアス電圧BIAS2が印加され、NMOSトランジスタN3のドレインはNMOSトランジスタN1A、N1Bの接続点Bに接続され、NMOSトランジスタN3のソースには電圧VDMが印加される。
【0011】
カレントミラー回路210は一般的な回路構成であるため説明は省略する。また、出力回路212は、PMOSトランジスタP4、NMOSトランジスタN4が直列接続された構成である。PMOSトランジスタP4のソースには電圧VDDが印加され、NMOSトランジスタN4のソースには電圧VDMが印加される。ここで、直列接続とは、PMOSトランジスタP4のドレインとNMOSトランジスタN4のドレインとが接続されていることをいう。
【0012】
一方、シンクアンプ204は、差動回路214、カレントミラー回路216、及び出力回路218を含んで構成されている。
【0013】
差動回路214は、PMOSトランジスタP2A、P2Bがカレントミラー回路216と並列接続された差動対P2と、NMOSトランジスタN2A、N2Bがカレントミラー回路216と並列接続された差動対N2と、PMOSトランジスタP5と、NMOSトランジスタN5と、を含んで構成されている。
【0014】
NMOSトランジスタN2A及びPMOSトランジスタP2Aのゲートには、画像データに応じた負極の輝度電位が入力信号電圧SIIN1として印加され、NMOSトランジスタN2B及びPMOSトランジスタP2Bのゲートには、所定の入力信号電圧SIIN2が入力される。例えばNMOSトランジスタN2B及びPMOSトランジスタP2Bのゲートは、シンクアンプ204の出力端と接続され、この出力端からの出力信号電圧SIAMPが入力信号電圧SIIN2としてNMOSトランジスタN2B及びPMOSトランジスタP2Bのゲートに印加される。この場合、シンクアンプ204は、いわゆるボルテージフォロアとして機能する。
【0015】
PMOSトランジスタP5のゲートには所定のバイアス電圧BIAS3が印加され、PMOSトランジスタP5のソースには電圧VDMが印加され、PMOSトランジスタP5のドレインはPMOSトランジスタP2A、P2Bの接続点Cに接続されている。
【0016】
NMOSトランジスタN5のゲートには所定のバイアス電圧BIAS4が印加され、NMOSトランジスタN5のドレインはNMOSトランジスタN2A、N2Bの接続点Dに接続され、NMOSトランジスタN5のソースには電圧VSSが印加される(接地される)。
【0017】
カレントミラー回路216は一般的な回路構成であるため説明は省略する。また、出力回路218は、PMOSトランジスタP6、NMOSトランジスタN6が直列接続された構成である。PMOSトランジスタP6のソースには電圧VDMが印加され、NMOSトランジスタN6のソースには電圧VSSが印加される。
【特許文献1】特開平10−62744号公報
【発明の開示】
【発明が解決しようとする課題】
【0018】
しかしながら、図7に示したような駆動回路200では、図8(A)に示すように、ソースアンプ202の差動対P1の入力許容範囲220、差動対N1の入力許容範囲222が、ソースアンプ202の入出力範囲224に対して狭い。このため、図7に示す駆動回路200のように、差動回路208を差動対P1、N1の2つの差動対で構成し、ソースアンプ202の出力電圧を電源電圧いっぱいまで取り出すことが可能な所謂レイル・ツー・レイル(rail to rail)型にせざるを得ない。
【0019】
シンクアンプ204についても同様に、図8(B)に示すように、シンクアンプ204の差動対P2の入力許容範囲226、差動対N2の入力許容範囲228が、シンクアンプ204の入出力範囲230に対して狭い。このため、図7に示す駆動回路200のように、差動回路214を差動対P2、N2の2つの差動対で構成し、シンクアンプ204の出力電圧を電源電圧いっぱいまで取り出すことが可能なレイル・ツー・レイル型にせざるを得ない。
【0020】
なお、ソースアンプ202の差動回路208の入力許容範囲は、図8(A)に示すように電圧VDMから電圧VDDの範囲にあるため、差動回路208の2つの差動対を構成するPMOSトランジスタ及びNMOSトランジスタは、中耐圧のMOSトランジスタで構成することができる。
【0021】
また、シンクアンプ204についても同様に、シンクアンプ204の差動回路214の入力許容範囲は、図8(B)に示すように電圧VSSから電圧VDDの範囲にあるため、差動回路214の2つの差動対を構成するPMOSトランジスタ及びNMOSトランジスタは、中耐圧のMOSトランジスタで構成することができる。
【0022】
このように、各アンプの差動回路をレイル・ツー・レイル型にすると、各アンプの差動回路を中耐圧のMOSトランジスタで構成できるものの、各アンプに2つの差動対が必要となるため、レイアウト面積が大きくなってしまう、という問題があった。
【0023】
本発明は、上述した課題を解決するために提案されたものであり、回路のレイアウト面積を小さくすることができるオペアンプ及び表示パネルの駆動装置を提供することを目的とする。
【課題を解決するための手段】
【0024】
上記目的を達成するために、請求項1記載のオペアンプの発明は、予め定めた電源範囲の上限である最高電圧又は前記電源範囲の下限である最低電圧と、前記最高電圧と前記最低電圧との間の中間電圧と、により定まる電圧範囲の電圧を出力する出力回路と、表示パネルの表示セルを駆動するための駆動信号が入力される第1のMOSトランジスタと、所定の入力信号が入力される第2のMOSトランジスタと、が並列接続され、差動入力許容範囲が前記出力回路の電圧範囲よりも広い差動回路と、を備えたことを特徴とする。
【0025】
この発明によれば、差動回路が第1のMOSトランジスタ及び第2のMOSトランジスタから成る差動対を1段設けた構成であり、その差動入力許容範囲が出力回路の電圧範囲よりも広い構成となっている。このため、差動入力許容範囲が出力回路の電圧範囲よりも狭い差動対を2段設けた構成よりも回路のレイアウト面積を小さくすることができる。
【0026】
なお、請求項2に記載したように、前記第1のMOSトランジスタ及び前記第2のMOSトランジスタがNMOSトランジスタであり、前記差動入力許容範囲は、前記最高電圧が上限で且つ前記最低電圧と前記中間電圧との間の所定電圧が下限である範囲とすることができる。
【0027】
また、請求項3に記載したように、前記第1のMOSトランジスタ及び前記第2のMOSトランジスタがPMOSトランジスタであり、前記差動入力許容範囲は、前記最高電圧と前記中間電圧との間の所定電圧が上限で且つ前記最低電圧が下限である範囲とすることができる。
【0028】
また、請求項4に記載したように、前記差動回路と前記出力回路との間にカレントミラー回路をさらに備えた構成とすることが好ましい。
【0029】
この場合、請求項5に記載したように、前記カレントミラー回路の電圧範囲が、前記出力回路と同一であることが好ましい。
【0030】
請求項6記載の発明の表示パネルの駆動回路は、予め定めた電源範囲の上限である最高電圧と、当該最高電圧と前記電源範囲の下限である最低電圧との間の第1の中間電圧と、の間の電圧を出力する高電圧側出力回路と、表示パネルの表示セルを駆動するための高電圧側駆動信号が入力される第1のNMOSトランジスタと、所定の第1の入力信号が入力される第2のNMOSトランジスタと、が並列接続され、前記最高電圧が上限で且つ前記最低電圧と前記第1の中間電圧との間の所定電圧が下限である差動入力許容範囲を有する高電圧側差動回路と、を備えた高電圧側オペアンプと、前記最低電圧と、前記最高電圧と前記最低電圧との間の第2の中間電圧と、の間の電圧を出力する低電圧側出力回路と、表示パネルの表示セルを駆動するための低電圧側駆動信号が入力される第1のPMOSトランジスタと、所定の第2の入力信号が入力される第2のPMOSトランジスタと、が並列接続され、前記最高電圧と前記第2の中間電圧との間の所定電圧が上限で且つ前記最低電圧が下限である差動入力許容範囲を有する低電圧側差動回路と、を備えた低電圧側オペアンプと、を備えたことを特徴とする。
【0031】
この発明によれば、高電圧側差動回路が第1のNMOSトランジスタ及び第2のNMOSトランジスタから成る差動対を1段設けた構成であり、その差動入力許容範囲が高電圧側出力回路の電圧範囲よりも広い構成となっている。また、低電圧側差動回路が第1のPMOSトランジスタ及び第2のPMOSトランジスタから成る差動対を1段設けた構成であり、その差動入力許容範囲が低電圧側出力回路の電圧範囲よりも広い構成となっている。このため、各差動回路について、差動入力許容範囲が出力回路の電圧範囲よりも狭い差動対を2段設けた構成とするよりも回路のレイアウト面積を小さくすることができる。
【0032】
なお、請求項7記載したように、前記第1の中間電圧が、前記第2の中間電圧よりも低いことが好ましい。
【0033】
また、請求項8に記載したように、前記高電圧側差動回路と前記高電圧側出力回路との間に高電圧側カレントミラー回路を備えると共に、前記低電圧側差動回路と前記低電圧側出力回路との間に低高電圧側カレントミラー回路をさらに備えた構成とすることが好ましい。
【0034】
また、請求項9に記載したように、前記高電圧側カレントミラー回路の電圧範囲が、前記高電圧側出力回路と同一であると共に、前記低電圧側カレントミラー回路の電圧範囲が、前記低電圧側出力回路と同一であることが好ましい。
【発明の効果】
【0035】
以上説明したように本発明によれば、回路のレイアウト面積を小さくすることができる、という効果を奏する。
【発明を実施するための最良の形態】
【0036】
以下、本発明の好ましい実施の形態について図面を参照しながら詳細に説明する。
【0037】
図1は、本発明に係る表示パネルの駆動装置としてのソースドライバを備えた液晶表示装置の概略構成を示す図である。
【0038】
図1に示すように、液晶表示装置は、駆動制御部10、走査ドライバ部11、ソースドライバ部12、及びカラーTFT(thin film transistors)液晶パネルとしての表示パネル20から構成される。
【0039】
表示パネル20には、液晶層(図示せず)を駆動すべく、それぞれが2次元画面の水平方向に伸張するm個の走査ラインS〜Sと、それぞれが2次元画面の垂直方向に伸張するn個のソースライン(赤色ソースラインR〜Rn/3、緑色ソースラインG〜Gn/3、青色ソースラインB〜Bn/3)とが形成されている。更に、走査ライン及びソースラインの各交叉部の領域(破線にて囲まれた領域)には、1画素(赤色画素、緑色画素、又は青色画素)を担う表示セルが形成されている。各表示セルには、走査ラインを介して上記走査ドライバ部11から供給された走査パルスに応じてオン状態になるトランジスタ(図示せず)が含まれている。このトランジスタは、そのオン状態時において、ソースラインを介して上記ソースドライバ部12から供給された画素駆動電位を、液晶層を挟む電極各々(図示せず)の内の一方の電極に印加する。尚、液晶層を挟む電極各々の内の他方の電極には所定の基準電位VCOMが固定印加されている。各表示セルは、上記画素駆動電位及び基準電位VCOMによる電圧に対応した輝度表示を行う。
【0040】
駆動制御部10は、入力映像信号に基づき、各フレーム毎の駆動タイミングを表すフレーム同期信号、及び各種駆動制御信号(後述する)を生成し、これらを走査ドライバ部11及びソースドライバ部12に供給する。更に、駆動制御部10は、入力映像信号に基づき、各画素毎の輝度レベルを例えばそれぞれ8ビットにて表す画素データPDを順次生成し、これを6個ずつ、ソースドライバ部12に供給する。
【0041】
すなわち、駆動制御部10は、1走査ライン上における各画素に対応した画素データPD各々の内で、赤色を担う画素データPDによる系列中の奇数番目に配列されているものを画素データ系列PR1、偶数番目に配列されているものを画素データ系列PR2としてソースドライバ部12に供給する。又、駆動制御部10は、1走査ライン上における各画素に対応した画素データPD各々の内で、緑色を担う画素データPDによる系列中の奇数番目に配列されているものを画素データ系列PG1、偶数番目に配列されているものを画素データ系列PG2としてソースドライバ部12に供給する。更に、駆動制御部10は、1走査ライン上における各画素に対応した画素データPD各々の内で、青色を担う画素データPDによる系列中の奇数番目に配列されているものを画素データ系列PB1、偶数番目に配列されているものを画素データ系列PB2としてソースドライバ部12に供給する。
【0042】
例えば、駆動制御部10は、図2に示すように、クロック信号CLK1における最初のクロックパルスに応じて、 画素データ系列PR1中における第1番目の画素データPDとしてPDR1
画素データ系列PG1中における第1番目の画素データPDとしてPDG1
画素データ系列PB1中における第1番目の画素データPDとしてPDB1
画素データ系列PR2中における第1番目の画素データPDとしてPDR2
画素データ系列PG2中における第1番目の画素データPDとしてPDG2
画素データ系列PB2中における第1番目の画素データPDとしてPDB2
をそれぞれ同時にソースドライバ部12に供給する。
【0043】
次に、クロック信号CLK1における第2番目のクロックパルスに応じて、駆動制御部10は、 画素データ系列PR1中における第2番目の画素データPDとしてPDR3
画素データ系列PG1中における第2番目の画素データPDとしてPDG3
画素データ系列PB1中における第2番目の画素データPDとしてPDB3
画素データ系列PR2中における第2番目の画素データPDとしてPDR4
画素データ系列PG2中における第2番目の画素データPDとしてPDG4
画素データ系列PB2中における第2番目の画素データPDとしてPDB4
をそれぞれ同時にソースドライバ部12に供給する。
【0044】
次に、クロック信号CLK1における第3番目のクロックパルスに応じて、駆動制御部10は、 画素データ系列PR1中における第3番目の画素データPDとしてPDR5
画素データ系列PG1中における第3番目の画素データPDとしてPDG5
画素データ系列PB1中における第3番目の画素データPDとしてPDB5
画素データ系列PR2中における第3番目の画素データPDとしてPDR6
画素データ系列PG2中における第3番目の画素データPDとしてPDG6
画素データ系列PB2中における第3番目の画素データPDとしてPDB6
をそれぞれ同時にソースドライバ部12に供給する。
【0045】
走査ドライバ部11は、駆動制御部10から供給されたフレーム同期信号に応じて、所定のピーク電圧を有する走査パルスを生成し、これを表示パネル20の走査ラインS〜S各々に順次、択一的に印加する。
【0046】
ソースドライバ部12は、駆動制御部10から供給された6系統の画素データ系列、すなわち画素データ系列PR1、PG1、PB1、PR2、PG2及びPB2各々による各画素毎の画素データPDを取り込み、その画素データPDによって示される輝度レベルに対応したピーク電位を有する駆動パルスを1走査ライン分(n個)ずつ生成する。この際、ソースドライバ部12は、各走査パルスに同期して、その走査パルスの印加対象となった走査ラインに属する画素各々に対応した1走査ライン分(n個)の駆動パルスを、それぞれに対応するソースライン(R〜Rn/3、G〜Gn/3、B〜Bn/3)に印加する。
【0047】
図3は、ソースドライバ部12の概略構成を示す図である。
【0048】
図3に示すように、ソースドライバ部12は、第1ラッチ群606〜606(n/6)、シフトレジスタ607、第2ラッチ群608〜608(n/6)、時間差付加部609、画素駆動電位生成部GP〜GP(n/6)、及び出力ゲート部801〜801(n/6)から構成される。
【0049】
図4は、図3に示される構成中から、第1ラッチ群606、第2ラッチ群608、画素駆動電位生成部GP及び出力ゲート部801を抜粋して、各モジュールの内部構成を示す図である。
【0050】
シフトレジスタ607は、駆動制御部10が1走査ライン分の駆動動作を開始させる度に送出する図2に示すようなSTART信号を、クロック信号CLK1に応じて後段にシフトして行くフリップフロップFF〜FF(n/6)から構成される。この際、フリップフロップFF〜FF(n/6)各々の出力信号が、図2に示すような第1ロード信号L1〜L1(n/6)として、対応する第1ラッチ群606〜606(n/6)にそれぞれ供給される。
【0051】
第1ラッチ群606〜606(n/6)はそれぞれが同一の内部構成、すなわち図4に示すようなラッチ103〜108から構成される。ラッチ103〜108は、画素データ系列PR1、PG1、PB1、PR2、PG2及びPB2各々中の画素データPDを、シフトレジスタ607から供給された第1ロード信号L1に応じてそれぞれ取り込んで記憶し、これらを第2ラッチ群608に送出する。
【0052】
例えば第1ラッチ群606のラッチ103〜108は、図2に示す第1ロード信号L1に応じてそれぞれ、図2に示すような、 画素データ系列PR1中における第1番目の画素データPDR1
画素データ系列PG1中における第1番目の画素データPDG1
画素データ系列PB1中における第1番目の画素データPDB1
画素データ系列PR2中における第1番目の画素データPDR2
画素データ系列PG2中における第1番目の画素データPDG2
画素データ系列PB2中における第1番目の画素データPDB2
を取り込んで記憶し、これらを第2ラッチ群608に送出する。
【0053】
又、例えば第1ラッチ群606のラッチ103〜108は、図2に示す第1ロード信号L1に応じてそれぞれ、図2に示すような、 画素データ系列PR1中における第2番目の画素データPDR3
画素データ系列PG1中における第2番目の画素データPDG3
画素データ系列PB1中における第2番目の画素データPDB3
画素データ系列PR2中における第2番目の画素データPDR4
画素データ系列PG2中における第2番目の画素データPDG4
画素データ系列PB2中における第2番目の画素データPDB4
を取り込んで記憶し、これらを第2ラッチ群608に送出する。
【0054】
又、例えば第1ラッチ群606のラッチ103〜108は、図2に示す第1ロード信号L1に応じてそれぞれ、図2に示すような、 画素データ系列PR1中における第3番目の画素データPDR5
画素データ系列PG1中における第3番目の画素データPDG5
画素データ系列PB1中における第3番目の画素データPDB5
画素データ系列PR2中における第3番目の画素データPDR6
画素データ系列PG2中における第3番目の画素データPDG6
画素データ系列PB2中における第3番目の画素データPDB6
を取り込んで記憶し、これらを第2ラッチ群608に送出する。
【0055】
引き続き、図2に示す第1ロード信号L1〜L1(n/6)に応じて、順次、第1ラッチ群606〜606(n/6)各々に画素データPDが取り込まれると、すなわち、1走査ライン分の画素データPDが第1ラッチ群606〜606(n/6)に取り込まれると、駆動制御部10は、図2に示すようなロード信号LOADを時間差付加部609に供給する。
【0056】
時間差付加部609は、図2に示すように、上記ロード信号LOADをそのまま第2ロード信号L2として第2ラッチ群608に供給すると共に、このロード信号LOADを、それぞれ異なる時間差をもって出力したものを第2ロード信号L2〜L2(n/6)としてそれぞれ第2ラッチ群608〜608(n/6)に供給する。例えば、時間差付加部609は、図5に示す如く、それぞれが2つのインバーター素子を直列接続してなるバッファB〜B(n/6)−1から構成される。バッファB〜B(n/6)−1各々の出力が、それぞれ上記第2ロード信号L2〜L2(n/6)となる。この際、バッファB〜B(n/6)−1の各々は、入力信号を、インバーター素子2個分の遅延時間DLの経過後に出力するという、いわゆる遅延素子として機能する。これにより、第2ロード信号L2は第2ロード信号L2よりもDL分だけ遅れて出力され、第2ロード信号L2はこの第2ロード信号L2よりも2・DL分だけ遅れて出力され、第2ロード信号L2(n/6)は、この第2ロード信号L2よりも[(n/6)−1]・DLだけ遅れて出力されることになる。
【0057】
第2ラッチ群608〜608(n/6)はそれぞれが同一の内部構成、すなわち図4に示すようにラッチ109〜114から構成される。ラッチ109〜114は、第2ロード信号L2に応じて、前段の第1ラッチ群606のラッチ103〜108各々から供給された画素データPDをそれぞれ取り込んで記憶し、これらを画素駆動電位生成部GPに送出する。
【0058】
例えば第2ラッチ群608のラッチ109〜114は、図2に示すような第2ロード信号L2に応じて、第1ラッチ群606のラッチ103〜108各々から供給された画素データPDの各々をロード信号LOADと同一タイミングで取り込んで記憶し、これらを画素駆動電位生成部GPに送出する。
【0059】
又、第2ラッチ群608のラッチ109〜114は、図2に示すような第2ロード信号L2に応じて、第1ラッチ群606のラッチ103〜108各々から供給された画素データPDの各々を、上記第2ロード信号L2よりも遅延時間DL分だけ遅れたタイミングで取り込んで記憶し、これらを画素駆動電位生成部GPに送出する。
【0060】
又、第2ラッチ群608のラッチ109〜114は、図2に示すような第2ロード信号L2に応じて、第1ラッチ群606のラッチ103〜108各々から供給された画素データPDの各々を、上記第2ロード信号L2よりも2・DL分だけ遅れたタイミングで取り込んで記憶し、これらを画素駆動電位生成部GP3に送出する。
【0061】
引き続き、図2に示す第2ロード信号L2〜L2(n/6)に応じて、順次、第2ラッチ群608〜608(n/6)各々に画素データPDが取り込まれる。
【0062】
このように、第2ラッチ群608〜608(n/6)は、第1ラッチ群606〜606(n/6)において1走査ライン分の画素データPDの全てが取り込まれる度に、この1走査ライン分の画素データPDの各々を、6個毎に各々所定の時間差(DL)をもって順次取り込んで出力するようにしている。つまり、第2ラッチ群608〜608(n/6)各々による画素データPDの実際の取り込みタイミングは、時間差付加部609によってそれぞれ強制的にずらされている。これにより、第2ラッチ群608〜608(n/6)において、前回取り込んだ1走査ライン分のデータに対して多数のビット反転が生じる場合にも、瞬間的に大電流が流れ込むことはない。
【0063】
画素駆動電位生成部GP〜GP(n/6)はそれぞれが同一の内部構成、すなわち図4に示すようにスイッチ102〜102、正電位セレクタ115、117、119、負電位セレクタ116、118、120、ソースアンプ121、123、125、シンクアンプ122、124、126を含む。
【0064】
スイッチ102(102、102)は、駆動制御部10から供給された極性信号POLに応じて、第2ラッチ群608のラッチ109(111、113)及びラッチ110(112、114)から供給された画素データPD各々を、正電位セレクタ115(117、119)及び負電位セレクタ116(118、120)の内の一方と他方にそれぞれ供給する。例えば、スイッチ102は、極性信号POLが‘H’である場合には、第2ラッチ群608のラッチ109から供給された画素データPDを正電位セレクタ115に供給すると共に、第2ラッチ群608のラッチ110から供給された画素データPDを負電位セレクタ116に供給する。一方、極性信号POLが‘L’である場合には、スイッチ102は、第2ラッチ群608のラッチ109から供給された画素データPDを負電位セレクタ116に供給すると共に、第2ラッチ群608のラッチ110から供給された画素データPDを正電位セレクタ115に供給する。
【0065】
正電位セレクタ115(117、119)は、上記基準電位VCOMよりも高い基準電位VREF及び基準電位VCOMよりも低い基準電位VREFにて分圧された各種電位の内で基準電位VCOMよりも高い電位各々の内から、上記スイッチ102(102、102)から供給された画素データPDにて示される輝度レベルに対応した電位を選択する。そして、正電位セレクタ115(117、119)は、この選択した電位を正極性輝度電位PVとしてソースアンプ121(123、125)に供給する。
【0066】
負電位セレクタ116(118、120)は、上記基準電位VREF及びVREF にて分圧された各種電位の内で基準電位VCOMよりも低い電位各々の内から、上記スイッチ102(102、102)から供給された画素データPDにて示される輝度レベルに対応した電位を選択する。そして、負電位セレクタ116(118、120)は、この選択した電位を負極性輝度電位NVとしてシンクアンプ122(124、126)に供給する。
【0067】
ソースアンプ121(123、125)は、供給された正極性輝度電位PVを表示パネル20の液晶層を駆動し得る電位に増幅し、これを各画素に対応した画素駆動電位として、出力ゲート部(801〜801(n/6))のスイッチ(101〜101)に供給する。
【0068】
また、シンクアンプ122(124、126)は、供給された負極性輝度電位NVを表示パネル20の液晶層を駆動し得る電位に増幅し、これを各画素に対応した画素駆動電位として、出力ゲート部(801〜801(n/6))のスイッチ(101〜101)に供給する。
【0069】
スイッチ101(101、101)は、駆動制御部10から供給された極性信号THR、CRSに応じて、ソースアンプ(121、123、125)及びシンクアンプ(122、124、126)の出力信号を、ソースライン(R〜Rn/3、G〜Gn/3、B〜Bn/3)にそれぞれ出力する。具体的には、例えば極性信号THRが‘H’で且つ極性信号CRSが‘L’である場合には、スイッチ101(101、101)は、ソースアンプ121(123、125)からの出力信号をソースラインR(B、G)に出力すると共にシンクアンプ122(124、126)からの出力信号をソースラインG(R、B)に出力する。一方、極性信号THRが‘L’で且つ極性信号CRSが‘H’である場合には、スイッチ101(101、101)は、ソースアンプ121(123、125)からの出力信号をソースラインG(R、B)に出力すると共にシンクアンプ122(124、126)からの出力信号をソースラインR(B、G)に出力する。
【0070】
このように、画素駆動電位生成部GPでは、入力映像信号に基づく各画素毎の輝度レベルをその輝度レベルに対応した負極性輝度電位NV又は正極性輝度電位PVに変換し、これを表示パネル20のソースライン(R〜Rn/3、G〜Gn/3、B〜Bn/3)を介して各画素に印加すべき画素駆動電位として生成する。この際、画素駆動電位生成部GPにおいては、互いに隣接する画素各々の内の一方に対応した画素駆動電位を負極性輝度電位NVとした場合、他方の画素に対応した画素駆動電位を正極性輝度電位PVとしている。
【0071】
例えば、極性信号POLが‘H’である場合、第2ラッチ群608のラッチ109から送出された画素データPDはスイッチ102を介して正電位セレクタ115に供給され、この正電位セレクタ115にて得られた正極性輝度電位PVがソースアンプ121に送出される。又、極性信号POLが‘H’である場合、第2ラッチ群608のラッチ110から送出された画素データPDはスイッチ102を介して負電位セレクタ116に供給され、この負電位セレクタ116にて得られた負極性輝度電位NVがシンクアンプ122に送出される。すなわち、この際、ソースアンプ121からは正極性輝度電位PV、このソースアンプ121に対応した画素の隣接画素に対応したシンクアンプ122からは負極性輝度電位NVに対応した画素駆動電位がそれぞれ送出される。
【0072】
一方、極性信号POLが‘L’である場合、第2ラッチ群608のラッチ109から送出された画素データPDはスイッチ102を介して負電位セレクタ116に供給され、この負電位セレクタ116にて得られた負極性輝度電位NVがスイッチ101を介してソースアンプ121に送出される。又、極性信号POLが‘L’である場合、第2ラッチ群608のラッチ110から送出された画素データPDはスイッチ102を介して正電位セレクタ115に供給され、この正電位セレクタ115にて得られた正極性輝度電位PVがシンクアンプ122に送出される。すなわち、この際、ソースアンプ121からは負極性輝度電位NV、シンクアンプ122からは正極性輝度電位PVに対応した画素駆動電位がそれぞれ送出される。ここで、表示パネル20の液晶層を挟む電極各々の内の一方の電極に上記画素駆動電位を印加する際には、他方の電極には負極性輝度電位NVよりも高く且つ正極性輝度電位PVよりも低い基準電位VCOMが固定印加されている。よって、画素駆動電位として正極性輝度電位PVが印加される場合には表示パネル20の液晶層には正極性の駆動電圧が印加されることになる一方、画素駆動電位として負極性輝度電位NVが印加される場合には表示パネル20の液晶層には負極性の駆動電圧が印加されることになる。
【0073】
すなわち、画素駆動電位生成部GPでは、表示パネル20のソースライン(R〜Rn/3、G〜Gn/3、B〜Bn/3)を介して各画素に印加すべき画素駆動電位を生成するにあたり、隣接する画素毎にその極性を反転させると共に、その反転状態を極性信号THR、CRSに応じて変更できるようにしている。
【0074】
画素駆動電位生成部GP〜GP(n/6)各々によって生成された、1走査ライン分の画素各々に対応した画素駆動電位の各々は、出力ゲート部801〜801(n/6)各々のスイッチ101、101、101に各々供給される。
【0075】
ここで、第2ロード信号L2〜L2(n/6)によれば、第2ラッチ群608〜608(n/6)各々は、各々異なる時間差をもって画素データPDを取り込むことになる。よって、その時間差の分だけ画素駆動電位生成部GP〜GP(n/6)各々から出力される画素駆動電位各々の出力タイミングにもずれが生じることになる。従って、画素駆動電位生成部GP〜GP(n/6)各々から出力された画素駆動電位をそのまま液晶表示パネルの如き容量性の表示パネル20に印加すると、上記出力タイミングのずれに伴い各画素毎の充電電荷量が不均一となり、画質劣化を招く虞が生じる。
【0076】
そこで、図3及び図4に示すソースドライバ部12では、画素駆動電位生成部GP〜GP(n/6)各々から全ての画素駆動電位が出力されてから、出力ゲート部801〜801(n/6)各々を一斉にオン状態に設定することにより、これら画素駆動電位各々を表示パネル20のソースライン(R〜Rn/3、G〜Gn/3、B〜Bn/3)各々に同時印加するようにしている。
【0077】
よって、ソースドライバ部12によれば、瞬間的な大電流を抑制すべく、第2ラッチ群608〜608(n/6)各々の画素データ取り込みタイミングを強制的に異ならせても、1走査ライン分の画素駆動電位各々の印加による各画素毎の充電電荷量が均一となるので、上記の如き画質劣化は生じない。すなわち、画質劣化を生じさせることなく、瞬間的な大電流を抑制させることが可能となる。
【0078】
次に、ソースアンプ(121、123、125)及びシンクアンプ(122、124、126)の具体的構成について説明する。
【0079】
まず、ソースアンプ(121、123、125)の具体的構成について説明する。なお、各ソースアンプは同一構成であるので、ソースアンプ121についてのみ説明する。また、図7に示したソースアンプ202と同一部分には同一符号を付し、その詳細な説明は省略する。
【0080】
図6に示すように、ソースアンプ121は、差動回路300、カレントミラー回路210、出力回路212を含んで構成されている。
【0081】
差動回路300は、NMOSトランジスタN11A、N11Bがカレントミラー回路210と並列接続された差動対N11と、NMOSトランジスタN13と、を含んで構成されている。
【0082】
NMOSトランジスタN11Aのゲートには、画像データに応じた正極の輝度電位が入力信号電圧SOIN1として印加され、NMOSトランジスタN11Bのゲートには、所定の入力信号電圧SOIN2が入力される。例えばNMOSトランジスタN11Bのゲートは、ソースアンプ121の出力端と接続され、この出力端からの出力信号電圧SOAMPが入力信号電圧SOIN2としてNMOSトランジスタN11Bのゲートに印加される。この場合、ソースアンプ121は、いわゆるボルテージフォロアとして機能する。
【0083】
NMOSトランジスタN13のゲートには所定のバイアス電圧BIAS2が印加され、NMOSトランジスタN13のドレインはNMOSトランジスタN11A、N11Bの接続点Eに接続され、NMOSトランジスタN3のソースには電圧VSSが印加される(本実施形態では例えば接地される)。
【0084】
図8(C)に示すように、このような構成の差動回路300の入力許容範囲304は、電圧VSSよりも高く且つ電圧VDM1よりも低い電圧VD1から電圧VDDまでの範囲である。このため、差動回路300を構成するNMOSトランジスタは、図7に示した従来構成の差動回路を構成する中耐圧のNMOSトランジスタと比較して高耐圧のNMOSトランジスタで構成される。また、同図(C)に示すように、ソースアンプ121の入出力範囲306は、電圧VDM1から電圧VDDまでの範囲である。
【0085】
なお、カレントミラー回路210及び出力回路212は図7に示したものと同様であるので説明は省略する。
【0086】
一方、シンクアンプ122は、差動回路302、カレントミラー回路216、及び出力回路218を含んで構成されている。
【0087】
差動回路302は、PMOSトランジスタP12A、P12Bがカレントミラー回路216と並列接続された差動対P12と、PMOSトランジスタP15と、を含んで構成されている。
【0088】
PMOSトランジスタP12Aのゲートには、画像データに応じた負極の輝度電位が入力信号電圧SIIN1として印加され、PMOSトランジスタP12Bのゲートには、所定の入力信号電圧SIIN2が入力される。例えばPMOSトランジスタP12Bのゲートは、シンクアンプ122の出力端と接続され、この出力端からの出力信号電圧SIAMPが入力信号電圧SIIN2としてPMOSトランジスタP12Bのゲートに印加される。この場合、シンクアンプ122は、いわゆるボルテージフォロアとして機能する。
【0089】
PMOSトランジスタP15のゲートには所定のバイアス電圧BIAS3が印加され、PMOSトランジスタP15のソースには電圧VDDが印加され、PMOSトランジスタP15のドレインはPMOSトランジスタP12A、P12Bの接続点Fに接続されている。
【0090】
図8(D)に示すように、このような構成の差動回路302の入力許容範囲308は、電圧VDM2よりも高く且つ電圧VDDよりも低い電圧VD2までの範囲である。このため、差動回路302を構成するPMOSトランジスタは、図7に示した従来構成の差動回路を構成する中耐圧のPMOSトランジスタと比較して高耐圧のPMOSトランジスタで構成される。また、同図(D)に示すように、シンクアンプ122の入出力範囲310は、電圧VSSから電圧VDM2までの範囲である。
【0091】
なお、カレントミラー回路216及び出力回路218は図7に示したものと同様であるので説明は省略する。
【0092】
このように、ソースアンプ121が図7に示したソースアンプ202と大きく異なるところは、差動対が高耐圧のNMOSトランジスタN11A、N11Bの1段だけであり、NMOSトランジスタN13のソースには電圧VDMではなく電圧VSSが印加されている点、図8(C)に示すように、ソースアンプ121の差動回路300の入力許容範囲304が、ソースアンプ121の入出力範囲306よりも広い点である。
【0093】
また、シンクアンプ122が図7に示したシンクアンプ204と大きく異なるところは、差動対が高耐圧のPMOSトランジスタP12A、P12Bの1段だけであり、PMOSトランジスタP15のソースには電圧VDMではなく電圧VDDが印加されている点、図8(D)に示すように、シンクアンプ122の差動回路302の入力許容範囲308が、シンクアンプ122の入出力範囲310よりも広い点である。
【0094】
このように、各アンプの差動回路を、高耐圧のPMOSトランジスタ及びNMOSトランジスタから成る差動対を1段だけ設けた構成としているため、図7に示すように中耐圧のPMOSトランジスタ及びNMOSトランジスタから成る差動対を2段設けた場合と比較して、レイアウト面積を小さくすることができる。
【0095】
なお、例えば高耐圧のMOSトランジスタの耐圧が中耐圧のMOSトランジスタの2倍の耐圧であったとしても、高耐圧のMOSトランジスタのサイズが中耐圧のMOSトランジスタの2倍のサイズになるわけではない。従って、中耐圧のMOSトランジスタから成る差動対を2段設けた構成よりも、高耐圧のMOSトランジスタから成る差動対を1段だけ設けた構成の方が、差動回路全体のレイアウト面積を小さくすることができる。
【0096】
ところで、図8(C)、(D)に示すように、ソースアンプ121の出力範囲は、電圧VDDと電圧VSSとの間の中間電圧VDM1(第1の中間電圧)から、電圧VDDまでの範囲となっており、シンクアンプ122の出力範囲は、電圧VSSから、電圧VDDと電圧VSSとの間の中間電圧VDM2(第2の中間電圧)までの範囲となっている。そして、電圧VDM1は電圧VDM2よりも高くなっている。すなわち、ソースアンプ121及びシンクアンプ122は、互いの出力範囲の一部が重なるように構成されており、これにより、図6に示す中間電圧VDM(本実施形態では1/2VDD)が多少ずれた場合でも正常動作するようになっている。これは、例えばソースアンプ121及びシンクアンプ122に電源を供給する電源チップを別々にした場合のように、ソースアンプ121とシンクアンプ122とで供給される中間電圧が多少異なるような場合に特に有効である。
【図面の簡単な説明】
【0097】
【図1】液晶表示装置の概略構成を示す図である。
【図2】駆動装置の動作例を示す図である。
【図3】ソースドライバ部12の構成を示す図である。
【図4】第1ラッチ群、第2ラッチ群、画素駆動電位生成部、及び出力ゲート部の内部構成を示す図である。図である。
【図5】時間差付加部の内部構成の一例を示す図である。
【図6】本発明に係るソースアンプ及びシンクアンプの回路図である。
【図7】従来例に係るソースアンプ及びシンクアンプの回路図である。
【図8】(A)は従来のソースアンプの差動回路の入力許容範囲及びソースアンプの入出力範囲を示す図、(B)は従来のシンクアンプの差動回路の入力許容範囲及びシンクアンプの入出力範囲を示す図、(C)は本発明に係るソースアンプの差動回路の入力許容範囲及びソースアンプの入出力範囲を示す図、(D)は本発明に係るシンクアンプの差動回路の入力許容範囲及びシンクアンプの入出力範囲を示す図である。
【符号の説明】
【0098】
10 駆動制御部
11 走査ドライバ部
12 ソースドライバ部
20 表示パネル
101、101、101 スイッチ
121、123、125 ソースアンプ(高電圧側オペアンプ)
122、124、126 シンクアンプ(低電圧側オペアンプ)
210 カレントミラー回路(高電圧側カレントミラー回路)
216 カレントミラー回路(低電圧側カレントミラー回路)
212 出力回路(高電圧側出力回路)
218 出力回路(低電圧側出力回路)
300 差動回路(高電圧側差動回路)
302 差動回路(低電圧側差動回路)
606〜606(n/6) 第1ラッチ群
607 シフトレジスタ607
608〜608(n/6) 第2ラッチ群
609 時間差付加部
GP〜GP(n/6) 画素駆動電位生成部
801〜801(n/6) 出力ゲート部
N11A NMOSトランジスタ(第1のNMOSトランジスタ)
N11B NMOSトランジスタ(第2のNMOSトランジスタ)
P12A PMOSトランジスタ(第1のPMOSトランジスタ)
P12B PMOSトランジスタ(第2のPMOSトランジスタ)

【特許請求の範囲】
【請求項1】
予め定めた電源範囲の上限である最高電圧又は前記電源範囲の下限である最低電圧と、前記最高電圧と前記最低電圧との間の中間電圧と、により定まる電圧範囲の電圧を出力する出力回路と、
表示パネルの表示セルを駆動するための駆動信号が入力される第1のMOSトランジスタと、所定の入力信号が入力される第2のMOSトランジスタと、が並列接続され、差動入力許容範囲が前記出力回路の電圧範囲よりも広い差動回路と、
を備えたオペアンプ。
【請求項2】
前記第1のMOSトランジスタ及び前記第2のMOSトランジスタがNMOSトランジスタであり、前記差動入力許容範囲は、前記最高電圧が上限で且つ前記最低電圧と前記中間電圧との間の所定電圧が下限である
請求項1記載のオペアンプ。
【請求項3】
前記第1のMOSトランジスタ及び前記第2のMOSトランジスタがPMOSトランジスタであり、前記差動入力許容範囲は、前記最高電圧と前記中間電圧との間の所定電圧が上限で且つ前記最低電圧が下限である
請求項1記載のオペアンプ。
【請求項4】
前記差動回路と前記出力回路との間にカレントミラー回路をさらに備えた
請求項1〜請求項3の何れか1項に記載のオペアンプ。
【請求項5】
前記カレントミラー回路の電圧範囲が、前記出力回路と同一である
請求項4記載のオペアンプ。
【請求項6】
予め定めた電源範囲の上限である最高電圧と、当該最高電圧と前記電源範囲の下限である最低電圧との間の第1の中間電圧と、の間の電圧を出力する高電圧側出力回路と、表示パネルの表示セルを駆動するための高電圧側駆動信号が入力される第1のNMOSトランジスタと、所定の第1の入力信号が入力される第2のNMOSトランジスタと、が並列接続され、前記最高電圧が上限で且つ前記最低電圧と前記第1の中間電圧との間の所定電圧が下限である差動入力許容範囲を有する高電圧側差動回路と、を備えた高電圧側オペアンプと、
前記最低電圧と、前記最高電圧と前記最低電圧との間の第2の中間電圧と、の間の電圧を出力する低電圧側出力回路と、表示パネルの表示セルを駆動するための低電圧側駆動信号が入力される第1のPMOSトランジスタと、所定の第2の入力信号が入力される第2のPMOSトランジスタと、が並列接続され、前記最高電圧と前記第2の中間電圧との間の所定電圧が上限で且つ前記最低電圧が下限である差動入力許容範囲を有する低電圧側差動回路と、を備えた低電圧側オペアンプと、
を備えた表示パネルの駆動装置。
【請求項7】
前記第1の中間電圧が、前記第2の中間電圧よりも低い
請求項6記載の表示パネルの駆動装置。
【請求項8】
前記高電圧側差動回路と前記高電圧側出力回路との間に高電圧側カレントミラー回路を備えると共に、前記低電圧側差動回路と前記低電圧側出力回路との間に低高電圧側カレントミラー回路をさらに備えた
請求項6又は請求項7記載の表示パネルの駆動装置。
【請求項9】
前記高電圧側カレントミラー回路の電圧範囲が、前記高電圧側出力回路と同一であると共に、前記低電圧側カレントミラー回路の電圧範囲が、前記低電圧側出力回路と同一である
請求項8記載の表示パネルの駆動装置。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【図7】
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【図8】
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【公開番号】特開2010−122510(P2010−122510A)
【公開日】平成22年6月3日(2010.6.3)
【国際特許分類】
【出願番号】特願2008−296952(P2008−296952)
【出願日】平成20年11月20日(2008.11.20)
【出願人】(308033711)OKIセミコンダクタ株式会社 (898)
【Fターム(参考)】