ゲート・プルダウンを備えたMOSFET
スイッチングタイプのDC−DCパワー・コンバータのMOSFETメインスイッチ・トランジスタ(102)のドレインとゲートとの間にプルダウンMOSFET(110)が結合される。プルダウンMOSFET(110)のゲートは、キャパシタ118によってメインスイッチ・トランジスタ(102)のドレインに結合され、抵抗(120)によってメインスイッチ・トランジスタ(102)のソースに接続される。プルダウンMOSFET(110)は、メインスイッチ・トランジスタ(102)にわたる電圧降下への容量性結合によって動作され、ミラー効果によるメインスイッチ・トランジスタ(102)の意図しないターンオンを避ける又は低減するため、メインスイッチ・トランジスタ(102)のゲートをそのソース電位にまたはその近辺に保持するために用いられ得る。
【発明の詳細な説明】
【技術分野】
【0001】
本願は、金属酸化物半導体電界効果トランジスタ(MOSFET)を含む回路に関し、特に、スイッチング・モードで動作するDC−DCパワー・コンバータのプッシュ・プル段に実装されるMOSFETを含む回路に関連する。
【背景技術】
【0002】
スイッチング・モードDC−DCコンバータは、一つのDC電圧を高効率で別の電圧へ変換するために通常用いられる。このようなコンバータの効率を改善することは、特に、コンピュータ・サーバー・ファームなど、大量のこのようなコンバータが同一空間内で動作する場合、重要な設計目標である。これらの状況において、コンバータの効率の改善は、そのコンバータが消費する電力量を低減するだけではなく、その敷地に配置される冷却負荷も激減させる。
【0003】
スイッチングタイプのDC−DCコンバータの効率を改善させる方法は、広範にわたって研究されてきている。インテル・テクノロジー・シンポジウム2003(Intel Technology Symposium 2003)の『The future of Discrete Power in VRM Solutions』という表題の論文において、ジョン・ハンコック(Jon Hancock)は、スイッチング周波数を高めることによって達成できる利点について記載しているが、これは、電力スイッチのスイッチング損失によって制限される。スイッチング損失の一因は、ローサイド・スイッチのゲート電極バイアスのふらつきによって生じる、ハイサイド・スイッチ導通期間中にローサイド・スイッチがオンに戻される場合に生じる貫通電流である。ジョン・ハンコックは、ローサイド・スイッチMOSFETのドレイン上のdv/dtを低減するため、寄生インダクタンス構成要素を最小化するために特に注意する必要がある構成要素について記載している。トランジスタのドレイン上のdv/dtが高いと、ミラー効果「Cgd」を介してローサイド・スイッチング・トランジスタのゲートに電荷が注入される。この注入された電荷は、それがゲート・ドライバの逆の段を介して接地に排出される前に、Cgs静電容量によって対処される必要がある。この事象は、このスイッチング・トランジスタのゲートのVgsの短期的な増加に関連する。Vgs増加の振幅がMOSFETの閾値電圧Vthより高い場合、スイッチはオンになり、供給レールから接地へ大きな貫通電流が流れる。この作用は、著しい電力損失に繋がり、もし反復するとシステムの信頼性を損なうため、避ける必要がある。
【0004】
2005年7月のパワー・エレクトロニクス・テクノロジー(Power Electronics Technology)の『DV/DT Immunity Improved Synchronous Buck Converters』という表題の論文において、スティーブ・マップス(Steve Mappus)がこの問題について記載している。一つの解決策は、一層高いVthを有するトランジスタを用いることであるが、このようなトランジスタは通常、Rdsが一層高く、これは一層高い導通損失につながる。スティーブ・マップスはゲート・ドライバ選択についても述べている。MOSFETの高速スイッチングを可能にするため、大きなチャージ及びシンク電流をゲート・ドライバが搬送する必要がある。ここで、重要なのはゲート・ドライバの出力のみではなく、ハードスイッチングを可能にするため、MOSFETのゲート抵抗及びソース・インダクタンスが最小値に保たれる必要がある。
【0005】
ハイサイド・トランジスタ及びローサイド・トランジスタのスイッチングのブレーク・ビフォー・メイク遅延時間が充分に長い場合、ロー側のトランジスタスイッチのインテグラルダイオードがフリーホイール電流を導通させる時間期間がある。この遅延時間の終わりに、このダイオードは、スイッチノードの電圧の極性を変えることによって整流され、関連する逆回復電流ピークがスイッチング電力損失を増加させる定格電流を増大させる。如何なる電力損失も電力変換の効率を低減させ、高スイッチング損失はスイッチング周波数の意図的な増加を阻害する。
【0006】
同期バック・コンバータの貫通の問題は、2003年4月25日のフェアチャイルドセミコンダクターのアプリケーション番号AN−6003でも扱っている。ここで提案されている解決策は、ハイサイド・スイッチング・トランジスタの立ち上がり時間の低速化の利用である。もちろん、これもハイサイド・スイッチのスイッチング効率を低減させる。
【0007】
米国特許番号第5,744,994号は、インテグラルPNダイオードの順方向バイアス下でロー側のスイッチング・トランジスタを流れる電流が、インテグラルダイオード及びFETチャネルで共有されることを記載している。MOSFETのVthが低いほど、一層多くの電流がチャネルを流れ、本体ダイオード「Qrr」にストアされる電荷は少なくなる。Qrrが少なくなるということは、逆回復電流ピークが一層低くなること、及び演算中の電力損失が一層小さくなることを意味する。また、低Vthのロー側のスイッチング・トランジスタ・デバイスの設計は、Vgs電圧の所定の駆動の値でオン時のRdsを低減させる。これは、その後、ロー側のスイッチの導通損失を低減させ、全コンバータ効率を増加させる。しかし、これは上述のように貫通の問題を悪化させる。
【0008】
従って、低閾値電圧で、ターンオフ事象の間のミラー効果に起因する意図しない電流フローのない又は低減した、パワーMOSFETスイッチを実装する必要がある。
【発明の概要】
【0009】
この問題の解決策として、スイッチの意図しないターンオンの問題の原因である、パワーMOSFETのゲート及びドレイン端子間の容量性結合を利用することが本発明の全般的な目的である。
【0010】
この目的及び他の目的及び特徴は、ドレイン、ソース、及びゲートを有するメイン・パワーMOSFETを含むMOSFETデバイスによって本発明の一つの側面に従って得られる。プルダウンMOSFETは、メイン・パワーMOSFETのゲートに接続されるドレイン、及びメイン・パワーMOSFETのソースに接続されるソースを有する。プルダウンMOSFETのゲートはキャパシタの一つの端子に接続され、キャパシタの別の端子は、メイン・パワーMOSFETのドレインに接続され、それにより、メイン・パワーMOSFETのターンオフの間、メイン・パワーMOSFETのドレイン電位のdv/dtが、プルダウンMOSFETを容量性結合を介してターンオンさせ、ターンオフ中のメイン・パワーMOSFETのゲートを保持する。
【0011】
本発明の別の側面は、ハイサイド・スイッチ及びローサイド・スイッチを有するプッシュ・プル段を備えたスイッチングDC−DCコンバータを含み、ローサイド・スイッチは、ドレイン、ソース、及びゲートを有するメイン・パワーMOSFETを含む。プルダウンMOSFETは、メイン・パワーMOSFETのゲートに接続されるドレイン、及びメイン・パワーMOSFETのソースに接続されるソースを有する。プルダウンMOSFETのゲートは、キャパシタの一つの端子に接続され、キャパシタの別の端子は、メイン・パワーMOSFETのドレインに接続され、それにより、メイン・パワーMOSFETのターンオフの間、メイン・パワーMOSFETのドレインの信号のdv/dtが、プルダウンMOSFETを容量性結合を介してターンオンさせ、かつ、メイン・パワーMOSFETのゲートをソース電位に又はソース電位近辺に保持させ、ターンオフ中のメイン・パワーMOSFETのターンオンを防ぐ。
【0012】
本発明の別の側面は、ハイサイドMOSFETスイッチ及びローサイド・スイッチを交互にオン及びオフすることを含む、スイッチングDC−DCコンバータを動作させる方法によって提供される。ローサイドMOSFETスイッチをオフにするとき、プルダウンMOSFETを動作させるため、プルダウンMOSFETのゲート上のミラー効果電圧を用いてローサイドMOSFETスイッチのゲートをそのソースに結合することにより、ターンオフ中のローサイドMOSFETスイッチの導通が低減され又は防止される。
【0013】
本発明の更に別の側面は、プルダウンFETを組み込むメイン・パワーMOSFETを備えたハイサイド・スイッチを含む。プルダウンMOSFETは、メイン・パワーMOSFETのゲートに接続されるドレイン、及びメイン・パワーMOSFETのソースに接続されるソースを有する。プルダウンMOSFETのゲートは、キャパシタの一つの端子に接続され、キャパシタの別の端子は、メイン・パワーMOSFETのドレインに接続され、それにより、メイン・パワーMOSFETのターンオフの間、メイン・パワーMOSFETのドレインの信号のdv/dtがプルダウンMOSFETを容量性結合を介してターンオンさせ、メイン・パワーMOSFETのターンオフの速度を上げる。ハイサイド・スイッチのハード・ターンオフは、このトランジスタに関連するスイッチング損失を低減させる。
【0014】
例示の実施例を添付の図面を参照して説明する。
【図面の簡単な説明】
【0015】
【図1】図1は、本発明に従って、ローサイド・スイッチの一実施例を示す概略図である。
【0016】
【図2】図2は、関連する応用例に従って本発明のレイアウトを示す。
【0017】
【図3】図3は、本発明に従って、スイッチングされたモード電源のスイッチング段を示す。
【0018】
【図4】図4は、本発明のPSPICEシミュレーションにおいて得られるVds及びVgs波形を示す。
【図5】図5は、本発明のPSPICEシミュレーションにおいて得られるVds及びVgs波形を示す。
【図6】図6は、本発明のPSPICEシミュレーションにおいて得られるVds及びVgs波形を示す。
【0019】
【図7】図7は、同期バック・コンバータに対して計算された効率を示す。
【0020】
【図8】図8は、ローサイド・スイッチ及びハイサイド・スイッチ両方のプルダウンFETの応用例を示す。
【0021】
【図9】図9は、ゲート・ドライバの低下するシンク電流能力の影響を示す。
【図10】図10は、ゲート・ドライバの低下するシンク電流能力の影響を示す。
【図11】図11は、ゲート・ドライバの低下するシンク電流能力の影響を示す。
【発明を実施するための形態】
【0022】
本発明の一実施例を図1に全般的に100で示す。図示及び説明するようにこの実施例は、同期バック・コンバータのローサイド・スイッチ用であるが、本発明はそれに限定されず、本発明がローサイド・スイッチ及びハイサイド・スイッチの両方において用いられる一実施例を図8に関連して後に説明する。当業者には容易に理解されるように、図1に示す実施例は、任意のスイッチング・パワーMOSFETで実装され得、特に、任意のスイッチングされるDC/DCコンバータ・トポロジーのプッシュ・プル構成において用いられるMOSFETで実装され得る。また、容量性結合を用いてプルダウン・トランジスタをターンオンさせる解決策は、電源管理応用例用に設計されたICにおいて用いられる横型パワーMOSFETに実装することができる。
【0023】
図1に示すように、メインFETは、NMOSトランジスタであり、ドレイン104、ソース106、及びゲート108を有する。第2のFET、プルダウンFET110が、そのドレインが112でトランジスタ102のゲートに接続されるように接続される。トランジスタ110のソースが、116でトランジスタ102のソースに接続される。トランジスタ102のドレイン104とトランジスタ110のゲート114との間にキャパシタ118が接続される。トランジスタ110のゲート114に抵抗120が接続される。抵抗120は、116でトランジスタ110のソースにも接続され、その後、106でメインFET102のソースに接続される。
【0024】
この実施例において、プルダウンFETは、メインNMOSトランジスタ102の活性化領域の0.5から4パーセントの範囲の活性領域を有する、NMOSトランジスタである。一実施例において、カップリングキャパシタは、プルダウンMOSFETのCgsの0.5から3パーセントの範囲の値を有し、抵抗120は100から10キロオームの間の値を有する。任意選択の抵抗120が、MOSFET110のゲートとソース端子間に取り付けられ、この回路のスタートアップを安定させ、プルダウンMOSFETのターンオン後のリセット機能を提供する。
【0025】
メインMOSFET102の導通の間のオペレーションでは、プルダウンMOSFET110はオフにされ、役割は果たさない。メインスイッチMOSFET102のターンオフの間、ターンオフプロセスの間メインスイッチにわたるdv/dt効果により、カップリングキャパシタが、プルダウンMOSFET110のゲートをプルアップさせ、トランジスタ110をオンにし、これにより、メインMOSFET102のゲート端子108をそのソース電位に保持する。自己駆動プルダウンMOSFET110は、ターンオフの間メインMOSFETのスイッチングを加速させ、そのゲート端子108での意図しないふらつきを無くすか或いは劇的に低減させる。このように、メインMOSFET102のゲート108の問題を引き起こすミラー効果が、プルダウンMOSFET110を駆動するために用いられ、この問題を無くすか或いは劇的に低減させる。このため、この問題を引き起こすミラー効果は、この問題の解決策となる。
【0026】
一実施例において、プルダウンFET110は、組み込まれて結合されるキャパシタ118及び抵抗120を備えた小さなダイ上に構築することができる。このダイは、メインスイッチに取り付けることができ、従来のMOSFETの場合のようにユーザに3端子デバイスを提供する、同一筐体内に配置され得る。しかし、プルダウンFET110は、デバイス外に供給されてもよく、メインMOSFET102を含む同一ダイ内に組み込まれてもよい。
【0027】
すべての構成要素が同一ダイ上に組み込まれることを実現する一つの方法を図2に示す。図2は、関連する問題を扱っている、2010年12月9日に出願された米国出願番号第12/964,527号の図6に対応する組み込まれたデバイスの概略を示す。
【0028】
図2において、このデバイスは全般的に200で示している。パワーFETのドレイン端子は202で示され、パワーFETのゲートに取り付けられる、プルダウンFETのドレイン端子は204で示される。組み込まれた抵抗を備えたプルダウンFETのゲート端子は206で示され、パワーFETのゲート端子は210で示される。メイン・パワーFETのセグメントは212で示されており、プルダウンFETのセグメントは214で示されている。
【0029】
この実施例において、プルダウンFETは、メインスイッチの活性領域を横切って配置される。プルダウンFETのセグメントは、メインFETの個別のセグメントに取り付けられ、ゲートフィンガーを中間で分断している。このレイアウトにより、組み合わされたトランジスタのスイッチング速度に対するゲート抵抗の影響が最小限となる。共通ソース技術において同一基板上にプルダウンFET及びメインスイッチFETを配置することは、それらのソース端子間の実質的にゼロ・インダクタンスを保証する。カップリングキャパシタンスは、絶縁体、及びメインFETのドレイン領域の上を通る金属層として容易に組み込まれ得る。このレイアウトは、同一ダイ上に両方のデバイスを配置することにより、ミラー効果を利用して、プルダウンFETゲートを結合し、プルダウンFETをソース電位に保ち、メインスイッチの貫通をなくす又は劇的に低減させることを促進させる。
【0030】
本発明の別の実施例を図3に全般的に300で示す。この回路において、ハイサイド・スイッチQ1及びローサイド・スイッチQ2は、同一筐体内に配置されて、パワー・ブロック・モジュール302を構築する。ハイサイド・スイッチQ1(308)は、ドレイン310、ゲート312、及び出力VSW316に結合されるソース314を有する。ローサイド・スイッチQ2は、メインMOSFETスイッチ318、及びその中に含まれるプルダウンMOSFET326を有する、モジュール304である。このモジュール304は、多数のダイを含むモジュールによって、又は図2に示した教示を用いて構築されることにより、図1及び図2に関連して上述したように構築され得る。モジュール304は、ソース314及び出力316に接続されるドレイン320を有するトランジスタ318を有する。トランジスタ318のゲート322は、ゲート・ドライバ回路306に、及びプルダウンMOSFET326のドレイン330に接続される。MOSFET326のソース332は、メインMOSFETスイッチ318のソース334に接続される。キャパシタ336が、プルダウンMOSFET326のゲート328とメインMOSFETスイッチ318のドレイン320との間に結合される。任意選択の抵抗338が、プルダウンMOSFET326のゲート328とソース332との間に接続される。
【0031】
供給電圧VCCと接地CGNDとの間にゲート・ドライバ回路306が結合され、周知の技術にあるように信号をハイサイド・スイッチ及びローサイド・スイッチに提供する。このゲート・ドライバ回路は、端子340に結合されるパルス幅変調信号PWMのソースによってトリガーされる。ゲート・ドライバ306は、ハイサイド・スイッチ・トランジスタのゲート312及びローサイド・スイッチ・トランジスタのゲート322でメインスイッチへの信号を提供する。
【0032】
同期バック・コンバータ・トポロジーにおいてこのようなモジュールを実装することにより、下記の利点が達成される。ローサイド・スイッチQ2は、低閾値電圧Vthを有するデバイスとして設計され得る。これにより、所定のVgs駆動電圧に対しパワー・スイッチのオン時のRdsが低減される。次に、この低Vthは、インテグラル本体ダイオードのQrrを低減させ、スイッチング損失を低減させる。組み込まれたプルダウン・トランジスタ326を有することが、ローサイド・スイッチQ2のハード・ターンオフに繋がり、そのゲートをソース電位に強く保持する。このことは、スイッチング電力損失を低減させるだけでなく、貫通事象を劇的に低減させるか或いは完全に無くす。これはさらに回路の信頼性も向上させる。オン時のこの改善されたRds及びローサイド・スイッチQ2のスイッチング構成要素は、このコンバータの一層高い効率に繋がる。
【0033】
これらの利点は、図4〜図7に示すPSPICEシミュレーションに図示されている。これらのシミュレーションで成された仮定は下記の通りである。ゲート・ドライバに関して:このゲート・ドライバのハイサイド出力段及びローサイド出力段のチャージ及びシンク能力は等しく、5ボルトに等しいVCCに等しいVgsで2.5アンペアを提供すると仮定される。パワー・スイッチに関して:ハイサイド・スイッチの活性領域は3mm2である。ローサイド・スイッチの活性領域は8mm2であり、プルダウンFETの活性領域は0.08mm2である。カップリングキャパシタ(図3の336)は15ピコファラドであり、リセット抵抗(図3の338)は1キロオームである。これらの種々のグラフにおいて、ハイサイド・スイッチの閾値電圧Vthは1.6ボルトであり、ローサイド・スイッチ及びプルダウン・トランジスタFETの閾値電圧は、1.4、1.1又は0.8ボルトである。印刷回路基板配線を含む、ハイサイド・スイッチ及びローサイド・スイッチのゲート抵抗は2オームであり、ハイサイド・スイッチ及びローサイド・スイッチのゲート・インダクタンスは1.5ナノヘンリーである。パワー・ブロック・モジュールが、電流処理接続用に太いアルミニウム・ワイヤを用い、0.1〜0.3ナノヘンリーの小さなパッケージ・インダクタンスが存在するようにすると仮定する。入力電圧は12ボルトであるように選択し、出力電圧1.2ボルトであるように選択した。スイッチング周波数は1MHzに選択し、出力インダクタンスLoは0.3マイクロヘンリーに等しくした。DCR_Loは1ミリオームに等しく、ローサイド及びハイサイド・スイッチ・パルス幅変調の間の遅延時間は15nsである。
【0034】
図4及び図5において、グラフ400、500は、プルダウンFETのない従来のスイッチが用いられた、参照例のローサイド・スイッチのVds402、502、及びVgs404、504波形を示す。図4において、ローサイド・スイッチでのシミュレーション結果は、1.4ボルトの高閾値電圧において、貫通が生じておらず、スイッチノードのリンギングが非常に高いことを示している。図5において、0.8ボルトの低閾値電圧を有するローサイド・スイッチでは、著しい貫通が生じ、リンギングを著しく抑制していることを示している。電圧リンギングのこの抑制は良いことのように思われるが、これは、貫通の間の非常に高い電力損失に相関しており、コンバータの効率が低くなる。また、貫通はコンバータの信頼性も低減させる。
【0035】
図6は、ローサイド・スイッチが0.8ボルトの低閾値を有し、組み込まれたプルダウンFETを有する場合の、シミュレーション結果を全般的に600で示す。ローサイド・スイッチ用の、電圧Vdsを602として示し、電圧Vgsを604として示す。グラフ606は、プルダウンFETのゲートとそのソース端子との間の電圧である。図4と比較すると、この低閾値電圧が、メインMOSFET内の電流へのチャネル寄与を増加させ、同期整流器として動作する。インテグラル本体ダイオードの導通及びQrrは小さく、コンバータの効率を高める。図6において、ハイサイド・スイッチがオンになると直ぐ、高dv/dtをローサイド・スイッチにわたって誘導し、プルダウンFETがオンになり、整流の残りの部分を加速させることがわかる。ハイサイド・スイッチのターンオンの開始時にハイサイド・スイッチ及びローサイド・スイッチを介する小さなクロスカレントのため、スイッチノードのリンギングはわずかに低減する。この電流は、そのQファクタを低下させるLC内在回路の漏れに対応する。
【0036】
調査に用いた異なる場合でのコンバータの効率を、負荷電流の要素として、図7に全般的に700で示す。ライン702、704、及び706は、プルダウンFETの支援がないローサイド・スイッチに対して、それぞれ、0.8ボルト、1.1ボルト、及び1.4ボルトの3つの異なる電圧閾値で計算した効率を示す。1.1ボルトの中間閾値電圧(グラフ704)は、ローサイド・スイッチのオン時の低減されたRdsのため、重い負荷で幾らかの効率の利点を示す。この場合、ローサイド・スイッチはちょうど貫通の開始で動作するため、軽い負荷では著しい不利益はない。これに対し、閾値電圧が0.8ボルトまで下がると(グラフ702)、強い貫通事象が劇的に誘導され、中間の及び軽い負荷状態でコンバータの効率を低下させる。
【0037】
ローサイド・スイッチが組み込まれたプルダウンFETを有する場合の、3つの曲線708、710、及び712は、全てそれぞれ従来の場合に比べ効率の点で幾らかな利点を示す。これは、ローサイド・スイッチの一層ハードなターンオフによって生じる一層低いスイッチング損失に起因する。また、0.8ボルトの最も低い閾値電圧(グラフ708)の場合でも、貫通事象の形跡はない。低閾値電圧及び軽い負荷状態での効率の若干の小さな低下は、スイッチングの間ローサイド・メインMOSFETスイッチのチャネルを介する漏れ電流に起因する。
【0038】
図8は、パワー・ブロック・モジュール内のローサイド・スイッチ及びハイサイド・スイッチ両方に対してプルダウンFETが組み込まれる、本発明の更なる実施例を図示する。この実施例は、プルダウンFETがハイサイド・スイッチ用にも含まれることを除けば、図3の実施例に類似する。従って、図3の参照符号と同様の参照符号が用いられている。
【0039】
図8は、それぞれメインスイッチング・トランジスタ808、818、及びそれぞれFETプルダウン・トランジスタ850、826を含む、モジュール803及び805を含むモジュール802を示す。メインスイッチングMOSFETトランジスタ808は、電圧VIN810のソースに結合されるドレイン862、及びモジュール803とび805の間のノード814に結合されるソースを有する。ノード814は、出力端子VSW816に結合される。メインスイッチMOSFET808のゲート812は、当業界で既知であるゲート・ドライバ回路806に接続される。ゲート・ドライバ回路が、ハイサイド・スイッチQ1及びローサイド・スイッチQ2に駆動信号を提供する。メインスイッチMOSFET808のゲート812は更に、プルダウンFET850のドレイン852に接続され、プルダウンFET850は、814でトランジスタ808のソースに接続されるソース854を有する。メインスイッチMOSFET808のドレイン862とプルダウンFET850のゲート856との間にキャパシタ858が接続される。プルダウンFET850のゲート856は更に、リセット抵抗860を介してプルダウンFET850のソース854にも結合され、これはその後、ノード814に結合される。
【0040】
ローサイド・スイッチQ2は、ノード814に及びそのため出力816に接続されるドレイン820を備えた、メインスイッチMOSFET818を有する。ゲート822は、ゲート・ドライバ806に接続されて、当業界で既知のようにゲート駆動信号を受信する。メインスイッチMOSFET818のソース824は、端子834で接地に接続される。FETプルダウン・トランジスタ826は、メインスイッチMOSFET818のゲート822に接続されるドレイン830を有する。プルダウンFET826のゲート828は、キャパシタ836を介してメインスイッチMOSFET818のドレイン820に結合される。プルダウンFET826のゲート828は更に、リセット抵抗838を介してプルダウンFET826のソース、及びメインスイッチMOSFET818のソース824にも結合される。
【0041】
ゲート・ドライバ806は、供給電圧VCC及び接地VCGNDに接続され、端子840でPWM(パルス幅変調)信号を受信する。ゲート・ドライバ回路は、当業界で既知のようにハイサイド・スイッチ及びローサイド・スイッチに対しスイッチング波形を生成し、そのため、ここで詳細に説明する必要はない。ハイサイド・メインMOSFETスイッチ用にプルダウンFETを有する利点は、それがハイサイド・メインスイッチのシャープなターンオフを提供し、それがスイッチング損失を低減させることである。これにより、低閾値Vthのトランジスタを利用することができ、デューティ・サイクルの立ち下がりエッジでのハイサイド・メインMOSFETスイッチとローサイド・メインMOSFETスイッチのオペレーション間の休止(dead)時間を低減させ得る。
【0042】
図9〜図11は、ゲート・ドライバの低下するシンク電流能力の影響を、全般的に900、1000、及び1100で図示する。すべての場合において、チャージ及びシンクMOSFETの両方のチャージ電流能力は、2.5アンペアで一定に保たれ、出力ドライバ段のシンクMOSFETのサイズはハイサイド・ドライバ及びローサイド・ドライバに対し等しく保たれる。図6と同様に、それぞれ、グラフ902及び1002はメインスイッチMOSFETのVdsを表し、904及び1004はメインスイッチMOSFETのVgsを表し、906及び1006はプルダウンFETのVgsを表す。
【0043】
図9及び図10は、2.5アンペアから1アンペアまで低下するシンク電流能力の影響を示す。ローサイド・スイッチの低下するVgs電圧は一層遅くなり、ハイサイド・スイッチのターンオンの開始時に充分なローサイド・スイッチFET導通を提供する。このため、本体ダイオード導通及び相互関連するQrr効果はなくなる。これにより、図11にグラフ1100で図示するようにコンバータの一層高い効率となる。しかし、シンク電流能力が1アンペアを下回る場合、ローサイド・スイッチのVgsは、ハイサイド・スイッチのターンオンで過度に高いままであり、過剰なクロスカレントが生じる。その結果、コンバータの効率は非常に高速に低下し、シンク電流能力を更に低下させる。
【0044】
本発明は、例えば、米国特許番号第7,282,765号の教示を参照して有利に製造することができる。
【0045】
例示の実施例の文脈で説明したような特徴又は工程のすべて又はその幾つかを有する例示の実施例の文脈で説明した特徴又は工程の一つ又はそれ以上の異なる組み合わせを有する実施例も、本明細書に包含されることも意図している。当業者であれば、他の多くの実施例及び変形も特許請求の範囲に包含されることが理解されるであろう。
【技術分野】
【0001】
本願は、金属酸化物半導体電界効果トランジスタ(MOSFET)を含む回路に関し、特に、スイッチング・モードで動作するDC−DCパワー・コンバータのプッシュ・プル段に実装されるMOSFETを含む回路に関連する。
【背景技術】
【0002】
スイッチング・モードDC−DCコンバータは、一つのDC電圧を高効率で別の電圧へ変換するために通常用いられる。このようなコンバータの効率を改善することは、特に、コンピュータ・サーバー・ファームなど、大量のこのようなコンバータが同一空間内で動作する場合、重要な設計目標である。これらの状況において、コンバータの効率の改善は、そのコンバータが消費する電力量を低減するだけではなく、その敷地に配置される冷却負荷も激減させる。
【0003】
スイッチングタイプのDC−DCコンバータの効率を改善させる方法は、広範にわたって研究されてきている。インテル・テクノロジー・シンポジウム2003(Intel Technology Symposium 2003)の『The future of Discrete Power in VRM Solutions』という表題の論文において、ジョン・ハンコック(Jon Hancock)は、スイッチング周波数を高めることによって達成できる利点について記載しているが、これは、電力スイッチのスイッチング損失によって制限される。スイッチング損失の一因は、ローサイド・スイッチのゲート電極バイアスのふらつきによって生じる、ハイサイド・スイッチ導通期間中にローサイド・スイッチがオンに戻される場合に生じる貫通電流である。ジョン・ハンコックは、ローサイド・スイッチMOSFETのドレイン上のdv/dtを低減するため、寄生インダクタンス構成要素を最小化するために特に注意する必要がある構成要素について記載している。トランジスタのドレイン上のdv/dtが高いと、ミラー効果「Cgd」を介してローサイド・スイッチング・トランジスタのゲートに電荷が注入される。この注入された電荷は、それがゲート・ドライバの逆の段を介して接地に排出される前に、Cgs静電容量によって対処される必要がある。この事象は、このスイッチング・トランジスタのゲートのVgsの短期的な増加に関連する。Vgs増加の振幅がMOSFETの閾値電圧Vthより高い場合、スイッチはオンになり、供給レールから接地へ大きな貫通電流が流れる。この作用は、著しい電力損失に繋がり、もし反復するとシステムの信頼性を損なうため、避ける必要がある。
【0004】
2005年7月のパワー・エレクトロニクス・テクノロジー(Power Electronics Technology)の『DV/DT Immunity Improved Synchronous Buck Converters』という表題の論文において、スティーブ・マップス(Steve Mappus)がこの問題について記載している。一つの解決策は、一層高いVthを有するトランジスタを用いることであるが、このようなトランジスタは通常、Rdsが一層高く、これは一層高い導通損失につながる。スティーブ・マップスはゲート・ドライバ選択についても述べている。MOSFETの高速スイッチングを可能にするため、大きなチャージ及びシンク電流をゲート・ドライバが搬送する必要がある。ここで、重要なのはゲート・ドライバの出力のみではなく、ハードスイッチングを可能にするため、MOSFETのゲート抵抗及びソース・インダクタンスが最小値に保たれる必要がある。
【0005】
ハイサイド・トランジスタ及びローサイド・トランジスタのスイッチングのブレーク・ビフォー・メイク遅延時間が充分に長い場合、ロー側のトランジスタスイッチのインテグラルダイオードがフリーホイール電流を導通させる時間期間がある。この遅延時間の終わりに、このダイオードは、スイッチノードの電圧の極性を変えることによって整流され、関連する逆回復電流ピークがスイッチング電力損失を増加させる定格電流を増大させる。如何なる電力損失も電力変換の効率を低減させ、高スイッチング損失はスイッチング周波数の意図的な増加を阻害する。
【0006】
同期バック・コンバータの貫通の問題は、2003年4月25日のフェアチャイルドセミコンダクターのアプリケーション番号AN−6003でも扱っている。ここで提案されている解決策は、ハイサイド・スイッチング・トランジスタの立ち上がり時間の低速化の利用である。もちろん、これもハイサイド・スイッチのスイッチング効率を低減させる。
【0007】
米国特許番号第5,744,994号は、インテグラルPNダイオードの順方向バイアス下でロー側のスイッチング・トランジスタを流れる電流が、インテグラルダイオード及びFETチャネルで共有されることを記載している。MOSFETのVthが低いほど、一層多くの電流がチャネルを流れ、本体ダイオード「Qrr」にストアされる電荷は少なくなる。Qrrが少なくなるということは、逆回復電流ピークが一層低くなること、及び演算中の電力損失が一層小さくなることを意味する。また、低Vthのロー側のスイッチング・トランジスタ・デバイスの設計は、Vgs電圧の所定の駆動の値でオン時のRdsを低減させる。これは、その後、ロー側のスイッチの導通損失を低減させ、全コンバータ効率を増加させる。しかし、これは上述のように貫通の問題を悪化させる。
【0008】
従って、低閾値電圧で、ターンオフ事象の間のミラー効果に起因する意図しない電流フローのない又は低減した、パワーMOSFETスイッチを実装する必要がある。
【発明の概要】
【0009】
この問題の解決策として、スイッチの意図しないターンオンの問題の原因である、パワーMOSFETのゲート及びドレイン端子間の容量性結合を利用することが本発明の全般的な目的である。
【0010】
この目的及び他の目的及び特徴は、ドレイン、ソース、及びゲートを有するメイン・パワーMOSFETを含むMOSFETデバイスによって本発明の一つの側面に従って得られる。プルダウンMOSFETは、メイン・パワーMOSFETのゲートに接続されるドレイン、及びメイン・パワーMOSFETのソースに接続されるソースを有する。プルダウンMOSFETのゲートはキャパシタの一つの端子に接続され、キャパシタの別の端子は、メイン・パワーMOSFETのドレインに接続され、それにより、メイン・パワーMOSFETのターンオフの間、メイン・パワーMOSFETのドレイン電位のdv/dtが、プルダウンMOSFETを容量性結合を介してターンオンさせ、ターンオフ中のメイン・パワーMOSFETのゲートを保持する。
【0011】
本発明の別の側面は、ハイサイド・スイッチ及びローサイド・スイッチを有するプッシュ・プル段を備えたスイッチングDC−DCコンバータを含み、ローサイド・スイッチは、ドレイン、ソース、及びゲートを有するメイン・パワーMOSFETを含む。プルダウンMOSFETは、メイン・パワーMOSFETのゲートに接続されるドレイン、及びメイン・パワーMOSFETのソースに接続されるソースを有する。プルダウンMOSFETのゲートは、キャパシタの一つの端子に接続され、キャパシタの別の端子は、メイン・パワーMOSFETのドレインに接続され、それにより、メイン・パワーMOSFETのターンオフの間、メイン・パワーMOSFETのドレインの信号のdv/dtが、プルダウンMOSFETを容量性結合を介してターンオンさせ、かつ、メイン・パワーMOSFETのゲートをソース電位に又はソース電位近辺に保持させ、ターンオフ中のメイン・パワーMOSFETのターンオンを防ぐ。
【0012】
本発明の別の側面は、ハイサイドMOSFETスイッチ及びローサイド・スイッチを交互にオン及びオフすることを含む、スイッチングDC−DCコンバータを動作させる方法によって提供される。ローサイドMOSFETスイッチをオフにするとき、プルダウンMOSFETを動作させるため、プルダウンMOSFETのゲート上のミラー効果電圧を用いてローサイドMOSFETスイッチのゲートをそのソースに結合することにより、ターンオフ中のローサイドMOSFETスイッチの導通が低減され又は防止される。
【0013】
本発明の更に別の側面は、プルダウンFETを組み込むメイン・パワーMOSFETを備えたハイサイド・スイッチを含む。プルダウンMOSFETは、メイン・パワーMOSFETのゲートに接続されるドレイン、及びメイン・パワーMOSFETのソースに接続されるソースを有する。プルダウンMOSFETのゲートは、キャパシタの一つの端子に接続され、キャパシタの別の端子は、メイン・パワーMOSFETのドレインに接続され、それにより、メイン・パワーMOSFETのターンオフの間、メイン・パワーMOSFETのドレインの信号のdv/dtがプルダウンMOSFETを容量性結合を介してターンオンさせ、メイン・パワーMOSFETのターンオフの速度を上げる。ハイサイド・スイッチのハード・ターンオフは、このトランジスタに関連するスイッチング損失を低減させる。
【0014】
例示の実施例を添付の図面を参照して説明する。
【図面の簡単な説明】
【0015】
【図1】図1は、本発明に従って、ローサイド・スイッチの一実施例を示す概略図である。
【0016】
【図2】図2は、関連する応用例に従って本発明のレイアウトを示す。
【0017】
【図3】図3は、本発明に従って、スイッチングされたモード電源のスイッチング段を示す。
【0018】
【図4】図4は、本発明のPSPICEシミュレーションにおいて得られるVds及びVgs波形を示す。
【図5】図5は、本発明のPSPICEシミュレーションにおいて得られるVds及びVgs波形を示す。
【図6】図6は、本発明のPSPICEシミュレーションにおいて得られるVds及びVgs波形を示す。
【0019】
【図7】図7は、同期バック・コンバータに対して計算された効率を示す。
【0020】
【図8】図8は、ローサイド・スイッチ及びハイサイド・スイッチ両方のプルダウンFETの応用例を示す。
【0021】
【図9】図9は、ゲート・ドライバの低下するシンク電流能力の影響を示す。
【図10】図10は、ゲート・ドライバの低下するシンク電流能力の影響を示す。
【図11】図11は、ゲート・ドライバの低下するシンク電流能力の影響を示す。
【発明を実施するための形態】
【0022】
本発明の一実施例を図1に全般的に100で示す。図示及び説明するようにこの実施例は、同期バック・コンバータのローサイド・スイッチ用であるが、本発明はそれに限定されず、本発明がローサイド・スイッチ及びハイサイド・スイッチの両方において用いられる一実施例を図8に関連して後に説明する。当業者には容易に理解されるように、図1に示す実施例は、任意のスイッチング・パワーMOSFETで実装され得、特に、任意のスイッチングされるDC/DCコンバータ・トポロジーのプッシュ・プル構成において用いられるMOSFETで実装され得る。また、容量性結合を用いてプルダウン・トランジスタをターンオンさせる解決策は、電源管理応用例用に設計されたICにおいて用いられる横型パワーMOSFETに実装することができる。
【0023】
図1に示すように、メインFETは、NMOSトランジスタであり、ドレイン104、ソース106、及びゲート108を有する。第2のFET、プルダウンFET110が、そのドレインが112でトランジスタ102のゲートに接続されるように接続される。トランジスタ110のソースが、116でトランジスタ102のソースに接続される。トランジスタ102のドレイン104とトランジスタ110のゲート114との間にキャパシタ118が接続される。トランジスタ110のゲート114に抵抗120が接続される。抵抗120は、116でトランジスタ110のソースにも接続され、その後、106でメインFET102のソースに接続される。
【0024】
この実施例において、プルダウンFETは、メインNMOSトランジスタ102の活性化領域の0.5から4パーセントの範囲の活性領域を有する、NMOSトランジスタである。一実施例において、カップリングキャパシタは、プルダウンMOSFETのCgsの0.5から3パーセントの範囲の値を有し、抵抗120は100から10キロオームの間の値を有する。任意選択の抵抗120が、MOSFET110のゲートとソース端子間に取り付けられ、この回路のスタートアップを安定させ、プルダウンMOSFETのターンオン後のリセット機能を提供する。
【0025】
メインMOSFET102の導通の間のオペレーションでは、プルダウンMOSFET110はオフにされ、役割は果たさない。メインスイッチMOSFET102のターンオフの間、ターンオフプロセスの間メインスイッチにわたるdv/dt効果により、カップリングキャパシタが、プルダウンMOSFET110のゲートをプルアップさせ、トランジスタ110をオンにし、これにより、メインMOSFET102のゲート端子108をそのソース電位に保持する。自己駆動プルダウンMOSFET110は、ターンオフの間メインMOSFETのスイッチングを加速させ、そのゲート端子108での意図しないふらつきを無くすか或いは劇的に低減させる。このように、メインMOSFET102のゲート108の問題を引き起こすミラー効果が、プルダウンMOSFET110を駆動するために用いられ、この問題を無くすか或いは劇的に低減させる。このため、この問題を引き起こすミラー効果は、この問題の解決策となる。
【0026】
一実施例において、プルダウンFET110は、組み込まれて結合されるキャパシタ118及び抵抗120を備えた小さなダイ上に構築することができる。このダイは、メインスイッチに取り付けることができ、従来のMOSFETの場合のようにユーザに3端子デバイスを提供する、同一筐体内に配置され得る。しかし、プルダウンFET110は、デバイス外に供給されてもよく、メインMOSFET102を含む同一ダイ内に組み込まれてもよい。
【0027】
すべての構成要素が同一ダイ上に組み込まれることを実現する一つの方法を図2に示す。図2は、関連する問題を扱っている、2010年12月9日に出願された米国出願番号第12/964,527号の図6に対応する組み込まれたデバイスの概略を示す。
【0028】
図2において、このデバイスは全般的に200で示している。パワーFETのドレイン端子は202で示され、パワーFETのゲートに取り付けられる、プルダウンFETのドレイン端子は204で示される。組み込まれた抵抗を備えたプルダウンFETのゲート端子は206で示され、パワーFETのゲート端子は210で示される。メイン・パワーFETのセグメントは212で示されており、プルダウンFETのセグメントは214で示されている。
【0029】
この実施例において、プルダウンFETは、メインスイッチの活性領域を横切って配置される。プルダウンFETのセグメントは、メインFETの個別のセグメントに取り付けられ、ゲートフィンガーを中間で分断している。このレイアウトにより、組み合わされたトランジスタのスイッチング速度に対するゲート抵抗の影響が最小限となる。共通ソース技術において同一基板上にプルダウンFET及びメインスイッチFETを配置することは、それらのソース端子間の実質的にゼロ・インダクタンスを保証する。カップリングキャパシタンスは、絶縁体、及びメインFETのドレイン領域の上を通る金属層として容易に組み込まれ得る。このレイアウトは、同一ダイ上に両方のデバイスを配置することにより、ミラー効果を利用して、プルダウンFETゲートを結合し、プルダウンFETをソース電位に保ち、メインスイッチの貫通をなくす又は劇的に低減させることを促進させる。
【0030】
本発明の別の実施例を図3に全般的に300で示す。この回路において、ハイサイド・スイッチQ1及びローサイド・スイッチQ2は、同一筐体内に配置されて、パワー・ブロック・モジュール302を構築する。ハイサイド・スイッチQ1(308)は、ドレイン310、ゲート312、及び出力VSW316に結合されるソース314を有する。ローサイド・スイッチQ2は、メインMOSFETスイッチ318、及びその中に含まれるプルダウンMOSFET326を有する、モジュール304である。このモジュール304は、多数のダイを含むモジュールによって、又は図2に示した教示を用いて構築されることにより、図1及び図2に関連して上述したように構築され得る。モジュール304は、ソース314及び出力316に接続されるドレイン320を有するトランジスタ318を有する。トランジスタ318のゲート322は、ゲート・ドライバ回路306に、及びプルダウンMOSFET326のドレイン330に接続される。MOSFET326のソース332は、メインMOSFETスイッチ318のソース334に接続される。キャパシタ336が、プルダウンMOSFET326のゲート328とメインMOSFETスイッチ318のドレイン320との間に結合される。任意選択の抵抗338が、プルダウンMOSFET326のゲート328とソース332との間に接続される。
【0031】
供給電圧VCCと接地CGNDとの間にゲート・ドライバ回路306が結合され、周知の技術にあるように信号をハイサイド・スイッチ及びローサイド・スイッチに提供する。このゲート・ドライバ回路は、端子340に結合されるパルス幅変調信号PWMのソースによってトリガーされる。ゲート・ドライバ306は、ハイサイド・スイッチ・トランジスタのゲート312及びローサイド・スイッチ・トランジスタのゲート322でメインスイッチへの信号を提供する。
【0032】
同期バック・コンバータ・トポロジーにおいてこのようなモジュールを実装することにより、下記の利点が達成される。ローサイド・スイッチQ2は、低閾値電圧Vthを有するデバイスとして設計され得る。これにより、所定のVgs駆動電圧に対しパワー・スイッチのオン時のRdsが低減される。次に、この低Vthは、インテグラル本体ダイオードのQrrを低減させ、スイッチング損失を低減させる。組み込まれたプルダウン・トランジスタ326を有することが、ローサイド・スイッチQ2のハード・ターンオフに繋がり、そのゲートをソース電位に強く保持する。このことは、スイッチング電力損失を低減させるだけでなく、貫通事象を劇的に低減させるか或いは完全に無くす。これはさらに回路の信頼性も向上させる。オン時のこの改善されたRds及びローサイド・スイッチQ2のスイッチング構成要素は、このコンバータの一層高い効率に繋がる。
【0033】
これらの利点は、図4〜図7に示すPSPICEシミュレーションに図示されている。これらのシミュレーションで成された仮定は下記の通りである。ゲート・ドライバに関して:このゲート・ドライバのハイサイド出力段及びローサイド出力段のチャージ及びシンク能力は等しく、5ボルトに等しいVCCに等しいVgsで2.5アンペアを提供すると仮定される。パワー・スイッチに関して:ハイサイド・スイッチの活性領域は3mm2である。ローサイド・スイッチの活性領域は8mm2であり、プルダウンFETの活性領域は0.08mm2である。カップリングキャパシタ(図3の336)は15ピコファラドであり、リセット抵抗(図3の338)は1キロオームである。これらの種々のグラフにおいて、ハイサイド・スイッチの閾値電圧Vthは1.6ボルトであり、ローサイド・スイッチ及びプルダウン・トランジスタFETの閾値電圧は、1.4、1.1又は0.8ボルトである。印刷回路基板配線を含む、ハイサイド・スイッチ及びローサイド・スイッチのゲート抵抗は2オームであり、ハイサイド・スイッチ及びローサイド・スイッチのゲート・インダクタンスは1.5ナノヘンリーである。パワー・ブロック・モジュールが、電流処理接続用に太いアルミニウム・ワイヤを用い、0.1〜0.3ナノヘンリーの小さなパッケージ・インダクタンスが存在するようにすると仮定する。入力電圧は12ボルトであるように選択し、出力電圧1.2ボルトであるように選択した。スイッチング周波数は1MHzに選択し、出力インダクタンスLoは0.3マイクロヘンリーに等しくした。DCR_Loは1ミリオームに等しく、ローサイド及びハイサイド・スイッチ・パルス幅変調の間の遅延時間は15nsである。
【0034】
図4及び図5において、グラフ400、500は、プルダウンFETのない従来のスイッチが用いられた、参照例のローサイド・スイッチのVds402、502、及びVgs404、504波形を示す。図4において、ローサイド・スイッチでのシミュレーション結果は、1.4ボルトの高閾値電圧において、貫通が生じておらず、スイッチノードのリンギングが非常に高いことを示している。図5において、0.8ボルトの低閾値電圧を有するローサイド・スイッチでは、著しい貫通が生じ、リンギングを著しく抑制していることを示している。電圧リンギングのこの抑制は良いことのように思われるが、これは、貫通の間の非常に高い電力損失に相関しており、コンバータの効率が低くなる。また、貫通はコンバータの信頼性も低減させる。
【0035】
図6は、ローサイド・スイッチが0.8ボルトの低閾値を有し、組み込まれたプルダウンFETを有する場合の、シミュレーション結果を全般的に600で示す。ローサイド・スイッチ用の、電圧Vdsを602として示し、電圧Vgsを604として示す。グラフ606は、プルダウンFETのゲートとそのソース端子との間の電圧である。図4と比較すると、この低閾値電圧が、メインMOSFET内の電流へのチャネル寄与を増加させ、同期整流器として動作する。インテグラル本体ダイオードの導通及びQrrは小さく、コンバータの効率を高める。図6において、ハイサイド・スイッチがオンになると直ぐ、高dv/dtをローサイド・スイッチにわたって誘導し、プルダウンFETがオンになり、整流の残りの部分を加速させることがわかる。ハイサイド・スイッチのターンオンの開始時にハイサイド・スイッチ及びローサイド・スイッチを介する小さなクロスカレントのため、スイッチノードのリンギングはわずかに低減する。この電流は、そのQファクタを低下させるLC内在回路の漏れに対応する。
【0036】
調査に用いた異なる場合でのコンバータの効率を、負荷電流の要素として、図7に全般的に700で示す。ライン702、704、及び706は、プルダウンFETの支援がないローサイド・スイッチに対して、それぞれ、0.8ボルト、1.1ボルト、及び1.4ボルトの3つの異なる電圧閾値で計算した効率を示す。1.1ボルトの中間閾値電圧(グラフ704)は、ローサイド・スイッチのオン時の低減されたRdsのため、重い負荷で幾らかの効率の利点を示す。この場合、ローサイド・スイッチはちょうど貫通の開始で動作するため、軽い負荷では著しい不利益はない。これに対し、閾値電圧が0.8ボルトまで下がると(グラフ702)、強い貫通事象が劇的に誘導され、中間の及び軽い負荷状態でコンバータの効率を低下させる。
【0037】
ローサイド・スイッチが組み込まれたプルダウンFETを有する場合の、3つの曲線708、710、及び712は、全てそれぞれ従来の場合に比べ効率の点で幾らかな利点を示す。これは、ローサイド・スイッチの一層ハードなターンオフによって生じる一層低いスイッチング損失に起因する。また、0.8ボルトの最も低い閾値電圧(グラフ708)の場合でも、貫通事象の形跡はない。低閾値電圧及び軽い負荷状態での効率の若干の小さな低下は、スイッチングの間ローサイド・メインMOSFETスイッチのチャネルを介する漏れ電流に起因する。
【0038】
図8は、パワー・ブロック・モジュール内のローサイド・スイッチ及びハイサイド・スイッチ両方に対してプルダウンFETが組み込まれる、本発明の更なる実施例を図示する。この実施例は、プルダウンFETがハイサイド・スイッチ用にも含まれることを除けば、図3の実施例に類似する。従って、図3の参照符号と同様の参照符号が用いられている。
【0039】
図8は、それぞれメインスイッチング・トランジスタ808、818、及びそれぞれFETプルダウン・トランジスタ850、826を含む、モジュール803及び805を含むモジュール802を示す。メインスイッチングMOSFETトランジスタ808は、電圧VIN810のソースに結合されるドレイン862、及びモジュール803とび805の間のノード814に結合されるソースを有する。ノード814は、出力端子VSW816に結合される。メインスイッチMOSFET808のゲート812は、当業界で既知であるゲート・ドライバ回路806に接続される。ゲート・ドライバ回路が、ハイサイド・スイッチQ1及びローサイド・スイッチQ2に駆動信号を提供する。メインスイッチMOSFET808のゲート812は更に、プルダウンFET850のドレイン852に接続され、プルダウンFET850は、814でトランジスタ808のソースに接続されるソース854を有する。メインスイッチMOSFET808のドレイン862とプルダウンFET850のゲート856との間にキャパシタ858が接続される。プルダウンFET850のゲート856は更に、リセット抵抗860を介してプルダウンFET850のソース854にも結合され、これはその後、ノード814に結合される。
【0040】
ローサイド・スイッチQ2は、ノード814に及びそのため出力816に接続されるドレイン820を備えた、メインスイッチMOSFET818を有する。ゲート822は、ゲート・ドライバ806に接続されて、当業界で既知のようにゲート駆動信号を受信する。メインスイッチMOSFET818のソース824は、端子834で接地に接続される。FETプルダウン・トランジスタ826は、メインスイッチMOSFET818のゲート822に接続されるドレイン830を有する。プルダウンFET826のゲート828は、キャパシタ836を介してメインスイッチMOSFET818のドレイン820に結合される。プルダウンFET826のゲート828は更に、リセット抵抗838を介してプルダウンFET826のソース、及びメインスイッチMOSFET818のソース824にも結合される。
【0041】
ゲート・ドライバ806は、供給電圧VCC及び接地VCGNDに接続され、端子840でPWM(パルス幅変調)信号を受信する。ゲート・ドライバ回路は、当業界で既知のようにハイサイド・スイッチ及びローサイド・スイッチに対しスイッチング波形を生成し、そのため、ここで詳細に説明する必要はない。ハイサイド・メインMOSFETスイッチ用にプルダウンFETを有する利点は、それがハイサイド・メインスイッチのシャープなターンオフを提供し、それがスイッチング損失を低減させることである。これにより、低閾値Vthのトランジスタを利用することができ、デューティ・サイクルの立ち下がりエッジでのハイサイド・メインMOSFETスイッチとローサイド・メインMOSFETスイッチのオペレーション間の休止(dead)時間を低減させ得る。
【0042】
図9〜図11は、ゲート・ドライバの低下するシンク電流能力の影響を、全般的に900、1000、及び1100で図示する。すべての場合において、チャージ及びシンクMOSFETの両方のチャージ電流能力は、2.5アンペアで一定に保たれ、出力ドライバ段のシンクMOSFETのサイズはハイサイド・ドライバ及びローサイド・ドライバに対し等しく保たれる。図6と同様に、それぞれ、グラフ902及び1002はメインスイッチMOSFETのVdsを表し、904及び1004はメインスイッチMOSFETのVgsを表し、906及び1006はプルダウンFETのVgsを表す。
【0043】
図9及び図10は、2.5アンペアから1アンペアまで低下するシンク電流能力の影響を示す。ローサイド・スイッチの低下するVgs電圧は一層遅くなり、ハイサイド・スイッチのターンオンの開始時に充分なローサイド・スイッチFET導通を提供する。このため、本体ダイオード導通及び相互関連するQrr効果はなくなる。これにより、図11にグラフ1100で図示するようにコンバータの一層高い効率となる。しかし、シンク電流能力が1アンペアを下回る場合、ローサイド・スイッチのVgsは、ハイサイド・スイッチのターンオンで過度に高いままであり、過剰なクロスカレントが生じる。その結果、コンバータの効率は非常に高速に低下し、シンク電流能力を更に低下させる。
【0044】
本発明は、例えば、米国特許番号第7,282,765号の教示を参照して有利に製造することができる。
【0045】
例示の実施例の文脈で説明したような特徴又は工程のすべて又はその幾つかを有する例示の実施例の文脈で説明した特徴又は工程の一つ又はそれ以上の異なる組み合わせを有する実施例も、本明細書に包含されることも意図している。当業者であれば、他の多くの実施例及び変形も特許請求の範囲に包含されることが理解されるであろう。
【特許請求の範囲】
【請求項1】
MOSFETデバイスであって、
ドレイン、ソース、及びゲートを有するメイン・パワーMOSFET、
前記メイン・パワーMOSFETの前記ゲートに接続されるドレイン及び前記メイン・パワーMOSFETの前記ソースに接続されるソースを有する、プルダウンMOSFET、及び
前記プルダウンMOSFETのゲートと前記メイン・パワーMOSFETの前記ドレインとの間に接続されるキャパシタ、
を含み、それにより、前記メイン・パワーMOSFETのターンオフの間、前記メイン・パワーMOSFETの前記ドレインの電圧バイアスのdv/dtが、前記プルダウンMOSFETをターンオンさせ、前記メイン・パワーMOSFETの前記ゲートをソース電位に又はソース電位近辺に保持させて、ターンオフの間前記メイン・パワーMOSFETのターンオンを防止する、
MOSFETデバイス。
【請求項2】
請求項1に記載のMOSFETデバイスであって、前記プルダウンMOSFETの前記ゲートと前記ソースとの間に接続される抵抗を更に含む、MOSFETデバイス。
【請求項3】
請求項2に記載のMOSFETデバイスであって、前記プルダウンMOSFET、前記キャパシタ、及び前記抵抗が、前記メイン・パワーMOSFETが形成されるダイから離れた、かつ前記メイン・パワーMOSFETが形成されるダイより小さい、ダイ上に形成され、前記2つのダイが、前記メイン・パワーMOSFETの前記ソース、ドレイン、及びゲート電極で電気的に接続され、単一のパッケージ内に配置される、MOSFETデバイス。
【請求項4】
請求項2に記載のMOSFETデバイスであって、前記メイン・パワーMOSFET、前記プルダウンMOSFET、前記キャパシタ、及び前記抵抗が、単一のダイ上に形成される、MOSFETデバイス。
【請求項5】
請求項4に記載のMOSFETデバイスであって、前記メイン・パワーMOSFET及び前記プルダウンMOSFETが、垂直の電流フロー経路を備えたソースダウン構成を有するパワーMOSFETである、MOSFETデバイス。
【請求項6】
請求項5に記載のMOSFETデバイスであって、前記MOSFETデバイスが、組み込まれたメイン・パワーMOSFET及びプルダウンMOSFETを備えたスイッチング・コンバータのプッシュ・プル段のローサイド・スイッチである、MOSFETデバイス。
【請求項7】
請求項6に記載のMOSFETデバイスであって、組み込まれた第2のメイン・パワーMOSFET及び第2のプルダウンMOSFETを備えた前記スイッチング・コンバータの前記プッシュ・プル段のハイサイド・スイッチを更に含む、MOSFETデバイス。
【請求項8】
請求項2に記載のMOSFETデバイスであって、前記抵抗の値が100から10,000オームの間である、MOSFETデバイス。
【請求項9】
請求項3に記載のMOSFETデバイスであって、前記キャパシタが、前記プルダウンMOSFETのCgs静電容量値の50から150パーセントの静電容量値を有する、MOSFETデバイス。
【請求項10】
請求項9に記載のMOSFETデバイスであって、前記プルダウンMOSFETが、前記メイン・パワーMOSFETの活性領域の0.5から4.0パーセントの活性領域を有する、MOSFETデバイス。
【請求項11】
請求項1に記載のMOSFETデバイスであって、前記メイン・パワーMOSFET及び前記プルダウンMOSFETがNMOSFETである、MOSFETデバイス。
【請求項12】
ハイサイド・スイッチ及びローサイド・スイッチを有するスイッチングDC−DCコンバータであって、前記ローサイド・スイッチが、
ドレイン、ソース、及びゲートを有するメイン・パワーMOSFET、及び、
前記メイン・パワーMOSFETの前記ゲートに接続されるドレイン及び前記メイン・パワーMOSFETの前記ソースに接続されるソースを有する、プルダウンMOSFET、
を含み、前記プルダウンMOSFETのゲートがキャパシタの一つの端子に接続され、前記キャパシタの別の端子が前記メイン・パワーMOSFETの前記ドレインに接続され、それにより、前記メイン・パワーMOSFETのターンオフの間、前記メイン・パワーMOSFETの前記ドレインの電圧バイアスのdv/dtが、前記プルダウンMOSFETをターンオンさせ、かつ、前記メイン・パワーMOSFETの前記ゲートをソース電位に又はソース電位近辺に保持させて、ターンオフの間前記メイン・パワーMOSFETのターンオンを防止する、
スイッチングDC−DCコンバータ。
【請求項13】
請求項12に記載のスイッチングDC−DCコンバータであって、前記プルダウンMOSFETが、前記メイン・パワーMOSFETの活性領域の実質的に0.5から4.0パーセントの活性領域を有する、スイッチングDC−DCコンバータ。
【請求項14】
請求項12に記載のスイッチングDC−DCコンバータであって、前記プルダウンMOSFETの前記ゲートと前記プルダウンMOSFETの前記ソースとの間に接続される抵抗を更に含む、スイッチングDC−DCコンバータ。
【請求項15】
請求項14に記載のスイッチングDC−DCコンバータであって、前記抵抗の値が100から10,000オームである、スイッチングDC−DCコンバータ。
【請求項16】
請求項15に記載のスイッチングDC−DCコンバータであって、前記キャパシタが、前記プルダウンMOSFETのCgs静電容量値の50から150パーセントの静電容量値を有する、スイッチングDC−DCコンバータ。
【請求項17】
ハイサイド・スイッチを有する、請求項12に記載のスイッチングDC−DCコンバータであって、
ドレイン、ソース、及びゲートを有するメイン・パワーMOSFET、及び、
前記メイン・パワーMOSFETの前記ゲートに接続されるドレイン及び前記メイン・パワーMOSFETの前記ソースに接続されるソースを有する、プルダウンMOSFET、
を含み、前記プルダウンMOSFETのゲートがキャパシタの一つの端子に接続され、前記キャパシタの別の端子が前記メイン・パワーMOSFETの前記ドレインに接続され、それにより、前記メイン・パワーMOSFETのターンオフの間、前記メイン・パワーMOSFETの前記ドレインの電圧バイアスのdv/dtが、前記プルダウンMOSFETをターンオンさせ、かつ、前記メイン・パワーMOSFETの前記ゲートをソース電位に又はソース電位近辺に保持させて、ターンオフの間前記メイン・パワーMOSFETのターンオンを防止する、
スイッチングDC−DCコンバータ。
【請求項18】
スイッチングDC−DCコンバータを動作させる方法であって、
ハイサイドMOSFETスイッチ及びローサイドMOSFETスイッチを交互にオン及びオフにすること、及び、
前記ローサイドMOSFETスイッチがオフになっているとき、前記ローサイドMOSFETスイッチのドレインとプルダウンMOSFETのゲートとの間の容量性結合を利用して、前記プルダウンMOSFETをターンオンし、かつ、前記ローサイドMOSFETスイッチのゲートをそのソースに結合し、それにより、ターンオフの間の前記ローサイドMOSFETスイッチの導通が低減される又は防止されること、
を含む、方法。
【請求項1】
MOSFETデバイスであって、
ドレイン、ソース、及びゲートを有するメイン・パワーMOSFET、
前記メイン・パワーMOSFETの前記ゲートに接続されるドレイン及び前記メイン・パワーMOSFETの前記ソースに接続されるソースを有する、プルダウンMOSFET、及び
前記プルダウンMOSFETのゲートと前記メイン・パワーMOSFETの前記ドレインとの間に接続されるキャパシタ、
を含み、それにより、前記メイン・パワーMOSFETのターンオフの間、前記メイン・パワーMOSFETの前記ドレインの電圧バイアスのdv/dtが、前記プルダウンMOSFETをターンオンさせ、前記メイン・パワーMOSFETの前記ゲートをソース電位に又はソース電位近辺に保持させて、ターンオフの間前記メイン・パワーMOSFETのターンオンを防止する、
MOSFETデバイス。
【請求項2】
請求項1に記載のMOSFETデバイスであって、前記プルダウンMOSFETの前記ゲートと前記ソースとの間に接続される抵抗を更に含む、MOSFETデバイス。
【請求項3】
請求項2に記載のMOSFETデバイスであって、前記プルダウンMOSFET、前記キャパシタ、及び前記抵抗が、前記メイン・パワーMOSFETが形成されるダイから離れた、かつ前記メイン・パワーMOSFETが形成されるダイより小さい、ダイ上に形成され、前記2つのダイが、前記メイン・パワーMOSFETの前記ソース、ドレイン、及びゲート電極で電気的に接続され、単一のパッケージ内に配置される、MOSFETデバイス。
【請求項4】
請求項2に記載のMOSFETデバイスであって、前記メイン・パワーMOSFET、前記プルダウンMOSFET、前記キャパシタ、及び前記抵抗が、単一のダイ上に形成される、MOSFETデバイス。
【請求項5】
請求項4に記載のMOSFETデバイスであって、前記メイン・パワーMOSFET及び前記プルダウンMOSFETが、垂直の電流フロー経路を備えたソースダウン構成を有するパワーMOSFETである、MOSFETデバイス。
【請求項6】
請求項5に記載のMOSFETデバイスであって、前記MOSFETデバイスが、組み込まれたメイン・パワーMOSFET及びプルダウンMOSFETを備えたスイッチング・コンバータのプッシュ・プル段のローサイド・スイッチである、MOSFETデバイス。
【請求項7】
請求項6に記載のMOSFETデバイスであって、組み込まれた第2のメイン・パワーMOSFET及び第2のプルダウンMOSFETを備えた前記スイッチング・コンバータの前記プッシュ・プル段のハイサイド・スイッチを更に含む、MOSFETデバイス。
【請求項8】
請求項2に記載のMOSFETデバイスであって、前記抵抗の値が100から10,000オームの間である、MOSFETデバイス。
【請求項9】
請求項3に記載のMOSFETデバイスであって、前記キャパシタが、前記プルダウンMOSFETのCgs静電容量値の50から150パーセントの静電容量値を有する、MOSFETデバイス。
【請求項10】
請求項9に記載のMOSFETデバイスであって、前記プルダウンMOSFETが、前記メイン・パワーMOSFETの活性領域の0.5から4.0パーセントの活性領域を有する、MOSFETデバイス。
【請求項11】
請求項1に記載のMOSFETデバイスであって、前記メイン・パワーMOSFET及び前記プルダウンMOSFETがNMOSFETである、MOSFETデバイス。
【請求項12】
ハイサイド・スイッチ及びローサイド・スイッチを有するスイッチングDC−DCコンバータであって、前記ローサイド・スイッチが、
ドレイン、ソース、及びゲートを有するメイン・パワーMOSFET、及び、
前記メイン・パワーMOSFETの前記ゲートに接続されるドレイン及び前記メイン・パワーMOSFETの前記ソースに接続されるソースを有する、プルダウンMOSFET、
を含み、前記プルダウンMOSFETのゲートがキャパシタの一つの端子に接続され、前記キャパシタの別の端子が前記メイン・パワーMOSFETの前記ドレインに接続され、それにより、前記メイン・パワーMOSFETのターンオフの間、前記メイン・パワーMOSFETの前記ドレインの電圧バイアスのdv/dtが、前記プルダウンMOSFETをターンオンさせ、かつ、前記メイン・パワーMOSFETの前記ゲートをソース電位に又はソース電位近辺に保持させて、ターンオフの間前記メイン・パワーMOSFETのターンオンを防止する、
スイッチングDC−DCコンバータ。
【請求項13】
請求項12に記載のスイッチングDC−DCコンバータであって、前記プルダウンMOSFETが、前記メイン・パワーMOSFETの活性領域の実質的に0.5から4.0パーセントの活性領域を有する、スイッチングDC−DCコンバータ。
【請求項14】
請求項12に記載のスイッチングDC−DCコンバータであって、前記プルダウンMOSFETの前記ゲートと前記プルダウンMOSFETの前記ソースとの間に接続される抵抗を更に含む、スイッチングDC−DCコンバータ。
【請求項15】
請求項14に記載のスイッチングDC−DCコンバータであって、前記抵抗の値が100から10,000オームである、スイッチングDC−DCコンバータ。
【請求項16】
請求項15に記載のスイッチングDC−DCコンバータであって、前記キャパシタが、前記プルダウンMOSFETのCgs静電容量値の50から150パーセントの静電容量値を有する、スイッチングDC−DCコンバータ。
【請求項17】
ハイサイド・スイッチを有する、請求項12に記載のスイッチングDC−DCコンバータであって、
ドレイン、ソース、及びゲートを有するメイン・パワーMOSFET、及び、
前記メイン・パワーMOSFETの前記ゲートに接続されるドレイン及び前記メイン・パワーMOSFETの前記ソースに接続されるソースを有する、プルダウンMOSFET、
を含み、前記プルダウンMOSFETのゲートがキャパシタの一つの端子に接続され、前記キャパシタの別の端子が前記メイン・パワーMOSFETの前記ドレインに接続され、それにより、前記メイン・パワーMOSFETのターンオフの間、前記メイン・パワーMOSFETの前記ドレインの電圧バイアスのdv/dtが、前記プルダウンMOSFETをターンオンさせ、かつ、前記メイン・パワーMOSFETの前記ゲートをソース電位に又はソース電位近辺に保持させて、ターンオフの間前記メイン・パワーMOSFETのターンオンを防止する、
スイッチングDC−DCコンバータ。
【請求項18】
スイッチングDC−DCコンバータを動作させる方法であって、
ハイサイドMOSFETスイッチ及びローサイドMOSFETスイッチを交互にオン及びオフにすること、及び、
前記ローサイドMOSFETスイッチがオフになっているとき、前記ローサイドMOSFETスイッチのドレインとプルダウンMOSFETのゲートとの間の容量性結合を利用して、前記プルダウンMOSFETをターンオンし、かつ、前記ローサイドMOSFETスイッチのゲートをそのソースに結合し、それにより、ターンオフの間の前記ローサイドMOSFETスイッチの導通が低減される又は防止されること、
を含む、方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公表番号】特表2013−516155(P2013−516155A)
【公表日】平成25年5月9日(2013.5.9)
【国際特許分類】
【出願番号】特願2012−546195(P2012−546195)
【出願日】平成22年12月22日(2010.12.22)
【国際出願番号】PCT/US2010/061784
【国際公開番号】WO2011/079194
【国際公開日】平成23年6月30日(2011.6.30)
【出願人】(390020248)日本テキサス・インスツルメンツ株式会社 (219)
【出願人】(507107291)テキサス インスツルメンツ インコーポレイテッド (50)
【上記1名の代理人】
【識別番号】100098497
【弁理士】
【氏名又は名称】片寄 恭三
【Fターム(参考)】
【公表日】平成25年5月9日(2013.5.9)
【国際特許分類】
【出願日】平成22年12月22日(2010.12.22)
【国際出願番号】PCT/US2010/061784
【国際公開番号】WO2011/079194
【国際公開日】平成23年6月30日(2011.6.30)
【出願人】(390020248)日本テキサス・インスツルメンツ株式会社 (219)
【出願人】(507107291)テキサス インスツルメンツ インコーポレイテッド (50)
【上記1名の代理人】
【識別番号】100098497
【弁理士】
【氏名又は名称】片寄 恭三
【Fターム(参考)】
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