スイッチング素子の駆動回路
【課題】ワイドギャップ半導体素子の損失の温度依存性を低減する駆動回路を提供すること。
【解決手段】本発明の電圧駆動型のパワー半導体スイッチング素子のゲート駆動回路は、パワー半導体スイッチング素子と、該スイッチング素子のエミッタ制御端子或いはソース制御端子を基準として、該スイッチング素子のゲート端子に駆動信号を与える駆動回路と、該スイッチング素子の温度を検出する手段を有するパワー半導体スイッチング素子のゲート駆動回路において、前記パワー半導体スイッチング素子の温度を検出し、その検出値に基づいて、ゲート駆動電圧或いはゲート駆動抵抗を可変させる。
【解決手段】本発明の電圧駆動型のパワー半導体スイッチング素子のゲート駆動回路は、パワー半導体スイッチング素子と、該スイッチング素子のエミッタ制御端子或いはソース制御端子を基準として、該スイッチング素子のゲート端子に駆動信号を与える駆動回路と、該スイッチング素子の温度を検出する手段を有するパワー半導体スイッチング素子のゲート駆動回路において、前記パワー半導体スイッチング素子の温度を検出し、その検出値に基づいて、ゲート駆動電圧或いはゲート駆動抵抗を可変させる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、SiCやGaNなどの、ワイドギャップ半導体スイッチング素子のゲート駆動回路に関する。
【背景技術】
【0002】
ワイドギャップ半導体素子としては、炭化ケイ素(SiC)や、窒化ガリウム(GaN)などが注目を浴びてきている。これらの材料は、Siより約10倍の高い絶縁破壊電圧強度を持ち、耐圧を確保するためのドリフト層を1/10程度まで薄くできるため、パワーデバイスの低オン電圧化を実現可能である。これにより、Siではバイポーラ素子しか使用できないような高耐圧領域でも、SiCなどのワイドギャップ半導体素子では、ユニポーラ素子が使用できるようになる。現在、パワーデバイスの主流であるSi−IGBTでは、約1Vビルトイン電圧があるが、SiCのユニポーラデバイスであるMOSFETや接合型FET(JFETと略す。)では、ビルトイン電圧がないデバイスが可能である。
【0003】
さらに、SiC基板は高い熱伝導度を示し、高温動作も可能なパワーデバイスである。しかしながら、ユニポーラデバイスにおいては、オン抵抗の温度依存性が大きいことが知られている。図2に、温度依存性が異なる場合のジャンクション温度と実装面積の関係を示す。SiCパワー半導体素子の損失をSiの1/2(Tj=137℃時)とし、図2の破線に示したパワー半導体素子の損失が温度特性を持たない場合と、図2の実線に示したパワー半導体素子の損失が温度の2.4 乗で増加した場合の、パワーデバイスの実装面積の比較を示す。パワー半導体素子の損失が温度特性を持たない場合は、ジャンクション温度200℃以上で使用する場合、パワー半導体素子の実装面積を半分以下にできる。一方、パワー半導体素子の損失が温度の2.4 乗で増加した場合、ジャンクション温度200℃以上で使用する場合、パワー半導体素子の実装面積は60%以上にしなければならない。従って、パワー半導体素子の温度を検出し、損失の温度依存性を低減するような制御方式が重要である。
【0004】
半導体素子の温度を検出する技術としては、インテリジェントパワーモジュールなどで一般的に使用されている方法として、サーミスタを利用する方式と、Si−IGBT内部の形成された温度検出用ダイオードのオン電圧の測定結果を利用する方法が良く知られている。温度検出用ダイオードを利用する方式が、特許文献1に開示されている。
【0005】
【特許文献1】特開平10−38964号公報(図1、(0012)段落の記載。)
【発明の開示】
【発明が解決しようとする課題】
【0006】
従来の技術では、Si素子の温度を検知し、素子温度が高くなった場合、IGBTなどの半導体素子を遮断する保護動作に移行させたり、入力のPWM信号のデューティ比を変えて、IGBTなどの半導体素子の温度が低くなるように制御を行っていた。しかしながら、SiCなどのワイドギャップ半導体素子では、高温でも動作可能であるので、パワー半導体素子の温度を検出し、損失の温度依存性を低減するような制御を行うことが重要である。
【0007】
本発明の目的は、ワイドギャップ半導体素子の損失の温度依存性を低減する駆動回路を提供することである。
【課題を解決するための手段】
【0008】
本発明の電圧駆動型のパワー半導体スイッチング素子のゲート駆動回路は、パワー半導体スイッチング素子と、該スイッチング素子のエミッタ制御端子或いはソース制御端子を基準として、該スイッチング素子のゲート端子に駆動信号を与える駆動回路と、該スイッチング素子の温度を検出する手段を有するパワー半導体スイッチング素子のゲート駆動回路において、前記パワー半導体スイッチング素子の温度を検出し、その検出値に基づいて、ゲート駆動電圧或いはゲート駆動抵抗を可変させる。具体的には、パワー半導体スイッチング素子の温度を検出し、その検出温度が高い場合に、ゲート駆動電圧を上昇させたり、ゲート駆動抵抗を小さくさせる。
【発明の効果】
【0009】
本発明のパワー半導体素子のゲート駆動回路によれば、SiCなどのワイドギャップ半導体素子を高温まで動作させることができ、パワー半導体素子の実装面積を小さくし、半導体装置を小型化する。
【発明を実施するための最良の形態】
【0010】
本発明の実施例を、図面を使用して詳細に説明する。
【実施例1】
【0011】
図1に、本実施例のパワー半導体素子の駆動回路のブロック図を示す。図1のパワーモジュール31は、駆動回路21に接続されている。このパワーモジュール31は、ワイドギャップ半導体スイッチング素子であるSiC接合型FET(SiC−JFET)32と、並列にフリーホイルダイオード33が接続されている。
【0012】
本実施例では、パワーモジュール内の温度検出手段11と、ゲート電圧制御/ゲート抵抗切替回路12を設けて、パワー半導体スイッチング素子の温度を検出し、その検出温度が所定の温度より高い場合には、ゲート駆動電圧を上昇させたり、ゲート駆動抵抗を小さくさせる。
【0013】
図3に、本実施例のパワー半導体素子の駆動回路図を示す。図3のサーミスタ13は、パワーモジュールの内部に設置され、パワー素子の温度を検出している。この回路では、オペアンプA1と、サーミスタ13と、抵抗R6とにより、ゲート駆動電圧を制御する構成となっている。ゲート端子36の駆動電圧は、Vcc×R6/(R6+Rth)で決まる。図4に、本実施例のパワー半導体素子の駆動回路のゲート電圧波形を示す。図4に示すように、ゲート駆動電圧は、パワーモジュール温度の上昇に伴って、上昇することができる。そのため、高温時の損失を低減できるので、ワイドギャップ半導体素子を高温まで動作させることができ、パワー半導体素子の実装面積を小さくし、半導体装置を小型化できる。
【実施例2】
【0014】
図5に、本実施例のパワー半導体素子の駆動回路の回路図を示す。実施例1と異なる部分は、ワイドギャップ半導体スイッチング素子である。本実施例では、図5に示すようにSiC−MOSFET37を用いている。SiC−MOSFET37を使用する場合、ボディーダイオードが内蔵されているため、図5に示すフリーホイルダイオード33は無くても問題ない。
【0015】
この実施例では、オン抵抗の温度依存性が大きいデバイスに対して、非常に有効な制御手段である。SiCなどのワイドギャップ半導体の中では、接合型FET(SiC−JFET)や、MOSFETなどの駆動回路に特に有効であるが、SiCなどのワイドギャップ半導体のバイポーラトランジスタやIGBTなどにおいても、温度上昇により、スイッチング損失が増加するため、本実施例の回路を適用することで、高温時のトータル損失(導通損失+ターンオン損失+ターンオフ損失)を低減することによって、ワイドギャップ半導体素子を高温まで動作させることができ、パワー半導体素子の実装面積を小さくし、半導体装置の小型化に寄与できる。
【0016】
また、ワイドギャップ半導体としては、SiCの他にGaNやダイヤモンドなどがある。これらの半導体素子に対しても、本実施例の駆動回路を適用することができる。また、Siなどの半導体素子でも、素子損失の温度依存性が大きい場合には、本実施例を適用することで、高温時の損失を低減することができ、ワイドギャップ半導体と同様に、パワー半導体素子の実装面積を小さくし、半導体装置の小型化できる。
【実施例3】
【0017】
図6に、本実施例のパワー半導体素子の駆動回路のブロック図を示す。実施例1と同じものには、同一の符号を記載している。本実施例では、パワーモジュールの温度を検知し、ゲート抵抗を可変させる構成となっている。
【0018】
図7に、本実施例のパワー半導体素子の駆動回路図を示す。実施例1と同じものには、同一の符号を記載している。本実施例では、図7に示すように、温度判定機14を設けている。パワーモジュール内の素子の温度が高い場合、図7のMOSFETをオンさせることで、ゲート抵抗を小さくする。そのため、高温時の駆動時には、ゲート抵抗を小さくするので、di/dt、dv/dtを高速化し、パワー素子の損失を低減することができる。また、ターンオフ時においても、同様の構成により、パワー素子の高温時の駆動には、di/dt、dv/dtを高速化することができ、スイッチング損失を低減することが可能である。
【0019】
なお、本実施例では、図7に示すように温度判定機14の出力で1個のMOSFETをオンにして抵抗を短絡させているが、2つ以上の温度判定器と、MOSFETと抵抗、との組み合わせを用いた、多段階の制御も可能である。これにより、高温時の損失を低減することができるので、ワイドギャップ半導体素子を高温まで動作させることができ、パワー半導体素子の実装面積を小さくして、半導体装置を小型にできる。
【実施例4】
【0020】
図8に、本実施例のパワー半導体素子の駆動回路のブロック図を示す。実施例1と同じものには、同一の符号を記載している。本実施例では、パワーモジュールのソースとゲート端子間に温度検出用のダイオード15とゲート電流検出用の抵抗16を設けている。このダイオード15と抵抗16とはワイドギャップ半導体に内蔵しても、別チップで搭載しても構わないが、チップ温度を正確に測定するためには、ワイドギャップ半導体に内蔵することが望ましい。
【0021】
図9に、温度検出用のダイオード15の電流電圧特性を示す。温度が上昇すると、温度検出用のダイオード15の電流電圧特性が変化する。ゲート電圧が一定の場合、アノード・カソード間(AK間)電流が増加するので、このAK間電流を検出し、ゲート電圧制御/ゲート抵抗切替回路12により、di/dt、dv/dtを高速化し、パワー素子の損失を低減する。
【実施例5】
【0022】
図10に、本実施例のパワー半導体素子の駆動回路のブロック図を示す。実施例4と同じものには、同一の符号を記載している。本実施例では、ゲート電流検出用のカレントトランス17を設けている。
【0023】
図11に、本実施例のSiC接合型FET32のデバイス断面構造を示す。SiC基板41のドレイン側には、n+ 層42とドレイン電極45とが形成され、ドレイン端子34に接続している。一方、SiC基板41のソース側にも、n+ 層43とソース電極46が形成され、ソース端子35に接続している。さらに、SiC基板41には、p+層44と、ゲート電極47が形成され、ゲート端子36に接続している。この構造では、ゲート・ソース間に寄生のダイオードが形成されるので、ゲート電流検出用のカレントトランス17でゲート電流を検出し、ゲート電圧制御/ゲート抵抗切替回路12により、ゲート電圧を上昇させたり、ゲート抵抗を小さくすることで、パワー素子の損失を低減する。
【実施例6】
【0024】
図12に、本実施例のパワー半導体素子の駆動回路のブロック図を示す。実施例4と同じものには、同一の符号を記載している。本実施例では、駆動回路21に定電流回路18を設けた。
【0025】
図13に、本実施例のパワー半導体素子の駆動回路の動作波形を示す。パワーモジュールのソースとゲート端子間に温度検出用のダイオード15とゲート電流検出用の抵抗16を設けているが、定電流回路18をPWM信号のオフ期間に動作させることによって、ゲート電流検出用の抵抗16の両端電圧を測定することで、パワー素子の温度を検出する。その検出電圧を、ゲート電圧制御/ゲート抵抗切替回路12にフィードバックし、ゲート電圧を上昇させることによって、高温時の損失を低減することができる。これによって、本実施例では、ワイドギャップ半導体素子を高温まで動作させることができ、パワー半導体素子の実装面積を小さくし、半導体装置を小型にできる。
【図面の簡単な説明】
【0026】
【図1】実施例1のパワー半導体素子の駆動回路のブロック図。
【図2】温度依存性が異なる場合のジャンクション温度と実装面積の関係の説明図。
【図3】実施例1のパワー半導体素子の駆動回路図。
【図4】実施例1のパワー半導体素子の駆動回路のゲート電圧波形の説明図。
【図5】実施例2のパワー半導体素子の駆動回路のブロック図。
【図6】実施例3のパワー半導体素子の駆動回路のブロック図。
【図7】実施例3のパワー半導体素子の駆動回路の回路図。
【図8】実施例4のパワー半導体素子の駆動回路のブロック図。
【図9】温度検出用のダイオードの電流電圧特性の説明図。
【図10】実施例5のパワー半導体素子の駆動回路のブロック図。
【図11】実施例5のSiC接合型FET32の断面説明図。
【図12】実施例6のパワー半導体素子の駆動回路のブロック図。
【図13】実施例6のパワー半導体素子の駆動回路の動作波形の説明図。
【符号の説明】
【0027】
11…温度検出手段、12…ゲート電圧制御/ゲート抵抗切替回路、13…サーミスタ、14…温度判定機、15…ダイオード、16…抵抗、17…カレントトランス、18…定電流回路、21…駆動回路、22…駆動/保護回路部、23…駆動回路正バイアス電源、24…駆動回路負バイアス電源、25…フォトカプラ、31…パワーモジュール、32…SiC接合型FET(SiC−JFET)、33…フリーホイルダイオード、34…ドレイン端子、35…ソース端子、36…ゲート端子、37…SiC−MOSFET、41…SiC基板、42、43…n+層、44…p+層、45…ドレイン電極、46…ソース電極、47…ゲート電極。
【技術分野】
【0001】
本発明は、SiCやGaNなどの、ワイドギャップ半導体スイッチング素子のゲート駆動回路に関する。
【背景技術】
【0002】
ワイドギャップ半導体素子としては、炭化ケイ素(SiC)や、窒化ガリウム(GaN)などが注目を浴びてきている。これらの材料は、Siより約10倍の高い絶縁破壊電圧強度を持ち、耐圧を確保するためのドリフト層を1/10程度まで薄くできるため、パワーデバイスの低オン電圧化を実現可能である。これにより、Siではバイポーラ素子しか使用できないような高耐圧領域でも、SiCなどのワイドギャップ半導体素子では、ユニポーラ素子が使用できるようになる。現在、パワーデバイスの主流であるSi−IGBTでは、約1Vビルトイン電圧があるが、SiCのユニポーラデバイスであるMOSFETや接合型FET(JFETと略す。)では、ビルトイン電圧がないデバイスが可能である。
【0003】
さらに、SiC基板は高い熱伝導度を示し、高温動作も可能なパワーデバイスである。しかしながら、ユニポーラデバイスにおいては、オン抵抗の温度依存性が大きいことが知られている。図2に、温度依存性が異なる場合のジャンクション温度と実装面積の関係を示す。SiCパワー半導体素子の損失をSiの1/2(Tj=137℃時)とし、図2の破線に示したパワー半導体素子の損失が温度特性を持たない場合と、図2の実線に示したパワー半導体素子の損失が温度の2.4 乗で増加した場合の、パワーデバイスの実装面積の比較を示す。パワー半導体素子の損失が温度特性を持たない場合は、ジャンクション温度200℃以上で使用する場合、パワー半導体素子の実装面積を半分以下にできる。一方、パワー半導体素子の損失が温度の2.4 乗で増加した場合、ジャンクション温度200℃以上で使用する場合、パワー半導体素子の実装面積は60%以上にしなければならない。従って、パワー半導体素子の温度を検出し、損失の温度依存性を低減するような制御方式が重要である。
【0004】
半導体素子の温度を検出する技術としては、インテリジェントパワーモジュールなどで一般的に使用されている方法として、サーミスタを利用する方式と、Si−IGBT内部の形成された温度検出用ダイオードのオン電圧の測定結果を利用する方法が良く知られている。温度検出用ダイオードを利用する方式が、特許文献1に開示されている。
【0005】
【特許文献1】特開平10−38964号公報(図1、(0012)段落の記載。)
【発明の開示】
【発明が解決しようとする課題】
【0006】
従来の技術では、Si素子の温度を検知し、素子温度が高くなった場合、IGBTなどの半導体素子を遮断する保護動作に移行させたり、入力のPWM信号のデューティ比を変えて、IGBTなどの半導体素子の温度が低くなるように制御を行っていた。しかしながら、SiCなどのワイドギャップ半導体素子では、高温でも動作可能であるので、パワー半導体素子の温度を検出し、損失の温度依存性を低減するような制御を行うことが重要である。
【0007】
本発明の目的は、ワイドギャップ半導体素子の損失の温度依存性を低減する駆動回路を提供することである。
【課題を解決するための手段】
【0008】
本発明の電圧駆動型のパワー半導体スイッチング素子のゲート駆動回路は、パワー半導体スイッチング素子と、該スイッチング素子のエミッタ制御端子或いはソース制御端子を基準として、該スイッチング素子のゲート端子に駆動信号を与える駆動回路と、該スイッチング素子の温度を検出する手段を有するパワー半導体スイッチング素子のゲート駆動回路において、前記パワー半導体スイッチング素子の温度を検出し、その検出値に基づいて、ゲート駆動電圧或いはゲート駆動抵抗を可変させる。具体的には、パワー半導体スイッチング素子の温度を検出し、その検出温度が高い場合に、ゲート駆動電圧を上昇させたり、ゲート駆動抵抗を小さくさせる。
【発明の効果】
【0009】
本発明のパワー半導体素子のゲート駆動回路によれば、SiCなどのワイドギャップ半導体素子を高温まで動作させることができ、パワー半導体素子の実装面積を小さくし、半導体装置を小型化する。
【発明を実施するための最良の形態】
【0010】
本発明の実施例を、図面を使用して詳細に説明する。
【実施例1】
【0011】
図1に、本実施例のパワー半導体素子の駆動回路のブロック図を示す。図1のパワーモジュール31は、駆動回路21に接続されている。このパワーモジュール31は、ワイドギャップ半導体スイッチング素子であるSiC接合型FET(SiC−JFET)32と、並列にフリーホイルダイオード33が接続されている。
【0012】
本実施例では、パワーモジュール内の温度検出手段11と、ゲート電圧制御/ゲート抵抗切替回路12を設けて、パワー半導体スイッチング素子の温度を検出し、その検出温度が所定の温度より高い場合には、ゲート駆動電圧を上昇させたり、ゲート駆動抵抗を小さくさせる。
【0013】
図3に、本実施例のパワー半導体素子の駆動回路図を示す。図3のサーミスタ13は、パワーモジュールの内部に設置され、パワー素子の温度を検出している。この回路では、オペアンプA1と、サーミスタ13と、抵抗R6とにより、ゲート駆動電圧を制御する構成となっている。ゲート端子36の駆動電圧は、Vcc×R6/(R6+Rth)で決まる。図4に、本実施例のパワー半導体素子の駆動回路のゲート電圧波形を示す。図4に示すように、ゲート駆動電圧は、パワーモジュール温度の上昇に伴って、上昇することができる。そのため、高温時の損失を低減できるので、ワイドギャップ半導体素子を高温まで動作させることができ、パワー半導体素子の実装面積を小さくし、半導体装置を小型化できる。
【実施例2】
【0014】
図5に、本実施例のパワー半導体素子の駆動回路の回路図を示す。実施例1と異なる部分は、ワイドギャップ半導体スイッチング素子である。本実施例では、図5に示すようにSiC−MOSFET37を用いている。SiC−MOSFET37を使用する場合、ボディーダイオードが内蔵されているため、図5に示すフリーホイルダイオード33は無くても問題ない。
【0015】
この実施例では、オン抵抗の温度依存性が大きいデバイスに対して、非常に有効な制御手段である。SiCなどのワイドギャップ半導体の中では、接合型FET(SiC−JFET)や、MOSFETなどの駆動回路に特に有効であるが、SiCなどのワイドギャップ半導体のバイポーラトランジスタやIGBTなどにおいても、温度上昇により、スイッチング損失が増加するため、本実施例の回路を適用することで、高温時のトータル損失(導通損失+ターンオン損失+ターンオフ損失)を低減することによって、ワイドギャップ半導体素子を高温まで動作させることができ、パワー半導体素子の実装面積を小さくし、半導体装置の小型化に寄与できる。
【0016】
また、ワイドギャップ半導体としては、SiCの他にGaNやダイヤモンドなどがある。これらの半導体素子に対しても、本実施例の駆動回路を適用することができる。また、Siなどの半導体素子でも、素子損失の温度依存性が大きい場合には、本実施例を適用することで、高温時の損失を低減することができ、ワイドギャップ半導体と同様に、パワー半導体素子の実装面積を小さくし、半導体装置の小型化できる。
【実施例3】
【0017】
図6に、本実施例のパワー半導体素子の駆動回路のブロック図を示す。実施例1と同じものには、同一の符号を記載している。本実施例では、パワーモジュールの温度を検知し、ゲート抵抗を可変させる構成となっている。
【0018】
図7に、本実施例のパワー半導体素子の駆動回路図を示す。実施例1と同じものには、同一の符号を記載している。本実施例では、図7に示すように、温度判定機14を設けている。パワーモジュール内の素子の温度が高い場合、図7のMOSFETをオンさせることで、ゲート抵抗を小さくする。そのため、高温時の駆動時には、ゲート抵抗を小さくするので、di/dt、dv/dtを高速化し、パワー素子の損失を低減することができる。また、ターンオフ時においても、同様の構成により、パワー素子の高温時の駆動には、di/dt、dv/dtを高速化することができ、スイッチング損失を低減することが可能である。
【0019】
なお、本実施例では、図7に示すように温度判定機14の出力で1個のMOSFETをオンにして抵抗を短絡させているが、2つ以上の温度判定器と、MOSFETと抵抗、との組み合わせを用いた、多段階の制御も可能である。これにより、高温時の損失を低減することができるので、ワイドギャップ半導体素子を高温まで動作させることができ、パワー半導体素子の実装面積を小さくして、半導体装置を小型にできる。
【実施例4】
【0020】
図8に、本実施例のパワー半導体素子の駆動回路のブロック図を示す。実施例1と同じものには、同一の符号を記載している。本実施例では、パワーモジュールのソースとゲート端子間に温度検出用のダイオード15とゲート電流検出用の抵抗16を設けている。このダイオード15と抵抗16とはワイドギャップ半導体に内蔵しても、別チップで搭載しても構わないが、チップ温度を正確に測定するためには、ワイドギャップ半導体に内蔵することが望ましい。
【0021】
図9に、温度検出用のダイオード15の電流電圧特性を示す。温度が上昇すると、温度検出用のダイオード15の電流電圧特性が変化する。ゲート電圧が一定の場合、アノード・カソード間(AK間)電流が増加するので、このAK間電流を検出し、ゲート電圧制御/ゲート抵抗切替回路12により、di/dt、dv/dtを高速化し、パワー素子の損失を低減する。
【実施例5】
【0022】
図10に、本実施例のパワー半導体素子の駆動回路のブロック図を示す。実施例4と同じものには、同一の符号を記載している。本実施例では、ゲート電流検出用のカレントトランス17を設けている。
【0023】
図11に、本実施例のSiC接合型FET32のデバイス断面構造を示す。SiC基板41のドレイン側には、n+ 層42とドレイン電極45とが形成され、ドレイン端子34に接続している。一方、SiC基板41のソース側にも、n+ 層43とソース電極46が形成され、ソース端子35に接続している。さらに、SiC基板41には、p+層44と、ゲート電極47が形成され、ゲート端子36に接続している。この構造では、ゲート・ソース間に寄生のダイオードが形成されるので、ゲート電流検出用のカレントトランス17でゲート電流を検出し、ゲート電圧制御/ゲート抵抗切替回路12により、ゲート電圧を上昇させたり、ゲート抵抗を小さくすることで、パワー素子の損失を低減する。
【実施例6】
【0024】
図12に、本実施例のパワー半導体素子の駆動回路のブロック図を示す。実施例4と同じものには、同一の符号を記載している。本実施例では、駆動回路21に定電流回路18を設けた。
【0025】
図13に、本実施例のパワー半導体素子の駆動回路の動作波形を示す。パワーモジュールのソースとゲート端子間に温度検出用のダイオード15とゲート電流検出用の抵抗16を設けているが、定電流回路18をPWM信号のオフ期間に動作させることによって、ゲート電流検出用の抵抗16の両端電圧を測定することで、パワー素子の温度を検出する。その検出電圧を、ゲート電圧制御/ゲート抵抗切替回路12にフィードバックし、ゲート電圧を上昇させることによって、高温時の損失を低減することができる。これによって、本実施例では、ワイドギャップ半導体素子を高温まで動作させることができ、パワー半導体素子の実装面積を小さくし、半導体装置を小型にできる。
【図面の簡単な説明】
【0026】
【図1】実施例1のパワー半導体素子の駆動回路のブロック図。
【図2】温度依存性が異なる場合のジャンクション温度と実装面積の関係の説明図。
【図3】実施例1のパワー半導体素子の駆動回路図。
【図4】実施例1のパワー半導体素子の駆動回路のゲート電圧波形の説明図。
【図5】実施例2のパワー半導体素子の駆動回路のブロック図。
【図6】実施例3のパワー半導体素子の駆動回路のブロック図。
【図7】実施例3のパワー半導体素子の駆動回路の回路図。
【図8】実施例4のパワー半導体素子の駆動回路のブロック図。
【図9】温度検出用のダイオードの電流電圧特性の説明図。
【図10】実施例5のパワー半導体素子の駆動回路のブロック図。
【図11】実施例5のSiC接合型FET32の断面説明図。
【図12】実施例6のパワー半導体素子の駆動回路のブロック図。
【図13】実施例6のパワー半導体素子の駆動回路の動作波形の説明図。
【符号の説明】
【0027】
11…温度検出手段、12…ゲート電圧制御/ゲート抵抗切替回路、13…サーミスタ、14…温度判定機、15…ダイオード、16…抵抗、17…カレントトランス、18…定電流回路、21…駆動回路、22…駆動/保護回路部、23…駆動回路正バイアス電源、24…駆動回路負バイアス電源、25…フォトカプラ、31…パワーモジュール、32…SiC接合型FET(SiC−JFET)、33…フリーホイルダイオード、34…ドレイン端子、35…ソース端子、36…ゲート端子、37…SiC−MOSFET、41…SiC基板、42、43…n+層、44…p+層、45…ドレイン電極、46…ソース電極、47…ゲート電極。
【特許請求の範囲】
【請求項1】
パワー半導体スイッチング素子と、該スイッチング素子のエミッタ制御端子或いはソース制御端子を基準として、該スイッチング素子のゲート端子に駆動信号を与える駆動回路と、該スイッチング素子の温度を検出する手段とを有するパワー半導体スイッチング素子のゲート駆動回路において、
前記パワー半導体スイッチング素子の温度を検出し、該検出温度に基づいて、ゲート駆動電圧或いはゲート駆動抵抗値を変えて前記パワー半導体スイッチング素子を駆動することを特徴とするパワー半導体スイッチング素子のゲート駆動回路。
【請求項2】
請求項1において、前記パワー半導体スイッチング素子の検出温度が高い場合程、ゲート端子に加える駆動信号の電圧を上昇させることを特徴とするパワー半導体スイッチング素子のゲート駆動回路。
【請求項3】
請求項1において、前記パワー半導体スイッチング素子の検出温度が高い場合程、ゲート駆動抵抗を小さくすることを特徴とするパワー半導体スイッチング素子のゲート駆動回路。
【請求項4】
パワー半導体スイッチング素子と、該スイッチング素子のエミッタ制御端子或いはソース制御端子を基準として、該スイッチング素子のゲート端子に駆動信号を与える駆動回路と、該スイッチング素子のエミッタ制御端子或いはソース制御端子と、該スイッチング素子のゲート端子の間に、ダイオードを有するパワー半導体スイッチング素子のゲート駆動回路において、
前記ダイオードのオン電圧により、前記パワー半導体スイッチング素子の温度を検出し、該検出温度に基づいて、ゲート駆動電圧或いはゲート駆動抵抗値を変えて前記パワー半導体スイッチング素子を駆動することを特徴とするパワー半導体スイッチング素子のゲート駆動回路。
【請求項5】
請求項4において、前記ダイオードのオン電圧の検出動作を、前記パワー半導体スイッチング素子のオフ期間に行うことを特徴とするパワー半導体スイッチング素子のゲート駆動回路。
【請求項6】
請求項4において、前記オン電圧を検出するダイオードが、前記パワー半導体スイッチング素子に内蔵されていることを特徴とする半導体スイッチング素子のゲート駆動回路。
【請求項7】
パワー半導体スイッチング素子と、該スイッチング素子のエミッタ制御端子或いはソース制御端子を基準として、該スイッチング素子のゲート端子に駆動信号を与える駆動回路と、該スイッチング素子の温度を検出する手段とを有するパワー半導体スイッチング素子のゲート駆動回路において、
前記パワー半導体スイッチング素子が、ワイドギャップパワー半導体スイッチング素子であって、
該ワイドギャップパワー半導体スイッチング素子の温度を検出し、該検出温度に基づいて、ゲート駆動電圧或いはゲート駆動抵抗値を変えて前記パワー半導体スイッチング素子を駆動することを特徴とするパワー半導体スイッチング素子のゲート駆動回路。
【請求項8】
請求項7において、前記ワイドギャップパワー半導体スイッチング素子が、SiC半導体素子であることを特徴とするパワー半導体スイッチング素子のゲート駆動回路。
【請求項9】
請求項7において、前記ワイドギャップパワー半導体スイッチング素子が、GaN半導体素子であることを特徴とするパワー半導体スイッチング素子のゲート駆動回路。
【請求項10】
請求項7において、前記ワイドギャップパワー半導体スイッチング素子が、ダイヤモンド半導体素子であることを特徴とするパワー半導体スイッチング素子のゲート駆動回路。
【請求項1】
パワー半導体スイッチング素子と、該スイッチング素子のエミッタ制御端子或いはソース制御端子を基準として、該スイッチング素子のゲート端子に駆動信号を与える駆動回路と、該スイッチング素子の温度を検出する手段とを有するパワー半導体スイッチング素子のゲート駆動回路において、
前記パワー半導体スイッチング素子の温度を検出し、該検出温度に基づいて、ゲート駆動電圧或いはゲート駆動抵抗値を変えて前記パワー半導体スイッチング素子を駆動することを特徴とするパワー半導体スイッチング素子のゲート駆動回路。
【請求項2】
請求項1において、前記パワー半導体スイッチング素子の検出温度が高い場合程、ゲート端子に加える駆動信号の電圧を上昇させることを特徴とするパワー半導体スイッチング素子のゲート駆動回路。
【請求項3】
請求項1において、前記パワー半導体スイッチング素子の検出温度が高い場合程、ゲート駆動抵抗を小さくすることを特徴とするパワー半導体スイッチング素子のゲート駆動回路。
【請求項4】
パワー半導体スイッチング素子と、該スイッチング素子のエミッタ制御端子或いはソース制御端子を基準として、該スイッチング素子のゲート端子に駆動信号を与える駆動回路と、該スイッチング素子のエミッタ制御端子或いはソース制御端子と、該スイッチング素子のゲート端子の間に、ダイオードを有するパワー半導体スイッチング素子のゲート駆動回路において、
前記ダイオードのオン電圧により、前記パワー半導体スイッチング素子の温度を検出し、該検出温度に基づいて、ゲート駆動電圧或いはゲート駆動抵抗値を変えて前記パワー半導体スイッチング素子を駆動することを特徴とするパワー半導体スイッチング素子のゲート駆動回路。
【請求項5】
請求項4において、前記ダイオードのオン電圧の検出動作を、前記パワー半導体スイッチング素子のオフ期間に行うことを特徴とするパワー半導体スイッチング素子のゲート駆動回路。
【請求項6】
請求項4において、前記オン電圧を検出するダイオードが、前記パワー半導体スイッチング素子に内蔵されていることを特徴とする半導体スイッチング素子のゲート駆動回路。
【請求項7】
パワー半導体スイッチング素子と、該スイッチング素子のエミッタ制御端子或いはソース制御端子を基準として、該スイッチング素子のゲート端子に駆動信号を与える駆動回路と、該スイッチング素子の温度を検出する手段とを有するパワー半導体スイッチング素子のゲート駆動回路において、
前記パワー半導体スイッチング素子が、ワイドギャップパワー半導体スイッチング素子であって、
該ワイドギャップパワー半導体スイッチング素子の温度を検出し、該検出温度に基づいて、ゲート駆動電圧或いはゲート駆動抵抗値を変えて前記パワー半導体スイッチング素子を駆動することを特徴とするパワー半導体スイッチング素子のゲート駆動回路。
【請求項8】
請求項7において、前記ワイドギャップパワー半導体スイッチング素子が、SiC半導体素子であることを特徴とするパワー半導体スイッチング素子のゲート駆動回路。
【請求項9】
請求項7において、前記ワイドギャップパワー半導体スイッチング素子が、GaN半導体素子であることを特徴とするパワー半導体スイッチング素子のゲート駆動回路。
【請求項10】
請求項7において、前記ワイドギャップパワー半導体スイッチング素子が、ダイヤモンド半導体素子であることを特徴とするパワー半導体スイッチング素子のゲート駆動回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【公開番号】特開2007−259576(P2007−259576A)
【公開日】平成19年10月4日(2007.10.4)
【国際特許分類】
【出願番号】特願2006−79907(P2006−79907)
【出願日】平成18年3月23日(2006.3.23)
【出願人】(000005108)株式会社日立製作所 (27,607)
【Fターム(参考)】
【公開日】平成19年10月4日(2007.10.4)
【国際特許分類】
【出願日】平成18年3月23日(2006.3.23)
【出願人】(000005108)株式会社日立製作所 (27,607)
【Fターム(参考)】
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