バイアス電圧設定機構を備えた増幅回路
【課題】 外部から製品仕様等に応じた所望のバイアス電圧に容易に設定することができるとともに、回路に悪影響を与えることのないバイアス電圧設定機構を備えた増幅回路を提供する。
【解決手段】 入力信号Ｖinを増幅して出力信号Ｖoutとして出力する第１の増幅素子１１と、ＡＧＣ電圧などの制御信号に基づいて前記出力信号Ｖoutからバイアス電圧Ｖｂを生成するバイアス電圧設定部と、前記バイアス電圧Ｖｂを前記第１の増幅素子１１の入力部に印加させるとともに、第４の抵抗Ｒ４などのバイアス電圧設定用部品が前記バイアス電圧設定部に外付けされたときに前記バイアス電圧設定用部品の容量成分Ｃ１が前記入力部に対して等価的に接続されるのを遮断するハイインピーダンス素子（第３の抵抗Ｒ３）とを有する構成とした。
【解決手段】 入力信号Ｖinを増幅して出力信号Ｖoutとして出力する第１の増幅素子１１と、ＡＧＣ電圧などの制御信号に基づいて前記出力信号Ｖoutからバイアス電圧Ｖｂを生成するバイアス電圧設定部と、前記バイアス電圧Ｖｂを前記第１の増幅素子１１の入力部に印加させるとともに、第４の抵抗Ｒ４などのバイアス電圧設定用部品が前記バイアス電圧設定部に外付けされたときに前記バイアス電圧設定用部品の容量成分Ｃ１が前記入力部に対して等価的に接続されるのを遮断するハイインピーダンス素子（第３の抵抗Ｒ３）とを有する構成とした。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、テレビチューナー用のＲＦアンプなどの増幅回路に係わり、特にバイアス電圧設定機構を備えた増幅回路に関する。
【背景技術】
【０００２】
図４は従来の増幅回路の一例としてのＡＧＣ回路を示す回路構成図である。
図４に示すＡＧＣ回路１は、アンテナ同調回路２とＲＦ複同調回路３との間に設けられた利得設定機能付きの増幅回路として構成されている。
【０００３】
このＡＧＣ回路１は一点鎖線で囲まれた部分が一つのパッケージ１Ａとして構成されている。前記パッケージ１Ａの内部には、半導体プロセス工程により一体的に製造された第１の増幅素子４、第２の増幅素子５、第１の抵抗ｒ１および第２の抵抗ｒ２などが設けられている。
【０００４】
前記第１，第２の増幅素子４，５は２ゲート型のＭＯＳＦＥＴで構成されている。アンテナ同調回路２からの出力は入力信号Ｖinとして第１の増幅素子４の第１のゲート端子ｇ１に入力され、第２のゲート端子ｇ２にはＡＧＣ（自動利得制御）電圧が入力される。前記第２の増幅素子５はバイアス電圧を制御するＦＥＴであり、この第２の増幅素子５によりＡＧＣ電圧のレベルに応じて制御されたバイアス電圧Ｖｂが前記第１の増幅素子４の第１のゲート端子ｇ１に印加されるようになっている。
【０００５】
前記ＡＧＣ回路１は、前記入力信号Ｖinの強弱、すなわち電波の受信状態（電界レベルの強弱）に応じ、前記電波が強いときには増幅度を下げるように機能し、また電波が弱い場合には増幅度を上げるように機能する。
このようなＡＧＣ回路１は例えば以下の特許文献１などに記載されている。
【特許文献１】特開２００１−１５６５６５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
前記ＡＧＣ回路１は、例えばテレビチューナーなどに搭載されるが、テレビチューナーとしての製品仕様等に応じて前記バイアス電圧Ｖｂを変更することが求められる場合がある。上記ＡＧＣ回路１は、前記バイアス電圧Ｖｂが主として固定抵抗である前記第１の抵抗ｒ１と第２の抵抗ｒ２との抵抗分割比で設定される構成である。
【０００７】
このため、外部から前記バイアス電圧Ｖｂを変更したい場合には、前記第１の抵抗ｒ１と第２の抵抗ｒ２との抵抗分割比を変更する方法がある。具体的には、図４に示す前記パッケージ１Ａの外部に、例えば前記アンテナ同調回路２の出力端子とグランド（ＧＮＤ）との間に第３の抵抗ｒ３を前記第１の抵抗ｒ１に対して並列接続されるように外付けして第１の抵抗ｒ１側の合成抵抗値を下げる第１の方法と、前記アンテナ同調回路２とＲＦ復調回路３との間に第４の抵抗ｒ４が前記第２の抵抗ｒ２に対して並列接続されるように外付けして第２の抵抗ｒ２側の合成抵抗値を下げる第２の方法とが考えられる。
【０００８】
しかし、上記第１および第２の方法を用いた場合には、以下の示すような問題が生じる。
【０００９】
前記第１の方法、すなわち前記第１の抵抗ｒ１に対して第３の抵抗ｒ３を外付けする方法では、図４に示すように第３の抵抗ｒ３や内部の回路パターンなどが有する容量成分Ｃが、等価的にアンテナ同調回路２の出力とグランドとの間に接続される状態となる。前記容量成分Ｃはアンテナ同調回路２における同調周波数の可変範囲を低減させるような作用をするため、アンテナ同調回路２に悪影響を与えるという問題がある。
【００１０】
また前記第２の方法、すなわち前記第２の抵抗ｒ２に対して第４の抵抗ｒ４を外付けする方法においても、第４の抵抗ｒ４が有する容量成分が、上記同様に同調周波数の可変範囲を低減させるように作用するため、アンテナ同調回路２に悪影響を与える。さらには、ＡＧＣ回路１の入力端と出力端との間が前記第４の抵抗を介して接続されてしまうため、ＡＧＣ回路１の入出力間に帰還回路が形成されることになる。このため、帰還容量の増大に伴うＡＧＣ電圧変化による波形変化、あるいは異常な発振現象などを生じさせるという問題がある。
【００１１】
本発明は上記従来の課題を解決するためのものであり、外部から製品仕様等に応じた所望のバイアス電圧に容易に設定することができるとともに、回路に悪影響を与えることのないバイアス電圧設定機構を備えた増幅回路を提供することを目的としている。
【課題を解決するための手段】
【００１２】
本発明は、入力信号を増幅して出力信号として出力する増幅素子と、制御信号に基づいて前記出力信号からバイアス電圧を生成するバイアス電圧設定部と、前記バイアス電圧を前記増幅素子の入力部に印加させるとともに、バイアス電圧設定用部品が前記バイアス電圧設定部に外付けされたときに前記電子部品の容量成分が前記入力部に対して等価的に接続されるのを遮断するハイインピーダンス素子と、を有することを特徴とするものである。
【００１３】
本発明のバイアス電圧設定機構を備えた増幅回路では、増幅回路の出力側から入力側に信号を伝える帰還路にハイインピーダンス素子が設けられているため、出力側に外付けされた電子部品が有する容量成分の影響が入力側に伝わるのを防止することができる。このため、入力側に設けられるアンテナ同調回路に与える悪影響を低減することができる。
【００１４】
上記においては、前記増幅素子、前記バイアス電圧設定部および前記ハイインピーダンス素子が１つのパッケージ内に収納されていることが好ましい。
【００１５】
上記手段では増幅回路を小型化することができ、様々なテレビチューナーに使用することできる。
【００１６】
例えば、前記増幅素子が第１及び第２のゲート端子を有する第１のＦＥＴであり、前記バイアス電圧設定部が、一端がグランド側に接地された第１の抵抗と、前記第１の抵抗の他端にソース端子が接続された第２のＦＥＴと、前記第２のＦＥＴのドレイン端子と前記増幅素子の出力部との間に接続された第２の抵抗とで形成されるものとして構成することができる。
【００１７】
上記手段では、簡単な構成で確実に動作する増幅回路を提供することができる。
また前記ハイインピーダンス素子が、前記第１のＦＥＴの第１のゲート端子と前記第２のＦＥＴのドレイン端子との間に接続されるとともに高抵抗からなる第３の抵抗であることが好ましい。
【００１８】
上記手段では、各種の抵抗が出力側に外付けされた場合であっても、前記抵抗が有する容量成分が入力側に与える影響を確実に遮断することができる。
【００１９】
さらに上記において、前記パッケージの周囲には、少なくとも前記第１のＦＥＴの第１のゲート端子に接続される第１の外部端子と、前記第１のＦＥＴのドレイン端子に接続される第２の外部端子と、前記第１のＦＥＴのソース端子及び前記第１の抵抗の一端に接続される第３の外部端子と、前記第１のＦＥＴの第２のゲート端子及び前記第２のＦＥＴのゲート端子に接続される第４の外部端子と、前記第２のＦＥＴのドレイン端子に接続される第５の外部端子と、前記第２のＦＥＴのソース端子に接続される第６の外部端子が設けられているものが好ましい。
【００２０】
上記手段では、内部に増幅回路を備えたパッケージの外部に外付け抵抗を容易に取り付けることが可能となる。よって、増幅回路のバイアス電圧を仕様に応じた電圧値に確実に設定することができる。
【発明の効果】
【００２１】
本発明のバイアス電圧設定機構を備えた増幅回路では、パッケージの周囲に外付け抵抗を取り付けるだけで所望のバイアス電圧に確実に設定することができる。
【００２２】
また増幅回路において、前記外付けした抵抗に起因する影響が及ぶことを遮断することができるため、例えば入力側に設けたアンテナ同調回路における同調周波数の可変範囲の低減などの発生を防止することができる。
【発明を実施するための最良の形態】
【００２３】
図１は本発明のバイアス電圧設定機構を備えた増幅回路を示す回路構成図、図２はバイアス電圧設定機構を備えた増幅回路の他の動作状態を説明するための図１同様の回路構成図である。
【００２４】
図１においては、増幅回路１０の一例としてのＡＧＣ（自動利得調整）回路が、アンテナ（ＡＮＴ）同調回路２０とＲＦ複同調回路３０との間に設けられる実施態様として示されている。このようなＡＧＣ回路は、国内仕様または海外仕様のテレビチューナーなどに搭載される。
【００２５】
前記増幅回路１０は、例えばシリコン基板上にスパッタリングや蒸着などの成膜手段を用いて形成する半導体プロセス工程により一体的なパッケージ１０Ａとして製造されている。前記パッケージ１０Ａの内部には第１の増幅素子１１、第２の増幅素子１２、第１の抵抗Ｒ１、第２の抵抗Ｒ２および高抵抗値からなる第３の抵抗（ハイインピーダンス素子）Ｒ３などが設けられている。
【００２６】
前記第１の増幅素子１１は第１，第２のゲート端子ｇ１ａ，ｇ１ｂと、ドレイン端子ｄ１と、ソース端子ｓ１とを備えた２ゲート型のＭＯＳＦＥＴで構成されている。また前記第２の増幅素子１２は，ゲート端子ｇ２、ドレイン端子ｄ２およびソース端子ｓ２を一つづつ備えた通常（１ゲート型）のＭＯＳＦＥＴで形成されている。
【００２７】
前記パッケージ１０Ａの周囲には、第１ないし第６の外部端子１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅおよび１０ｆが設けられている。そして、第１の増幅素子１１および第２の増幅素子１２の各端子は、前記パッケージ１０Ａに設けられたいずれかの前記第１の外部端子１０ａないし第６の外部端子１０ｆにそれぞれ接続されている。
【００２８】
例えば、一方の第１の増幅素子１１では、第１のゲート端子ｇ１ａが第１の外部端子１０ａに、前記ドレイン端子ｄ１が第２の外部端子１０ｂに、前記ソース端子ｓ１が第３の外部端子１０ｆに、前記第２のゲート端子ｇ１ｂが第４の外部端子１０ｅにそれぞれ接続されている。
【００２９】
また他方の第２の増幅素子１２では、前記ゲート端子ｇ２が前記第１の増幅素子１１の前記第２のゲート端子ｇ１ｂとともに第４の外部端子１０ｅに接続され、前記ドレイン端子ｄ２は第５の外部端子１０ｃに、前記ソース端子ｓ２は第６の外部端子１０ｄにそれぞれ接続されている。
【００３０】
前記第１の抵抗Ｒ１は前記第２の増幅素子１２のソース端子ｓ２と前記第３の外部端子１０ｆとの間に接続されており、前記第２の抵抗Ｒ２は前記第１の増幅素子１１のドレイン端子ｄ１と前記第２の増幅素子１２のドレイン端子ｄ２との間（第２の外部端子１０ｂと第５の外部端子１０ｃとの間）に接続されている。さらに前記第３の抵抗Ｒ３は前記第１の増幅素子１１の第１のゲート端子ｇ１ａと前記第２の増幅素子１２のドレイン端子ｄ２との間（第１の外部端子１０ａと第５の外部端子１０ｃとの間）に接続されている。
【００３１】
上記のような構成からなる増幅回路１０は、アンテナ同調回路２０とＲＦ複同調回路３０との間に設置される。すなわち、前記増幅回路１０の第１の外部端子１０ａにアンテナ同調回路２０の出力端子が接続され、第２の外部端子１０ｂにＲＦ複同調回路３０の入力端子が接続されており、アンテナ同調回路２０から出力される入力信号Ｖinは第１の外部端子１０ａを介して第１の増幅素子１１の入力部に入力され、増幅後の出力信号Ｖoutが第２の外部端子１０ｂを介して後段に設けられたＲＦ複同調回路３０に向けて出力される。また前記第３の外部端子１０ｆがグランド（ＧＮＤ）に接地されており、第４の外部端子１０ｅには外部からのＡＧＣ電圧（制御電圧）が印加されている。
【００３２】
なお、第１の増幅素子１１のドレイン端子ｄ１（第２の外部端子１０ｂ）とグランド（ＧＮＤ）との間には直列接続されたインダクタＬとコンデンサＣが設けられており、その接続部には所定の電源電圧である＋Ｂ電圧が印加されている。
【００３３】
上記増幅回路１０の動作について説明する。
ＡＧＣ電圧は、ＲＦ復同調回路３０側に設けられた図示しない利得制御回路から出力されており、前記パッケージ１０Ａの前記第４の外部端子１０ｅを介して前記第１の増幅素子１１の第２のゲート端子ｇ１ｂと前記第２の増幅素子１２のゲート端子ｇ２のそれぞれに入力される。
【００３４】
ここで、前記ＡＧＣ電圧が前記第２の増幅素子１２のゲート端子ｇ２に入力されると、前記第２の増幅素子１２のドレイン端子ｄ２−ソース端子ｓ２の間の電圧は、前記ＡＧＣ電圧に応じた所定のドレイン−ソース間電圧ＶＤＳに設定される。前記ドレイン端子ｄ２の電圧Ｖｄ２は、前記第２の増幅素子１２に流れるドレイン電流をＩｄ１とすると、以下の数１で示される値に設定される。
【００３５】
【数１】
【００３６】
そして、この第２の増幅素子１２で設定された前記ドレイン端子ｄ２の電圧Ｖｄ２は、前記第３の抵抗Ｒ３を介して前記第１の増幅素子１１の第１のゲート端子ｇ１ａにバイアス電圧Ｖｂ（＝Ｖｄ２）として印加される。すなわち、前記第１の抵抗Ｒ１、第２の増幅素子１２および第２の抵抗Ｒ２はバイアス電圧設定部として機能している。
【００３７】
第１の増幅素子１１のドレイン端子ｄ１には、所定の＋Ｂ電圧がインダクタＬを介して印加されている。このため、入力信号Ｖinが前記第１のゲート端子ｇ１ａに入力され、且つ前記ＡＧＣ電圧が第２のゲート端子ｇ１ｂに印加されると、前記第１の増幅素子１１のドレイン端子ｄ１には前記入力信号Ｖinが前記ＡＧＣ電圧に応じて増幅された出力信号Ｖoutとして出力される。
【００３８】
次に、製品仕様に応じて前記バイアス電圧Ｖｂを小さくする場合について説明する。
図１に点線にて示すように、前記バイアス電圧Ｖｂを小さくする場合には、前記パッケージ１０Ａに設けられた第６の外部端子１０ｄと第３の外部端子１０ｆとの間にバイアス電圧設定用としての第４の抵抗Ｒ４が外付けされる。前記第４の抵抗Ｒ４は、前記第１の抵抗Ｒ１に対して並列的に接続される関係にある。このため、前記第２の増幅素子１２のドレイン端子ｄ２の電圧Ｖｄ２は、以下の数２で示される値に設定することができる。
【００３９】
【数２】
【００４０】
ただし、Ｒｘは第１の抵抗Ｒ１と第４の抵抗Ｒ４とを並列接続したときの合成抵抗であり、以下の数３で示される値である。
【００４１】
【数３】
【００４２】
第１の抵抗Ｒ１と前記合成抵抗ＲｘとはＲ１＞Ｒｘの関係があるため、合成抵抗Ｒｘにおける電圧降下はＲ１の電圧降下よりも小さい。このため、前記第２の増幅素子１２の出力電圧、すなわちドレイン端子ｄ２の電圧Ｖｄ２を小さくすることができる。よって、前記第３の抵抗Ｒ３を介して第１の増幅素子１１の第１のゲート端子ｇ１ａに印加されるバイアス電圧Ｖｂ（＝Ｖｄ２）の値を小さくすることができる。
【００４３】
ここで、前記第３の抵抗Ｒ３は例えば数ＭΩ程度の高抵抗で形成されている。このため、外付けされた第４の抵抗Ｒ４が有する容量成分Ｃ１（図１に点線で示す）が、上記従来のように増幅回路１０の前記入力部に対して等価的に接続されること、すなわち前記アンテナ同調回路２０の出力とグランドとの間に接続されることを遮断することができる。すなわち、前記高抵抗からなる第３の抵抗Ｒ３は、外付け抵抗（第４の抵抗Ｒ４）が有する容量成分の影響が入力側に伝わることを防止するハイインピーダンス素子として機能している。
【００４４】
よって、前記容量成分Ｃ１がアンテナ同調回路２に悪影響を与えることを防止すること、すなわち同調周波数の可変範囲を低減させるような作用を起こすような不具合の発生を抑えることができる。
【００４５】
次に、製品仕様に応じて前記バイアス電圧Ｖｂを高める場合について説明する。
図２に示すように、前記バイアス電圧Ｖｂを高める場合には、前記パッケージ１０Ａに設けられた第２の外部端子１０ｂと第５の外部端子１０ｃとの間にバイアス電圧設定用としての第６の抵抗Ｒ６を外付けすることにより実現することができる。
【００４６】
すなわち、前記第６の抵抗Ｒ６は前記第２の抵抗Ｒ２に対して並列的に接続される関係にあるため、前記第１の増幅素子１１のドレイン端子ｄ１と前記第２の増幅素子１２のドレイン端子ｄ２との間の合成抵抗Ｒｙが小さくなる。このため、前記第１の増幅素子１１のドレイン端子ｄ１とグランド（ＧＮＤ）との間の総合的な抵抗値が小さくなるため、第２の増幅素子１２に流れるドレイン電流Ｉｄ１を大きくすることができる。よって、前記第１の抵抗Ｒ１における電圧降下が大きくなるため、前記第２の増幅素子１２のドレイン端子ｄ２の電圧Ｖｄ２を高めることができる。よって、前記第３の抵抗Ｒ３を介して第１の増幅素子１１の第１のゲート端子ｇ１ａに印加されるバイアス電圧Ｖｂ（＝Ｖｄ２）の値を高めることが可能となる。
【００４７】
この場合においても、前記第３の抵抗Ｒ３は高抵抗で形成されているため、上記同様外付けされたバイアス電圧設定用の第６の抵抗Ｒ６が有する容量成分Ｃ２（図２に点線で示す）が、前記増幅回路１０の前記入力部に対して等価的に接続されることを遮断することができる。よって、前記容量成分Ｃ２がアンテナ同調回路２に悪影響を与えること、すなわち同調周波数の可変範囲を低減させるような作用の発生を防止することができる。
【００４８】
図３は本発明の増幅装置におけるＡＧＣ電圧に対する利得制御比ＧＲの特性を示すグラフである。図３において曲線Ａは図１および図２に示す第５の外部端子１０ｃと第６の外部端子１０ｄとの間に第５の抵抗Ｒ５（バイアス電圧設定用）が設けられていない場合を示し、曲線Ｂは第５の外部端子１０ｃと第６の外部端子１０ｄとの間に第５の抵抗Ｒ５（バイアス電圧設定用）を設けた場合を示している。また曲線Ｃは第５の抵抗Ｒ５として前記曲線Ｂとは大きさが異なる抵抗を接続した場合を示している。
【００４９】
このように前記第５の外部端子１０ｃと第６の外部端子１０ｄとの間にバイアス電圧設定用として第５の抵抗Ｒ５を接続すると、ＡＧＣ電圧に対する利得制御比ＧＲの特性を、第５の抵抗Ｒ５を有しない曲線Ａから曲線Ｂや曲線Ｃに変更することができる。よって、前記第５の抵抗Ｒ５を適宜選択することにより、製品仕様に応じた利得制御比ＧＲを有する増幅回路１０とすることができる。
【００５０】
なお、前記バイアス電圧設定用の第５の抵抗Ｒ５は必要に応じて単独で接続するものであってもよいし、前記第４の抵抗Ｒ４と第５の抵抗Ｒ５と組み合わせた状態で使用するもの、あるいは前記第６の抵抗Ｒ６と第５の抵抗Ｒ５とを組み合わせた状態で使用するものであってもよい。このように第４ないし第６の抵抗Ｒ４，Ｒ５，Ｒ６を自在に組み合せることにより、様々な特性カーブを有する前記利得制御比ＧＲとすることができ、国内仕様または海外仕様など様々なテレビチューナーに合った増幅回路１０とすることができる。
【００５１】
この場合においても、外付けされた第５の抵抗Ｒ５が有する容量成分Ｃ３は、高抵抗で形成され前記第３の抵抗Ｒ３を介して前記アンテナ同調回路２０の出力端に接続される。よって、上記同様に等価的に前記第５の抵抗Ｒ５の容量成分Ｃが前記アンテナ同調回路２０の出力とグランド（ＧＮＤ）との間に接続されることを防止できる。よって、前記容量成分Ｃがアンテナ同調回路２に悪影響を与えること、すなわち同調周波数の可変範囲を低減させるような作用の発生を防止することが可能である。
【図面の簡単な説明】
【００５２】
【図１】図１は本発明のバイアス電圧設定機構を備えた増幅回路を示す回路構成図、
【図２】バイアス電圧設定機構を備えた増幅回路の他の動作状態を説明するための図１同様の回路構成図、
【図３】本発明の増幅装置におけるＡＧＣ電圧に対する利得制御比ＧＲの特性を示すグラフ、
【図４】従来の増幅回路の一例としてのＡＧＣ回路を示す回路構成図、
【符号の説明】
【００５３】
１０ 増幅回路
１１ 第１の増幅素子
１２ 第２の増幅素子（バイアス電圧設定部）
２０ アンテナ同調回路
３０ ＲＦ複同調回路
ｇ１ａ 第１の増幅素子の第１のゲート端子
ｇ２ａ 第１の増幅素子の第２のゲート端子
ｄ１ 第１の増幅素子のドレイン端子
ｓ１ 第１の増幅素子のソース端子
ｇ２ 第２の増幅素子のゲート端子
ｄ２ 第２の増幅素子のドレイン端子
ｓ２ 第２の増幅素子のソース端子
Ｒ１ 第１の抵抗（バイアス電圧設定部）
Ｒ２ 第２の抵抗（バイアス電圧設定部）
Ｒ３ 第３の抵抗（ハイインピーダンス素子）
Ｒ４ 第４の抵抗
Ｒ５ 第５の抵抗
Ｒ６ 第６の抵抗
【技術分野】
【０００１】
本発明は、テレビチューナー用のＲＦアンプなどの増幅回路に係わり、特にバイアス電圧設定機構を備えた増幅回路に関する。
【背景技術】
【０００２】
図４は従来の増幅回路の一例としてのＡＧＣ回路を示す回路構成図である。
図４に示すＡＧＣ回路１は、アンテナ同調回路２とＲＦ複同調回路３との間に設けられた利得設定機能付きの増幅回路として構成されている。
【０００３】
このＡＧＣ回路１は一点鎖線で囲まれた部分が一つのパッケージ１Ａとして構成されている。前記パッケージ１Ａの内部には、半導体プロセス工程により一体的に製造された第１の増幅素子４、第２の増幅素子５、第１の抵抗ｒ１および第２の抵抗ｒ２などが設けられている。
【０００４】
前記第１，第２の増幅素子４，５は２ゲート型のＭＯＳＦＥＴで構成されている。アンテナ同調回路２からの出力は入力信号Ｖinとして第１の増幅素子４の第１のゲート端子ｇ１に入力され、第２のゲート端子ｇ２にはＡＧＣ（自動利得制御）電圧が入力される。前記第２の増幅素子５はバイアス電圧を制御するＦＥＴであり、この第２の増幅素子５によりＡＧＣ電圧のレベルに応じて制御されたバイアス電圧Ｖｂが前記第１の増幅素子４の第１のゲート端子ｇ１に印加されるようになっている。
【０００５】
前記ＡＧＣ回路１は、前記入力信号Ｖinの強弱、すなわち電波の受信状態（電界レベルの強弱）に応じ、前記電波が強いときには増幅度を下げるように機能し、また電波が弱い場合には増幅度を上げるように機能する。
このようなＡＧＣ回路１は例えば以下の特許文献１などに記載されている。
【特許文献１】特開２００１−１５６５６５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
前記ＡＧＣ回路１は、例えばテレビチューナーなどに搭載されるが、テレビチューナーとしての製品仕様等に応じて前記バイアス電圧Ｖｂを変更することが求められる場合がある。上記ＡＧＣ回路１は、前記バイアス電圧Ｖｂが主として固定抵抗である前記第１の抵抗ｒ１と第２の抵抗ｒ２との抵抗分割比で設定される構成である。
【０００７】
このため、外部から前記バイアス電圧Ｖｂを変更したい場合には、前記第１の抵抗ｒ１と第２の抵抗ｒ２との抵抗分割比を変更する方法がある。具体的には、図４に示す前記パッケージ１Ａの外部に、例えば前記アンテナ同調回路２の出力端子とグランド（ＧＮＤ）との間に第３の抵抗ｒ３を前記第１の抵抗ｒ１に対して並列接続されるように外付けして第１の抵抗ｒ１側の合成抵抗値を下げる第１の方法と、前記アンテナ同調回路２とＲＦ復調回路３との間に第４の抵抗ｒ４が前記第２の抵抗ｒ２に対して並列接続されるように外付けして第２の抵抗ｒ２側の合成抵抗値を下げる第２の方法とが考えられる。
【０００８】
しかし、上記第１および第２の方法を用いた場合には、以下の示すような問題が生じる。
【０００９】
前記第１の方法、すなわち前記第１の抵抗ｒ１に対して第３の抵抗ｒ３を外付けする方法では、図４に示すように第３の抵抗ｒ３や内部の回路パターンなどが有する容量成分Ｃが、等価的にアンテナ同調回路２の出力とグランドとの間に接続される状態となる。前記容量成分Ｃはアンテナ同調回路２における同調周波数の可変範囲を低減させるような作用をするため、アンテナ同調回路２に悪影響を与えるという問題がある。
【００１０】
また前記第２の方法、すなわち前記第２の抵抗ｒ２に対して第４の抵抗ｒ４を外付けする方法においても、第４の抵抗ｒ４が有する容量成分が、上記同様に同調周波数の可変範囲を低減させるように作用するため、アンテナ同調回路２に悪影響を与える。さらには、ＡＧＣ回路１の入力端と出力端との間が前記第４の抵抗を介して接続されてしまうため、ＡＧＣ回路１の入出力間に帰還回路が形成されることになる。このため、帰還容量の増大に伴うＡＧＣ電圧変化による波形変化、あるいは異常な発振現象などを生じさせるという問題がある。
【００１１】
本発明は上記従来の課題を解決するためのものであり、外部から製品仕様等に応じた所望のバイアス電圧に容易に設定することができるとともに、回路に悪影響を与えることのないバイアス電圧設定機構を備えた増幅回路を提供することを目的としている。
【課題を解決するための手段】
【００１２】
本発明は、入力信号を増幅して出力信号として出力する増幅素子と、制御信号に基づいて前記出力信号からバイアス電圧を生成するバイアス電圧設定部と、前記バイアス電圧を前記増幅素子の入力部に印加させるとともに、バイアス電圧設定用部品が前記バイアス電圧設定部に外付けされたときに前記電子部品の容量成分が前記入力部に対して等価的に接続されるのを遮断するハイインピーダンス素子と、を有することを特徴とするものである。
【００１３】
本発明のバイアス電圧設定機構を備えた増幅回路では、増幅回路の出力側から入力側に信号を伝える帰還路にハイインピーダンス素子が設けられているため、出力側に外付けされた電子部品が有する容量成分の影響が入力側に伝わるのを防止することができる。このため、入力側に設けられるアンテナ同調回路に与える悪影響を低減することができる。
【００１４】
上記においては、前記増幅素子、前記バイアス電圧設定部および前記ハイインピーダンス素子が１つのパッケージ内に収納されていることが好ましい。
【００１５】
上記手段では増幅回路を小型化することができ、様々なテレビチューナーに使用することできる。
【００１６】
例えば、前記増幅素子が第１及び第２のゲート端子を有する第１のＦＥＴであり、前記バイアス電圧設定部が、一端がグランド側に接地された第１の抵抗と、前記第１の抵抗の他端にソース端子が接続された第２のＦＥＴと、前記第２のＦＥＴのドレイン端子と前記増幅素子の出力部との間に接続された第２の抵抗とで形成されるものとして構成することができる。
【００１７】
上記手段では、簡単な構成で確実に動作する増幅回路を提供することができる。
また前記ハイインピーダンス素子が、前記第１のＦＥＴの第１のゲート端子と前記第２のＦＥＴのドレイン端子との間に接続されるとともに高抵抗からなる第３の抵抗であることが好ましい。
【００１８】
上記手段では、各種の抵抗が出力側に外付けされた場合であっても、前記抵抗が有する容量成分が入力側に与える影響を確実に遮断することができる。
【００１９】
さらに上記において、前記パッケージの周囲には、少なくとも前記第１のＦＥＴの第１のゲート端子に接続される第１の外部端子と、前記第１のＦＥＴのドレイン端子に接続される第２の外部端子と、前記第１のＦＥＴのソース端子及び前記第１の抵抗の一端に接続される第３の外部端子と、前記第１のＦＥＴの第２のゲート端子及び前記第２のＦＥＴのゲート端子に接続される第４の外部端子と、前記第２のＦＥＴのドレイン端子に接続される第５の外部端子と、前記第２のＦＥＴのソース端子に接続される第６の外部端子が設けられているものが好ましい。
【００２０】
上記手段では、内部に増幅回路を備えたパッケージの外部に外付け抵抗を容易に取り付けることが可能となる。よって、増幅回路のバイアス電圧を仕様に応じた電圧値に確実に設定することができる。
【発明の効果】
【００２１】
本発明のバイアス電圧設定機構を備えた増幅回路では、パッケージの周囲に外付け抵抗を取り付けるだけで所望のバイアス電圧に確実に設定することができる。
【００２２】
また増幅回路において、前記外付けした抵抗に起因する影響が及ぶことを遮断することができるため、例えば入力側に設けたアンテナ同調回路における同調周波数の可変範囲の低減などの発生を防止することができる。
【発明を実施するための最良の形態】
【００２３】
図１は本発明のバイアス電圧設定機構を備えた増幅回路を示す回路構成図、図２はバイアス電圧設定機構を備えた増幅回路の他の動作状態を説明するための図１同様の回路構成図である。
【００２４】
図１においては、増幅回路１０の一例としてのＡＧＣ（自動利得調整）回路が、アンテナ（ＡＮＴ）同調回路２０とＲＦ複同調回路３０との間に設けられる実施態様として示されている。このようなＡＧＣ回路は、国内仕様または海外仕様のテレビチューナーなどに搭載される。
【００２５】
前記増幅回路１０は、例えばシリコン基板上にスパッタリングや蒸着などの成膜手段を用いて形成する半導体プロセス工程により一体的なパッケージ１０Ａとして製造されている。前記パッケージ１０Ａの内部には第１の増幅素子１１、第２の増幅素子１２、第１の抵抗Ｒ１、第２の抵抗Ｒ２および高抵抗値からなる第３の抵抗（ハイインピーダンス素子）Ｒ３などが設けられている。
【００２６】
前記第１の増幅素子１１は第１，第２のゲート端子ｇ１ａ，ｇ１ｂと、ドレイン端子ｄ１と、ソース端子ｓ１とを備えた２ゲート型のＭＯＳＦＥＴで構成されている。また前記第２の増幅素子１２は，ゲート端子ｇ２、ドレイン端子ｄ２およびソース端子ｓ２を一つづつ備えた通常（１ゲート型）のＭＯＳＦＥＴで形成されている。
【００２７】
前記パッケージ１０Ａの周囲には、第１ないし第６の外部端子１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅおよび１０ｆが設けられている。そして、第１の増幅素子１１および第２の増幅素子１２の各端子は、前記パッケージ１０Ａに設けられたいずれかの前記第１の外部端子１０ａないし第６の外部端子１０ｆにそれぞれ接続されている。
【００２８】
例えば、一方の第１の増幅素子１１では、第１のゲート端子ｇ１ａが第１の外部端子１０ａに、前記ドレイン端子ｄ１が第２の外部端子１０ｂに、前記ソース端子ｓ１が第３の外部端子１０ｆに、前記第２のゲート端子ｇ１ｂが第４の外部端子１０ｅにそれぞれ接続されている。
【００２９】
また他方の第２の増幅素子１２では、前記ゲート端子ｇ２が前記第１の増幅素子１１の前記第２のゲート端子ｇ１ｂとともに第４の外部端子１０ｅに接続され、前記ドレイン端子ｄ２は第５の外部端子１０ｃに、前記ソース端子ｓ２は第６の外部端子１０ｄにそれぞれ接続されている。
【００３０】
前記第１の抵抗Ｒ１は前記第２の増幅素子１２のソース端子ｓ２と前記第３の外部端子１０ｆとの間に接続されており、前記第２の抵抗Ｒ２は前記第１の増幅素子１１のドレイン端子ｄ１と前記第２の増幅素子１２のドレイン端子ｄ２との間（第２の外部端子１０ｂと第５の外部端子１０ｃとの間）に接続されている。さらに前記第３の抵抗Ｒ３は前記第１の増幅素子１１の第１のゲート端子ｇ１ａと前記第２の増幅素子１２のドレイン端子ｄ２との間（第１の外部端子１０ａと第５の外部端子１０ｃとの間）に接続されている。
【００３１】
上記のような構成からなる増幅回路１０は、アンテナ同調回路２０とＲＦ複同調回路３０との間に設置される。すなわち、前記増幅回路１０の第１の外部端子１０ａにアンテナ同調回路２０の出力端子が接続され、第２の外部端子１０ｂにＲＦ複同調回路３０の入力端子が接続されており、アンテナ同調回路２０から出力される入力信号Ｖinは第１の外部端子１０ａを介して第１の増幅素子１１の入力部に入力され、増幅後の出力信号Ｖoutが第２の外部端子１０ｂを介して後段に設けられたＲＦ複同調回路３０に向けて出力される。また前記第３の外部端子１０ｆがグランド（ＧＮＤ）に接地されており、第４の外部端子１０ｅには外部からのＡＧＣ電圧（制御電圧）が印加されている。
【００３２】
なお、第１の増幅素子１１のドレイン端子ｄ１（第２の外部端子１０ｂ）とグランド（ＧＮＤ）との間には直列接続されたインダクタＬとコンデンサＣが設けられており、その接続部には所定の電源電圧である＋Ｂ電圧が印加されている。
【００３３】
上記増幅回路１０の動作について説明する。
ＡＧＣ電圧は、ＲＦ復同調回路３０側に設けられた図示しない利得制御回路から出力されており、前記パッケージ１０Ａの前記第４の外部端子１０ｅを介して前記第１の増幅素子１１の第２のゲート端子ｇ１ｂと前記第２の増幅素子１２のゲート端子ｇ２のそれぞれに入力される。
【００３４】
ここで、前記ＡＧＣ電圧が前記第２の増幅素子１２のゲート端子ｇ２に入力されると、前記第２の増幅素子１２のドレイン端子ｄ２−ソース端子ｓ２の間の電圧は、前記ＡＧＣ電圧に応じた所定のドレイン−ソース間電圧ＶＤＳに設定される。前記ドレイン端子ｄ２の電圧Ｖｄ２は、前記第２の増幅素子１２に流れるドレイン電流をＩｄ１とすると、以下の数１で示される値に設定される。
【００３５】
【数１】
【００３６】
そして、この第２の増幅素子１２で設定された前記ドレイン端子ｄ２の電圧Ｖｄ２は、前記第３の抵抗Ｒ３を介して前記第１の増幅素子１１の第１のゲート端子ｇ１ａにバイアス電圧Ｖｂ（＝Ｖｄ２）として印加される。すなわち、前記第１の抵抗Ｒ１、第２の増幅素子１２および第２の抵抗Ｒ２はバイアス電圧設定部として機能している。
【００３７】
第１の増幅素子１１のドレイン端子ｄ１には、所定の＋Ｂ電圧がインダクタＬを介して印加されている。このため、入力信号Ｖinが前記第１のゲート端子ｇ１ａに入力され、且つ前記ＡＧＣ電圧が第２のゲート端子ｇ１ｂに印加されると、前記第１の増幅素子１１のドレイン端子ｄ１には前記入力信号Ｖinが前記ＡＧＣ電圧に応じて増幅された出力信号Ｖoutとして出力される。
【００３８】
次に、製品仕様に応じて前記バイアス電圧Ｖｂを小さくする場合について説明する。
図１に点線にて示すように、前記バイアス電圧Ｖｂを小さくする場合には、前記パッケージ１０Ａに設けられた第６の外部端子１０ｄと第３の外部端子１０ｆとの間にバイアス電圧設定用としての第４の抵抗Ｒ４が外付けされる。前記第４の抵抗Ｒ４は、前記第１の抵抗Ｒ１に対して並列的に接続される関係にある。このため、前記第２の増幅素子１２のドレイン端子ｄ２の電圧Ｖｄ２は、以下の数２で示される値に設定することができる。
【００３９】
【数２】
【００４０】
ただし、Ｒｘは第１の抵抗Ｒ１と第４の抵抗Ｒ４とを並列接続したときの合成抵抗であり、以下の数３で示される値である。
【００４１】
【数３】
【００４２】
第１の抵抗Ｒ１と前記合成抵抗ＲｘとはＲ１＞Ｒｘの関係があるため、合成抵抗Ｒｘにおける電圧降下はＲ１の電圧降下よりも小さい。このため、前記第２の増幅素子１２の出力電圧、すなわちドレイン端子ｄ２の電圧Ｖｄ２を小さくすることができる。よって、前記第３の抵抗Ｒ３を介して第１の増幅素子１１の第１のゲート端子ｇ１ａに印加されるバイアス電圧Ｖｂ（＝Ｖｄ２）の値を小さくすることができる。
【００４３】
ここで、前記第３の抵抗Ｒ３は例えば数ＭΩ程度の高抵抗で形成されている。このため、外付けされた第４の抵抗Ｒ４が有する容量成分Ｃ１（図１に点線で示す）が、上記従来のように増幅回路１０の前記入力部に対して等価的に接続されること、すなわち前記アンテナ同調回路２０の出力とグランドとの間に接続されることを遮断することができる。すなわち、前記高抵抗からなる第３の抵抗Ｒ３は、外付け抵抗（第４の抵抗Ｒ４）が有する容量成分の影響が入力側に伝わることを防止するハイインピーダンス素子として機能している。
【００４４】
よって、前記容量成分Ｃ１がアンテナ同調回路２に悪影響を与えることを防止すること、すなわち同調周波数の可変範囲を低減させるような作用を起こすような不具合の発生を抑えることができる。
【００４５】
次に、製品仕様に応じて前記バイアス電圧Ｖｂを高める場合について説明する。
図２に示すように、前記バイアス電圧Ｖｂを高める場合には、前記パッケージ１０Ａに設けられた第２の外部端子１０ｂと第５の外部端子１０ｃとの間にバイアス電圧設定用としての第６の抵抗Ｒ６を外付けすることにより実現することができる。
【００４６】
すなわち、前記第６の抵抗Ｒ６は前記第２の抵抗Ｒ２に対して並列的に接続される関係にあるため、前記第１の増幅素子１１のドレイン端子ｄ１と前記第２の増幅素子１２のドレイン端子ｄ２との間の合成抵抗Ｒｙが小さくなる。このため、前記第１の増幅素子１１のドレイン端子ｄ１とグランド（ＧＮＤ）との間の総合的な抵抗値が小さくなるため、第２の増幅素子１２に流れるドレイン電流Ｉｄ１を大きくすることができる。よって、前記第１の抵抗Ｒ１における電圧降下が大きくなるため、前記第２の増幅素子１２のドレイン端子ｄ２の電圧Ｖｄ２を高めることができる。よって、前記第３の抵抗Ｒ３を介して第１の増幅素子１１の第１のゲート端子ｇ１ａに印加されるバイアス電圧Ｖｂ（＝Ｖｄ２）の値を高めることが可能となる。
【００４７】
この場合においても、前記第３の抵抗Ｒ３は高抵抗で形成されているため、上記同様外付けされたバイアス電圧設定用の第６の抵抗Ｒ６が有する容量成分Ｃ２（図２に点線で示す）が、前記増幅回路１０の前記入力部に対して等価的に接続されることを遮断することができる。よって、前記容量成分Ｃ２がアンテナ同調回路２に悪影響を与えること、すなわち同調周波数の可変範囲を低減させるような作用の発生を防止することができる。
【００４８】
図３は本発明の増幅装置におけるＡＧＣ電圧に対する利得制御比ＧＲの特性を示すグラフである。図３において曲線Ａは図１および図２に示す第５の外部端子１０ｃと第６の外部端子１０ｄとの間に第５の抵抗Ｒ５（バイアス電圧設定用）が設けられていない場合を示し、曲線Ｂは第５の外部端子１０ｃと第６の外部端子１０ｄとの間に第５の抵抗Ｒ５（バイアス電圧設定用）を設けた場合を示している。また曲線Ｃは第５の抵抗Ｒ５として前記曲線Ｂとは大きさが異なる抵抗を接続した場合を示している。
【００４９】
このように前記第５の外部端子１０ｃと第６の外部端子１０ｄとの間にバイアス電圧設定用として第５の抵抗Ｒ５を接続すると、ＡＧＣ電圧に対する利得制御比ＧＲの特性を、第５の抵抗Ｒ５を有しない曲線Ａから曲線Ｂや曲線Ｃに変更することができる。よって、前記第５の抵抗Ｒ５を適宜選択することにより、製品仕様に応じた利得制御比ＧＲを有する増幅回路１０とすることができる。
【００５０】
なお、前記バイアス電圧設定用の第５の抵抗Ｒ５は必要に応じて単独で接続するものであってもよいし、前記第４の抵抗Ｒ４と第５の抵抗Ｒ５と組み合わせた状態で使用するもの、あるいは前記第６の抵抗Ｒ６と第５の抵抗Ｒ５とを組み合わせた状態で使用するものであってもよい。このように第４ないし第６の抵抗Ｒ４，Ｒ５，Ｒ６を自在に組み合せることにより、様々な特性カーブを有する前記利得制御比ＧＲとすることができ、国内仕様または海外仕様など様々なテレビチューナーに合った増幅回路１０とすることができる。
【００５１】
この場合においても、外付けされた第５の抵抗Ｒ５が有する容量成分Ｃ３は、高抵抗で形成され前記第３の抵抗Ｒ３を介して前記アンテナ同調回路２０の出力端に接続される。よって、上記同様に等価的に前記第５の抵抗Ｒ５の容量成分Ｃが前記アンテナ同調回路２０の出力とグランド（ＧＮＤ）との間に接続されることを防止できる。よって、前記容量成分Ｃがアンテナ同調回路２に悪影響を与えること、すなわち同調周波数の可変範囲を低減させるような作用の発生を防止することが可能である。
【図面の簡単な説明】
【００５２】
【図１】図１は本発明のバイアス電圧設定機構を備えた増幅回路を示す回路構成図、
【図２】バイアス電圧設定機構を備えた増幅回路の他の動作状態を説明するための図１同様の回路構成図、
【図３】本発明の増幅装置におけるＡＧＣ電圧に対する利得制御比ＧＲの特性を示すグラフ、
【図４】従来の増幅回路の一例としてのＡＧＣ回路を示す回路構成図、
【符号の説明】
【００５３】
１０ 増幅回路
１１ 第１の増幅素子
１２ 第２の増幅素子（バイアス電圧設定部）
２０ アンテナ同調回路
３０ ＲＦ複同調回路
ｇ１ａ 第１の増幅素子の第１のゲート端子
ｇ２ａ 第１の増幅素子の第２のゲート端子
ｄ１ 第１の増幅素子のドレイン端子
ｓ１ 第１の増幅素子のソース端子
ｇ２ 第２の増幅素子のゲート端子
ｄ２ 第２の増幅素子のドレイン端子
ｓ２ 第２の増幅素子のソース端子
Ｒ１ 第１の抵抗（バイアス電圧設定部）
Ｒ２ 第２の抵抗（バイアス電圧設定部）
Ｒ３ 第３の抵抗（ハイインピーダンス素子）
Ｒ４ 第４の抵抗
Ｒ５ 第５の抵抗
Ｒ６ 第６の抵抗
【特許請求の範囲】
【請求項１】
入力信号を増幅して出力信号として出力する増幅素子と、制御信号に基づいて前記出力信号からバイアス電圧を生成するバイアス電圧設定部と、前記バイアス電圧を前記増幅素子の入力部に印加させるとともに、バイアス電圧設定用部品が前記バイアス電圧設定部に外付けされたときに前記バイアス電圧設定用部品の容量成分が前記入力部に対して等価的に接続されるのを遮断するハイインピーダンス素子と、を有することを特徴とするバイアス電圧設定機構を備えた増幅回路。
【請求項２】
前記増幅素子、前記バイアス電圧設定部および前記ハイインピーダンス素子が１つのパッケージ内に収納されていることを特徴とする請求項１記載のバイアス電圧設定機構を備えた増幅回路。
【請求項３】
前記増幅素子が第１及び第２のゲート端子を有する第１のＦＥＴであり、前記バイアス電圧設定部が、一端がグランド側に接地された第１の抵抗と、前記第１の抵抗の他端にソース端子が接続された第２のＦＥＴと、前記第２のＦＥＴのドレイン端子と前記増幅素子の出力部との間に接続された第２の抵抗とで形成されていることを特徴とする請求項１または２記載のバイアス電圧設定機構を備えた増幅回路。
【請求項４】
前記ハイインピーダンス素子が、前記第１のＦＥＴの第１のゲート端子と前記第２のＦＥＴのドレイン端子との間に接続されるとともに高抵抗からなる第３の抵抗であることを特徴とする請求項３記載のバイアス電圧設定機構を備えた増幅回路。
【請求項５】
前記パッケージの周囲には、少なくとも前記第１のＦＥＴの第１のゲート端子に接続される第１の外部端子と、前記第１のＦＥＴのドレイン端子に接続される第２の外部端子と、前記第１のＦＥＴのソース端子及び前記第１の抵抗の一端に接続される第３の外部端子と、前記第１のＦＥＴの第２のゲート端子及び前記第２のＦＥＴのゲート端子に接続される第４の外部端子と、前記第２のＦＥＴのドレイン端子に接続される第５の外部端子と、前記第２のＦＥＴのソース端子に接続される第６の外部端子が設けられていることを特徴とする請求項３又は４に記載のバイアス電圧設定機構を備えた増幅回路。
【請求項１】
入力信号を増幅して出力信号として出力する増幅素子と、制御信号に基づいて前記出力信号からバイアス電圧を生成するバイアス電圧設定部と、前記バイアス電圧を前記増幅素子の入力部に印加させるとともに、バイアス電圧設定用部品が前記バイアス電圧設定部に外付けされたときに前記バイアス電圧設定用部品の容量成分が前記入力部に対して等価的に接続されるのを遮断するハイインピーダンス素子と、を有することを特徴とするバイアス電圧設定機構を備えた増幅回路。
【請求項２】
前記増幅素子、前記バイアス電圧設定部および前記ハイインピーダンス素子が１つのパッケージ内に収納されていることを特徴とする請求項１記載のバイアス電圧設定機構を備えた増幅回路。
【請求項３】
前記増幅素子が第１及び第２のゲート端子を有する第１のＦＥＴであり、前記バイアス電圧設定部が、一端がグランド側に接地された第１の抵抗と、前記第１の抵抗の他端にソース端子が接続された第２のＦＥＴと、前記第２のＦＥＴのドレイン端子と前記増幅素子の出力部との間に接続された第２の抵抗とで形成されていることを特徴とする請求項１または２記載のバイアス電圧設定機構を備えた増幅回路。
【請求項４】
前記ハイインピーダンス素子が、前記第１のＦＥＴの第１のゲート端子と前記第２のＦＥＴのドレイン端子との間に接続されるとともに高抵抗からなる第３の抵抗であることを特徴とする請求項３記載のバイアス電圧設定機構を備えた増幅回路。
【請求項５】
前記パッケージの周囲には、少なくとも前記第１のＦＥＴの第１のゲート端子に接続される第１の外部端子と、前記第１のＦＥＴのドレイン端子に接続される第２の外部端子と、前記第１のＦＥＴのソース端子及び前記第１の抵抗の一端に接続される第３の外部端子と、前記第１のＦＥＴの第２のゲート端子及び前記第２のＦＥＴのゲート端子に接続される第４の外部端子と、前記第２のＦＥＴのドレイン端子に接続される第５の外部端子と、前記第２のＦＥＴのソース端子に接続される第６の外部端子が設けられていることを特徴とする請求項３又は４に記載のバイアス電圧設定機構を備えた増幅回路。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２００７−４３５４０（Ｐ２００７−４３５４０Ａ）
【公開日】平成１９年２月１５日（２００７．２．１５）
【国際特許分類】
【出願番号】特願２００５−２２６６６０（Ｐ２００５−２２６６６０）
【出願日】平成１７年８月４日（２００５．８．４）
【出願人】（００００１００９８）アルプス電気株式会社 (4,263)
【Ｆターム（参考）】
【公開日】平成１９年２月１５日（２００７．２．１５）
【国際特許分類】
【出願日】平成１７年８月４日（２００５．８．４）
【出願人】（００００１００９８）アルプス電気株式会社 (4,263)
【Ｆターム（参考）】
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