バンドギャップ回路、低電圧検出回路及びレギュレータ回路
【課題】オペアンプのオフセット電圧の影響を抑えたバンドギャップ電圧と最低動作電圧を抑えたバンドギャップ電圧とを得ることを目的とする。
【解決手段】開示の装置は、第１及び第２のＰＮＰトランジスタ、第２のＰＮＰトランジスタのエミッタに一端が接続された第１の抵抗、第１のＰＮＰトランジスタのエミッタ及び第１の抵抗の他端が入力に接続され、負帰還制御が行われる第１のオペアンプを有する。また、開示の装置は、第１及び第２のＰＮＰトランジスタのエミッタにベースが接続された第３及び第４のＰＮＰトランジスタ、第４のＰＮＰトランジスタのエミッタに一端が接続された第２の抵抗、第３のＰＮＰトランジスタのエミッタ及び第２の抵抗の他端が入力に接続された、負帰還制御が行われる第２のオペアンプを有する。
【解決手段】開示の装置は、第１及び第２のＰＮＰトランジスタ、第２のＰＮＰトランジスタのエミッタに一端が接続された第１の抵抗、第１のＰＮＰトランジスタのエミッタ及び第１の抵抗の他端が入力に接続され、負帰還制御が行われる第１のオペアンプを有する。また、開示の装置は、第１及び第２のＰＮＰトランジスタのエミッタにベースが接続された第３及び第４のＰＮＰトランジスタ、第４のＰＮＰトランジスタのエミッタに一端が接続された第２の抵抗、第３のＰＮＰトランジスタのエミッタ及び第２の抵抗の他端が入力に接続された、負帰還制御が行われる第２のオペアンプを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、温度に依存しないバンドギャップ電圧を生成するバンドギャップ回路に関する。
【背景技術】
【０００２】
一般的に、温度及び電源電圧に依存しない基準電圧が必要な場合、バンドギャップ回路と呼ばれる基準電圧発生回路が広く用いられている。例えば、バンドギャップ回路は、順バイアスされたｐｎ接合の電圧と、絶対温度に比例するＰＴＡＴ（Proportional To Absolute Temperature）電圧とを加算する。順バイアスされたｐｎ接合の電圧は、ｐｎ接合の電圧を１次式で近似すると、絶対温度に対して負の線形依存性（以後、ＣＴＡＴ（Complementary To Absolute Temperature）とも称する）があることが知られている。従って、温度に依存しない基準電圧、いわゆるバンドギャップ電圧は、この順バイアスされたｐｎ接合の電圧と適切なＰＴＡＴ電圧の加算によって得られる。この種のバンドギャップ回路は、各種の回路が考案され実用されてきた。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許公報第７，１９３，４５４号
【特許文献２】米国特許公報第５，２２９，７１０号
【特許文献３】米国特許公報第５，３２５，０４５号
【特許文献４】米国特許公報第６，３６２，６１２号
【特許文献５】米国特許公報第６，３８１，４９１号
【特許文献６】米国特許公報第６，６１４，２０９号
【特許文献７】米国特許公報第６，６５７，４８０号
【特許文献８】米国特許公報第６，８２８，８４７号
【特許文献９】米国特許公報第６，８９１，３５８号
【特許文献１０】米国特許公報第７，２１１，９９３号
【特許文献１１】特開２００４−２７２３４６号公報
【特許文献１２】特開２００６−５１９４３３号公報
【特許文献１３】特表２００６−５１２６８２号公報
【非特許文献】
【０００４】
【非特許文献１】R. S. Mao et al., “A New On-Chip Voltage Regulator for High Density CMOS DRAMs,” 1992 Symp. VLSI Circuits Dig. of Tech. Papers, pp.108-109, 1992.
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、バンドギャップ回路では、オペアンプのオフセット電圧の影響により、バンドギャップ電圧が変動するという問題がある。一方で、オフセット電圧の影響をなるべく小さくしようとすると、バンドギャップ回路の最低動作電圧が大きくなるという問題がある。
【課題を解決するための手段】
【０００６】
開示の装置は、第１のバンドギャップ電圧を生成する第１の基準電圧生成回路と、第２のバンドギャップ電圧を生成する第２の基準電圧生成回路と、を備える。
【０００７】
第１の基準電圧生成回路は、第１及び第２のＰＮＰトランジスタ、第２のＰＮＰトランジスタのエミッタに一端が接続された第１の抵抗、第１のＰＮＰトランジスタのエミッタ及び第１の抵抗の他端が入力に接続された第１のオペアンプを有する。第１の基準電圧生成回路では、第１及び第２のＰＮＰトランジスタの電流密度を互いに異ならせ、第１のオペアンプの負帰還制御により、第１のＰＮＰトランジスタのエミッタの電位と第１の抵抗の他端の電位とを等しくして、第１のバンドギャップ電圧を生成する。
【０００８】
第２の基準電圧生成回路は、上述の第１及び第２のＰＮＰトランジスタに加え、第１のＰＮＰトランジスタのエミッタにベースが接続された第３のＰＮＰトランジスタ、第２のＰＮＰトランジスタのエミッタにベースが接続された第４のＰＮＰトランジスタを有する。また、第２の基準電圧生成回路は、第４のＰＮＰトランジスタのエミッタに一端が接続された第２の抵抗、第３のＰＮＰトランジスタのエミッタ及び第２の抵抗の他端が入力に接続された第２のオペアンプを有する。第２の基準電圧生成回路では、第３及び第４のＰＮＰトランジスタの電流密度を互いに異ならせ、第２のオペアンプの負帰還制御により、第３のＰＮＰトランジスタのエミッタの電位と第２の抵抗の他端の電位とを等しくして、第２のバンドギャップ電圧を生成する。
【発明の効果】
【０００９】
開示の装置によれば、第１及び第２のバンドギャップ電圧を同時に得ることができる。ここで、第２のバンドギャップ電圧と比較して、第１のバンドギャップ電圧は、電源電圧が低くても生成可能である。一方、第１のバンドギャップ電圧と比較して、第２のバンドギャップ電圧は、オペアンプにおけるオフセット電圧の影響が小さいため精度が高い。また、開示の装置によれば、第１の基準電圧生成回路と第２の基準電圧生成回路とで、第１及び第２のＰＮＰトランジスタが共有されている。従って、第１及び第２の出力基準回路をそれぞれ独立に設ける場合と比較して、回路素子面積の削減を達成することが可能である。
【図面の簡単な説明】
【００１０】
【図１】バンドギャップ回路の回路図の一例である。
【図２】バンドギャップ回路におけるオフセット電圧の影響を考慮した回路図である。
【図３】バンドギャップ回路の回路図の一例である。
【図４】バンドギャップ回路におけるオフセット電圧の影響を考慮した回路図である。
【図５】バンドギャップ回路の回路図の一例である。
【図６】実施形態に係るバンドギャップ回路の回路図の一例である。
【図７】実施形態に係るバンドギャップ回路のトランジスタレベルの回路図の一例。
【図８】実施形態に係るバンドギャップ回路のトランジスタレベルの回路図の一例。
【図９】バンドギャップ回路における出力基準電圧と温度との関係を示す図。
【図１０】バンドギャップ回路における出力基準電圧Ｖと温度との関係を示す図。
【図１１】バンドギャップ回路における出力基準電圧と電源電圧との関係を示す図。
【図１２】出力基準電圧と電源電圧との関係を示す拡大図。
【図１３】出力基準電圧と電源電圧との関係を示す拡大図。
【図１４】実施形態に係るバンドギャップ回路を適用したマイクロコントローラの回路図の一例である。
【図１５】低電圧検出回路の回路図の一例である。
【図１６】低電圧検出回路におけるコンパレータについてのトランジスタレベルの回路図の一例である。
【図１７】出力基準電圧を切り替えることが可能な低電圧検出回路の回路図の一例。
【図１８】変形例に係るバンドギャップ回路の回路図の一例である。
【図１９】出力基準電圧を切り替えることが可能なレギュレータ回路の回路図の一例である。
【発明を実施するための形態】
【００１１】
以下、実施形態の一例について図面を参照しつつ説明する。
【００１２】
［バンドギャップ回路］
最初に、比較のため、一般的なバンドギャップ回路の例について図１〜図４を用いて説明する。
【００１３】
図１は、一般的なバンドギャップ回路の回路図の一例である。図１のバンドギャップ回路は、抵抗Ｒ１、Ｒ２、Ｒ３、オペアンプＡＭＰ１、ＰＮＰトランジスタ（正確にはＰＮＰバイポーラトランジスタ、以下、単に「ＢＪＴ」と称する）Ｑ１、Ｑ２を有する。ＧＮＤはＧＮＤ端子を示し、ＶＢＧＲは出力基準電圧を示し、ＩＭ、ＩＰは内部のノードを示している。なお、抵抗に添えられた数値は抵抗値の例を示している。なお、ＢＪＴＱ１、Ｑ２に添えられた数値（×１、×１０）は、ＢＪＴＱ１、Ｑ２の相対的な面積の比の例を示している。また、ＶＢＥ１は、ＢＪＴＱ１のベース・エミッタ間電圧を示し、ＶＢＥ２は、ＢＪＴＱ２のベース・エミッタ間電圧を示している。なお、以下において、ＢＪＴに流れる電流といった場合には、特に断りがない限り、エミッタ電流のことを示すものとする。
【００１４】
図１のバンドギャップ回路において、ＢＪＴＱ１のエミッタには、抵抗Ｒ１の一端が接続され、ＢＪＴＱ２のエミッタには、抵抗Ｒ３の一端が接続されている。オペアンプＡＭＰ１の入力ＩＭには、抵抗Ｒ３の他端が接続され、入力ＩＰには、ＢＪＴＱ１のエミッタが接続されている。抵抗Ｒ２は、抵抗Ｒ１に対して並列に設けられており、抵抗Ｒ２の一端は、抵抗Ｒ３の他端に接続されている。オペアンプＡＭＰ１の出力、抵抗Ｒ１の他端、及び、抵抗Ｒ２の他端は、出力基準電圧ＶＢＧＲに設定された電圧線ＶＬに接続されている。従って、電圧線ＶＬ、抵抗Ｒ２によって、オペアンプＡＭＰ１の負帰還回路が形成される。
【００１５】
ＢＪＴのベース・エミッタ間電圧（ｐｎ接合の順方向電圧）をＶＢＥとすると、ＶＢＥは、以下の式（１）で表される。
【００１６】
ＶＢＥ＝Ｖｅｇ−ａ・Ｔ ・・・（１）
ここで、Ｖｅｇはシリコンのバンドギャップ電圧を示し、Ｔは絶対温度を示し、ａは電圧ＶＢＥの温度係数を示している。ここで、Ｖｅｇは約１．２Ｖであることが知られており、実用領域では、ａの値は、約２ｍＶ／℃となることが知られている。従って、例えば、Ｔ＝３００Ｋの場合には、ベース・エミッタ間電圧ＶＢＥは約６００ｍＶとなる。
【００１７】
ＢＪＴのエミッタ電流ＩＥと電圧ＶＢＥとの関係は、以下の式（２）で表される。
【００１８】
ＩＥ＝ＩＯ・ｅｘｐ{ｑ・ＶＢＥ／（ｋ・Ｔ）} ・・・（２）
ここで、ＩＯは、ＢＪＴのエミッタ面積に比例する定数を示し、ｑは電子の電荷を示し、ｋはボルツマン定数を示している。
【００１９】
オペアンプＡＭＰ１の負帰還制御により、オペアンプＡＭＰ１の電圧利得が十分大きい場合には、オペアンプＡＭＰ１の入力ＩＭとＩＰの電位が互いに等しくなって回路が安定する。このとき、図１に示すように、抵抗Ｒ１、Ｒ２の抵抗値の比を１００ｋ：１Ｍ＝１：１０にすると、ＢＪＴＱ１、Ｑ２に流れる電流の大きさの比は１０：１となる。ＢＪＴＱ２に流れる電流をＩとすると、ＢＪＴＱ１に流れる電流はＩ×１０となる。図１において、ＢＪＴＱ１、Ｑ２に添えられた「Ｉ×１０」、「Ｉ」は、ＢＪＴＱ１、Ｑ２に流れる電流の相対関係を示す。
【００２０】
また、図１において、ＢＪＴＱ２のエミッタ面積は、ＢＪＴＱ１のエミッタ面積の１０倍であるとする。図１において、ＢＪＴＱ１、Ｑ２に添えられた「×１」、「×１０」は、エミッタ面積の相対関係を示す。
【００２１】
先にも述べたように、ＶＢＥ１は、ＢＪＴＱ１のベース・エミッタ間電圧を示し、ＶＢＥ２は、ＢＪＴＱ２のベース・エミッタ間電圧を示している。従って、ＢＪＴＱ１、Ｑ２のエミッタ電流は、式（２）を用いて、以下の式（３）、（４）で表される。
【００２２】
１０×Ｉ＝ＩＯ・ｅｘｐ{ｑ・ＶＢＥ１／（ｋ・Ｔ）} ・・・（３）
Ｉ＝１０×ＩＯ・ｅｘｐ{ｑ・ＶＢＥ２／（ｋ・Ｔ）} ・・・（４）
式（３）を式（４）で両辺割り算すると、以下の式（５）が得られる。
【００２３】
１００＝ｅｘｐ{ｑ・ＶＢＥ１／（ｋ・Ｔ）−ｑ・ＶＢＥ２／（ｋ・Ｔ）}・・（５）
ここで、ＶＢＥ１−ＶＢＥ２＝ΔＶＢＥとすると、式（５）は以下の式（６）で表される。
【００２４】
ΔＶＢＥ＝（ｋ・Ｔ／ｑ）ｌｎ（１００） ・・・（６）
式（６）より、ＢＪＴＱ１、Ｑ２のベース・エミッタ間電圧の差ΔＶＢＥは、ＢＪＴＱ１、Ｑ２の電流密度比の対数たるｌｎ（１００）と熱電圧たるｋ・Ｔ／ｑとの積で表されることが分かる。図１より分かるように、入力ＩＰの電位はＶＢＥ１となる。オペアンプＡＭＰ１の入力ＩＭとＩＰの電位が互いに等しくなっているので、入力ＩＭの電位はＶＢＥ１となる。従って、抵抗Ｒ３の両端の電圧は、ＶＢＥ１−ＶＢＥ２＝ΔＶＢＥとなり、抵抗Ｒ２、Ｒ３には、ΔＶＢＥ／Ｒ３の電流が流れる。従って、抵抗Ｒ２の両端の電圧ＶＲ２は、以下の式（７）で表される。
【００２５】
ＶＲ２＝ΔＶＢＥ・Ｒ２／Ｒ３ ・・・（７）
また、先にも述べたように、オペアンプＡＭＰ１の入力ＩＭとＩＰの電位が互いに等しく、入力ＩＭの電位はＶＢＥ１となるので、出力基準電圧ＶＢＧＲは、以下の式（８）で表される。
【００２６】
ＶＢＧＲ＝ＶＢＥ１＋ＶＲ２
＝ＶＢＥ１＋ΔＶＢＥ・Ｒ２／Ｒ３ ・・・（８）
式（１）にも示したように、ｐｎ接合の順方向電圧ＶＢＥ１は温度の上昇に伴って減少する負の温度依存特性を持つ。一方、式（６）に示したように、ＢＪＴＱ１、Ｑ２のベース・エミッタ間電圧の差ΔＶＢＥは温度に比例して大きくなる。即ち、式（８）において、ΔＶＢＥ・Ｒ２／Ｒ３がＰＴＡＴ電圧に相当する。従って、Ｒ２／Ｒ３や電流密度といった値を適切に選ぶことで、出力基準電圧ＶＢＧＲは、温度に依存しない値となる。そのときの出力基準電圧ＶＢＧＲは、シリコンのバンドギャップ電圧に相当する約１．２Ｖとなる。
【００２７】
図１のバンドギャップ回路では、比較的単純な回路で、温度に依存しない基準電圧を発生できる利点がある。しかし、実際の集積回路では、オペアンプＡＭＰ１における素子の特性がばらつくことにより、オペアンプＡＭＰ１の入力ＩＭとＩＰの電位は、完全には一致しない。理想的な集積回路において、オペアンプＡＭＰ１の負帰還制御が行われて、オペアンプＡＭＰ１の入力ＩＭとＩＰの電位が互いに等しくなった場合、オペアンプＡＭＰ１の出力電圧は例えば電源電圧の１／２となる。しかし、実際の集積回路では、オペアンプＡＭＰ１における素子の特性がばらつくため、オペアンプＡＭＰ１の負帰還制御が行われて、オペアンプＡＭＰ１の出力電圧が電源電圧の１／２となるときには、入力ＩＭとＩＰの電位は互いに異なっている。このときの入力ＩＭとＩＰとの電位差がいわゆる「オフセット電圧」である。典型的なオフセット電圧は＋１０ｍＶ〜−１０ｍＶ程度であることが知られている。このため、出力基準電圧ＶＢＧＲは、バンドギャップ回路が有するオペアンプＡＭＰ１のオフセット電圧の影響を受ける。以下では、このオフセット電圧が出力基準電圧ＶＢＧＲにどのように影響を及ぼすかについて説明する。
【００２８】
図２は、図１のバンドギャップ回路におけるオフセット電圧の影響を考慮した回路図である。図２において、図１で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。図２のバンドギャップ回路は、図１のバンドギャップ回路におけるオペアンプＡＭＰ１を理想オペアンプＩＡＭＰ１とオフセット電圧ＶＯＦＦとの組み合わせに置き換えている。理想オペアンプＩＡＭＰ１は、オフセット電圧が０ｍＶとされた理想的なオペアンプである。図２のバンドギャップ回路では、理想オペアンプＩＡＭＰ１の入力ＩＩＭとＩＰの電位が一致し、入力ＩＩＭの電位がＶＢＥ１となる。つまり、オペアンプＡＭＰ１のオフセット電圧ＶＯＦＦは理想オペアンプＩＡＭＰ１の入力ＩＩＭに付加されており、入力ＩＭの電位は、ノードＩＩＭの電位にオフセット電圧ＶＯＦＦが加算された値になる。即ち、入力ＩＭとＩＰの電位は、オフセット電圧ＶＯＦＦ分だけずれる。
【００２９】
先の図１のバンドギャップ回路において、オフセット電圧を考慮しなかった場合には、抵抗Ｒ３の両端の電圧ＶＲ３は、以下の式（９）で表された。
【００３０】
ＶＲ３＝ΔＶＢＥ ・・・（９）
それに対し、オフセット電圧を考慮した図２のバンドギャップ回路では、抵抗Ｒ３の両端の電圧ＶＲ３´は、以下の式（１０）で表される。
【００３１】
ＶＲ３´＝ΔＶＢＥ＋ＶＯＦＦ ・・・（１０）
従って、オフセット電圧を考慮した場合、抵抗Ｒ２の両端の電圧ＶＲ２´は、以下の式（１１）で表される。
【００３２】
ＶＲ２´＝（ΔＶＢＥ＋ＶＯＦＦ）・Ｒ２／Ｒ３ ・・・（１１）
従って、図２のバンドギャップ回路では、出力基準電圧ＶＢＧＲは、以下の式（８）で表される。
【００３３】
ＶＢＧＲ＝ＶＢＥ１＋ＶＯＦＦ＋（ΔＶＢＥ＋ＶＯＦＦ）・Ｒ２／Ｒ３ ・・（１２）
式（１２）より分かるように、現実のＰＴＡＴ電圧は、（ΔＶＢＥ＋ＶＯＦＦ）・Ｒ２／Ｒ３である。ここで、Ｒ２：Ｒ３＝１Ｍ：２００Ｋとなっているので、Ｒ２／Ｒ３＝５となり、式（１２）で求められる現実のＶＢＧＲは、式（８）で求められる理想的なＶＢＧＲに対し、オフセット電圧ＶＯＦＦを６倍して加えた値となる。
【００３４】
図１、図２のバンドギャップ回路では、できるだけオペアンプのオフセット電圧の影響を小さくするために、先に述べたように、ＢＪＴＱ２のエミッタ面積を、ＢＪＴＱ１のエミッタ面積の１０倍としている。また、ＢＪＴＱ１に流れる電流を、ＢＪＴＱ２に流れる電流の大きさＩの１０倍としている。これにより、ＢＪＴＱ１、Ｑ２の電流密度比の対数はｌｎ（１００）で表され、ΔＶＢＥは、先に述べた式（６）で表される。ここで、式（６）をＴ＝３００Ｋとして実際に計算すると以下の式（１３）のようになる。
【００３５】
ΔＶＢＥ＝（ｋ・Ｔ／ｑ）ｌｎ（１００）
≒２６ｍＶ×４．６＝１２０ｍＶ・・・（１３）
このように、ΔＶＢＥは、オフセット電圧ＶＯＦＦ（＋１０ｍＶ〜−１０ｍＶ）に対して１０倍以上大きな値になる。これにより、オフセット電圧ＶＯＦＦの影響をある程度抑えることが可能である。しかしながら、この場合でも、式（１２）に示したように、約６００ｍＶの電圧ＶＢＥ１にＰＴＡＴ電圧を加算して１２００ｍＶの出力基準電圧ＶＢＧＲを得るためには、式（１３）の値を５倍してＶＢＥ１に加算することになる。そのため、図２のバンドギャップ回路では、式（１２）にも示したように、出力基準電圧ＶＢＧＲに対するオフセット電圧ＶＯＦＦの影響が６倍程度に増幅される。つまり、図２にも示すように、出力基準電圧ＶＢＧＲ＝１２００ｍＶに対して、＋６０ｍＶ〜−６０ｍＶ程度の増幅されたオフセット電圧ＶＯＦＦによる誤差が発生する。
【００３６】
以上に述べたこととから分かるように、図１のバンドギャップ回路は、比較的単純な回路構成でバンドギャップ回路を構成できる利点を有する一方、オペアンプのオフセット電圧により、出力基準電圧ＶＢＧＲの精度が制限されるという限界を有する。
【００３７】
上述のオフセット電圧による出力基準電圧ＶＢＧＲの精度制限を解決するため、出力基準電圧を１２００ｍＶではなく、２４００ｍＶあるいはさらにそれよりも大きな電圧とする回路が提案されている。２４００ｍＶの出力基準電圧を出力するバンドギャップ回路の例について、図３を用いて説明する。
【００３８】
図３は、２４００ｍＶの出力基準電圧を出力するバンドギャップ回路の回路図の一例である。図３において、図１で説明した要素と同一の要素については、同一の符号を付すこととする。
【００３９】
図３のバンドギャップ回路は、抵抗Ｒ４、Ｒ５、Ｒ６、Ｒ７、Ｒ８、オペアンプＡＭＰ２、ＢＪＴＱ３、Ｑ４、Ｑ５、Ｑ６を有する。また、ＶＢＧＲ２４は２．４Ｖの出力基準電圧を示し、ＮＯＤＥ１は、内部のノードを示している。なお、ＢＪＴＱ３、Ｑ４、Ｑ５、Ｑ６に添えられた数値（×１、×１０）は、ＢＪＴＱ３、Ｑ４、Ｑ５、Ｑ６の相対的なエミッタ面積の比の例を示している。ＶＢＥ３は、ＢＪＴＱ３のベース・エミッタ間電圧を示し、ＶＢＥ５は、ＢＪＴＱ５のベース・エミッタ間電圧を示している。
【００４０】
図３のバンドギャップ回路において、ＢＪＴＱ３のエミッタには、ＢＪＴＱ４のベースが接続され、ＢＪＴＱ５のエミッタには、ＢＪＴＱ６のベースが接続されている。ＢＪＴＱ３、Ｑ５、Ｑ４、Ｑ６のエミッタにはそれぞれ、抵抗Ｒ４、Ｒ５、Ｒ６、Ｒ８の一端が接続されている。オペアンプＡＭＰ２の入力ＩＭには、抵抗Ｒ８の他端が接続され、入力ＩＰには、ＢＪＴＱ４のエミッタが接続されている。抵抗Ｒ７は、抵抗Ｒ６に対して並列に設けられており、抵抗Ｒ７の一端は、抵抗Ｒ８の他端に接続されている。抵抗Ｒ４、Ｒ５、Ｒ６、Ｒ７の他端、及び、オペアンプＡＭＰ２の出力は、出力基準電圧ＶＢＧＲ２４に設定された電圧線ＶＬ２４に接続されている。従って、電圧線ＶＬ２４、抵抗Ｒ７によって、オペアンプＡＭＰ２の負帰還回路が形成される。
【００４１】
図１のバンドギャップ回路では、式（８）にも示したように、出力基準電圧ＶＢＧＲは、電圧ＶＢＥ１と絶対温度Ｔに比例する電圧たるＰＴＡＴ電圧との和で示された。それに対し、図３のバンドギャップ回路では、出力基準電圧ＶＢＧＲ２４は、ベース・エミッタ間電圧ＶＢＥを２倍した値とＰＴＡＴ電圧との和で示される点が異なる。以下、具体的に説明する。
【００４２】
既に説明したように、ＢＪＴのベース・エミッタ間電圧ＶＢＥは式（１）で表され、ＢＪＴのエミッタ電流ＩＥと電圧ＶＢＥとの関係は、式（２）で表された。オペアンプＡＭＰ２の負帰還制御により、オペアンプＡＭＰ２の電圧利得が十分大きい場合には、オペアンプＡＭＰ２の入力ＩＭとＩＰの電位が互いに等しくなって回路が安定する。このとき、図１で述べたのと同様に、抵抗Ｒ６、Ｒ７の抵抗値の比を１：１０にすると、ＢＪＴＱ４、Ｑ６に流れる電流の大きさの比は１０：１となる。従って、ＢＪＴＱ６に流れる電流をＩとすると、ＢＪＴＱ４に流れる電流はＩ×１０となる。図３において、ＢＪＴＱ４、Ｑ６に添えられた「Ｉ×１０」、「Ｉ」は、ＢＪＴＱ４、Ｑ６に流れる電流の相対関係を示す。また、抵抗Ｒ４、Ｒ５の関係を適切に設計することにより、ＢＪＴＱ３、Ｑ５に流れる電流も１０：１に設計されるものとする。ＢＪＴＱ３、Ｑ５に添えられた「Ｉ×１０」、「Ｉ」は、ＢＪＴＱ３、Ｑ５に流れる電流の相対関係を示す。さらに、図３において、ＢＪＴＱ６のエミッタ面積がＢＪＴＱ４のエミッタ面積の１０倍であるとし、ＢＪＴＱ５のエミッタ面積がＢＪＴＱ３のエミッタ面積の１０倍であるとする。図３において、ＢＪＴＱ３、Ｑ４、Ｑ５、Ｑ６に添えられた「×１」、「×１０」は、エミッタ面積の相対関係を示す。
【００４３】
ＢＪＴＱ４、Ｑ６のエミッタ電流は、ＢＪＴＱ４、Ｑ６のベース・エミッタ間電圧をＶＢＥ４、ＶＢＥ６とすると、式（２）を用いて、以下の式（１４）、（１５）で表される。
【００４４】
１０×Ｉ＝ＩＯ・ｅｘｐ{ｑ・ＶＢＥ４／（ｋ・Ｔ）} ・・・（１４）
Ｉ＝１０×ＩＯ・ｅｘｐ{ｑ・ＶＢＥ６／（ｋ・Ｔ）} ・・・（１５）
式（１４）を式（１５）で両辺割り算すると、以下の式（１６）が得られる。
【００４５】
１００＝ｅｘｐ{ｑ・ＶＢＥ４／（ｋ・Ｔ）−ｑ・ＶＢＥ６／（ｋ・Ｔ）}・・・（１６）
ここで、ＶＢＥ４−ＶＢＥ６＝ΔＶＢＥ４６とすると、式（１６）は以下の式（１７）で表される。
【００４６】
ΔＶＢＥ４６＝（ｋ・Ｔ／ｑ）ｌｎ（１００） ・・・（１７）
また、ＢＪＴＱ３、Ｑ５のエミッタ電流は、式（２）を用いて、以下の式（１８）、（１９）で示される。
【００４７】
１０×Ｉ＝ＩＯ・ｅｘｐ{ｑ・ＶＢＥ３／（ｋ・Ｔ）} ・・・（１８）
Ｉ＝１０×ＩＯ・ｅｘｐ{ｑ・ＶＢＥ５／（ｋ・Ｔ）} ・・・（１９）
式（１８）を式（１９）で割り算すると、以下の式（２０）、（２１）で表される。
【００４８】
１００＝ｅｘｐ{ｑ・ＶＢＥ３／（ｋ・Ｔ）−ｑ・ＶＢＥ５／（ｋ・Ｔ）}・・（２０）
ΔＶＢＥ３５＝（ｋ・Ｔ／ｑ）ｌｎ（１００） ・・・（２１）
ＢＪＴＱ３のエミッタがＢＪＴＱ４のベースに接続されているので、入力ＩＰの電位はＶＢＥ３とＶＢＥ４との和となる。また、ＢＪＴＱ５のエミッタがＢＪＴＱ６のベースに接続されているので、ＮＯＤＥ１の電位はＶＢＥ５とＶＢＥ６との和となる。
【００４９】
入力ＩＭとＩＰの電位は等しくなっているので、抵抗Ｒ８の両端の電圧ＶＲ８は、ＩＰとＮＯＤＥ１との間の電位差に相当し、以下の式（２２）で表される。
【００５０】
ＶＲ８＝ＶＢＥ３＋ＶＢＥ４−（ＶＢＥ５＋ＶＢＥ６） ・・・（２２）
＝ΔＶＢＥ４６＋ΔＶＢＥ３５
つまり、電圧ＶＲ８は、ΔＶＢＥ４６とΔＶＢＥ３５との和に等しく、式（１７）、（２１）より絶対温度に比例することが分かる。言い換えると、電圧ＶＲ８は、ＢＪＴＱ３、Ｑ５の電流密度比の対数たるｌｎ（１００）と熱電圧たるｋ・Ｔ／ｑとの積に対し、ＢＪＴＱ４、Ｑ６の電流密度比の対数たるｌｎ（１００）と熱電圧たるｋ・Ｔ／ｑとの積を加えたものに等しい。
【００５１】
抵抗Ｒ８に流れる電流ＩＲ８は、以下の式（２３）で表される。
【００５２】
ＩＲ８＝（ΔＶＢＥ３５＋ΔＶＢＥ４６）／Ｒ８ ・・・（２３）
従って、抵抗Ｒ７の電圧ＶＲ７は、以下の式（２４）で表される。
【００５３】
ＶＲ７＝（ΔＶＢＥ３５＋ΔＶＢＥ４６）・Ｒ７／Ｒ８・・・（２４）
入力ＩＰ、ＩＭの電位はどちらもＶＢＥ３＋ＶＢＥ４となるので、出力基準電圧ＶＢＧＲ２４は、以下の式（２５）で表される。
【００５４】
ＶＢＧＲ２４＝ＶＢＥ３＋ＶＢＥ４
＋（ΔＶＢＥ３５＋ΔＶＢＥ４６）・Ｒ７／Ｒ８・・・（２５）
ｐｎ接合の順方向電圧ＶＢＥ３、ＶＢＥ４は温度の上昇に伴って減少する負の温度依存特性を持つ（ＶＢＥ＝Ｖｅｇ−ａ・Ｔ・・・（１））。一方、ΔＶＢＥ３５、ΔＶＢＥ４６は温度に比例して大きくなる。即ち、（ΔＶＢＥ３５＋ΔＶＢＥ４６）・Ｒ７／Ｒ８がＰＴＡＴ電圧に相当する。従って、Ｒ７／Ｒ８や電流密度といった値を適切に選ぶことで、出力基準電圧ＶＢＧＲ２４は、温度に依存しない値となる。そのときの出力基準電圧ＶＢＧＲ２４は、２つのＶＢＥの値を式（２５）に含んでいるので、シリコンのバンドギャップ電圧の２倍に相当する約２．４Ｖとなる。
【００５５】
図３のバンドギャップ回路の利点は、図１のバンドギャップ回路と比較して、オペアンプＡＭＰ２のオフセット電圧の影響が１／２になる点にある。以下、図４を用いて、オペアンプＡＭＰ２のオフセット電圧の影響について説明する。
【００５６】
図４は、図３のバンドギャップ回路におけるオフセット電圧の影響を考慮した回路図である。図４において、図３で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。図４のバンドギャップ回路は、図３のバンドギャップ回路におけるオペアンプＡＭＰ２を理想オペアンプＩＡＭＰ２とオフセット電圧ＶＯＦＦとの組み合わせに置き換えている。理想オペアンプＩＡＭＰ２は、オフセット電圧が０ｍＶとされた理想的なオペアンプである。図４のバンドギャップ回路では、理想オペアンプＩＡＭＰ２の入力ＩＩＭとＩＰの電位が一致し、入力ＩＩＭの電位がＶＢＥ３＋ＶＢＥ４となる。オペアンプＡＭＰ２のオフセット電圧ＶＯＦＦは理想オペアンプＩＡＭＰ２の入力ＩＩＭに付加されている。つまり、入力ＩＭとＩＰの電位は、オフセット電圧ＶＯＦＦ分だけずれる。
【００５７】
先の図３のバンドギャップ回路において、オフセット電圧を考慮しなかった場合には、抵抗Ｒ８の両端の電圧ＶＲ８は、以下の式（２６）で表された。
【００５８】
ＶＲ８＝ΔＶＢＥ３５＋ΔＶＢＥ４６ ・・・（２６）
それに対し、オフセット電圧を考慮した図４のバンドギャップ回路では、抵抗Ｒ８の両端の電圧ＶＲ８´は、以下の式（１０）で表される。
【００５９】
ＶＲ８´＝ΔＶＢＥ３５＋ΔＶＢＥ４６＋ＶＯＦＦ ・・・（２７）
従って、オフセット電圧を考慮した場合、抵抗Ｒ７の両端の電圧ＶＲ７´は、以下の式（２８）で表される。
【００６０】
ＶＲ７´＝（ΔＶＢＥ３５＋ΔＶＢＥ４６＋ＶＯＦＦ）・Ｒ２／Ｒ３・・・（２８）
従って、図５のバンドギャップ回路では、出力基準電圧ＶＢＧＲ２４は、以下の式（２９）で表される。
【００６１】
ＶＢＧＲ２４＝ＶＢＥ３＋ＶＢＥ４＋ＶＯＦＦ
＋（ΔＶＢＥ３５＋ΔＶＢＥ４６＋ＶＯＦＦ）・Ｒ７／Ｒ８・・（２９）
ここで、図４で述べたのと同様に、Ｒ７／Ｒ８＝５とすると、式（２９）で求められる現実のＶＢＧＲ２４は、式（２５）で求められる理想的なＶＢＧＲ２４に対し、オフセット電圧ＶＯＦＦを６倍して加えた値となる。
【００６２】
図３、図４のバンドギャップ回路では、できるだけオペアンプのオフセット電圧の影響を小さくするために、ＢＪＴＱ５のエミッタ面積をＢＪＴＱ３のエミッタ面積の１０倍とし、ＢＪＴＱ６のエミッタ面積をＢＪＴＱ４のエミッタ面積の１０倍としている。また、ＢＪＴＱ３に流れる電流をＢＪＴＱ５に流れる電流の１０倍とし、ＢＪＴＱ４に流れる電流をＢＪＴＱ６に流れる電流の１０倍としている。これにより、ＢＪＴＱ３、Ｑ５の電流密度比の対数、及び、ＢＪＴＱ４、Ｑ６の電流密度比の対数はｌｎ（１００）で表される。ここで、Ｔ＝３００Ｋとして、式（１７）、式（２１）を用いて、ΔＶＢＥ３５＋ΔＶＢＥ４６を実際に計算すると、以下の式（３０）のようになる。
【００６３】
ΔＶＢＥ３５＋ΔＶＢＥ４６＝（ｋ・Ｔ／ｑ）ｌｎ（１００）
＋（ｋ・Ｔ／ｑ）ｌｎ（１００）
≒２６ｍＶ×４．６×２＝２４０ｍＶ・・・（３０）
このように、ΔＶＢＥ３５＋ΔＶＢＥ４６は、図１のバンドギャップ回路のΔＶＢＥ（１２０ｍＶ）の２倍の値となる。
【００６４】
先に述べたように、図１のバンドギャップ回路において、１２００ｍＶの出力基準電圧ＶＢＧＲを得るためには、式（１３）の値（ΔＶＢＥ＝１２０ｍＶ）を５倍して、６００ｍＶのＶＢＥ１に加算していた。このときには、出力基準電圧ＶＢＧＲに対するオフセット電圧ＶＯＦＦの影響が６倍程度に増幅されていた（式（１２）参照）。一方、図３のバンドギャップ回路において、２４００ｍＶの出力基準電圧ＶＢＧＲ２４を得るためには、式（３０）の値（ΔＶＢＥ３５＋ΔＶＢＥ４６＝２４０ｍＶ）を５倍して、１２００ｍＶのＶＢＥ３＋ＶＢＥ４に加算する。この場合にも、出力基準電圧ＶＢＧＲ２４に対するオフセット電圧ＶＯＦＦの影響は６倍程度に増幅される（式（２９）参照）。
【００６５】
しかしながら、オフセット電圧ＶＯＦＦがどちらも１０ｍＶであるとした場合、図１のバンドギャップ回路におけるＶＢＧＲの値は１２００ｍＶ±６０ｍＶとなるのに対し、図３のバンドギャップ回路におけるＶＢＧＲ２４の値は２４００ｍＶ±６０ｍＶとなる。つまり、オフセット電圧の影響による誤差の絶対値は同じだが、ＶＢＧＲ２４はＶＢＧＲの２倍の出力基準電圧となっているため、ＶＢＧＲが５％の誤差となるのに対し、ＶＢＧＲ２４は２．５％の誤差となる。このように、図３のバンドギャップ回路は、図１のバンドギャップ回路と比較して、オフセット電圧ＶＯＦＦの影響を１／２にできる利点を有する。
【００６６】
ここで、図３のバンドギャップ回路では、出力基準電圧が２４００ｍＶとなるため、出力基準電圧が１２００ｍＶとなる図１のバンドギャップ回路と比較して、最低動作電圧が大きくなる。そこで、次に、オフセット電圧の影響を小さくできる利点を保ちつつ、出力基準電圧を１２００ｍＶとしたバンドギャップ回路について図５を用いて説明する。
【００６７】
図５は、オフセット電圧の影響を小さくできる利点を保ったまま、出力基準電圧を１２００ｍＶとするバンドギャップ回路の一例である。図５において、図３で説明した要素と同一の要素については、同一の符号を付すこととする。
【００６８】
図５バンドギャップ回路は、抵抗Ｒ８、Ｒ９、オペアンプＡＭＰ３、ＢＪＴＱ３、Ｑ４、Ｑ５、Ｑ６、Ｑ７、ＰＭＯＳトランジスタＰＭ１、ＰＭ２、ＰＭ３、ＰＭ４、ＰＭ５を有する。図５のバンドギャップ回路において、ＶＤＰ５は例えば＋５Ｖの電源を示している。ＰＭＯＳトランジスタＰＭ１、ＰＭ２、ＰＭ４、ＰＭ５は、ゲート電位が同じとなっているのでカレントミラーとして働く。
【００６９】
先の図３のバンドギャップ回路では、ＢＪＴＱ３、Ｑ５、Ｑ４、Ｑ６に電流を供給する素子は抵抗Ｒ４、Ｒ５、Ｒ６、Ｒ７となっていた。これら抵抗Ｒ４、Ｒ５、Ｒ６、Ｒ７はそれぞれ、出力基準電圧ＶＢＧＲ２４に設定された電圧線ＶＬ２４と、ＢＪＴＱ３のエミッタ、ＢＪＴＱ５のエミッタ、ＩＰ、ＮＯＤＥ１との間の電位差に対応した電流を供給していた。
【００７０】
それに対し、図５のバンドギャップ回路では、電流源として働くＰＭＯＳトランジスタＰＭ１、ＰＭ２、ＰＭ３、ＰＭ４が、ＢＪＴＱ３、Ｑ５に１０：１の電流を供給し、ＢＪＴＱ４、Ｑ６に１０：１の電流を供給する。入力ＩＭ、ＩＰの電位が一致するようにオペアンプＡＭＰ３の負帰還制御が行われる点は、図３のバンドギャップ回路と同様である。従って、抵抗Ｒ８の両端の電圧は、図３のバンドギャップ回路の場合と同様となり、抵抗Ｒ８に流れる電流ＩＲ８は、式（２３）で表される。
【００７１】
ＩＲ８＝（ΔＶＢＥ３５＋ΔＶＢＥ４６）／Ｒ８ ・・・（２３）
先にも述べたように、ＰＭＯＳトランジスタＰＭ１、ＰＭ２、ＰＭ４、ＰＭ５は、カレントミラーとして働く。そのため、抵抗Ｒ８に流れる電流とＰＭＯＳトランジスタＰＭ５に流れる電流は比例することになるので、抵抗Ｒ９、ＢＪＴＱ７に流れる電流も、式（２３）と同様、絶対温度に比例する電流（以下では、単に「ＰＴＡＴ電流」と称する）となる。
【００７２】
ＢＪＴＱ７と抵抗Ｒ９にＰＴＡＴ電流を流すと、図１のバンドギャップ回路と同様、その合計の電圧が、温度に依存しなくなる電圧である約１２００ｍＶとなる。つまり、抵抗Ｒ９の値、ＰＭＯＳトランジスタＰＭ４、ＰＭ５に流れる電流の比を適切に設定することで、出力基準電圧ＶＢＧＲを発生させることができる。
【００７３】
図５のバンドギャップ回路では、図３のバンドギャップ回路と同様、抵抗Ｒ８の両端の電圧を例えば２４０ｍＶと大きくすることができ、オフセット電圧の出力基準電圧に与える影響を小さくすることができる。また、図５のバンドギャップ回路では、出力基準電圧を１２００ｍＶとしているので、図３のバンドギャップ回路と比較して、より低い電源電圧で動作することができる。
【００７４】
しかしながら、図５のバンドギャップ回路では、ＢＪＴＱ３、Ｑ４、Ｑ５、Ｑ６に電流を供給する素子をＰＭＯＳトランジスタが含まれるカレントミラーとしているため、これらのＰＭＯＳトランジスタの特性誤差が、出力基準電圧の誤差要因となる恐れがある。言い換えると、抵抗とＰＭＯＳトランジスタを比較した場合、ＰＭＯＳトランジスタの方が制御すべきパラメータが多く、素子の特性の一致の程度たるマッチングの点で、抵抗より不利となる場合が多い。つまり、図５のバンドギャップ回路では、最低動作電圧を改善することには成功しているものの、ＰＭＯＳトランジスタの特性誤差により、図３のバンドギャップ回路と比較して、出力基準電圧の誤差が大きくなる可能性がある。
【００７５】
そこで、実施形態に係るバンドギャップ回路では、図１のバンドギャップ回路と図３のバンドギャップとを組み合わせることで、出力基準電圧の精度向上が図られた出力基準電圧ＶＢＧＲ２４と、最低動作電圧が抑えられた出力基準電圧ＶＢＧＲとを得ることとする。以下、図６を用いて具体的に説明する。
【００７６】
図６は、実施形態に係るバンドギャップ回路の回路図の一例である。図６において、図１で説明した要素と同一の要素については、同一の符号を付すこととする。具体的には、図６において、Ｑｎ（ｎは整数）はＢＪＴを示し、Ｒｎ（ｎは整数）は抵抗及び抵抗値を示し、ＧＮＤはＧＮＤ端子を示し、ＡＭＰｎ（ｎは整数）はオペアンプを示している。また、ＩＭ、ＩＰ、ＩＭ２、ＩＰ２、ＮＯＤＥ１は内部のノードを示し、ＶＢＧＲは１．２Ｖの出力基準電圧を示し、ＶＢＧＲ２４は２．４Ｖの出力基準電圧を示している。ＶＢＥｎ（ｎは整数）は、ＢＪＴＱｎのベース・エミッタ間電圧を示している。また、ＢＪＴＱｎに添えられえた数値（×１、×１０）は、ＢＪＴＱｎの相対的なエミッタ面積の比の例を示している。
【００７７】
図６のバンドギャップ回路は、回路ＣＣ１と回路ＣＣ２とを有する。回路ＣＣ１は、出力基準電圧ＶＢＧＲを出力する回路部分であり、回路ＣＣ２は、出力基準電圧ＶＢＧＲ２４を出力する回路部分である。なお、出力基準電圧ＶＢＧＲが第１のバンドギャップ電圧に相当し、出力基準電圧ＶＢＧＲ２４が第２のバンドギャップ電圧に相当する。従って、回路ＣＣ１が第１の基準電圧生成回路として機能し、回路ＣＣ２が第２の基準電圧生成回路として機能する。
【００７８】
回路ＣＣ１は、ＢＪＴＱ３、Ｑ５、抵抗Ｒ１０、Ｒ１１、Ｒ１２、オペアンプＡＭＰ４を有する。ＢＪＴＱ３のエミッタには、抵抗Ｒ１０の一端が接続され、ＢＪＴＱ５のエミッタには、抵抗Ｒ１２の一端が接続されている。オペアンプＡＭＰ４の入力ＩＭ２には、抵抗Ｒ１２の他端が接続され、入力ＩＰ２には、ＢＪＴＱ３のエミッタが接続されている。抵抗Ｒ１１は、抵抗Ｒ１０に対して並列に設けられており、抵抗Ｒ１１の一端は、抵抗Ｒ１２の他端に接続されている。つまり、抵抗Ｒ１０及びＲ１１の一端は、オペアンプＡＭＰ４の入力にも接続されている。オペアンプＡＭＰ４の出力、抵抗Ｒ１０及び抵抗Ｒ１１の他端は、出力基準電圧ＶＢＧＲに設定された電圧線ＶＬに接続されている。従って、電圧線ＶＬ、抵抗Ｒ１１によって、オペアンプＡＭＰ４の負帰還回路が形成される。なお、ＢＪＴＱ３が第１のＰＮＰトランジスタとして機能し、ＢＪＴＱ５が第２のＰＮＰトランジスタとして機能する。また、抵抗Ｒ１２が第１の抵抗として機能し、オペアンプＡＭＰ４が第１のオペアンプとして機能する。さらに、抵抗Ｒ１０が第３の抵抗として機能し、抵抗Ｒ１１が第４の抵抗として機能する。
【００７９】
また、回路ＣＣ２は、ＢＪＴＱ３、Ｑ５、Ｑ４、Ｑ６、抵抗Ｒ６、Ｒ７、Ｒ８、オペアンプＡＭＰ２を有する。ＢＪＴＱ３のエミッタには、ＢＪＴＱ４のベースが接続され、ＢＪＴＱ５のエミッタには、ＢＪＴＱ６のベースが接続されている。ＢＪＴＱ４のエミッタには、抵抗Ｒ６の一端が接続され、ＢＪＴＱ６のエミッタには、抵抗Ｒ８の一端が接続されている。オペアンプＡＭＰ２の入力ＩＭには、抵抗Ｒ８の他端が接続され、入力ＩＰには、ＢＪＴＱ６のエミッタが接続されている。抵抗Ｒ７は、抵抗Ｒ８に対して並列に設けられており、抵抗Ｒ７の一端は、抵抗Ｒ８の他端に接続されている。オペアンプＡＭＰ２の出力、抵抗Ｒ６及び抵抗Ｒ７の他端は、出力基準電圧ＶＢＧＲ２４に設定された電圧線ＶＬ２４に接続されている。従って、電圧線ＶＬ２４、抵抗Ｒ７によって、オペアンプＡＭＰ２の負帰還回路が形成される。なお、ＢＪＴＱ４が第３のＰＮＰトランジスタとして機能し、ＢＪＴＱ６が第４のＰＮＰトランジスタとして機能する。また、抵抗Ｒ８が第２の抵抗として機能し、オペアンプＡＭＰ２が第２のオペアンプとして機能する。
【００８０】
以下、図６のバンドギャップ回路の動作について、回路ＣＣ１、ＣＣ２に分けて説明する。
【００８１】
まず、回路ＣＣ１の動作について説明する。先にも述べたように、ＢＪＴＱ３、Ｑ５、抵抗Ｒ１０、Ｒ１１、Ｒ１２、オペアンプＡＭＰ４を有する回路ＣＣ１は、図１のバンドギャップ回路と同様、１．２Ｖの出力基準電圧ＶＧＢＲを出力するバンドギャップ回路として機能する。図１のバンドギャップ回路と回路ＣＣ１との違いは、回路ＣＣ１では、ＢＪＴＱ３のエミッタがＢＪＴＱ４のベースに接続され、ＢＪＴＱ５のエミッタがＢＪＴＱ６のベースに接続されている点にある。
【００８２】
オペアンプＡＭＰ４の負帰還制御により、オペアンプＡＭＰ４の電圧利得が十分大きい場合には、オペアンプＡＭＰ４の入力ＩＭ２とＩＰ２の電位が互いに等しくなって回路が安定する。つまり、入力ＩＭ２の電位はＶＢＥ３となり、抵抗Ｒ１２の両端の電圧は、ＶＢＥ３とＶＢＥ５との差であるΔＶＢＥ３５となる。従って、Ｒ７／Ｒ８＝５の場合において、約６００ｍＶのＶＢＥ３にＰＴＡＴ電圧を加算して１２００ｍＶの出力基準電圧ＶＢＧＲを得るためには、式（１３）の値を５倍してＶＢＥ１に加算することになる。つまり、図１で述べたのと同様、ΔＶＢＥ３５を１２０ｍＶにすれば、出力基準電圧ＶＢＧＲは１２００ｍＶとなる。
【００８３】
つまり、図１で説明したように、ＢＪＴＱ３に流れる電流をＢＪＴＱ５に流れる電流の１０倍とし、ＢＪＴＱ５のエミッタ面積をＢＪＴＱ３のエミッタ面積の１０倍としておくことで、ΔＶＢＥ３５は、以下の式（３１）で表される。ここで、Ｔ＝３００Ｋとすると、ΔＶＢＥ＝約１２０ｍＶとなる。
【００８４】
ΔＶＢＥ３５＝（ｋＴ／ｑ）ｌｎ（１００）
＝２６ｍＶ×４．６＝１２０ｍＶ ・・・（３１）
なお、ここで、図１のバンドギャップ回路と異なり、ＢＪＴＱ３、Ｑ５には、抵抗Ｒ１０、Ｒ１１から流れる電流の他に、ＢＪＴＱ４、Ｑ６のベース電流も流れる。そこで、ＢＪＴＱ３に流れる電流をＢＪＴＱ５に流れる電流の１０倍とするために、抵抗Ｒ１０、Ｒ１１の抵抗値の比を１：１０にするとともに、ＢＪＴＱ４、Ｑ６のベース電流の比を１０：１にする。具体的には、ＢＪＴＱ４、Ｑ６の電流増幅率ｈＦＥは同じになっているので、ＢＪＴＱ４、Ｑ６のエミッタ電流の比を１０：１にしておく。これにより、ＢＪＴＱ４、Ｑ６のベース電流の比も１０：１になる。このようにすることで、図１と同様、１２００ｍＶの出力基準電圧ＶＢＧＲを発生させることができる。
【００８５】
次に、回路ＣＣ２の動作について説明する。先にも述べたように、ＢＪＴＱ３、Ｑ５、Ｑ４、Ｑ６、抵抗Ｒ６、Ｒ７、Ｒ８、オペアンプＡＭＰ２を有する回路ＣＣ２は、図３のバンドギャップ回路と同様、２．４Ｖの出力基準電圧ＶＧＢＲ２４を出力するバンドギャップ回路として機能する。
【００８６】
ＢＪＴＱ４のベースはＢＪＴＱ３のエミッタに接続されているので、ＩＰの電位はＶＢＥ３＋ＶＢＥ４となる。一方、ＢＪＴＱ６のベースはＢＪＴＱ５のエミッタに接続されているので、ＮＯＤＥ１の電位はＶＢＥ５＋ＶＢＥ６となる。オペアンプＡＭＰ２の負帰還制御により、オペアンプＡＭＰ２の電圧利得が十分大きい場合には、オペアンプＡＭＰ２の入力ＩＭとＩＰの電位が互いに等しくなって回路が安定する。また、ＢＪＴＱ４に流れる電流をＢＪＴＱ６に流れる電流の１０倍とし、ＢＪＴＱ６のエミッタ面積をＢＪＴＱ４のエミッタ面積の１０倍とする。このとき、抵抗Ｒ８の両端の電圧は、図３で述べたのと同様、Ｔ＝３００Ｋとすると、以下の式（３２）で表される。
【００８７】
ΔＶＢＥ３５＋ΔＶＢＥ４６＝（ｋ・Ｔ／ｑ）ｌｎ（１００）
＋（ｋ・Ｔ／ｑ）ｌｎ（１００）
≒２６ｍＶ×４．６×２＝２４０ｍＶ・・・（３２）
なお、抵抗Ｒ６、Ｒ７の抵抗値の比を１：１０にしておくことで、ＢＪＴＱ４、Ｑ６のエミッタ電流の比を１０：１にすることができる。ここで、ＢＪＴＱ４、Ｑ６のエミッタ電流の比は、抵抗Ｒ１０、Ｒ１１から流れる電流比に一致している。このようにすることで、ＢＪＴＱ４、Ｑ６のベース電流の大きさが抵抗Ｒ１０、Ｒ１１から流れる電流に対し無視できない大きさであっても、先に述べたように、ＢＪＴＱ３、Ｑ５のエミッタ電流の比を所定の値（図６の例では１０：１）に設定することが可能である。
【００８８】
Ｒ７／Ｒ８＝５とすると、図３で述べたのと同様、ＰＴＡＴ電圧（ΔＶＢＥ３５＋ΔＶＢＥ４６）・Ｒ７／Ｒ８を、ＩＰの電圧ＶＢＥ３＋ＶＢＥ４に加算することにより、出力基準電圧ＶＢＧＲ２４が求められる。従って、図３で述べたのと同様、回路ＣＣ２は、２．４Ｖの出力基準電圧ＶＢＧＲ２４を出力するバンドギャップ回路として機能する。
【００８９】
以上に説明したことから分かるように、図６に示す実施形態に係るバンドギャップ回路では、図１のバンドギャップ回路の出力基準電圧ＶＢＧＲと、図３のバンドギャップ回路の出力基準電圧ＶＢＧＲ２とを同時に得ることが可能である。また、図６のバンドギャップ回路では、回路ＣＣ１について、図１で述べたのと同様の効果を得ることができ、回路ＣＣ２について、図３で述べたのと同様の効果を得ることができる。
【００９０】
図６のバンドギャップ回路では、ＢＪＴＱ３、Ｑ５を、ＶＢＧＲ出力回路部分たる回路ＣＣ１とＶＢＧＲ２４出力回路部分たる回路ＣＣ２とで共有する。従って、図１のバンドギャップ回路と図３のバンドギャップ回路とを独立に２つ設ける場合と比較して、図６のバンドギャップ回路では、回路素子面積の削減が達成される。
【００９１】
また、図３のバンドギャップ回路単独と比較しても、図６のバンドギャップ回路では、回路素子面積が殆ど増加しないか、場合によっては回路素子面積を削減することが可能となる。より詳細には、図３のバンドギャップ回路と比較して、図６のバンドギャップ回路では、抵抗値を小さくすることができるので、回路素子面積を増加させずに済む。以下、この理由について説明する。
【００９２】
図３のバンドギャップ回路における抵抗Ｒ４、Ｒ５の値と、図６のバンドギャップ回路における抵抗Ｒ１０、Ｒ１１の値とを比較してみる。なお、ここで、図３の説明では、ＢＪＴＱ３、Ｑ５に流れる電流の比を１０：１として説明した。この場合、ＶＢＥ３は、ＶＢＥ５に対し、Ｔ＝３００Ｋで、６０ｍＶ大きくなり、抵抗Ｒ５の両端の電圧は、抵抗Ｒ４の両端の電圧よりも、６０ｍＶ大きくなる。しかし、ＶＢＥ３とＶＢＥ５との間の電位差は小さいので、ここでは簡単のため、抵抗Ｒ４、Ｒ５の両端の電圧はほぼ等しいとして考えることとする。
【００９３】
図３のバンドギャップ回路では、抵抗Ｒ４、Ｒ５の他端は、出力基準電圧ＶＢＧＲ２４に設定された電圧線ＶＬ２４に接続されている。従って、出力基準電圧ＶＢＧＲ２４を２．４Ｖとし、ＶＢＥ３を０．６Ｖとすると、抵抗Ｒ４、Ｒ５の両端の電圧は１．８Ｖとなる。ＢＪＴＱ３に流れる電流を６μＡとし、ＢＪＴＱ５に流れる電流を０．６μＡとすると、抵抗Ｒ４の抵抗値は、１．８Ｖ／６μＡ＝３００ｋΩとなり、抵抗Ｒ５の抵抗値は、この１０倍の値である３０００ｋΩとなる。
【００９４】
一方、図６のバンドギャップ回路では、抵抗Ｒ１０、Ｒ１１の他端は、出力基準電圧ＶＢＧＲに設定された電圧線ＶＬに接続されている。従って、出力基準電圧ＶＢＧＲを１．２Ｖとし、ＶＢＥ３を０．６Ｖとすると、抵抗Ｒ１０、Ｒ１１の両端の電圧は０．６Ｖとなる。つまり、図３のバンドギャップ回路における抵抗Ｒ４、Ｒ５の両端の電圧と比較して、抵抗Ｒ１０、１１の両端の電圧は１／３となる。ここで、ＢＪＴＱ１０に流れる電流を６μＡとし、ＢＪＴＱ１１に流れる電流を０．６μＡとすると、抵抗Ｒ１０の抵抗値は１００ｋΩとなり、抵抗値Ｒ１１の抵抗値は１０００ｋΩとなる。つまり、図３のバンドギャップ回路における抵抗Ｒ４、Ｒ５と比較して、図６のバンドギャップの回路における抵抗Ｒ１０、Ｒ１１では、流れる電流の値が同じ場合には、抵抗値の値を１／３にすることができる。
【００９５】
まとめると、図３のバンドギャップ回路における抵抗Ｒ４、Ｒ５に加わる電圧はＶＢＧＲ２４−ＶＢＥ３、ＶＢＧＲ２４−ＶＢＥ５となっている。それに対し、図６のバンドギャップの回路における抵抗Ｒ１０、Ｒ１１に加わる電圧はＶＢＧＲ−ＶＢＥ３、ＶＢＧＲ−ＶＢＥ５と小さくなっている。従って、図３のバンドギャップ回路における抵抗Ｒ４、Ｒ５の抵抗値と比較して、図６のバンドギャップの回路における抵抗Ｒ１０、Ｒ１１では、流れる電流の値が同じ場合には、その抵抗値を小さくすることができる。
【００９６】
マイクロコントローラに搭載するバンドギャップ回路では、消費電力が小さいことが望まれる場合が多いので、抵抗値が大きくなる傾向がある。そのため、このようなバンドギャップ回路では、回路全体の面積に占める抵抗の割合が大きくなる。この点、図６のバンドギャップ回路では、図３のバンドギャップ回路と比較して、オペアンプなどが増加しているものの、上述したように、抵抗値は小さくなる。従って、図３のバンドギャップ回路の回路素子面積と比較して、図６のバンドギャップ回路の回路素子面積は増加せずに済む。むしろ、図６のバンドギャップ回路では、抵抗素子の単位正方形当たりの抵抗、即ち、シート抵抗が小さい場合には、回路素子面積の削減の効果が得られる。
【００９７】
また、図３のバンドギャップ回路と比較して、図６のバンドギャップ回路では、ＢＪＴの電流増幅率ｈＦＥの変動に対する出力基準電圧ＶＢＧＲ２４の変動を抑えることができる。以下、この理由について説明する。
【００９８】
先に述べたように、図３のバンドギャップ回路において、ＢＪＴＱ３、Ｑ５に流れる電流の比を１０：１とすると、ＶＢＥ３は、ＶＢＥ５に対し、３００Ｋで、６０ｍＶ大きくなり、抵抗Ｒ５の両端の電圧は、抵抗Ｒ４の両端の電圧よりも、６０ｍＶ大きくなる。ＶＢＥ３とＶＢＥ５との差ΔＶＢＥ３５は、絶対温度に比例するので、温度が変化すると、抵抗Ｒ４、Ｒ５の両端の電圧は、ΔＶＢＥ３５が変化する程度に変化する。つまり、抵抗Ｒ４、Ｒ５の抵抗値の比は、１：１０で一定なので、温度が大きくなるに従って、抵抗Ｒ４の両端の電圧よりも、抵抗Ｒ５の両端の電圧の方が大きくなる。従って、ＢＪＴＱ３、Ｑ５に流れる電流の値の比は、室温で１０：１に設計された場合であっても、温度が上昇すると、１０：１から変化する。この電流値の比とつりあうようにΔＶＢＥ３５が決まるので、実際のΔＶＢＥ３５は、温度に比例せず、式（３０）におけるΔＶＢＥ３５の値よりも小さくなる。
【００９９】
また、ΔＶＢＥ３５は、ＢＪＴＱ４、Ｑ６のベース電流の影響も受ける。つまり、ＢＪＴＱ３、Ｑ５のエミッタ電流の値は、抵抗Ｒ４、Ｒ５を流れる電流の値と、ＢＪＴＱ４、Ｑ６のベース電流の値との和で示される。図３のバンドギャップ回路では、上述したように、抵抗Ｒ４、Ｒ５に流れる電流の値の比を正確に１０：１に設計することが難しい。そのため、ＢＪＴの電流増幅率ｈＦＥの変動の影響も受けることになる。ここで、ＢＪＴＱ４、Ｑ５のベース電流と電流増幅率ｈＦＥとの関係は、抵抗Ｒ６、Ｒ７に流れる電流＝ＢＪＴＱ４、Ｑ５のベース電流×（１＋ｈＦＥ）で示される。従って、抵抗Ｒ６、Ｒ７の抵抗値の比を１：１０に設計すれば、ＢＪＴＱ４、Ｑ５のベース電流の値を１０：１に設計することができる。しかしながら、図３のバンドギャップ回路では、上述したように、ＢＪＴＱ４、Ｑ５のベース電流の値を１０：１に設計した場合でも、抵抗Ｒ４、Ｒ５に流れる電流の値の比を正確に１０：１に設計することが難しい。そのため、ＢＪＴＱ３、Ｑ５のエミッタ電流の値の比は、ＢＪＴＱ４、Ｑ５の電流増幅率ｈＦＥの影響を受けて変動することになる。これにより、ΔＶＢＥ３５が変動し、出力基準電圧ＶＢＧＲ２４も変動する。
【０１００】
一方、図６のバンドギャップ回路では、抵抗Ｒ１０、Ｒ１１の一端は、オペアンプＡＭＰ４の入力に接続されるとともに、抵抗Ｒ１０、Ｒ１１の他端は、出力基準電圧ＶＢＧＲに設定された電圧線ＶＬに接続されている。オペアンプＡＭＰ４の負帰還制御により、入力ＩＭ２の電位がＶＢＥ３となる。そのため、抵抗Ｒ１０、Ｒ１１の両端の電圧をどちらも、出力基準電圧ＶＢＧＲ−ＶＢＥ３にすることができる。従って、抵抗Ｒ１０、Ｒ１１の抵抗値の比を１：１０にすることで、温度に関わらず、抵抗Ｒ１０、Ｒ１１に流れる電流の値の比を１０：１にすることができる。そのため、ＢＪＴＱ４、Ｑ６のエミッタ電流の値の比を１０：１に揃えておけば、ＢＪＴの電流増幅率ｈＦＥが変動しても、ＢＪＴＱ３、Ｑ５のエミッタ電流の比は１０：１から変化することがない。つまり、図６のバンドギャップ回路では、温度に関わらず、抵抗Ｒ１０、Ｒ１１に流れる電流の値の比を１０：１にすることができるので、電流増幅率ｈＦＥの変動に対する出力基準電圧ＶＢＧＲ２４の変動を抑えることができるという利点を有する。
【０１０１】
また、図５のバンドギャップ回路と比較して、図６のバンドギャップ回路では、出力基準電圧の精度を改善できる利点がある。以下、具体的に説明する。
【０１０２】
図５のバンドギャップ回路では、図３のバンドギャップ回路における抵抗Ｒ４、Ｒ５に流れる電流の値の比を正確に設計することが難しいという問題を解決するために、ＢＪＴＱ３、Ｑ５に電流を供給する素子をＰＭＯＳトランジスタのカレントミラーとしていた。また、図３のバンドギャップ回路と異なり、図５のバンドギャップ回路では、ＰＭＯＳトランジスタＰＭ３、ＰＭ４でＢＪＴＱ４、Ｑ６に電流を供給することにより、抵抗による電圧降下を排除していたので、低電圧動作が可能であった。しかしながら、先にも述べたように、図５のバンドギャップ回路では、ＰＭＯＳトランジスタに流れる電流の値の比を、ＰＭＯＳトランジスタの特性の一致の程度に頼っているので、ＰＭＯＳトランジスタの特性誤差という新たな誤差要因が増加している。通常、ＰＭＯＳトランジスタの一致の程度よりも、抵抗の特性の一致の程度の方が良好なので、図５のバンドギャップ回路と比較して、図６のバンドギャップ回路の方が、ＰＭＯＳトランジスタのカレントミラーによる誤差が生じない分、精度の点で有利である。つまり、ＰＭＯＳトランジスタの特性の一致が要求される図５のバンドギャップ回路と比較して、図６のバンドギャップ回路では、抵抗の比だけで、出力基準電圧ＶＢＧＲ２４を設計できるので、出力基準電圧の精度を向上させることができる。
【０１０３】
なお、図６のバンドギャップ回路の説明では、ＢＪＴＱ３、Ｑ５の電流の値の比、及び、ＢＪＴＱ４、Ｑ６の電流の値の比を一例として１０：１として説明したが、これに限られるものではなく、自由に設計可能である。また、ＢＪＴＱ３、Ｑ５のエミッタ面積の比、及び、ＢＪＴＱ４、Ｑ６のエミッタ面積の比を一例として１：１０として説明したが、これに限られるものではなく、任意の比で設計可能である。
【０１０４】
次に、図６のバンドギャップ回路のトランジスタレベルの回路例について、図７、図８を用いて説明する。そして、図７、図８に示す回路を有する図６のバンドギャップ回路の回路シミュレーション結果について、図９から図１３を用いて説明する。
【０１０５】
図７、図８は、図６のバンドギャップ回路のトランジスタレベルの回路図の一例を示している。図７、図８では、図６のバンドギャップ回路において、オペアンプがトランジスタレベルで記載されているとともに、バイアス回路の例が記載されている。なお、図７、図８では、図を簡単にするために、スタートアップ回路などの一部の回路は省略して示している。
【０１０６】
図７、図８において、Ｑｎ（ｎは整数）はＰＮＰトランジスタ（ＢＪＴ）を示し、Ｒｎ及びＲＢｎ（ｎは整数）は抵抗およびその抵抗値を示し、ＰＭＢｎ（ｎは整数）はＰＭＯＳトランジスタを示し、ＮＭＢｎ（ｎは整数）はＮＭＯＳトランジスタを示している。ＧＮＤはＧＮＤ端子を示し、ＶＤＰｎ（ｎは整数）は例えばｎＶの＋の電源電圧を示している。図７、図８に示す例では、ＶＤＰ５となっているので、電源電圧は＋５Ｖである。また、ＢＰＢ、ＢＮＢはバイアス電位を示し、ＣＢ１は位相補償容量を示し、ＶＯＦＦ、ＶＯＦＦ２４はオフセット電圧を示し、ＶＢＥ３、ＶＢＥ５、ＩＭ２、ＩＰ２、ＩＰ、ＩＭは内部のノードを示している。図６に対応する回路素子、ノード等には同じ素子名、ノード名を与えて示している。なお、図７、図８では、オフセット電圧を電圧源ＶＯＦＦ、ＶＯＦＦ２４として示しているが、これは回路シミュレーション上でオフセット電圧の影響を確認するためのものであり、実際には、この電圧源ＶＯＦＦ、ＶＯＦＦ２４が存在しないのは言うまでもない。
【０１０７】
以下、バイアス回路の動作と、各オペアンプ回路の動作を簡単に説明する。
【０１０８】
図７について説明する。図７は、バイアス回路とオペアンプＡＭＰ４についてのトランジスタレベルの回路図の一例を示している。
【０１０９】
図７において、トランジスタＰＭＢ１、ＰＭＢ２、ＮＭＢ１、ＮＭＢ２、抵抗ＲＢ１を有する回路ＢＣＲは、バイアス電位ＢＮＢ、ＢＰＢを発生するバイアス回路として働く。なお、スタートアップ回路は省略されている。ＢＰＢ、ＢＮＢはオペアンプ回路のバイアス電位として使用される。
【０１１０】
トランジスタＰＭＢ３、ＰＭＢ４、ＰＭＢ５、ＰＭＢ６、ＮＭＢ３、ＮＭＢ４、ＮＭＢ５は、一般的な２段構成のオペアンプ回路として動作し、図６のオペアンプＡＭＰ４として働く。このようなオペアンプ回路で、１．２Ｖのバンドギャップ電圧ＶＢＧＲを発生することが可能である。トランジスタＰＭＢ３、ＰＭＢ５、ＰＭＢ６、ＮＭＢ３、ＮＭＢ４は、２段構成オペアンプ回路の１段目差動回路であり、トランジスタＰＭＢ５、ＰＭＢ６のゲート電位差を増幅する役割を担う。ＰＭＢ４とＮＭＢ５は２段目ソース接地増幅回路である。位相補償容量ＣＢ１は、１段目差動回路の帯域を制限するために設けられており、フィードバックの安定性を保つ。バイアス回路ＢＣＲで発生したバイアス電位ＢＰＢを利用して、電流源となるトランジスタＰＭＢ３、ＰＭＢ４の電流が制御される。これにより、トランジスタＰＭＢ３からトランジスタＰＭＢ６、及び、トランジスタＮＭＢ３からトランジスタＮＭＢ５を、オペアンプ回路として動作させることができる。先にも述べたように、実際の回路ではＶＯＦＦは短絡され、また、入力ＩＭ２とＩＰ２の電位が一致するように、オペアンプ回路は負帰還制御を行うので、トランジスタＰＭＢ６のゲート電位はＶＢＥ３となる。ＩＰ２の電位が、例えば０．６Ｖ程度と比較的低い電位なので、図７では、ＰＭＯＳトランジスタで差動入力段を有するオペアンプ回路を使用する回路例が示されている。なお、スタートアップ回路は省略されている。
【０１１１】
図８について説明する。図８は、オペアンプＡＭＰ２についてのトランジスタレベルの回路図の一例を示している。
【０１１２】
図８において、トランジスタＰＭＢ７、ＰＭＢ８、ＰＭＢ９、ＮＭＢ６、ＮＭＢ７、ＮＭＢ８、ＮＭＢ９は、一般的な２段構成のオペアンプ回路として動作し、図６のオペアンプＡＭＰ２として働く。このようなオペアンプ回路で、２．４Ｖのバンドギャップ電圧ＶＢＧＲ２４を発生することが可能である。トランジスタＰＭＢ７、ＰＭＢ８、ＮＭＢ６、ＮＭＢ７、ＮＭＢ８は、２段構成オペアンプの１段目差動回路であり、トランジスタＮＭＢ６、ＮＭＢ７のゲート電位差を増幅する役割を担う。トランジスタＰＭＢ９、ＮＭＢ９はソース接地増幅回路である。バイアス回路ＢＣＲで発生したバイアス電位ＢＮＢを利用して、電流源となるトランジスタＮＭＢ８、ＮＭＢ９の電流が制御される。これにより、トランジスタＰＭＢ７からトランジスタＰＭＢ９、及び、トランジスタＮＭＢ６からトランジスタＮＭＢ９を、オペアンプ回路として動作させることができる。先にも述べたように、実際の回路ではＶＯＦＦ２４は短絡され、また、ＩＭとＩＰの電位が一致するように、オペアンプ回路は負帰還制御を行うので、トランジスタＮＭＢ７のゲート電位はＩＰの電位と同じとなる。ＩＰの電位が、例えば１．２Ｖ程度と比較的高い電位なので、図８では、ＮＭＯＳトランジスタで差動入力段を有するオペアンプ回路を使用する回路例が示されている。なお、スタートアップ回路は省略されている。スタートアップ回路は、例えば、ＶＢＧＲ２４の電位がＧＮＤ付近の電位にあるときだけ、ＩＰの電位が上昇するように、ＩＰに電流を供給するような回路構成で実現することができる。
【０１１３】
以上、図７、図８で説明したような回路例で、図６のバンドギャップ回路を実現できる。図７、図８では、一例として回路例を示したが、トランジスタレベルでの回路構成は各種の変形が可能であること、スタートアップ回路も、スタートアップ回路の目的を果たせるものであれば、各種の実現方法があることは言うまでもない。
【０１１４】
次に、図９から図１３を用いて、図７、図８に示す回路を有する図６のバンドギャップ回路の回路シミュレーション結果について説明する。
【０１１５】
図９は、図６のバンドギャップ回路における出力基準電圧ＶＢＧＲと温度との関係を示している。図９において、縦軸は出力基準電圧ＶＢＧＲを示し、横軸は温度を示している。
【０１１６】
図９では、パラメータとして、オフセット電圧ＶＯＦＦが＋１０ｍＶ、０ｍＶ、−１０ｍＶのそれぞれの場合と、オフセット電圧ＶＯＦＦ２４が＋１０ｍＶ、０ｍＶ、−１０ｍＶのそれぞれの場合とを組み合わせたグラフが示されている。図９を見てみると、理想的な状態、即ち、オフセット電圧ＶＯＦＦ、ＶＯＦＦ２４が０ｍＶとなる場合には、出力基準電圧ＶＢＧＲは、温度に依らず、約１．２Ｖとなる。それに対し、オフセット電圧ＶＯＦＦが＋１０ｍＶの場合には、出力基準電圧ＶＢＧＲは大きくなり、オフセット電圧ＶＯＦＦが−１０ｍＶの場合には、出力基準電圧ＶＢＧＲは小さくなる。これは、図１、図２のところで述べたことから予想されることである。
【０１１７】
ここで、オフセット電圧ＶＯＦＦ２４の出力基準電圧ＶＢＧＲに対する影響について述べる。オフセット電圧ＶＯＦＦ２４が変動することにより、ＢＪＴＱ４、Ｑ６に流れるエミッタ電流の値が変化し、ＢＪＴＱ４、Ｑ６に流れるベース電流の値も変化する。従って、これにより、ＶＢＥ３、ＶＢＥ５の値が変動し、出力基準電圧ＶＢＧＲも変動することが予想される。しかしながら、図９より分かるように、オフセット電圧ＶＯＦＦ２４が変動した場合でも、出力基準電圧ＶＢＧＲは殆ど変動しない。例えば、オフセット電圧ＶＯＦＦ＝＋１０ｍＶの場合のグラフを見てみると、オフセット電圧ＶＯＦＦ２４＝＋１０ｍＶ又は−１０ｍＶのいずれの場合であっても、出力基準電圧ＶＢＧＲの値は、０．００５Ｖ程度の違いしかなく、大きな差がないことが分かる。つまり、図６のバンドギャップ回路では、オフセット電圧ＶＯＦＦ２４の出力基準電圧ＶＢＧＲに対する影響は比較的小さく、出力基準電圧ＶＢＧＲとオフセット電圧ＶＯＦＦとの関係は、図１のバンドギャップ回路の場合と同様であるといえる。
【０１１８】
図１０は、図６のバンドギャップ回路における出力基準電圧ＶＢＧＲ２４と温度との関係を示している。図９において、縦軸は出力基準電圧ＶＢＧＲ２４を示し、横軸は温度を示している。
【０１１９】
図１０においても、パラメータとして、オフセット電圧ＶＯＦＦが＋１０ｍＶ、０ｍＶ、−１０ｍＶのそれぞれの場合と、オフセット電圧ＶＯＦＦ２４が＋１０ｍＶ、０ｍＶ、−１０ｍＶのそれぞれの場合とを組み合わせたグラフが示されている。図１０を見てみると、理想的な状態、即ち、オフセット電圧ＶＯＦＦ、ＶＯＦＦ２４が０ｍＶとなる場合には、出力基準電圧ＶＢＧＲ２４は、温度に依らず、約２．４Ｖとなる。それに対し、オフセット電圧ＶＯＦＦ２４が＋１０ｍＶの場合には、出力基準電圧ＶＢＧＲ２４は大きくなり、オフセット電圧ＶＯＦＦ２４が−１０ｍＶの場合には、出力基準電圧ＶＢＧＲ２４は小さくなる。これは、図３、図４のところで述べたことから予想されることである。
【０１２０】
ここで、オフセット電圧ＶＯＦＦの出力基準電圧ＶＢＧＲ２４に対する影響について述べる。オフセット電圧ＶＯＦＦが変動することにより、出力基準電圧ＶＢＧＲは変動し、ＢＪＴＱ３、Ｑ５に流れるエミッタ電流も変動する。これにより、ＶＢＥ３、ＶＢＥ５の値が変動し、出力基準電圧ＶＢＧＲ２４も変動することが予想される。しかしながら、図９より分かるように、オフセット電圧ＶＯＦＦが変動した場合でも、出力基準電圧ＶＢＧＲ２４は殆ど変動しない。例えば、オフセット電圧ＶＯＦＦ２４＝＋１０ｍＶの場合のグラフを見てみると、オフセット電圧ＶＯＦＦ＝＋１０ｍＶ又は−１０ｍＶのいずれの場合であっても、出力基準電圧ＶＢＧＲ２４の値は、０．０１Ｖ程度の違いしかなく、大きな差がないことが分かる。つまり、図６のバンドギャップ回路では、オフセット電圧ＶＯＦＦの出力基準電圧ＶＢＧＲ２４に対する影響は比較的小さく、出力基準電圧ＶＢＧＲ２４とオフセット電圧ＶＯＦＦ２４との関係は、図３のバンドギャップ回路の場合と同様であるといえる。
【０１２１】
図１１は、図６のバンドギャップ回路における出力基準電圧ＶＢＧＲ、ＶＢＧＲ２４と電源電圧ＶＤＰ５との関係を示している。図１１において、縦軸は出力基準電圧ＶＢＧＲ、ＶＢＧＲ２４を示し、横軸は電源電圧ＶＤＰ５を示している。なお、図１１において、オフセット電圧ＶＯＦＦ、ＶＯＦＦ２４はゼロであるとしている。
【０１２２】
図１１を見ると分かるように、電源電圧ＶＤＰ５が１．２Ｖを超えると、出力基準電圧ＶＢＧＲは１．２Ｖに保たれる。従って、図６のバンドギャップ回路における出力基準電圧ＶＢＧＲを発生する回路ＣＣ１の最低動作電圧は、１．２Ｖであることが分かる。また、電源電圧ＶＤＰ５が２．４Ｖを超えると、出力基準電圧ＶＢＧＲ２４は２．４Ｖに保たれる。従って、図６のバンドギャップ回路における出力基準電圧ＶＢＧＲ２４を発生する回路ＣＣ２の最低動作電圧は、２．４Ｖであることが分かる。
【０１２３】
図１２は、図６のバンドギャップ回路における出力基準電圧ＶＢＧＲと電源電圧ＶＤＰ５との関係を示す図であり、図１１の縦軸を拡大した図である。
【０１２４】
図１２を見ると分かるように、電源電圧ＶＤＰ５が１．２Ｖを超えると、出力基準電圧ＶＢＧＲは１．２Ｖとなる。正確には、この後も、電源電圧ＶＤＰ５が１．２Ｖから２．４Ｖまで変化するまで、出力基準電圧ＶＢＧＲは緩やかに上昇し、電源電圧ＶＤＰ５が２．４Ｖを超えると、出力基準電圧ＶＢＧＲは一定となる。つまり、出力基準電圧ＶＢＧＲ２４は、電源電圧ＶＤＰ５が２．４Ｖを超えるまで安定しないので（図１１参照）、電源電圧ＶＤＰ５が１．２Ｖから２．４Ｖまで変化する間、ＢＪＴＱ４，Ｑ６に流れる電流の値は、電源電圧ＶＤＰ５の上昇に伴って増加する。このため、電源電圧ＶＤＰ５が１．２Ｖから２．４Ｖまで変化する間、ＶＢＥ３、ＶＢＥ５は電源電圧ＶＤＰ５に緩やかに依存し、出力基準電圧ＶＢＧＲも多少の電源依存性を示すこととなる。しかしながら、図１２を見ると、このときの出力基準電圧ＶＢＧＲの変化は僅かであり、出力基準電圧ＶＢＧＲは、電源電圧ＶＤＰ５が１．２Ｖを超えたところで安定するとみなして良いことが分かる。
【０１２５】
図１３は、図６のバンドギャップ回路における出力基準電圧ＶＢＧＲ２４と電源電圧ＶＤＰ５との関係を示す図であり、図１１の縦軸を拡大した図である。
【０１２６】
図１３を見ると分かるように、電源電圧ＶＤＰ５が２．４Ｖを超えると、出力基準電圧ＶＢＧＲ２４は２．４Ｖとなり、この後、電源電圧ＶＤＰ５が上昇した場合であっても、出力基準電圧ＶＢＧＲ２４は２．４Ｖのまま一定に保持される。
【０１２７】
図１１から図１３より、図６のバンドギャップ回路では、電源電圧ＶＤＰ５が１．２Ｖを超えたときに、出力基準電圧ＶＢＧＲを得ることができ、電源電圧ＶＤＰ５が２．４Ｖを超えたときに、出力基準電圧ＶＢＧＲ２４を得ることができることが分かる。このようにして、図６のバンドギャップ回路では、最低動作電圧を抑えることが可能な出力基準電圧ＶＢＧＲと、精度向上を図ることができる出力基準電圧ＶＢＧＲ２４と、を得ることができる。
【０１２８】
[バンドギャップ回路の応用例]
次に、実施形態に係るバンドギャップ回路の応用例について説明する。
【０１２９】
図１４は、実施形態に係るバンドギャップ回路を適用したマイクロコントローラの一例たるマイクロコントローラＭＣＵ１の回路図である。
【０１３０】
マイクロコントローラＭＣＵ１は、図６に示した実施形態に係るバンドギャップ回路ＢＧＲ１と、レギュレータ回路ＲＥＧ１と、低電圧検出回路ＬＶＤＨ１、ＬＶＤＬ１と、論理回路ＬＯＧＩＣ１とを有する。図１４において、ＶＢＧＲは１．２Ｖの出力基準電圧を示し、ＶＢＧＲ２４は２．４Ｖの出力基準電圧を示している。また、ＶＤＰ５は５Ｖの＋の電源を示し、ＧＮＤは０Ｖの電位を示している。
【０１３１】
レギュレータ回路ＲＥＧ１は、電源電圧ＶＤＰ５より一定の電圧ＶＤＤを生成する回路である。論理回路ＬＯＧＩＣ１は、レギュレータ回路ＲＥＧ１により生成された電圧ＶＤＤを電源として動作する回路である。低電圧検出回路ＬＶＤＨ１は、電源電圧ＶＤＰ５を監視する低電圧検出回路であり、低電圧検出回路ＬＶＤＬ１は、電圧ＶＤＤを監視する低電圧検出回路である。
【０１３２】
マイクロコントローラＭＣＵ１において、レギュレータ回路ＲＥＧ１はなるべく低い入力電圧まで動作することが望ましい。従って、レギュレータ回路ＲＥＧ１の基準電圧、及び、レギュレータ回路ＲＥＧ１で発生した電圧ＶＤＤを監視する低電圧検出回路ＬＶＤＬ１の基準電圧としては、１．２Ｖの出力基準電圧ＶＢＧＲが用いられる。一方、電源電圧ＶＤＰ５を監視する低電圧検出回路ＬＶＤＨ１の基準電圧としては、２．４Ｖの出力基準電圧ＶＢＧＲ２４が用いられる。これは、低電圧検出回路ＬＶＤＨ１にとって、基準電圧を発生する回路の最低動作電圧は、２．４Ｖの出力基準電圧ＶＢＧＲ２４よりも大きくても問題ないからである。このようにすることで、レギュレータ回路ＲＥＧ１、低電圧検出回路ＬＶＤＬ１の基準電圧をできるだけ小さくしつつ、低電圧検出回路ＬＶＤＨ１では、出力基準電圧ＶＢＧＲ２４を利用することにより、基準電圧の精度を高めることができる。以下、各部の回路の動作について詳細に説明する。
【０１３３】
レギュレータ回路ＲＥＧ１は、電源電圧ＶＤＰ５より一定の電圧ＶＤＤを生成し、生成した電圧ＶＤＤを論理回路ＬＯＧＩＣ１に供給する。レギュレータ回路ＲＥＧ１は、ＰＭＯＳトランジスタＰＭＯ１と、誤差アンプＥＡＭＰ１と、抵抗ＲＲ１、ＲＲ２とを有する。
【０１３４】
レギュレータ回路ＲＥＧ１において、抵抗ＲＲ１、ＲＲ２は、分圧回路として機能する。ＶＤＩＶ１は、当該分圧回路の分圧電圧を示している。抵抗ＲＲ１の一端は、ＰＭＯＳトランジスタＰＭＯ１のドレインに接続されるとともに、レギュレータ回路ＲＥＧ１の出力電圧ＶＤＤに設定される。誤差アンプＥＡＭＰ１には、バンドギャップ回路ＢＧＲ１より出力基準電圧ＶＢＧＲが入力されるとともに、分圧電圧ＶＤＩＶが入力される。誤差アンプＥＡＭＰ１の出力は、ＰＭＯＳトランジスタＰＭＯ１のゲートに接続されている。
【０１３５】
レギュレータ回路ＲＥＧ１において、誤差アンプＥＡＭＰ１、ＰＭＯＳトランジスタＰＭＯ１、抵抗Ｒ１は、出力基準電圧ＶＢＧＲと分圧電圧ＶＤＩＶ１とを一致させる帰還回路として動作する。分圧電圧ＶＤＩＶ１と出力基準電圧ＶＢＧＲとが一致するので、抵抗ＲＲ１、ＲＲ２の値の比を例えば１：２に設計しておくと、電圧ＶＤＤは１．８Ｖ一定に保たれる。なお、ＣＯ１は、マイクロコントローラＭＣＵ１外部に設けられた電圧ＶＤＤの安定化のための容量として働く。
【０１３６】
このようなマイクロコントローラは、電源電圧の広い範囲で動作することが望ましい場合が多い。例えば、電源電圧の広い範囲で動作することが望まれるマイクロコントローラのシステムの一例としては、電池で動作させるようなシステムが挙げられる。このような場合、レギュレータ回路も、電源電圧のできるだけ広い範囲で、生成する電圧を一定に保つことが望まれる。つまり、レギュレータ回路の最低動作電圧をなるべく低くすることが望まれる。従って、レギュレータ回路の基準電圧もできるだけ低いことが望ましい。このことから、マイクロコントローラＭＣＵ１では、バンドギャップ回路ＢＧＲ１の出力基準電圧ＶＢＧＲがレギュレータ回路ＲＥＧ１の基準電圧として用いられている。
【０１３７】
低電圧検出回路ＬＶＤＬ１は、電圧ＶＤＤを監視するための低電圧検出回路として働く。具体的には、低電圧検出回路ＬＶＤＬ１は、電圧ＶＤＤが所定の電圧よりも低いか否かを検出する。先にも述べたように、レギュレータ回路ＲＥＧ１の最低動作電圧はなるべく低い方が望まれるため、その出力電圧たる電圧ＶＤＤを監視する低電圧検出回路ＬＶＤＬ１の基準電圧もなるべく低い方が望まれる。この目的のため、マイクロコントローラＭＣＵ１では、バンドギャップ回路ＢＧＲ１の出力基準電圧ＶＢＧＲが低電圧検出回路ＬＶＤＬ１の基準電圧として用いられている。
【０１３８】
低電圧検出回路ＬＶＤＬ１は、コンパレータＣＭＰ２と、抵抗ＲＬ３、ＲＬ４とを有する。ＬＶＤＬＯＸ１はＬＶＤＬ１の出力を示している。
【０１３９】
低電圧検出回路ＬＶＤＬ１において、抵抗ＲＬ３、ＲＬ４は分圧回路として動作し、電圧ＶＤＤを分圧する。ＶＤＩＶ３は抵抗ＲＬ３、ＲＬ４で分圧された分圧電圧を示している。分圧電圧ＶＤＩＶ３、出力基準電圧ＶＢＧＲは、コンパレータＣＭＰ２に入力される。コンパレータＣＭＰ２は、比較結果をＬＶＤＬＯＸ１として出力する。 低電圧検出回路ＬＶＤＬ１は、抵抗ＲＬ３、ＲＬ４で電圧ＶＤＤを分圧し、分圧電圧ＶＤＩＶ３が出力基準電圧ＶＢＧＲよりも低いか否かを検出することにより、電圧ＶＤＤが所定の電圧よりも低いか否かを検出する。例えば、抵抗ＲＬ３、ＲＬ４の値の比を１：３に設計しておくと、分圧電圧ＶＤＩＶ３は電圧ＶＤＤの３／４になる。従って、低電圧検出回路ＬＶＤＬ１は、出力基準電圧ＶＢＧＲを基準電圧として、分圧電圧ＶＤＩＶ３が基準電圧よりも低いか否かを検出することにより、電圧ＶＤＤが１．６Ｖよりも低いか否かを検出することが可能となる。分圧電圧ＶＤＩＶ３が基準電圧よりも低いか否かの判定はコンパレータＣＭＰ２で行われる。コンパレータＣＭＰ２において、分圧電圧ＶＤＩＶ３が出力基準電圧ＶＢＧＲよりも低い場合には、出力ＬＶＤＬＯＸ１は「１」となり、分圧電圧ＶＤＩＶ３が出力基準電圧ＶＢＧＲ以上となる場合には、出力ＬＶＤＬＯＸ１は「０」となる。つまり、出力ＬＶＤＬＯＸ１の値によって、電圧ＶＤＤが１．６Ｖよりも低いか否かを知ることができる。電圧ＶＤＤが規定の値（例えば１．６Ｖ）よりも低くなったことを低電圧検出回路ＬＶＤＬ１が検出した場合には、例えば、割り込みを発生させたり、リセットを発生させたりすることが可能となる。
【０１４０】
低電圧検出回路ＬＶＤＨ１は、電源電圧ＶＤＰ５を監視するための低電圧検出回路として働く。具体的には、低電圧検出回路ＬＶＤＨ１は、電圧ＶＤＰ５が所定の電圧よりも低いか否かを検出する。例えば、３．６Ｖ以上の電源電圧で動作させることが望ましいＡＤ変換回路を搭載していて、その目的のために５Ｖ電源の電源電圧を監視するような場合に、低電圧検出回路ＬＶＤＨ１が用いられる。
【０１４１】
低電圧検出回路ＬＶＤＨ１は、コンパレータＣＭＰ１と、抵抗ＲＬ１、ＲＬ２とを有する。ＬＶＤＨＯＸ１はＬＶＤＨ１の出力を示している。
【０１４２】
低電圧検出回路ＬＶＤＨ１において、抵抗ＲＬ１、ＲＬ２は分圧回路として動作し、電源電圧ＶＤＰ５を分圧する。ＶＤＩＶ２は抵抗ＲＬ１、ＲＬ２で分圧された分圧電圧を示している。分圧電圧ＶＤＩＶ２、出力基準電圧ＶＢＧＲ２４は、コンパレータＣＭＰ１に入力される。コンパレータＣＭＰ１は、比較結果をＬＶＤＨＯＸ１として出力する。
【０１４３】
低電圧検出回路ＬＶＤＨ１は、抵抗ＲＬ１、ＲＬ２で電源電圧ＶＤＰ５を分圧し、分圧電圧ＶＤＩＶ２が出力基準電圧ＶＢＧＲ２４よりも低いか否かを検出することにより、電源電圧ＶＤＰ５が所定の電圧よりも低いか否かを検出する。例えば、抵抗ＲＬ１、ＲＬ２の値の比を１：２に設計しておくと、分圧電圧ＶＤＩＶ２は電圧ＶＤＰ５の２／３になる。従って、低電圧検出回路ＬＶＤＨ１は、出力基準電圧ＶＢＧＲ２４を基準電圧として、分圧電圧ＶＤＩＶ２が基準電圧よりも低いか否かを検出することで、電源電圧ＶＤＰ５が３．６Ｖよりも低いか否かを検出することが可能となる。分圧電圧ＶＤＩＶ２が基準電圧よりも低いか否かの判定はコンパレータＣＭＰ１で行われる。コンパレータＣＭＰ１において、分圧電圧ＶＤＩＶ２が出力基準電圧ＶＢＧＲ２４よりも低い場合には、出力ＬＶＤＨＯＸ１は「１」となり、分圧電圧ＶＤＩＶ２が出力基準電圧ＶＢＧＲ２４以上となる場合には、出力ＬＶＤＨＯＸ１は「０」となる。つまり、出力ＬＶＤＨＯＸ１の値によって、電源電圧ＶＤＰ５が３．６Ｖよりも低いか否かを知ることができる。上述した低電圧検出回路ＬＶＤＬ１と同様、電源電圧ＶＤＰ５が規定の値（例えば３．６Ｖ）よりも低くなったことを低電圧検出回路ＬＶＤＨ１が検出した場合には、例えば、割り込みを発生させたり、リセットを発生させたりすることが可能となる。
【０１４４】
電源電圧ＶＤＰ５が３．６Ｖより低いか否かを判定するような場合、基準電圧を発生する回路の最低動作電圧が多少大きくても、例えば２．７Ｖ程度であっても、３．６Ｖの電圧を判定する場合には、不都合がないことが多い。このような場合には、むしろ、３．６Ｖを判定するための基準電圧には、最低動作電圧が低いことよりも、基準電圧の精度が高いことが望ましい場合が多い。
【０１４５】
例えば、３Ｖの５％は１５０ｍＶとなり、４Ｖの５％は２００ｍＶとなる。判定しようとしている電源電圧の絶対値が大きい場合、基準電圧の誤差が大きいと、その誤差の絶対値は許容できないほど大きな値となる可能性がある。
【０１４６】
抵抗ＲＬ１、ＲＬ２による分圧の精度が十分よいと仮定すると、電源電圧ＶＤＰ５の判定精度を決定するのは、主に、基準電圧の精度となる。一例として、電源電圧ＶＤＰ５を１／３に分圧した分圧電圧と出力基準電圧ＶＢＧＲとを比較することにより電源電圧ＶＤＰ５を判定する場合を考えてみる。この場合、例えば、出力基準電圧ＶＢＧＲの誤差が１．２Ｖ±５％であったとすると、３．６Ｖを判定する場合の精度は、３．６Ｖ±５％すなわち、３．６Ｖ±１８０ｍＶとなる。
【０１４７】
一方、電源電圧ＶＤＰ５を２／３に分圧した分圧電圧と出力基準電圧ＶＢＧＲ２４とを比較することにより電圧ＶＤＰ５の電位を判定する場合を考えてみる。この場合、例えば、出力基準電圧ＶＢＧＲ２４の誤差が２．４Ｖ±２．５％であったとすると、３．６Ｖを判定する場合の精度は、３．６Ｖ±２．５％すなわち、３．６Ｖ±９０ｍＶとなる。
【０１４８】
このように、低電圧検出回路で、最低動作電圧が多少大きくてもよい場合には、出力基準電圧ＶＢＧＲ２４を用いて、図１４のような構成とすることで、低電圧検出回路の精度を改善できる効果が得られる。
【０１４９】
また、低電圧検出回路ＬＶＤＨ１でＡＤ変換回路の動作と停止を制御する場合において、低電圧検出回路の精度を改善することにより、ＡＤ変換回路への動作電圧要求を緩和することが可能となる。以下、具体的に説明する。
【０１５０】
低電圧検出回路ＬＶＤＨ１において、出力基準電圧ＶＢＧＲを用いて、例えば、３．６Ｖの電圧を判定するためには、３．６Ｖの検出の幅は、実際には、３．６Ｖ−１８０ｍＶから３．６Ｖ＋１８０ｍＶとなる。従って、確実にＡＤ変換回路の動作を停止させることができるのは、３．４２Ｖとなり、ＡＤ変換回路が確実に使用できる電圧は、３．７８Ｖより高い電圧となる。
【０１５１】
それに対し、低電圧検出回路ＬＶＤＨ１において、出力基準電圧ＶＢＧＲ２４を用いて、例えば、３．６Ｖの電圧を判定するためには、３．６Ｖの検出の幅は、実際には、３．６Ｖ−９０ｍＶから３．６Ｖ＋９０ｍＶとなる。従って、確実にＡＤ変換回路の動作を停止させることができるのは、３．５１Ｖとなり、ＡＤ変換回路が確実に使用できる電圧は、３．６９Ｖより高い電圧となる。
【０１５２】
つまり、出力基準電圧ＶＢＧＲを用いて３．６Ｖを判定した場合、判定の最低電圧は３．４２Ｖ、最高電圧は３．７８Ｖとなる。そのため、ＡＤ変換回路を使用するために用いた場合、ＡＤ変換回路は最低電圧３．４２Ｖで動作する必要があり、しかも、電源電圧が３．７８Ｖを超えないと使用できないことが起こりえる。それに対し、出力基準電圧ＶＢＧＲ２４を用いて３．６Ｖを判定した場合、判定の最低電圧は３．５１Ｖ、最高は３．６９Ｖとなるので、必要以上にＡＤ変換回路を低い電圧で動作するように設計する必要がなくなる。つまり、ＡＤ変換回路の最低動作電圧に近い電圧から使用することが可能となる。
【０１５３】
このように、出力基準電圧ＶＢＧＲ２４を用いて低電圧検出回路の電圧検出精度を改善することにより、制御しようとしている対象の回路への動作電圧要求を緩和することが可能となる。
【０１５４】
なお、図１４のマイクロコントローラＭＣＵ１では、バンドギャップ回路ＢＧＲ１として、図６に示した実施形態に係るバンドギャップ回路が用いられるとしているが、これに限られるものではない。バンドギャップ回路ＢＧＲ１を用いる代わりに、図１のバンドギャップ回路と図３のバンドギャップ回路とを用いて、出力基準電圧ＶＢＧＲ、ＶＢＧＲ２４を発生させるとしても良い。これによっても、上述したようなレギュレータ回路ＲＥＧ１及び低電圧検出回路ＬＶＤＬ１における最低動作電圧の保持と低電圧検出回路ＬＶＤＨ１における電源電圧の精度向上とを両立することが可能となる。
【０１５５】
また、図１４のマイクロコントローラＭＣＵ１では、低電圧検出回路ＬＶＤＨ１の基準電圧として、出力基準電圧ＶＢＧＲ２４を用いる例を示したが、これに限られない。このようにする代わりに、出力基準電圧ＶＢＧＲ２４と出力基準電圧ＶＢＧＲとを切り替えて用いるとしても良い。また、レギュレータ回路ＲＥＧ１の基準電圧として、出力基準電圧ＶＢＧＲを用いる例を示したが、これに限られない。このようにする代わりに、出力基準電圧ＶＢＧＲ２４と出力基準電圧ＶＢＧＲとを切り替えて用いるとしても良い。以下では、出力基準電圧を切り替えることが可能な低電圧検出回路の回路例について説明する。
【０１５６】
まず、出力基準電圧を切り替えることが可能な低電圧検出回路の回路例について説明うる。
【０１５７】
図１５は、出力基準電圧ＶＢＧＲ、ＶＢＧＲ２４を切り替えることが可能な、電源電圧ＶＤＰ５を監視するための低電圧検出回路の回路図の一例である。
【０１５８】
図１５において、図１４で説明した要素と同一の要素については、同一の符号を付すこととする。また、図１５において、ＲＬＨｎ（ｎは整数）は抵抗及び抵抗値を示し、ＳＷｎ（ｎは整数）はスイッチを示し、ＣＭＰＨ１はコンパレータを示している。抵抗ＲＬＨ１、ＲＬＨ２、ＲＬＨ３、ＲＬＨ４を有する分圧回路により、電源電圧ＶＤＰ５は分圧される。ＶＤＩＶＨ１、ＶＤＩＶＨ２は分圧回路により分圧された分圧電圧を示している。分圧電圧ＶＤＩＶＨ１、ＶＤＩＶＨ２は、スイッチＳＷ１、ＳＷ２により、いずれかの分圧電圧が選択される。ＶＴＬは、スイッチＳＷ１、ＳＷ２で選択された分圧電圧を示している。また、出力基準電圧ＶＢＧＲ、ＶＢＧＲ２４は、スイッチＳＷ３、ＳＷ４により、いずれかの基準電圧が選択される。ＶＲＦＦはスイッチＳＷ３、ＳＷ４で選択された基準電圧を示している。電圧ＶＴＬ、ＶＲＦＦは、コンパレータＣＭＰＨ１に入力される。従って、スイッチＳＷ１、ＳＷ２が第１のスイッチ回路として機能し、スイッチＳＷ３、ＳＷ４が第２のスイッチ回路として機能する。また、ＬＶＤＨＯＸ１はコンパレータＣＭＰＨ１の出力となっている。
【０１５９】
図１５の低電圧検出回路は、電源電圧ＶＤＰ５が２．４Ｖよりも低いか否かを検出する場合と、電源電圧ＶＤＰ５が３．６Ｖよりも低いか否かを検出する場合とを切り替えることが可能な回路となっている。以下、具体的に説明する。
【０１６０】
図１５の低電圧検出回路では、抵抗ＲＬＨ１、ＲＬＨ２、ＲＬＨ３、ＲＬＨ３の値は、１００ｋΩ、５０ｋΩ、５０ｋΩ、１００ｋΩとなっている。分圧電圧ＶＤＩＶＨ１は、抵抗ＲＬＨ１と抵抗ＲＬＨ２、ＲＬＨ３、ＲＬＨ４の和とで分圧した電圧となっている。即ち、分圧電圧ＶＤＩＶＨ１は、電源電圧ＶＤＰ５を２／３に分圧した電圧となっている。従って、スイッチＳＷ１をオンとし、スイッチＳＷ２をオフとすることで、電圧ＶＴＬは、電源電圧ＶＤＰ５を２／３に分圧した値となる。ここで、スイッチＳＷ３をオフ、スイッチＳＷ４をオンとすることで、電圧ＶＲＥＦは出力基準電圧ＶＢＧＲ２４となる。２．４Ｖの出力基準電圧ＶＢＧＲ２４と電源電圧ＶＤＰ５を２／３に分圧した電圧ＶＴＬとを、コンパレータＣＭＰＨ１で比較することで、電源電圧ＶＤＰ５が３．６Ｖよりも低いか否かを判定することができる。
【０１６１】
また、分圧電圧ＶＤＩＶＨ２は、抵抗ＲＬＨ１、ＲＬＨ２の和と抵抗ＲＬＨ３、ＲＬＨ４の和とで分圧した電圧となっている。即ち、分圧電圧ＶＤＩＶＨ２は、電源電圧ＶＤＰ５を１／２に分圧した電圧となっている。従って、スイッチＳＷ１をオフとし、スイッチＳＷ２をオンとすることで、電圧ＶＴＬは、電源電圧ＶＤＰ５を１／２に分圧した値となる。ここで、スイッチＳＷ３をオン、スイッチＳＷ４をオフとすることで、電圧ＶＲＥＦは出力基準電圧ＶＢＧＲとなる。１．２Ｖの出力基準電圧ＶＢＧＲと電源電圧ＶＤＰ５を１／２に分圧した電圧ＶＴＬとを、コンパレータＣＭＰＨ１で比較することで、電源電圧ＶＤＰ５が２．４Ｖよりも低いか否かを判定することができる。
【０１６２】
図１５の低電圧検出回路によれば、電源電圧ＶＤＰ５が３．６Ｖよりも低いか否かを判定するような、電源電圧ＶＤＰ５が比較的大きい場合には、精度の高い出力基準電圧ＶＢＧＲ２４を用いて判定できる利点が得られる。一方、電源電圧ＶＤＰ５が２．４Ｖよりも低いか否かを判定するような、電源電圧ＶＤＰ５が比較的小さい場合には、出力基準電圧ＶＢＧＲ２４と比較して、広い電源電圧範囲で動作させることが可能となる。また、出力基準電圧ＶＢＧＲ２４と比較して、出力基準電圧ＶＢＧＲは安定する時間が早いので、このようにすることで、判定にかかる時間を短縮することができる。なお、ここで、「電源電圧ＶＤＰ５が比較的大きい」とは、例えば、電源電圧ＶＤＰ５が出力基準電圧ＶＢＧＲ２４以上であることを示し、「電源電圧ＶＤＰ５が比較的小さい」とは、例えば、電源電圧ＶＤＰ５が出力基準電圧ＶＢＧＲ２４未満であることを示す。
【０１６３】
ここで、コンパレータＣＭＰＨ１について図１６を用いて説明する。図１６は、コンパレータＣＭＰＨ１についてのトランジスタレベルの回路図の一例を示している。
【０１６４】
図１６において、ＰＭＣｎ（ｎは整数）はＰＭＯＳトランジスタを示し、ＮＭＣｎ（ｎは整数）はＮＭＯＳトランジスタを示し、ＧＮＤはＧＮＤ端子を示し、ＶＤＰ５は例えば５Ｖの＋の電源を示している。また、ＣＩＭ、ＣＩＰはコンパレータ回路の入力を示し、ＣＭＰＯは出力を示し、ＢＮＢはバイアス電位を示している。図７、図１５に対応する回路素子、ノード等には同じ素子名、ノード名を与えて示している。
【０１６５】
図１６では、図７で示したバイアス回路ＢＣＲで発生したバイアス電位ＢＮＢを利用してコンパレータを動作させる例を示している。トランジスタＮＭＣ５は、バイアス回路ＢＣＲで発生されたバイアス電位ＢＮＢを利用して、一定電流をバイアスする。トランジスタＮＭＣ１、ＮＭＣ２はソース電位が等しいため、それぞれのゲート電位の差に応じた電流を流すように働く。つまり、トランジスタＮＭＣ５の一定電流を、トランジスタＮＭＣ１、ＮＭＣ２がゲート電位に応じて分担する。トランジスタＰＭＣ１、ＰＭＣ２は、差動対の負荷として働く。また、トランジスタＰＭＣ１、ＰＭＣ３はカレントミラーとして動作するとともに、トランジスタＰＭＣ２、ＰＭＣ４もカレントミラーとして動作する。そのため、トランジスタＰＭＣ３へはトランジスタＰＭＣ１のドレイン電流がミラーされ、トランジスタＰＭＣ４へはトランジスタＰＭＣ２のドレイン電流がミラーされる。トランジスタＮＭＣ３、ＮＭＣ４もカレントミラーとして動作し、トランジスタＮＭＣ３の電流はトランジスタＮＭＣ４へミラーされる。結局、出力ＣＭＰＯでは、トランジスタＮＭＣ１、ＮＭＣ２の電流が足しあわされる。このようにして、図１６の回路は、入力ＣＩＭ、ＣＩＰの電位を比較するコンパレータとして働く。例えば、図１６のような回路で、図１５のコンパレータＣＭＰＨ１の機能を実現することができ、図７、図８の回路と組み合わせて使用することが可能である。
【０１６６】
図１７は、出力基準電圧ＶＢＧＲ、ＶＢＧＲ２４を切り替えることが可能な、電源電圧ＶＤＰ５を監視するための低電圧検出回路の回路図の他の例である。図１５では、電源電圧を監視する低電圧検出回路として、基準電圧をスイッチにより切り替えて使用する回路例を示した。それに対し、図１７では、コンパレータ回路を複数用意する回路例を示す。
【０１６７】
図１７において、図１５で説明した要素と同一の要素については、同一の符号を付すこととする。また、ＣＭＰＨ２、ＣＭＰＨ３はコンパレータを示し、ＯＲ１は論理和（ＯＲ）回路を示している。分圧電圧ＶＤＩＶＨ１及び出力基準電圧ＶＢＧＲ２４は、コンパレータＣＭＰＨ２に入力される。ＣＭＰＨ２ＯはコンパレータＣＭＰＨ２の出力を示している。また、分圧電圧ＶＤＩＶＨ２及び出力基準電圧ＶＢＧＲは、コンパレータＣＭＰＨ３に入力される。ＬＶＤＨＯ３はコンパレータＣＭＰＨ３の出力を示している。ＣＭＰＨ２Ｏ及びＬＶＤＨＯ３は、ＯＲ回路ＯＲ１に入力される。ＬＶＤＨＯ２は、ＯＲ回路ＯＲ１の出力を示している。なお、ＬＶＤＨＯ２とＬＶＤＨＯ３は低電圧検出回路の出力でもある。なお、コンパレータＣＭＰＨ２が、第１の比較回路として機能し、コンパレータＣＭＰＨ３が、第２の比較回路として機能する。以下、具体的に説明する。
【０１６８】
図１５で述べたのと同様に、分圧電圧ＶＤＩＶＨ１は電源電圧ＶＤＰ５を２／３に分圧した値となっている。出力基準電圧ＶＢＧＲ２４と、電源電圧ＶＤＰ５を２／３に分圧した分圧電圧ＶＤＩＶＨ１とを、コンパレータＣＭＰＨ２で比較することで、電源電圧ＶＤＰ５が３．６Ｖよりも低いか否かを判定することができる。
【０１６９】
また、分圧電圧ＶＤＩＶＨ２は、電源電圧ＶＤＰ５を１／２に分圧した値となっている。出力基準電圧ＶＢＧＲと、電源電圧ＶＤＰ５を１／２に分圧した分圧電圧ＶＤＩＶＨ２とを、コンパレータＣＭＰＨ３で比較することで、電源電圧ＶＤＰ５が２．４Ｖよりも低いか否かを判定することができる。
【０１７０】
ＬＶＤＨＯ３は、電源電圧ＶＤＰ５が２．４Ｖ未満のときに「Ｈ」（Ｈｉｇｈ）となり、電源電圧ＶＤＰ５が２．４Ｖ以上のときに「Ｌ」（Ｌｏｗ）となる。ＣＭＰＨ２Ｏは、電源電圧ＶＤＰ５が３．６Ｖ未満のときに「Ｈ」となり、電源電圧ＶＤＰ５が３．６Ｖ以上のときに「Ｌ」となる。出力基準電圧ＶＢＧＲ２４を発生する回路の最低動作電圧は２．４Ｖ以上なので、電源電圧ＶＤＰ５が２．４Ｖ未満のときは、出力基準電圧ＶＢＧＲ２４が安定しておらず、コンパレータＣＭＰＨ２の判定結果ＣＭＰＨ２Ｏが正しくない可能性がある。図１７の低電圧検出回路では、このような場合に、より低い電源電圧で動作する回路の判定結果を利用して、出力基準電圧ＶＢＧＲ２４による判定結果を補うことができる。
【０１７１】
例えば、電源電圧ＶＤＰ５が３．６Ｖ以上の場合には、ＣＭＰＨ２Ｏが「Ｌ」となり、ＬＶＤＨＯ３が「Ｌ」となるので、ＬＶＤＨＯ２は「Ｌ」となる。また、電源電圧ＶＤＰ５が２．４Ｖ以上で、かつ、３．６Ｖ未満の場合には、ＣＭＰＨ２Ｏが「Ｈ」となり、ＬＶＤＨＯ３が「Ｌ」となるので、ＬＶＤＨＯ２は「Ｈ」となる。電源電圧ＶＤＰ５が２．４Ｖ未満の場合には、ＣＭＰＨ２Ｏの値は信用できない。しかし、この場合には、ＬＶＤＨＯ３が「Ｈ」となるので、ＣＭＰＨ２Ｏの値にかかわらず、ＬＶＤＨＯ２は「Ｈ」となる。
【０１７２】
つまり、ＬＶＤＨＯ３が「Ｌ」で、かつ、ＬＶＤＨＯ２が「Ｌ」となる場合には、電源電圧ＶＤＰ５は３．６Ｖ以上であると判定できる。ＬＶＤＨＯ３が「Ｌ」で、かつ、ＬＶＤＨＯ２は「Ｈ」となる場合には、電源電圧ＶＤＰ５は２．４Ｖ以上で、かつ、３．６Ｖ未満であると判定できる。ＬＶＤＨＯ３が「Ｈ」で、かつ、ＬＶＤＨＯ２が「Ｈ」となる場合には、電源電圧ＶＤＰ５は２．４Ｖ未満であると判定できる。
【０１７３】
図１７の低電圧検出回路によれば、電源電圧ＶＤＰ５が２．４Ｖ未満となり、コンパレータＣＭＰＨ２が誤った結果を示した場合であっても、電源電圧ＶＤＰ５についての誤判定を防ぐことができ、電源電圧ＶＤＰ５の判定を正確に行うことが可能となる。
【０１７４】
なお、出力基準電圧ＶＢＧＲについても、電源電圧ＶＤＰ５が１．２Ｖ未満では安定せず、コンパレータＣＭＰＨ３の判定結果に誤りが生じる可能性がある。しかしながら、この場合についても、上述した出力基準電圧ＶＢＧＲ２４の場合と同様の方法を用いることにより、誤判定を防ぐことが可能である。また、図１７の低電圧検出回路では、ＯＲ回路を用いるとしているが、これに限られるものではなく、代わりに、論理積（ＡＮＤ）回路を用いるとしても良い。
【０１７５】
以上説明したように、図１７の低電圧検出回路によっても、出力基準電圧ＶＢＧＲ２４、ＶＢＧＲを用いた低電圧検出回路を実現することができ、図１５の低電圧検出回路と同様の効果を得ることができる。
【０１７６】
なお、図１５、図１７の低電圧検出回路では、判定する電圧の値が２つの場合を示したが、これに限られるものではない。このようにする代わりに、任意の数の判定電圧を持つ回路に発明の回路の考え方を適用できる。また、図１５の低電圧検出回路と図１７の低電圧検出回路とを組み合わせるとしても良いのは言うまでもない。
【０１７７】
[変形例]
次に、バンドギャップ回路の変形例について説明する。
【０１７８】
図１８は、変形例に係るバンドギャップ回路の回路図の一例である。図１８において、図６に対応する回路素子、ノード等には同じ素子名、ノード名を与えて示している。抗に添えられた数値は抵抗値の一例を示している。また、図６において、ＲＢＤｎ（ｎは整数）は抵抗を示し、ＶＢＧＲ２は出力基準電圧を示している。
【０１７９】
図６のバンドギャップ回路では、出力基準電圧ＶＢＧＲ２４、ＶＢＧＲを出力するバンドギャップ回路を示した。しかしながら、これに加えて、出力基準電圧ＶＢＧＲ２４の電位を１／２に分圧することで、１．２Ｖの出力基準電圧ＶＢＧＲ２を発生させることも可能である。例えば、レギュレータ回路の基準電圧として出力基準電圧ＶＢＧＲ２４を用いる場合、出力基準電圧ＶＢＧＲ２４を、そのまま使用するよりも、出力基準電圧ＶＢＧＲと同じ１．２Ｖの基準電位として加工してから使用するほうが、都合がよい場合がある。この場合には、図１８のバンドギャップ回路を用いることにより、出力基準電圧ＶＢＧＲ２４を基に生成された１．２Ｖの出力基準電圧ＶＢＧＲ２を用いればよい。出力基準電圧ＶＢＧＲ２は、出力基準電圧ＶＢＧＲ２４から発生するので、電源電圧が２．４Ｖ以上に達しないと電圧が安定しないものの、出力基準電圧ＶＢＧＲと比較して、オペアンプのオフセット電圧に起因する誤差が１／２になる利点が得られる。
【０１８０】
図６の回路と、図１８の回路の違いは、分圧回路として働く抵抗ＲＢＤ１、ＲＢＤ２なので、この部分の動作を説明する。
【０１８１】
図１８から明らかなように、抵抗ＲＢＤ１、ＲＢＤ２を有する分圧回路の分圧電圧をＶＢＧＲ２とする。抵抗の抵抗値を等しく設計しておけば、１．２Ｖの出力基準電圧ＶＢＧＲ２が得られる。抵抗の相対精度は、一般に０．５％未満の誤差が期待できるので、分圧回路自体の誤差は、ＶＢＧＲ２４の誤差に対して十分小さい。
【０１８２】
このような構成を採用しておくことで、出力基準電圧ＶＢＧＲと比較して、より高い精度の１．２Ｖの出力基準電圧ＶＢＧＲ２を利用することが可能となる。なお、出力基準電圧ＶＢＧＲ２が第３のバンドギャップ電圧として機能する。
【０１８３】
図１４に示したレギュレータ回路及び低電圧検出回路、図１５、図１７に示した低電圧検出回路において、基準電圧として、出力基準電圧ＶＢＧＲの代わりに出力基準電圧ＶＢＧＲ２を用いるとしても良い。この場合、基準電圧の値自体は、ＶＢＧＲ、ＶＢＧＲ２ともに１．２Ｖなので、出力基準電圧ＶＢＧＲを出力基準電圧ＶＢＧＲ２に切り替えるだけでよい。また、図１５、図１７の低電圧検出回路では、原理的な説明のために、出力基準電圧ＶＢＧＲ２４を使用して、低電圧検出回路を動作させる例を示したが、この代わりに、出力基準電圧ＶＢＧＲ２を用いるとしても良い。これによっても、出力基準電圧ＶＢＧＲ２４を用いた場合と同様、基準電圧の高い精度を利用できる効果が得られる。さらに、図１５、図１７の低電圧検出回路において、出力基準電圧ＶＢＧＲ２４を用いる回路と、出力基準電圧ＶＢＧＲ、ＶＢＧＲ２を使用する回路を混在、組み合わせることも可能である。例えば、図１５、図１７の低電圧検出回路において、出力基準電圧ＶＢＧＲを入力する代わりに、出力基準電圧ＶＢＧＲ、ＶＢＧＲ２を切り替えて出力するスイッチ回路の出力電圧を入力させるとしても良い。なお、レギュレータ回路において、出力基準電圧ＶＢＧＲ、ＶＢＧＲ２を切替える構成については、図１９にて説明する。
【０１８４】
以上説明したように、出力基準電圧ＶＢＧＲ２４を分圧した出力基準電圧ＶＢＧＲ２を用意しておくことでも、基準電圧の精度を改善する効果を得ることができる。
【０１８５】
次に、出力基準電圧ＶＢＧＲ、ＶＢＧＲ２を切り替えることが可能なレギュレータ回路の回路例について説明する。
【０１８６】
図１９は、変形例に係るバンドギャップ回路と接続され、出力基準電圧ＶＢＧＲ、ＶＢＧＲ２を切り替えることが可能なレギュレータ回路の回路図の一例である。
【０１８７】
図１４に対応する回路素子、ノード等には同じ素子名、ノード名を与えて示している。また、ＳＷｎ（ｎは整数など）はスイッチを示し、ＣＴＲＬ１はスイッチＳＷ５、ＳＷ６の制御信号を示している。
【０１８８】
図１９のレギュレータ回路では、図１４のマイクロコントローラにおけるレギュレータ回路ＲＥＧ１と異なり、ＥＡＭＰ１の−入力に、スイッチＳＷ５とＳＷ６で選択された出力基準電圧ＶＢＧＲ、又は、出力基準電圧ＶＢＧＲ２を入力する。
【０１８９】
例えば、電源電圧ＶＤＰ５が２．８Ｖ未満の場合には、スイッチＳＷ５をオン、スイッチＳＷ６をオフとする。一方、電源電圧ＶＤＰ５が２．８Ｖ以上の場合には、スイッチＳＷ６をオン、スイッチＳＷ５をオフとする。このような構成を採用することで、電源電圧ＶＤＰ５が比較的高い場合には、精度の高いＶＢＧＲ２を使用し、電源電圧ＶＤＰ５が比較的低い場合には、最低動作電圧を抑えた回路で発生したＶＢＧＲを使用することが可能となる。これにより、図１５や図１７の回路と同様、電源電圧が比較的小さい場合には、最低動作電圧を抑えた回路を使用して広い電源電圧範囲で動作する特性と、電源電圧が比較的高い場合には、精度のよい基準電圧を利用できる特性を両立させることが可能となる。
【０１９０】
なお、さらに加えて、図１９に示すように、低電圧検出回路ＬＶＤＨ１でＶＤＰ５の電源電圧を判定して、制御信号ＣＴＲＬ１を用いて、スイッチＳＷ５、ＳＷ６のオン、オフを制御するとしても良いのは言うまでもない。また、図１９では一例として、電源電圧が２．８Ｖを境として出力基準電圧ＶＢＧＲ、ＶＢＧＲ２を使い分ける例を示したが、これに限られない。このようにする代わりに、出力基準電圧ＶＢＧＲ２が安定して、かつ電圧判定の幅を考慮して、必要に応じてさまざまな電圧に設計できるのは言うまでもない。
【０１９１】
図１８のように出力基準電圧ＶＢＧＲ２を用意して、図１９の回路のように使用することで、レギュレータ回路ＲＥＧ１の回路自体には、変更を加える必要がなくなる利点が得られる。どちらの出力基準電圧ＶＢＧＲ、ＶＢＧＲ２ともに１．２Ｖの基準電圧であり、違いは精度と、使用できる電源電圧範囲だけとなる。
【０１９２】
なお、実施形態は、上述した実施形態の例に限られるものではなく、特許請求の範囲及び明細書全体から読み取れる発明の要旨あるいは思想に反しない範囲で適宜変更可能である。
【符号の説明】
【０１９３】
Ｑ３、Ｑ４、Ｑ５、Ｑ６ ＰＮＰトランジスタ
Ｒ６、Ｒ７、Ｒ８、Ｒ１０、Ｒ１１、Ｒ１２ 抵抗
ＡＭＰ２、ＡＭＰ４ オペアンプ
【技術分野】
【０００１】
本発明は、温度に依存しないバンドギャップ電圧を生成するバンドギャップ回路に関する。
【背景技術】
【０００２】
一般的に、温度及び電源電圧に依存しない基準電圧が必要な場合、バンドギャップ回路と呼ばれる基準電圧発生回路が広く用いられている。例えば、バンドギャップ回路は、順バイアスされたｐｎ接合の電圧と、絶対温度に比例するＰＴＡＴ（Proportional To Absolute Temperature）電圧とを加算する。順バイアスされたｐｎ接合の電圧は、ｐｎ接合の電圧を１次式で近似すると、絶対温度に対して負の線形依存性（以後、ＣＴＡＴ（Complementary To Absolute Temperature）とも称する）があることが知られている。従って、温度に依存しない基準電圧、いわゆるバンドギャップ電圧は、この順バイアスされたｐｎ接合の電圧と適切なＰＴＡＴ電圧の加算によって得られる。この種のバンドギャップ回路は、各種の回路が考案され実用されてきた。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許公報第７，１９３，４５４号
【特許文献２】米国特許公報第５，２２９，７１０号
【特許文献３】米国特許公報第５，３２５，０４５号
【特許文献４】米国特許公報第６，３６２，６１２号
【特許文献５】米国特許公報第６，３８１，４９１号
【特許文献６】米国特許公報第６，６１４，２０９号
【特許文献７】米国特許公報第６，６５７，４８０号
【特許文献８】米国特許公報第６，８２８，８４７号
【特許文献９】米国特許公報第６，８９１，３５８号
【特許文献１０】米国特許公報第７，２１１，９９３号
【特許文献１１】特開２００４−２７２３４６号公報
【特許文献１２】特開２００６−５１９４３３号公報
【特許文献１３】特表２００６−５１２６８２号公報
【非特許文献】
【０００４】
【非特許文献１】R. S. Mao et al., “A New On-Chip Voltage Regulator for High Density CMOS DRAMs,” 1992 Symp. VLSI Circuits Dig. of Tech. Papers, pp.108-109, 1992.
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、バンドギャップ回路では、オペアンプのオフセット電圧の影響により、バンドギャップ電圧が変動するという問題がある。一方で、オフセット電圧の影響をなるべく小さくしようとすると、バンドギャップ回路の最低動作電圧が大きくなるという問題がある。
【課題を解決するための手段】
【０００６】
開示の装置は、第１のバンドギャップ電圧を生成する第１の基準電圧生成回路と、第２のバンドギャップ電圧を生成する第２の基準電圧生成回路と、を備える。
【０００７】
第１の基準電圧生成回路は、第１及び第２のＰＮＰトランジスタ、第２のＰＮＰトランジスタのエミッタに一端が接続された第１の抵抗、第１のＰＮＰトランジスタのエミッタ及び第１の抵抗の他端が入力に接続された第１のオペアンプを有する。第１の基準電圧生成回路では、第１及び第２のＰＮＰトランジスタの電流密度を互いに異ならせ、第１のオペアンプの負帰還制御により、第１のＰＮＰトランジスタのエミッタの電位と第１の抵抗の他端の電位とを等しくして、第１のバンドギャップ電圧を生成する。
【０００８】
第２の基準電圧生成回路は、上述の第１及び第２のＰＮＰトランジスタに加え、第１のＰＮＰトランジスタのエミッタにベースが接続された第３のＰＮＰトランジスタ、第２のＰＮＰトランジスタのエミッタにベースが接続された第４のＰＮＰトランジスタを有する。また、第２の基準電圧生成回路は、第４のＰＮＰトランジスタのエミッタに一端が接続された第２の抵抗、第３のＰＮＰトランジスタのエミッタ及び第２の抵抗の他端が入力に接続された第２のオペアンプを有する。第２の基準電圧生成回路では、第３及び第４のＰＮＰトランジスタの電流密度を互いに異ならせ、第２のオペアンプの負帰還制御により、第３のＰＮＰトランジスタのエミッタの電位と第２の抵抗の他端の電位とを等しくして、第２のバンドギャップ電圧を生成する。
【発明の効果】
【０００９】
開示の装置によれば、第１及び第２のバンドギャップ電圧を同時に得ることができる。ここで、第２のバンドギャップ電圧と比較して、第１のバンドギャップ電圧は、電源電圧が低くても生成可能である。一方、第１のバンドギャップ電圧と比較して、第２のバンドギャップ電圧は、オペアンプにおけるオフセット電圧の影響が小さいため精度が高い。また、開示の装置によれば、第１の基準電圧生成回路と第２の基準電圧生成回路とで、第１及び第２のＰＮＰトランジスタが共有されている。従って、第１及び第２の出力基準回路をそれぞれ独立に設ける場合と比較して、回路素子面積の削減を達成することが可能である。
【図面の簡単な説明】
【００１０】
【図１】バンドギャップ回路の回路図の一例である。
【図２】バンドギャップ回路におけるオフセット電圧の影響を考慮した回路図である。
【図３】バンドギャップ回路の回路図の一例である。
【図４】バンドギャップ回路におけるオフセット電圧の影響を考慮した回路図である。
【図５】バンドギャップ回路の回路図の一例である。
【図６】実施形態に係るバンドギャップ回路の回路図の一例である。
【図７】実施形態に係るバンドギャップ回路のトランジスタレベルの回路図の一例。
【図８】実施形態に係るバンドギャップ回路のトランジスタレベルの回路図の一例。
【図９】バンドギャップ回路における出力基準電圧と温度との関係を示す図。
【図１０】バンドギャップ回路における出力基準電圧Ｖと温度との関係を示す図。
【図１１】バンドギャップ回路における出力基準電圧と電源電圧との関係を示す図。
【図１２】出力基準電圧と電源電圧との関係を示す拡大図。
【図１３】出力基準電圧と電源電圧との関係を示す拡大図。
【図１４】実施形態に係るバンドギャップ回路を適用したマイクロコントローラの回路図の一例である。
【図１５】低電圧検出回路の回路図の一例である。
【図１６】低電圧検出回路におけるコンパレータについてのトランジスタレベルの回路図の一例である。
【図１７】出力基準電圧を切り替えることが可能な低電圧検出回路の回路図の一例。
【図１８】変形例に係るバンドギャップ回路の回路図の一例である。
【図１９】出力基準電圧を切り替えることが可能なレギュレータ回路の回路図の一例である。
【発明を実施するための形態】
【００１１】
以下、実施形態の一例について図面を参照しつつ説明する。
【００１２】
［バンドギャップ回路］
最初に、比較のため、一般的なバンドギャップ回路の例について図１〜図４を用いて説明する。
【００１３】
図１は、一般的なバンドギャップ回路の回路図の一例である。図１のバンドギャップ回路は、抵抗Ｒ１、Ｒ２、Ｒ３、オペアンプＡＭＰ１、ＰＮＰトランジスタ（正確にはＰＮＰバイポーラトランジスタ、以下、単に「ＢＪＴ」と称する）Ｑ１、Ｑ２を有する。ＧＮＤはＧＮＤ端子を示し、ＶＢＧＲは出力基準電圧を示し、ＩＭ、ＩＰは内部のノードを示している。なお、抵抗に添えられた数値は抵抗値の例を示している。なお、ＢＪＴＱ１、Ｑ２に添えられた数値（×１、×１０）は、ＢＪＴＱ１、Ｑ２の相対的な面積の比の例を示している。また、ＶＢＥ１は、ＢＪＴＱ１のベース・エミッタ間電圧を示し、ＶＢＥ２は、ＢＪＴＱ２のベース・エミッタ間電圧を示している。なお、以下において、ＢＪＴに流れる電流といった場合には、特に断りがない限り、エミッタ電流のことを示すものとする。
【００１４】
図１のバンドギャップ回路において、ＢＪＴＱ１のエミッタには、抵抗Ｒ１の一端が接続され、ＢＪＴＱ２のエミッタには、抵抗Ｒ３の一端が接続されている。オペアンプＡＭＰ１の入力ＩＭには、抵抗Ｒ３の他端が接続され、入力ＩＰには、ＢＪＴＱ１のエミッタが接続されている。抵抗Ｒ２は、抵抗Ｒ１に対して並列に設けられており、抵抗Ｒ２の一端は、抵抗Ｒ３の他端に接続されている。オペアンプＡＭＰ１の出力、抵抗Ｒ１の他端、及び、抵抗Ｒ２の他端は、出力基準電圧ＶＢＧＲに設定された電圧線ＶＬに接続されている。従って、電圧線ＶＬ、抵抗Ｒ２によって、オペアンプＡＭＰ１の負帰還回路が形成される。
【００１５】
ＢＪＴのベース・エミッタ間電圧（ｐｎ接合の順方向電圧）をＶＢＥとすると、ＶＢＥは、以下の式（１）で表される。
【００１６】
ＶＢＥ＝Ｖｅｇ−ａ・Ｔ ・・・（１）
ここで、Ｖｅｇはシリコンのバンドギャップ電圧を示し、Ｔは絶対温度を示し、ａは電圧ＶＢＥの温度係数を示している。ここで、Ｖｅｇは約１．２Ｖであることが知られており、実用領域では、ａの値は、約２ｍＶ／℃となることが知られている。従って、例えば、Ｔ＝３００Ｋの場合には、ベース・エミッタ間電圧ＶＢＥは約６００ｍＶとなる。
【００１７】
ＢＪＴのエミッタ電流ＩＥと電圧ＶＢＥとの関係は、以下の式（２）で表される。
【００１８】
ＩＥ＝ＩＯ・ｅｘｐ{ｑ・ＶＢＥ／（ｋ・Ｔ）} ・・・（２）
ここで、ＩＯは、ＢＪＴのエミッタ面積に比例する定数を示し、ｑは電子の電荷を示し、ｋはボルツマン定数を示している。
【００１９】
オペアンプＡＭＰ１の負帰還制御により、オペアンプＡＭＰ１の電圧利得が十分大きい場合には、オペアンプＡＭＰ１の入力ＩＭとＩＰの電位が互いに等しくなって回路が安定する。このとき、図１に示すように、抵抗Ｒ１、Ｒ２の抵抗値の比を１００ｋ：１Ｍ＝１：１０にすると、ＢＪＴＱ１、Ｑ２に流れる電流の大きさの比は１０：１となる。ＢＪＴＱ２に流れる電流をＩとすると、ＢＪＴＱ１に流れる電流はＩ×１０となる。図１において、ＢＪＴＱ１、Ｑ２に添えられた「Ｉ×１０」、「Ｉ」は、ＢＪＴＱ１、Ｑ２に流れる電流の相対関係を示す。
【００２０】
また、図１において、ＢＪＴＱ２のエミッタ面積は、ＢＪＴＱ１のエミッタ面積の１０倍であるとする。図１において、ＢＪＴＱ１、Ｑ２に添えられた「×１」、「×１０」は、エミッタ面積の相対関係を示す。
【００２１】
先にも述べたように、ＶＢＥ１は、ＢＪＴＱ１のベース・エミッタ間電圧を示し、ＶＢＥ２は、ＢＪＴＱ２のベース・エミッタ間電圧を示している。従って、ＢＪＴＱ１、Ｑ２のエミッタ電流は、式（２）を用いて、以下の式（３）、（４）で表される。
【００２２】
１０×Ｉ＝ＩＯ・ｅｘｐ{ｑ・ＶＢＥ１／（ｋ・Ｔ）} ・・・（３）
Ｉ＝１０×ＩＯ・ｅｘｐ{ｑ・ＶＢＥ２／（ｋ・Ｔ）} ・・・（４）
式（３）を式（４）で両辺割り算すると、以下の式（５）が得られる。
【００２３】
１００＝ｅｘｐ{ｑ・ＶＢＥ１／（ｋ・Ｔ）−ｑ・ＶＢＥ２／（ｋ・Ｔ）}・・（５）
ここで、ＶＢＥ１−ＶＢＥ２＝ΔＶＢＥとすると、式（５）は以下の式（６）で表される。
【００２４】
ΔＶＢＥ＝（ｋ・Ｔ／ｑ）ｌｎ（１００） ・・・（６）
式（６）より、ＢＪＴＱ１、Ｑ２のベース・エミッタ間電圧の差ΔＶＢＥは、ＢＪＴＱ１、Ｑ２の電流密度比の対数たるｌｎ（１００）と熱電圧たるｋ・Ｔ／ｑとの積で表されることが分かる。図１より分かるように、入力ＩＰの電位はＶＢＥ１となる。オペアンプＡＭＰ１の入力ＩＭとＩＰの電位が互いに等しくなっているので、入力ＩＭの電位はＶＢＥ１となる。従って、抵抗Ｒ３の両端の電圧は、ＶＢＥ１−ＶＢＥ２＝ΔＶＢＥとなり、抵抗Ｒ２、Ｒ３には、ΔＶＢＥ／Ｒ３の電流が流れる。従って、抵抗Ｒ２の両端の電圧ＶＲ２は、以下の式（７）で表される。
【００２５】
ＶＲ２＝ΔＶＢＥ・Ｒ２／Ｒ３ ・・・（７）
また、先にも述べたように、オペアンプＡＭＰ１の入力ＩＭとＩＰの電位が互いに等しく、入力ＩＭの電位はＶＢＥ１となるので、出力基準電圧ＶＢＧＲは、以下の式（８）で表される。
【００２６】
ＶＢＧＲ＝ＶＢＥ１＋ＶＲ２
＝ＶＢＥ１＋ΔＶＢＥ・Ｒ２／Ｒ３ ・・・（８）
式（１）にも示したように、ｐｎ接合の順方向電圧ＶＢＥ１は温度の上昇に伴って減少する負の温度依存特性を持つ。一方、式（６）に示したように、ＢＪＴＱ１、Ｑ２のベース・エミッタ間電圧の差ΔＶＢＥは温度に比例して大きくなる。即ち、式（８）において、ΔＶＢＥ・Ｒ２／Ｒ３がＰＴＡＴ電圧に相当する。従って、Ｒ２／Ｒ３や電流密度といった値を適切に選ぶことで、出力基準電圧ＶＢＧＲは、温度に依存しない値となる。そのときの出力基準電圧ＶＢＧＲは、シリコンのバンドギャップ電圧に相当する約１．２Ｖとなる。
【００２７】
図１のバンドギャップ回路では、比較的単純な回路で、温度に依存しない基準電圧を発生できる利点がある。しかし、実際の集積回路では、オペアンプＡＭＰ１における素子の特性がばらつくことにより、オペアンプＡＭＰ１の入力ＩＭとＩＰの電位は、完全には一致しない。理想的な集積回路において、オペアンプＡＭＰ１の負帰還制御が行われて、オペアンプＡＭＰ１の入力ＩＭとＩＰの電位が互いに等しくなった場合、オペアンプＡＭＰ１の出力電圧は例えば電源電圧の１／２となる。しかし、実際の集積回路では、オペアンプＡＭＰ１における素子の特性がばらつくため、オペアンプＡＭＰ１の負帰還制御が行われて、オペアンプＡＭＰ１の出力電圧が電源電圧の１／２となるときには、入力ＩＭとＩＰの電位は互いに異なっている。このときの入力ＩＭとＩＰとの電位差がいわゆる「オフセット電圧」である。典型的なオフセット電圧は＋１０ｍＶ〜−１０ｍＶ程度であることが知られている。このため、出力基準電圧ＶＢＧＲは、バンドギャップ回路が有するオペアンプＡＭＰ１のオフセット電圧の影響を受ける。以下では、このオフセット電圧が出力基準電圧ＶＢＧＲにどのように影響を及ぼすかについて説明する。
【００２８】
図２は、図１のバンドギャップ回路におけるオフセット電圧の影響を考慮した回路図である。図２において、図１で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。図２のバンドギャップ回路は、図１のバンドギャップ回路におけるオペアンプＡＭＰ１を理想オペアンプＩＡＭＰ１とオフセット電圧ＶＯＦＦとの組み合わせに置き換えている。理想オペアンプＩＡＭＰ１は、オフセット電圧が０ｍＶとされた理想的なオペアンプである。図２のバンドギャップ回路では、理想オペアンプＩＡＭＰ１の入力ＩＩＭとＩＰの電位が一致し、入力ＩＩＭの電位がＶＢＥ１となる。つまり、オペアンプＡＭＰ１のオフセット電圧ＶＯＦＦは理想オペアンプＩＡＭＰ１の入力ＩＩＭに付加されており、入力ＩＭの電位は、ノードＩＩＭの電位にオフセット電圧ＶＯＦＦが加算された値になる。即ち、入力ＩＭとＩＰの電位は、オフセット電圧ＶＯＦＦ分だけずれる。
【００２９】
先の図１のバンドギャップ回路において、オフセット電圧を考慮しなかった場合には、抵抗Ｒ３の両端の電圧ＶＲ３は、以下の式（９）で表された。
【００３０】
ＶＲ３＝ΔＶＢＥ ・・・（９）
それに対し、オフセット電圧を考慮した図２のバンドギャップ回路では、抵抗Ｒ３の両端の電圧ＶＲ３´は、以下の式（１０）で表される。
【００３１】
ＶＲ３´＝ΔＶＢＥ＋ＶＯＦＦ ・・・（１０）
従って、オフセット電圧を考慮した場合、抵抗Ｒ２の両端の電圧ＶＲ２´は、以下の式（１１）で表される。
【００３２】
ＶＲ２´＝（ΔＶＢＥ＋ＶＯＦＦ）・Ｒ２／Ｒ３ ・・・（１１）
従って、図２のバンドギャップ回路では、出力基準電圧ＶＢＧＲは、以下の式（８）で表される。
【００３３】
ＶＢＧＲ＝ＶＢＥ１＋ＶＯＦＦ＋（ΔＶＢＥ＋ＶＯＦＦ）・Ｒ２／Ｒ３ ・・（１２）
式（１２）より分かるように、現実のＰＴＡＴ電圧は、（ΔＶＢＥ＋ＶＯＦＦ）・Ｒ２／Ｒ３である。ここで、Ｒ２：Ｒ３＝１Ｍ：２００Ｋとなっているので、Ｒ２／Ｒ３＝５となり、式（１２）で求められる現実のＶＢＧＲは、式（８）で求められる理想的なＶＢＧＲに対し、オフセット電圧ＶＯＦＦを６倍して加えた値となる。
【００３４】
図１、図２のバンドギャップ回路では、できるだけオペアンプのオフセット電圧の影響を小さくするために、先に述べたように、ＢＪＴＱ２のエミッタ面積を、ＢＪＴＱ１のエミッタ面積の１０倍としている。また、ＢＪＴＱ１に流れる電流を、ＢＪＴＱ２に流れる電流の大きさＩの１０倍としている。これにより、ＢＪＴＱ１、Ｑ２の電流密度比の対数はｌｎ（１００）で表され、ΔＶＢＥは、先に述べた式（６）で表される。ここで、式（６）をＴ＝３００Ｋとして実際に計算すると以下の式（１３）のようになる。
【００３５】
ΔＶＢＥ＝（ｋ・Ｔ／ｑ）ｌｎ（１００）
≒２６ｍＶ×４．６＝１２０ｍＶ・・・（１３）
このように、ΔＶＢＥは、オフセット電圧ＶＯＦＦ（＋１０ｍＶ〜−１０ｍＶ）に対して１０倍以上大きな値になる。これにより、オフセット電圧ＶＯＦＦの影響をある程度抑えることが可能である。しかしながら、この場合でも、式（１２）に示したように、約６００ｍＶの電圧ＶＢＥ１にＰＴＡＴ電圧を加算して１２００ｍＶの出力基準電圧ＶＢＧＲを得るためには、式（１３）の値を５倍してＶＢＥ１に加算することになる。そのため、図２のバンドギャップ回路では、式（１２）にも示したように、出力基準電圧ＶＢＧＲに対するオフセット電圧ＶＯＦＦの影響が６倍程度に増幅される。つまり、図２にも示すように、出力基準電圧ＶＢＧＲ＝１２００ｍＶに対して、＋６０ｍＶ〜−６０ｍＶ程度の増幅されたオフセット電圧ＶＯＦＦによる誤差が発生する。
【００３６】
以上に述べたこととから分かるように、図１のバンドギャップ回路は、比較的単純な回路構成でバンドギャップ回路を構成できる利点を有する一方、オペアンプのオフセット電圧により、出力基準電圧ＶＢＧＲの精度が制限されるという限界を有する。
【００３７】
上述のオフセット電圧による出力基準電圧ＶＢＧＲの精度制限を解決するため、出力基準電圧を１２００ｍＶではなく、２４００ｍＶあるいはさらにそれよりも大きな電圧とする回路が提案されている。２４００ｍＶの出力基準電圧を出力するバンドギャップ回路の例について、図３を用いて説明する。
【００３８】
図３は、２４００ｍＶの出力基準電圧を出力するバンドギャップ回路の回路図の一例である。図３において、図１で説明した要素と同一の要素については、同一の符号を付すこととする。
【００３９】
図３のバンドギャップ回路は、抵抗Ｒ４、Ｒ５、Ｒ６、Ｒ７、Ｒ８、オペアンプＡＭＰ２、ＢＪＴＱ３、Ｑ４、Ｑ５、Ｑ６を有する。また、ＶＢＧＲ２４は２．４Ｖの出力基準電圧を示し、ＮＯＤＥ１は、内部のノードを示している。なお、ＢＪＴＱ３、Ｑ４、Ｑ５、Ｑ６に添えられた数値（×１、×１０）は、ＢＪＴＱ３、Ｑ４、Ｑ５、Ｑ６の相対的なエミッタ面積の比の例を示している。ＶＢＥ３は、ＢＪＴＱ３のベース・エミッタ間電圧を示し、ＶＢＥ５は、ＢＪＴＱ５のベース・エミッタ間電圧を示している。
【００４０】
図３のバンドギャップ回路において、ＢＪＴＱ３のエミッタには、ＢＪＴＱ４のベースが接続され、ＢＪＴＱ５のエミッタには、ＢＪＴＱ６のベースが接続されている。ＢＪＴＱ３、Ｑ５、Ｑ４、Ｑ６のエミッタにはそれぞれ、抵抗Ｒ４、Ｒ５、Ｒ６、Ｒ８の一端が接続されている。オペアンプＡＭＰ２の入力ＩＭには、抵抗Ｒ８の他端が接続され、入力ＩＰには、ＢＪＴＱ４のエミッタが接続されている。抵抗Ｒ７は、抵抗Ｒ６に対して並列に設けられており、抵抗Ｒ７の一端は、抵抗Ｒ８の他端に接続されている。抵抗Ｒ４、Ｒ５、Ｒ６、Ｒ７の他端、及び、オペアンプＡＭＰ２の出力は、出力基準電圧ＶＢＧＲ２４に設定された電圧線ＶＬ２４に接続されている。従って、電圧線ＶＬ２４、抵抗Ｒ７によって、オペアンプＡＭＰ２の負帰還回路が形成される。
【００４１】
図１のバンドギャップ回路では、式（８）にも示したように、出力基準電圧ＶＢＧＲは、電圧ＶＢＥ１と絶対温度Ｔに比例する電圧たるＰＴＡＴ電圧との和で示された。それに対し、図３のバンドギャップ回路では、出力基準電圧ＶＢＧＲ２４は、ベース・エミッタ間電圧ＶＢＥを２倍した値とＰＴＡＴ電圧との和で示される点が異なる。以下、具体的に説明する。
【００４２】
既に説明したように、ＢＪＴのベース・エミッタ間電圧ＶＢＥは式（１）で表され、ＢＪＴのエミッタ電流ＩＥと電圧ＶＢＥとの関係は、式（２）で表された。オペアンプＡＭＰ２の負帰還制御により、オペアンプＡＭＰ２の電圧利得が十分大きい場合には、オペアンプＡＭＰ２の入力ＩＭとＩＰの電位が互いに等しくなって回路が安定する。このとき、図１で述べたのと同様に、抵抗Ｒ６、Ｒ７の抵抗値の比を１：１０にすると、ＢＪＴＱ４、Ｑ６に流れる電流の大きさの比は１０：１となる。従って、ＢＪＴＱ６に流れる電流をＩとすると、ＢＪＴＱ４に流れる電流はＩ×１０となる。図３において、ＢＪＴＱ４、Ｑ６に添えられた「Ｉ×１０」、「Ｉ」は、ＢＪＴＱ４、Ｑ６に流れる電流の相対関係を示す。また、抵抗Ｒ４、Ｒ５の関係を適切に設計することにより、ＢＪＴＱ３、Ｑ５に流れる電流も１０：１に設計されるものとする。ＢＪＴＱ３、Ｑ５に添えられた「Ｉ×１０」、「Ｉ」は、ＢＪＴＱ３、Ｑ５に流れる電流の相対関係を示す。さらに、図３において、ＢＪＴＱ６のエミッタ面積がＢＪＴＱ４のエミッタ面積の１０倍であるとし、ＢＪＴＱ５のエミッタ面積がＢＪＴＱ３のエミッタ面積の１０倍であるとする。図３において、ＢＪＴＱ３、Ｑ４、Ｑ５、Ｑ６に添えられた「×１」、「×１０」は、エミッタ面積の相対関係を示す。
【００４３】
ＢＪＴＱ４、Ｑ６のエミッタ電流は、ＢＪＴＱ４、Ｑ６のベース・エミッタ間電圧をＶＢＥ４、ＶＢＥ６とすると、式（２）を用いて、以下の式（１４）、（１５）で表される。
【００４４】
１０×Ｉ＝ＩＯ・ｅｘｐ{ｑ・ＶＢＥ４／（ｋ・Ｔ）} ・・・（１４）
Ｉ＝１０×ＩＯ・ｅｘｐ{ｑ・ＶＢＥ６／（ｋ・Ｔ）} ・・・（１５）
式（１４）を式（１５）で両辺割り算すると、以下の式（１６）が得られる。
【００４５】
１００＝ｅｘｐ{ｑ・ＶＢＥ４／（ｋ・Ｔ）−ｑ・ＶＢＥ６／（ｋ・Ｔ）}・・・（１６）
ここで、ＶＢＥ４−ＶＢＥ６＝ΔＶＢＥ４６とすると、式（１６）は以下の式（１７）で表される。
【００４６】
ΔＶＢＥ４６＝（ｋ・Ｔ／ｑ）ｌｎ（１００） ・・・（１７）
また、ＢＪＴＱ３、Ｑ５のエミッタ電流は、式（２）を用いて、以下の式（１８）、（１９）で示される。
【００４７】
１０×Ｉ＝ＩＯ・ｅｘｐ{ｑ・ＶＢＥ３／（ｋ・Ｔ）} ・・・（１８）
Ｉ＝１０×ＩＯ・ｅｘｐ{ｑ・ＶＢＥ５／（ｋ・Ｔ）} ・・・（１９）
式（１８）を式（１９）で割り算すると、以下の式（２０）、（２１）で表される。
【００４８】
１００＝ｅｘｐ{ｑ・ＶＢＥ３／（ｋ・Ｔ）−ｑ・ＶＢＥ５／（ｋ・Ｔ）}・・（２０）
ΔＶＢＥ３５＝（ｋ・Ｔ／ｑ）ｌｎ（１００） ・・・（２１）
ＢＪＴＱ３のエミッタがＢＪＴＱ４のベースに接続されているので、入力ＩＰの電位はＶＢＥ３とＶＢＥ４との和となる。また、ＢＪＴＱ５のエミッタがＢＪＴＱ６のベースに接続されているので、ＮＯＤＥ１の電位はＶＢＥ５とＶＢＥ６との和となる。
【００４９】
入力ＩＭとＩＰの電位は等しくなっているので、抵抗Ｒ８の両端の電圧ＶＲ８は、ＩＰとＮＯＤＥ１との間の電位差に相当し、以下の式（２２）で表される。
【００５０】
ＶＲ８＝ＶＢＥ３＋ＶＢＥ４−（ＶＢＥ５＋ＶＢＥ６） ・・・（２２）
＝ΔＶＢＥ４６＋ΔＶＢＥ３５
つまり、電圧ＶＲ８は、ΔＶＢＥ４６とΔＶＢＥ３５との和に等しく、式（１７）、（２１）より絶対温度に比例することが分かる。言い換えると、電圧ＶＲ８は、ＢＪＴＱ３、Ｑ５の電流密度比の対数たるｌｎ（１００）と熱電圧たるｋ・Ｔ／ｑとの積に対し、ＢＪＴＱ４、Ｑ６の電流密度比の対数たるｌｎ（１００）と熱電圧たるｋ・Ｔ／ｑとの積を加えたものに等しい。
【００５１】
抵抗Ｒ８に流れる電流ＩＲ８は、以下の式（２３）で表される。
【００５２】
ＩＲ８＝（ΔＶＢＥ３５＋ΔＶＢＥ４６）／Ｒ８ ・・・（２３）
従って、抵抗Ｒ７の電圧ＶＲ７は、以下の式（２４）で表される。
【００５３】
ＶＲ７＝（ΔＶＢＥ３５＋ΔＶＢＥ４６）・Ｒ７／Ｒ８・・・（２４）
入力ＩＰ、ＩＭの電位はどちらもＶＢＥ３＋ＶＢＥ４となるので、出力基準電圧ＶＢＧＲ２４は、以下の式（２５）で表される。
【００５４】
ＶＢＧＲ２４＝ＶＢＥ３＋ＶＢＥ４
＋（ΔＶＢＥ３５＋ΔＶＢＥ４６）・Ｒ７／Ｒ８・・・（２５）
ｐｎ接合の順方向電圧ＶＢＥ３、ＶＢＥ４は温度の上昇に伴って減少する負の温度依存特性を持つ（ＶＢＥ＝Ｖｅｇ−ａ・Ｔ・・・（１））。一方、ΔＶＢＥ３５、ΔＶＢＥ４６は温度に比例して大きくなる。即ち、（ΔＶＢＥ３５＋ΔＶＢＥ４６）・Ｒ７／Ｒ８がＰＴＡＴ電圧に相当する。従って、Ｒ７／Ｒ８や電流密度といった値を適切に選ぶことで、出力基準電圧ＶＢＧＲ２４は、温度に依存しない値となる。そのときの出力基準電圧ＶＢＧＲ２４は、２つのＶＢＥの値を式（２５）に含んでいるので、シリコンのバンドギャップ電圧の２倍に相当する約２．４Ｖとなる。
【００５５】
図３のバンドギャップ回路の利点は、図１のバンドギャップ回路と比較して、オペアンプＡＭＰ２のオフセット電圧の影響が１／２になる点にある。以下、図４を用いて、オペアンプＡＭＰ２のオフセット電圧の影響について説明する。
【００５６】
図４は、図３のバンドギャップ回路におけるオフセット電圧の影響を考慮した回路図である。図４において、図３で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。図４のバンドギャップ回路は、図３のバンドギャップ回路におけるオペアンプＡＭＰ２を理想オペアンプＩＡＭＰ２とオフセット電圧ＶＯＦＦとの組み合わせに置き換えている。理想オペアンプＩＡＭＰ２は、オフセット電圧が０ｍＶとされた理想的なオペアンプである。図４のバンドギャップ回路では、理想オペアンプＩＡＭＰ２の入力ＩＩＭとＩＰの電位が一致し、入力ＩＩＭの電位がＶＢＥ３＋ＶＢＥ４となる。オペアンプＡＭＰ２のオフセット電圧ＶＯＦＦは理想オペアンプＩＡＭＰ２の入力ＩＩＭに付加されている。つまり、入力ＩＭとＩＰの電位は、オフセット電圧ＶＯＦＦ分だけずれる。
【００５７】
先の図３のバンドギャップ回路において、オフセット電圧を考慮しなかった場合には、抵抗Ｒ８の両端の電圧ＶＲ８は、以下の式（２６）で表された。
【００５８】
ＶＲ８＝ΔＶＢＥ３５＋ΔＶＢＥ４６ ・・・（２６）
それに対し、オフセット電圧を考慮した図４のバンドギャップ回路では、抵抗Ｒ８の両端の電圧ＶＲ８´は、以下の式（１０）で表される。
【００５９】
ＶＲ８´＝ΔＶＢＥ３５＋ΔＶＢＥ４６＋ＶＯＦＦ ・・・（２７）
従って、オフセット電圧を考慮した場合、抵抗Ｒ７の両端の電圧ＶＲ７´は、以下の式（２８）で表される。
【００６０】
ＶＲ７´＝（ΔＶＢＥ３５＋ΔＶＢＥ４６＋ＶＯＦＦ）・Ｒ２／Ｒ３・・・（２８）
従って、図５のバンドギャップ回路では、出力基準電圧ＶＢＧＲ２４は、以下の式（２９）で表される。
【００６１】
ＶＢＧＲ２４＝ＶＢＥ３＋ＶＢＥ４＋ＶＯＦＦ
＋（ΔＶＢＥ３５＋ΔＶＢＥ４６＋ＶＯＦＦ）・Ｒ７／Ｒ８・・（２９）
ここで、図４で述べたのと同様に、Ｒ７／Ｒ８＝５とすると、式（２９）で求められる現実のＶＢＧＲ２４は、式（２５）で求められる理想的なＶＢＧＲ２４に対し、オフセット電圧ＶＯＦＦを６倍して加えた値となる。
【００６２】
図３、図４のバンドギャップ回路では、できるだけオペアンプのオフセット電圧の影響を小さくするために、ＢＪＴＱ５のエミッタ面積をＢＪＴＱ３のエミッタ面積の１０倍とし、ＢＪＴＱ６のエミッタ面積をＢＪＴＱ４のエミッタ面積の１０倍としている。また、ＢＪＴＱ３に流れる電流をＢＪＴＱ５に流れる電流の１０倍とし、ＢＪＴＱ４に流れる電流をＢＪＴＱ６に流れる電流の１０倍としている。これにより、ＢＪＴＱ３、Ｑ５の電流密度比の対数、及び、ＢＪＴＱ４、Ｑ６の電流密度比の対数はｌｎ（１００）で表される。ここで、Ｔ＝３００Ｋとして、式（１７）、式（２１）を用いて、ΔＶＢＥ３５＋ΔＶＢＥ４６を実際に計算すると、以下の式（３０）のようになる。
【００６３】
ΔＶＢＥ３５＋ΔＶＢＥ４６＝（ｋ・Ｔ／ｑ）ｌｎ（１００）
＋（ｋ・Ｔ／ｑ）ｌｎ（１００）
≒２６ｍＶ×４．６×２＝２４０ｍＶ・・・（３０）
このように、ΔＶＢＥ３５＋ΔＶＢＥ４６は、図１のバンドギャップ回路のΔＶＢＥ（１２０ｍＶ）の２倍の値となる。
【００６４】
先に述べたように、図１のバンドギャップ回路において、１２００ｍＶの出力基準電圧ＶＢＧＲを得るためには、式（１３）の値（ΔＶＢＥ＝１２０ｍＶ）を５倍して、６００ｍＶのＶＢＥ１に加算していた。このときには、出力基準電圧ＶＢＧＲに対するオフセット電圧ＶＯＦＦの影響が６倍程度に増幅されていた（式（１２）参照）。一方、図３のバンドギャップ回路において、２４００ｍＶの出力基準電圧ＶＢＧＲ２４を得るためには、式（３０）の値（ΔＶＢＥ３５＋ΔＶＢＥ４６＝２４０ｍＶ）を５倍して、１２００ｍＶのＶＢＥ３＋ＶＢＥ４に加算する。この場合にも、出力基準電圧ＶＢＧＲ２４に対するオフセット電圧ＶＯＦＦの影響は６倍程度に増幅される（式（２９）参照）。
【００６５】
しかしながら、オフセット電圧ＶＯＦＦがどちらも１０ｍＶであるとした場合、図１のバンドギャップ回路におけるＶＢＧＲの値は１２００ｍＶ±６０ｍＶとなるのに対し、図３のバンドギャップ回路におけるＶＢＧＲ２４の値は２４００ｍＶ±６０ｍＶとなる。つまり、オフセット電圧の影響による誤差の絶対値は同じだが、ＶＢＧＲ２４はＶＢＧＲの２倍の出力基準電圧となっているため、ＶＢＧＲが５％の誤差となるのに対し、ＶＢＧＲ２４は２．５％の誤差となる。このように、図３のバンドギャップ回路は、図１のバンドギャップ回路と比較して、オフセット電圧ＶＯＦＦの影響を１／２にできる利点を有する。
【００６６】
ここで、図３のバンドギャップ回路では、出力基準電圧が２４００ｍＶとなるため、出力基準電圧が１２００ｍＶとなる図１のバンドギャップ回路と比較して、最低動作電圧が大きくなる。そこで、次に、オフセット電圧の影響を小さくできる利点を保ちつつ、出力基準電圧を１２００ｍＶとしたバンドギャップ回路について図５を用いて説明する。
【００６７】
図５は、オフセット電圧の影響を小さくできる利点を保ったまま、出力基準電圧を１２００ｍＶとするバンドギャップ回路の一例である。図５において、図３で説明した要素と同一の要素については、同一の符号を付すこととする。
【００６８】
図５バンドギャップ回路は、抵抗Ｒ８、Ｒ９、オペアンプＡＭＰ３、ＢＪＴＱ３、Ｑ４、Ｑ５、Ｑ６、Ｑ７、ＰＭＯＳトランジスタＰＭ１、ＰＭ２、ＰＭ３、ＰＭ４、ＰＭ５を有する。図５のバンドギャップ回路において、ＶＤＰ５は例えば＋５Ｖの電源を示している。ＰＭＯＳトランジスタＰＭ１、ＰＭ２、ＰＭ４、ＰＭ５は、ゲート電位が同じとなっているのでカレントミラーとして働く。
【００６９】
先の図３のバンドギャップ回路では、ＢＪＴＱ３、Ｑ５、Ｑ４、Ｑ６に電流を供給する素子は抵抗Ｒ４、Ｒ５、Ｒ６、Ｒ７となっていた。これら抵抗Ｒ４、Ｒ５、Ｒ６、Ｒ７はそれぞれ、出力基準電圧ＶＢＧＲ２４に設定された電圧線ＶＬ２４と、ＢＪＴＱ３のエミッタ、ＢＪＴＱ５のエミッタ、ＩＰ、ＮＯＤＥ１との間の電位差に対応した電流を供給していた。
【００７０】
それに対し、図５のバンドギャップ回路では、電流源として働くＰＭＯＳトランジスタＰＭ１、ＰＭ２、ＰＭ３、ＰＭ４が、ＢＪＴＱ３、Ｑ５に１０：１の電流を供給し、ＢＪＴＱ４、Ｑ６に１０：１の電流を供給する。入力ＩＭ、ＩＰの電位が一致するようにオペアンプＡＭＰ３の負帰還制御が行われる点は、図３のバンドギャップ回路と同様である。従って、抵抗Ｒ８の両端の電圧は、図３のバンドギャップ回路の場合と同様となり、抵抗Ｒ８に流れる電流ＩＲ８は、式（２３）で表される。
【００７１】
ＩＲ８＝（ΔＶＢＥ３５＋ΔＶＢＥ４６）／Ｒ８ ・・・（２３）
先にも述べたように、ＰＭＯＳトランジスタＰＭ１、ＰＭ２、ＰＭ４、ＰＭ５は、カレントミラーとして働く。そのため、抵抗Ｒ８に流れる電流とＰＭＯＳトランジスタＰＭ５に流れる電流は比例することになるので、抵抗Ｒ９、ＢＪＴＱ７に流れる電流も、式（２３）と同様、絶対温度に比例する電流（以下では、単に「ＰＴＡＴ電流」と称する）となる。
【００７２】
ＢＪＴＱ７と抵抗Ｒ９にＰＴＡＴ電流を流すと、図１のバンドギャップ回路と同様、その合計の電圧が、温度に依存しなくなる電圧である約１２００ｍＶとなる。つまり、抵抗Ｒ９の値、ＰＭＯＳトランジスタＰＭ４、ＰＭ５に流れる電流の比を適切に設定することで、出力基準電圧ＶＢＧＲを発生させることができる。
【００７３】
図５のバンドギャップ回路では、図３のバンドギャップ回路と同様、抵抗Ｒ８の両端の電圧を例えば２４０ｍＶと大きくすることができ、オフセット電圧の出力基準電圧に与える影響を小さくすることができる。また、図５のバンドギャップ回路では、出力基準電圧を１２００ｍＶとしているので、図３のバンドギャップ回路と比較して、より低い電源電圧で動作することができる。
【００７４】
しかしながら、図５のバンドギャップ回路では、ＢＪＴＱ３、Ｑ４、Ｑ５、Ｑ６に電流を供給する素子をＰＭＯＳトランジスタが含まれるカレントミラーとしているため、これらのＰＭＯＳトランジスタの特性誤差が、出力基準電圧の誤差要因となる恐れがある。言い換えると、抵抗とＰＭＯＳトランジスタを比較した場合、ＰＭＯＳトランジスタの方が制御すべきパラメータが多く、素子の特性の一致の程度たるマッチングの点で、抵抗より不利となる場合が多い。つまり、図５のバンドギャップ回路では、最低動作電圧を改善することには成功しているものの、ＰＭＯＳトランジスタの特性誤差により、図３のバンドギャップ回路と比較して、出力基準電圧の誤差が大きくなる可能性がある。
【００７５】
そこで、実施形態に係るバンドギャップ回路では、図１のバンドギャップ回路と図３のバンドギャップとを組み合わせることで、出力基準電圧の精度向上が図られた出力基準電圧ＶＢＧＲ２４と、最低動作電圧が抑えられた出力基準電圧ＶＢＧＲとを得ることとする。以下、図６を用いて具体的に説明する。
【００７６】
図６は、実施形態に係るバンドギャップ回路の回路図の一例である。図６において、図１で説明した要素と同一の要素については、同一の符号を付すこととする。具体的には、図６において、Ｑｎ（ｎは整数）はＢＪＴを示し、Ｒｎ（ｎは整数）は抵抗及び抵抗値を示し、ＧＮＤはＧＮＤ端子を示し、ＡＭＰｎ（ｎは整数）はオペアンプを示している。また、ＩＭ、ＩＰ、ＩＭ２、ＩＰ２、ＮＯＤＥ１は内部のノードを示し、ＶＢＧＲは１．２Ｖの出力基準電圧を示し、ＶＢＧＲ２４は２．４Ｖの出力基準電圧を示している。ＶＢＥｎ（ｎは整数）は、ＢＪＴＱｎのベース・エミッタ間電圧を示している。また、ＢＪＴＱｎに添えられえた数値（×１、×１０）は、ＢＪＴＱｎの相対的なエミッタ面積の比の例を示している。
【００７７】
図６のバンドギャップ回路は、回路ＣＣ１と回路ＣＣ２とを有する。回路ＣＣ１は、出力基準電圧ＶＢＧＲを出力する回路部分であり、回路ＣＣ２は、出力基準電圧ＶＢＧＲ２４を出力する回路部分である。なお、出力基準電圧ＶＢＧＲが第１のバンドギャップ電圧に相当し、出力基準電圧ＶＢＧＲ２４が第２のバンドギャップ電圧に相当する。従って、回路ＣＣ１が第１の基準電圧生成回路として機能し、回路ＣＣ２が第２の基準電圧生成回路として機能する。
【００７８】
回路ＣＣ１は、ＢＪＴＱ３、Ｑ５、抵抗Ｒ１０、Ｒ１１、Ｒ１２、オペアンプＡＭＰ４を有する。ＢＪＴＱ３のエミッタには、抵抗Ｒ１０の一端が接続され、ＢＪＴＱ５のエミッタには、抵抗Ｒ１２の一端が接続されている。オペアンプＡＭＰ４の入力ＩＭ２には、抵抗Ｒ１２の他端が接続され、入力ＩＰ２には、ＢＪＴＱ３のエミッタが接続されている。抵抗Ｒ１１は、抵抗Ｒ１０に対して並列に設けられており、抵抗Ｒ１１の一端は、抵抗Ｒ１２の他端に接続されている。つまり、抵抗Ｒ１０及びＲ１１の一端は、オペアンプＡＭＰ４の入力にも接続されている。オペアンプＡＭＰ４の出力、抵抗Ｒ１０及び抵抗Ｒ１１の他端は、出力基準電圧ＶＢＧＲに設定された電圧線ＶＬに接続されている。従って、電圧線ＶＬ、抵抗Ｒ１１によって、オペアンプＡＭＰ４の負帰還回路が形成される。なお、ＢＪＴＱ３が第１のＰＮＰトランジスタとして機能し、ＢＪＴＱ５が第２のＰＮＰトランジスタとして機能する。また、抵抗Ｒ１２が第１の抵抗として機能し、オペアンプＡＭＰ４が第１のオペアンプとして機能する。さらに、抵抗Ｒ１０が第３の抵抗として機能し、抵抗Ｒ１１が第４の抵抗として機能する。
【００７９】
また、回路ＣＣ２は、ＢＪＴＱ３、Ｑ５、Ｑ４、Ｑ６、抵抗Ｒ６、Ｒ７、Ｒ８、オペアンプＡＭＰ２を有する。ＢＪＴＱ３のエミッタには、ＢＪＴＱ４のベースが接続され、ＢＪＴＱ５のエミッタには、ＢＪＴＱ６のベースが接続されている。ＢＪＴＱ４のエミッタには、抵抗Ｒ６の一端が接続され、ＢＪＴＱ６のエミッタには、抵抗Ｒ８の一端が接続されている。オペアンプＡＭＰ２の入力ＩＭには、抵抗Ｒ８の他端が接続され、入力ＩＰには、ＢＪＴＱ６のエミッタが接続されている。抵抗Ｒ７は、抵抗Ｒ８に対して並列に設けられており、抵抗Ｒ７の一端は、抵抗Ｒ８の他端に接続されている。オペアンプＡＭＰ２の出力、抵抗Ｒ６及び抵抗Ｒ７の他端は、出力基準電圧ＶＢＧＲ２４に設定された電圧線ＶＬ２４に接続されている。従って、電圧線ＶＬ２４、抵抗Ｒ７によって、オペアンプＡＭＰ２の負帰還回路が形成される。なお、ＢＪＴＱ４が第３のＰＮＰトランジスタとして機能し、ＢＪＴＱ６が第４のＰＮＰトランジスタとして機能する。また、抵抗Ｒ８が第２の抵抗として機能し、オペアンプＡＭＰ２が第２のオペアンプとして機能する。
【００８０】
以下、図６のバンドギャップ回路の動作について、回路ＣＣ１、ＣＣ２に分けて説明する。
【００８１】
まず、回路ＣＣ１の動作について説明する。先にも述べたように、ＢＪＴＱ３、Ｑ５、抵抗Ｒ１０、Ｒ１１、Ｒ１２、オペアンプＡＭＰ４を有する回路ＣＣ１は、図１のバンドギャップ回路と同様、１．２Ｖの出力基準電圧ＶＧＢＲを出力するバンドギャップ回路として機能する。図１のバンドギャップ回路と回路ＣＣ１との違いは、回路ＣＣ１では、ＢＪＴＱ３のエミッタがＢＪＴＱ４のベースに接続され、ＢＪＴＱ５のエミッタがＢＪＴＱ６のベースに接続されている点にある。
【００８２】
オペアンプＡＭＰ４の負帰還制御により、オペアンプＡＭＰ４の電圧利得が十分大きい場合には、オペアンプＡＭＰ４の入力ＩＭ２とＩＰ２の電位が互いに等しくなって回路が安定する。つまり、入力ＩＭ２の電位はＶＢＥ３となり、抵抗Ｒ１２の両端の電圧は、ＶＢＥ３とＶＢＥ５との差であるΔＶＢＥ３５となる。従って、Ｒ７／Ｒ８＝５の場合において、約６００ｍＶのＶＢＥ３にＰＴＡＴ電圧を加算して１２００ｍＶの出力基準電圧ＶＢＧＲを得るためには、式（１３）の値を５倍してＶＢＥ１に加算することになる。つまり、図１で述べたのと同様、ΔＶＢＥ３５を１２０ｍＶにすれば、出力基準電圧ＶＢＧＲは１２００ｍＶとなる。
【００８３】
つまり、図１で説明したように、ＢＪＴＱ３に流れる電流をＢＪＴＱ５に流れる電流の１０倍とし、ＢＪＴＱ５のエミッタ面積をＢＪＴＱ３のエミッタ面積の１０倍としておくことで、ΔＶＢＥ３５は、以下の式（３１）で表される。ここで、Ｔ＝３００Ｋとすると、ΔＶＢＥ＝約１２０ｍＶとなる。
【００８４】
ΔＶＢＥ３５＝（ｋＴ／ｑ）ｌｎ（１００）
＝２６ｍＶ×４．６＝１２０ｍＶ ・・・（３１）
なお、ここで、図１のバンドギャップ回路と異なり、ＢＪＴＱ３、Ｑ５には、抵抗Ｒ１０、Ｒ１１から流れる電流の他に、ＢＪＴＱ４、Ｑ６のベース電流も流れる。そこで、ＢＪＴＱ３に流れる電流をＢＪＴＱ５に流れる電流の１０倍とするために、抵抗Ｒ１０、Ｒ１１の抵抗値の比を１：１０にするとともに、ＢＪＴＱ４、Ｑ６のベース電流の比を１０：１にする。具体的には、ＢＪＴＱ４、Ｑ６の電流増幅率ｈＦＥは同じになっているので、ＢＪＴＱ４、Ｑ６のエミッタ電流の比を１０：１にしておく。これにより、ＢＪＴＱ４、Ｑ６のベース電流の比も１０：１になる。このようにすることで、図１と同様、１２００ｍＶの出力基準電圧ＶＢＧＲを発生させることができる。
【００８５】
次に、回路ＣＣ２の動作について説明する。先にも述べたように、ＢＪＴＱ３、Ｑ５、Ｑ４、Ｑ６、抵抗Ｒ６、Ｒ７、Ｒ８、オペアンプＡＭＰ２を有する回路ＣＣ２は、図３のバンドギャップ回路と同様、２．４Ｖの出力基準電圧ＶＧＢＲ２４を出力するバンドギャップ回路として機能する。
【００８６】
ＢＪＴＱ４のベースはＢＪＴＱ３のエミッタに接続されているので、ＩＰの電位はＶＢＥ３＋ＶＢＥ４となる。一方、ＢＪＴＱ６のベースはＢＪＴＱ５のエミッタに接続されているので、ＮＯＤＥ１の電位はＶＢＥ５＋ＶＢＥ６となる。オペアンプＡＭＰ２の負帰還制御により、オペアンプＡＭＰ２の電圧利得が十分大きい場合には、オペアンプＡＭＰ２の入力ＩＭとＩＰの電位が互いに等しくなって回路が安定する。また、ＢＪＴＱ４に流れる電流をＢＪＴＱ６に流れる電流の１０倍とし、ＢＪＴＱ６のエミッタ面積をＢＪＴＱ４のエミッタ面積の１０倍とする。このとき、抵抗Ｒ８の両端の電圧は、図３で述べたのと同様、Ｔ＝３００Ｋとすると、以下の式（３２）で表される。
【００８７】
ΔＶＢＥ３５＋ΔＶＢＥ４６＝（ｋ・Ｔ／ｑ）ｌｎ（１００）
＋（ｋ・Ｔ／ｑ）ｌｎ（１００）
≒２６ｍＶ×４．６×２＝２４０ｍＶ・・・（３２）
なお、抵抗Ｒ６、Ｒ７の抵抗値の比を１：１０にしておくことで、ＢＪＴＱ４、Ｑ６のエミッタ電流の比を１０：１にすることができる。ここで、ＢＪＴＱ４、Ｑ６のエミッタ電流の比は、抵抗Ｒ１０、Ｒ１１から流れる電流比に一致している。このようにすることで、ＢＪＴＱ４、Ｑ６のベース電流の大きさが抵抗Ｒ１０、Ｒ１１から流れる電流に対し無視できない大きさであっても、先に述べたように、ＢＪＴＱ３、Ｑ５のエミッタ電流の比を所定の値（図６の例では１０：１）に設定することが可能である。
【００８８】
Ｒ７／Ｒ８＝５とすると、図３で述べたのと同様、ＰＴＡＴ電圧（ΔＶＢＥ３５＋ΔＶＢＥ４６）・Ｒ７／Ｒ８を、ＩＰの電圧ＶＢＥ３＋ＶＢＥ４に加算することにより、出力基準電圧ＶＢＧＲ２４が求められる。従って、図３で述べたのと同様、回路ＣＣ２は、２．４Ｖの出力基準電圧ＶＢＧＲ２４を出力するバンドギャップ回路として機能する。
【００８９】
以上に説明したことから分かるように、図６に示す実施形態に係るバンドギャップ回路では、図１のバンドギャップ回路の出力基準電圧ＶＢＧＲと、図３のバンドギャップ回路の出力基準電圧ＶＢＧＲ２とを同時に得ることが可能である。また、図６のバンドギャップ回路では、回路ＣＣ１について、図１で述べたのと同様の効果を得ることができ、回路ＣＣ２について、図３で述べたのと同様の効果を得ることができる。
【００９０】
図６のバンドギャップ回路では、ＢＪＴＱ３、Ｑ５を、ＶＢＧＲ出力回路部分たる回路ＣＣ１とＶＢＧＲ２４出力回路部分たる回路ＣＣ２とで共有する。従って、図１のバンドギャップ回路と図３のバンドギャップ回路とを独立に２つ設ける場合と比較して、図６のバンドギャップ回路では、回路素子面積の削減が達成される。
【００９１】
また、図３のバンドギャップ回路単独と比較しても、図６のバンドギャップ回路では、回路素子面積が殆ど増加しないか、場合によっては回路素子面積を削減することが可能となる。より詳細には、図３のバンドギャップ回路と比較して、図６のバンドギャップ回路では、抵抗値を小さくすることができるので、回路素子面積を増加させずに済む。以下、この理由について説明する。
【００９２】
図３のバンドギャップ回路における抵抗Ｒ４、Ｒ５の値と、図６のバンドギャップ回路における抵抗Ｒ１０、Ｒ１１の値とを比較してみる。なお、ここで、図３の説明では、ＢＪＴＱ３、Ｑ５に流れる電流の比を１０：１として説明した。この場合、ＶＢＥ３は、ＶＢＥ５に対し、Ｔ＝３００Ｋで、６０ｍＶ大きくなり、抵抗Ｒ５の両端の電圧は、抵抗Ｒ４の両端の電圧よりも、６０ｍＶ大きくなる。しかし、ＶＢＥ３とＶＢＥ５との間の電位差は小さいので、ここでは簡単のため、抵抗Ｒ４、Ｒ５の両端の電圧はほぼ等しいとして考えることとする。
【００９３】
図３のバンドギャップ回路では、抵抗Ｒ４、Ｒ５の他端は、出力基準電圧ＶＢＧＲ２４に設定された電圧線ＶＬ２４に接続されている。従って、出力基準電圧ＶＢＧＲ２４を２．４Ｖとし、ＶＢＥ３を０．６Ｖとすると、抵抗Ｒ４、Ｒ５の両端の電圧は１．８Ｖとなる。ＢＪＴＱ３に流れる電流を６μＡとし、ＢＪＴＱ５に流れる電流を０．６μＡとすると、抵抗Ｒ４の抵抗値は、１．８Ｖ／６μＡ＝３００ｋΩとなり、抵抗Ｒ５の抵抗値は、この１０倍の値である３０００ｋΩとなる。
【００９４】
一方、図６のバンドギャップ回路では、抵抗Ｒ１０、Ｒ１１の他端は、出力基準電圧ＶＢＧＲに設定された電圧線ＶＬに接続されている。従って、出力基準電圧ＶＢＧＲを１．２Ｖとし、ＶＢＥ３を０．６Ｖとすると、抵抗Ｒ１０、Ｒ１１の両端の電圧は０．６Ｖとなる。つまり、図３のバンドギャップ回路における抵抗Ｒ４、Ｒ５の両端の電圧と比較して、抵抗Ｒ１０、１１の両端の電圧は１／３となる。ここで、ＢＪＴＱ１０に流れる電流を６μＡとし、ＢＪＴＱ１１に流れる電流を０．６μＡとすると、抵抗Ｒ１０の抵抗値は１００ｋΩとなり、抵抗値Ｒ１１の抵抗値は１０００ｋΩとなる。つまり、図３のバンドギャップ回路における抵抗Ｒ４、Ｒ５と比較して、図６のバンドギャップの回路における抵抗Ｒ１０、Ｒ１１では、流れる電流の値が同じ場合には、抵抗値の値を１／３にすることができる。
【００９５】
まとめると、図３のバンドギャップ回路における抵抗Ｒ４、Ｒ５に加わる電圧はＶＢＧＲ２４−ＶＢＥ３、ＶＢＧＲ２４−ＶＢＥ５となっている。それに対し、図６のバンドギャップの回路における抵抗Ｒ１０、Ｒ１１に加わる電圧はＶＢＧＲ−ＶＢＥ３、ＶＢＧＲ−ＶＢＥ５と小さくなっている。従って、図３のバンドギャップ回路における抵抗Ｒ４、Ｒ５の抵抗値と比較して、図６のバンドギャップの回路における抵抗Ｒ１０、Ｒ１１では、流れる電流の値が同じ場合には、その抵抗値を小さくすることができる。
【００９６】
マイクロコントローラに搭載するバンドギャップ回路では、消費電力が小さいことが望まれる場合が多いので、抵抗値が大きくなる傾向がある。そのため、このようなバンドギャップ回路では、回路全体の面積に占める抵抗の割合が大きくなる。この点、図６のバンドギャップ回路では、図３のバンドギャップ回路と比較して、オペアンプなどが増加しているものの、上述したように、抵抗値は小さくなる。従って、図３のバンドギャップ回路の回路素子面積と比較して、図６のバンドギャップ回路の回路素子面積は増加せずに済む。むしろ、図６のバンドギャップ回路では、抵抗素子の単位正方形当たりの抵抗、即ち、シート抵抗が小さい場合には、回路素子面積の削減の効果が得られる。
【００９７】
また、図３のバンドギャップ回路と比較して、図６のバンドギャップ回路では、ＢＪＴの電流増幅率ｈＦＥの変動に対する出力基準電圧ＶＢＧＲ２４の変動を抑えることができる。以下、この理由について説明する。
【００９８】
先に述べたように、図３のバンドギャップ回路において、ＢＪＴＱ３、Ｑ５に流れる電流の比を１０：１とすると、ＶＢＥ３は、ＶＢＥ５に対し、３００Ｋで、６０ｍＶ大きくなり、抵抗Ｒ５の両端の電圧は、抵抗Ｒ４の両端の電圧よりも、６０ｍＶ大きくなる。ＶＢＥ３とＶＢＥ５との差ΔＶＢＥ３５は、絶対温度に比例するので、温度が変化すると、抵抗Ｒ４、Ｒ５の両端の電圧は、ΔＶＢＥ３５が変化する程度に変化する。つまり、抵抗Ｒ４、Ｒ５の抵抗値の比は、１：１０で一定なので、温度が大きくなるに従って、抵抗Ｒ４の両端の電圧よりも、抵抗Ｒ５の両端の電圧の方が大きくなる。従って、ＢＪＴＱ３、Ｑ５に流れる電流の値の比は、室温で１０：１に設計された場合であっても、温度が上昇すると、１０：１から変化する。この電流値の比とつりあうようにΔＶＢＥ３５が決まるので、実際のΔＶＢＥ３５は、温度に比例せず、式（３０）におけるΔＶＢＥ３５の値よりも小さくなる。
【００９９】
また、ΔＶＢＥ３５は、ＢＪＴＱ４、Ｑ６のベース電流の影響も受ける。つまり、ＢＪＴＱ３、Ｑ５のエミッタ電流の値は、抵抗Ｒ４、Ｒ５を流れる電流の値と、ＢＪＴＱ４、Ｑ６のベース電流の値との和で示される。図３のバンドギャップ回路では、上述したように、抵抗Ｒ４、Ｒ５に流れる電流の値の比を正確に１０：１に設計することが難しい。そのため、ＢＪＴの電流増幅率ｈＦＥの変動の影響も受けることになる。ここで、ＢＪＴＱ４、Ｑ５のベース電流と電流増幅率ｈＦＥとの関係は、抵抗Ｒ６、Ｒ７に流れる電流＝ＢＪＴＱ４、Ｑ５のベース電流×（１＋ｈＦＥ）で示される。従って、抵抗Ｒ６、Ｒ７の抵抗値の比を１：１０に設計すれば、ＢＪＴＱ４、Ｑ５のベース電流の値を１０：１に設計することができる。しかしながら、図３のバンドギャップ回路では、上述したように、ＢＪＴＱ４、Ｑ５のベース電流の値を１０：１に設計した場合でも、抵抗Ｒ４、Ｒ５に流れる電流の値の比を正確に１０：１に設計することが難しい。そのため、ＢＪＴＱ３、Ｑ５のエミッタ電流の値の比は、ＢＪＴＱ４、Ｑ５の電流増幅率ｈＦＥの影響を受けて変動することになる。これにより、ΔＶＢＥ３５が変動し、出力基準電圧ＶＢＧＲ２４も変動する。
【０１００】
一方、図６のバンドギャップ回路では、抵抗Ｒ１０、Ｒ１１の一端は、オペアンプＡＭＰ４の入力に接続されるとともに、抵抗Ｒ１０、Ｒ１１の他端は、出力基準電圧ＶＢＧＲに設定された電圧線ＶＬに接続されている。オペアンプＡＭＰ４の負帰還制御により、入力ＩＭ２の電位がＶＢＥ３となる。そのため、抵抗Ｒ１０、Ｒ１１の両端の電圧をどちらも、出力基準電圧ＶＢＧＲ−ＶＢＥ３にすることができる。従って、抵抗Ｒ１０、Ｒ１１の抵抗値の比を１：１０にすることで、温度に関わらず、抵抗Ｒ１０、Ｒ１１に流れる電流の値の比を１０：１にすることができる。そのため、ＢＪＴＱ４、Ｑ６のエミッタ電流の値の比を１０：１に揃えておけば、ＢＪＴの電流増幅率ｈＦＥが変動しても、ＢＪＴＱ３、Ｑ５のエミッタ電流の比は１０：１から変化することがない。つまり、図６のバンドギャップ回路では、温度に関わらず、抵抗Ｒ１０、Ｒ１１に流れる電流の値の比を１０：１にすることができるので、電流増幅率ｈＦＥの変動に対する出力基準電圧ＶＢＧＲ２４の変動を抑えることができるという利点を有する。
【０１０１】
また、図５のバンドギャップ回路と比較して、図６のバンドギャップ回路では、出力基準電圧の精度を改善できる利点がある。以下、具体的に説明する。
【０１０２】
図５のバンドギャップ回路では、図３のバンドギャップ回路における抵抗Ｒ４、Ｒ５に流れる電流の値の比を正確に設計することが難しいという問題を解決するために、ＢＪＴＱ３、Ｑ５に電流を供給する素子をＰＭＯＳトランジスタのカレントミラーとしていた。また、図３のバンドギャップ回路と異なり、図５のバンドギャップ回路では、ＰＭＯＳトランジスタＰＭ３、ＰＭ４でＢＪＴＱ４、Ｑ６に電流を供給することにより、抵抗による電圧降下を排除していたので、低電圧動作が可能であった。しかしながら、先にも述べたように、図５のバンドギャップ回路では、ＰＭＯＳトランジスタに流れる電流の値の比を、ＰＭＯＳトランジスタの特性の一致の程度に頼っているので、ＰＭＯＳトランジスタの特性誤差という新たな誤差要因が増加している。通常、ＰＭＯＳトランジスタの一致の程度よりも、抵抗の特性の一致の程度の方が良好なので、図５のバンドギャップ回路と比較して、図６のバンドギャップ回路の方が、ＰＭＯＳトランジスタのカレントミラーによる誤差が生じない分、精度の点で有利である。つまり、ＰＭＯＳトランジスタの特性の一致が要求される図５のバンドギャップ回路と比較して、図６のバンドギャップ回路では、抵抗の比だけで、出力基準電圧ＶＢＧＲ２４を設計できるので、出力基準電圧の精度を向上させることができる。
【０１０３】
なお、図６のバンドギャップ回路の説明では、ＢＪＴＱ３、Ｑ５の電流の値の比、及び、ＢＪＴＱ４、Ｑ６の電流の値の比を一例として１０：１として説明したが、これに限られるものではなく、自由に設計可能である。また、ＢＪＴＱ３、Ｑ５のエミッタ面積の比、及び、ＢＪＴＱ４、Ｑ６のエミッタ面積の比を一例として１：１０として説明したが、これに限られるものではなく、任意の比で設計可能である。
【０１０４】
次に、図６のバンドギャップ回路のトランジスタレベルの回路例について、図７、図８を用いて説明する。そして、図７、図８に示す回路を有する図６のバンドギャップ回路の回路シミュレーション結果について、図９から図１３を用いて説明する。
【０１０５】
図７、図８は、図６のバンドギャップ回路のトランジスタレベルの回路図の一例を示している。図７、図８では、図６のバンドギャップ回路において、オペアンプがトランジスタレベルで記載されているとともに、バイアス回路の例が記載されている。なお、図７、図８では、図を簡単にするために、スタートアップ回路などの一部の回路は省略して示している。
【０１０６】
図７、図８において、Ｑｎ（ｎは整数）はＰＮＰトランジスタ（ＢＪＴ）を示し、Ｒｎ及びＲＢｎ（ｎは整数）は抵抗およびその抵抗値を示し、ＰＭＢｎ（ｎは整数）はＰＭＯＳトランジスタを示し、ＮＭＢｎ（ｎは整数）はＮＭＯＳトランジスタを示している。ＧＮＤはＧＮＤ端子を示し、ＶＤＰｎ（ｎは整数）は例えばｎＶの＋の電源電圧を示している。図７、図８に示す例では、ＶＤＰ５となっているので、電源電圧は＋５Ｖである。また、ＢＰＢ、ＢＮＢはバイアス電位を示し、ＣＢ１は位相補償容量を示し、ＶＯＦＦ、ＶＯＦＦ２４はオフセット電圧を示し、ＶＢＥ３、ＶＢＥ５、ＩＭ２、ＩＰ２、ＩＰ、ＩＭは内部のノードを示している。図６に対応する回路素子、ノード等には同じ素子名、ノード名を与えて示している。なお、図７、図８では、オフセット電圧を電圧源ＶＯＦＦ、ＶＯＦＦ２４として示しているが、これは回路シミュレーション上でオフセット電圧の影響を確認するためのものであり、実際には、この電圧源ＶＯＦＦ、ＶＯＦＦ２４が存在しないのは言うまでもない。
【０１０７】
以下、バイアス回路の動作と、各オペアンプ回路の動作を簡単に説明する。
【０１０８】
図７について説明する。図７は、バイアス回路とオペアンプＡＭＰ４についてのトランジスタレベルの回路図の一例を示している。
【０１０９】
図７において、トランジスタＰＭＢ１、ＰＭＢ２、ＮＭＢ１、ＮＭＢ２、抵抗ＲＢ１を有する回路ＢＣＲは、バイアス電位ＢＮＢ、ＢＰＢを発生するバイアス回路として働く。なお、スタートアップ回路は省略されている。ＢＰＢ、ＢＮＢはオペアンプ回路のバイアス電位として使用される。
【０１１０】
トランジスタＰＭＢ３、ＰＭＢ４、ＰＭＢ５、ＰＭＢ６、ＮＭＢ３、ＮＭＢ４、ＮＭＢ５は、一般的な２段構成のオペアンプ回路として動作し、図６のオペアンプＡＭＰ４として働く。このようなオペアンプ回路で、１．２Ｖのバンドギャップ電圧ＶＢＧＲを発生することが可能である。トランジスタＰＭＢ３、ＰＭＢ５、ＰＭＢ６、ＮＭＢ３、ＮＭＢ４は、２段構成オペアンプ回路の１段目差動回路であり、トランジスタＰＭＢ５、ＰＭＢ６のゲート電位差を増幅する役割を担う。ＰＭＢ４とＮＭＢ５は２段目ソース接地増幅回路である。位相補償容量ＣＢ１は、１段目差動回路の帯域を制限するために設けられており、フィードバックの安定性を保つ。バイアス回路ＢＣＲで発生したバイアス電位ＢＰＢを利用して、電流源となるトランジスタＰＭＢ３、ＰＭＢ４の電流が制御される。これにより、トランジスタＰＭＢ３からトランジスタＰＭＢ６、及び、トランジスタＮＭＢ３からトランジスタＮＭＢ５を、オペアンプ回路として動作させることができる。先にも述べたように、実際の回路ではＶＯＦＦは短絡され、また、入力ＩＭ２とＩＰ２の電位が一致するように、オペアンプ回路は負帰還制御を行うので、トランジスタＰＭＢ６のゲート電位はＶＢＥ３となる。ＩＰ２の電位が、例えば０．６Ｖ程度と比較的低い電位なので、図７では、ＰＭＯＳトランジスタで差動入力段を有するオペアンプ回路を使用する回路例が示されている。なお、スタートアップ回路は省略されている。
【０１１１】
図８について説明する。図８は、オペアンプＡＭＰ２についてのトランジスタレベルの回路図の一例を示している。
【０１１２】
図８において、トランジスタＰＭＢ７、ＰＭＢ８、ＰＭＢ９、ＮＭＢ６、ＮＭＢ７、ＮＭＢ８、ＮＭＢ９は、一般的な２段構成のオペアンプ回路として動作し、図６のオペアンプＡＭＰ２として働く。このようなオペアンプ回路で、２．４Ｖのバンドギャップ電圧ＶＢＧＲ２４を発生することが可能である。トランジスタＰＭＢ７、ＰＭＢ８、ＮＭＢ６、ＮＭＢ７、ＮＭＢ８は、２段構成オペアンプの１段目差動回路であり、トランジスタＮＭＢ６、ＮＭＢ７のゲート電位差を増幅する役割を担う。トランジスタＰＭＢ９、ＮＭＢ９はソース接地増幅回路である。バイアス回路ＢＣＲで発生したバイアス電位ＢＮＢを利用して、電流源となるトランジスタＮＭＢ８、ＮＭＢ９の電流が制御される。これにより、トランジスタＰＭＢ７からトランジスタＰＭＢ９、及び、トランジスタＮＭＢ６からトランジスタＮＭＢ９を、オペアンプ回路として動作させることができる。先にも述べたように、実際の回路ではＶＯＦＦ２４は短絡され、また、ＩＭとＩＰの電位が一致するように、オペアンプ回路は負帰還制御を行うので、トランジスタＮＭＢ７のゲート電位はＩＰの電位と同じとなる。ＩＰの電位が、例えば１．２Ｖ程度と比較的高い電位なので、図８では、ＮＭＯＳトランジスタで差動入力段を有するオペアンプ回路を使用する回路例が示されている。なお、スタートアップ回路は省略されている。スタートアップ回路は、例えば、ＶＢＧＲ２４の電位がＧＮＤ付近の電位にあるときだけ、ＩＰの電位が上昇するように、ＩＰに電流を供給するような回路構成で実現することができる。
【０１１３】
以上、図７、図８で説明したような回路例で、図６のバンドギャップ回路を実現できる。図７、図８では、一例として回路例を示したが、トランジスタレベルでの回路構成は各種の変形が可能であること、スタートアップ回路も、スタートアップ回路の目的を果たせるものであれば、各種の実現方法があることは言うまでもない。
【０１１４】
次に、図９から図１３を用いて、図７、図８に示す回路を有する図６のバンドギャップ回路の回路シミュレーション結果について説明する。
【０１１５】
図９は、図６のバンドギャップ回路における出力基準電圧ＶＢＧＲと温度との関係を示している。図９において、縦軸は出力基準電圧ＶＢＧＲを示し、横軸は温度を示している。
【０１１６】
図９では、パラメータとして、オフセット電圧ＶＯＦＦが＋１０ｍＶ、０ｍＶ、−１０ｍＶのそれぞれの場合と、オフセット電圧ＶＯＦＦ２４が＋１０ｍＶ、０ｍＶ、−１０ｍＶのそれぞれの場合とを組み合わせたグラフが示されている。図９を見てみると、理想的な状態、即ち、オフセット電圧ＶＯＦＦ、ＶＯＦＦ２４が０ｍＶとなる場合には、出力基準電圧ＶＢＧＲは、温度に依らず、約１．２Ｖとなる。それに対し、オフセット電圧ＶＯＦＦが＋１０ｍＶの場合には、出力基準電圧ＶＢＧＲは大きくなり、オフセット電圧ＶＯＦＦが−１０ｍＶの場合には、出力基準電圧ＶＢＧＲは小さくなる。これは、図１、図２のところで述べたことから予想されることである。
【０１１７】
ここで、オフセット電圧ＶＯＦＦ２４の出力基準電圧ＶＢＧＲに対する影響について述べる。オフセット電圧ＶＯＦＦ２４が変動することにより、ＢＪＴＱ４、Ｑ６に流れるエミッタ電流の値が変化し、ＢＪＴＱ４、Ｑ６に流れるベース電流の値も変化する。従って、これにより、ＶＢＥ３、ＶＢＥ５の値が変動し、出力基準電圧ＶＢＧＲも変動することが予想される。しかしながら、図９より分かるように、オフセット電圧ＶＯＦＦ２４が変動した場合でも、出力基準電圧ＶＢＧＲは殆ど変動しない。例えば、オフセット電圧ＶＯＦＦ＝＋１０ｍＶの場合のグラフを見てみると、オフセット電圧ＶＯＦＦ２４＝＋１０ｍＶ又は−１０ｍＶのいずれの場合であっても、出力基準電圧ＶＢＧＲの値は、０．００５Ｖ程度の違いしかなく、大きな差がないことが分かる。つまり、図６のバンドギャップ回路では、オフセット電圧ＶＯＦＦ２４の出力基準電圧ＶＢＧＲに対する影響は比較的小さく、出力基準電圧ＶＢＧＲとオフセット電圧ＶＯＦＦとの関係は、図１のバンドギャップ回路の場合と同様であるといえる。
【０１１８】
図１０は、図６のバンドギャップ回路における出力基準電圧ＶＢＧＲ２４と温度との関係を示している。図９において、縦軸は出力基準電圧ＶＢＧＲ２４を示し、横軸は温度を示している。
【０１１９】
図１０においても、パラメータとして、オフセット電圧ＶＯＦＦが＋１０ｍＶ、０ｍＶ、−１０ｍＶのそれぞれの場合と、オフセット電圧ＶＯＦＦ２４が＋１０ｍＶ、０ｍＶ、−１０ｍＶのそれぞれの場合とを組み合わせたグラフが示されている。図１０を見てみると、理想的な状態、即ち、オフセット電圧ＶＯＦＦ、ＶＯＦＦ２４が０ｍＶとなる場合には、出力基準電圧ＶＢＧＲ２４は、温度に依らず、約２．４Ｖとなる。それに対し、オフセット電圧ＶＯＦＦ２４が＋１０ｍＶの場合には、出力基準電圧ＶＢＧＲ２４は大きくなり、オフセット電圧ＶＯＦＦ２４が−１０ｍＶの場合には、出力基準電圧ＶＢＧＲ２４は小さくなる。これは、図３、図４のところで述べたことから予想されることである。
【０１２０】
ここで、オフセット電圧ＶＯＦＦの出力基準電圧ＶＢＧＲ２４に対する影響について述べる。オフセット電圧ＶＯＦＦが変動することにより、出力基準電圧ＶＢＧＲは変動し、ＢＪＴＱ３、Ｑ５に流れるエミッタ電流も変動する。これにより、ＶＢＥ３、ＶＢＥ５の値が変動し、出力基準電圧ＶＢＧＲ２４も変動することが予想される。しかしながら、図９より分かるように、オフセット電圧ＶＯＦＦが変動した場合でも、出力基準電圧ＶＢＧＲ２４は殆ど変動しない。例えば、オフセット電圧ＶＯＦＦ２４＝＋１０ｍＶの場合のグラフを見てみると、オフセット電圧ＶＯＦＦ＝＋１０ｍＶ又は−１０ｍＶのいずれの場合であっても、出力基準電圧ＶＢＧＲ２４の値は、０．０１Ｖ程度の違いしかなく、大きな差がないことが分かる。つまり、図６のバンドギャップ回路では、オフセット電圧ＶＯＦＦの出力基準電圧ＶＢＧＲ２４に対する影響は比較的小さく、出力基準電圧ＶＢＧＲ２４とオフセット電圧ＶＯＦＦ２４との関係は、図３のバンドギャップ回路の場合と同様であるといえる。
【０１２１】
図１１は、図６のバンドギャップ回路における出力基準電圧ＶＢＧＲ、ＶＢＧＲ２４と電源電圧ＶＤＰ５との関係を示している。図１１において、縦軸は出力基準電圧ＶＢＧＲ、ＶＢＧＲ２４を示し、横軸は電源電圧ＶＤＰ５を示している。なお、図１１において、オフセット電圧ＶＯＦＦ、ＶＯＦＦ２４はゼロであるとしている。
【０１２２】
図１１を見ると分かるように、電源電圧ＶＤＰ５が１．２Ｖを超えると、出力基準電圧ＶＢＧＲは１．２Ｖに保たれる。従って、図６のバンドギャップ回路における出力基準電圧ＶＢＧＲを発生する回路ＣＣ１の最低動作電圧は、１．２Ｖであることが分かる。また、電源電圧ＶＤＰ５が２．４Ｖを超えると、出力基準電圧ＶＢＧＲ２４は２．４Ｖに保たれる。従って、図６のバンドギャップ回路における出力基準電圧ＶＢＧＲ２４を発生する回路ＣＣ２の最低動作電圧は、２．４Ｖであることが分かる。
【０１２３】
図１２は、図６のバンドギャップ回路における出力基準電圧ＶＢＧＲと電源電圧ＶＤＰ５との関係を示す図であり、図１１の縦軸を拡大した図である。
【０１２４】
図１２を見ると分かるように、電源電圧ＶＤＰ５が１．２Ｖを超えると、出力基準電圧ＶＢＧＲは１．２Ｖとなる。正確には、この後も、電源電圧ＶＤＰ５が１．２Ｖから２．４Ｖまで変化するまで、出力基準電圧ＶＢＧＲは緩やかに上昇し、電源電圧ＶＤＰ５が２．４Ｖを超えると、出力基準電圧ＶＢＧＲは一定となる。つまり、出力基準電圧ＶＢＧＲ２４は、電源電圧ＶＤＰ５が２．４Ｖを超えるまで安定しないので（図１１参照）、電源電圧ＶＤＰ５が１．２Ｖから２．４Ｖまで変化する間、ＢＪＴＱ４，Ｑ６に流れる電流の値は、電源電圧ＶＤＰ５の上昇に伴って増加する。このため、電源電圧ＶＤＰ５が１．２Ｖから２．４Ｖまで変化する間、ＶＢＥ３、ＶＢＥ５は電源電圧ＶＤＰ５に緩やかに依存し、出力基準電圧ＶＢＧＲも多少の電源依存性を示すこととなる。しかしながら、図１２を見ると、このときの出力基準電圧ＶＢＧＲの変化は僅かであり、出力基準電圧ＶＢＧＲは、電源電圧ＶＤＰ５が１．２Ｖを超えたところで安定するとみなして良いことが分かる。
【０１２５】
図１３は、図６のバンドギャップ回路における出力基準電圧ＶＢＧＲ２４と電源電圧ＶＤＰ５との関係を示す図であり、図１１の縦軸を拡大した図である。
【０１２６】
図１３を見ると分かるように、電源電圧ＶＤＰ５が２．４Ｖを超えると、出力基準電圧ＶＢＧＲ２４は２．４Ｖとなり、この後、電源電圧ＶＤＰ５が上昇した場合であっても、出力基準電圧ＶＢＧＲ２４は２．４Ｖのまま一定に保持される。
【０１２７】
図１１から図１３より、図６のバンドギャップ回路では、電源電圧ＶＤＰ５が１．２Ｖを超えたときに、出力基準電圧ＶＢＧＲを得ることができ、電源電圧ＶＤＰ５が２．４Ｖを超えたときに、出力基準電圧ＶＢＧＲ２４を得ることができることが分かる。このようにして、図６のバンドギャップ回路では、最低動作電圧を抑えることが可能な出力基準電圧ＶＢＧＲと、精度向上を図ることができる出力基準電圧ＶＢＧＲ２４と、を得ることができる。
【０１２８】
[バンドギャップ回路の応用例]
次に、実施形態に係るバンドギャップ回路の応用例について説明する。
【０１２９】
図１４は、実施形態に係るバンドギャップ回路を適用したマイクロコントローラの一例たるマイクロコントローラＭＣＵ１の回路図である。
【０１３０】
マイクロコントローラＭＣＵ１は、図６に示した実施形態に係るバンドギャップ回路ＢＧＲ１と、レギュレータ回路ＲＥＧ１と、低電圧検出回路ＬＶＤＨ１、ＬＶＤＬ１と、論理回路ＬＯＧＩＣ１とを有する。図１４において、ＶＢＧＲは１．２Ｖの出力基準電圧を示し、ＶＢＧＲ２４は２．４Ｖの出力基準電圧を示している。また、ＶＤＰ５は５Ｖの＋の電源を示し、ＧＮＤは０Ｖの電位を示している。
【０１３１】
レギュレータ回路ＲＥＧ１は、電源電圧ＶＤＰ５より一定の電圧ＶＤＤを生成する回路である。論理回路ＬＯＧＩＣ１は、レギュレータ回路ＲＥＧ１により生成された電圧ＶＤＤを電源として動作する回路である。低電圧検出回路ＬＶＤＨ１は、電源電圧ＶＤＰ５を監視する低電圧検出回路であり、低電圧検出回路ＬＶＤＬ１は、電圧ＶＤＤを監視する低電圧検出回路である。
【０１３２】
マイクロコントローラＭＣＵ１において、レギュレータ回路ＲＥＧ１はなるべく低い入力電圧まで動作することが望ましい。従って、レギュレータ回路ＲＥＧ１の基準電圧、及び、レギュレータ回路ＲＥＧ１で発生した電圧ＶＤＤを監視する低電圧検出回路ＬＶＤＬ１の基準電圧としては、１．２Ｖの出力基準電圧ＶＢＧＲが用いられる。一方、電源電圧ＶＤＰ５を監視する低電圧検出回路ＬＶＤＨ１の基準電圧としては、２．４Ｖの出力基準電圧ＶＢＧＲ２４が用いられる。これは、低電圧検出回路ＬＶＤＨ１にとって、基準電圧を発生する回路の最低動作電圧は、２．４Ｖの出力基準電圧ＶＢＧＲ２４よりも大きくても問題ないからである。このようにすることで、レギュレータ回路ＲＥＧ１、低電圧検出回路ＬＶＤＬ１の基準電圧をできるだけ小さくしつつ、低電圧検出回路ＬＶＤＨ１では、出力基準電圧ＶＢＧＲ２４を利用することにより、基準電圧の精度を高めることができる。以下、各部の回路の動作について詳細に説明する。
【０１３３】
レギュレータ回路ＲＥＧ１は、電源電圧ＶＤＰ５より一定の電圧ＶＤＤを生成し、生成した電圧ＶＤＤを論理回路ＬＯＧＩＣ１に供給する。レギュレータ回路ＲＥＧ１は、ＰＭＯＳトランジスタＰＭＯ１と、誤差アンプＥＡＭＰ１と、抵抗ＲＲ１、ＲＲ２とを有する。
【０１３４】
レギュレータ回路ＲＥＧ１において、抵抗ＲＲ１、ＲＲ２は、分圧回路として機能する。ＶＤＩＶ１は、当該分圧回路の分圧電圧を示している。抵抗ＲＲ１の一端は、ＰＭＯＳトランジスタＰＭＯ１のドレインに接続されるとともに、レギュレータ回路ＲＥＧ１の出力電圧ＶＤＤに設定される。誤差アンプＥＡＭＰ１には、バンドギャップ回路ＢＧＲ１より出力基準電圧ＶＢＧＲが入力されるとともに、分圧電圧ＶＤＩＶが入力される。誤差アンプＥＡＭＰ１の出力は、ＰＭＯＳトランジスタＰＭＯ１のゲートに接続されている。
【０１３５】
レギュレータ回路ＲＥＧ１において、誤差アンプＥＡＭＰ１、ＰＭＯＳトランジスタＰＭＯ１、抵抗Ｒ１は、出力基準電圧ＶＢＧＲと分圧電圧ＶＤＩＶ１とを一致させる帰還回路として動作する。分圧電圧ＶＤＩＶ１と出力基準電圧ＶＢＧＲとが一致するので、抵抗ＲＲ１、ＲＲ２の値の比を例えば１：２に設計しておくと、電圧ＶＤＤは１．８Ｖ一定に保たれる。なお、ＣＯ１は、マイクロコントローラＭＣＵ１外部に設けられた電圧ＶＤＤの安定化のための容量として働く。
【０１３６】
このようなマイクロコントローラは、電源電圧の広い範囲で動作することが望ましい場合が多い。例えば、電源電圧の広い範囲で動作することが望まれるマイクロコントローラのシステムの一例としては、電池で動作させるようなシステムが挙げられる。このような場合、レギュレータ回路も、電源電圧のできるだけ広い範囲で、生成する電圧を一定に保つことが望まれる。つまり、レギュレータ回路の最低動作電圧をなるべく低くすることが望まれる。従って、レギュレータ回路の基準電圧もできるだけ低いことが望ましい。このことから、マイクロコントローラＭＣＵ１では、バンドギャップ回路ＢＧＲ１の出力基準電圧ＶＢＧＲがレギュレータ回路ＲＥＧ１の基準電圧として用いられている。
【０１３７】
低電圧検出回路ＬＶＤＬ１は、電圧ＶＤＤを監視するための低電圧検出回路として働く。具体的には、低電圧検出回路ＬＶＤＬ１は、電圧ＶＤＤが所定の電圧よりも低いか否かを検出する。先にも述べたように、レギュレータ回路ＲＥＧ１の最低動作電圧はなるべく低い方が望まれるため、その出力電圧たる電圧ＶＤＤを監視する低電圧検出回路ＬＶＤＬ１の基準電圧もなるべく低い方が望まれる。この目的のため、マイクロコントローラＭＣＵ１では、バンドギャップ回路ＢＧＲ１の出力基準電圧ＶＢＧＲが低電圧検出回路ＬＶＤＬ１の基準電圧として用いられている。
【０１３８】
低電圧検出回路ＬＶＤＬ１は、コンパレータＣＭＰ２と、抵抗ＲＬ３、ＲＬ４とを有する。ＬＶＤＬＯＸ１はＬＶＤＬ１の出力を示している。
【０１３９】
低電圧検出回路ＬＶＤＬ１において、抵抗ＲＬ３、ＲＬ４は分圧回路として動作し、電圧ＶＤＤを分圧する。ＶＤＩＶ３は抵抗ＲＬ３、ＲＬ４で分圧された分圧電圧を示している。分圧電圧ＶＤＩＶ３、出力基準電圧ＶＢＧＲは、コンパレータＣＭＰ２に入力される。コンパレータＣＭＰ２は、比較結果をＬＶＤＬＯＸ１として出力する。 低電圧検出回路ＬＶＤＬ１は、抵抗ＲＬ３、ＲＬ４で電圧ＶＤＤを分圧し、分圧電圧ＶＤＩＶ３が出力基準電圧ＶＢＧＲよりも低いか否かを検出することにより、電圧ＶＤＤが所定の電圧よりも低いか否かを検出する。例えば、抵抗ＲＬ３、ＲＬ４の値の比を１：３に設計しておくと、分圧電圧ＶＤＩＶ３は電圧ＶＤＤの３／４になる。従って、低電圧検出回路ＬＶＤＬ１は、出力基準電圧ＶＢＧＲを基準電圧として、分圧電圧ＶＤＩＶ３が基準電圧よりも低いか否かを検出することにより、電圧ＶＤＤが１．６Ｖよりも低いか否かを検出することが可能となる。分圧電圧ＶＤＩＶ３が基準電圧よりも低いか否かの判定はコンパレータＣＭＰ２で行われる。コンパレータＣＭＰ２において、分圧電圧ＶＤＩＶ３が出力基準電圧ＶＢＧＲよりも低い場合には、出力ＬＶＤＬＯＸ１は「１」となり、分圧電圧ＶＤＩＶ３が出力基準電圧ＶＢＧＲ以上となる場合には、出力ＬＶＤＬＯＸ１は「０」となる。つまり、出力ＬＶＤＬＯＸ１の値によって、電圧ＶＤＤが１．６Ｖよりも低いか否かを知ることができる。電圧ＶＤＤが規定の値（例えば１．６Ｖ）よりも低くなったことを低電圧検出回路ＬＶＤＬ１が検出した場合には、例えば、割り込みを発生させたり、リセットを発生させたりすることが可能となる。
【０１４０】
低電圧検出回路ＬＶＤＨ１は、電源電圧ＶＤＰ５を監視するための低電圧検出回路として働く。具体的には、低電圧検出回路ＬＶＤＨ１は、電圧ＶＤＰ５が所定の電圧よりも低いか否かを検出する。例えば、３．６Ｖ以上の電源電圧で動作させることが望ましいＡＤ変換回路を搭載していて、その目的のために５Ｖ電源の電源電圧を監視するような場合に、低電圧検出回路ＬＶＤＨ１が用いられる。
【０１４１】
低電圧検出回路ＬＶＤＨ１は、コンパレータＣＭＰ１と、抵抗ＲＬ１、ＲＬ２とを有する。ＬＶＤＨＯＸ１はＬＶＤＨ１の出力を示している。
【０１４２】
低電圧検出回路ＬＶＤＨ１において、抵抗ＲＬ１、ＲＬ２は分圧回路として動作し、電源電圧ＶＤＰ５を分圧する。ＶＤＩＶ２は抵抗ＲＬ１、ＲＬ２で分圧された分圧電圧を示している。分圧電圧ＶＤＩＶ２、出力基準電圧ＶＢＧＲ２４は、コンパレータＣＭＰ１に入力される。コンパレータＣＭＰ１は、比較結果をＬＶＤＨＯＸ１として出力する。
【０１４３】
低電圧検出回路ＬＶＤＨ１は、抵抗ＲＬ１、ＲＬ２で電源電圧ＶＤＰ５を分圧し、分圧電圧ＶＤＩＶ２が出力基準電圧ＶＢＧＲ２４よりも低いか否かを検出することにより、電源電圧ＶＤＰ５が所定の電圧よりも低いか否かを検出する。例えば、抵抗ＲＬ１、ＲＬ２の値の比を１：２に設計しておくと、分圧電圧ＶＤＩＶ２は電圧ＶＤＰ５の２／３になる。従って、低電圧検出回路ＬＶＤＨ１は、出力基準電圧ＶＢＧＲ２４を基準電圧として、分圧電圧ＶＤＩＶ２が基準電圧よりも低いか否かを検出することで、電源電圧ＶＤＰ５が３．６Ｖよりも低いか否かを検出することが可能となる。分圧電圧ＶＤＩＶ２が基準電圧よりも低いか否かの判定はコンパレータＣＭＰ１で行われる。コンパレータＣＭＰ１において、分圧電圧ＶＤＩＶ２が出力基準電圧ＶＢＧＲ２４よりも低い場合には、出力ＬＶＤＨＯＸ１は「１」となり、分圧電圧ＶＤＩＶ２が出力基準電圧ＶＢＧＲ２４以上となる場合には、出力ＬＶＤＨＯＸ１は「０」となる。つまり、出力ＬＶＤＨＯＸ１の値によって、電源電圧ＶＤＰ５が３．６Ｖよりも低いか否かを知ることができる。上述した低電圧検出回路ＬＶＤＬ１と同様、電源電圧ＶＤＰ５が規定の値（例えば３．６Ｖ）よりも低くなったことを低電圧検出回路ＬＶＤＨ１が検出した場合には、例えば、割り込みを発生させたり、リセットを発生させたりすることが可能となる。
【０１４４】
電源電圧ＶＤＰ５が３．６Ｖより低いか否かを判定するような場合、基準電圧を発生する回路の最低動作電圧が多少大きくても、例えば２．７Ｖ程度であっても、３．６Ｖの電圧を判定する場合には、不都合がないことが多い。このような場合には、むしろ、３．６Ｖを判定するための基準電圧には、最低動作電圧が低いことよりも、基準電圧の精度が高いことが望ましい場合が多い。
【０１４５】
例えば、３Ｖの５％は１５０ｍＶとなり、４Ｖの５％は２００ｍＶとなる。判定しようとしている電源電圧の絶対値が大きい場合、基準電圧の誤差が大きいと、その誤差の絶対値は許容できないほど大きな値となる可能性がある。
【０１４６】
抵抗ＲＬ１、ＲＬ２による分圧の精度が十分よいと仮定すると、電源電圧ＶＤＰ５の判定精度を決定するのは、主に、基準電圧の精度となる。一例として、電源電圧ＶＤＰ５を１／３に分圧した分圧電圧と出力基準電圧ＶＢＧＲとを比較することにより電源電圧ＶＤＰ５を判定する場合を考えてみる。この場合、例えば、出力基準電圧ＶＢＧＲの誤差が１．２Ｖ±５％であったとすると、３．６Ｖを判定する場合の精度は、３．６Ｖ±５％すなわち、３．６Ｖ±１８０ｍＶとなる。
【０１４７】
一方、電源電圧ＶＤＰ５を２／３に分圧した分圧電圧と出力基準電圧ＶＢＧＲ２４とを比較することにより電圧ＶＤＰ５の電位を判定する場合を考えてみる。この場合、例えば、出力基準電圧ＶＢＧＲ２４の誤差が２．４Ｖ±２．５％であったとすると、３．６Ｖを判定する場合の精度は、３．６Ｖ±２．５％すなわち、３．６Ｖ±９０ｍＶとなる。
【０１４８】
このように、低電圧検出回路で、最低動作電圧が多少大きくてもよい場合には、出力基準電圧ＶＢＧＲ２４を用いて、図１４のような構成とすることで、低電圧検出回路の精度を改善できる効果が得られる。
【０１４９】
また、低電圧検出回路ＬＶＤＨ１でＡＤ変換回路の動作と停止を制御する場合において、低電圧検出回路の精度を改善することにより、ＡＤ変換回路への動作電圧要求を緩和することが可能となる。以下、具体的に説明する。
【０１５０】
低電圧検出回路ＬＶＤＨ１において、出力基準電圧ＶＢＧＲを用いて、例えば、３．６Ｖの電圧を判定するためには、３．６Ｖの検出の幅は、実際には、３．６Ｖ−１８０ｍＶから３．６Ｖ＋１８０ｍＶとなる。従って、確実にＡＤ変換回路の動作を停止させることができるのは、３．４２Ｖとなり、ＡＤ変換回路が確実に使用できる電圧は、３．７８Ｖより高い電圧となる。
【０１５１】
それに対し、低電圧検出回路ＬＶＤＨ１において、出力基準電圧ＶＢＧＲ２４を用いて、例えば、３．６Ｖの電圧を判定するためには、３．６Ｖの検出の幅は、実際には、３．６Ｖ−９０ｍＶから３．６Ｖ＋９０ｍＶとなる。従って、確実にＡＤ変換回路の動作を停止させることができるのは、３．５１Ｖとなり、ＡＤ変換回路が確実に使用できる電圧は、３．６９Ｖより高い電圧となる。
【０１５２】
つまり、出力基準電圧ＶＢＧＲを用いて３．６Ｖを判定した場合、判定の最低電圧は３．４２Ｖ、最高電圧は３．７８Ｖとなる。そのため、ＡＤ変換回路を使用するために用いた場合、ＡＤ変換回路は最低電圧３．４２Ｖで動作する必要があり、しかも、電源電圧が３．７８Ｖを超えないと使用できないことが起こりえる。それに対し、出力基準電圧ＶＢＧＲ２４を用いて３．６Ｖを判定した場合、判定の最低電圧は３．５１Ｖ、最高は３．６９Ｖとなるので、必要以上にＡＤ変換回路を低い電圧で動作するように設計する必要がなくなる。つまり、ＡＤ変換回路の最低動作電圧に近い電圧から使用することが可能となる。
【０１５３】
このように、出力基準電圧ＶＢＧＲ２４を用いて低電圧検出回路の電圧検出精度を改善することにより、制御しようとしている対象の回路への動作電圧要求を緩和することが可能となる。
【０１５４】
なお、図１４のマイクロコントローラＭＣＵ１では、バンドギャップ回路ＢＧＲ１として、図６に示した実施形態に係るバンドギャップ回路が用いられるとしているが、これに限られるものではない。バンドギャップ回路ＢＧＲ１を用いる代わりに、図１のバンドギャップ回路と図３のバンドギャップ回路とを用いて、出力基準電圧ＶＢＧＲ、ＶＢＧＲ２４を発生させるとしても良い。これによっても、上述したようなレギュレータ回路ＲＥＧ１及び低電圧検出回路ＬＶＤＬ１における最低動作電圧の保持と低電圧検出回路ＬＶＤＨ１における電源電圧の精度向上とを両立することが可能となる。
【０１５５】
また、図１４のマイクロコントローラＭＣＵ１では、低電圧検出回路ＬＶＤＨ１の基準電圧として、出力基準電圧ＶＢＧＲ２４を用いる例を示したが、これに限られない。このようにする代わりに、出力基準電圧ＶＢＧＲ２４と出力基準電圧ＶＢＧＲとを切り替えて用いるとしても良い。また、レギュレータ回路ＲＥＧ１の基準電圧として、出力基準電圧ＶＢＧＲを用いる例を示したが、これに限られない。このようにする代わりに、出力基準電圧ＶＢＧＲ２４と出力基準電圧ＶＢＧＲとを切り替えて用いるとしても良い。以下では、出力基準電圧を切り替えることが可能な低電圧検出回路の回路例について説明する。
【０１５６】
まず、出力基準電圧を切り替えることが可能な低電圧検出回路の回路例について説明うる。
【０１５７】
図１５は、出力基準電圧ＶＢＧＲ、ＶＢＧＲ２４を切り替えることが可能な、電源電圧ＶＤＰ５を監視するための低電圧検出回路の回路図の一例である。
【０１５８】
図１５において、図１４で説明した要素と同一の要素については、同一の符号を付すこととする。また、図１５において、ＲＬＨｎ（ｎは整数）は抵抗及び抵抗値を示し、ＳＷｎ（ｎは整数）はスイッチを示し、ＣＭＰＨ１はコンパレータを示している。抵抗ＲＬＨ１、ＲＬＨ２、ＲＬＨ３、ＲＬＨ４を有する分圧回路により、電源電圧ＶＤＰ５は分圧される。ＶＤＩＶＨ１、ＶＤＩＶＨ２は分圧回路により分圧された分圧電圧を示している。分圧電圧ＶＤＩＶＨ１、ＶＤＩＶＨ２は、スイッチＳＷ１、ＳＷ２により、いずれかの分圧電圧が選択される。ＶＴＬは、スイッチＳＷ１、ＳＷ２で選択された分圧電圧を示している。また、出力基準電圧ＶＢＧＲ、ＶＢＧＲ２４は、スイッチＳＷ３、ＳＷ４により、いずれかの基準電圧が選択される。ＶＲＦＦはスイッチＳＷ３、ＳＷ４で選択された基準電圧を示している。電圧ＶＴＬ、ＶＲＦＦは、コンパレータＣＭＰＨ１に入力される。従って、スイッチＳＷ１、ＳＷ２が第１のスイッチ回路として機能し、スイッチＳＷ３、ＳＷ４が第２のスイッチ回路として機能する。また、ＬＶＤＨＯＸ１はコンパレータＣＭＰＨ１の出力となっている。
【０１５９】
図１５の低電圧検出回路は、電源電圧ＶＤＰ５が２．４Ｖよりも低いか否かを検出する場合と、電源電圧ＶＤＰ５が３．６Ｖよりも低いか否かを検出する場合とを切り替えることが可能な回路となっている。以下、具体的に説明する。
【０１６０】
図１５の低電圧検出回路では、抵抗ＲＬＨ１、ＲＬＨ２、ＲＬＨ３、ＲＬＨ３の値は、１００ｋΩ、５０ｋΩ、５０ｋΩ、１００ｋΩとなっている。分圧電圧ＶＤＩＶＨ１は、抵抗ＲＬＨ１と抵抗ＲＬＨ２、ＲＬＨ３、ＲＬＨ４の和とで分圧した電圧となっている。即ち、分圧電圧ＶＤＩＶＨ１は、電源電圧ＶＤＰ５を２／３に分圧した電圧となっている。従って、スイッチＳＷ１をオンとし、スイッチＳＷ２をオフとすることで、電圧ＶＴＬは、電源電圧ＶＤＰ５を２／３に分圧した値となる。ここで、スイッチＳＷ３をオフ、スイッチＳＷ４をオンとすることで、電圧ＶＲＥＦは出力基準電圧ＶＢＧＲ２４となる。２．４Ｖの出力基準電圧ＶＢＧＲ２４と電源電圧ＶＤＰ５を２／３に分圧した電圧ＶＴＬとを、コンパレータＣＭＰＨ１で比較することで、電源電圧ＶＤＰ５が３．６Ｖよりも低いか否かを判定することができる。
【０１６１】
また、分圧電圧ＶＤＩＶＨ２は、抵抗ＲＬＨ１、ＲＬＨ２の和と抵抗ＲＬＨ３、ＲＬＨ４の和とで分圧した電圧となっている。即ち、分圧電圧ＶＤＩＶＨ２は、電源電圧ＶＤＰ５を１／２に分圧した電圧となっている。従って、スイッチＳＷ１をオフとし、スイッチＳＷ２をオンとすることで、電圧ＶＴＬは、電源電圧ＶＤＰ５を１／２に分圧した値となる。ここで、スイッチＳＷ３をオン、スイッチＳＷ４をオフとすることで、電圧ＶＲＥＦは出力基準電圧ＶＢＧＲとなる。１．２Ｖの出力基準電圧ＶＢＧＲと電源電圧ＶＤＰ５を１／２に分圧した電圧ＶＴＬとを、コンパレータＣＭＰＨ１で比較することで、電源電圧ＶＤＰ５が２．４Ｖよりも低いか否かを判定することができる。
【０１６２】
図１５の低電圧検出回路によれば、電源電圧ＶＤＰ５が３．６Ｖよりも低いか否かを判定するような、電源電圧ＶＤＰ５が比較的大きい場合には、精度の高い出力基準電圧ＶＢＧＲ２４を用いて判定できる利点が得られる。一方、電源電圧ＶＤＰ５が２．４Ｖよりも低いか否かを判定するような、電源電圧ＶＤＰ５が比較的小さい場合には、出力基準電圧ＶＢＧＲ２４と比較して、広い電源電圧範囲で動作させることが可能となる。また、出力基準電圧ＶＢＧＲ２４と比較して、出力基準電圧ＶＢＧＲは安定する時間が早いので、このようにすることで、判定にかかる時間を短縮することができる。なお、ここで、「電源電圧ＶＤＰ５が比較的大きい」とは、例えば、電源電圧ＶＤＰ５が出力基準電圧ＶＢＧＲ２４以上であることを示し、「電源電圧ＶＤＰ５が比較的小さい」とは、例えば、電源電圧ＶＤＰ５が出力基準電圧ＶＢＧＲ２４未満であることを示す。
【０１６３】
ここで、コンパレータＣＭＰＨ１について図１６を用いて説明する。図１６は、コンパレータＣＭＰＨ１についてのトランジスタレベルの回路図の一例を示している。
【０１６４】
図１６において、ＰＭＣｎ（ｎは整数）はＰＭＯＳトランジスタを示し、ＮＭＣｎ（ｎは整数）はＮＭＯＳトランジスタを示し、ＧＮＤはＧＮＤ端子を示し、ＶＤＰ５は例えば５Ｖの＋の電源を示している。また、ＣＩＭ、ＣＩＰはコンパレータ回路の入力を示し、ＣＭＰＯは出力を示し、ＢＮＢはバイアス電位を示している。図７、図１５に対応する回路素子、ノード等には同じ素子名、ノード名を与えて示している。
【０１６５】
図１６では、図７で示したバイアス回路ＢＣＲで発生したバイアス電位ＢＮＢを利用してコンパレータを動作させる例を示している。トランジスタＮＭＣ５は、バイアス回路ＢＣＲで発生されたバイアス電位ＢＮＢを利用して、一定電流をバイアスする。トランジスタＮＭＣ１、ＮＭＣ２はソース電位が等しいため、それぞれのゲート電位の差に応じた電流を流すように働く。つまり、トランジスタＮＭＣ５の一定電流を、トランジスタＮＭＣ１、ＮＭＣ２がゲート電位に応じて分担する。トランジスタＰＭＣ１、ＰＭＣ２は、差動対の負荷として働く。また、トランジスタＰＭＣ１、ＰＭＣ３はカレントミラーとして動作するとともに、トランジスタＰＭＣ２、ＰＭＣ４もカレントミラーとして動作する。そのため、トランジスタＰＭＣ３へはトランジスタＰＭＣ１のドレイン電流がミラーされ、トランジスタＰＭＣ４へはトランジスタＰＭＣ２のドレイン電流がミラーされる。トランジスタＮＭＣ３、ＮＭＣ４もカレントミラーとして動作し、トランジスタＮＭＣ３の電流はトランジスタＮＭＣ４へミラーされる。結局、出力ＣＭＰＯでは、トランジスタＮＭＣ１、ＮＭＣ２の電流が足しあわされる。このようにして、図１６の回路は、入力ＣＩＭ、ＣＩＰの電位を比較するコンパレータとして働く。例えば、図１６のような回路で、図１５のコンパレータＣＭＰＨ１の機能を実現することができ、図７、図８の回路と組み合わせて使用することが可能である。
【０１６６】
図１７は、出力基準電圧ＶＢＧＲ、ＶＢＧＲ２４を切り替えることが可能な、電源電圧ＶＤＰ５を監視するための低電圧検出回路の回路図の他の例である。図１５では、電源電圧を監視する低電圧検出回路として、基準電圧をスイッチにより切り替えて使用する回路例を示した。それに対し、図１７では、コンパレータ回路を複数用意する回路例を示す。
【０１６７】
図１７において、図１５で説明した要素と同一の要素については、同一の符号を付すこととする。また、ＣＭＰＨ２、ＣＭＰＨ３はコンパレータを示し、ＯＲ１は論理和（ＯＲ）回路を示している。分圧電圧ＶＤＩＶＨ１及び出力基準電圧ＶＢＧＲ２４は、コンパレータＣＭＰＨ２に入力される。ＣＭＰＨ２ＯはコンパレータＣＭＰＨ２の出力を示している。また、分圧電圧ＶＤＩＶＨ２及び出力基準電圧ＶＢＧＲは、コンパレータＣＭＰＨ３に入力される。ＬＶＤＨＯ３はコンパレータＣＭＰＨ３の出力を示している。ＣＭＰＨ２Ｏ及びＬＶＤＨＯ３は、ＯＲ回路ＯＲ１に入力される。ＬＶＤＨＯ２は、ＯＲ回路ＯＲ１の出力を示している。なお、ＬＶＤＨＯ２とＬＶＤＨＯ３は低電圧検出回路の出力でもある。なお、コンパレータＣＭＰＨ２が、第１の比較回路として機能し、コンパレータＣＭＰＨ３が、第２の比較回路として機能する。以下、具体的に説明する。
【０１６８】
図１５で述べたのと同様に、分圧電圧ＶＤＩＶＨ１は電源電圧ＶＤＰ５を２／３に分圧した値となっている。出力基準電圧ＶＢＧＲ２４と、電源電圧ＶＤＰ５を２／３に分圧した分圧電圧ＶＤＩＶＨ１とを、コンパレータＣＭＰＨ２で比較することで、電源電圧ＶＤＰ５が３．６Ｖよりも低いか否かを判定することができる。
【０１６９】
また、分圧電圧ＶＤＩＶＨ２は、電源電圧ＶＤＰ５を１／２に分圧した値となっている。出力基準電圧ＶＢＧＲと、電源電圧ＶＤＰ５を１／２に分圧した分圧電圧ＶＤＩＶＨ２とを、コンパレータＣＭＰＨ３で比較することで、電源電圧ＶＤＰ５が２．４Ｖよりも低いか否かを判定することができる。
【０１７０】
ＬＶＤＨＯ３は、電源電圧ＶＤＰ５が２．４Ｖ未満のときに「Ｈ」（Ｈｉｇｈ）となり、電源電圧ＶＤＰ５が２．４Ｖ以上のときに「Ｌ」（Ｌｏｗ）となる。ＣＭＰＨ２Ｏは、電源電圧ＶＤＰ５が３．６Ｖ未満のときに「Ｈ」となり、電源電圧ＶＤＰ５が３．６Ｖ以上のときに「Ｌ」となる。出力基準電圧ＶＢＧＲ２４を発生する回路の最低動作電圧は２．４Ｖ以上なので、電源電圧ＶＤＰ５が２．４Ｖ未満のときは、出力基準電圧ＶＢＧＲ２４が安定しておらず、コンパレータＣＭＰＨ２の判定結果ＣＭＰＨ２Ｏが正しくない可能性がある。図１７の低電圧検出回路では、このような場合に、より低い電源電圧で動作する回路の判定結果を利用して、出力基準電圧ＶＢＧＲ２４による判定結果を補うことができる。
【０１７１】
例えば、電源電圧ＶＤＰ５が３．６Ｖ以上の場合には、ＣＭＰＨ２Ｏが「Ｌ」となり、ＬＶＤＨＯ３が「Ｌ」となるので、ＬＶＤＨＯ２は「Ｌ」となる。また、電源電圧ＶＤＰ５が２．４Ｖ以上で、かつ、３．６Ｖ未満の場合には、ＣＭＰＨ２Ｏが「Ｈ」となり、ＬＶＤＨＯ３が「Ｌ」となるので、ＬＶＤＨＯ２は「Ｈ」となる。電源電圧ＶＤＰ５が２．４Ｖ未満の場合には、ＣＭＰＨ２Ｏの値は信用できない。しかし、この場合には、ＬＶＤＨＯ３が「Ｈ」となるので、ＣＭＰＨ２Ｏの値にかかわらず、ＬＶＤＨＯ２は「Ｈ」となる。
【０１７２】
つまり、ＬＶＤＨＯ３が「Ｌ」で、かつ、ＬＶＤＨＯ２が「Ｌ」となる場合には、電源電圧ＶＤＰ５は３．６Ｖ以上であると判定できる。ＬＶＤＨＯ３が「Ｌ」で、かつ、ＬＶＤＨＯ２は「Ｈ」となる場合には、電源電圧ＶＤＰ５は２．４Ｖ以上で、かつ、３．６Ｖ未満であると判定できる。ＬＶＤＨＯ３が「Ｈ」で、かつ、ＬＶＤＨＯ２が「Ｈ」となる場合には、電源電圧ＶＤＰ５は２．４Ｖ未満であると判定できる。
【０１７３】
図１７の低電圧検出回路によれば、電源電圧ＶＤＰ５が２．４Ｖ未満となり、コンパレータＣＭＰＨ２が誤った結果を示した場合であっても、電源電圧ＶＤＰ５についての誤判定を防ぐことができ、電源電圧ＶＤＰ５の判定を正確に行うことが可能となる。
【０１７４】
なお、出力基準電圧ＶＢＧＲについても、電源電圧ＶＤＰ５が１．２Ｖ未満では安定せず、コンパレータＣＭＰＨ３の判定結果に誤りが生じる可能性がある。しかしながら、この場合についても、上述した出力基準電圧ＶＢＧＲ２４の場合と同様の方法を用いることにより、誤判定を防ぐことが可能である。また、図１７の低電圧検出回路では、ＯＲ回路を用いるとしているが、これに限られるものではなく、代わりに、論理積（ＡＮＤ）回路を用いるとしても良い。
【０１７５】
以上説明したように、図１７の低電圧検出回路によっても、出力基準電圧ＶＢＧＲ２４、ＶＢＧＲを用いた低電圧検出回路を実現することができ、図１５の低電圧検出回路と同様の効果を得ることができる。
【０１７６】
なお、図１５、図１７の低電圧検出回路では、判定する電圧の値が２つの場合を示したが、これに限られるものではない。このようにする代わりに、任意の数の判定電圧を持つ回路に発明の回路の考え方を適用できる。また、図１５の低電圧検出回路と図１７の低電圧検出回路とを組み合わせるとしても良いのは言うまでもない。
【０１７７】
[変形例]
次に、バンドギャップ回路の変形例について説明する。
【０１７８】
図１８は、変形例に係るバンドギャップ回路の回路図の一例である。図１８において、図６に対応する回路素子、ノード等には同じ素子名、ノード名を与えて示している。抗に添えられた数値は抵抗値の一例を示している。また、図６において、ＲＢＤｎ（ｎは整数）は抵抗を示し、ＶＢＧＲ２は出力基準電圧を示している。
【０１７９】
図６のバンドギャップ回路では、出力基準電圧ＶＢＧＲ２４、ＶＢＧＲを出力するバンドギャップ回路を示した。しかしながら、これに加えて、出力基準電圧ＶＢＧＲ２４の電位を１／２に分圧することで、１．２Ｖの出力基準電圧ＶＢＧＲ２を発生させることも可能である。例えば、レギュレータ回路の基準電圧として出力基準電圧ＶＢＧＲ２４を用いる場合、出力基準電圧ＶＢＧＲ２４を、そのまま使用するよりも、出力基準電圧ＶＢＧＲと同じ１．２Ｖの基準電位として加工してから使用するほうが、都合がよい場合がある。この場合には、図１８のバンドギャップ回路を用いることにより、出力基準電圧ＶＢＧＲ２４を基に生成された１．２Ｖの出力基準電圧ＶＢＧＲ２を用いればよい。出力基準電圧ＶＢＧＲ２は、出力基準電圧ＶＢＧＲ２４から発生するので、電源電圧が２．４Ｖ以上に達しないと電圧が安定しないものの、出力基準電圧ＶＢＧＲと比較して、オペアンプのオフセット電圧に起因する誤差が１／２になる利点が得られる。
【０１８０】
図６の回路と、図１８の回路の違いは、分圧回路として働く抵抗ＲＢＤ１、ＲＢＤ２なので、この部分の動作を説明する。
【０１８１】
図１８から明らかなように、抵抗ＲＢＤ１、ＲＢＤ２を有する分圧回路の分圧電圧をＶＢＧＲ２とする。抵抗の抵抗値を等しく設計しておけば、１．２Ｖの出力基準電圧ＶＢＧＲ２が得られる。抵抗の相対精度は、一般に０．５％未満の誤差が期待できるので、分圧回路自体の誤差は、ＶＢＧＲ２４の誤差に対して十分小さい。
【０１８２】
このような構成を採用しておくことで、出力基準電圧ＶＢＧＲと比較して、より高い精度の１．２Ｖの出力基準電圧ＶＢＧＲ２を利用することが可能となる。なお、出力基準電圧ＶＢＧＲ２が第３のバンドギャップ電圧として機能する。
【０１８３】
図１４に示したレギュレータ回路及び低電圧検出回路、図１５、図１７に示した低電圧検出回路において、基準電圧として、出力基準電圧ＶＢＧＲの代わりに出力基準電圧ＶＢＧＲ２を用いるとしても良い。この場合、基準電圧の値自体は、ＶＢＧＲ、ＶＢＧＲ２ともに１．２Ｖなので、出力基準電圧ＶＢＧＲを出力基準電圧ＶＢＧＲ２に切り替えるだけでよい。また、図１５、図１７の低電圧検出回路では、原理的な説明のために、出力基準電圧ＶＢＧＲ２４を使用して、低電圧検出回路を動作させる例を示したが、この代わりに、出力基準電圧ＶＢＧＲ２を用いるとしても良い。これによっても、出力基準電圧ＶＢＧＲ２４を用いた場合と同様、基準電圧の高い精度を利用できる効果が得られる。さらに、図１５、図１７の低電圧検出回路において、出力基準電圧ＶＢＧＲ２４を用いる回路と、出力基準電圧ＶＢＧＲ、ＶＢＧＲ２を使用する回路を混在、組み合わせることも可能である。例えば、図１５、図１７の低電圧検出回路において、出力基準電圧ＶＢＧＲを入力する代わりに、出力基準電圧ＶＢＧＲ、ＶＢＧＲ２を切り替えて出力するスイッチ回路の出力電圧を入力させるとしても良い。なお、レギュレータ回路において、出力基準電圧ＶＢＧＲ、ＶＢＧＲ２を切替える構成については、図１９にて説明する。
【０１８４】
以上説明したように、出力基準電圧ＶＢＧＲ２４を分圧した出力基準電圧ＶＢＧＲ２を用意しておくことでも、基準電圧の精度を改善する効果を得ることができる。
【０１８５】
次に、出力基準電圧ＶＢＧＲ、ＶＢＧＲ２を切り替えることが可能なレギュレータ回路の回路例について説明する。
【０１８６】
図１９は、変形例に係るバンドギャップ回路と接続され、出力基準電圧ＶＢＧＲ、ＶＢＧＲ２を切り替えることが可能なレギュレータ回路の回路図の一例である。
【０１８７】
図１４に対応する回路素子、ノード等には同じ素子名、ノード名を与えて示している。また、ＳＷｎ（ｎは整数など）はスイッチを示し、ＣＴＲＬ１はスイッチＳＷ５、ＳＷ６の制御信号を示している。
【０１８８】
図１９のレギュレータ回路では、図１４のマイクロコントローラにおけるレギュレータ回路ＲＥＧ１と異なり、ＥＡＭＰ１の−入力に、スイッチＳＷ５とＳＷ６で選択された出力基準電圧ＶＢＧＲ、又は、出力基準電圧ＶＢＧＲ２を入力する。
【０１８９】
例えば、電源電圧ＶＤＰ５が２．８Ｖ未満の場合には、スイッチＳＷ５をオン、スイッチＳＷ６をオフとする。一方、電源電圧ＶＤＰ５が２．８Ｖ以上の場合には、スイッチＳＷ６をオン、スイッチＳＷ５をオフとする。このような構成を採用することで、電源電圧ＶＤＰ５が比較的高い場合には、精度の高いＶＢＧＲ２を使用し、電源電圧ＶＤＰ５が比較的低い場合には、最低動作電圧を抑えた回路で発生したＶＢＧＲを使用することが可能となる。これにより、図１５や図１７の回路と同様、電源電圧が比較的小さい場合には、最低動作電圧を抑えた回路を使用して広い電源電圧範囲で動作する特性と、電源電圧が比較的高い場合には、精度のよい基準電圧を利用できる特性を両立させることが可能となる。
【０１９０】
なお、さらに加えて、図１９に示すように、低電圧検出回路ＬＶＤＨ１でＶＤＰ５の電源電圧を判定して、制御信号ＣＴＲＬ１を用いて、スイッチＳＷ５、ＳＷ６のオン、オフを制御するとしても良いのは言うまでもない。また、図１９では一例として、電源電圧が２．８Ｖを境として出力基準電圧ＶＢＧＲ、ＶＢＧＲ２を使い分ける例を示したが、これに限られない。このようにする代わりに、出力基準電圧ＶＢＧＲ２が安定して、かつ電圧判定の幅を考慮して、必要に応じてさまざまな電圧に設計できるのは言うまでもない。
【０１９１】
図１８のように出力基準電圧ＶＢＧＲ２を用意して、図１９の回路のように使用することで、レギュレータ回路ＲＥＧ１の回路自体には、変更を加える必要がなくなる利点が得られる。どちらの出力基準電圧ＶＢＧＲ、ＶＢＧＲ２ともに１．２Ｖの基準電圧であり、違いは精度と、使用できる電源電圧範囲だけとなる。
【０１９２】
なお、実施形態は、上述した実施形態の例に限られるものではなく、特許請求の範囲及び明細書全体から読み取れる発明の要旨あるいは思想に反しない範囲で適宜変更可能である。
【符号の説明】
【０１９３】
Ｑ３、Ｑ４、Ｑ５、Ｑ６ ＰＮＰトランジスタ
Ｒ６、Ｒ７、Ｒ８、Ｒ１０、Ｒ１１、Ｒ１２ 抵抗
ＡＭＰ２、ＡＭＰ４ オペアンプ
【特許請求の範囲】
【請求項１】
第１及び第２のＰＮＰトランジスタと、前記第２のＰＮＰトランジスタのエミッタに一端が接続された第１の抵抗と、前記第１のＰＮＰトランジスタのエミッタ及び前記第１の抵抗の他端が入力に接続された第１のオペアンプと、を有する第１の基準電圧生成回路と、
前記第１のＰＮＰトランジスタと、前記第２のＰＮＰトランジスタと、前記第１のＰＮＰトランジスタのエミッタにベースが接続された第３のＰＮＰトランジスタと、前記第２のＰＮＰトランジスタのエミッタにベースが接続された第４のＰＮＰトランジスタと、前記第４のＰＮＰトランジスタのエミッタに一端が接続された第２の抵抗と、前記第３のＰＮＰトランジスタのエミッタ及び前記第２の抵抗の他端が入力に接続された第２のオペアンプと、を有する第２の基準電圧生成回路と、を備え、
前記第１の基準電圧生成回路は、前記第１及び前記第２のＰＮＰトランジスタにおける電流密度を互いに異ならせるとともに、前記第１のオペアンプの負帰還制御により、前記第１のＰＮＰトランジスタのエミッタの電位と前記第１の抵抗の他端の電位とを等しくすることで、第１のバンドギャップ電圧を生成し、
前記第２の基準電圧生成回路は、前記第３及び前記第４のＰＮＰトランジスタにおける電流密度を互いに異ならせるとともに、前記第２のオペアンプの負帰還制御により、前記第３のＰＮＰトランジスタのエミッタの電位と前記第２の抵抗の他端の電位とを等しくすることで、第２のバンドギャップ電圧を生成することを特徴とするバンドギャップ回路。
【請求項２】
前記第１の基準電圧生成回路は、互いに抵抗値の異なる第３及び第４の抵抗を有し、
前記第３及び前記第４の抵抗の一端は、前記第１のオペアンプの入力に接続され、
前記第３及び前記第４の抵抗の他端は、前記第１のバンドギャップ電圧に設定された電圧線に接続されていることを特徴とする請求項１に記載のバンドギャップ回路。
【請求項３】
前記第２のバンドギャップ電圧を分圧して前記第１のバンドギャップ電圧と等しい分圧電圧を生成し、当該分圧電圧を前記第３のバンドギャップ電圧として出力する分圧回路を有する請求項１に記載のバンドギャップ回路。
【請求項４】
請求項１又は２に記載のバンドギャップ回路と接続され、外部から供給される電源電圧を監視する低電圧検出回路であって、
前記電源電圧を分圧して、第１及び第２の分圧電圧を生成して出力する分圧回路と、
前記第１及び前記第２の分圧電圧より所定の分圧電圧を選択して出力する第１のスイッチ回路と、
前記第１及び前記第２のバンドギャップ電圧より所定の基準電圧を選択して出力する第２のスイッチ回路と、
前記第１のスイッチ回路の出力と前記第２のスイッチ回路の出力とを比較する比較回路と、を有する低電圧検出回路。
【請求項５】
請求項１又は２に記載のバンドギャップ回路と接続され、外部から供給される電源電圧を監視する低電圧検出回路であって、
前記電源電圧を分圧して、第１及び第２の分圧電圧を生成して出力する分圧回路と、
前記第１の分圧電圧と前記第１のバンドギャップ電圧とを比較する第１の比較回路と、
前記第２の分圧電圧と前記第２のバンドギャップ電圧とを比較する第２の比較回路と、
前記第１の比較回路の出力と前記第２の比較回路の出力との論理和又は論理積をとる論理回路と、を有する低電圧検出回路。
【請求項６】
請求項３に記載のバンドギャップ回路と接続され、外部から供給される電源電圧から所定の一定電圧を生成するレギュレータ回路であって、
前記第１及び前記第３のバンドギャップ電圧のいずれかを基準電圧として選択するスイッチ回路を有するレギュレータ回路。
【請求項７】
請求項１又は２に記載のバンドギャップ回路、外部から供給される電源電圧を監視する低電圧検出回路、前記電源電圧から所定の一定電圧を生成するレギュレータ回路を有するマイクロコントローラであって、
前記レギュレータ回路は、前記第１のバンドギャップ電圧を基準電圧として用い、
前記低電圧検出回路は、前記第２のバンドギャップ電圧を基準電圧として用いることを特徴とするマイクロコントローラ。
【請求項１】
第１及び第２のＰＮＰトランジスタと、前記第２のＰＮＰトランジスタのエミッタに一端が接続された第１の抵抗と、前記第１のＰＮＰトランジスタのエミッタ及び前記第１の抵抗の他端が入力に接続された第１のオペアンプと、を有する第１の基準電圧生成回路と、
前記第１のＰＮＰトランジスタと、前記第２のＰＮＰトランジスタと、前記第１のＰＮＰトランジスタのエミッタにベースが接続された第３のＰＮＰトランジスタと、前記第２のＰＮＰトランジスタのエミッタにベースが接続された第４のＰＮＰトランジスタと、前記第４のＰＮＰトランジスタのエミッタに一端が接続された第２の抵抗と、前記第３のＰＮＰトランジスタのエミッタ及び前記第２の抵抗の他端が入力に接続された第２のオペアンプと、を有する第２の基準電圧生成回路と、を備え、
前記第１の基準電圧生成回路は、前記第１及び前記第２のＰＮＰトランジスタにおける電流密度を互いに異ならせるとともに、前記第１のオペアンプの負帰還制御により、前記第１のＰＮＰトランジスタのエミッタの電位と前記第１の抵抗の他端の電位とを等しくすることで、第１のバンドギャップ電圧を生成し、
前記第２の基準電圧生成回路は、前記第３及び前記第４のＰＮＰトランジスタにおける電流密度を互いに異ならせるとともに、前記第２のオペアンプの負帰還制御により、前記第３のＰＮＰトランジスタのエミッタの電位と前記第２の抵抗の他端の電位とを等しくすることで、第２のバンドギャップ電圧を生成することを特徴とするバンドギャップ回路。
【請求項２】
前記第１の基準電圧生成回路は、互いに抵抗値の異なる第３及び第４の抵抗を有し、
前記第３及び前記第４の抵抗の一端は、前記第１のオペアンプの入力に接続され、
前記第３及び前記第４の抵抗の他端は、前記第１のバンドギャップ電圧に設定された電圧線に接続されていることを特徴とする請求項１に記載のバンドギャップ回路。
【請求項３】
前記第２のバンドギャップ電圧を分圧して前記第１のバンドギャップ電圧と等しい分圧電圧を生成し、当該分圧電圧を前記第３のバンドギャップ電圧として出力する分圧回路を有する請求項１に記載のバンドギャップ回路。
【請求項４】
請求項１又は２に記載のバンドギャップ回路と接続され、外部から供給される電源電圧を監視する低電圧検出回路であって、
前記電源電圧を分圧して、第１及び第２の分圧電圧を生成して出力する分圧回路と、
前記第１及び前記第２の分圧電圧より所定の分圧電圧を選択して出力する第１のスイッチ回路と、
前記第１及び前記第２のバンドギャップ電圧より所定の基準電圧を選択して出力する第２のスイッチ回路と、
前記第１のスイッチ回路の出力と前記第２のスイッチ回路の出力とを比較する比較回路と、を有する低電圧検出回路。
【請求項５】
請求項１又は２に記載のバンドギャップ回路と接続され、外部から供給される電源電圧を監視する低電圧検出回路であって、
前記電源電圧を分圧して、第１及び第２の分圧電圧を生成して出力する分圧回路と、
前記第１の分圧電圧と前記第１のバンドギャップ電圧とを比較する第１の比較回路と、
前記第２の分圧電圧と前記第２のバンドギャップ電圧とを比較する第２の比較回路と、
前記第１の比較回路の出力と前記第２の比較回路の出力との論理和又は論理積をとる論理回路と、を有する低電圧検出回路。
【請求項６】
請求項３に記載のバンドギャップ回路と接続され、外部から供給される電源電圧から所定の一定電圧を生成するレギュレータ回路であって、
前記第１及び前記第３のバンドギャップ電圧のいずれかを基準電圧として選択するスイッチ回路を有するレギュレータ回路。
【請求項７】
請求項１又は２に記載のバンドギャップ回路、外部から供給される電源電圧を監視する低電圧検出回路、前記電源電圧から所定の一定電圧を生成するレギュレータ回路を有するマイクロコントローラであって、
前記レギュレータ回路は、前記第１のバンドギャップ電圧を基準電圧として用い、
前記低電圧検出回路は、前記第２のバンドギャップ電圧を基準電圧として用いることを特徴とするマイクロコントローラ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１１−１８６７４４（Ｐ２０１１−１８６７４４Ａ）
【公開日】平成２３年９月２２日（２０１１．９．２２）
【国際特許分類】
【出願番号】特願２０１０−５０８１２（Ｐ２０１０−５０８１２）
【出願日】平成２２年３月８日（２０１０．３．８）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２３年９月２２日（２０１１．９．２２）
【国際特許分類】
【出願日】平成２２年３月８日（２０１０．３．８）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
[ Back to top ]