フレキシブル配線基材並びに半導体装置及びその製造方法
【課題】現行の接合条件を変更せずに、信頼性あるファインピッチILBを確立できるフレキシブル配線基材並びに半導体装置及びその製造方法を提供する。
【解決手段】絶縁基材11と、絶縁基材11の一方面に形成された銅を含む導電体層をパターニングした配線パターンと、配線パターンの端子部を除く表面を被覆するソルダーレジスト層17とを具備し、配線パターンの端子部は、配線ベース層21上にスズめっき層26を施したものであり且つ各端子のピッチが20μmより大きく30μmより小さいフレキシブル配線基材において、端子部の配線ベース層21上のスズめっき層26は、スズめっき層26中に配線ベース層21の銅が拡散した拡散層26aと純スズ層26bとからなり、総厚が0.26μm〜0.5μmの範囲であり、純スズ層の厚さが0.08μm〜0.18μmであり且つ総厚をtとしたときの(0.53−0.846t)μmの値を超えない範囲にある。
【解決手段】絶縁基材11と、絶縁基材11の一方面に形成された銅を含む導電体層をパターニングした配線パターンと、配線パターンの端子部を除く表面を被覆するソルダーレジスト層17とを具備し、配線パターンの端子部は、配線ベース層21上にスズめっき層26を施したものであり且つ各端子のピッチが20μmより大きく30μmより小さいフレキシブル配線基材において、端子部の配線ベース層21上のスズめっき層26は、スズめっき層26中に配線ベース層21の銅が拡散した拡散層26aと純スズ層26bとからなり、総厚が0.26μm〜0.5μmの範囲であり、純スズ層の厚さが0.08μm〜0.18μmであり且つ総厚をtとしたときの(0.53−0.846t)μmの値を超えない範囲にある。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ICあるいはLSIなどの電子部品を実装するフレキシブル配線基材並びに半導体装置及びその製造方法に関する。なお、フレキシブル配線基材は、電子部品を実装する前のロール状のフィルムキャリアテープ及びこれを個々に切断したフィルムテープをいい、これに電子部品を実装したものを半導体装置という。なお、電子部品の実装形式等により種々の呼称を有し、TAB(Tape Automated Bonding)、COF(Chip On Film)、CSP(Chip Size Package)、BGA(Ball Grid Array)、μ−BGA(μ−Ball Grid Array)、FC(Flip Chip)、QFP(Quad Flat Package)等を挙げることができる。
【背景技術】
【0002】
近年の電子機器の著しい高機能化に伴い、電子デバイスにおいてはさらなる高細線化、高密度化が要求されている。LCDドライバー用ICの基板実装、すなわちインナーリードボンディング(Inner Lead Bonding:ILB)においても、インナーリード(Inner Lead: IL)の更なるファインピッチ化に対応した工法が求められている。このようなILB工法としては、Au−Sn共晶接合(以下、共晶接合)が有力であると考えられる。
【0003】
かかるILB工法では、例えば電子部品に形成されたバンプ電極などとの接続を確立するために、バンプ電極から供給される金と共晶物を形成するスズの存在が必要であり、このようスズは、リード表面に形成されるスズめっき層から供給される。従って、インナーリードなどの表面はスズめっき層で被覆されている。
【0004】
ところで、上記のようなスズめっき層表面からは、ホイスカが成長することが知られており、このホイスカが隣接する配線パターンと接触すると回路に短絡が形成されるため、従来、ホイスカ対策を目的とする技術が種々提案されている。
【0005】
例えば、特許文献1には、端子部分に、銅が拡散したスズめっき層(a)と、このスズめっき層(a)の表面に実質的に銅を含有しないスズめっき層(b)とが形成された電子部品実装用フィルムキャリアテープの発明が開示されている。さらに、この特許文献1で引用される特許文献2には、0.15μm以上のスズめっきを施し、加熱処理してこのスズ層を全て銅素地とのCu−Sn拡散層とし、その上にスズめっきを施して、純スズめっき層を0.15〜0.8μmとするホイスカの抑制方法の発明が記載されている。
【0006】
そして、ピッチ幅をさらに狭くした場合においてもホイスカ問題を解決できる技術として、銅が拡散したスズ層と、この上に形成された純スズ層とを組合せ、これらの層の合計厚さに対して銅拡散錫層の厚さを55%以上とするという技術が提案されている(特許文献3)。
【0007】
一方、このようなILB工法において、ファインピッチ化を図る場合、例えば、ピッチ幅を5μm狭くするためには、従前とは全く異なった問題が生じ、従前の工法をそのまま適用することは不可能である。
【0008】
現在、インナーリードのピッチ幅としては、35μmを下まわり、30μmより狭い25μmピッチの実現が求められている。
【0009】
しかしながら、接合時における接合条件や接合の際に形成される共晶の状態などによってバンプ間ショートや絶縁信頼性の低下が懸念され、信頼性ある条件が模索されており、安定して信頼性ある接合を提供するものは実現されていない。
【0010】
なお、接合条件は従前の条件を保ち、信頼性ある接合が確立できるのが求められるのも当然である。
【0011】
【特許文献1】特許第3061613号公報
【特許文献2】特開平5−33187号公報
【特許文献3】特開2006−32851号公報
【発明の開示】
【発明が解決しようとする課題】
【0012】
本発明は、上述した事情に鑑み、現行の接合条件を変更せずに、信頼性あるファインピッチILBを確立できるフレキシブル配線基材並びに半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0013】
前記目的を達成する本発明の第1の態様は、絶縁基材と、この絶縁基材の一方面に形成された銅を含む導電体層をパターニングした導電体パターンを含む配線パターンと、この配線パターンの少なくとも端子部を除く表面を被覆するソルダーレジスト層とを具備し、前記配線パターンの端子部は、前記導電体層上にスズめっき層を施したものであり且つ各端子のピッチが20μmより大きく30μmより小さいフレキシブル配線基材において、前記端子部の前記導電体層上のスズめっき層は、当該スズめっき層中に導電体層の銅が拡散した拡散層と純スズ層とからなり、総厚が0.26μm〜0.5μmの範囲であり、純スズ層の厚さが0.08μm〜0.18μmであり且つ総厚をtとしたときの(0.53−0.846t)μmの値を超えない範囲にあることを特徴とするフレキシブル配線基材にある。
【0014】
かかる第1の態様では、端子部の導電体層上のスズめっき層の純スズ層と拡散層との厚さを所定の範囲とすることにより、実装部品を実装するための共晶接合の際に合金が理想的に形成され、接合の信頼性が確保されると共にショートの虞がなく、且つスズの端子下への浸み込みを防止することができる。
【0015】
本発明の第2の態様は、第1の態様に記載のフレキシブル配線基材において、前記端子部の前記導電体層上のスズめっき層は、総厚が0.26μm〜0.38μmの範囲であり且つ純スズ層の厚さが0.08μm〜0.18μmにあることを特徴とするフレキシブル配線基材にある。
【0016】
かかる第2の態様では、端子部の導電体層上のスズめっき層の純スズ層と拡散層との厚さを所定の範囲とすることにより、実装部品を実装する際に、さらに確実に接合の信頼性が確保されると共にショートの虞がなく、且つスズの端子下への浸み込みを防止することができる。また、純スズ層と拡散層との厚さを所定の範囲とし易いという利点もある。
【0017】
本発明の第3の態様は、第1又は2の態様に記載のフレキシブル配線基材において、前記端子部の前記導電体層上のスズめっき層は、前記配線パターンの前記ソルダーレジスト層で覆われている領域まで連続的に設けられている第1のスズめっき層と、この上に設けられ且つ前記ソルダーレジスト層で覆われていない領域に設けられた第2のスズめっき層とからなることを特徴とするフレキシブル配線基材にある。
【0018】
かかる第3の態様では、スズめっき層が第1のスズめっき層と第2のスズめっき層との2層からなるので、純スズ層と拡散層との厚さを所定の範囲とするのが比較的容易となる。
【0019】
本発明の第4の態様は、第1〜3の何れかの態様に記載のフレキシブル配線基材において、前記端子部の各端子の横断面形状が台形であり、下辺側の幅が12〜15μm、上辺側の幅が3〜5μmであることを特徴とするフレキシブル配線基材にある。
【0020】
かかる第4の態様では、実装部品を実装する際に実装部品のバンプと接触する面が小さいが、断面が台形の端子の側面とバンプ表面との間の凹部に共晶接合による合金を埋め込み、接合強度を確保することができる。
【0021】
本発明の第5の態様は、絶縁基材と、この絶縁基材の一方面に形成された銅を含む導電体層をパターニングした導電体パターンを含む配線パターンと、この配線パターンの少なくとも端子部を除く表面を被覆するソルダーレジスト層とを具備し、前記配線パターンの端子部が前記導電体層上にスズめっき層を施したものであり且つ各端子のピッチが20μmより大きく30μmより小さいフレキシブル配線基材に、電子部品又は配線基材からなる実装部品を実装した半導体装置において、前記端子部の各端子と前記実装部品のバンプとが接合されて接合部が形成され、当該接合部において、前記端子の横断面が下辺側の幅が12〜15μmで上辺側の幅が3〜5μmである台形であり、共晶接合による合金が前記端子の側面と前記実装部品のバンプの表面とで形成される凹部を埋めるように存在することを特徴とする半導体装置にある。
【0022】
かかる第5の態様では、実装部品を実装する際に実装部品のバンプと接触する面を小さくし、断面が台形の端子の側面とバンプ表面との間に凹部を形成し、この凹部に共晶接合による合金を埋め込むことにより、接合強度が確保される。
【0023】
本発明の第6の態様は、第5の態様に記載の半導体装置において、前記端子部の前記導電体層上のスズめっき層は、総厚が0.26μm〜0.5μmの範囲であり、純スズ層の厚さが0.08μm〜0.18μmであり且つ総厚をtとしたときの(0.53−0.846t)μmの値を超えない範囲にあることを特徴とする半導体装置にある。
【0024】
かかる第6の態様では、端子部の導電体層上のスズめっき層の純スズ層と拡散層との厚さが所定の範囲であり、実装部品を実装するための共晶接合の際に合金が理想的に形成され、接合の信頼性を確保できる。
【0025】
本発明の第7の態様は、第6の態様に記載の半導体装置において、前記端子部の前記導電体層上のスズめっき層は、総厚が0.26μm〜0.38μmの範囲であり且つ純スズ層の厚さが0.08μm〜0.18μmにあることを特徴とする半導体装置にある。
【0026】
かかる第7の態様では、端子部の導電体層上のスズめっき層の純スズ層と拡散層との厚さが所定の範囲となり、さらに実装部品を実装するための共晶接合の際に合金が理想的に形成され、接合の信頼性がさらに確保される。
【0027】
本発明の第8の態様は、第5〜7の何れかの態様に記載の半導体装置において、前記端子部の前記導電体層上のスズめっき層は、前記配線パターンの前記ソルダーレジスト層で覆われている領域まで連続的に設けられている第1のスズめっき層と、この上に設けられ且つ前記ソルダーレジスト層で覆われていない領域に設けられた第2のスズめっき層とからなることを特徴とする半導体装置にある。
【0028】
かかる第8の態様では、スズめっき層が第1のスズめっき層と第2のスズめっき層との2層からなるので、純スズ層と拡散層との厚さを所定の範囲とするのが比較的容易となる。
【0029】
本発明の第9の態様は、第5〜8の何れかの態様に記載の半導体装置において、前記接合部の前記合金が前記端子の側面の下辺までは存在しないことを特徴とする半導体装置にある。
【0030】
かかる第9の態様では、共晶接合による合金が端子の下側まで回り込まず、端子下への浸み込みが防止される。
【0031】
本発明の第10の態様は、絶縁基材と、この絶縁基材の一方面に形成された銅を含む導電体層をパターニングした導電体パターンを含む配線パターンと、この配線パターンの少なくとも端子部を除く表面を被覆するソルダーレジスト層とを具備し、前記配線パターンの端子部が前記導電体層上にスズめっき層を施したものであり且つ各端子のピッチが20μmより大きく30μmより小さいフレキシブル配線基材に、電子部品又は配線基材からなる実装部品を実装して半導体装置とする半導体装置の製造方法において、横断面が下辺側の幅が12〜15μmで上辺側の幅が3〜5μmの台形である前記端子部の各端子と、前記実装部品のバンプとを接合して接合部とするに際し、前記端子の側面と前記実装部品のバンプの表面とで形成される凹部を埋めるように共晶接合による合金が存在するようにすることを特徴とする半導体装置の製造方法にある。
【0032】
かかる第10の態様では、実装部品を実装する際に実装部品のバンプと接触する面を小さくし、断面が台形の端子の側面とバンプ表面との間に凹部を形成し、この凹部に共晶接合による合金を埋め込むようにすることにより、接合強度が確保される。
【0033】
本発明の第11の態様は、第10の態様に記載の半導体装置の製造方法において、前記端子部の前記導電体層上のスズめっき層は、総厚が0.26μm〜0.5μmの範囲であり、純スズ層の厚さが0.08μm〜0.18μmであり且つ総厚をtとしたときの(0.53−0.846t)μmの値を超えない範囲にあることを特徴とする半導体装置の製造方法にある。
【0034】
かかる第11の態様では、端子部の導電体層上のスズめっき層の純スズ層と拡散層との厚さが所定の範囲であり、実装部品を実装するための共晶接合の際に合金が理想的に形成され、接合の信頼性を確保できる。
【0035】
本発明の第12の態様は、第11の態様に記載の半導体装置の製造方法において、前記端子部の前記導電体層上のスズめっき層は、総厚が0.26μm〜0.38μmの範囲であり且つ純スズ層の厚さが0.08μm〜0.18μmにあることを特徴とする半導体装置の製造方法にある。
【0036】
かかる第12の態様では、端子部の導電体層上のスズめっき層の純スズ層と拡散層との厚さが所定の範囲となり、さらに実装部品を実装するための共晶接合の際に合金が理想的に形成され、接合の信頼性がさらに確保される。
【0037】
本発明の第13の態様は、第10〜12の何れかの態様に記載の半導体装置の製造方法において、前記配線パターンの前記ソルダーレジスト層で覆われている領域まで連続的に設けられている第1のスズめっき層と、この上に設けられ且つ前記ソルダーレジスト層で覆われていない領域に設けられた第2のスズめっき層とで、前記端子部の前記導電体層上のスズめっき層を形成するようにすることを特徴とする半導体装置の製造方法にある。
【0038】
かかる第13の態様では、スズめっき層が第1のスズめっき層と第2のスズめっき層との2層からなるので、純スズ層と拡散層との厚さを所定の範囲とするのが比較的容易となる。
【0039】
本発明の第14の態様は、第10〜13の何れかの態様に記載の半導体装置の製造方法において、前記接合部の前記合金が前記端子の側面の下辺までは存在しないように接合することを特徴とする半導体装置の製造方法にある。
【0040】
かかる第14の態様では、共晶接合による合金が端子の下面まで回り込まず、端子下への浸み込みが防止される。
【発明を実施するための最良の形態】
【0041】
以下、本発明の一実施形態に係るフレキシブル配線基材及び半導体装置をその製造方法及び使用例と共に説明する。勿論、本発明はこれに限定されるものでないことはいうまでもない。
【0042】
図1には実施形態1に係るフレキシブル配線基材の概略平面、図2には、図1のA−A′断面、図3には要部断面を示し、図4には図1及び図2のフレキシブル配線基材に電子部品を実装した、一実施形態に係る半導体装置の断面を示す。
【0043】
図1及び図2に示すように、本実施形態のフレキシブル配線基材10は、COFテープであり、テープ状の絶縁フィルム11の一方面に、複数の配線パターン12が連続的に形成されている。絶縁フィルム11は、幅方向両側に移送用のスプロケット孔13を一定間隔で有する。フレキシブル配線基材10の絶縁フィルム11の幅方向両端部には、スプロケット孔13が設けられているが、絶縁フィルム11にスプロケット孔13と共に位置合わせのための貫通孔、不良パッケージ表示、パッケージ外形などの種々の目的に合わせた貫通孔が形成されていてもよい。
【0044】
配線パターン12は、実装する電子部品等と接続するデバイス側接続端子14と、外部と接続する入力側外部接続端子15及び出力側外部接続端子16とを具備し、これらを除く領域が、ソルダーレジスト層17によって覆われている。
【0045】
ここで、絶縁フィルム11としては、可撓性を有すると共に耐薬品性及び耐熱性を有する材料を用いることができる。かかる絶縁フィルム11の材料としては、ポリエステル、ポリアミド、ポリイミド等を挙げることができ、特に、ビフェニル骨格を有する全芳香族ポリイミド(例えば、商品名:ユーピレックス;宇部興産(株))が好ましい。なお、絶縁フィルム11の厚さは、一般的には、25〜125μm、好ましくは、50〜75μmである。
【0046】
配線パターン12は、絶縁フィルム11に形成されたスプロケット孔13などが形成された一方の面に、一般的には、銅やアルミニウムからなる導電体箔などの導電体層20をパターニングした配線ベース層21を具備する。このような配線ベース層21となる導電体層20は、絶縁フィルム11上に直接積層しても、接着剤層を介して熱圧着等により形成してもよい。導電体層20の厚さは、例えば、6〜70μm、好ましくは、8〜35μmである。導電体箔からなる導電体層20としては、銅箔が好ましい。
【0047】
なお、絶縁フィルム11上に導電体箔を設けるのではなく、導電体箔に、例えば、ポリイミド前駆体を塗布し、焼成してポリイミドフィルムからなる絶縁フィルムとすることもできる。
【0048】
また、絶縁フィルム11上に設けられた導電体層20は、フォトリソグラフィー法により、インナーリードとなるデバイス側接続端子14、並びにアウターリードとなる入力側外部接続端子15及び出力側外部接続端子16を含む配線ベース層21としてパターニングされる。すなわち、フォトレジストを塗布した後、フォトレジスト層をフォトマスクを介してエッチング液で化学的に溶解(エッチング処理)して除去し、さらにフォトレジスト層をアルカリ液等にて溶解除去することにより導電体箔をパターニングして配線ベース層21とする。
【0049】
なお、絶縁フィルム11上の幅方向両側には、配線ベース層21に連続して、入力側外部接続端子15及び出力側外部接続端子16のそれぞれに亘ってめっきリード22及びこれらを相互に導通する導通部23がパターニングされている。これらはめっき時に使用されるもので、その後、除去できる領域に形成されている。
【0050】
次いで、このようにエッチングによりパターニングされた配線ベース層21上には、全面に亘って第1のスズめっき層24が形成される。ここで、第1のスズめっき層24は、0.001μm以上の厚さを有するものであればよく、その形成方法等は限定されない。好適には、厚さ0.01〜0.2μmの、いわゆるフラッシュスズめっき層とすればよいが、これに限定されるものではない。なお、フラッシュスズめっき層は、無電解めっき又は電解めっきで形成される。
【0051】
次に、このようにパターニングされた配線ベース層21及び第1のスズめっき層24上に、ソルダーレジスト材料塗布液が塗布され、所定のパターニングにより、ソルダーレジスト層17が形成される。
【0052】
さらに、ソルダーレジスト層17により覆われていない第1のスズめっき層24上、すなわち、デバイス側接続端子14、入力側外部接続端子15及び出力側外部接続端子16上(以下、デバイス側接続端子14、入力側外部接続端子15及び出力側外部接続端子16を端子部と総称することがある)には、第2のスズめっき層25が形成される。
【0053】
本実施形態では、第2のスズめっき層25は無電解めっきで形成した。例えばこのめっきは、硫酸液、過硫酸カリ液などでめっき前処理した後、ホウフッ化スズ浴を用いて行えばよい。なお、無電解めっきでなく、後述するような電解めっきで形成してもよい。
【0054】
かかるフレキシブル配線基材10は、インナーリードとなるデバイス側接続端子14のピッチ幅が25μm前後となる。すなわち、本発明のフレキシブル配線基材のインナーリードのピッチは、30μmより小さく、25μm±3程度を設計範囲としている。なお、ピッチ幅が20μmとなると、様相が全く異なることが予想されるので、本発明のフレキシブル配線基材のインナーリードのピッチの範囲は20μmより大きいものとする。
【0055】
また、本発明のフレキシブル配線基材10は、電子部品等を実装する際の接合条件は、ピッチ幅が35〜30μmの接合条件を変更せずに行うことも前提としている。これにより製造条件を変更することなく、ファインピッチ化を図ることができるという利点がある。
【0056】
かかる本発明のフレキシブル配線基材10では、上述したように、端子部は、導電体層20をパターニングした配線ベース層21上に、第1のスズめっき層24及び第2のスズめっき層25からなるスズめっき層26が設けられている。
【0057】
ここで、スズめっき層26は、製造工程上は、上述したように、図3(a)に示すように、第1のスズめっき層24及び第2のスズめっき層25からなるが、製造後は、図3(b)に示すように、配線ベース層21中の銅が拡散した拡散層26aと、純スズ層26bとで構成される。ここで、拡散層26aは、ソルダーレジスト層17を形成する際の加熱処理により第1のスズめっき層24中に配線ベース層21中の銅が拡散したり、第2のスズめっき層25を形成した後の加熱処理により第1のスズめっき層24及び第2のスズめっき層25の中に拡散したりして形成されるものであり、銅が拡散しなかった領域が純スズ層26bとなる。すなわち、拡散層26aと純スズ層26bとの厚さの割合は、加熱処理の状態によって調整することができるが、比較的簡便に製造するには、第1のスズめっき層24のみを拡散層26aとし、この上に設けた第2のスズめっき層25を純スズ層26bとする(2段めっきという)のが好ましい。勿論、スズめっき層全体を、ソルダーレジスト層17を設けた後に形成し(めっきは1回でも2回以上の複数回でもよい)、その後、加熱処理により拡散層を形成してもよい。
【0058】
本発明のフレキシブル配線基材10では、スズめっき層26の厚さ(総厚)tと、純スズ層26bの厚さが所定の範囲となるのが好ましい。詳細は後述するが、端子部の配線ベース層上のスズめっき層の純スズ層と拡散層との厚さを所定の範囲とすることにより、実装部品を実装するための共晶接合の際に合金が理想的に形成され、接合の信頼性が確保されると共にショートの虞がなく、且つスズの端子下への浸み込みを防止することができる。
【0059】
ここで、本発明のスズめっき層26では、総厚tが0.26μm〜0.5μmの範囲であり、純スズ層の厚さが0.08μm〜0.18μmであり且つ(0.53−0.846t)μmの値を超えない範囲にあり、好ましくは、総厚tが0.26μm〜0.38μmの範囲であり且つ純スズ層の厚さが0.08μm〜0.18μmにある。
【0060】
このようなフレキシブル配線基材10に電子部品30を実装した半導体装置100の断面を図4に示す。
【0061】
かかる半導体装置100では、ICチップなどの電子部品30のバンプ32とフレキシブル配線基材10のデバイス側接続端子14とが共晶接合されている。
【0062】
このような電子部品30をフレキシブル配線基材10に実装するには、一般的には、フレキシブル配線基材10を移送しながら電子部品30を実装し、電子部品30実装後、各配線パターン12毎に切断し、半導体装置100とする。
【0063】
このような半導体装置100では、フレキシブル配線基材10のデバイス側接続端子14のスズめっき層26が上述したような拡散層26a及び純スズ層26bからなる構成を有するので、電子部品30のバンプ32との間の共晶結合が信頼性良く確実に行われる。
【0064】
ここで、このようにファインピッチの端子部に実装部品として電子部品30を実装する際に、接合の信頼性をさらに向上させるためには、図5に示すように、デバイス側接続端子14の横断面形状が台形であり、下辺側の幅が12〜15μm、上辺側の幅が3〜5μmであるのが好ましい。この場合には、スズめっき層26とバンプ32との接触面積は小さくなるが、共晶接合による合金40が端子の側面とバンプ32の表面とで形成される凹部を埋めるように存在するようになり、接合強度が確保されるという利点がある。
【0065】
以上説明した半導体装置100は、デバイス側接続端子14に電子部品30を実装したものとしたが、デバイス側接続端子14などのインナーリード、並びに入力側外部接続端子15及び出力側外部接続端子16などのアウターリードの何れかに、電子部品や配線基材又は電子部品が実装された配線基材などの実装部品を実装したものは全て本発明における半導体装置に含まれるものとする。
【0066】
なお、上述したフレキシブル配線基材は、電子部品等が実装された後、各配線パターン毎に切断される場合と、各配線パターン毎に切断された後、電子部品等が実装される場合とがあるが、テープ状の状態の場合も、各配線パターン12毎に切断した場合も、本発明のフレキシブル配線基材及び半導体装置に包含される。
【0067】
また、半導体装置は、例えば、上述したように電子部品等を実装後、電子部品をモールド樹脂等で樹脂封止されるが、これも本発明の半導体装置に包含されることはいうまでもない。
【0068】
(試験例)
上述したようなCOFテープであるフレキシブル配線基材において、図3に示すようなスズめっき層の総厚tを0.2〜0.5μm、純スズ層の厚さを0.03〜0.25μmの範囲で変更したテストサンプルを作製した。これらのテストサンプルは、第1のスズめっき層を形成し、ソルダーレジストを設けた後、第2のスズめっき層を形成する際に、第1及び第2のスズめっき層の厚さを変化させ、また、第2のスズめっき処理後、加熱処理の熱量を変更して実施することにより作製した。
【0069】
なお、インナーリードのピッチ幅を25μm、配線幅を15μmとした。そして、このようなインナーリード上に、サイズが約15×1×0.6mmでバンプピッチが25μmの金めっきバンプを有するICチップを実装した。
【0070】
接合条件は、ツール温度430℃、ステージ温度170℃、荷重0.02g/μm2(50N/チップ)とし、接合時間は1秒とした。
【0071】
各テストサンプルの評価は、引き剥がし試験、およびバンプ間距離により行った。
【0072】
引き剥がし試験は、バンプを引き剥がし、その後の金(Au)めっきバンプに、基材のインナーリードが剥がれずに残っている状態を良好な接合状態とし、この剥がれがないものを良、剥がれがあったものを不良として評価した。これは接合信頼性の評価となる。
【0073】
バンプギャップは、接合後のバンプ間距離を断面観察により測定し、ギャップが5μm以上のものを良とし、ギャップが5μm未満となった箇所があるものを不良とした。このギャップ評価は絶縁信頼性の評価となる。
【0074】
さらに、この試験で、共晶接合の際の合金の生成量により合金がインナーリードの裏側まで回り込むためか、インナーリードの下側までスズ合金が浸み込み、インナーリードの密着が低下する場合があることが基材の裏面観察により確認された。この浸み込みは実装の際の撓みのためか、バンプのインナーリードの長手方向端部近傍に発生し易いこともわかった。浸み込みがインナーリード配線幅の50%以内のものを良とし、50%を越えたものを不良とした。この浸み込みの評価は、インナーリードの密着力強度の信頼性の評価となる。
【0075】
引き剥がし試験及び合金浸み込みの結果を下記表1の通りに評価し、この結果を、横軸をスズめっき層の総厚、縦軸を純スズ厚として図6に示す。なお、図6には、後述する領域151〜155を表示するが、図示される領域151〜155の境界線は正確に表記したものではなく、また、境界線が重なる部分については、見やすくするために、境界線をずらして表記してある。
【0076】
【表1】
【0077】
この試験を実施した結果、理想的なILB接合の進行過程では、接合初期でAu−Sn共晶合金が十分に形成され、その後、拡散層からのSnの供給により合金形成が進み、接合が良好に完了することがわかった。この様子を模式的に示したのが図7である。図7(a)に示すように、絶縁フィルム111上に銅箔からなるベース層121,拡散層124及び純スズ層125が順次設けられてインナーリードが形成され、このインナーリード上に電子部品の金めっきが施されたバンプ132が接合される際に、図7(b)に示すように、初期においてはインナーリードの先端近傍にAu−Sn共晶合金141が生成し、その後、図7(c)に示すように、Au−Sn共晶合金141が成長する。なお、Au−Sn共晶合金141の内部にはAu−Sn−Cu合金が生成することも確認された。
【0078】
ここで、図6の純スズ厚が0.08μm未満の領域151のテストサンプルでは、純スズ量が少なくて接合初期に十分な共晶合金が生成されず、その後の合金生成も進まない領域であり、不適な領域であることがわかった。この領域の接合の様子を表したのが図8である。図8(a)に示すように、拡散層124Aが相対的に厚く、純スズ層125Aが薄いため、図8(b)に示すように、接合初期においてAu−Sn共晶合金141Aの生成が少なく、その後も図8(c)に示すように、Au−Sn共晶合金141Aが十分に生成せず、接合不良となる。
【0079】
図6の総厚が0.26μm未満の領域152では、接合部に存在するスズ量が十分ではないためか、接合初期にはある程度十分な共晶合金が生成されるが、その後の合金形成が不十分となる領域である。この領域の接合の様子を表したのが図9である。図9(a)に示すように、拡散層124Bが相対的に薄く、純スズ層125Bが厚いため、図9(b)に示すように、接合初期においてAu−Sn共晶合金141Bの生成が比較的十分であるが、その後図9(c)に示すように、Au−Sn共晶合金141Bが十分に成長せず、接合不良となる。
【0080】
図6の純スズ厚が0.18μmを越える領域153では、純スズ層からのスズの供給が過剰となるので、共晶合金が過剰に進むことになる。この領域の接合の様子を表したのが図10である。図10(a)に示すように、拡散層124Cが相対的に薄く、純スズ層125Cが厚いため、図10(b)に示すように、接合初期においてAu−Sn共晶合金141Cの生成が比較的十分であるが、その後図10(c)に示すように、純スズ層125Cからのスズの供給が過剰となり、Au−Sn共晶合金141Cの生成が過剰となり、接合不良となる。
【0081】
図6の総厚が0.5μm前後の領域154では、拡散層からのスズの供給が過剰となるので、共晶合金が過剰に進むことになる。この領域の接合の様子を表したのが図11である。図11(a)に示すように、拡散層124Dが相対的に厚く、純スズ層125Dが薄いが、図11(b)に示すように、接合初期においてAu−Sn共晶合金141Dの生成が比較的十分であるが、その後図11(c)に示すように、純スズ層125Dからのスズの供給が過剰となり、Au−Sn共晶合金141Dの生成が過剰となり、接合不良となる。
【0082】
図6の純スズ厚が0.18μmを越える領域153と一部重なるが、純スズ層の厚さが、0.18μmを越える領域及び総厚をtとしたときの(0.53−0.846t)μmの値を超える領域155では、合金浸み込みが発生して不良となる領域であることがわかった。この浸み込みは、裏面から透かして観察することにより観察されるものであり、図12に示す部位aなどである。また、このような合金浸み込みは程度が大きくなると、合金がインナーリードの下側に潜り込んでインナーリードの接着不良の原因となることも確認された。この様子を示したのが図13であり、部位bに現れているのが潜りこんだ合金である。なお、この現象は絶縁フィルムを除去しても観察でき、この様子を図14に示す。図14は潜り込みが観察されたものである。
【0083】
以上の結果より、端子間隔であるピッチ幅が25μm前後の場合、端子部の導電体層上のスズめっき層は、総厚が0.26μm〜0.5μmの範囲であり、純スズ層の厚さが0.08μm〜0.18μmであり且つ総厚をtとしたときの(0.53−0.846t)μmの値を超えない範囲にあるのが好ましいことがわかった。
【0084】
この範囲は、上述したとおり、接合不良がなく、合金の浸み込みの問題も生じない範囲である。また、この領域においては、上述したギャップ間隔5μm以上が確保できることが確認された。
【0085】
また、特に、端子部の導電体層上のスズめっき層の総厚が0.26μm〜0.38μmの範囲であり且つ純スズ層の厚さが0.08μm〜0.18μmにあるのが好ましいことがわかった。この範囲は、上述した範囲の中で、特に上述した実施形態で示した2段めっきでスズめっき層を比較的容易に形成できる範囲であり、ウイスカーの問題も容易にクリアできることが確認された。
【0086】
また、このような25μm前後のファインピッチの接合では、接合部において、端子の横断面が下辺側の幅が12〜15μmとするが、上辺側の幅を3〜5μmとした台形とし、端子の側面とバンプの表面とで形成される凹部を埋めるよう共晶合金が存在するように接合するのが好ましいことがわかった。これにより、従前の接合条件に変更を加えることなく、ファインピッチ化が容易に実現でき、接合強度が確保できるからである。なお、このような接合の場合、端子の側面の下辺まで共晶合金が到達すると、浸み込みの問題が生じるので、下辺まで共晶合金が到達しないようにスズめっき層の総厚と純スズ層の厚さを設定するのが好ましい。
【0087】
(その他の実施形態)
以上説明した実施形態では、デバイス側接続端子14、外部と接続する入力側外部接続端子15及び出力側外部接続端子16の何れも端子部として上述した構成を有するものとしたが、何れか一つの接続端子のみ、特にインナーリードのみを上述した構成とすればよいことはいうまでもない。
【0088】
また、本実施形態では、フレキシブル配線基材10としてCOFテープを例示したが、勿論、これに限定されず、本発明をTABテープ、T−BGA(Tape Ball Grid Array)テープ、テープCSP(Chip Size Package)、ASIC(Application Specific Integrated Circuit)テープなどの各種半導体パッケージ等に適用できる。
【図面の簡単な説明】
【0089】
【図1】図1には本発明の実施形態1に係るフレキシブル配線基材の概略平面図である。
【図2】図1のフレキシブル配線基材のA−A′断面図である。
【図3】本発明の一実施形態のフレキシブル配線基材の端子部の拡大図である。
【図4】図1のフレキシブル配線基材に電子部品を実装した一実施形態の半導体装置の断面図である。
【図5】本発明の一実施形態に係る半導体装置の接合部の拡大図である。
【図6】本発明の試験例の結果を示すグラフである。
【図7】本発明の試験例の接合の様子を模式的に示す図である。
【図8】図6の領域151での接合の様子を模式的に示す図である。
【図9】図6の領域152での接合の様子を模式的に示す図である。
【図10】図6の領域153での接合の様子を模式的に示す図である。
【図11】図6の領域154での接合の様子を模式的に示す図である。
【図12】試験例の浸み込みを裏面から観察した結果を示す写真である。
【図13】試験例の潜り込みを観察した結果を示す断面写真である。
【図14】絶縁フィルムを剥がして浸み込みを裏面から観察した結果を示す写真である。
【符号の説明】
【0090】
10 フレキシブル配線基材
11 絶縁フィルム
12 配線パターン
13 スプロケット孔
14 デバイス側接続端子
15 入力側外部接続端子
16 出力側外部接続端子
17 ソルダーレジスト層
20 導電体層
21 配線ベース層
24 第1のスズめっき層
25 第2のスズめっき層
【技術分野】
【0001】
本発明は、ICあるいはLSIなどの電子部品を実装するフレキシブル配線基材並びに半導体装置及びその製造方法に関する。なお、フレキシブル配線基材は、電子部品を実装する前のロール状のフィルムキャリアテープ及びこれを個々に切断したフィルムテープをいい、これに電子部品を実装したものを半導体装置という。なお、電子部品の実装形式等により種々の呼称を有し、TAB(Tape Automated Bonding)、COF(Chip On Film)、CSP(Chip Size Package)、BGA(Ball Grid Array)、μ−BGA(μ−Ball Grid Array)、FC(Flip Chip)、QFP(Quad Flat Package)等を挙げることができる。
【背景技術】
【0002】
近年の電子機器の著しい高機能化に伴い、電子デバイスにおいてはさらなる高細線化、高密度化が要求されている。LCDドライバー用ICの基板実装、すなわちインナーリードボンディング(Inner Lead Bonding:ILB)においても、インナーリード(Inner Lead: IL)の更なるファインピッチ化に対応した工法が求められている。このようなILB工法としては、Au−Sn共晶接合(以下、共晶接合)が有力であると考えられる。
【0003】
かかるILB工法では、例えば電子部品に形成されたバンプ電極などとの接続を確立するために、バンプ電極から供給される金と共晶物を形成するスズの存在が必要であり、このようスズは、リード表面に形成されるスズめっき層から供給される。従って、インナーリードなどの表面はスズめっき層で被覆されている。
【0004】
ところで、上記のようなスズめっき層表面からは、ホイスカが成長することが知られており、このホイスカが隣接する配線パターンと接触すると回路に短絡が形成されるため、従来、ホイスカ対策を目的とする技術が種々提案されている。
【0005】
例えば、特許文献1には、端子部分に、銅が拡散したスズめっき層(a)と、このスズめっき層(a)の表面に実質的に銅を含有しないスズめっき層(b)とが形成された電子部品実装用フィルムキャリアテープの発明が開示されている。さらに、この特許文献1で引用される特許文献2には、0.15μm以上のスズめっきを施し、加熱処理してこのスズ層を全て銅素地とのCu−Sn拡散層とし、その上にスズめっきを施して、純スズめっき層を0.15〜0.8μmとするホイスカの抑制方法の発明が記載されている。
【0006】
そして、ピッチ幅をさらに狭くした場合においてもホイスカ問題を解決できる技術として、銅が拡散したスズ層と、この上に形成された純スズ層とを組合せ、これらの層の合計厚さに対して銅拡散錫層の厚さを55%以上とするという技術が提案されている(特許文献3)。
【0007】
一方、このようなILB工法において、ファインピッチ化を図る場合、例えば、ピッチ幅を5μm狭くするためには、従前とは全く異なった問題が生じ、従前の工法をそのまま適用することは不可能である。
【0008】
現在、インナーリードのピッチ幅としては、35μmを下まわり、30μmより狭い25μmピッチの実現が求められている。
【0009】
しかしながら、接合時における接合条件や接合の際に形成される共晶の状態などによってバンプ間ショートや絶縁信頼性の低下が懸念され、信頼性ある条件が模索されており、安定して信頼性ある接合を提供するものは実現されていない。
【0010】
なお、接合条件は従前の条件を保ち、信頼性ある接合が確立できるのが求められるのも当然である。
【0011】
【特許文献1】特許第3061613号公報
【特許文献2】特開平5−33187号公報
【特許文献3】特開2006−32851号公報
【発明の開示】
【発明が解決しようとする課題】
【0012】
本発明は、上述した事情に鑑み、現行の接合条件を変更せずに、信頼性あるファインピッチILBを確立できるフレキシブル配線基材並びに半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0013】
前記目的を達成する本発明の第1の態様は、絶縁基材と、この絶縁基材の一方面に形成された銅を含む導電体層をパターニングした導電体パターンを含む配線パターンと、この配線パターンの少なくとも端子部を除く表面を被覆するソルダーレジスト層とを具備し、前記配線パターンの端子部は、前記導電体層上にスズめっき層を施したものであり且つ各端子のピッチが20μmより大きく30μmより小さいフレキシブル配線基材において、前記端子部の前記導電体層上のスズめっき層は、当該スズめっき層中に導電体層の銅が拡散した拡散層と純スズ層とからなり、総厚が0.26μm〜0.5μmの範囲であり、純スズ層の厚さが0.08μm〜0.18μmであり且つ総厚をtとしたときの(0.53−0.846t)μmの値を超えない範囲にあることを特徴とするフレキシブル配線基材にある。
【0014】
かかる第1の態様では、端子部の導電体層上のスズめっき層の純スズ層と拡散層との厚さを所定の範囲とすることにより、実装部品を実装するための共晶接合の際に合金が理想的に形成され、接合の信頼性が確保されると共にショートの虞がなく、且つスズの端子下への浸み込みを防止することができる。
【0015】
本発明の第2の態様は、第1の態様に記載のフレキシブル配線基材において、前記端子部の前記導電体層上のスズめっき層は、総厚が0.26μm〜0.38μmの範囲であり且つ純スズ層の厚さが0.08μm〜0.18μmにあることを特徴とするフレキシブル配線基材にある。
【0016】
かかる第2の態様では、端子部の導電体層上のスズめっき層の純スズ層と拡散層との厚さを所定の範囲とすることにより、実装部品を実装する際に、さらに確実に接合の信頼性が確保されると共にショートの虞がなく、且つスズの端子下への浸み込みを防止することができる。また、純スズ層と拡散層との厚さを所定の範囲とし易いという利点もある。
【0017】
本発明の第3の態様は、第1又は2の態様に記載のフレキシブル配線基材において、前記端子部の前記導電体層上のスズめっき層は、前記配線パターンの前記ソルダーレジスト層で覆われている領域まで連続的に設けられている第1のスズめっき層と、この上に設けられ且つ前記ソルダーレジスト層で覆われていない領域に設けられた第2のスズめっき層とからなることを特徴とするフレキシブル配線基材にある。
【0018】
かかる第3の態様では、スズめっき層が第1のスズめっき層と第2のスズめっき層との2層からなるので、純スズ層と拡散層との厚さを所定の範囲とするのが比較的容易となる。
【0019】
本発明の第4の態様は、第1〜3の何れかの態様に記載のフレキシブル配線基材において、前記端子部の各端子の横断面形状が台形であり、下辺側の幅が12〜15μm、上辺側の幅が3〜5μmであることを特徴とするフレキシブル配線基材にある。
【0020】
かかる第4の態様では、実装部品を実装する際に実装部品のバンプと接触する面が小さいが、断面が台形の端子の側面とバンプ表面との間の凹部に共晶接合による合金を埋め込み、接合強度を確保することができる。
【0021】
本発明の第5の態様は、絶縁基材と、この絶縁基材の一方面に形成された銅を含む導電体層をパターニングした導電体パターンを含む配線パターンと、この配線パターンの少なくとも端子部を除く表面を被覆するソルダーレジスト層とを具備し、前記配線パターンの端子部が前記導電体層上にスズめっき層を施したものであり且つ各端子のピッチが20μmより大きく30μmより小さいフレキシブル配線基材に、電子部品又は配線基材からなる実装部品を実装した半導体装置において、前記端子部の各端子と前記実装部品のバンプとが接合されて接合部が形成され、当該接合部において、前記端子の横断面が下辺側の幅が12〜15μmで上辺側の幅が3〜5μmである台形であり、共晶接合による合金が前記端子の側面と前記実装部品のバンプの表面とで形成される凹部を埋めるように存在することを特徴とする半導体装置にある。
【0022】
かかる第5の態様では、実装部品を実装する際に実装部品のバンプと接触する面を小さくし、断面が台形の端子の側面とバンプ表面との間に凹部を形成し、この凹部に共晶接合による合金を埋め込むことにより、接合強度が確保される。
【0023】
本発明の第6の態様は、第5の態様に記載の半導体装置において、前記端子部の前記導電体層上のスズめっき層は、総厚が0.26μm〜0.5μmの範囲であり、純スズ層の厚さが0.08μm〜0.18μmであり且つ総厚をtとしたときの(0.53−0.846t)μmの値を超えない範囲にあることを特徴とする半導体装置にある。
【0024】
かかる第6の態様では、端子部の導電体層上のスズめっき層の純スズ層と拡散層との厚さが所定の範囲であり、実装部品を実装するための共晶接合の際に合金が理想的に形成され、接合の信頼性を確保できる。
【0025】
本発明の第7の態様は、第6の態様に記載の半導体装置において、前記端子部の前記導電体層上のスズめっき層は、総厚が0.26μm〜0.38μmの範囲であり且つ純スズ層の厚さが0.08μm〜0.18μmにあることを特徴とする半導体装置にある。
【0026】
かかる第7の態様では、端子部の導電体層上のスズめっき層の純スズ層と拡散層との厚さが所定の範囲となり、さらに実装部品を実装するための共晶接合の際に合金が理想的に形成され、接合の信頼性がさらに確保される。
【0027】
本発明の第8の態様は、第5〜7の何れかの態様に記載の半導体装置において、前記端子部の前記導電体層上のスズめっき層は、前記配線パターンの前記ソルダーレジスト層で覆われている領域まで連続的に設けられている第1のスズめっき層と、この上に設けられ且つ前記ソルダーレジスト層で覆われていない領域に設けられた第2のスズめっき層とからなることを特徴とする半導体装置にある。
【0028】
かかる第8の態様では、スズめっき層が第1のスズめっき層と第2のスズめっき層との2層からなるので、純スズ層と拡散層との厚さを所定の範囲とするのが比較的容易となる。
【0029】
本発明の第9の態様は、第5〜8の何れかの態様に記載の半導体装置において、前記接合部の前記合金が前記端子の側面の下辺までは存在しないことを特徴とする半導体装置にある。
【0030】
かかる第9の態様では、共晶接合による合金が端子の下側まで回り込まず、端子下への浸み込みが防止される。
【0031】
本発明の第10の態様は、絶縁基材と、この絶縁基材の一方面に形成された銅を含む導電体層をパターニングした導電体パターンを含む配線パターンと、この配線パターンの少なくとも端子部を除く表面を被覆するソルダーレジスト層とを具備し、前記配線パターンの端子部が前記導電体層上にスズめっき層を施したものであり且つ各端子のピッチが20μmより大きく30μmより小さいフレキシブル配線基材に、電子部品又は配線基材からなる実装部品を実装して半導体装置とする半導体装置の製造方法において、横断面が下辺側の幅が12〜15μmで上辺側の幅が3〜5μmの台形である前記端子部の各端子と、前記実装部品のバンプとを接合して接合部とするに際し、前記端子の側面と前記実装部品のバンプの表面とで形成される凹部を埋めるように共晶接合による合金が存在するようにすることを特徴とする半導体装置の製造方法にある。
【0032】
かかる第10の態様では、実装部品を実装する際に実装部品のバンプと接触する面を小さくし、断面が台形の端子の側面とバンプ表面との間に凹部を形成し、この凹部に共晶接合による合金を埋め込むようにすることにより、接合強度が確保される。
【0033】
本発明の第11の態様は、第10の態様に記載の半導体装置の製造方法において、前記端子部の前記導電体層上のスズめっき層は、総厚が0.26μm〜0.5μmの範囲であり、純スズ層の厚さが0.08μm〜0.18μmであり且つ総厚をtとしたときの(0.53−0.846t)μmの値を超えない範囲にあることを特徴とする半導体装置の製造方法にある。
【0034】
かかる第11の態様では、端子部の導電体層上のスズめっき層の純スズ層と拡散層との厚さが所定の範囲であり、実装部品を実装するための共晶接合の際に合金が理想的に形成され、接合の信頼性を確保できる。
【0035】
本発明の第12の態様は、第11の態様に記載の半導体装置の製造方法において、前記端子部の前記導電体層上のスズめっき層は、総厚が0.26μm〜0.38μmの範囲であり且つ純スズ層の厚さが0.08μm〜0.18μmにあることを特徴とする半導体装置の製造方法にある。
【0036】
かかる第12の態様では、端子部の導電体層上のスズめっき層の純スズ層と拡散層との厚さが所定の範囲となり、さらに実装部品を実装するための共晶接合の際に合金が理想的に形成され、接合の信頼性がさらに確保される。
【0037】
本発明の第13の態様は、第10〜12の何れかの態様に記載の半導体装置の製造方法において、前記配線パターンの前記ソルダーレジスト層で覆われている領域まで連続的に設けられている第1のスズめっき層と、この上に設けられ且つ前記ソルダーレジスト層で覆われていない領域に設けられた第2のスズめっき層とで、前記端子部の前記導電体層上のスズめっき層を形成するようにすることを特徴とする半導体装置の製造方法にある。
【0038】
かかる第13の態様では、スズめっき層が第1のスズめっき層と第2のスズめっき層との2層からなるので、純スズ層と拡散層との厚さを所定の範囲とするのが比較的容易となる。
【0039】
本発明の第14の態様は、第10〜13の何れかの態様に記載の半導体装置の製造方法において、前記接合部の前記合金が前記端子の側面の下辺までは存在しないように接合することを特徴とする半導体装置の製造方法にある。
【0040】
かかる第14の態様では、共晶接合による合金が端子の下面まで回り込まず、端子下への浸み込みが防止される。
【発明を実施するための最良の形態】
【0041】
以下、本発明の一実施形態に係るフレキシブル配線基材及び半導体装置をその製造方法及び使用例と共に説明する。勿論、本発明はこれに限定されるものでないことはいうまでもない。
【0042】
図1には実施形態1に係るフレキシブル配線基材の概略平面、図2には、図1のA−A′断面、図3には要部断面を示し、図4には図1及び図2のフレキシブル配線基材に電子部品を実装した、一実施形態に係る半導体装置の断面を示す。
【0043】
図1及び図2に示すように、本実施形態のフレキシブル配線基材10は、COFテープであり、テープ状の絶縁フィルム11の一方面に、複数の配線パターン12が連続的に形成されている。絶縁フィルム11は、幅方向両側に移送用のスプロケット孔13を一定間隔で有する。フレキシブル配線基材10の絶縁フィルム11の幅方向両端部には、スプロケット孔13が設けられているが、絶縁フィルム11にスプロケット孔13と共に位置合わせのための貫通孔、不良パッケージ表示、パッケージ外形などの種々の目的に合わせた貫通孔が形成されていてもよい。
【0044】
配線パターン12は、実装する電子部品等と接続するデバイス側接続端子14と、外部と接続する入力側外部接続端子15及び出力側外部接続端子16とを具備し、これらを除く領域が、ソルダーレジスト層17によって覆われている。
【0045】
ここで、絶縁フィルム11としては、可撓性を有すると共に耐薬品性及び耐熱性を有する材料を用いることができる。かかる絶縁フィルム11の材料としては、ポリエステル、ポリアミド、ポリイミド等を挙げることができ、特に、ビフェニル骨格を有する全芳香族ポリイミド(例えば、商品名:ユーピレックス;宇部興産(株))が好ましい。なお、絶縁フィルム11の厚さは、一般的には、25〜125μm、好ましくは、50〜75μmである。
【0046】
配線パターン12は、絶縁フィルム11に形成されたスプロケット孔13などが形成された一方の面に、一般的には、銅やアルミニウムからなる導電体箔などの導電体層20をパターニングした配線ベース層21を具備する。このような配線ベース層21となる導電体層20は、絶縁フィルム11上に直接積層しても、接着剤層を介して熱圧着等により形成してもよい。導電体層20の厚さは、例えば、6〜70μm、好ましくは、8〜35μmである。導電体箔からなる導電体層20としては、銅箔が好ましい。
【0047】
なお、絶縁フィルム11上に導電体箔を設けるのではなく、導電体箔に、例えば、ポリイミド前駆体を塗布し、焼成してポリイミドフィルムからなる絶縁フィルムとすることもできる。
【0048】
また、絶縁フィルム11上に設けられた導電体層20は、フォトリソグラフィー法により、インナーリードとなるデバイス側接続端子14、並びにアウターリードとなる入力側外部接続端子15及び出力側外部接続端子16を含む配線ベース層21としてパターニングされる。すなわち、フォトレジストを塗布した後、フォトレジスト層をフォトマスクを介してエッチング液で化学的に溶解(エッチング処理)して除去し、さらにフォトレジスト層をアルカリ液等にて溶解除去することにより導電体箔をパターニングして配線ベース層21とする。
【0049】
なお、絶縁フィルム11上の幅方向両側には、配線ベース層21に連続して、入力側外部接続端子15及び出力側外部接続端子16のそれぞれに亘ってめっきリード22及びこれらを相互に導通する導通部23がパターニングされている。これらはめっき時に使用されるもので、その後、除去できる領域に形成されている。
【0050】
次いで、このようにエッチングによりパターニングされた配線ベース層21上には、全面に亘って第1のスズめっき層24が形成される。ここで、第1のスズめっき層24は、0.001μm以上の厚さを有するものであればよく、その形成方法等は限定されない。好適には、厚さ0.01〜0.2μmの、いわゆるフラッシュスズめっき層とすればよいが、これに限定されるものではない。なお、フラッシュスズめっき層は、無電解めっき又は電解めっきで形成される。
【0051】
次に、このようにパターニングされた配線ベース層21及び第1のスズめっき層24上に、ソルダーレジスト材料塗布液が塗布され、所定のパターニングにより、ソルダーレジスト層17が形成される。
【0052】
さらに、ソルダーレジスト層17により覆われていない第1のスズめっき層24上、すなわち、デバイス側接続端子14、入力側外部接続端子15及び出力側外部接続端子16上(以下、デバイス側接続端子14、入力側外部接続端子15及び出力側外部接続端子16を端子部と総称することがある)には、第2のスズめっき層25が形成される。
【0053】
本実施形態では、第2のスズめっき層25は無電解めっきで形成した。例えばこのめっきは、硫酸液、過硫酸カリ液などでめっき前処理した後、ホウフッ化スズ浴を用いて行えばよい。なお、無電解めっきでなく、後述するような電解めっきで形成してもよい。
【0054】
かかるフレキシブル配線基材10は、インナーリードとなるデバイス側接続端子14のピッチ幅が25μm前後となる。すなわち、本発明のフレキシブル配線基材のインナーリードのピッチは、30μmより小さく、25μm±3程度を設計範囲としている。なお、ピッチ幅が20μmとなると、様相が全く異なることが予想されるので、本発明のフレキシブル配線基材のインナーリードのピッチの範囲は20μmより大きいものとする。
【0055】
また、本発明のフレキシブル配線基材10は、電子部品等を実装する際の接合条件は、ピッチ幅が35〜30μmの接合条件を変更せずに行うことも前提としている。これにより製造条件を変更することなく、ファインピッチ化を図ることができるという利点がある。
【0056】
かかる本発明のフレキシブル配線基材10では、上述したように、端子部は、導電体層20をパターニングした配線ベース層21上に、第1のスズめっき層24及び第2のスズめっき層25からなるスズめっき層26が設けられている。
【0057】
ここで、スズめっき層26は、製造工程上は、上述したように、図3(a)に示すように、第1のスズめっき層24及び第2のスズめっき層25からなるが、製造後は、図3(b)に示すように、配線ベース層21中の銅が拡散した拡散層26aと、純スズ層26bとで構成される。ここで、拡散層26aは、ソルダーレジスト層17を形成する際の加熱処理により第1のスズめっき層24中に配線ベース層21中の銅が拡散したり、第2のスズめっき層25を形成した後の加熱処理により第1のスズめっき層24及び第2のスズめっき層25の中に拡散したりして形成されるものであり、銅が拡散しなかった領域が純スズ層26bとなる。すなわち、拡散層26aと純スズ層26bとの厚さの割合は、加熱処理の状態によって調整することができるが、比較的簡便に製造するには、第1のスズめっき層24のみを拡散層26aとし、この上に設けた第2のスズめっき層25を純スズ層26bとする(2段めっきという)のが好ましい。勿論、スズめっき層全体を、ソルダーレジスト層17を設けた後に形成し(めっきは1回でも2回以上の複数回でもよい)、その後、加熱処理により拡散層を形成してもよい。
【0058】
本発明のフレキシブル配線基材10では、スズめっき層26の厚さ(総厚)tと、純スズ層26bの厚さが所定の範囲となるのが好ましい。詳細は後述するが、端子部の配線ベース層上のスズめっき層の純スズ層と拡散層との厚さを所定の範囲とすることにより、実装部品を実装するための共晶接合の際に合金が理想的に形成され、接合の信頼性が確保されると共にショートの虞がなく、且つスズの端子下への浸み込みを防止することができる。
【0059】
ここで、本発明のスズめっき層26では、総厚tが0.26μm〜0.5μmの範囲であり、純スズ層の厚さが0.08μm〜0.18μmであり且つ(0.53−0.846t)μmの値を超えない範囲にあり、好ましくは、総厚tが0.26μm〜0.38μmの範囲であり且つ純スズ層の厚さが0.08μm〜0.18μmにある。
【0060】
このようなフレキシブル配線基材10に電子部品30を実装した半導体装置100の断面を図4に示す。
【0061】
かかる半導体装置100では、ICチップなどの電子部品30のバンプ32とフレキシブル配線基材10のデバイス側接続端子14とが共晶接合されている。
【0062】
このような電子部品30をフレキシブル配線基材10に実装するには、一般的には、フレキシブル配線基材10を移送しながら電子部品30を実装し、電子部品30実装後、各配線パターン12毎に切断し、半導体装置100とする。
【0063】
このような半導体装置100では、フレキシブル配線基材10のデバイス側接続端子14のスズめっき層26が上述したような拡散層26a及び純スズ層26bからなる構成を有するので、電子部品30のバンプ32との間の共晶結合が信頼性良く確実に行われる。
【0064】
ここで、このようにファインピッチの端子部に実装部品として電子部品30を実装する際に、接合の信頼性をさらに向上させるためには、図5に示すように、デバイス側接続端子14の横断面形状が台形であり、下辺側の幅が12〜15μm、上辺側の幅が3〜5μmであるのが好ましい。この場合には、スズめっき層26とバンプ32との接触面積は小さくなるが、共晶接合による合金40が端子の側面とバンプ32の表面とで形成される凹部を埋めるように存在するようになり、接合強度が確保されるという利点がある。
【0065】
以上説明した半導体装置100は、デバイス側接続端子14に電子部品30を実装したものとしたが、デバイス側接続端子14などのインナーリード、並びに入力側外部接続端子15及び出力側外部接続端子16などのアウターリードの何れかに、電子部品や配線基材又は電子部品が実装された配線基材などの実装部品を実装したものは全て本発明における半導体装置に含まれるものとする。
【0066】
なお、上述したフレキシブル配線基材は、電子部品等が実装された後、各配線パターン毎に切断される場合と、各配線パターン毎に切断された後、電子部品等が実装される場合とがあるが、テープ状の状態の場合も、各配線パターン12毎に切断した場合も、本発明のフレキシブル配線基材及び半導体装置に包含される。
【0067】
また、半導体装置は、例えば、上述したように電子部品等を実装後、電子部品をモールド樹脂等で樹脂封止されるが、これも本発明の半導体装置に包含されることはいうまでもない。
【0068】
(試験例)
上述したようなCOFテープであるフレキシブル配線基材において、図3に示すようなスズめっき層の総厚tを0.2〜0.5μm、純スズ層の厚さを0.03〜0.25μmの範囲で変更したテストサンプルを作製した。これらのテストサンプルは、第1のスズめっき層を形成し、ソルダーレジストを設けた後、第2のスズめっき層を形成する際に、第1及び第2のスズめっき層の厚さを変化させ、また、第2のスズめっき処理後、加熱処理の熱量を変更して実施することにより作製した。
【0069】
なお、インナーリードのピッチ幅を25μm、配線幅を15μmとした。そして、このようなインナーリード上に、サイズが約15×1×0.6mmでバンプピッチが25μmの金めっきバンプを有するICチップを実装した。
【0070】
接合条件は、ツール温度430℃、ステージ温度170℃、荷重0.02g/μm2(50N/チップ)とし、接合時間は1秒とした。
【0071】
各テストサンプルの評価は、引き剥がし試験、およびバンプ間距離により行った。
【0072】
引き剥がし試験は、バンプを引き剥がし、その後の金(Au)めっきバンプに、基材のインナーリードが剥がれずに残っている状態を良好な接合状態とし、この剥がれがないものを良、剥がれがあったものを不良として評価した。これは接合信頼性の評価となる。
【0073】
バンプギャップは、接合後のバンプ間距離を断面観察により測定し、ギャップが5μm以上のものを良とし、ギャップが5μm未満となった箇所があるものを不良とした。このギャップ評価は絶縁信頼性の評価となる。
【0074】
さらに、この試験で、共晶接合の際の合金の生成量により合金がインナーリードの裏側まで回り込むためか、インナーリードの下側までスズ合金が浸み込み、インナーリードの密着が低下する場合があることが基材の裏面観察により確認された。この浸み込みは実装の際の撓みのためか、バンプのインナーリードの長手方向端部近傍に発生し易いこともわかった。浸み込みがインナーリード配線幅の50%以内のものを良とし、50%を越えたものを不良とした。この浸み込みの評価は、インナーリードの密着力強度の信頼性の評価となる。
【0075】
引き剥がし試験及び合金浸み込みの結果を下記表1の通りに評価し、この結果を、横軸をスズめっき層の総厚、縦軸を純スズ厚として図6に示す。なお、図6には、後述する領域151〜155を表示するが、図示される領域151〜155の境界線は正確に表記したものではなく、また、境界線が重なる部分については、見やすくするために、境界線をずらして表記してある。
【0076】
【表1】
【0077】
この試験を実施した結果、理想的なILB接合の進行過程では、接合初期でAu−Sn共晶合金が十分に形成され、その後、拡散層からのSnの供給により合金形成が進み、接合が良好に完了することがわかった。この様子を模式的に示したのが図7である。図7(a)に示すように、絶縁フィルム111上に銅箔からなるベース層121,拡散層124及び純スズ層125が順次設けられてインナーリードが形成され、このインナーリード上に電子部品の金めっきが施されたバンプ132が接合される際に、図7(b)に示すように、初期においてはインナーリードの先端近傍にAu−Sn共晶合金141が生成し、その後、図7(c)に示すように、Au−Sn共晶合金141が成長する。なお、Au−Sn共晶合金141の内部にはAu−Sn−Cu合金が生成することも確認された。
【0078】
ここで、図6の純スズ厚が0.08μm未満の領域151のテストサンプルでは、純スズ量が少なくて接合初期に十分な共晶合金が生成されず、その後の合金生成も進まない領域であり、不適な領域であることがわかった。この領域の接合の様子を表したのが図8である。図8(a)に示すように、拡散層124Aが相対的に厚く、純スズ層125Aが薄いため、図8(b)に示すように、接合初期においてAu−Sn共晶合金141Aの生成が少なく、その後も図8(c)に示すように、Au−Sn共晶合金141Aが十分に生成せず、接合不良となる。
【0079】
図6の総厚が0.26μm未満の領域152では、接合部に存在するスズ量が十分ではないためか、接合初期にはある程度十分な共晶合金が生成されるが、その後の合金形成が不十分となる領域である。この領域の接合の様子を表したのが図9である。図9(a)に示すように、拡散層124Bが相対的に薄く、純スズ層125Bが厚いため、図9(b)に示すように、接合初期においてAu−Sn共晶合金141Bの生成が比較的十分であるが、その後図9(c)に示すように、Au−Sn共晶合金141Bが十分に成長せず、接合不良となる。
【0080】
図6の純スズ厚が0.18μmを越える領域153では、純スズ層からのスズの供給が過剰となるので、共晶合金が過剰に進むことになる。この領域の接合の様子を表したのが図10である。図10(a)に示すように、拡散層124Cが相対的に薄く、純スズ層125Cが厚いため、図10(b)に示すように、接合初期においてAu−Sn共晶合金141Cの生成が比較的十分であるが、その後図10(c)に示すように、純スズ層125Cからのスズの供給が過剰となり、Au−Sn共晶合金141Cの生成が過剰となり、接合不良となる。
【0081】
図6の総厚が0.5μm前後の領域154では、拡散層からのスズの供給が過剰となるので、共晶合金が過剰に進むことになる。この領域の接合の様子を表したのが図11である。図11(a)に示すように、拡散層124Dが相対的に厚く、純スズ層125Dが薄いが、図11(b)に示すように、接合初期においてAu−Sn共晶合金141Dの生成が比較的十分であるが、その後図11(c)に示すように、純スズ層125Dからのスズの供給が過剰となり、Au−Sn共晶合金141Dの生成が過剰となり、接合不良となる。
【0082】
図6の純スズ厚が0.18μmを越える領域153と一部重なるが、純スズ層の厚さが、0.18μmを越える領域及び総厚をtとしたときの(0.53−0.846t)μmの値を超える領域155では、合金浸み込みが発生して不良となる領域であることがわかった。この浸み込みは、裏面から透かして観察することにより観察されるものであり、図12に示す部位aなどである。また、このような合金浸み込みは程度が大きくなると、合金がインナーリードの下側に潜り込んでインナーリードの接着不良の原因となることも確認された。この様子を示したのが図13であり、部位bに現れているのが潜りこんだ合金である。なお、この現象は絶縁フィルムを除去しても観察でき、この様子を図14に示す。図14は潜り込みが観察されたものである。
【0083】
以上の結果より、端子間隔であるピッチ幅が25μm前後の場合、端子部の導電体層上のスズめっき層は、総厚が0.26μm〜0.5μmの範囲であり、純スズ層の厚さが0.08μm〜0.18μmであり且つ総厚をtとしたときの(0.53−0.846t)μmの値を超えない範囲にあるのが好ましいことがわかった。
【0084】
この範囲は、上述したとおり、接合不良がなく、合金の浸み込みの問題も生じない範囲である。また、この領域においては、上述したギャップ間隔5μm以上が確保できることが確認された。
【0085】
また、特に、端子部の導電体層上のスズめっき層の総厚が0.26μm〜0.38μmの範囲であり且つ純スズ層の厚さが0.08μm〜0.18μmにあるのが好ましいことがわかった。この範囲は、上述した範囲の中で、特に上述した実施形態で示した2段めっきでスズめっき層を比較的容易に形成できる範囲であり、ウイスカーの問題も容易にクリアできることが確認された。
【0086】
また、このような25μm前後のファインピッチの接合では、接合部において、端子の横断面が下辺側の幅が12〜15μmとするが、上辺側の幅を3〜5μmとした台形とし、端子の側面とバンプの表面とで形成される凹部を埋めるよう共晶合金が存在するように接合するのが好ましいことがわかった。これにより、従前の接合条件に変更を加えることなく、ファインピッチ化が容易に実現でき、接合強度が確保できるからである。なお、このような接合の場合、端子の側面の下辺まで共晶合金が到達すると、浸み込みの問題が生じるので、下辺まで共晶合金が到達しないようにスズめっき層の総厚と純スズ層の厚さを設定するのが好ましい。
【0087】
(その他の実施形態)
以上説明した実施形態では、デバイス側接続端子14、外部と接続する入力側外部接続端子15及び出力側外部接続端子16の何れも端子部として上述した構成を有するものとしたが、何れか一つの接続端子のみ、特にインナーリードのみを上述した構成とすればよいことはいうまでもない。
【0088】
また、本実施形態では、フレキシブル配線基材10としてCOFテープを例示したが、勿論、これに限定されず、本発明をTABテープ、T−BGA(Tape Ball Grid Array)テープ、テープCSP(Chip Size Package)、ASIC(Application Specific Integrated Circuit)テープなどの各種半導体パッケージ等に適用できる。
【図面の簡単な説明】
【0089】
【図1】図1には本発明の実施形態1に係るフレキシブル配線基材の概略平面図である。
【図2】図1のフレキシブル配線基材のA−A′断面図である。
【図3】本発明の一実施形態のフレキシブル配線基材の端子部の拡大図である。
【図4】図1のフレキシブル配線基材に電子部品を実装した一実施形態の半導体装置の断面図である。
【図5】本発明の一実施形態に係る半導体装置の接合部の拡大図である。
【図6】本発明の試験例の結果を示すグラフである。
【図7】本発明の試験例の接合の様子を模式的に示す図である。
【図8】図6の領域151での接合の様子を模式的に示す図である。
【図9】図6の領域152での接合の様子を模式的に示す図である。
【図10】図6の領域153での接合の様子を模式的に示す図である。
【図11】図6の領域154での接合の様子を模式的に示す図である。
【図12】試験例の浸み込みを裏面から観察した結果を示す写真である。
【図13】試験例の潜り込みを観察した結果を示す断面写真である。
【図14】絶縁フィルムを剥がして浸み込みを裏面から観察した結果を示す写真である。
【符号の説明】
【0090】
10 フレキシブル配線基材
11 絶縁フィルム
12 配線パターン
13 スプロケット孔
14 デバイス側接続端子
15 入力側外部接続端子
16 出力側外部接続端子
17 ソルダーレジスト層
20 導電体層
21 配線ベース層
24 第1のスズめっき層
25 第2のスズめっき層
【特許請求の範囲】
【請求項1】
絶縁基材と、この絶縁基材の一方面に形成された銅を含む導電体層をパターニングした導電体パターンを含む配線パターンと、この配線パターンの少なくとも端子部を除く表面を被覆するソルダーレジスト層とを具備し、前記配線パターンの端子部は、前記導電体層上にスズめっき層を施したものであり且つ各端子のピッチが20μmより大きく30μmより小さいフレキシブル配線基材において、
前記端子部の前記導電体層上のスズめっき層は、当該スズめっき層中に導電体層の銅が拡散した拡散層と純スズ層とからなり、総厚が0.26μm〜0.5μmの範囲であり、純スズ層の厚さが0.08μm〜0.18μmであり且つ総厚をtとしたときの(0.53−0.846t)μmの値を超えない範囲にあることを特徴とするフレキシブル配線基材。
【請求項2】
請求項1に記載のフレキシブル配線基材において、前記端子部の前記導電体層上のスズめっき層は、総厚が0.26μm〜0.38μmの範囲であり且つ純スズ層の厚さが0.08μm〜0.18μmにあることを特徴とするフレキシブル配線基材。
【請求項3】
請求項1又は2に記載のフレキシブル配線基材において、前記端子部の前記導電体層上のスズめっき層は、前記配線パターンの前記ソルダーレジスト層で覆われている領域まで連続的に設けられている第1のスズめっき層と、この上に設けられ且つ前記ソルダーレジスト層で覆われていない領域に設けられた第2のスズめっき層とからなることを特徴とするフレキシブル配線基材。
【請求項4】
請求項1〜3の何れかに記載のフレキシブル配線基材において、前記端子部の各端子の横断面形状が台形であり、下辺側の幅が12〜15μm、上辺側の幅が3〜5μmであることを特徴とするフレキシブル配線基材。
【請求項5】
絶縁基材と、この絶縁基材の一方面に形成された銅を含む導電体層をパターニングした導電体パターンを含む配線パターンと、この配線パターンの少なくとも端子部を除く表面を被覆するソルダーレジスト層とを具備し、前記配線パターンの端子部が前記導電体層上にスズめっき層を施したものであり且つ各端子のピッチが20μmより大きく30μmより小さいフレキシブル配線基材に、電子部品又は配線基材からなる実装部品を実装した半導体装置において、
前記端子部の各端子と前記実装部品のバンプとが接合されて接合部が形成され、当該接合部において、前記端子の横断面が下辺側の幅が12〜15μmで上辺側の幅が3〜5μmである台形であり、共晶接合による合金が前記端子の側面と前記実装部品のバンプの表面とで形成される凹部を埋めるように存在することを特徴とする半導体装置。
【請求項6】
請求項5に記載の半導体装置において、前記端子部の前記導電体層上のスズめっき層は、総厚が0.26μm〜0.5μmの範囲であり、純スズ層の厚さが0.08μm〜0.18μmであり且つ総厚をtとしたときの(0.53−0.846t)μmの値を超えない範囲にあることを特徴とする半導体装置。
【請求項7】
請求項6に記載の半導体装置において、前記端子部の前記導電体層上のスズめっき層は、総厚が0.26μm〜0.38μmの範囲であり且つ純スズ層の厚さが0.08μm〜0.18μmにあることを特徴とする半導体装置。
【請求項8】
請求項5〜7の何れかに記載の半導体装置において、前記端子部の前記導電体層上のスズめっき層は、前記配線パターンの前記ソルダーレジスト層で覆われている領域まで連続的に設けられている第1のスズめっき層と、この上に設けられ且つ前記ソルダーレジスト層で覆われていない領域に設けられた第2のスズめっき層とからなることを特徴とする半導体装置。
【請求項9】
請求項5〜8の何れかに記載の半導体装置において、前記接合部の前記合金が前記端子の側面の下辺までは存在しないことを特徴とする半導体装置。
【請求項10】
絶縁基材と、この絶縁基材の一方面に形成された銅を含む導電体層をパターニングした導電体パターンを含む配線パターンと、この配線パターンの少なくとも端子部を除く表面を被覆するソルダーレジスト層とを具備し、前記配線パターンの端子部が前記導電体層上にスズめっき層を施したものであり且つ各端子のピッチが20μmより大きく30μmより小さいフレキシブル配線基材に、電子部品又は配線基材からなる実装部品を実装して半導体装置とする半導体装置の製造方法において、
横断面が下辺側の幅が12〜15μmで上辺側の幅が3〜5μmの台形である前記端子部の各端子と、前記実装部品のバンプとを接合して接合部とするに際し、前記端子の側面と前記実装部品のバンプの表面とで形成される凹部を埋めるように共晶接合による合金が存在するようにすることを特徴とする半導体装置の製造方法。
【請求項11】
請求項10に記載の半導体装置の製造方法において、前記端子部の前記導電体層上のスズめっき層は、総厚が0.26μm〜0.5μmの範囲であり、純スズ層の厚さが0.08μm〜0.18μmであり且つ総厚をtとしたときの(0.53−0.846t)μmの値を超えない範囲にあることを特徴とする半導体装置の製造方法。
【請求項12】
請求項11に記載の半導体装置の製造方法において、前記端子部の前記導電体層上のスズめっき層は、総厚が0.26μm〜0.38μmの範囲であり且つ純スズ層の厚さが0.08μm〜0.18μmにあることを特徴とする半導体装置の製造方法。
【請求項13】
請求項10〜12の何れかに記載の半導体装置の製造方法において、前記配線パターンの前記ソルダーレジスト層で覆われている領域まで連続的に設けられている第1のスズめっき層と、この上に設けられ且つ前記ソルダーレジスト層で覆われていない領域に設けられた第2のスズめっき層とで、前記端子部の前記導電体層上のスズめっき層を形成するようにすることを特徴とする半導体装置の製造方法。
【請求項14】
請求項10〜13の何れかに記載の半導体装置の製造方法において、前記接合部の前記合金が前記端子の側面の下辺までは存在しないように接合することを特徴とする半導体装置の製造方法。
【請求項1】
絶縁基材と、この絶縁基材の一方面に形成された銅を含む導電体層をパターニングした導電体パターンを含む配線パターンと、この配線パターンの少なくとも端子部を除く表面を被覆するソルダーレジスト層とを具備し、前記配線パターンの端子部は、前記導電体層上にスズめっき層を施したものであり且つ各端子のピッチが20μmより大きく30μmより小さいフレキシブル配線基材において、
前記端子部の前記導電体層上のスズめっき層は、当該スズめっき層中に導電体層の銅が拡散した拡散層と純スズ層とからなり、総厚が0.26μm〜0.5μmの範囲であり、純スズ層の厚さが0.08μm〜0.18μmであり且つ総厚をtとしたときの(0.53−0.846t)μmの値を超えない範囲にあることを特徴とするフレキシブル配線基材。
【請求項2】
請求項1に記載のフレキシブル配線基材において、前記端子部の前記導電体層上のスズめっき層は、総厚が0.26μm〜0.38μmの範囲であり且つ純スズ層の厚さが0.08μm〜0.18μmにあることを特徴とするフレキシブル配線基材。
【請求項3】
請求項1又は2に記載のフレキシブル配線基材において、前記端子部の前記導電体層上のスズめっき層は、前記配線パターンの前記ソルダーレジスト層で覆われている領域まで連続的に設けられている第1のスズめっき層と、この上に設けられ且つ前記ソルダーレジスト層で覆われていない領域に設けられた第2のスズめっき層とからなることを特徴とするフレキシブル配線基材。
【請求項4】
請求項1〜3の何れかに記載のフレキシブル配線基材において、前記端子部の各端子の横断面形状が台形であり、下辺側の幅が12〜15μm、上辺側の幅が3〜5μmであることを特徴とするフレキシブル配線基材。
【請求項5】
絶縁基材と、この絶縁基材の一方面に形成された銅を含む導電体層をパターニングした導電体パターンを含む配線パターンと、この配線パターンの少なくとも端子部を除く表面を被覆するソルダーレジスト層とを具備し、前記配線パターンの端子部が前記導電体層上にスズめっき層を施したものであり且つ各端子のピッチが20μmより大きく30μmより小さいフレキシブル配線基材に、電子部品又は配線基材からなる実装部品を実装した半導体装置において、
前記端子部の各端子と前記実装部品のバンプとが接合されて接合部が形成され、当該接合部において、前記端子の横断面が下辺側の幅が12〜15μmで上辺側の幅が3〜5μmである台形であり、共晶接合による合金が前記端子の側面と前記実装部品のバンプの表面とで形成される凹部を埋めるように存在することを特徴とする半導体装置。
【請求項6】
請求項5に記載の半導体装置において、前記端子部の前記導電体層上のスズめっき層は、総厚が0.26μm〜0.5μmの範囲であり、純スズ層の厚さが0.08μm〜0.18μmであり且つ総厚をtとしたときの(0.53−0.846t)μmの値を超えない範囲にあることを特徴とする半導体装置。
【請求項7】
請求項6に記載の半導体装置において、前記端子部の前記導電体層上のスズめっき層は、総厚が0.26μm〜0.38μmの範囲であり且つ純スズ層の厚さが0.08μm〜0.18μmにあることを特徴とする半導体装置。
【請求項8】
請求項5〜7の何れかに記載の半導体装置において、前記端子部の前記導電体層上のスズめっき層は、前記配線パターンの前記ソルダーレジスト層で覆われている領域まで連続的に設けられている第1のスズめっき層と、この上に設けられ且つ前記ソルダーレジスト層で覆われていない領域に設けられた第2のスズめっき層とからなることを特徴とする半導体装置。
【請求項9】
請求項5〜8の何れかに記載の半導体装置において、前記接合部の前記合金が前記端子の側面の下辺までは存在しないことを特徴とする半導体装置。
【請求項10】
絶縁基材と、この絶縁基材の一方面に形成された銅を含む導電体層をパターニングした導電体パターンを含む配線パターンと、この配線パターンの少なくとも端子部を除く表面を被覆するソルダーレジスト層とを具備し、前記配線パターンの端子部が前記導電体層上にスズめっき層を施したものであり且つ各端子のピッチが20μmより大きく30μmより小さいフレキシブル配線基材に、電子部品又は配線基材からなる実装部品を実装して半導体装置とする半導体装置の製造方法において、
横断面が下辺側の幅が12〜15μmで上辺側の幅が3〜5μmの台形である前記端子部の各端子と、前記実装部品のバンプとを接合して接合部とするに際し、前記端子の側面と前記実装部品のバンプの表面とで形成される凹部を埋めるように共晶接合による合金が存在するようにすることを特徴とする半導体装置の製造方法。
【請求項11】
請求項10に記載の半導体装置の製造方法において、前記端子部の前記導電体層上のスズめっき層は、総厚が0.26μm〜0.5μmの範囲であり、純スズ層の厚さが0.08μm〜0.18μmであり且つ総厚をtとしたときの(0.53−0.846t)μmの値を超えない範囲にあることを特徴とする半導体装置の製造方法。
【請求項12】
請求項11に記載の半導体装置の製造方法において、前記端子部の前記導電体層上のスズめっき層は、総厚が0.26μm〜0.38μmの範囲であり且つ純スズ層の厚さが0.08μm〜0.18μmにあることを特徴とする半導体装置の製造方法。
【請求項13】
請求項10〜12の何れかに記載の半導体装置の製造方法において、前記配線パターンの前記ソルダーレジスト層で覆われている領域まで連続的に設けられている第1のスズめっき層と、この上に設けられ且つ前記ソルダーレジスト層で覆われていない領域に設けられた第2のスズめっき層とで、前記端子部の前記導電体層上のスズめっき層を形成するようにすることを特徴とする半導体装置の製造方法。
【請求項14】
請求項10〜13の何れかに記載の半導体装置の製造方法において、前記接合部の前記合金が前記端子の側面の下辺までは存在しないように接合することを特徴とする半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【公開番号】特開2008−218927(P2008−218927A)
【公開日】平成20年9月18日(2008.9.18)
【国際特許分類】
【出願番号】特願2007−57842(P2007−57842)
【出願日】平成19年3月7日(2007.3.7)
【新規性喪失の例外の表示】特許法第30条第1項適用申請有り 平成19年2月26日 社団法人 エレクトロニクス実装学会発行の「第21回エレクトロニクス実装学会講演大会講演論文集」に発表
【出願人】(000006183)三井金属鉱業株式会社 (1,121)
【Fターム(参考)】
【公開日】平成20年9月18日(2008.9.18)
【国際特許分類】
【出願日】平成19年3月7日(2007.3.7)
【新規性喪失の例外の表示】特許法第30条第1項適用申請有り 平成19年2月26日 社団法人 エレクトロニクス実装学会発行の「第21回エレクトロニクス実装学会講演大会講演論文集」に発表
【出願人】(000006183)三井金属鉱業株式会社 (1,121)
【Fターム(参考)】
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