メモリ装置およびそのプログラミング方法
【課題】磁気層を用いて選択することができるマルチビットメモリのための装置および関連する方法を提供する。
【解決手段】高保磁力を有する第１および第２の記憶層の間に配置される低保磁力を有する第１の選択層を配置し、第１の選択層の磁気飽和に応答して、第２の記憶層への論理状態のプログラミングが許可され、各ビットが選択的にプログラムされることにより、マルチビットメモリが達成され、データ記憶容量を増加することができる。
【解決手段】高保磁力を有する第１および第２の記憶層の間に配置される低保磁力を有する第１の選択層を配置し、第１の選択層の磁気飽和に応答して、第２の記憶層への論理状態のプログラミングが許可され、各ビットが選択的にプログラムされることにより、マルチビットメモリが達成され、データ記憶容量を増加することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の要約
本発明のさまざまな実施形態は、概して、選択可能な磁気層でアクセスすることができるマルチビットメモリに向けられる。
【発明の概要】
【課題を解決するための手段】
【０００２】
本発明のさまざまな実施形態は、概して、各々が高保磁力を有する第１および第２の記憶層の間に配置される低保磁力を有する第１の選択層に向けられる。第１の選択層の磁気飽和に応答して、第２の記憶装置への論理状態のプログラミングが許可される。
【０００３】
本発明のさまざまな実施形態を特徴付けるこれらおよび他の特徴および利点は、以下の詳細な説明および添付の図面に照らして理解され得る。
【図面の簡単な説明】
【０００４】
【図１】本発明のさまざまな実施形態に従って構築されかつ動作されるようなデータ記憶装置へのデータの読出しおよび書込みのために用いられる例示的な回路の概略図である。
【図２】例示的なデータ記憶装置の斜視図である。
【図３Ａ】図１および図２のデータ記憶装置において用いることができる、例示的なマルチビットメモリのブロック図を一般的に示す図である。
【図３Ｂ】図１および図２のデータ記憶装置において用いることができる、例示的なマルチビットメモリのブロック図を一般的に示す図である。
【図４Ａ】さまざまな実施形態に従って実行される、さまざまな例示的な動作ステージにおける、図３Ａのマルチビットメモリを示す図である。
【図４Ｂ】さまざまな実施形態に従って実行される、さまざまな例示的な動作ステージにおける、図３Ａのマルチビットメモリを示す図である。
【図４Ｃ】さまざまな実施形態に従って実行される、さまざまな例示的な動作ステージにおける、図３Ａのマルチビットメモリを示す図である。
【図４Ｄ】さまざまな実施形態に従って実行される、さまざまな例示的な動作ステージにおける、図３Ａのマルチビットメモリを示す図である。
【図５】本発明のさまざまな実施形態に従って構築されかつ動作されるマルチビットメモリのアレイの例示的な部分の回路図である。
【図６】マルチビットメモリのアレイの等角図である。
【図７】本発明のさまざまな実施形態に従ってマルチビットメモリが実現され得る例示的な環境を示す図である。
【図８】図３Ａおよび図３Ｂのマルチビットメモリの例示的な動作特性のグラフである。
【図９】本発明のさまざまな実施形態に従って実行される、例示的な「マルチビットプログラミング」ルーチンのフローチャートである。
【発明を実施するための形態】
【０００５】
詳細な説明
本開示は、概して、選択可能な磁気層でアクセスすることができるマルチビットメモリに向けられる。データ記憶装置がより小さくなるにつれ、産業界は、高データ転送レートおよび完全性を維持しながら、データ容量を増加させている。データ記憶装置は、データ容量を増加させるために多くの構造および処理を採用することができるが、低減されたフォームファクタは、データ完全性を犠牲にして、製造許容範囲および動作許容範囲の双方を制限する。データ記憶装置のサイズが小さくなるにつれ、産業界は、装置内の各データ記憶場所において、データの複数のビットを記憶することを追及してきた。
【０００６】
したがって、マルチビットメモリは、磁気的に飽和したときにデータ記憶層の１つに論理状態をプログラミングすることを可能とする磁気選択層の対向する側に一対のデータ記憶層を配置することによって達成することができる。記憶層同士の間に磁気選択層を配置することによって、選択層が磁気的に飽和された後に、特定の記憶層が個別にプログラムされ得る。各ビットが選択的にプログラムされるこのようなマルチビットメモリは、データ転送レート、製造プロセス、またはデータ完全性を妨げることなく、データ記憶容量の増加を提供する。
【０００７】
図１は、概して、本発明のさまざまな実施形態に従って構築されかつ動作されるデータ記憶装置１００の機能ブロック図を提供する。装置１００は、上位コントローラ１０２と、インターフェース（Ｉ／Ｆ）回路１０４と、データ記憶アレイ１０６とを含む。Ｉ／Ｆ回路１０４は、コントローラ１０２の指示の下で動作し、アレイ１０６とホスト装置（図示せず）との間でユーザデータを転送する。
【０００８】
いくつかの実施形態においては、装置はソリッドステートドライブ（solid-state drive：ＳＳＤ）として特徴付けられ、コントローラ１０２はプログラマブルマイクロコントローラであり、アレイ１０６は不揮発性メモリセルのアレイ１０８を含む。他の実施形態においては、データ記憶アレイ１０６は、個別のＸデコーダ１１０およびＹデコーダ１１２をそれぞれ有し、選択されたメモリセル１０８へのアクセスを提供する。しかしながら、データ記憶装置１００のさまざまな要素の構成および動作は、必ずしも要求または限定されず、必要に応じて修正することができる。
【０００９】
他の例示的なデータ記憶装置１２０が図２で提供される。装置１２０は、本発明のさまざまな実施形態が有利にも実行され得る例示的な環境を示す。しかしながら、主張される発明は、図１に示されるＳＳＤのような回転記憶媒体には限定されない。
【００１０】
装置１２０は、ベースデッキ１２４および上部カバー１２６から形成される、実質的に密閉された筐体１２２を含む。内部配置されたスピンドルモータ１２８は、多くの磁気記憶媒体１３０を回転させるように構成される。媒体１３０は、各々がヘッドジンバルアッセンブリ（head gimbal assembly：ＨＧＡ）１３２によって支持された対応するデータ変換器のアレイ（読出／書込ヘッド）によってアクセスされる。各ＨＧＡ１３２は、フレキシブルサスペンション１３６を含むヘッドスタックアッセンブリ１３４（「アクチュエータ」）によって支持され、次に剛体のアクチュエータアーム１３８によって支持される。アクチュエータ１３４は、好ましくは、ボイスコイルモータ（ＶＣＭ）１４２への電流の印加を通して、カートリッジベアリングアッセンブリ１４０の周りを旋回する。このように、ＶＣＭ１４２の制御された動作は、（１４４で数値的に示される）変換器が、そこへデータを記憶しまたはそこからデータを引き出すための、媒体表面上に定められたトラック（図示せず）に一致するようにする。
【００１１】
図１および図２のデータ記憶装置１００，１２０はいくつかの構造パラメータおよび動作パラメータを変化するが、データを記憶するために磁気メモリの使用が一貫して用いられる。各記憶装置１００，１２０において利用され得るそのような磁気メモリの１つは、複数の論理状態に一致する複数の磁化方向を記憶することができるマルチビットメモリである。多くの論理状態の記憶は、各記憶装置１００および１２０が、アレイ１０６または媒体１３０におけるメモリの密度を増加することなく、複数の従前の単一ビットメモリを格納できるようにする。
【００１２】
図３Ａおよび図３Ｂは、本発明のさまざまな実施形態に従って構築されたマルチビットメモリを一般的に示す。図３Ａは、二重ビット記憶が可能なマルチビットメモリ１５０を示す。メモリ１５０は、各々が、予め定められた磁化方向にプログラムし、かつ実質的にそれを保持することが可能である第１の記憶層１５４および第２の記憶層１５６の間に配置される、磁気選択層１５２を有する。理解されるように、二重磁気記憶層１５４および１５６の存在は、単一ビットメモリに共通して関連する従来の２つの論理状態に代えて、記憶および読出しがされる４つの論理状態を可能にする。
【００１３】
しかしながら、マルチビットメモリは、図３におけるマルチビットメモリの三重ビット記憶によって示されるように、二重ビット記憶には限定されない。メモリの３つの異なるビットの記憶は、２つの磁気選択層１６２および１６４によって可能とされ、その各々は３つの記憶素子１６６，１６８，１７０のうちの２つの間に配置される。マルチビットメモリ１５０または１６０のいずれかの磁気選択層は、磁気シールドまたは磁気導体のいずれかに構成可能とすることによって、予め定められた記憶層の選択的プログラミングを可能とする。つまり、選択層１５２，１６２，１６４は、磁気飽和がないときには磁気遮蔽を示すとともに磁気飽和があるときには磁気導体性を示す、低保磁力を有する軟磁性材料であり得る。
【００１４】
磁気飽和および結果としての特定の選択層の磁気導体性は、論理状態の読出しまたはプログラミングのための記憶層の選択を可能にする。たとえば、選択層１５２の磁気飽和は、論理状態が記憶層１５４および１５６へ同時にプログラミングされることを可能にする。反対に、選択層１５２における飽和の欠如は、第２の記憶層１５６からのプログラミングを遮断するとともに、第１の記憶層１５４の個別プログラミングを可能とする。二重ビットのこのような個別のプログラミングは、マルチビットメモリ１５０についての４つの異なる論理状態、およびマルチビットメモリ１６０についての８つの論理状態を提供する。
【００１５】
マルチビットメモリにおける特定の記憶層を選び出す能力は、両方の記憶層を共通の磁化方向にプログラミングすることによる、プログラミング時間およびエネルギを低減するさらなる利益を与え得る。実際には、記憶層は、同時に共通の磁化方向にプログラミングすることができる高保磁力を有する硬磁性材料で構築され得、それは、単一のステップで２つまたはより多くのビットをプログラムするように機能し、それによって、後続のプログラミング時間およびエネルギを排除する。
【００１６】
各マルチビットメモリは、各記憶層について共通の磁化方向を有するが、記憶層を個別にプログラムする能力は、さまざまな層に存在する異なる方向、および対応する論理状態を可能とする。図４Ａ〜図４Ｄは、概して、本発明の実施形態に従うマルチビットメモリ１８０において、さまざまなビットを個別に選択しかつプログラムする、さまざまな例示的なステップを示す。
【００１７】
マルチビットメモリ１８０は、低保磁力選択層１８６によって分離された、一対の高保磁力記憶層１８２，１８４を有する。各記憶層が、異なる磁化方向とともに図４Ａに示され、その磁化方向は限定されずランダムな磁化として見なされるべきである。図４Ｂにおいて、選択層１８６は、選択ソース１８８からの磁化によって飽和する。いくつかの実施形態においては、選択ソース１８８が、メモリ１８０のいくつかまたはすべてと、接触的に隣接し、その層に予め定められた方向の電流を流すことによって選択層１８６を飽和させる。一方、他の実施形態においては、選択ソース１８８は、選択層１８６に隣接しているに過ぎず、予め定められた磁場でその層を飽和させる。
【００１８】
選択層１８６の磁化方向は、記憶層１８２および１８４のランダムな磁化方向には悪影響を与えないことに注意すべきである。しかしながら、このような飽和は、図４Ｃに示されるように、プログラムソース１９０が各記憶層１８２および１８４の磁化方向を同時に設定することができるようにする磁気導体を提供する。上述のように、メモリ１８０は、図４Ｃに示されるステップの後に、２つの論理状態（データのビット）でプログラムされるが、さらなるプログラミングが、記憶層内に異なる磁化を設定するために必要とされる。
【００１９】
図４Ｄは、選択ソース１８８が、プログラミングソース１９０からの磁化に対して、第２の記憶層１８４に到達することからの磁気シールドとして後続的に機能する選択層１８６をもはや飽和させないようなさらなるプログラミングを示す。このように、選択ソース１８８からの磁気エネルギの除去は、選択層１８６が磁気不飽和になるとともにプログラムソース１９０の遠位の記憶層１８４のプログラミングを妨げるように作用することを誘導する。しかしながら、選択層１８６の脱飽和は、第１の記憶層１８２の磁気受容力を禁止せず、第１の記憶層１８２は第２の記憶層１８４の反対の磁化方向にプログラムされ得る。
【００２０】
記憶層１８２および１８４の高保磁力は、磁気エネルギの除去によってデフォルトの不飽和磁化状態に復帰する選択層１８６の低保磁力とは対照的に、メモリ１８０が各記憶層においてプログラムされた磁化方向を維持できるようにする。したがって、メモリ１８０は、個別にまたは組み合わせてプログラムされ得る複数のビットを有する不揮発性である。
【００２１】
さらに、メモリ１８０に記憶されたデータの複数のビットは、個別にまたは組み合わされて読み出すことができる。さまざまな磁気検出装置は、磁気抵抗およびホール効果のような磁場検出、ならびに電流検出を通して、記憶層１８２および１８４のプログラムされた磁化を検出することができる。メモリ１８０の読出しは、第２の記憶層１８４の磁化の検出を制御する選択層１８６の磁化飽和を伴うプログラミングステップと同様に制御され得る。したがって、１つまたはすべての記憶層は、さまざまな装置によって選択され、かつ読み出され得る。
【００２２】
マルチビットメモリ１８０は、データビットに対応する二重記憶層を有するが、図４Ａ〜図４Ｄに示されるさまざまステップは、図３Ｂの三重ビットメモリのように、任意の数のビットを有するマルチビットメモリをプログラムするように同様に用いられ得る。１つより多くの選択層を有するこのようなメモリのプログラミングおよび読出しは、さまざまな選択層を磁気的に飽和させる追加のステップを有し、メモリを通る磁化の流れを可能とする。そのため、メモリのすべてよりも少ない選択層は、利用可能な記憶層のすべてよりは少ないプログラミングおよび読出しを可能とするために飽和され得る。
【００２３】
物理サイズの最小限の増加でデータ記憶容量を強化する能力は、マルチビットメモリを、多くのデータ記憶装置用途のための特に良好な候補にする。図５は、各メモリセル２０２が異なるデータビットに対応する少なくとも２つの記憶層２０４を有する、マルチビットメモリのアレイの例示的なページ２００部分を示す。各セル２０２は、アレイ２００の各層を同時に飽和させる選択ドライバ２０６に接続される選択層を有する。
【００２４】
各セル２０２を活性化する選択ドライバ２０６を用いて、特定のセルの読出しおよびプログラミングが、特定のビットラインドライバ２０８およびソースラインドライバ２１０を活性化することによってなされ、ビットラインドライバ２０８およびソースラインドライバ２１０は、ビットライン（ＢＬ）およびソースライン（ＳＬ）を有する特定のセル２０２を通る回路経路を提供する。図示されるように、各ビットラインは、各セル２０２に接続されるプログラミングソースをトリガーし、必要に応じて、それぞれの記憶層２０４の磁化を設定する。
【００２５】
いくつかの実施形態においては、各セル２０２は、ソースラインに近位の第２のプログラミングソースを用いて構成され、それによって、（セル上方およびセル下方の双方の）各プログラミングソースがセルを通して単一の磁化方向をプログラムするように構成され、二極のプログラミングソースの必要性を排除する。他の実施形態においては、ビットラインドライバ２０８はセル２０２にデータを書き込み、一方、ソースラインドライバ２１０が論理状態を検出するための１つまたはより多くのセルを通して読出電流を送ることによってデータを読出す。
【００２６】
図６は、各メモリ２２２が、選択層２２０によって分離されるとともに予め定められた記憶層２２４を通してプログラミングソース２３０に接続された一対の記憶層２２４および２２６を有する、例示的なソリッドステートアレイの等角図を与える。上述のように、各記憶層２２４および２２６が選択層２２８対向する側の単極プログラミングソースに取り付けられ得るので、二極プログラミングソース２３０は必要とされない。アレイ２００はセル２２２の選択層２２８のすべてで作られる選択面２３２によって相互接続される。
【００２７】
選択面２３２は、連続材料、または選択ソース２３４による各セル２２２の同時磁気飽和を可能とする導電経路の相互接続グリッドであり得る。セル２２０の個別の読出しおよび書き込みが可能な、図５のライン経路のようなさまざまなビットライン経路およびソースライン経路をアレイ２２０が有することが予期される。
【００２８】
図５のソリッドステートページ２００および図６のアレイ２２０は、各セルの相互接続された電気構造による、いくつかの動作効率を提供する。異なる値を有するさまざまな論理状態が、選択ドライバ２０６の効果的な活性化、およびビットラインドライバ２０８からのデータの同時プログラミングによって、アレイ２００における１つまたはすべての記憶層２０４にすばやく書き込まれ得る。一方、アレイ２２０の読出しは、ページバーストおよび多重化のようなさまざまな処理を用いて容易化され、それは、信頼性のあるデータのリードバックを提供している間の効率を最大化する。
【００２９】
しかしながら、マルチビットメモリは図２のデータ記憶装置１２０のような回転記憶媒体において利用される場合に、実際的な利益を有する。例示的な回転記憶装置２４０の一部分の側面図が、図７に示され、それは、取り付けられたスピンドル２４４の中心軸について回転するように構成された回転媒体２４２を含む。媒体２４２は、複数の直径でさらに構成され、１つまたはより多くの選択ソース２４６が、データ記憶層２５０および２５２の間に配置された磁気選択層２４８にアクセスできるようにする。
【００３０】
第１の記憶層２５０よりも大きな直径を有する選択層２４８および第２の記憶層２５２を用いて、選択ソース２４６は、効果的に選択層２４８を磁気的に飽和させるとともに、一方または両方の記憶層へのアクセスを提供する。第１の記憶層２５０の低減された直径は、選択層２４８の露出部分上に、選択ソース２４６の固定された位置決めを可能にするが、選択ソース２４６は、媒体２４２について横方向に移動して、複数の異なる選択層を飽和させることが企図される。
【００３１】
選択ソース２４６の固定された位置決めは、変換アッセンブリ２５４についての十分な空間によって、変換器ヘッド２５６を用いて、媒体２４２のさまざまな部分にアクセスし、それへのデータの読出しおよび書込みができるようにする。つまり、アクチュエータアーム２５８は、変換器ヘッド２５６を、半径トラックおよび円周トラックのような媒体２４２の予め定められた領域へ移動させて、選択ソース２４６の干渉を気にすることなくデータを転送することができる。
【００３２】
理解されるように、媒体２４２は、選択層によって分離された任意の数のデータ記憶層で構成され得る。このような媒体は、対応する数の異なる直径を有し、記憶層への個別の読出しおよび書込みを行なうために必要とされる多くの選択層へのアクセスを可能とする。複数の選択ソースが、特定の選択層の露出領域上に配置され得るが、上述のように、媒体２４２にわたって横方向に移動する単一の選択ソースも予期される。
【００３３】
図８は、様々なマルチビットメモリの例示的な出力特性を示すグラフである。グラフ２６０は、概して、二重ビットおよび三重ビットメモリの双方の、経時的な可能出力電圧および対応するマルチビットメモリ磁化方向を示す。電圧２６２は、メモリにおける各ビットの、特定の磁化方向へ容易に変換することができる正および負の出力電圧、ならびに対応する論理状態を有する。マルチビットメモリの可能磁化方向に対応するさまざまな電圧の解析は、効果的なデータ読出しを可能とする磁化方向の各組合せについて、固有値が存在することを明らかにする。
【００３４】
そのため、メモリ２６４に対応する電圧のような値がデータ記憶装置から検出されると、その値は、記憶層の各々の磁化方向および２つのデータビットの論理状態を明らかに示す。そのような読出しは、固有の正および負の電圧が、８つの可能な磁化方向構成のうちのどれが存在しているかを明確にするので、３つのビットを含むことによって、効果的でありかつ信頼できる状態を維持する。図示されるように、メモリ２６６は、大きな正の電圧を用いてデータの３つのビットについて特定され、一方、メモリ２６８は異なる磁化方向を有する１つだけのビットを示す固有の正の電圧を有し得る。
【００３５】
図９は、本発明のさまざまな実施形態に従って実行される、例示的なマルチビットプログラミングルーチン２７０を提供する。ルーチン２７０は、ステップ２７２にて、選択層の対向する面に取付けられた少なくとも２つの記憶層を有するマルチビットメモリを提供するステップで始まる。与えられたメモリは、その後決定部２７４で評価されて、選択層の構造を決定する。つまり、ソリッドステートマルチビットメモリのアレイは、図６に与えられるような選択面を有し、一方、回転媒体は、図７に示されるような選択層を有する。
【００３６】
決定部２７４におけるマルチビット構造の決定は、選択ソースから生成されるバイアス場を用いて、ステップ２７６において選択面の飽和をもたらし、またはステップ２７８において選択層の飽和をもたらす。決定部２７４の決定にかかわらず、選択面／層の磁気飽和は、データ書込みまたは読出しのいずれかのために、プログラムソースによって第２の記憶層にアクセスできるようにする。そのアクセスは、ステップ２８０にて利用されて、第２の記憶層に予め定められた磁化方向をプログラムする。
【００３７】
その後、ステップ２８２において、選択ソースからのバイアス場が取り除かれ、選択層の低保磁力が、第２の記憶層へのアクセスをすばやく除去する。第１の記憶層の磁化方向が、ステップ２８０において第２の記憶層へプログラムされた方向と異なることが望まれる場合は、第１の記憶層への制限された磁気読出しおよび磁気書込みを用いて、ステップ２８４は第１の記憶層をプログラミングソースでプログラムする。
【００３８】
ルーチン２７０は、決定部２８６へ処理を進め、マルチビットメモリの構造が再び評価されて、複数の選択層／面が存在するか否かを判断する。他の選択層／面が、まさにマルチビットメモリの一部である場合は、ルーチン２７０は、決定部２７４に処理を戻し、選択構造が再度解析され、そしてバイアス力で飽和されて他の記憶層の絶縁およびプログラミングを可能とする。記憶層の飽和およびプログラミングは、すべての記憶層が所望の論理状態にプログラムされるまで、決定部２８６で継続される。
【００３９】
最後に、飽和されるべき、残された選択層／面がなくなると、ルーチン２７０はステップ２８８にて終了する。図３Ａおよび図３Ｂの二重および三重ビットメモリのようなマルチビットメモリのさまざまな構成は、図９に示されるすべてのステップおよび決定には従わなくても、読出しおよびプログラムすることができることに注意すべきである。ルーチン２７０の非制限の性質は、多くの可能な選択層と、ある状況において個別にまたは組合せでプログラムされ得る所望の記憶層との産物である。
【００４０】
たとえば、２つの選択層を有する三重ビットメモリは、もしプログラムソースに最も近い２つの記憶層が同じ磁化方向である場合には、選択層を一度だけ飽和させるだけでよい。したがって、第２の記憶層からのバイアス力の除去は、上部の２つの記憶層において、各記憶層を順々に絶縁することなく同時にプログラムすることを可能にする。したがって、図９のルーチン２７０は、必ずしも必要とされずまたは限定されず、必要に応じて、さまざまなステップを、省略し、移動し、または追加することができる。
【００４１】
さらに、記憶層の数値的表示に注意すべきである。記憶層は、ここでは、プログラミング層との近さにしたがって表示されていると理解されるべきである。つまり、プログラミングソースに最も近い記憶層が第１の記憶層であり、一方、プログラミング層に最も遠位である記憶層が、最大の数値の記憶層である。このような態様において、二重ビットマルチビットメモリにおける第２の記憶層は、プログラミングソースと第２の記憶層との間に選択層を有する。
【００４２】
本開示において説明されたマルチビットメモリの構成および材料特性は、物理サイズの最小限の増加でデータ記憶容量を増加させることを可能にすることが理解され得る。高保磁力を有する記憶層同士の間に配置される低保磁力を有する磁気選択層の配置は、個別プログラミングのための記憶層の絶縁を可能とする。さらに、プログラムされたビットの効果的な決定を可能とする固有の出力電圧のために、多くの磁化方向にもかかわらず、複数ビットの追加はメモリの信頼性に影響を与えない。
【００４３】
たとえ、本発明のさまざまな実施形態の多くの特徴および利点が、本発明のさまざまな実施形態の構造および機能の詳細とともに上記の説明に記載されたとしても、この詳細な説明はほんの例示的なものに過ぎず、詳細において、特に本発明の原理の範囲内で部品の構造および配列の点において、添付の特許請求の範囲に表現された語句の広く一般的な意味によって示される全範囲までの変更がなされても良いことが理解されるべきである。たとえば、本発明の精神および範囲から逸脱することなく、特定の用途に応じて、特定の素子を変化してもよい。
【技術分野】
【０００１】
発明の要約
本発明のさまざまな実施形態は、概して、選択可能な磁気層でアクセスすることができるマルチビットメモリに向けられる。
【発明の概要】
【課題を解決するための手段】
【０００２】
本発明のさまざまな実施形態は、概して、各々が高保磁力を有する第１および第２の記憶層の間に配置される低保磁力を有する第１の選択層に向けられる。第１の選択層の磁気飽和に応答して、第２の記憶装置への論理状態のプログラミングが許可される。
【０００３】
本発明のさまざまな実施形態を特徴付けるこれらおよび他の特徴および利点は、以下の詳細な説明および添付の図面に照らして理解され得る。
【図面の簡単な説明】
【０００４】
【図１】本発明のさまざまな実施形態に従って構築されかつ動作されるようなデータ記憶装置へのデータの読出しおよび書込みのために用いられる例示的な回路の概略図である。
【図２】例示的なデータ記憶装置の斜視図である。
【図３Ａ】図１および図２のデータ記憶装置において用いることができる、例示的なマルチビットメモリのブロック図を一般的に示す図である。
【図３Ｂ】図１および図２のデータ記憶装置において用いることができる、例示的なマルチビットメモリのブロック図を一般的に示す図である。
【図４Ａ】さまざまな実施形態に従って実行される、さまざまな例示的な動作ステージにおける、図３Ａのマルチビットメモリを示す図である。
【図４Ｂ】さまざまな実施形態に従って実行される、さまざまな例示的な動作ステージにおける、図３Ａのマルチビットメモリを示す図である。
【図４Ｃ】さまざまな実施形態に従って実行される、さまざまな例示的な動作ステージにおける、図３Ａのマルチビットメモリを示す図である。
【図４Ｄ】さまざまな実施形態に従って実行される、さまざまな例示的な動作ステージにおける、図３Ａのマルチビットメモリを示す図である。
【図５】本発明のさまざまな実施形態に従って構築されかつ動作されるマルチビットメモリのアレイの例示的な部分の回路図である。
【図６】マルチビットメモリのアレイの等角図である。
【図７】本発明のさまざまな実施形態に従ってマルチビットメモリが実現され得る例示的な環境を示す図である。
【図８】図３Ａおよび図３Ｂのマルチビットメモリの例示的な動作特性のグラフである。
【図９】本発明のさまざまな実施形態に従って実行される、例示的な「マルチビットプログラミング」ルーチンのフローチャートである。
【発明を実施するための形態】
【０００５】
詳細な説明
本開示は、概して、選択可能な磁気層でアクセスすることができるマルチビットメモリに向けられる。データ記憶装置がより小さくなるにつれ、産業界は、高データ転送レートおよび完全性を維持しながら、データ容量を増加させている。データ記憶装置は、データ容量を増加させるために多くの構造および処理を採用することができるが、低減されたフォームファクタは、データ完全性を犠牲にして、製造許容範囲および動作許容範囲の双方を制限する。データ記憶装置のサイズが小さくなるにつれ、産業界は、装置内の各データ記憶場所において、データの複数のビットを記憶することを追及してきた。
【０００６】
したがって、マルチビットメモリは、磁気的に飽和したときにデータ記憶層の１つに論理状態をプログラミングすることを可能とする磁気選択層の対向する側に一対のデータ記憶層を配置することによって達成することができる。記憶層同士の間に磁気選択層を配置することによって、選択層が磁気的に飽和された後に、特定の記憶層が個別にプログラムされ得る。各ビットが選択的にプログラムされるこのようなマルチビットメモリは、データ転送レート、製造プロセス、またはデータ完全性を妨げることなく、データ記憶容量の増加を提供する。
【０００７】
図１は、概して、本発明のさまざまな実施形態に従って構築されかつ動作されるデータ記憶装置１００の機能ブロック図を提供する。装置１００は、上位コントローラ１０２と、インターフェース（Ｉ／Ｆ）回路１０４と、データ記憶アレイ１０６とを含む。Ｉ／Ｆ回路１０４は、コントローラ１０２の指示の下で動作し、アレイ１０６とホスト装置（図示せず）との間でユーザデータを転送する。
【０００８】
いくつかの実施形態においては、装置はソリッドステートドライブ（solid-state drive：ＳＳＤ）として特徴付けられ、コントローラ１０２はプログラマブルマイクロコントローラであり、アレイ１０６は不揮発性メモリセルのアレイ１０８を含む。他の実施形態においては、データ記憶アレイ１０６は、個別のＸデコーダ１１０およびＹデコーダ１１２をそれぞれ有し、選択されたメモリセル１０８へのアクセスを提供する。しかしながら、データ記憶装置１００のさまざまな要素の構成および動作は、必ずしも要求または限定されず、必要に応じて修正することができる。
【０００９】
他の例示的なデータ記憶装置１２０が図２で提供される。装置１２０は、本発明のさまざまな実施形態が有利にも実行され得る例示的な環境を示す。しかしながら、主張される発明は、図１に示されるＳＳＤのような回転記憶媒体には限定されない。
【００１０】
装置１２０は、ベースデッキ１２４および上部カバー１２６から形成される、実質的に密閉された筐体１２２を含む。内部配置されたスピンドルモータ１２８は、多くの磁気記憶媒体１３０を回転させるように構成される。媒体１３０は、各々がヘッドジンバルアッセンブリ（head gimbal assembly：ＨＧＡ）１３２によって支持された対応するデータ変換器のアレイ（読出／書込ヘッド）によってアクセスされる。各ＨＧＡ１３２は、フレキシブルサスペンション１３６を含むヘッドスタックアッセンブリ１３４（「アクチュエータ」）によって支持され、次に剛体のアクチュエータアーム１３８によって支持される。アクチュエータ１３４は、好ましくは、ボイスコイルモータ（ＶＣＭ）１４２への電流の印加を通して、カートリッジベアリングアッセンブリ１４０の周りを旋回する。このように、ＶＣＭ１４２の制御された動作は、（１４４で数値的に示される）変換器が、そこへデータを記憶しまたはそこからデータを引き出すための、媒体表面上に定められたトラック（図示せず）に一致するようにする。
【００１１】
図１および図２のデータ記憶装置１００，１２０はいくつかの構造パラメータおよび動作パラメータを変化するが、データを記憶するために磁気メモリの使用が一貫して用いられる。各記憶装置１００，１２０において利用され得るそのような磁気メモリの１つは、複数の論理状態に一致する複数の磁化方向を記憶することができるマルチビットメモリである。多くの論理状態の記憶は、各記憶装置１００および１２０が、アレイ１０６または媒体１３０におけるメモリの密度を増加することなく、複数の従前の単一ビットメモリを格納できるようにする。
【００１２】
図３Ａおよび図３Ｂは、本発明のさまざまな実施形態に従って構築されたマルチビットメモリを一般的に示す。図３Ａは、二重ビット記憶が可能なマルチビットメモリ１５０を示す。メモリ１５０は、各々が、予め定められた磁化方向にプログラムし、かつ実質的にそれを保持することが可能である第１の記憶層１５４および第２の記憶層１５６の間に配置される、磁気選択層１５２を有する。理解されるように、二重磁気記憶層１５４および１５６の存在は、単一ビットメモリに共通して関連する従来の２つの論理状態に代えて、記憶および読出しがされる４つの論理状態を可能にする。
【００１３】
しかしながら、マルチビットメモリは、図３におけるマルチビットメモリの三重ビット記憶によって示されるように、二重ビット記憶には限定されない。メモリの３つの異なるビットの記憶は、２つの磁気選択層１６２および１６４によって可能とされ、その各々は３つの記憶素子１６６，１６８，１７０のうちの２つの間に配置される。マルチビットメモリ１５０または１６０のいずれかの磁気選択層は、磁気シールドまたは磁気導体のいずれかに構成可能とすることによって、予め定められた記憶層の選択的プログラミングを可能とする。つまり、選択層１５２，１６２，１６４は、磁気飽和がないときには磁気遮蔽を示すとともに磁気飽和があるときには磁気導体性を示す、低保磁力を有する軟磁性材料であり得る。
【００１４】
磁気飽和および結果としての特定の選択層の磁気導体性は、論理状態の読出しまたはプログラミングのための記憶層の選択を可能にする。たとえば、選択層１５２の磁気飽和は、論理状態が記憶層１５４および１５６へ同時にプログラミングされることを可能にする。反対に、選択層１５２における飽和の欠如は、第２の記憶層１５６からのプログラミングを遮断するとともに、第１の記憶層１５４の個別プログラミングを可能とする。二重ビットのこのような個別のプログラミングは、マルチビットメモリ１５０についての４つの異なる論理状態、およびマルチビットメモリ１６０についての８つの論理状態を提供する。
【００１５】
マルチビットメモリにおける特定の記憶層を選び出す能力は、両方の記憶層を共通の磁化方向にプログラミングすることによる、プログラミング時間およびエネルギを低減するさらなる利益を与え得る。実際には、記憶層は、同時に共通の磁化方向にプログラミングすることができる高保磁力を有する硬磁性材料で構築され得、それは、単一のステップで２つまたはより多くのビットをプログラムするように機能し、それによって、後続のプログラミング時間およびエネルギを排除する。
【００１６】
各マルチビットメモリは、各記憶層について共通の磁化方向を有するが、記憶層を個別にプログラムする能力は、さまざまな層に存在する異なる方向、および対応する論理状態を可能とする。図４Ａ〜図４Ｄは、概して、本発明の実施形態に従うマルチビットメモリ１８０において、さまざまなビットを個別に選択しかつプログラムする、さまざまな例示的なステップを示す。
【００１７】
マルチビットメモリ１８０は、低保磁力選択層１８６によって分離された、一対の高保磁力記憶層１８２，１８４を有する。各記憶層が、異なる磁化方向とともに図４Ａに示され、その磁化方向は限定されずランダムな磁化として見なされるべきである。図４Ｂにおいて、選択層１８６は、選択ソース１８８からの磁化によって飽和する。いくつかの実施形態においては、選択ソース１８８が、メモリ１８０のいくつかまたはすべてと、接触的に隣接し、その層に予め定められた方向の電流を流すことによって選択層１８６を飽和させる。一方、他の実施形態においては、選択ソース１８８は、選択層１８６に隣接しているに過ぎず、予め定められた磁場でその層を飽和させる。
【００１８】
選択層１８６の磁化方向は、記憶層１８２および１８４のランダムな磁化方向には悪影響を与えないことに注意すべきである。しかしながら、このような飽和は、図４Ｃに示されるように、プログラムソース１９０が各記憶層１８２および１８４の磁化方向を同時に設定することができるようにする磁気導体を提供する。上述のように、メモリ１８０は、図４Ｃに示されるステップの後に、２つの論理状態（データのビット）でプログラムされるが、さらなるプログラミングが、記憶層内に異なる磁化を設定するために必要とされる。
【００１９】
図４Ｄは、選択ソース１８８が、プログラミングソース１９０からの磁化に対して、第２の記憶層１８４に到達することからの磁気シールドとして後続的に機能する選択層１８６をもはや飽和させないようなさらなるプログラミングを示す。このように、選択ソース１８８からの磁気エネルギの除去は、選択層１８６が磁気不飽和になるとともにプログラムソース１９０の遠位の記憶層１８４のプログラミングを妨げるように作用することを誘導する。しかしながら、選択層１８６の脱飽和は、第１の記憶層１８２の磁気受容力を禁止せず、第１の記憶層１８２は第２の記憶層１８４の反対の磁化方向にプログラムされ得る。
【００２０】
記憶層１８２および１８４の高保磁力は、磁気エネルギの除去によってデフォルトの不飽和磁化状態に復帰する選択層１８６の低保磁力とは対照的に、メモリ１８０が各記憶層においてプログラムされた磁化方向を維持できるようにする。したがって、メモリ１８０は、個別にまたは組み合わせてプログラムされ得る複数のビットを有する不揮発性である。
【００２１】
さらに、メモリ１８０に記憶されたデータの複数のビットは、個別にまたは組み合わされて読み出すことができる。さまざまな磁気検出装置は、磁気抵抗およびホール効果のような磁場検出、ならびに電流検出を通して、記憶層１８２および１８４のプログラムされた磁化を検出することができる。メモリ１８０の読出しは、第２の記憶層１８４の磁化の検出を制御する選択層１８６の磁化飽和を伴うプログラミングステップと同様に制御され得る。したがって、１つまたはすべての記憶層は、さまざまな装置によって選択され、かつ読み出され得る。
【００２２】
マルチビットメモリ１８０は、データビットに対応する二重記憶層を有するが、図４Ａ〜図４Ｄに示されるさまざまステップは、図３Ｂの三重ビットメモリのように、任意の数のビットを有するマルチビットメモリをプログラムするように同様に用いられ得る。１つより多くの選択層を有するこのようなメモリのプログラミングおよび読出しは、さまざまな選択層を磁気的に飽和させる追加のステップを有し、メモリを通る磁化の流れを可能とする。そのため、メモリのすべてよりも少ない選択層は、利用可能な記憶層のすべてよりは少ないプログラミングおよび読出しを可能とするために飽和され得る。
【００２３】
物理サイズの最小限の増加でデータ記憶容量を強化する能力は、マルチビットメモリを、多くのデータ記憶装置用途のための特に良好な候補にする。図５は、各メモリセル２０２が異なるデータビットに対応する少なくとも２つの記憶層２０４を有する、マルチビットメモリのアレイの例示的なページ２００部分を示す。各セル２０２は、アレイ２００の各層を同時に飽和させる選択ドライバ２０６に接続される選択層を有する。
【００２４】
各セル２０２を活性化する選択ドライバ２０６を用いて、特定のセルの読出しおよびプログラミングが、特定のビットラインドライバ２０８およびソースラインドライバ２１０を活性化することによってなされ、ビットラインドライバ２０８およびソースラインドライバ２１０は、ビットライン（ＢＬ）およびソースライン（ＳＬ）を有する特定のセル２０２を通る回路経路を提供する。図示されるように、各ビットラインは、各セル２０２に接続されるプログラミングソースをトリガーし、必要に応じて、それぞれの記憶層２０４の磁化を設定する。
【００２５】
いくつかの実施形態においては、各セル２０２は、ソースラインに近位の第２のプログラミングソースを用いて構成され、それによって、（セル上方およびセル下方の双方の）各プログラミングソースがセルを通して単一の磁化方向をプログラムするように構成され、二極のプログラミングソースの必要性を排除する。他の実施形態においては、ビットラインドライバ２０８はセル２０２にデータを書き込み、一方、ソースラインドライバ２１０が論理状態を検出するための１つまたはより多くのセルを通して読出電流を送ることによってデータを読出す。
【００２６】
図６は、各メモリ２２２が、選択層２２０によって分離されるとともに予め定められた記憶層２２４を通してプログラミングソース２３０に接続された一対の記憶層２２４および２２６を有する、例示的なソリッドステートアレイの等角図を与える。上述のように、各記憶層２２４および２２６が選択層２２８対向する側の単極プログラミングソースに取り付けられ得るので、二極プログラミングソース２３０は必要とされない。アレイ２００はセル２２２の選択層２２８のすべてで作られる選択面２３２によって相互接続される。
【００２７】
選択面２３２は、連続材料、または選択ソース２３４による各セル２２２の同時磁気飽和を可能とする導電経路の相互接続グリッドであり得る。セル２２０の個別の読出しおよび書き込みが可能な、図５のライン経路のようなさまざまなビットライン経路およびソースライン経路をアレイ２２０が有することが予期される。
【００２８】
図５のソリッドステートページ２００および図６のアレイ２２０は、各セルの相互接続された電気構造による、いくつかの動作効率を提供する。異なる値を有するさまざまな論理状態が、選択ドライバ２０６の効果的な活性化、およびビットラインドライバ２０８からのデータの同時プログラミングによって、アレイ２００における１つまたはすべての記憶層２０４にすばやく書き込まれ得る。一方、アレイ２２０の読出しは、ページバーストおよび多重化のようなさまざまな処理を用いて容易化され、それは、信頼性のあるデータのリードバックを提供している間の効率を最大化する。
【００２９】
しかしながら、マルチビットメモリは図２のデータ記憶装置１２０のような回転記憶媒体において利用される場合に、実際的な利益を有する。例示的な回転記憶装置２４０の一部分の側面図が、図７に示され、それは、取り付けられたスピンドル２４４の中心軸について回転するように構成された回転媒体２４２を含む。媒体２４２は、複数の直径でさらに構成され、１つまたはより多くの選択ソース２４６が、データ記憶層２５０および２５２の間に配置された磁気選択層２４８にアクセスできるようにする。
【００３０】
第１の記憶層２５０よりも大きな直径を有する選択層２４８および第２の記憶層２５２を用いて、選択ソース２４６は、効果的に選択層２４８を磁気的に飽和させるとともに、一方または両方の記憶層へのアクセスを提供する。第１の記憶層２５０の低減された直径は、選択層２４８の露出部分上に、選択ソース２４６の固定された位置決めを可能にするが、選択ソース２４６は、媒体２４２について横方向に移動して、複数の異なる選択層を飽和させることが企図される。
【００３１】
選択ソース２４６の固定された位置決めは、変換アッセンブリ２５４についての十分な空間によって、変換器ヘッド２５６を用いて、媒体２４２のさまざまな部分にアクセスし、それへのデータの読出しおよび書込みができるようにする。つまり、アクチュエータアーム２５８は、変換器ヘッド２５６を、半径トラックおよび円周トラックのような媒体２４２の予め定められた領域へ移動させて、選択ソース２４６の干渉を気にすることなくデータを転送することができる。
【００３２】
理解されるように、媒体２４２は、選択層によって分離された任意の数のデータ記憶層で構成され得る。このような媒体は、対応する数の異なる直径を有し、記憶層への個別の読出しおよび書込みを行なうために必要とされる多くの選択層へのアクセスを可能とする。複数の選択ソースが、特定の選択層の露出領域上に配置され得るが、上述のように、媒体２４２にわたって横方向に移動する単一の選択ソースも予期される。
【００３３】
図８は、様々なマルチビットメモリの例示的な出力特性を示すグラフである。グラフ２６０は、概して、二重ビットおよび三重ビットメモリの双方の、経時的な可能出力電圧および対応するマルチビットメモリ磁化方向を示す。電圧２６２は、メモリにおける各ビットの、特定の磁化方向へ容易に変換することができる正および負の出力電圧、ならびに対応する論理状態を有する。マルチビットメモリの可能磁化方向に対応するさまざまな電圧の解析は、効果的なデータ読出しを可能とする磁化方向の各組合せについて、固有値が存在することを明らかにする。
【００３４】
そのため、メモリ２６４に対応する電圧のような値がデータ記憶装置から検出されると、その値は、記憶層の各々の磁化方向および２つのデータビットの論理状態を明らかに示す。そのような読出しは、固有の正および負の電圧が、８つの可能な磁化方向構成のうちのどれが存在しているかを明確にするので、３つのビットを含むことによって、効果的でありかつ信頼できる状態を維持する。図示されるように、メモリ２６６は、大きな正の電圧を用いてデータの３つのビットについて特定され、一方、メモリ２６８は異なる磁化方向を有する１つだけのビットを示す固有の正の電圧を有し得る。
【００３５】
図９は、本発明のさまざまな実施形態に従って実行される、例示的なマルチビットプログラミングルーチン２７０を提供する。ルーチン２７０は、ステップ２７２にて、選択層の対向する面に取付けられた少なくとも２つの記憶層を有するマルチビットメモリを提供するステップで始まる。与えられたメモリは、その後決定部２７４で評価されて、選択層の構造を決定する。つまり、ソリッドステートマルチビットメモリのアレイは、図６に与えられるような選択面を有し、一方、回転媒体は、図７に示されるような選択層を有する。
【００３６】
決定部２７４におけるマルチビット構造の決定は、選択ソースから生成されるバイアス場を用いて、ステップ２７６において選択面の飽和をもたらし、またはステップ２７８において選択層の飽和をもたらす。決定部２７４の決定にかかわらず、選択面／層の磁気飽和は、データ書込みまたは読出しのいずれかのために、プログラムソースによって第２の記憶層にアクセスできるようにする。そのアクセスは、ステップ２８０にて利用されて、第２の記憶層に予め定められた磁化方向をプログラムする。
【００３７】
その後、ステップ２８２において、選択ソースからのバイアス場が取り除かれ、選択層の低保磁力が、第２の記憶層へのアクセスをすばやく除去する。第１の記憶層の磁化方向が、ステップ２８０において第２の記憶層へプログラムされた方向と異なることが望まれる場合は、第１の記憶層への制限された磁気読出しおよび磁気書込みを用いて、ステップ２８４は第１の記憶層をプログラミングソースでプログラムする。
【００３８】
ルーチン２７０は、決定部２８６へ処理を進め、マルチビットメモリの構造が再び評価されて、複数の選択層／面が存在するか否かを判断する。他の選択層／面が、まさにマルチビットメモリの一部である場合は、ルーチン２７０は、決定部２７４に処理を戻し、選択構造が再度解析され、そしてバイアス力で飽和されて他の記憶層の絶縁およびプログラミングを可能とする。記憶層の飽和およびプログラミングは、すべての記憶層が所望の論理状態にプログラムされるまで、決定部２８６で継続される。
【００３９】
最後に、飽和されるべき、残された選択層／面がなくなると、ルーチン２７０はステップ２８８にて終了する。図３Ａおよび図３Ｂの二重および三重ビットメモリのようなマルチビットメモリのさまざまな構成は、図９に示されるすべてのステップおよび決定には従わなくても、読出しおよびプログラムすることができることに注意すべきである。ルーチン２７０の非制限の性質は、多くの可能な選択層と、ある状況において個別にまたは組合せでプログラムされ得る所望の記憶層との産物である。
【００４０】
たとえば、２つの選択層を有する三重ビットメモリは、もしプログラムソースに最も近い２つの記憶層が同じ磁化方向である場合には、選択層を一度だけ飽和させるだけでよい。したがって、第２の記憶層からのバイアス力の除去は、上部の２つの記憶層において、各記憶層を順々に絶縁することなく同時にプログラムすることを可能にする。したがって、図９のルーチン２７０は、必ずしも必要とされずまたは限定されず、必要に応じて、さまざまなステップを、省略し、移動し、または追加することができる。
【００４１】
さらに、記憶層の数値的表示に注意すべきである。記憶層は、ここでは、プログラミング層との近さにしたがって表示されていると理解されるべきである。つまり、プログラミングソースに最も近い記憶層が第１の記憶層であり、一方、プログラミング層に最も遠位である記憶層が、最大の数値の記憶層である。このような態様において、二重ビットマルチビットメモリにおける第２の記憶層は、プログラミングソースと第２の記憶層との間に選択層を有する。
【００４２】
本開示において説明されたマルチビットメモリの構成および材料特性は、物理サイズの最小限の増加でデータ記憶容量を増加させることを可能にすることが理解され得る。高保磁力を有する記憶層同士の間に配置される低保磁力を有する磁気選択層の配置は、個別プログラミングのための記憶層の絶縁を可能とする。さらに、プログラムされたビットの効果的な決定を可能とする固有の出力電圧のために、多くの磁化方向にもかかわらず、複数ビットの追加はメモリの信頼性に影響を与えない。
【００４３】
たとえ、本発明のさまざまな実施形態の多くの特徴および利点が、本発明のさまざまな実施形態の構造および機能の詳細とともに上記の説明に記載されたとしても、この詳細な説明はほんの例示的なものに過ぎず、詳細において、特に本発明の原理の範囲内で部品の構造および配列の点において、添付の特許請求の範囲に表現された語句の広く一般的な意味によって示される全範囲までの変更がなされても良いことが理解されるべきである。たとえば、本発明の精神および範囲から逸脱することなく、特定の用途に応じて、特定の素子を変化してもよい。
【特許請求の範囲】
【請求項１】
装置であって、
各々が高保磁力を有する第１および第２の記憶層の間に配置される低保磁力を有する第１の選択層を備え、
前記第１の選択層の磁気飽和は、前記第２の記憶層への論理状態のプログラミングを可能とする、装置。
【請求項２】
第１のソースは、前記論理状態をプログラムし、
第２のソースは、前記選択層を飽和させる、請求項１に記載の装置。
【請求項３】
前記選択層は、飽和するまでは磁気透過性である軟磁性材料である、請求項１に記載の装置。
【請求項４】
前記記憶層は、各々、硬磁性材料である、請求項１に記載の装置。
【請求項５】
前記第１の記憶層は前記第１のソースの近位であり、かつ前記第２の記憶層は前記第１のソースの遠位であり、それによって、前記選択層は第２の記憶層と前記第１のソースとの間にある、請求項２に記載の装置。
【請求項６】
前記選択層は、前記選択層の外部で生成される磁場によって飽和させられる、請求項１に記載の装置。
【請求項７】
前記第１および第２の記憶層は、同時に複数の論理状態を記憶することができる不揮発性メモリセルを含む、請求項１に記載の装置。
【請求項８】
前記選択層は、複数のメモリセルを相互接続する共通面である、請求項７に記載の装置。
【請求項９】
前記選択層は、前記選択層を流れる電流によって飽和させられる、請求項７に記載の装置。
【請求項１０】
各メモリセルは、記憶層に接触して隣接するプログラミングソースを有する、請求項８に記載の装置。
【請求項１１】
前記選択層は、中心軸の周りを回転するとともに、第１の直径を有する、請求項１に記載の装置。
【請求項１２】
前記第２の記憶層は、前記第１の直径を有し、
前記第１の記憶層は、前記第１の直径よりも小さい第２の直径を有する、請求項１１に記載の装置。
【請求項１３】
第２の選択層によって前記第２の記憶層から分離された、高保磁力を有する第３の記憶層をさらに備える、請求項１に記載の装置。
【請求項１４】
前記選択層の飽和は、前記第２の記憶層に前記論理状態をプログラムするプログラム場に垂直なバイアス磁場を有する、請求項１に記載の装置。
【請求項１５】
方法であって、
各々が高保磁力を有する第１および第２の記憶層の間に配置される低保磁力を有する第１の選択層を提供するステップと、
前記第１の選択層の磁気飽和に応答して、前記第２の記憶層に第１の論理状態をプログラミングするステップとを備える、方法。
【請求項１６】
前記第１の選択層は、前記第１の選択層が前記第２の記憶層を磁気的に遮蔽するように誘導するために除去される磁気バイアス場を用いて磁気的に飽和させられる、請求項１５に記載の方法。
【請求項１７】
前記第１の記憶層は、前記第１の選択層が磁気的に飽和していない間に、第２の論理状態にプログラムされる、請求項１５に記載の方法。
【請求項１８】
前記第１および第２の記憶層の論理状態は、前記第１の選択層の磁気飽和に応答して同時に読み出すことができる、請求項１５に記載の方法。
【請求項１９】
装置であって、
各々が高保磁力を有する第１および第２の記憶層の間に配置される低保磁力を有する第１の選択層を備え、
前記第１の記憶層は、プログラムソースの近位であり、
前記装置は、
磁場を用いて前記第１の選択層を磁気的に飽和させる選択ソースをさらに備え、
前記第１の選択層の飽和は、前記プログラムソースからのプログラム場が、前記第１および第２の記憶層に第１の論理状態を同時にプログラムすることができるようにする、装置。
【請求項２０】
前記第１の記憶層は、前記第１の選択層の磁気飽和がない場合に、第２の論理状態にプログラムされる、請求項１９に記載の装置。
【請求項２１】
追加の選択層および記憶層の少なくとも１つは、前記第２の記憶層に取付けられるとともに対応する追加の選択ソースを有し、
前記追加の選択層は、飽和時に、各記憶層に前記第１の論理状態の同時プログラミングを可能とする保磁力を有する、請求項１９に記載の装置。
【請求項１】
装置であって、
各々が高保磁力を有する第１および第２の記憶層の間に配置される低保磁力を有する第１の選択層を備え、
前記第１の選択層の磁気飽和は、前記第２の記憶層への論理状態のプログラミングを可能とする、装置。
【請求項２】
第１のソースは、前記論理状態をプログラムし、
第２のソースは、前記選択層を飽和させる、請求項１に記載の装置。
【請求項３】
前記選択層は、飽和するまでは磁気透過性である軟磁性材料である、請求項１に記載の装置。
【請求項４】
前記記憶層は、各々、硬磁性材料である、請求項１に記載の装置。
【請求項５】
前記第１の記憶層は前記第１のソースの近位であり、かつ前記第２の記憶層は前記第１のソースの遠位であり、それによって、前記選択層は第２の記憶層と前記第１のソースとの間にある、請求項２に記載の装置。
【請求項６】
前記選択層は、前記選択層の外部で生成される磁場によって飽和させられる、請求項１に記載の装置。
【請求項７】
前記第１および第２の記憶層は、同時に複数の論理状態を記憶することができる不揮発性メモリセルを含む、請求項１に記載の装置。
【請求項８】
前記選択層は、複数のメモリセルを相互接続する共通面である、請求項７に記載の装置。
【請求項９】
前記選択層は、前記選択層を流れる電流によって飽和させられる、請求項７に記載の装置。
【請求項１０】
各メモリセルは、記憶層に接触して隣接するプログラミングソースを有する、請求項８に記載の装置。
【請求項１１】
前記選択層は、中心軸の周りを回転するとともに、第１の直径を有する、請求項１に記載の装置。
【請求項１２】
前記第２の記憶層は、前記第１の直径を有し、
前記第１の記憶層は、前記第１の直径よりも小さい第２の直径を有する、請求項１１に記載の装置。
【請求項１３】
第２の選択層によって前記第２の記憶層から分離された、高保磁力を有する第３の記憶層をさらに備える、請求項１に記載の装置。
【請求項１４】
前記選択層の飽和は、前記第２の記憶層に前記論理状態をプログラムするプログラム場に垂直なバイアス磁場を有する、請求項１に記載の装置。
【請求項１５】
方法であって、
各々が高保磁力を有する第１および第２の記憶層の間に配置される低保磁力を有する第１の選択層を提供するステップと、
前記第１の選択層の磁気飽和に応答して、前記第２の記憶層に第１の論理状態をプログラミングするステップとを備える、方法。
【請求項１６】
前記第１の選択層は、前記第１の選択層が前記第２の記憶層を磁気的に遮蔽するように誘導するために除去される磁気バイアス場を用いて磁気的に飽和させられる、請求項１５に記載の方法。
【請求項１７】
前記第１の記憶層は、前記第１の選択層が磁気的に飽和していない間に、第２の論理状態にプログラムされる、請求項１５に記載の方法。
【請求項１８】
前記第１および第２の記憶層の論理状態は、前記第１の選択層の磁気飽和に応答して同時に読み出すことができる、請求項１５に記載の方法。
【請求項１９】
装置であって、
各々が高保磁力を有する第１および第２の記憶層の間に配置される低保磁力を有する第１の選択層を備え、
前記第１の記憶層は、プログラムソースの近位であり、
前記装置は、
磁場を用いて前記第１の選択層を磁気的に飽和させる選択ソースをさらに備え、
前記第１の選択層の飽和は、前記プログラムソースからのプログラム場が、前記第１および第２の記憶層に第１の論理状態を同時にプログラムすることができるようにする、装置。
【請求項２０】
前記第１の記憶層は、前記第１の選択層の磁気飽和がない場合に、第２の論理状態にプログラムされる、請求項１９に記載の装置。
【請求項２１】
追加の選択層および記憶層の少なくとも１つは、前記第２の記憶層に取付けられるとともに対応する追加の選択ソースを有し、
前記追加の選択層は、飽和時に、各記憶層に前記第１の論理状態の同時プログラミングを可能とする保磁力を有する、請求項１９に記載の装置。
【図１】
【図２】
【図３Ａ】
【図３Ｂ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３Ａ】
【図３Ｂ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１２−１１３８００（Ｐ２０１２−１１３８００Ａ）
【公開日】平成２４年６月１４日（２０１２．６．１４）
【国際特許分類】
【外国語出願】
【出願番号】特願２０１１−２２２１０８（Ｐ２０１１−２２２１０８）
【出願日】平成２３年１０月６日（２０１１．１０．６）
【出願人】（５００３７３７５８）シーゲイト テクノロジー エルエルシー (278)
【Ｆターム（参考）】
【公開日】平成２４年６月１４日（２０１２．６．１４）
【国際特許分類】
【出願番号】特願２０１１−２２２１０８（Ｐ２０１１−２２２１０８）
【出願日】平成２３年１０月６日（２０１１．１０．６）
【出願人】（５００３７３７５８）シーゲイト テクノロジー エルエルシー (278)
【Ｆターム（参考）】
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