不揮発性半導体記憶装置の製造方法
【課題】ＳｉＮ膜等の犠牲膜の残存を防止する。
【解決手段】一の実施形態による不揮発性半導体記憶装置の製造方法では、基板上に、複数のメモリセルトランジスタと、複数の選択トランジスタとを形成する。さらに、前記方法では、前記メモリセルトランジスタ間と、前記メモリセルトランジスタと前記選択トランジスタとの間と、前記選択トランジスタ間に、第１から第５の絶縁膜を順に埋め込む。さらに、前記方法では、前記選択トランジスタ間の前記第２及び第４の絶縁膜が一部残存するように、第１のエッチング処理により、前記第２及び第４の絶縁膜を除去する。さらに、前記方法では、前記選択トランジスタ間に残存した前記第２及び第４の絶縁膜を、前記第１のエッチング処理後に行う第２のエッチング処理により除去する。
【解決手段】一の実施形態による不揮発性半導体記憶装置の製造方法では、基板上に、複数のメモリセルトランジスタと、複数の選択トランジスタとを形成する。さらに、前記方法では、前記メモリセルトランジスタ間と、前記メモリセルトランジスタと前記選択トランジスタとの間と、前記選択トランジスタ間に、第１から第５の絶縁膜を順に埋め込む。さらに、前記方法では、前記選択トランジスタ間の前記第２及び第４の絶縁膜が一部残存するように、第１のエッチング処理により、前記第２及び第４の絶縁膜を除去する。さらに、前記方法では、前記選択トランジスタ間に残存した前記第２及び第４の絶縁膜を、前記第１のエッチング処理後に行う第２のエッチング処理により除去する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ等の不揮発性半導体記憶装置は、そのメモリセルサイズの微細化技術の進展により、大容量化やチップサイズの縮小が年々進行している。不揮発性半導体記憶装置に関しては、歩留まりの向上や低コスト化を進めることが望まれている。
【０００３】
ＮＡＮＤプロセスでは、例えば、メモリセルトランジスタ間にエアギャップを形成する際に、メモリセルトランジスタ間、選択トランジスタの側壁絶縁膜中、周辺トランジスタの側壁絶縁膜中に犠牲膜を形成し、その後、犠牲膜を除去するという処理が行われる。犠牲膜は、例えば、シリコン窒化膜（ＳｉＮ膜）である。
【０００４】
しかしながら、犠牲膜を除去する際に、処理条件によっては、一部の犠牲膜が残存してしまう可能性がある。犠牲膜が残存した場合、これらのトランジスタの特性が変化してしまう。特に、犠牲膜がＳｉＮ膜の場合に犠牲膜が残存すると、書き込み動作電圧や読み出し動作電圧などの高電圧を印加する際に、電荷がＳｉＮ膜にトラップされ、トランジスタの閾値電圧が変化し、回路動作が困難になるという問題が発生する懸念がある。よって、犠牲膜の残存は防止することが望ましい。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１９４３０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＳｉＮ膜等の犠牲膜の残存を防止することが可能な不揮発性半導体記憶装置の製造方法を提供する。
【課題を解決するための手段】
【０００７】
一の実施形態による不揮発性半導体記憶装置の製造方法では、基板上に、複数のメモリセルトランジスタと、複数の選択トランジスタとを形成する。さらに、前記方法では、前記メモリセルトランジスタ間と、前記メモリセルトランジスタと前記選択トランジスタとの間に、第１及び第２の絶縁膜を順に埋め込むと共に、前記選択トランジスタ間の空間に面する前記選択トランジスタの側面に、前記第１及び第２の絶縁膜を順に形成する。さらに、前記方法では、前記選択トランジスタ間に、前記第１及び第２の絶縁膜を介して、第３から第５の絶縁膜を順に埋め込む。さらに、前記方法では、前記選択トランジスタ間の前記第２及び第４の絶縁膜が一部残存するように、第１のエッチング処理により、前記第２及び第４の絶縁膜を除去する。さらに、前記方法では、前記選択トランジスタ間に残存した前記第２及び第４の絶縁膜を、前記第１のエッチング処理後に行う第２のエッチング処理により除去する。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態の不揮発性半導体記憶装置の製造方法を示す断面図である。
【図２】図１に続き、不揮発性半導体記憶装置の製造方法を示す断面図である。
【図３】図２に続き、不揮発性半導体記憶装置の製造方法を示す断面図である。
【図４】図３に続き、不揮発性半導体記憶装置の製造方法を示す断面図である。
【図５】図４に続き、不揮発性半導体記憶装置の製造方法を示す断面図である。
【図６】第２実施形態の不揮発性半導体記憶装置の製造方法を示す断面図である。
【図７】図６に続き、不揮発性半導体記憶装置の製造方法を示す断面図である。
【図８】図７に続き、不揮発性半導体記憶装置の製造方法を示す断面図である。
【図９】図８に続き、不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１０】図９に続き、不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１１】図１０に続き、不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１２】図１１に続き、不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１３】図１２に続き、不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１４】図１３に続き、不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１５】図１４に続き、不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１６】図１５に続き、不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１７】図１６に続き、不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１８】図１７に続き、不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１９】図１８に続き、不揮発性半導体記憶装置の製造方法を示す断面図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施形態を、図面を参照して説明する。
【００１０】
（第１実施形態）
図１〜図５は、第１実施形態の不揮発性半導体記憶装置の製造方法を示す側方断面図である。該不揮発性半導体記憶装置は、ＮＡＮＤ型フラッシュメモリに相当する。
【００１１】
まず、図１(ａ)に示すように、基板１０１上に、複数のメモリセルトランジスタＭＣと、複数の選択トランジスタＳＧを形成する。基板１０１は例えば、シリコン基板等の半導体基板である。
【００１２】
図１(ａ)には、一例として、１本のＮＡＮＤストリングを構成するメモリセルトランジスタＭＣ1〜ＭＣ4が示されている。さらには、このＮＡＮＤストリングを構成する選択トランジスタＳＧ1と、この選択トランジスタＳＧ1に隣接する選択トランジスタＳＧ2が示されている。
【００１３】
図１(ａ)にはさらに、基板１０１の主面に平行なＸ方向及びＹ方向と、基板１０１の主面に垂直なＺ方向が示されている。Ｘ方向、Ｙ方向、Ｚ方向は、互いに垂直である。Ｘ方向は、ＮＡＮＤストリングが延びる方向に相当する。
【００１４】
図１(ａ)に示すように、メモリセルトランジスタＭＣと選択トランジスタＳＧの各々は、基板１０１上に順に形成された第１絶縁層（ゲート絶縁膜）１０２、第１電極層（浮遊ゲート層）１０３、第２絶縁層（ゲート間絶縁膜）１０４、第２絶縁層（制御ゲート層）１０５、キャップ層１０６を有している。
【００１５】
メモリセルトランジスタＭＣ内の第２電極層１０５は、Ｙ方向に延びるワード線（ダミーワード線を含む）を構成している。一方、選択トランジスタＳＧ内の第２電極層１０５は、Ｙ方向に延びる選択線を構成している。また、選択トランジスタＳＧ1の第１、第２電極層１０３、１０５は、第２絶縁層１０４に形成された開口部Ｈ1により電気的に接続されており、選択トランジスタＳＧ1のゲート電極を構成している。これは、選択トランジスタＳＧ2でも同様である。
【００１６】
次に、図１(ａ)に示すように、基板１０１上の全面に、側壁絶縁膜１１１を形成する。その結果、メモリセルトランジスタＭＣと選択トランジスタＳＧの側面が、側壁絶縁膜１１１で覆われる。側壁絶縁膜１１１は、第１の絶縁膜の例である。側壁絶縁膜１１１は、例えばシリコン酸化膜（ＳｉＯ２膜）である。
【００１７】
次に、図１(ｂ)に示すように、メモリセルトランジスタＭＣ間の基板１０１と、メモリセルトランジスタＭＣと選択トランジスタＳＧとの間の基板１０１を、レジスト膜１３１で覆う。
【００１８】
次に、図１(ｂ)に示すように、レジスト膜１３１をマスクとして、基板１０１内へのイオン注入を行う。その結果、選択トランジスタＳＧ間の基板１０１内に、第１拡散層１２１が形成されることとなる。このイオン注入で使用する不純物は、Ｐ型拡散層を形成する場合には、例えばＢ（ホウ素）であり、Ｎ型拡散層を形成する場合には、例えばＡｓ（ヒ素）である。
【００１９】
次に、図１(ｃ)に示すように、基板１０１上からレジスト膜１３１を除去する。
【００２０】
次に、図２(ａ)に示すように、基板１０１上の全面に、第１犠牲膜１１２を形成する。第１犠牲膜１１２の厚さは、メモリセルトランジスタＭＣ間の隙間と、メモリセルトランジスタＭＣと選択トランジスタＳＧとの間の隙間が埋まる厚さに設定する。第１犠牲膜１１２は、第２の絶縁膜の例である。第１犠牲膜１１２は、例えばシリコン窒化膜（ＳｉＮ膜）である。
【００２１】
次に、図２(ｂ)に示すように、ＲＩＥ（Reactive Ion Etching）により、選択トランジスタＳＧ間の基板１０１の表面から、第１絶縁層１０２、側壁絶縁膜１１１、第１犠牲膜１１２を除去する。
【００２２】
その結果、側壁絶縁膜１１１と第１犠牲膜１１２は、図２(ｂ)に示すような形状に加工される。図２(ｂ)では、メモリセルトランジスタＭＣ間と、メモリセルトランジスタＭＣと選択トランジスタＳＧとの間に、側壁絶縁膜１１１と第１犠牲膜１１２が順に埋め込まれており、選択トランジスタＳＧ間の空間に面する選択トランジスタＳＧの側面には、側壁絶縁膜１１１と第１犠牲膜１１２が順に形成されている。
【００２３】
次に、図２(ｃ)に示すように、基板１０１上の全面に、下地絶縁膜１１３、第２犠牲膜１１４、第３犠牲膜１１５を順に形成する。第３犠牲膜１１５の厚さは、選択トランジスタＳＧ間の隙間が埋まる厚さに設定し、ＣＭＰ（Chemical Mechanical Polishing）により、第３犠牲膜１１５の表面を平坦化する。この平坦化は、第２犠牲膜１１４が露出するまで継続する。下地絶縁膜１１３、第２犠牲膜１１４、第３犠牲膜１１５はそれぞれ、第３、第４、第５の絶縁膜の例である。下地絶縁膜１１３、第２犠牲膜１１４、第３犠牲膜１１５はそれぞれ例えば、シリコン酸化膜、シリコン窒化膜、ＢＳＧ（Boro-Silicate Glass）膜である。
【００２４】
次に、図３(ａ)に示すように、第２電極層１０５の上面が露出するまで、ＲＩＥ処理を行う。その結果、側壁絶縁膜１１１、第１犠牲膜１１２、下地絶縁膜１１３、第２犠牲膜１１４、第３犠牲膜１１５は、図３(ａ)に示すような形状に加工される。図３(ａ)では、下地絶縁膜１１３、第２犠牲膜１１４、及び第３犠牲膜１１５が、選択トランジスタＳＧ間に、側壁絶縁膜１１１及び第１犠牲膜１１２を介して埋め込まれている。
【００２５】
次に、図３(ｂ)に示すように、ウェットエッチングにより、同一種類の絶縁膜（例えばＳｉＮ膜）である第１、第２犠牲膜１１２、１１４を除去する。このウェットエッチングは、第１のエッチング処理の例である。このウェットエッチング用の薬液としては、例えば、リン酸（Ｈ３ＰＯ４）水溶液を使用する。
【００２６】
図３(ｂ)に示すＰ1は、メモリセルトランジスタＭＣ間において、第１犠牲膜１１２が除去されて生じた隙間を示している。また、Ｐ2は、メモリセルトランジスタＭＣと選択トランジスタＳＧとの間において、第１犠牲膜１１２が除去されて生じた隙間を示している。また、Ｐ3、Ｐ4はそれぞれ、選択トランジスタＳＧ間において、第１犠牲膜１１２、第２犠牲膜１１４が除去されて生じた隙間を示している。
【００２７】
隙間Ｐ1の開口部の幅は、例えば２０ｎｍ程度であり、隙間Ｐ2の開口部の幅は、例えば４０ｎｍ程度である。また、隙間Ｐ3、Ｐ4の開口部の幅は、いずれも１０〜１５ｎｍ程度である。
【００２８】
このように、本実施形態では、隙間Ｐ3、Ｐ4の開口部の幅は、隙間Ｐ1、Ｐ2の開口部の幅よりも狭く設定される。そのため、隙間Ｐ3、Ｐ4内の第１、第２犠牲膜１１２、１１４は、隙間Ｐ1、Ｐ2内の第１犠牲膜１１２に比べて、ウェットエッチングで除去しにくい。
【００２９】
よって、本実施形態では、ウェットエッチングにより、図３(ｂ)に示すような状態が発生する。図３(ｂ)では、隙間Ｐ1、Ｐ2内の第１犠牲膜１１２が完全に除去されているのに対し、隙間Ｐ3、Ｐ4内の第１、第２犠牲膜１１２、１１４は一部残存している。
【００３０】
なお、隙間Ｐ1、Ｐ2内の第１犠牲膜１１２を完全に除去し、隙間Ｐ3、Ｐ4内の第１、第２犠牲膜１１２、１１４を一部残存させるウェットエッチングは、例えば、エッチング処理の継続時間などを調整することで実現可能である。
【００３１】
図３(ｃ)の工程では、隙間Ｐ3、Ｐ4内に残存した第１、第２犠牲膜１１２、１１４を積極的に利用する。すなわち、図３(ｃ)に示すように、側壁絶縁膜１１１、第１犠牲膜１１２、下地絶縁膜１１３、第２犠牲膜１１４、及び第３犠牲膜１１５をマスクとして、基板１０１内へのイオン注入を行う。
【００３２】
その結果、メモリセルトランジスタＭＣ間の基板１０１内と、メモリセルトランジスタＭＣと選択トランジスタＳＧとの間の基板１０１内に、第２拡散層１２２が形成されることとなる。このイオン注入で使用する不純物は、Ｐ型拡散層を形成する場合には、例えばＢ（ホウ素）であり、Ｎ型拡散層を形成する場合には、例えばＡｓ（ヒ素）である。
【００３３】
なお、選択トランジスタＳＧ間の基板１０１は、上記のマスクで覆われているため、選択トランジスタＳＧ間の基板１０１内には、第２拡散層１２２は形成されない。
【００３４】
次に、図４(ａ)に示すように、ウェットエッチングにより、隙間Ｐ3、Ｐ4内に残存した第１、第２犠牲膜１１２、１１４と、第３犠牲膜１１５を除去する。このウェットエッチングは、第２のエッチング処理の例である。このウェットエッチング用の薬液としては、例えば、リン酸水溶液を使用する。この工程は、犠牲膜１１２、１１４が最終的に残存し、選択トランジスタＳＧの特性を変化させることを避けるために行う。
【００３５】
次に、図４(ｂ)に示すように、基板１０１上の全面に金属膜、例えばＮｉ（ニッケル）膜を堆積し、熱処理によりシリサイド反応を発生させ、第２電極層１０５内にシリサイド層２０１を形成する。金属膜の材料の例には、Ｎｉの他に、例えばＴｉ、Ｃｏ、Ｐｔ、Ｐｄ、Ｔａ、Ｍｏなどが用いられる。
【００３６】
次に、図４(ｃ)に示すように、基板１０１上の全面に、第１の層間絶縁膜２１１を形成する。第１の層間絶縁膜２１１は、第６の絶縁膜の例である。第１の層間絶縁膜２１１は例えば、ＴＥＯＳ膜である。
【００３７】
本実施形態では、第１の層間絶縁膜２１１の材料や形成条件として、埋め込み性の悪い材料や条件を採用する。その結果、第１の層間絶縁膜２１１の形成後に、メモリセルトランジスタＭＣ間や、メモリセルトランジスタＭＣと選択トランジスタＳＧとの間や、選択トランジスタＳＧの側壁部には、空隙（エアギャップ）２１１が残存することとなる。
【００３８】
次に、図５(ａ)に示すように、第１の層間絶縁膜２１１上に、第２、第３の層間絶縁膜２１２、２１３を順に形成する。第２、第３の層間絶縁膜２１２、２１３はそれぞれ例えば、シリコン窒化膜、ＮＳＧ（Non-doped Silicate Glass）膜である。
【００３９】
次に、図５(ｂ)に示すように、ＣＭＰにより、第３の層間絶縁膜２１３の表面を平坦化する。この平坦化は、第２の層間絶縁膜２１２が露出するまで継続する。次に、第２、第３の層間絶縁膜２１２、２１３上に、第４の層間絶縁膜２１４を形成する。第４の層間絶縁膜２１４は例えば、ＴＥＯＳ膜である。
【００４０】
その後、本実施形態では、既存の方法により、配線層、ビアプラグ、層間絶縁膜等を形成する。このようにして、不揮発性半導体記憶装置が製造される。
【００４１】
（図３(ｃ)の工程の詳細）
上述のように、図３(ｃ)の工程では、側壁絶縁膜１１１、第１犠牲膜１１２、下地絶縁膜１１３、第２犠牲膜１１４、及び第３犠牲膜１１５をマスクとして、基板１０１内へのイオン注入を行う。以下、この工程の詳細について説明する。
【００４２】
まず、第１、第２拡散層１２１、１２２内の不純物濃度プロファイルについて、詳細に説明する。
【００４３】
図３(ｃ)の工程では、基板１０１内に第２拡散層１２２を形成する。一方、第１拡散層１２１は、図１(ｂ)の工程にて形成される。よって、本実施形態では、第１拡散層１２１内の不純物濃度プロファイルと、第２拡散層１２２内の不純物濃度プロファイルを、ドーパントの種類が同じであるか異なるかに拘らず、互いに異なるプロファイルとすることが可能である。
【００４４】
本実施形態では、例えば、第２拡散層１２２内の不純物濃度が最大となる深さを、第１拡散層１２１内の不純物濃度が最大となる深さと異なる値に設定する。また、本実施形態では、例えば、第２拡散層１２２内の不純物濃度のピーク値を、第１拡散層１２１内の不純物濃度のピーク値と異なる値に設定する。
【００４５】
本実施形態では、例えば、基板１０１内にホウ素を３０ｋｅＶで注入することで、第１拡散層１２１を形成し、基板１０１内にホウ素を１０ｋｅＶで注入することで、第２拡散層１２２を形成する。これにより、第１拡散層１２１内の不純物濃度プロファイルと、第２拡散層１２２内の不純物濃度プロファイルを、互いに異なるプロファイルとすることができる。
【００４６】
次に、第２電極層１０５内へのイオン注入について、詳細に説明する。
【００４７】
図３(ｃ)の工程では、メモリセルトランジスタＭＣや選択トランジスタＳＧの上面をマスクで覆わずに、基板１０１内へのイオン注入を行う。よって、このイオン注入により、基板１０１内だけでなく、メモリセルトランジスタＭＣや選択トランジスタＳＧの第２電極層１０５内にも、不純物イオンが注入される。
【００４８】
なお、この不純物イオンは、後述する周辺トランジスタＰＴの第２電極層１０５内にも注入されることとなる。
【００４９】
（第１実施形態の効果）
最後に、第１実施形態の効果について説明する。
【００５０】
本実施形態では、同一種類の絶縁膜である第１、第２犠牲膜１１２、１１４を、第１、第２のエッチング処理により除去する。具体的には、第１のエッチング処理では、選択トランジスタＳＧ間の犠牲膜１１２、１１４が一部残存するように、犠牲膜１１２、１１４を除去する。そして、第２のエッチング処理では、選択トランジスタＳＧ間に残存した犠牲膜１１２、１１４を除去する。
【００５１】
よって、本実施形態では、除去しにくい選択トランジスタＳＧ間の犠牲膜１１２、１１４を確実に除去することができる。従って、本実施形態によれば、犠牲膜１１２、１１４の残存を防止し、犠牲膜１１２、１１４の残存によるトランジスタの特性の変化を抑制することが可能となる。
【００５２】
なお、第２のエッチング処理の条件は、第１のエッチング処理の条件と異なる条件としても構わない。このような条件の例として、処理温度、処理時間、薬液の種類、薬液の濃度等が挙げられる。
【００５３】
また、本実施形態では、第１のエッチング処理で残存した犠牲膜１１２、１１４を積極的に利用する。具体的には、側壁絶縁膜１１１、第１犠牲膜１１２、下地絶縁膜１１３、第２犠牲膜１１４、第３犠牲膜１１５を、イオン注入用のマスクとして利用する。
【００５４】
よって、本実施形態によれば、リソグラフィ工程の工程数を減らし、不揮発性半導体記憶装置の製造コストを低減することが可能となる。
【００５５】
（第２実施形態）
以下、第１実施形態の変形例である第２実施形態について、第１実施形態との相違点を中心に説明する。
【００５６】
図６〜図１９は、第１実施形態の不揮発性半導体記憶装置の製造方法を示す側方断面図である。
【００５７】
各図の(ａ)には、基板１０１上のメモリセルアレイ部内に配置された複数のメモリセルトランジスタＭＣと、複数の選択トランジスタＳＧが示されている。
【００５８】
一方、各図の(ｂ)には、基板１０１上の周辺回路部内に配置された複数の周辺トランジスタＰＴが示されている。周辺回路部は、基板１０１上にて、メモリセルアレイ部に隣接して配置されている。周辺トランジスタＰＴの例としては、ＬＶ（低電圧）トランジスタや、ＨＶ（高電圧）トランジスタが挙げられる。
【００５９】
図６(ａ)、図７(ａ)、・・・、図１９(ａ)に示す処理は、それぞれ図１(ａ)、図１(ｂ)、・・・図５(ｂ)に示す処理と同様に行われる。また、図６(ｂ)、図７(ｂ)、・・・、図１９(ｂ)に示す処理は、図６(ａ)、図７(ａ)、・・・、図１９(ａ)に示す処理と並行して行われる。
【００６０】
以下、図６〜図１９に示す処理について、詳細に説明する。
【００６１】
まず、図６に示すように、基板１０１上に、複数のメモリセルトランジスタＭＣと、複数の選択トランジスタＳＧと、複数の周辺トランジスタＰＴを形成する。
【００６２】
図６(ｂ)には、互いに隣接する周辺トランジスタＰＴ1、ＰＴ2が示されている。周辺トランジスタＰＴ1の第１、第２電極層１０３、１０５は、第２絶縁層１０４に形成された開口部Ｈ3により電気的に接続されており、周辺トランジスタＰＴ1のゲート電極を構成している。これは、周辺トランジスタＰＴ2でも同様である。なお、符号３０１は、基板１０１内に形成された素子分離絶縁膜３０１を示す。
【００６３】
次に、図６に示すように、基板１０１上の全面に、側壁絶縁膜１１１を形成する。その結果、メモリセルトランジスタＭＣ、選択トランジスタＳＧ、周辺トランジスタＰＴの側面が、側壁絶縁膜１１１で覆われる。
【００６４】
次に、図７に示すように、メモリセルトランジスタＭＣ間と、メモリセルトランジスタＭＣと選択トランジスタＳＧとの間と、周辺回路部内の基板１０１を、レジスト膜１３１で覆う。次に、レジスト膜１３１をマスクとして、基板１０１内へのイオン注入を行う。その結果、選択トランジスタＳＧ間の基板１０１内に、第１拡散層１２１が形成されることとなる。
【００６５】
次に、図８に示すように、基板１０１上からレジスト膜１３１を除去した後、メモリセル部内の基板１０１を、レジスト膜１３２で覆う。次に、レジスト膜１３２をマスクとして、基板１０１内へのイオン注入を行う。その結果、周辺トランジスタＰＴ間の基板１０１内に、第３拡散層１２３が形成されることとなる。次に、基板１０１上からレジスト膜１３２を除去する。
【００６６】
次に、図９に示すように、基板１０１上の全面に、第１犠牲膜１１２を形成する。
【００６７】
次に、図１０に示すように、ＲＩＥにより、選択トランジスタＳＧ間の基板１０１の表面と、周辺トランジスタＰＴ間の基板１０１の表面から、第１絶縁層１０２、側壁絶縁膜１１１、第１犠牲膜１１２を除去する。
【００６８】
その結果、側壁絶縁膜１１１と第１犠牲膜１１２は、図１０に示すような形状に加工される。図１０(ｂ)では、周辺トランジスタＰＴ間の空間に面する周辺トランジスタＰＴの側面に、側壁絶縁膜１１１と第１犠牲膜１１２が順に形成されている。
【００６９】
次に、図１１に示すように、基板１０１上の全面に、下地絶縁膜１１３、第２犠牲膜１１４、第３犠牲膜１１５を順に形成する。次に、ＣＭＰにより、第３犠牲膜１１５の表面を平坦化する。この平坦化は、第２犠牲膜１１４が露出するまで継続する。
【００７０】
次に、図１２に示すように、第２電極層１０５の上面が露出するまで、ＲＩＥ処理を行う。その結果、側壁絶縁膜１１１、第１犠牲膜１１２、下地絶縁膜１１３、第２犠牲膜１１４、第３犠牲膜１１５は、図１２に示すような形状に加工される。図１２(ｂ)では、下地絶縁膜１１３、第２犠牲膜１１４、及び第３犠牲膜１１５が、周辺トランジスタＰＴ間に、側壁絶縁膜１１１及び第１犠牲膜１１２を介して埋め込まれている。
【００７１】
次に、図１３に示すように、ウェットエッチングにより、同一種類の絶縁膜（例えばＳｉＮ膜）である第１、第２犠牲膜１１２、１１４を除去する。
【００７２】
図１３(ａ)に示すＰ1は、メモリセルトランジスタＭＣ間において、第１犠牲膜１１２が除去されて生じた隙間を示している。また、図１３(ａ)に示すＰ2は、メモリセルトランジスタＭＣと選択トランジスタＳＧとの間において、第１犠牲膜１１２が除去されて生じた隙間を示している。
【００７３】
また、図１３(ａ)に示すＰ3、Ｐ4はそれぞれ、選択トランジスタＳＧ間において、第１犠牲膜１１２、第２犠牲膜１１４が除去されて生じた隙間を示している。また、図１３(ｂ)に示すＰ5、Ｐ6はそれぞれ、周辺トランジスタＰＴ間において、第１犠牲膜１１２、第２犠牲膜１１４が除去されて生じた隙間を示している。
【００７４】
隙間Ｐ1の開口部の幅は、例えば２０ｎｍ程度であり、隙間Ｐ2の開口部の幅は、例えば４０ｎｍ程度である。また、隙間Ｐ3〜Ｐ6の開口部の幅は、いずれも１０〜１５ｎｍ程度である。
【００７５】
このように、本実施形態では、隙間Ｐ3〜Ｐ6の開口部の幅は、隙間Ｐ1、Ｐ2の開口部の幅よりも狭く設定される。そのため、隙間Ｐ3〜Ｐ6内の第１、第２犠牲膜１１２、１１４は、隙間Ｐ1、Ｐ2内の第１犠牲膜１１２に比べて、ウェットエッチングで除去しにくい。
【００７６】
よって、本実施形態では、ウェットエッチングにより、図１３に示すような状態が発生する。図１３では、隙間Ｐ1、Ｐ2内の第１犠牲膜１１２が完全に除去されているのに対し、隙間Ｐ3〜Ｐ6内の第１、第２犠牲膜１１２、１１４は一部残存している。
【００７７】
図１４の工程では、隙間Ｐ3〜Ｐ6内に残存した第１、第２犠牲膜１１２、１１４を積極的に利用する。すなわち、図１４に示すように、側壁絶縁膜１１１、第１犠牲膜１１２、下地絶縁膜１１３、第２犠牲膜１１４、及び第３犠牲膜１１５をマスクとして、基板１０１内へのイオン注入を行う。
【００７８】
その結果、メモリセルトランジスタＭＣ間の基板１０１内と、メモリセルトランジスタＭＣと選択トランジスタＳＧとの間の基板１０１内に、第２拡散層１２２が形成されることとなる。
【００７９】
なお、選択トランジスタＳＧ間の基板１０１と、周辺トランジスタＰＴ間の基板１０１は、上記のマスクで覆われているため、選択トランジスタＳＧ間の基板１０１内と、周辺トランジスタＰＴ間の基板１０１内には、第２拡散層１２２は形成されない。
【００８０】
次に、図１５に示すように、ウェットエッチングにより、隙間Ｐ3〜Ｐ6内に残存した第１、第２犠牲膜１１２、１１４と、第３犠牲膜１１５を除去する。この工程は、犠牲膜１１２、１１４が最終的に残存してしまい、選択トランジスタＳＧの特性を変化させることを避けるために行う。
【００８１】
次に、図１６に示すように、基板１０１上の全面に金属膜、例えばＮｉ膜を堆積し、熱処理によりシリサイド反応を発生させ、第２電極層１０５内にシリサイド層２０１を形成する。
【００８２】
次に、図１７に示すように、基板１０１上の全面に、第１の層間絶縁膜２１１を形成する。本実施形態では、第１の層間絶縁膜２１１の材料や形成条件として、埋め込み性の悪い材料や条件を採用する。その結果、第１の層間絶縁膜２１１の形成後に、メモリセルトランジスタＭＣ間や、メモリセルトランジスタＭＣと選択トランジスタＳＧとの間や、選択トランジスタＳＧと周辺トランジスタＰＴの側壁部には、空隙（エアギャップ）２１１が残存することとなる。
【００８３】
次に、図１８に示すように、第１の層間絶縁膜２１１上に、第２、第３の層間絶縁膜２１２、２１３を順に形成する。次に、ＣＭＰにより、第３の層間絶縁膜２１３の表面を平坦化する。この平坦化は、第２の層間絶縁膜２１２が露出するまで継続する。
【００８４】
次に、図１９に示すように、第２、第３の層間絶縁膜２１２、２１３上に、第４の層間絶縁膜２１４を形成する。
【００８５】
その後、本実施形態では、既存の方法により、配線層、ビアプラグ、層間絶縁膜等を形成する。このようにして、不揮発性半導体記憶装置が製造される。
【００８６】
（第２実施形態の効果）
最後に、第２実施形態の効果について説明する。
【００８７】
以上のように、本実施形態では、第１実施形態と同様に、同一種類の絶縁膜である第１、第２犠牲膜１１２、１１４を、第１、第２のエッチング処理により除去する。具体的には、第１のエッチング処理では、選択トランジスタＳＧ間と周辺トランジスタＰＴ間の犠牲膜１１２、１１４が一部残存するように、犠牲膜１１２、１１４を除去する。そして、第２のエッチング処理では、選択トランジスタＳＧ間と周辺トランジスタＰＴ間に残存した犠牲膜１１２、１１４を除去する。
【００８８】
よって、本実施形態では、第１実施形態と同様に、除去しにくい選択トランジスタＳＧ間や周辺トランジスタＰＴ間の犠牲膜１１２、１１４を確実に除去することができる。従って、本実施形態によれば、犠牲膜１１２、１１４の残存を防止し、犠牲膜１１２、１１４の残存によるトランジスタの特性の変化を抑制することが可能となる。
【００８９】
また、本実施形態では、第１のエッチング処理で残存した犠牲膜１１２、１１４を積極的に利用する。具体的には、側壁絶縁膜１１１、第１犠牲膜１１２、下地絶縁膜１１３、第２犠牲膜１１４、第３犠牲膜１１５を、イオン注入用のマスクとして利用する。
【００９０】
よって、本実施形態によれば、リソグラフィ工程の工程数を減らし、不揮発性半導体記憶装置の製造コストを低減することが可能となる。
【００９１】
以下、このリソグラフィ工程削減効果について、図７、図８、図１４の工程の説明を交えて説明する。
【００９２】
本実施形態では、第１、第３拡散層１２１、１２３はそれぞれ、レジスト膜１３１、１３２をマスクとするイオン注入により形成される（図７、図８）。よって、第１、第３拡散層１２１、１２３を形成する際には、リソグラフィ処理が行われる。
【００９３】
また、第２拡散層１２２は、側壁絶縁膜１１１、残存した第１犠牲膜１１２、下地絶縁膜１１３、残存した第２犠牲膜１１４、及び第３犠牲膜１１５をマスクとするイオン注入により行われる（図１４）。よって、第２拡散層１２１を形成する際には、リソグラフィ処理は不要である。
【００９４】
従って、本実施形態では、第１〜第３拡散層１２１〜１２３は、２回のリソグラフィ処理により形成することが可能である。
【００９５】
一方、従来の方法では、このような拡散層を形成するために、最低３回のリソグラフィ処理を行う必要がある。１回目のリソグラフィ処理は、選択トランジスタＳＧの拡散層を形成するためであり、２回目のリソグラフィ処理は、周辺トランジスタＰＴの拡散層を形成するため、３回目のリソグラフィ処理は、メモリセルトランジスタＭＣの拡散層を形成するためである。理由は、これらのトランジスタの拡散層は、それぞれのトランジスタに求められる動作や性能の違いにより、それぞれのトランジスタにとって最適な拡散層を同時に形成することができないからである。
【００９６】
しかしながら、本実施形態では、このような拡散層を、２回のリソグラフィ処理により形成することができる。よって、本実施形態によれば、リソグラフィ工程の工程数を減らし、不揮発性半導体記憶装置の製造コストを低減することが可能となる。
【００９７】
以上、本発明の具体的な態様の例を、第１及び第２実施形態により説明したが、本発明は、これらの実施形態に限定されるものではない。
【符号の説明】
【００９８】
１０１：基板、１０２：第１絶縁層、１０３：第１電極層、
１０４：第２絶縁層、１０５：第２電極層、１０６：キャップ層、
１１１：側壁絶縁膜（第１の絶縁膜）、１１２：第１犠牲膜（第２の絶縁膜）、
１１３：下地絶縁膜（第３の絶縁膜）、１１４：第２犠牲膜（第４の絶縁膜）、
１１５：第３犠牲膜（第５の絶縁膜）、
１２１：第１拡散層、１２２：第２拡散層、１２３：第３拡散層、
１３１：レジスト膜、１３２：レジスト膜、２０１：シリサイド層、
２１１：第１の層間絶縁膜（第６の絶縁膜）、２１２：第２の層間絶縁膜、
２１３：第３の層間絶縁膜、２１４：第４の層間絶縁膜、２２１：エアギャップ、
３０１：素子分離絶縁膜
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ等の不揮発性半導体記憶装置は、そのメモリセルサイズの微細化技術の進展により、大容量化やチップサイズの縮小が年々進行している。不揮発性半導体記憶装置に関しては、歩留まりの向上や低コスト化を進めることが望まれている。
【０００３】
ＮＡＮＤプロセスでは、例えば、メモリセルトランジスタ間にエアギャップを形成する際に、メモリセルトランジスタ間、選択トランジスタの側壁絶縁膜中、周辺トランジスタの側壁絶縁膜中に犠牲膜を形成し、その後、犠牲膜を除去するという処理が行われる。犠牲膜は、例えば、シリコン窒化膜（ＳｉＮ膜）である。
【０００４】
しかしながら、犠牲膜を除去する際に、処理条件によっては、一部の犠牲膜が残存してしまう可能性がある。犠牲膜が残存した場合、これらのトランジスタの特性が変化してしまう。特に、犠牲膜がＳｉＮ膜の場合に犠牲膜が残存すると、書き込み動作電圧や読み出し動作電圧などの高電圧を印加する際に、電荷がＳｉＮ膜にトラップされ、トランジスタの閾値電圧が変化し、回路動作が困難になるという問題が発生する懸念がある。よって、犠牲膜の残存は防止することが望ましい。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１９４３０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＳｉＮ膜等の犠牲膜の残存を防止することが可能な不揮発性半導体記憶装置の製造方法を提供する。
【課題を解決するための手段】
【０００７】
一の実施形態による不揮発性半導体記憶装置の製造方法では、基板上に、複数のメモリセルトランジスタと、複数の選択トランジスタとを形成する。さらに、前記方法では、前記メモリセルトランジスタ間と、前記メモリセルトランジスタと前記選択トランジスタとの間に、第１及び第２の絶縁膜を順に埋め込むと共に、前記選択トランジスタ間の空間に面する前記選択トランジスタの側面に、前記第１及び第２の絶縁膜を順に形成する。さらに、前記方法では、前記選択トランジスタ間に、前記第１及び第２の絶縁膜を介して、第３から第５の絶縁膜を順に埋め込む。さらに、前記方法では、前記選択トランジスタ間の前記第２及び第４の絶縁膜が一部残存するように、第１のエッチング処理により、前記第２及び第４の絶縁膜を除去する。さらに、前記方法では、前記選択トランジスタ間に残存した前記第２及び第４の絶縁膜を、前記第１のエッチング処理後に行う第２のエッチング処理により除去する。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態の不揮発性半導体記憶装置の製造方法を示す断面図である。
【図２】図１に続き、不揮発性半導体記憶装置の製造方法を示す断面図である。
【図３】図２に続き、不揮発性半導体記憶装置の製造方法を示す断面図である。
【図４】図３に続き、不揮発性半導体記憶装置の製造方法を示す断面図である。
【図５】図４に続き、不揮発性半導体記憶装置の製造方法を示す断面図である。
【図６】第２実施形態の不揮発性半導体記憶装置の製造方法を示す断面図である。
【図７】図６に続き、不揮発性半導体記憶装置の製造方法を示す断面図である。
【図８】図７に続き、不揮発性半導体記憶装置の製造方法を示す断面図である。
【図９】図８に続き、不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１０】図９に続き、不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１１】図１０に続き、不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１２】図１１に続き、不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１３】図１２に続き、不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１４】図１３に続き、不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１５】図１４に続き、不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１６】図１５に続き、不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１７】図１６に続き、不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１８】図１７に続き、不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１９】図１８に続き、不揮発性半導体記憶装置の製造方法を示す断面図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施形態を、図面を参照して説明する。
【００１０】
（第１実施形態）
図１〜図５は、第１実施形態の不揮発性半導体記憶装置の製造方法を示す側方断面図である。該不揮発性半導体記憶装置は、ＮＡＮＤ型フラッシュメモリに相当する。
【００１１】
まず、図１(ａ)に示すように、基板１０１上に、複数のメモリセルトランジスタＭＣと、複数の選択トランジスタＳＧを形成する。基板１０１は例えば、シリコン基板等の半導体基板である。
【００１２】
図１(ａ)には、一例として、１本のＮＡＮＤストリングを構成するメモリセルトランジスタＭＣ1〜ＭＣ4が示されている。さらには、このＮＡＮＤストリングを構成する選択トランジスタＳＧ1と、この選択トランジスタＳＧ1に隣接する選択トランジスタＳＧ2が示されている。
【００１３】
図１(ａ)にはさらに、基板１０１の主面に平行なＸ方向及びＹ方向と、基板１０１の主面に垂直なＺ方向が示されている。Ｘ方向、Ｙ方向、Ｚ方向は、互いに垂直である。Ｘ方向は、ＮＡＮＤストリングが延びる方向に相当する。
【００１４】
図１(ａ)に示すように、メモリセルトランジスタＭＣと選択トランジスタＳＧの各々は、基板１０１上に順に形成された第１絶縁層（ゲート絶縁膜）１０２、第１電極層（浮遊ゲート層）１０３、第２絶縁層（ゲート間絶縁膜）１０４、第２絶縁層（制御ゲート層）１０５、キャップ層１０６を有している。
【００１５】
メモリセルトランジスタＭＣ内の第２電極層１０５は、Ｙ方向に延びるワード線（ダミーワード線を含む）を構成している。一方、選択トランジスタＳＧ内の第２電極層１０５は、Ｙ方向に延びる選択線を構成している。また、選択トランジスタＳＧ1の第１、第２電極層１０３、１０５は、第２絶縁層１０４に形成された開口部Ｈ1により電気的に接続されており、選択トランジスタＳＧ1のゲート電極を構成している。これは、選択トランジスタＳＧ2でも同様である。
【００１６】
次に、図１(ａ)に示すように、基板１０１上の全面に、側壁絶縁膜１１１を形成する。その結果、メモリセルトランジスタＭＣと選択トランジスタＳＧの側面が、側壁絶縁膜１１１で覆われる。側壁絶縁膜１１１は、第１の絶縁膜の例である。側壁絶縁膜１１１は、例えばシリコン酸化膜（ＳｉＯ２膜）である。
【００１７】
次に、図１(ｂ)に示すように、メモリセルトランジスタＭＣ間の基板１０１と、メモリセルトランジスタＭＣと選択トランジスタＳＧとの間の基板１０１を、レジスト膜１３１で覆う。
【００１８】
次に、図１(ｂ)に示すように、レジスト膜１３１をマスクとして、基板１０１内へのイオン注入を行う。その結果、選択トランジスタＳＧ間の基板１０１内に、第１拡散層１２１が形成されることとなる。このイオン注入で使用する不純物は、Ｐ型拡散層を形成する場合には、例えばＢ（ホウ素）であり、Ｎ型拡散層を形成する場合には、例えばＡｓ（ヒ素）である。
【００１９】
次に、図１(ｃ)に示すように、基板１０１上からレジスト膜１３１を除去する。
【００２０】
次に、図２(ａ)に示すように、基板１０１上の全面に、第１犠牲膜１１２を形成する。第１犠牲膜１１２の厚さは、メモリセルトランジスタＭＣ間の隙間と、メモリセルトランジスタＭＣと選択トランジスタＳＧとの間の隙間が埋まる厚さに設定する。第１犠牲膜１１２は、第２の絶縁膜の例である。第１犠牲膜１１２は、例えばシリコン窒化膜（ＳｉＮ膜）である。
【００２１】
次に、図２(ｂ)に示すように、ＲＩＥ（Reactive Ion Etching）により、選択トランジスタＳＧ間の基板１０１の表面から、第１絶縁層１０２、側壁絶縁膜１１１、第１犠牲膜１１２を除去する。
【００２２】
その結果、側壁絶縁膜１１１と第１犠牲膜１１２は、図２(ｂ)に示すような形状に加工される。図２(ｂ)では、メモリセルトランジスタＭＣ間と、メモリセルトランジスタＭＣと選択トランジスタＳＧとの間に、側壁絶縁膜１１１と第１犠牲膜１１２が順に埋め込まれており、選択トランジスタＳＧ間の空間に面する選択トランジスタＳＧの側面には、側壁絶縁膜１１１と第１犠牲膜１１２が順に形成されている。
【００２３】
次に、図２(ｃ)に示すように、基板１０１上の全面に、下地絶縁膜１１３、第２犠牲膜１１４、第３犠牲膜１１５を順に形成する。第３犠牲膜１１５の厚さは、選択トランジスタＳＧ間の隙間が埋まる厚さに設定し、ＣＭＰ（Chemical Mechanical Polishing）により、第３犠牲膜１１５の表面を平坦化する。この平坦化は、第２犠牲膜１１４が露出するまで継続する。下地絶縁膜１１３、第２犠牲膜１１４、第３犠牲膜１１５はそれぞれ、第３、第４、第５の絶縁膜の例である。下地絶縁膜１１３、第２犠牲膜１１４、第３犠牲膜１１５はそれぞれ例えば、シリコン酸化膜、シリコン窒化膜、ＢＳＧ（Boro-Silicate Glass）膜である。
【００２４】
次に、図３(ａ)に示すように、第２電極層１０５の上面が露出するまで、ＲＩＥ処理を行う。その結果、側壁絶縁膜１１１、第１犠牲膜１１２、下地絶縁膜１１３、第２犠牲膜１１４、第３犠牲膜１１５は、図３(ａ)に示すような形状に加工される。図３(ａ)では、下地絶縁膜１１３、第２犠牲膜１１４、及び第３犠牲膜１１５が、選択トランジスタＳＧ間に、側壁絶縁膜１１１及び第１犠牲膜１１２を介して埋め込まれている。
【００２５】
次に、図３(ｂ)に示すように、ウェットエッチングにより、同一種類の絶縁膜（例えばＳｉＮ膜）である第１、第２犠牲膜１１２、１１４を除去する。このウェットエッチングは、第１のエッチング処理の例である。このウェットエッチング用の薬液としては、例えば、リン酸（Ｈ３ＰＯ４）水溶液を使用する。
【００２６】
図３(ｂ)に示すＰ1は、メモリセルトランジスタＭＣ間において、第１犠牲膜１１２が除去されて生じた隙間を示している。また、Ｐ2は、メモリセルトランジスタＭＣと選択トランジスタＳＧとの間において、第１犠牲膜１１２が除去されて生じた隙間を示している。また、Ｐ3、Ｐ4はそれぞれ、選択トランジスタＳＧ間において、第１犠牲膜１１２、第２犠牲膜１１４が除去されて生じた隙間を示している。
【００２７】
隙間Ｐ1の開口部の幅は、例えば２０ｎｍ程度であり、隙間Ｐ2の開口部の幅は、例えば４０ｎｍ程度である。また、隙間Ｐ3、Ｐ4の開口部の幅は、いずれも１０〜１５ｎｍ程度である。
【００２８】
このように、本実施形態では、隙間Ｐ3、Ｐ4の開口部の幅は、隙間Ｐ1、Ｐ2の開口部の幅よりも狭く設定される。そのため、隙間Ｐ3、Ｐ4内の第１、第２犠牲膜１１２、１１４は、隙間Ｐ1、Ｐ2内の第１犠牲膜１１２に比べて、ウェットエッチングで除去しにくい。
【００２９】
よって、本実施形態では、ウェットエッチングにより、図３(ｂ)に示すような状態が発生する。図３(ｂ)では、隙間Ｐ1、Ｐ2内の第１犠牲膜１１２が完全に除去されているのに対し、隙間Ｐ3、Ｐ4内の第１、第２犠牲膜１１２、１１４は一部残存している。
【００３０】
なお、隙間Ｐ1、Ｐ2内の第１犠牲膜１１２を完全に除去し、隙間Ｐ3、Ｐ4内の第１、第２犠牲膜１１２、１１４を一部残存させるウェットエッチングは、例えば、エッチング処理の継続時間などを調整することで実現可能である。
【００３１】
図３(ｃ)の工程では、隙間Ｐ3、Ｐ4内に残存した第１、第２犠牲膜１１２、１１４を積極的に利用する。すなわち、図３(ｃ)に示すように、側壁絶縁膜１１１、第１犠牲膜１１２、下地絶縁膜１１３、第２犠牲膜１１４、及び第３犠牲膜１１５をマスクとして、基板１０１内へのイオン注入を行う。
【００３２】
その結果、メモリセルトランジスタＭＣ間の基板１０１内と、メモリセルトランジスタＭＣと選択トランジスタＳＧとの間の基板１０１内に、第２拡散層１２２が形成されることとなる。このイオン注入で使用する不純物は、Ｐ型拡散層を形成する場合には、例えばＢ（ホウ素）であり、Ｎ型拡散層を形成する場合には、例えばＡｓ（ヒ素）である。
【００３３】
なお、選択トランジスタＳＧ間の基板１０１は、上記のマスクで覆われているため、選択トランジスタＳＧ間の基板１０１内には、第２拡散層１２２は形成されない。
【００３４】
次に、図４(ａ)に示すように、ウェットエッチングにより、隙間Ｐ3、Ｐ4内に残存した第１、第２犠牲膜１１２、１１４と、第３犠牲膜１１５を除去する。このウェットエッチングは、第２のエッチング処理の例である。このウェットエッチング用の薬液としては、例えば、リン酸水溶液を使用する。この工程は、犠牲膜１１２、１１４が最終的に残存し、選択トランジスタＳＧの特性を変化させることを避けるために行う。
【００３５】
次に、図４(ｂ)に示すように、基板１０１上の全面に金属膜、例えばＮｉ（ニッケル）膜を堆積し、熱処理によりシリサイド反応を発生させ、第２電極層１０５内にシリサイド層２０１を形成する。金属膜の材料の例には、Ｎｉの他に、例えばＴｉ、Ｃｏ、Ｐｔ、Ｐｄ、Ｔａ、Ｍｏなどが用いられる。
【００３６】
次に、図４(ｃ)に示すように、基板１０１上の全面に、第１の層間絶縁膜２１１を形成する。第１の層間絶縁膜２１１は、第６の絶縁膜の例である。第１の層間絶縁膜２１１は例えば、ＴＥＯＳ膜である。
【００３７】
本実施形態では、第１の層間絶縁膜２１１の材料や形成条件として、埋め込み性の悪い材料や条件を採用する。その結果、第１の層間絶縁膜２１１の形成後に、メモリセルトランジスタＭＣ間や、メモリセルトランジスタＭＣと選択トランジスタＳＧとの間や、選択トランジスタＳＧの側壁部には、空隙（エアギャップ）２１１が残存することとなる。
【００３８】
次に、図５(ａ)に示すように、第１の層間絶縁膜２１１上に、第２、第３の層間絶縁膜２１２、２１３を順に形成する。第２、第３の層間絶縁膜２１２、２１３はそれぞれ例えば、シリコン窒化膜、ＮＳＧ（Non-doped Silicate Glass）膜である。
【００３９】
次に、図５(ｂ)に示すように、ＣＭＰにより、第３の層間絶縁膜２１３の表面を平坦化する。この平坦化は、第２の層間絶縁膜２１２が露出するまで継続する。次に、第２、第３の層間絶縁膜２１２、２１３上に、第４の層間絶縁膜２１４を形成する。第４の層間絶縁膜２１４は例えば、ＴＥＯＳ膜である。
【００４０】
その後、本実施形態では、既存の方法により、配線層、ビアプラグ、層間絶縁膜等を形成する。このようにして、不揮発性半導体記憶装置が製造される。
【００４１】
（図３(ｃ)の工程の詳細）
上述のように、図３(ｃ)の工程では、側壁絶縁膜１１１、第１犠牲膜１１２、下地絶縁膜１１３、第２犠牲膜１１４、及び第３犠牲膜１１５をマスクとして、基板１０１内へのイオン注入を行う。以下、この工程の詳細について説明する。
【００４２】
まず、第１、第２拡散層１２１、１２２内の不純物濃度プロファイルについて、詳細に説明する。
【００４３】
図３(ｃ)の工程では、基板１０１内に第２拡散層１２２を形成する。一方、第１拡散層１２１は、図１(ｂ)の工程にて形成される。よって、本実施形態では、第１拡散層１２１内の不純物濃度プロファイルと、第２拡散層１２２内の不純物濃度プロファイルを、ドーパントの種類が同じであるか異なるかに拘らず、互いに異なるプロファイルとすることが可能である。
【００４４】
本実施形態では、例えば、第２拡散層１２２内の不純物濃度が最大となる深さを、第１拡散層１２１内の不純物濃度が最大となる深さと異なる値に設定する。また、本実施形態では、例えば、第２拡散層１２２内の不純物濃度のピーク値を、第１拡散層１２１内の不純物濃度のピーク値と異なる値に設定する。
【００４５】
本実施形態では、例えば、基板１０１内にホウ素を３０ｋｅＶで注入することで、第１拡散層１２１を形成し、基板１０１内にホウ素を１０ｋｅＶで注入することで、第２拡散層１２２を形成する。これにより、第１拡散層１２１内の不純物濃度プロファイルと、第２拡散層１２２内の不純物濃度プロファイルを、互いに異なるプロファイルとすることができる。
【００４６】
次に、第２電極層１０５内へのイオン注入について、詳細に説明する。
【００４７】
図３(ｃ)の工程では、メモリセルトランジスタＭＣや選択トランジスタＳＧの上面をマスクで覆わずに、基板１０１内へのイオン注入を行う。よって、このイオン注入により、基板１０１内だけでなく、メモリセルトランジスタＭＣや選択トランジスタＳＧの第２電極層１０５内にも、不純物イオンが注入される。
【００４８】
なお、この不純物イオンは、後述する周辺トランジスタＰＴの第２電極層１０５内にも注入されることとなる。
【００４９】
（第１実施形態の効果）
最後に、第１実施形態の効果について説明する。
【００５０】
本実施形態では、同一種類の絶縁膜である第１、第２犠牲膜１１２、１１４を、第１、第２のエッチング処理により除去する。具体的には、第１のエッチング処理では、選択トランジスタＳＧ間の犠牲膜１１２、１１４が一部残存するように、犠牲膜１１２、１１４を除去する。そして、第２のエッチング処理では、選択トランジスタＳＧ間に残存した犠牲膜１１２、１１４を除去する。
【００５１】
よって、本実施形態では、除去しにくい選択トランジスタＳＧ間の犠牲膜１１２、１１４を確実に除去することができる。従って、本実施形態によれば、犠牲膜１１２、１１４の残存を防止し、犠牲膜１１２、１１４の残存によるトランジスタの特性の変化を抑制することが可能となる。
【００５２】
なお、第２のエッチング処理の条件は、第１のエッチング処理の条件と異なる条件としても構わない。このような条件の例として、処理温度、処理時間、薬液の種類、薬液の濃度等が挙げられる。
【００５３】
また、本実施形態では、第１のエッチング処理で残存した犠牲膜１１２、１１４を積極的に利用する。具体的には、側壁絶縁膜１１１、第１犠牲膜１１２、下地絶縁膜１１３、第２犠牲膜１１４、第３犠牲膜１１５を、イオン注入用のマスクとして利用する。
【００５４】
よって、本実施形態によれば、リソグラフィ工程の工程数を減らし、不揮発性半導体記憶装置の製造コストを低減することが可能となる。
【００５５】
（第２実施形態）
以下、第１実施形態の変形例である第２実施形態について、第１実施形態との相違点を中心に説明する。
【００５６】
図６〜図１９は、第１実施形態の不揮発性半導体記憶装置の製造方法を示す側方断面図である。
【００５７】
各図の(ａ)には、基板１０１上のメモリセルアレイ部内に配置された複数のメモリセルトランジスタＭＣと、複数の選択トランジスタＳＧが示されている。
【００５８】
一方、各図の(ｂ)には、基板１０１上の周辺回路部内に配置された複数の周辺トランジスタＰＴが示されている。周辺回路部は、基板１０１上にて、メモリセルアレイ部に隣接して配置されている。周辺トランジスタＰＴの例としては、ＬＶ（低電圧）トランジスタや、ＨＶ（高電圧）トランジスタが挙げられる。
【００５９】
図６(ａ)、図７(ａ)、・・・、図１９(ａ)に示す処理は、それぞれ図１(ａ)、図１(ｂ)、・・・図５(ｂ)に示す処理と同様に行われる。また、図６(ｂ)、図７(ｂ)、・・・、図１９(ｂ)に示す処理は、図６(ａ)、図７(ａ)、・・・、図１９(ａ)に示す処理と並行して行われる。
【００６０】
以下、図６〜図１９に示す処理について、詳細に説明する。
【００６１】
まず、図６に示すように、基板１０１上に、複数のメモリセルトランジスタＭＣと、複数の選択トランジスタＳＧと、複数の周辺トランジスタＰＴを形成する。
【００６２】
図６(ｂ)には、互いに隣接する周辺トランジスタＰＴ1、ＰＴ2が示されている。周辺トランジスタＰＴ1の第１、第２電極層１０３、１０５は、第２絶縁層１０４に形成された開口部Ｈ3により電気的に接続されており、周辺トランジスタＰＴ1のゲート電極を構成している。これは、周辺トランジスタＰＴ2でも同様である。なお、符号３０１は、基板１０１内に形成された素子分離絶縁膜３０１を示す。
【００６３】
次に、図６に示すように、基板１０１上の全面に、側壁絶縁膜１１１を形成する。その結果、メモリセルトランジスタＭＣ、選択トランジスタＳＧ、周辺トランジスタＰＴの側面が、側壁絶縁膜１１１で覆われる。
【００６４】
次に、図７に示すように、メモリセルトランジスタＭＣ間と、メモリセルトランジスタＭＣと選択トランジスタＳＧとの間と、周辺回路部内の基板１０１を、レジスト膜１３１で覆う。次に、レジスト膜１３１をマスクとして、基板１０１内へのイオン注入を行う。その結果、選択トランジスタＳＧ間の基板１０１内に、第１拡散層１２１が形成されることとなる。
【００６５】
次に、図８に示すように、基板１０１上からレジスト膜１３１を除去した後、メモリセル部内の基板１０１を、レジスト膜１３２で覆う。次に、レジスト膜１３２をマスクとして、基板１０１内へのイオン注入を行う。その結果、周辺トランジスタＰＴ間の基板１０１内に、第３拡散層１２３が形成されることとなる。次に、基板１０１上からレジスト膜１３２を除去する。
【００６６】
次に、図９に示すように、基板１０１上の全面に、第１犠牲膜１１２を形成する。
【００６７】
次に、図１０に示すように、ＲＩＥにより、選択トランジスタＳＧ間の基板１０１の表面と、周辺トランジスタＰＴ間の基板１０１の表面から、第１絶縁層１０２、側壁絶縁膜１１１、第１犠牲膜１１２を除去する。
【００６８】
その結果、側壁絶縁膜１１１と第１犠牲膜１１２は、図１０に示すような形状に加工される。図１０(ｂ)では、周辺トランジスタＰＴ間の空間に面する周辺トランジスタＰＴの側面に、側壁絶縁膜１１１と第１犠牲膜１１２が順に形成されている。
【００６９】
次に、図１１に示すように、基板１０１上の全面に、下地絶縁膜１１３、第２犠牲膜１１４、第３犠牲膜１１５を順に形成する。次に、ＣＭＰにより、第３犠牲膜１１５の表面を平坦化する。この平坦化は、第２犠牲膜１１４が露出するまで継続する。
【００７０】
次に、図１２に示すように、第２電極層１０５の上面が露出するまで、ＲＩＥ処理を行う。その結果、側壁絶縁膜１１１、第１犠牲膜１１２、下地絶縁膜１１３、第２犠牲膜１１４、第３犠牲膜１１５は、図１２に示すような形状に加工される。図１２(ｂ)では、下地絶縁膜１１３、第２犠牲膜１１４、及び第３犠牲膜１１５が、周辺トランジスタＰＴ間に、側壁絶縁膜１１１及び第１犠牲膜１１２を介して埋め込まれている。
【００７１】
次に、図１３に示すように、ウェットエッチングにより、同一種類の絶縁膜（例えばＳｉＮ膜）である第１、第２犠牲膜１１２、１１４を除去する。
【００７２】
図１３(ａ)に示すＰ1は、メモリセルトランジスタＭＣ間において、第１犠牲膜１１２が除去されて生じた隙間を示している。また、図１３(ａ)に示すＰ2は、メモリセルトランジスタＭＣと選択トランジスタＳＧとの間において、第１犠牲膜１１２が除去されて生じた隙間を示している。
【００７３】
また、図１３(ａ)に示すＰ3、Ｐ4はそれぞれ、選択トランジスタＳＧ間において、第１犠牲膜１１２、第２犠牲膜１１４が除去されて生じた隙間を示している。また、図１３(ｂ)に示すＰ5、Ｐ6はそれぞれ、周辺トランジスタＰＴ間において、第１犠牲膜１１２、第２犠牲膜１１４が除去されて生じた隙間を示している。
【００７４】
隙間Ｐ1の開口部の幅は、例えば２０ｎｍ程度であり、隙間Ｐ2の開口部の幅は、例えば４０ｎｍ程度である。また、隙間Ｐ3〜Ｐ6の開口部の幅は、いずれも１０〜１５ｎｍ程度である。
【００７５】
このように、本実施形態では、隙間Ｐ3〜Ｐ6の開口部の幅は、隙間Ｐ1、Ｐ2の開口部の幅よりも狭く設定される。そのため、隙間Ｐ3〜Ｐ6内の第１、第２犠牲膜１１２、１１４は、隙間Ｐ1、Ｐ2内の第１犠牲膜１１２に比べて、ウェットエッチングで除去しにくい。
【００７６】
よって、本実施形態では、ウェットエッチングにより、図１３に示すような状態が発生する。図１３では、隙間Ｐ1、Ｐ2内の第１犠牲膜１１２が完全に除去されているのに対し、隙間Ｐ3〜Ｐ6内の第１、第２犠牲膜１１２、１１４は一部残存している。
【００７７】
図１４の工程では、隙間Ｐ3〜Ｐ6内に残存した第１、第２犠牲膜１１２、１１４を積極的に利用する。すなわち、図１４に示すように、側壁絶縁膜１１１、第１犠牲膜１１２、下地絶縁膜１１３、第２犠牲膜１１４、及び第３犠牲膜１１５をマスクとして、基板１０１内へのイオン注入を行う。
【００７８】
その結果、メモリセルトランジスタＭＣ間の基板１０１内と、メモリセルトランジスタＭＣと選択トランジスタＳＧとの間の基板１０１内に、第２拡散層１２２が形成されることとなる。
【００７９】
なお、選択トランジスタＳＧ間の基板１０１と、周辺トランジスタＰＴ間の基板１０１は、上記のマスクで覆われているため、選択トランジスタＳＧ間の基板１０１内と、周辺トランジスタＰＴ間の基板１０１内には、第２拡散層１２２は形成されない。
【００８０】
次に、図１５に示すように、ウェットエッチングにより、隙間Ｐ3〜Ｐ6内に残存した第１、第２犠牲膜１１２、１１４と、第３犠牲膜１１５を除去する。この工程は、犠牲膜１１２、１１４が最終的に残存してしまい、選択トランジスタＳＧの特性を変化させることを避けるために行う。
【００８１】
次に、図１６に示すように、基板１０１上の全面に金属膜、例えばＮｉ膜を堆積し、熱処理によりシリサイド反応を発生させ、第２電極層１０５内にシリサイド層２０１を形成する。
【００８２】
次に、図１７に示すように、基板１０１上の全面に、第１の層間絶縁膜２１１を形成する。本実施形態では、第１の層間絶縁膜２１１の材料や形成条件として、埋め込み性の悪い材料や条件を採用する。その結果、第１の層間絶縁膜２１１の形成後に、メモリセルトランジスタＭＣ間や、メモリセルトランジスタＭＣと選択トランジスタＳＧとの間や、選択トランジスタＳＧと周辺トランジスタＰＴの側壁部には、空隙（エアギャップ）２１１が残存することとなる。
【００８３】
次に、図１８に示すように、第１の層間絶縁膜２１１上に、第２、第３の層間絶縁膜２１２、２１３を順に形成する。次に、ＣＭＰにより、第３の層間絶縁膜２１３の表面を平坦化する。この平坦化は、第２の層間絶縁膜２１２が露出するまで継続する。
【００８４】
次に、図１９に示すように、第２、第３の層間絶縁膜２１２、２１３上に、第４の層間絶縁膜２１４を形成する。
【００８５】
その後、本実施形態では、既存の方法により、配線層、ビアプラグ、層間絶縁膜等を形成する。このようにして、不揮発性半導体記憶装置が製造される。
【００８６】
（第２実施形態の効果）
最後に、第２実施形態の効果について説明する。
【００８７】
以上のように、本実施形態では、第１実施形態と同様に、同一種類の絶縁膜である第１、第２犠牲膜１１２、１１４を、第１、第２のエッチング処理により除去する。具体的には、第１のエッチング処理では、選択トランジスタＳＧ間と周辺トランジスタＰＴ間の犠牲膜１１２、１１４が一部残存するように、犠牲膜１１２、１１４を除去する。そして、第２のエッチング処理では、選択トランジスタＳＧ間と周辺トランジスタＰＴ間に残存した犠牲膜１１２、１１４を除去する。
【００８８】
よって、本実施形態では、第１実施形態と同様に、除去しにくい選択トランジスタＳＧ間や周辺トランジスタＰＴ間の犠牲膜１１２、１１４を確実に除去することができる。従って、本実施形態によれば、犠牲膜１１２、１１４の残存を防止し、犠牲膜１１２、１１４の残存によるトランジスタの特性の変化を抑制することが可能となる。
【００８９】
また、本実施形態では、第１のエッチング処理で残存した犠牲膜１１２、１１４を積極的に利用する。具体的には、側壁絶縁膜１１１、第１犠牲膜１１２、下地絶縁膜１１３、第２犠牲膜１１４、第３犠牲膜１１５を、イオン注入用のマスクとして利用する。
【００９０】
よって、本実施形態によれば、リソグラフィ工程の工程数を減らし、不揮発性半導体記憶装置の製造コストを低減することが可能となる。
【００９１】
以下、このリソグラフィ工程削減効果について、図７、図８、図１４の工程の説明を交えて説明する。
【００９２】
本実施形態では、第１、第３拡散層１２１、１２３はそれぞれ、レジスト膜１３１、１３２をマスクとするイオン注入により形成される（図７、図８）。よって、第１、第３拡散層１２１、１２３を形成する際には、リソグラフィ処理が行われる。
【００９３】
また、第２拡散層１２２は、側壁絶縁膜１１１、残存した第１犠牲膜１１２、下地絶縁膜１１３、残存した第２犠牲膜１１４、及び第３犠牲膜１１５をマスクとするイオン注入により行われる（図１４）。よって、第２拡散層１２１を形成する際には、リソグラフィ処理は不要である。
【００９４】
従って、本実施形態では、第１〜第３拡散層１２１〜１２３は、２回のリソグラフィ処理により形成することが可能である。
【００９５】
一方、従来の方法では、このような拡散層を形成するために、最低３回のリソグラフィ処理を行う必要がある。１回目のリソグラフィ処理は、選択トランジスタＳＧの拡散層を形成するためであり、２回目のリソグラフィ処理は、周辺トランジスタＰＴの拡散層を形成するため、３回目のリソグラフィ処理は、メモリセルトランジスタＭＣの拡散層を形成するためである。理由は、これらのトランジスタの拡散層は、それぞれのトランジスタに求められる動作や性能の違いにより、それぞれのトランジスタにとって最適な拡散層を同時に形成することができないからである。
【００９６】
しかしながら、本実施形態では、このような拡散層を、２回のリソグラフィ処理により形成することができる。よって、本実施形態によれば、リソグラフィ工程の工程数を減らし、不揮発性半導体記憶装置の製造コストを低減することが可能となる。
【００９７】
以上、本発明の具体的な態様の例を、第１及び第２実施形態により説明したが、本発明は、これらの実施形態に限定されるものではない。
【符号の説明】
【００９８】
１０１：基板、１０２：第１絶縁層、１０３：第１電極層、
１０４：第２絶縁層、１０５：第２電極層、１０６：キャップ層、
１１１：側壁絶縁膜（第１の絶縁膜）、１１２：第１犠牲膜（第２の絶縁膜）、
１１３：下地絶縁膜（第３の絶縁膜）、１１４：第２犠牲膜（第４の絶縁膜）、
１１５：第３犠牲膜（第５の絶縁膜）、
１２１：第１拡散層、１２２：第２拡散層、１２３：第３拡散層、
１３１：レジスト膜、１３２：レジスト膜、２０１：シリサイド層、
２１１：第１の層間絶縁膜（第６の絶縁膜）、２１２：第２の層間絶縁膜、
２１３：第３の層間絶縁膜、２１４：第４の層間絶縁膜、２２１：エアギャップ、
３０１：素子分離絶縁膜
【特許請求の範囲】
【請求項１】
基板上に、複数のメモリセルトランジスタと、複数の選択トランジスタとを形成し、
前記メモリセルトランジスタ間と、前記メモリセルトランジスタと前記選択トランジスタとの間に、第１及び第２の絶縁膜を順に埋め込むと共に、前記選択トランジスタ間の空間に面する前記選択トランジスタの側面に、前記第１及び第２の絶縁膜を順に形成し、
前記選択トランジスタ間に、前記第１及び第２の絶縁膜を介して、第３から第５の絶縁膜を順に埋め込み、
前記選択トランジスタ間の前記第２及び第４の絶縁膜が一部残存するように、第１のエッチング処理により、前記第２及び第４の絶縁膜を除去し、
前記選択トランジスタ間に残存した前記第２及び第４の絶縁膜を、前記第１のエッチング処理後に行う第２のエッチング処理により除去する、
不揮発性半導体記憶装置の製造方法。
【請求項２】
前記基板上に、前記メモリセルトランジスタ及び前記選択トランジスタと共に、複数の周辺トランジスタを形成し、
前記周辺トランジスタ間の空間に面する前記周辺トランジスタの側面に、前記第１及び第２の絶縁膜を順に形成し、
前記周辺トランジスタ間に、前記第１及び第２の絶縁膜を介して、前記第３から第５の絶縁膜を順に埋め込み、
前記周辺トランジスタ間の前記第２及び第４の絶縁膜が一部残存するように、前記第１のエッチング処理により、前記第２及び第４の絶縁膜を除去し、
前記周辺トランジスタ間に残存した前記第２及び第４の絶縁膜を、前記第２のエッチング処理により除去し、
さらに、前記第１のエッチング処理と前記第２のエッチング処理との間に、前記第１から第５の絶縁膜をマスクとして、前記基板内へのイオン注入を行う、
請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
前記イオン注入により、前記選択トランジスタと前記周辺トランジスタのゲート電極内に不純物イオンを注入する、請求項２に記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
前記イオン注入により前記基板内に形成される拡散層の不純物濃度プロファイルは、前記選択セルトランジスタ間の前記基板内に形成される拡散層の不純物濃度プロファイルと異なる、請求項２又は３に記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
さらに、前記第２のエッチング処理後に、前記メモリセルトランジスタ間と、前記メモリセルトランジスタと前記選択トランジスタとの間と、前記選択トランジスタと前記周辺トランジスタの側壁部に空隙が残存するように、前記基板上に第６の絶縁膜を形成する、
請求項１から４のいずれか１項に記載の不揮発性半導体記憶装置の製造方法。
【請求項１】
基板上に、複数のメモリセルトランジスタと、複数の選択トランジスタとを形成し、
前記メモリセルトランジスタ間と、前記メモリセルトランジスタと前記選択トランジスタとの間に、第１及び第２の絶縁膜を順に埋め込むと共に、前記選択トランジスタ間の空間に面する前記選択トランジスタの側面に、前記第１及び第２の絶縁膜を順に形成し、
前記選択トランジスタ間に、前記第１及び第２の絶縁膜を介して、第３から第５の絶縁膜を順に埋め込み、
前記選択トランジスタ間の前記第２及び第４の絶縁膜が一部残存するように、第１のエッチング処理により、前記第２及び第４の絶縁膜を除去し、
前記選択トランジスタ間に残存した前記第２及び第４の絶縁膜を、前記第１のエッチング処理後に行う第２のエッチング処理により除去する、
不揮発性半導体記憶装置の製造方法。
【請求項２】
前記基板上に、前記メモリセルトランジスタ及び前記選択トランジスタと共に、複数の周辺トランジスタを形成し、
前記周辺トランジスタ間の空間に面する前記周辺トランジスタの側面に、前記第１及び第２の絶縁膜を順に形成し、
前記周辺トランジスタ間に、前記第１及び第２の絶縁膜を介して、前記第３から第５の絶縁膜を順に埋め込み、
前記周辺トランジスタ間の前記第２及び第４の絶縁膜が一部残存するように、前記第１のエッチング処理により、前記第２及び第４の絶縁膜を除去し、
前記周辺トランジスタ間に残存した前記第２及び第４の絶縁膜を、前記第２のエッチング処理により除去し、
さらに、前記第１のエッチング処理と前記第２のエッチング処理との間に、前記第１から第５の絶縁膜をマスクとして、前記基板内へのイオン注入を行う、
請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
前記イオン注入により、前記選択トランジスタと前記周辺トランジスタのゲート電極内に不純物イオンを注入する、請求項２に記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
前記イオン注入により前記基板内に形成される拡散層の不純物濃度プロファイルは、前記選択セルトランジスタ間の前記基板内に形成される拡散層の不純物濃度プロファイルと異なる、請求項２又は３に記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
さらに、前記第２のエッチング処理後に、前記メモリセルトランジスタ間と、前記メモリセルトランジスタと前記選択トランジスタとの間と、前記選択トランジスタと前記周辺トランジスタの側壁部に空隙が残存するように、前記基板上に第６の絶縁膜を形成する、
請求項１から４のいずれか１項に記載の不揮発性半導体記憶装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１３−２６３３１（Ｐ２０１３−２６３３１Ａ）
【公開日】平成２５年２月４日（２０１３．２．４）
【国際特許分類】
【出願番号】特願２０１１−１５８０１２（Ｐ２０１１−１５８０１２）
【出願日】平成２３年７月１９日（２０１１．７．１９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年２月４日（２０１３．２．４）
【国際特許分類】
【出願日】平成２３年７月１９日（２０１１．７．１９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
[ Back to top ]