出力回路を備えた発振回路
【課題】電源電圧を低電圧化した場合においても、発振回路の最終出力波形のデューティー比を５０％に調整し易く、且つ、種々の外乱要因によってもデューティー比の変動を少なく抑えることが可能な発振回路を提供する。
【解決手段】振動子、増幅回路及び出力回路を含む発振回路であって、前記増幅回路の入力端子に接続される側の前記振動子の端子と、前記出力回路の入力端子とが接続され、振動子の前記端子と、増幅回路の前記入力端子とが容量を介して接続され、さらに、振動子の前記端子側に、所定の電位をバイアスするためのバイアス回路が接続されている。
【解決手段】振動子、増幅回路及び出力回路を含む発振回路であって、前記増幅回路の入力端子に接続される側の前記振動子の端子と、前記出力回路の入力端子とが接続され、振動子の前記端子と、増幅回路の前記入力端子とが容量を介して接続され、さらに、振動子の前記端子側に、所定の電位をバイアスするためのバイアス回路が接続されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、振動子、増幅回路及び出力回路を含む発振回路（集積回路によって構成される場合を含む。）における、最終出力波形のデューティー比を５０％に調整し易くし、且つ、デューティー比の変動を少なく抑えることが可能な発振回路に関する。
【背景技術】
【０００２】
発振回路は、電子機器類の信号源として欠かすことの出来ないものとして広く用いられている。発振回路としては、振動子、増幅回路及び出力回路を含むものが一般に用いられている。一方、振動子として水晶などの圧電素子を使用する発振回路の出力波形は、そのデューティー比が５０％であることが望まれる。発振回路を構成する増幅回路をＣＭＯＳで作成する場合、一般に、図４に示すようなセルフバイアスされたインバータアンプで構成される一段インバータ発振回路が適用される場合が多い。また、この場合、増幅回路から後段の出力回路への信号伝達は、増幅回路の出力側を後段の出力回路の入力側に接続して行うことが一般的である。この時、前記インバータアンプのＰＭＯＳ及びＮＭＯＳ強度比を適切に設定することで、概ねデューティー比が５０％の出力を得ることが可能である。
【０００３】
ここで、前記増幅回路を動作させる電源として外部電源をそのまま接続する代わりに、発振回路の内部で降圧した電源、例えばレギュレータなどで降圧し、外部電源電圧より低く抑えられた内部電圧を用いて動作させることがある。このような構成とする目的は、以下の通りである。
（１）外部電源の変動による発振特性への影響を少なくする。
（２）振動子である圧電素子に対する励振電流を低く抑える。
【０００４】
さらに、近年では、外部電源電圧が低下傾向にあり、発振回路の内部電圧も非常に低くなってきている。通常のインバータアンプは、ＰＭＯＳ及びＮＭＯＳトランジスタの閾値電圧の絶対値の合計よりも大きな動作電源電圧が必要である。例えば、ＰＭＯＳの閾値が−０．６Ｖ、ＮＭＯＳの閾値が＋０．６Ｖの場合、電源電圧１．２Ｖ＋α（αは数百ｍＶ程度）以上が動作条件となる。ここで、外部電源電圧が１．８Ｖ程度になると、内部電圧として実現できるのは１．２Ｖ前後の値となり、前記インバータアンプは使えなくなる。
【０００５】
これに対し、特許文献１に記載の水晶発振回路の例では、インバータアンプの入力側でＰＭＯＳとＮＭＯＳを直流的に切断し、定電流源のミラーリングで決まるバイアス値で直流的にバイアスする方法が提案されている。
【０００６】
この他、図５に示すような、定電流回路からの定電流に制御されたＰＭＯＳを負荷とするＮＭＯＳソース接地アンプの構成とする例も見られる。なお、図５に示す例の方が構造は単純である。
【０００７】
しかし、上記特許文献１に記載の水晶発振回路やＰＭＯＳを定電流源としてだけ用いて、ＮＭＯＳソース接地アンプの構成とする例では、通常のインバータアンプ構造と比較して増幅回路の出力波形が歪み易いという問題がある。特に後者のＮＭＯＳソース接地アンプではこの問題が顕著となる。このため、出力波形のデューティー比を５０％に調整することが困難となる。
【０００８】
このような問題に対して、増幅回路の入力側は圧電素子のフィルタ効果により、波形の歪みが抑えられ正弦波に近くなっているので、後段の出力回路の入力側を増幅回路の入力側端子に接続する例がある。
【特許文献１】特開２００５−２４４５４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、上記後段の出力回路の入力側を増幅回路の入力側端子に接続する例において、電源電圧がさらに下がった場合に以下のような問題がある。つまり、増幅回路の入力側の電位が適切に制御できず、波形の歪みが避けられないという問題である。例えば、後段の出力回路に接続する端子の直流バイアス値がＧＮＤ側或いは電源電圧側の何れか一方に偏っていた場合に、波形がバスタブ状に歪み、上下対称とはならず、そのため、そこからの出力は、デューティー比が５０％から大きくずれたものとなる。この結果、やはり出力波形のデューティー比を５０％に調整することが困難となる。
【００１０】
そこで本発明は、電源電圧を低電圧化した場合においても、発振回路の最終出力波形のデューティー比を５０％に調整し易く、且つ、種々の外乱要因によってもデューティー比の変動を少なく抑えることが可能な発振回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明に係る発振回路は、以下のような特徴を有する。
［１］振動子、増幅回路及び出力回路を含む発振回路であって、
前記増幅回路の入力端子に接続される側の前記振動子の端子と、前記出力回路の入力端子とが接続され、振動子の前記端子と、増幅回路の前記入力端子とが容量を介して接続され、さらに、振動子の前記端子側に、所定の電位をバイアスするためのバイアス回路が接続されていることを特徴とする。
［２］上記［１］において、バイアス回路による所定の電位が、前記出力回路を動作させるための電源電圧の２分の１程度であることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、電源電圧を低電圧化した場合においても、発振回路の最終出力波形のデューティー比を５０％に調整し易く、且つ、種々の外乱要因によってもデューティー比の変動を少なく抑えることが可能な発振回路が提供される。
【発明を実施するための最良の形態】
【００１３】
以下、本発明を実施するための最良の形態の一例を説明する。
【００１４】
図１に、本発明に係る発振回路の一実施形態における回路構成の概念図を示す。図１に示すように本発明に係る発振回路１０は、振動子１１、増幅回路１２及び出力回路１３を含み、前記増幅回路１２の入力端子１２ａに接続される側の前記振動子１１の端子１１ａと前記出力回路１３の入力端子１３ａとが接続され、振動子１１の前記端子１１ａと、増幅回路１２の前記入力端子１２ａとが容量１４を介して接続され、さらに、振動子１１の前記端子１１ａ側に、所定の電位（直流電圧）をバイアスするためのバイアス回路１５が接続されている。
【００１５】
このように、本実施形態においては、
（イ）振動子１１の端子１１ａと増幅回路１２の入力端子１２ａとを容量１４を介して接続することで直流的に切断し、さらに、振動子１１の端子１１ａと出力回路１３の入力端子１３ａとを接続するようにしている。これにより、出力回路１３に入力される信号に対して、増幅回路１２内部での直流バイアスの影響を与えない構成としている。
【００１６】
（ロ）また、出力回路１３の入力端子１３ａを振動子１１の端子１１ａと接続することで、振動子１１のフィルタ効果によって、正弦波に近い波形に整形された信号を出力回路１３に入力する構成としている。これにより、出力回路１３からの出力波形のデューティー比を５０％に調整することが容易となる。
【００１７】
（ハ）さらに、振動子１１の端子１１ａ側にバイアス回路１５を接続することで、振動子１１から出力回路１３に入力される信号に対して所定の電位（直流電圧）をバイアス可能に構成されている。振動子１１から出力回路１３に入力される信号に対して適切な直流電圧をバイアスすることで、出力回路１３から出力される交流波形が歪むことを効果的に防止することが可能となる。
【００１８】
ここで、前記バイアス回路１５によりバイアスされる直流電圧の値としては、適用される発振回路の構成等により、外乱に対するマージンが最大となるように適切な値に設定することが好ましい。なお、通常は、外部から供給される電源電圧の２分の１程度とすることが適当である。ここで、前記出力回路１３を動作させるための電源電圧が、前記外部から供給される電源電圧である場合に、前記バイアス回路１５からのバイアス値を電源電圧の２分の１程度とすることにより、出力回路１３に入力される交流波形の振幅が大きい場合であっても、振幅の高電圧側または低電圧側での波形の歪みを、高いマージンで防止することが可能となる。なお、上記の「バイアス値を電源電圧の２分の１程度とする」とは、電源電圧の４５％から５５％の範囲に設定することをいう。この範囲であれば、種々の外乱要因により、多少の電圧変動があった場合においても、出力回路１３からの出力波形のデューティー比を５０％に調整し易く、且つ、出力される波形のデューティー比の変動を少なく抑えることが可能となるためである。
【００１９】
ここで、前記振動子１１としては、電圧を印加することで固有振動を起こすもの、例えば、水晶やセラミックスなどの圧電素子を用いることができる。しかし、これらの固体振動子に限定されるものではなく、固有振動を起こすものであればどのようなものでも用いることができ、例えば、回路的に振動を起こさせるようなＬＣ共振器等を用いてもよい。但し、水晶振動子は、発振周波数の精度が非常に高いため、最も好ましい材料である。
【００２０】
前記容量１４は、発振周波数において増幅回路１２の入力容量と同程度か、それ以下であるようにする必要がある。例えば、増幅回路１２の入力容量が１０ｐＦ程度であれば、容量１４は数ｐＦ〜数十ｐＦ程度の範囲で選択するのが好ましい。なお、この場合、発振回路の外部からの外部電源電圧（Ｖｄｄ１）は、１．８〜５．０Ｖ程度に、また、発振回路の内部で、外部電源から降圧される等により得られた降圧電源電圧（Ｖｄｄ２）は、振動子の励振レベルを抑えるため、１．２Ｖ程度とすることが好ましい。
【００２１】
図２及び図３に、図１に示した回路構成の概念図を実現させるための具体的な回路構成の一例を示す。以下、図２及び図３を用いてより具体的に説明する。なお、図２及び図３における振動子１１としては、圧電素子である水晶を用いた場合について記載する。
【００２２】
図２及び図３に示す例では、前記増幅回路１２が、発振アンプ１２１と定電流回路１２２とで構成される場合を示している。ここで、前記発振アンプ１２１及び定電流回路１２２は、発振回路の内部で生成された降圧電源（Ｖｄｄ２）の下で動作し、その他の回路である出力回路１３及びバイアス回路１５は、Ｖｄｄ２よりも高い電圧の外部電源（Ｖｄｄ１）の下で動作する。
【００２３】
前記発振アンプ１２１は低電圧下でも動作可能なように、定電流回路１２２からの定電流に制御されたＰＭＯＳを負荷とするＮＭＯＳソース接地アンプの構成になっている。ここで、前記発振アンプ１２１の出力側のｎｏｄｅ−１では出力波形が歪んでおり、そのデューティー比は５０％から大きくずれている。
【００２４】
また、前記発振アンプ１２１への入力は帰還抵抗ＲＦを介したセルフバイアスとなっており、その電位は、［ＮＭＯＳの閾値電圧＋α］の直流バイアス値となっている。前記αの値は、ＰＭＯＳを通して流れ込む定電流の電流量と、ＮＭＯＳの駆動能力に依存して決まるが、通常は数百ｍＶ程度となる。前記発振アンプ１２１の入力側は、交流的には振動子１１として用いられる水晶振動子を通って出力から帰還される電圧で動作している。従って、入力側の波形は水晶振動子のフィルタ効果によって、正弦波に近いものとなる。しかし、発振アンプ１２１の入力側電位である直流バイアス値は、発振アンプ１２１を構成する前記ＮＭＯＳの駆動能力とＰＭＯＳを通して流れ込む定電流の電流値に依存した低い電圧に固定されており、交流的振幅が大きくなってくるとその出力波形はＧＮＤ側がバスタブ状に潰れて、いびつな波形となってくる。
【００２５】
図２及び図３に示す回路では、発振アンプ１２１の入力側に接続された水晶振動子の端子１１ａと、発振アンプ１２１の入力との間に、容量１４を挟むことによって直流的に切断している。その上で、バイアス回路１５を使って、水晶振動子の端子１１ａ側の電位を任意の直流バイアス値に設定できるようになっている。前記直流バイアス値は、前記発振アンプ１２１の入力側電位の直流バイアス値よりも高く設定することができるので、水晶振動子の端子１１ａ側での交流波形の歪みを大幅に軽減することが可能となる。
【００２６】
なお、容量１４が設置されていない場合は、端子１１ａと発振アンプ１２１の入力とが直流的に切断されず、１１ａ端子のバイアス値は発振アンプ１２１のゲートバイアスで決定される或る電圧となり、自由に設定することができない。このため、電源電位又はＧＮＤ電位に偏った電圧となる(通常はＧＮＤ電位に近くなる。)。例えば、ＧＮＤ側にＥＳＤ保護素子としてダイオードが設置されている場合、ダイオードによって電圧がクランプされてしまうため、交流的にはＧＮＤ電位以下にすることが出来ない。このため、交流波の振幅が大きくなると、波形の下側が潰れて、上下に歪んだ波形となってしまう。そこで、容量１４を設置し、かつ、１１ａ端子のバイアス値を交流波形の振幅の半分以上に設定することにより、この波形の歪みを改善することができる。
【００２７】
また、図２及び図３に示す回路では、上述したように出力回路１３及びバイアス回路１５は、発振アンプ１２１を動作させる降圧電源電圧（Ｖｄｄ２）よりも高い外部電源電圧（Ｖｄｄ１）で動作している。そこで、前記バイアス回路１５の直流電圧値をＶｄｄ１の２分の１程度に設定することで、出力回路１３からの出力波形のデューティー比はほぼ５０％となり、さらに、交流振幅増大時の波形歪みも少ないので、種々の外乱要因による変動も極めて少なくなる。
【００２８】
ここで、上述の図２及び図３においては、２つ目の実施例では、前記発振アンプ１２１の入力側と水晶振動子の端子１１ａとを直流的に切り離す容量１４の配置位置を変更している。前記容量１４の配置位置は、後段の出力回路１３と接続する水晶振動子の端子１１ａが発振アンプ１２１入力の直流バイアス値と直流的に切断されていれば、この容量１４は何処に置いてもよい。
【００２９】
以上、図２及び図３を用いて具体的に説明したが、本発明はこれらに限定されるものではない。上記増幅回路１２は、発振アンプ１２１と定電流回路１２２とで構成される場合に限られず、入力信号の増幅機能を有するもの、例えば、オペアンプを使った増幅回路等により構成されるものを用いることができる。
【００３０】
また、前記出力回路１３に関しても、図２及び図３に示した場合に限られず、どのような構成の出力回路でも、制限なく用いることができる。例えば、図２及び図３に示す回路では、後段の前記出力回路１３は、水晶振動子の端子１１ａに直流結合される場合を示しているが、例えば、コンデンサを介した交流結合とすることも可能である。
【００３１】
また、前記バイアス回路１５に関しても、図２及び図３に示した場合に限られない。このバイアス回路１５は、外部から供給される電源電圧Ｖｄｄ１とＧＮＤ間の任意の直流電圧値を安定して供給できるものであれば、どのような構成のものでも用いることができる。
【図面の簡単な説明】
【００３２】
【図１】本発明に係る発振回路の一実施形態における回路構成の概念図である。
【図２】図１に示した回路構成の概念図を実現させるための具体的な回路構成の一例を示す図である。
【図３】図１に示した回路構成の概念図を実現させるための具体的な回路構成の他の一例を示す図である。
【図４】従来技術に係る、セルフバイアスされたインバータアンプで構成される一段インバータ発振回路が適用された発振回路の一例を示す図である。
【図５】従来技術に係る、定電流回路からの定電流に制御されたＰＭＯＳを負荷とするＮＭＯＳソース接地アンプが適用された発振回路の一例を示す図である。
【符号の説明】
【００３３】
１０ 発振回路
１１ 振動子
１２ 増幅回路
１２１ 発振アンプ
１２２ 定電流回路
１３ 出力回路
１４ 容量
１５ バイアス回路
【技術分野】
【０００１】
本発明は、振動子、増幅回路及び出力回路を含む発振回路（集積回路によって構成される場合を含む。）における、最終出力波形のデューティー比を５０％に調整し易くし、且つ、デューティー比の変動を少なく抑えることが可能な発振回路に関する。
【背景技術】
【０００２】
発振回路は、電子機器類の信号源として欠かすことの出来ないものとして広く用いられている。発振回路としては、振動子、増幅回路及び出力回路を含むものが一般に用いられている。一方、振動子として水晶などの圧電素子を使用する発振回路の出力波形は、そのデューティー比が５０％であることが望まれる。発振回路を構成する増幅回路をＣＭＯＳで作成する場合、一般に、図４に示すようなセルフバイアスされたインバータアンプで構成される一段インバータ発振回路が適用される場合が多い。また、この場合、増幅回路から後段の出力回路への信号伝達は、増幅回路の出力側を後段の出力回路の入力側に接続して行うことが一般的である。この時、前記インバータアンプのＰＭＯＳ及びＮＭＯＳ強度比を適切に設定することで、概ねデューティー比が５０％の出力を得ることが可能である。
【０００３】
ここで、前記増幅回路を動作させる電源として外部電源をそのまま接続する代わりに、発振回路の内部で降圧した電源、例えばレギュレータなどで降圧し、外部電源電圧より低く抑えられた内部電圧を用いて動作させることがある。このような構成とする目的は、以下の通りである。
（１）外部電源の変動による発振特性への影響を少なくする。
（２）振動子である圧電素子に対する励振電流を低く抑える。
【０００４】
さらに、近年では、外部電源電圧が低下傾向にあり、発振回路の内部電圧も非常に低くなってきている。通常のインバータアンプは、ＰＭＯＳ及びＮＭＯＳトランジスタの閾値電圧の絶対値の合計よりも大きな動作電源電圧が必要である。例えば、ＰＭＯＳの閾値が−０．６Ｖ、ＮＭＯＳの閾値が＋０．６Ｖの場合、電源電圧１．２Ｖ＋α（αは数百ｍＶ程度）以上が動作条件となる。ここで、外部電源電圧が１．８Ｖ程度になると、内部電圧として実現できるのは１．２Ｖ前後の値となり、前記インバータアンプは使えなくなる。
【０００５】
これに対し、特許文献１に記載の水晶発振回路の例では、インバータアンプの入力側でＰＭＯＳとＮＭＯＳを直流的に切断し、定電流源のミラーリングで決まるバイアス値で直流的にバイアスする方法が提案されている。
【０００６】
この他、図５に示すような、定電流回路からの定電流に制御されたＰＭＯＳを負荷とするＮＭＯＳソース接地アンプの構成とする例も見られる。なお、図５に示す例の方が構造は単純である。
【０００７】
しかし、上記特許文献１に記載の水晶発振回路やＰＭＯＳを定電流源としてだけ用いて、ＮＭＯＳソース接地アンプの構成とする例では、通常のインバータアンプ構造と比較して増幅回路の出力波形が歪み易いという問題がある。特に後者のＮＭＯＳソース接地アンプではこの問題が顕著となる。このため、出力波形のデューティー比を５０％に調整することが困難となる。
【０００８】
このような問題に対して、増幅回路の入力側は圧電素子のフィルタ効果により、波形の歪みが抑えられ正弦波に近くなっているので、後段の出力回路の入力側を増幅回路の入力側端子に接続する例がある。
【特許文献１】特開２００５−２４４５４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、上記後段の出力回路の入力側を増幅回路の入力側端子に接続する例において、電源電圧がさらに下がった場合に以下のような問題がある。つまり、増幅回路の入力側の電位が適切に制御できず、波形の歪みが避けられないという問題である。例えば、後段の出力回路に接続する端子の直流バイアス値がＧＮＤ側或いは電源電圧側の何れか一方に偏っていた場合に、波形がバスタブ状に歪み、上下対称とはならず、そのため、そこからの出力は、デューティー比が５０％から大きくずれたものとなる。この結果、やはり出力波形のデューティー比を５０％に調整することが困難となる。
【００１０】
そこで本発明は、電源電圧を低電圧化した場合においても、発振回路の最終出力波形のデューティー比を５０％に調整し易く、且つ、種々の外乱要因によってもデューティー比の変動を少なく抑えることが可能な発振回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明に係る発振回路は、以下のような特徴を有する。
［１］振動子、増幅回路及び出力回路を含む発振回路であって、
前記増幅回路の入力端子に接続される側の前記振動子の端子と、前記出力回路の入力端子とが接続され、振動子の前記端子と、増幅回路の前記入力端子とが容量を介して接続され、さらに、振動子の前記端子側に、所定の電位をバイアスするためのバイアス回路が接続されていることを特徴とする。
［２］上記［１］において、バイアス回路による所定の電位が、前記出力回路を動作させるための電源電圧の２分の１程度であることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、電源電圧を低電圧化した場合においても、発振回路の最終出力波形のデューティー比を５０％に調整し易く、且つ、種々の外乱要因によってもデューティー比の変動を少なく抑えることが可能な発振回路が提供される。
【発明を実施するための最良の形態】
【００１３】
以下、本発明を実施するための最良の形態の一例を説明する。
【００１４】
図１に、本発明に係る発振回路の一実施形態における回路構成の概念図を示す。図１に示すように本発明に係る発振回路１０は、振動子１１、増幅回路１２及び出力回路１３を含み、前記増幅回路１２の入力端子１２ａに接続される側の前記振動子１１の端子１１ａと前記出力回路１３の入力端子１３ａとが接続され、振動子１１の前記端子１１ａと、増幅回路１２の前記入力端子１２ａとが容量１４を介して接続され、さらに、振動子１１の前記端子１１ａ側に、所定の電位（直流電圧）をバイアスするためのバイアス回路１５が接続されている。
【００１５】
このように、本実施形態においては、
（イ）振動子１１の端子１１ａと増幅回路１２の入力端子１２ａとを容量１４を介して接続することで直流的に切断し、さらに、振動子１１の端子１１ａと出力回路１３の入力端子１３ａとを接続するようにしている。これにより、出力回路１３に入力される信号に対して、増幅回路１２内部での直流バイアスの影響を与えない構成としている。
【００１６】
（ロ）また、出力回路１３の入力端子１３ａを振動子１１の端子１１ａと接続することで、振動子１１のフィルタ効果によって、正弦波に近い波形に整形された信号を出力回路１３に入力する構成としている。これにより、出力回路１３からの出力波形のデューティー比を５０％に調整することが容易となる。
【００１７】
（ハ）さらに、振動子１１の端子１１ａ側にバイアス回路１５を接続することで、振動子１１から出力回路１３に入力される信号に対して所定の電位（直流電圧）をバイアス可能に構成されている。振動子１１から出力回路１３に入力される信号に対して適切な直流電圧をバイアスすることで、出力回路１３から出力される交流波形が歪むことを効果的に防止することが可能となる。
【００１８】
ここで、前記バイアス回路１５によりバイアスされる直流電圧の値としては、適用される発振回路の構成等により、外乱に対するマージンが最大となるように適切な値に設定することが好ましい。なお、通常は、外部から供給される電源電圧の２分の１程度とすることが適当である。ここで、前記出力回路１３を動作させるための電源電圧が、前記外部から供給される電源電圧である場合に、前記バイアス回路１５からのバイアス値を電源電圧の２分の１程度とすることにより、出力回路１３に入力される交流波形の振幅が大きい場合であっても、振幅の高電圧側または低電圧側での波形の歪みを、高いマージンで防止することが可能となる。なお、上記の「バイアス値を電源電圧の２分の１程度とする」とは、電源電圧の４５％から５５％の範囲に設定することをいう。この範囲であれば、種々の外乱要因により、多少の電圧変動があった場合においても、出力回路１３からの出力波形のデューティー比を５０％に調整し易く、且つ、出力される波形のデューティー比の変動を少なく抑えることが可能となるためである。
【００１９】
ここで、前記振動子１１としては、電圧を印加することで固有振動を起こすもの、例えば、水晶やセラミックスなどの圧電素子を用いることができる。しかし、これらの固体振動子に限定されるものではなく、固有振動を起こすものであればどのようなものでも用いることができ、例えば、回路的に振動を起こさせるようなＬＣ共振器等を用いてもよい。但し、水晶振動子は、発振周波数の精度が非常に高いため、最も好ましい材料である。
【００２０】
前記容量１４は、発振周波数において増幅回路１２の入力容量と同程度か、それ以下であるようにする必要がある。例えば、増幅回路１２の入力容量が１０ｐＦ程度であれば、容量１４は数ｐＦ〜数十ｐＦ程度の範囲で選択するのが好ましい。なお、この場合、発振回路の外部からの外部電源電圧（Ｖｄｄ１）は、１．８〜５．０Ｖ程度に、また、発振回路の内部で、外部電源から降圧される等により得られた降圧電源電圧（Ｖｄｄ２）は、振動子の励振レベルを抑えるため、１．２Ｖ程度とすることが好ましい。
【００２１】
図２及び図３に、図１に示した回路構成の概念図を実現させるための具体的な回路構成の一例を示す。以下、図２及び図３を用いてより具体的に説明する。なお、図２及び図３における振動子１１としては、圧電素子である水晶を用いた場合について記載する。
【００２２】
図２及び図３に示す例では、前記増幅回路１２が、発振アンプ１２１と定電流回路１２２とで構成される場合を示している。ここで、前記発振アンプ１２１及び定電流回路１２２は、発振回路の内部で生成された降圧電源（Ｖｄｄ２）の下で動作し、その他の回路である出力回路１３及びバイアス回路１５は、Ｖｄｄ２よりも高い電圧の外部電源（Ｖｄｄ１）の下で動作する。
【００２３】
前記発振アンプ１２１は低電圧下でも動作可能なように、定電流回路１２２からの定電流に制御されたＰＭＯＳを負荷とするＮＭＯＳソース接地アンプの構成になっている。ここで、前記発振アンプ１２１の出力側のｎｏｄｅ−１では出力波形が歪んでおり、そのデューティー比は５０％から大きくずれている。
【００２４】
また、前記発振アンプ１２１への入力は帰還抵抗ＲＦを介したセルフバイアスとなっており、その電位は、［ＮＭＯＳの閾値電圧＋α］の直流バイアス値となっている。前記αの値は、ＰＭＯＳを通して流れ込む定電流の電流量と、ＮＭＯＳの駆動能力に依存して決まるが、通常は数百ｍＶ程度となる。前記発振アンプ１２１の入力側は、交流的には振動子１１として用いられる水晶振動子を通って出力から帰還される電圧で動作している。従って、入力側の波形は水晶振動子のフィルタ効果によって、正弦波に近いものとなる。しかし、発振アンプ１２１の入力側電位である直流バイアス値は、発振アンプ１２１を構成する前記ＮＭＯＳの駆動能力とＰＭＯＳを通して流れ込む定電流の電流値に依存した低い電圧に固定されており、交流的振幅が大きくなってくるとその出力波形はＧＮＤ側がバスタブ状に潰れて、いびつな波形となってくる。
【００２５】
図２及び図３に示す回路では、発振アンプ１２１の入力側に接続された水晶振動子の端子１１ａと、発振アンプ１２１の入力との間に、容量１４を挟むことによって直流的に切断している。その上で、バイアス回路１５を使って、水晶振動子の端子１１ａ側の電位を任意の直流バイアス値に設定できるようになっている。前記直流バイアス値は、前記発振アンプ１２１の入力側電位の直流バイアス値よりも高く設定することができるので、水晶振動子の端子１１ａ側での交流波形の歪みを大幅に軽減することが可能となる。
【００２６】
なお、容量１４が設置されていない場合は、端子１１ａと発振アンプ１２１の入力とが直流的に切断されず、１１ａ端子のバイアス値は発振アンプ１２１のゲートバイアスで決定される或る電圧となり、自由に設定することができない。このため、電源電位又はＧＮＤ電位に偏った電圧となる(通常はＧＮＤ電位に近くなる。)。例えば、ＧＮＤ側にＥＳＤ保護素子としてダイオードが設置されている場合、ダイオードによって電圧がクランプされてしまうため、交流的にはＧＮＤ電位以下にすることが出来ない。このため、交流波の振幅が大きくなると、波形の下側が潰れて、上下に歪んだ波形となってしまう。そこで、容量１４を設置し、かつ、１１ａ端子のバイアス値を交流波形の振幅の半分以上に設定することにより、この波形の歪みを改善することができる。
【００２７】
また、図２及び図３に示す回路では、上述したように出力回路１３及びバイアス回路１５は、発振アンプ１２１を動作させる降圧電源電圧（Ｖｄｄ２）よりも高い外部電源電圧（Ｖｄｄ１）で動作している。そこで、前記バイアス回路１５の直流電圧値をＶｄｄ１の２分の１程度に設定することで、出力回路１３からの出力波形のデューティー比はほぼ５０％となり、さらに、交流振幅増大時の波形歪みも少ないので、種々の外乱要因による変動も極めて少なくなる。
【００２８】
ここで、上述の図２及び図３においては、２つ目の実施例では、前記発振アンプ１２１の入力側と水晶振動子の端子１１ａとを直流的に切り離す容量１４の配置位置を変更している。前記容量１４の配置位置は、後段の出力回路１３と接続する水晶振動子の端子１１ａが発振アンプ１２１入力の直流バイアス値と直流的に切断されていれば、この容量１４は何処に置いてもよい。
【００２９】
以上、図２及び図３を用いて具体的に説明したが、本発明はこれらに限定されるものではない。上記増幅回路１２は、発振アンプ１２１と定電流回路１２２とで構成される場合に限られず、入力信号の増幅機能を有するもの、例えば、オペアンプを使った増幅回路等により構成されるものを用いることができる。
【００３０】
また、前記出力回路１３に関しても、図２及び図３に示した場合に限られず、どのような構成の出力回路でも、制限なく用いることができる。例えば、図２及び図３に示す回路では、後段の前記出力回路１３は、水晶振動子の端子１１ａに直流結合される場合を示しているが、例えば、コンデンサを介した交流結合とすることも可能である。
【００３１】
また、前記バイアス回路１５に関しても、図２及び図３に示した場合に限られない。このバイアス回路１５は、外部から供給される電源電圧Ｖｄｄ１とＧＮＤ間の任意の直流電圧値を安定して供給できるものであれば、どのような構成のものでも用いることができる。
【図面の簡単な説明】
【００３２】
【図１】本発明に係る発振回路の一実施形態における回路構成の概念図である。
【図２】図１に示した回路構成の概念図を実現させるための具体的な回路構成の一例を示す図である。
【図３】図１に示した回路構成の概念図を実現させるための具体的な回路構成の他の一例を示す図である。
【図４】従来技術に係る、セルフバイアスされたインバータアンプで構成される一段インバータ発振回路が適用された発振回路の一例を示す図である。
【図５】従来技術に係る、定電流回路からの定電流に制御されたＰＭＯＳを負荷とするＮＭＯＳソース接地アンプが適用された発振回路の一例を示す図である。
【符号の説明】
【００３３】
１０ 発振回路
１１ 振動子
１２ 増幅回路
１２１ 発振アンプ
１２２ 定電流回路
１３ 出力回路
１４ 容量
１５ バイアス回路
【特許請求の範囲】
【請求項１】
振動子、増幅回路及び出力回路を含む発振回路であって、
前記増幅回路の入力端子に接続される側の前記振動子の端子と、前記出力回路の入力端子とが接続され、振動子の前記端子と、増幅回路の前記入力端子とが容量を介して接続され、さらに、振動子の前記端子側に、所定の電位をバイアスするためのバイアス回路が接続されていることを特徴とする発振回路。
【請求項２】
バイアス回路による所定の電位が、前記出力回路を動作させるための電源電圧の２分の１程度であることを特徴とする請求項１に記載の発振回路。
【請求項１】
振動子、増幅回路及び出力回路を含む発振回路であって、
前記増幅回路の入力端子に接続される側の前記振動子の端子と、前記出力回路の入力端子とが接続され、振動子の前記端子と、増幅回路の前記入力端子とが容量を介して接続され、さらに、振動子の前記端子側に、所定の電位をバイアスするためのバイアス回路が接続されていることを特徴とする発振回路。
【請求項２】
バイアス回路による所定の電位が、前記出力回路を動作させるための電源電圧の２分の１程度であることを特徴とする請求項１に記載の発振回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２００８−３５３０２（Ｐ２００８−３５３０２Ａ）
【公開日】平成２０年２月１４日（２００８．２．１４）
【国際特許分類】
【出願番号】特願２００６−２０７３５１（Ｐ２００６−２０７３５１）
【出願日】平成１８年７月３１日（２００６．７．３１）
【出願人】（５０１２８５１３３）川崎マイクロエレクトロニクス株式会社 (449)
【Ｆターム（参考）】
【公開日】平成２０年２月１４日（２００８．２．１４）
【国際特許分類】
【出願日】平成１８年７月３１日（２００６．７．３１）
【出願人】（５０１２８５１３３）川崎マイクロエレクトロニクス株式会社 (449)
【Ｆターム（参考）】
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