分数周波数シンセサイザ
【課題】周波数シンセサイザ回路は、入力基準信号に対して所望する周波数関係を有する出力クロック信号を発生し、適用可能な回路制限範囲において、基本的に任意に関係する値及び調整の解決を提供する。
【解決手段】周波数シンセサイザはその出力クロック信号の複数の位相を提供するリング発振器回路（１２）と、位相選択の順序に従って、基準信号の各サイクルにおいて、発振器制御回路（１６）に帰還する出力クロック信号の位相を選択する位相選択回路（１８）を含む。発振器制御回路は、出力クロック信号の選択された位相と基準信号との比較に応答して制御信号を発生し、位相選択回路は、任意の周波数の調整を可能とする、所望する時間平均値を有する位相選択の順序を発生する変調器（３４）を含んでもよい。
【解決手段】周波数シンセサイザはその出力クロック信号の複数の位相を提供するリング発振器回路（１２）と、位相選択の順序に従って、基準信号の各サイクルにおいて、発振器制御回路（１６）に帰還する出力クロック信号の位相を選択する位相選択回路（１８）を含む。発振器制御回路は、出力クロック信号の選択された位相と基準信号との比較に応答して制御信号を発生し、位相選択回路は、任意の周波数の調整を可能とする、所望する時間平均値を有する位相選択の順序を発生する変調器（３４）を含んでもよい。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概してクロック信号の発生に係り、特に所望のクロック周波数の合成に関する。
【背景技術】
【０００２】
周波数の合成は、１つ以上の基準周波数から所望の周波数を発生する行為として広く定義される。例えば、周波数の合成は、単一の基準周波数を使用して１つ以上の出力周波数を生成するのに使用されてもよい。周波数合成の他の形は、夫々異なる周波数の２つ又は２つ以上の基準信号の相互作用に基づき所望の周波数を引き出す。
【０００３】
想像されるように、色々な形の周波数合成は、各種のシステムやデバイス形式を跨り、幅広く使用されていることが分かる。周波数合成の１つの使用例は、単一の基準周波数信号から、１つ以上のシステムクロック信号を生成することである。同じ基準周波数からのシステムクロック信号の生成は、全てのクロックタイミングが同じ基本周波数に関連することを保証する。そのような同期は、サンプルされたデータシステムにおいては重要であり、そこにおいては、アナログ信号のデジタル化サンプルへの変換の処理は、マイクロプロセッサクロック又は他のシステムクロックに同期して実行されなければならない。
【０００４】
同じベースラインの基準周波数に同期した複数の周波数の使用は、有線（電気的及び光学的）及び無線通信システムを含む多くの形式の通信システムで、また重要である。例えば、移動体端末は、典型的にその動作において、受信／送信の信号混用、フィルタ用、ダウン変換用、信号のデジタル化用及びベースバンド信号処理用の異なる周波数を含む、複数の周波数を使用する。そのような動作は、ベースラインシステムタイミングに同期して典型的に実行されなければならないので、そのような移動体端末は、典型的にベースライン周波数で稼動する基準周波数を有し、典型的に、基準クロック信号に対し所望する周波数関係を有する１つ以上の追加クロック信号を発生する、１つ以上の周波数シンセサイザを採用する。
【０００５】
勿論、そのような周波数合成の側面とアプリケーションは当業者には良く知られており、ある形の周波数合成では、例えば、２×、３×、１／２×、１／４×等の、基準信号の整数倍又は分数である合成された周波数を達成するために、単純な乗算器及び／又は除算器を使用する様な比較的に直接的な回路で実施することが出来る。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、基準信号と出力信号との間の所望する周波数関係が分数成分を有するときは、合成はより複雑となる。
【課題を解決するための手段】
【０００７】
本発明は、基準信号に対して、基本的に任意の周波数関係を有するクロック信号を発生する方法及び装置を備える。特に、本発明は、出力クロック信号に対する、任意の少量調整ステップを達成するため、複数の出力位相の使用に基づく例示的な周波数合成方法を提供し、それにより、規準周波数に対する任意の値の周波数の正確な合成を可能とする。このように、本発明は、クロック信号の大変正確な設定の基本を提供する。例えば、本発明は、規準周波数信号における小さな誤差がゼロとなる様に、ほんの１００万分の１（ＰＰＭ）の数倍の周波数補正に応用するように使われてもよい。
【０００８】
広い意味で、本発明は、入力基準信号周波数に関連して所望する周波数において出力クロック信号を発生する、位相の選択可能なリング発振器を含む周波数シンセサイザ回路を備える。出力周波数は、動作中にリング発振器回路を駆動するのに使用される位相選択の順序に依存し、例示的な回路は、必要に応じて所望する周波数関係を達成するために、実効的な分数又は分数でない位相選択のステップサイズを有する位相選択の順序を発生することが出来る位相選択発生器を含む。
【０００９】
かくして、例示的な実施例においては、本発明は、基準信号に対し所望する周波数関係を有する出力クロック信号を発生する方法を備える。この例示的な方法は、出力クロック信号の異なる位相を提供するリング発振器回路における出力クロック信号の発生、基準信号の各サイクルにおける出力クロック信号の位相の選択と、出力クロック信号の選択した位と基準信号との比較に基づくリング発振器回路の発振周波数の制御、及び所望する周波数関係に影響を与えるために出力クロック信号の位相を選択するための位相選択の順序の発生を備える。
【００１０】
他の例示的な実施例においては、本発明は、周波数シンセサイザ回路を備える。かくして、例示的な回路は、出力クロック信号を発生し、出力クロック信号の異なる位相を提供するように構成されたリング発振器回路、基準信号の各サイクルにおいて、出力クロック信号の選択された位相と基準信号との比較に基いてリング発振器回路の発振周波数を制御するように構成された発振器制御回路、及び基準信号と出力クロック信号との間の所望する周波数関係に対応する位相選択の順序を発生し、出力クロック信号の選択された位相を位相選択の順序に従って発振器制御回路に帰還するように構成された位相選択回路を備える。
【００１１】
本発明の１つ以上の例示的な実施例によれば、例示的な位相選択回路は、位相選択の順序に従って、基準信号の各サイクルにおいて、発振器制御回路に帰還するために、出力クロック信号の異なる位相を選択することで、出力クロック信号の周波数を制御するように構成される。位相選択回路は、出力クロック信号の所望する周波数と基準信号の周波数との間の周波数関係に依存して、非整数（分数）の位相選択のステップサイズに対応する順序の平均を有する位相選択の順序を発生するように構成される。
【発明の効果】
【００１２】
即ち、本発明は、任意の微小解像度の実質値の位相選択のステップサイズに対応する、時間平均化された値を有する位相選択の順序を発生することで、基準信号周波数に関連し、基本的に所望する如何なる周波数を発生する、例示的な周波数シンセサイザ回路を可能とする。
【００１３】
勿論、本発明は、上記の要約情報では限定されない。当業者は、次の説明を読み、添付の図面を見れば、他の特徴や利点を認識するであろう。
【発明を実施するための最良の形態】
【００１４】
参照番号が、セルラ無線電話機、携帯情報端末（ＰＤＡｓ）、ラップトップ／パームトップコンピュータ等の無線通信機器及び／又はシステムの説明による本発明の周波数シンセサイザの構成及び使用に関連する以下の説明を通じて現れる。実際に、１つ以上の添付の図面は、１つ以上のその種の周波数シンセサイザを含む無線通信端末を図示する。しかしながら、当然の事ながら、本発明は、柔軟で正確な周波数の発生が有用である、基本的に如何なる電子機器及びシステムにも広範に適用可能である。
【００１５】
上記を念頭に入れ、図１は、本発明の１つ以上の実施例による、例示的な周波数シンセサイザ回路１０を図示する。図示する様に、シンセサイザ回路１０は、複数の遅延段１４、発振器制御回路１６及び位相選択回路１８を含むリング発振器回路１２を備える。シンセサイザ回路１０はまた、位相選択可能なリング発振器回路と呼ばれ、その基本的な動作を以下に説明する。
【００１６】
広い意味で、周波数シンセサイザ回路１０は、入力基準信号に対して所望する周波数関係を有する出力クロック信号を発生するように構成され、そこでは、その周波数関係は、入力基準信号の連続する各サイクル毎に、発振器制御回路１６に帰還される出力クロック信号位相を選択するのに使用される位相選択の順序により判断される。当業者は、基本的なリング発振器回路は良く知られていると認識しているが、本発明は、基準信号周波数に対して任意の周波数関係を有する出力クロック周波数信号を発生する、特許性のある位相選択の発生を使用する。さらに、出力周波数の任意の微調整、例えば＜±１０ｐｐｍ、を提供するために同じ選択の順序の発生方法を使用することが出来、又、温度、処理及び電圧変化から生ずるクリスタル発振器の変化のダイナミックな補償を提供するために使用することが出来る。
【００１７】
より詳しくは、リング発振器回路１２は、出力クロック信号を発生し、異なる位相の出力クロック信号を提供するように構成される。同様に、発振器制御回路１６は、基準信号の各サイクルにおいて、出力クロック信号の選択された位相と基準信号との比較に基づいてリング発振器回路１２の発振周波数を制御するように構成される。位相選択回路１８は、基準信号と出力クロック信号との間の、所望する周波数関係に対応する位相選択の順序を発生し、入力周波数制御信号により定義される位相選択の順序に従って、出力クロック信号の選択された位相を発振器制御回路１６に帰還するように構成される。
【００１８】
上記の例示的な構成により、出力クロック信号の周波数は、周波数制御信号ｍを介して位相選択ステップサイズを設定することで、入力規準周波数に関連して設定することが出来る。より具体的には、位相選択回路１８は、出力クロックの新しい位相を選択する。次に、制御回路１６は、例示的な実施例において、出力クロック信号の帰還位相と基準信号との間の位相差に比例するリング制御信号を発生する。発振器制御回路１６によって発生された制御信号は、リング発振器回路１２の発振周波数を変化させ、その基本的な機能は、以下で与えられる。
【００１９】
【数１】
【００２０】
従って、
【００２１】
【数２】
【００２２】
ここで、τはリング発振器回路１２の各段１４の単位遅延、ｆＦＢは、入力基準信号の連続するサイクルを通じて、出力クロック信号の異なる位相を選択することで発生された多重化帰還信号、ｆＲＥＦは入力基準信号の周波数、Ｎは遅延段１４の数であり、ｍは位相選択回路１８による出力クロック位相のサイクル間の選択の位相選択のステップサイズである。
【００２３】
次に、出力クロック信号の周波数ｆＯＵＴは以下の様に与えられる。
【００２４】
【数３】
【００２５】
ここで、ｍは、入力基準信号に対する帰還比較のための、出力クロック信号の位相の連続する選択に使用される位相選択のステップサイズを暗示する。上記の方程式によれば、その後、所望する出力周波数は、入力基準信号の周波数に関連して、ｍの設定により以下の様に設定することが出来る。
【００２６】
【数４】
【００２７】
図１及び図２に示された図において、正のｍは、ｍ遅延段１４だけ右側に動かすことで、基準信号の各サイクルにおいて、入力基準信号との比較のための次の位相出力帰還信号を選択する進み位相の選択の順序を示す。反対に、ｍの負の値は、基準信号の各サイクルにおいて、ｍ遅延段だけ左側に動かす遅れ位相の選択の順序を示す。遅れの位相選択の順序は、ｆＯＵＴ＜ｆＲＥＦとなり、一方進みの位相選択の順序は、ｆＯＵＴ＜ｆＲＥＦとなる。（ｍ＝０である普通の場合、即ち、サイクル間の位相のステップがないと、ｆＯＵＴ＝ｆＲＥＦとなる。）また、選択の順序は、選択の方向に依存してリング発振器回路１２の最初から最後又はその反対を包含することに注目されたい。
【００２８】
上記の関係の更なる理解をするため、位相選択回路１８が１の位相ステップサイズを使用し、基準信号の各サイクルにおいて出力クロック信号の異なる位相を選択することで、ｍを−１と仮定する。従って、位相選択の順序は、段１４−Ｎからの位相Ｎ、段１４−（Ｎ−１）からの位相Ｎ−１、段１４−（Ｎ−２）からの位相Ｎ−２、段１４−（Ｎ−３）からの位相Ｎ−３、等となる。入力帰還信号の各比較サイクルにおいて帰還信号を１段１４だけ進めることで、帰還信号の位相は、量ｍ×ΔΦ（ここで、ｍ＝−１）だけ早い。従って、発振器制御回路１６の観点からして、リング発振器回路１２がとても早く動作し、それにより、制御回路１６がリング発振器回路１２を遅くさせ、周波数を減少する。ｍを−２に設定し、入力基準信号サイクル毎に２段１４だけリング発振器回路１２をステップさせることは、帰還信号の位相を２×ΔΦだけ早くさせる。勿論、反対の関係が、ｍの正の値で作用する。例えば、ｍが＋２であれば、帰還信号は、基準信号の各サイクルにおいて２×ΔΦの量だけ遅くなり、制御回路１６がリング発振器回路１２の周波数を増加させることとなる。
【００２９】
本発明の利点の１つは、サイクル間の位相選択のステップサイズｍを、適当な位相選択の順序の発生により、所望する如何なる効果的な値に設定することが出来ることである。言い換えれば、位相選択のステップサイズの順序は、非整数の位相ステップサイズである、所望する如何なる時間平均値を持つように発生することが出来る。単純な例として、位相選択の順序は、ｍ＝「１、１、１、０、１、１、１、０、１、１、１、０、．．．」である。この順序は、位相選択回路１８を、基準信号の４つの連続するサイクル毎に、次の遅延段の位相出力に対し３つだけ右方向に進める。基準信号の各４つの連続サイクルで現在選択している位相を保持する効果は、ｍ＝０．７５の効果的な非整数の位相ステップサイズをもつことにある。
【００３０】
図２は、図１の回路の例示的な詳細を図示し、任意の値の位相ステップサイズを得るために、一定でない位相選択の順序の発生を完全にする回路１０の追加の詳細の説明の基本を提供する。かくして、上記の説明は、周波数合成状況を考慮するように拡張され、そこでは、基準信号と出力クロック信号との間の所望する周波数関係は、整数の位相ステップサイズでは達成されない。１つ以上の例示的な実施例において、位相選択回路１８は、そのような周波数関係を達成するために、一定でない位相選択の順序を発生するように構成される。ここで使用されているように、用語”一定でない”位相選択の順序は、ステップサイズ及び／又はステップ方向が基準信号の連続するサイクルにおいて変化する位相選択の順序を暗示する。
【００３１】
追加の回路図の詳細に戻ると、例示的な発振器制御回路１６は、多重化帰還信号と入力基準信号との間の位相差の関数として遅延制御信号を発生するフェーズロックループ（ＰＬＬ）として構成される。例示的なＰＬＬを基本とする位相検出器の構成は、位相比較器２０、チャージポンプ回路２２及び図においては１次ＲＣフィルタを備えるループフィルタ回路２４を含む。入力基準信号の各サイクルにおいて、チャージポンプ回路２２は、帰還信号位相が基準信号位相に対し進んでいるか又は遅れているかに応じて、ループフィルタ回路２４の電流を印加し、又は吸収する。チャージポンプ回路２２により印加され又は吸収される電流の量は、位相差の大きさに比例し、ループフィルタ回路２４は、リング１２において各遅延段１４に適用される滑らかに変化する遅延制御信号を生成するため、チャージポンプ出力を時間平均する。
【００３２】
実際、ここで説明される周波数シンセサイザ回路１０で提供される利点の１つは、そのサイクル毎の比較動作にある。すなわち、多重化帰還信号の相対位相は、入力基準信号の各サイクル毎に変化され、その結果で制御回路１６の位相調整は、入力信号の減少した分数においてよりも入力基準信号において生ずる。入力基準周波数において、リング周波数補正を行うことは、フィルタ回路２４のロールオフ周波数の好ましい設定を可能とする。
【００３３】
他の図示された詳細に着目すると、位相選択回路１８は、制御可能スイッチ２８を含むマルチプレクサ回路２６、モジュロＮ累積器（Ｙ＝（Ａ＋Ｂ）ｍｏｄＮ）３０、加算器３２及び例示的な実施例では、モジュロＱデルタ−シグマ（△Σ）変調器を備える順序変調器３４を備える。スイッチ２８は、図において、ＳＥＬとラベルされた選択信号入力の値に依存し、基準信号の各サイクルにおいて定義された数のスイッチ位置だけ、各時計方向又は反時計方向に移動する。
【００３４】
図示された回路構成により提供される機能性を詳細に検討するにあたり、説明を変調器３４の内容に与えられた数式（４）に戻す。数式（４）は、ｆＯＵＴが、ｆＲＥＦとｍとの関数、即ち、ｆＯＵＴ＝ｆ（ｆＲＥＦ、ｍ）と図示する。その関係を見ると、ｍの値が任意の値に設定できる限り、任意の関係が達成出来ることが判る。たとえば、もしｍを、０．５ｆＲＥＦ＜ｍ＜１．５ｆＲＥＦの範囲において、基本的に所望する如何なる値に設定することが出来るならば、周波数シンセサイザ回路１０は、ｆＲＥＦに向かって任意の小さい補正に使用することが出来る。ここで説明されるように、そのような動作は、規準クロックに依存する１つ以上のクロック動作の回路においてタイミングドリフトとなる誤差を取り除く、規準クロック回路におけるたとえ大変小さい周波数誤差の補正において、特別な利点を有する。
【００３５】
これら及び他の応用において、本発明は、一定でない位相選択の順序を介し、所望する値ｍを生成するための変調器３４又は他の”ディザ”回路を使用して、基本的に効果的なｍの如何なる値も生成するメカニズムを提供する。即ち、変調器３４は、位相選択回路１８が、分数位相ステップサイズに対応する時間平均値を有する位相選択の順序を発生し、それにより、ｆＯＵＴとｆＲＥＦとの間の任意の周波数関係を達成し、ｆＯＵＴの任意の微小調整解像度を提供するするように構成することが出来る、とするメカニズムを提供する。
【００３６】
変調器３４及び加算器３２の追加により、出力周波数ｆＯＵＴは以下の様に表される。
【００３７】
【数５】
【００３８】
ここで、Δ（ｚ）は以下の様に表される。
【００３９】
【数６】
【００４０】
ここで、ｅｑは量子化誤差である。変調器３４に対して汎用ノイズ伝送関数を伴うｎ次のデルタ−シグマ変調器の構成（例えば、積分器の縦列）及び分数入力信号値Ｆを仮定する。概してＦは、「−Ｑ／２、、、＋Ｑ／２」の範囲内に制限されても良い。
【００４１】
デルタ−シグマ変調器の実施における、量子化器のデジタルの性質からして、最小の可能な量子化ステップは１である。量子化誤差は十分にランダムなので、ｅｑのスペクトル密度は、１／１２ｆＲＥＦである。量子化ノイズに関連した周波数の揺らぎの積分は、出力クロック信号の位相揺らぎの、片側電力スペクトル密度を導き、それは、以下の様に表される。
【００４２】
【数７】
【００４３】
上記の結果は、出力クロック信号の計測可能な出力位相ノイズスペクトルを得るために、制御回路１６とリング回路１２のループ位相伝達関数｜Ｈ（ｓ）｜２の大きさで掛け算することが出来る。本発明の１つ以上の実施例によれば、変調器３４は、出力位相ノイズの周波数スペクトルが、出力クロック信号用の注目する周波数範囲の外側にあるように、位相ステップ変調信号Δ（ｚ）を発生するように構成される。その効果は、例えば、ｍ＋Δ（ｚ）により発生される位相選択のパターンが注目する周波数範囲内で繰り返す周期的な変化を持たないことを確実にすることを伴う。
【００４４】
一般的に、ｍ＋Δ（ｚ）により形成される位相ステップ値の順序は、基本的に所望する如何なる時間平均値を有することが出来ることに注意されたい。例えば、ｆＲＥＦとｆＯＵＴとの間の所望の周波数関係が、０．５の効果的位相ステップサイズを要求すると仮定する。値ｍは、規準クロック周波数において１の順序、即ち「１、１、１、１、．．．」として発生することが出来、又変調器３４は、−１及び０の代替的な順序、即ち「０、−１、０、−１、．．．」としてΔ（ｚ）を発生することが出来、それにより、ｍ＋Δ（ｚ）の平均値は０．５となる。勿論、上記で記載したように、より好ましい平均化のスキームは、位相選択の順序が、よりランダム位相ノイズを有することでもよい。この様に、より良い順序は、ｍ＋Δ（ｚ）＝「１、１、１、０、１、１、０、０、１、０、０、０、．．．」となる。勿論当業者は、この単純な例が、本発明に従って使用される位相選択の順序に関し、限定するものではない事を評価する。一般的に、位相選択の順序は、位相選択の値における変化が、注目する周波数の範囲内でよりノイズのようになる、もしくは周期性を示すこと避けるように発生することが出来る。
【００４５】
一般的に、変調器３４は、たとえば１６ビット、２０ビット等の所望する解像度を有する様に構成することが出来、それにより、カウンタ３０による位相選択の順序出力の時間平均値が所望の精度を有する。例えば、変調器３４の２０ビットの解像度は、１／１０又はそれより少ないオーダーの調整ステップを許容する。言い換えれば、図示の構成は、Δ（ｚ）＋ｍの組み合わせが、所望する出力周波数を生ずる位相選択の順序をカウンタ３０で出力するように、必要とされる実際の値の数が何であろうとも、システム制御器又は他のプロセッサが、Ｆの値を設定するのを許容する。この構成により、出力クロック信号の周波数は、以下の様に表すことが出来る。
【００４６】
【数８】
【００４７】
単純な例の基本として、ｆＲＥＦ＝２６．００ＭＨｚ、所望するｆＲＥＦ＝３０．７２ＭＨｚ（即ち、ｆＲＥＦ＝ｆＲＥＦ×（１＋５９／３２５）と仮定する。それにより、リング発振器回路１２の段１４の数に依存して、必要なパラメータ及び量子化レベルの選択は下の表１で与えられる。
表１． 例示的パラメータ及び量子化値
Ｎ ｍ Ｆ Ｑ Δ
４ １ １４７ ３２５ （０、１）
８ ３ −３１ ３２５ （−１、０、１）
１６ ６ −６２ ３２５ （−１、０、１）
３２ １２ −１２４ ３２５ （−１、０、１）
Ｎ＝８の遅延段１４及び変調器３４からの量子化の出力値（−１、０、１）の場合に着目すると、サイクル間の位相のステップサイズは、ｍ＋Δ（ｚ）＝（２、３、４）の範囲である。ロック状態においては、各遅延段１４は、τ＝１／（２×８×３０．７２ＭＨｚ）＝２．０３ｎｓの遅延を有する。
【００４８】
勿論、本発明は、これまで図示された回路構成には限定されない。例えば、回路１０は、周波数ｆＯＵＴの範囲を０．５ｆＲＥＦより少ない、又は１．５ｆＲＥＦより大きい値に広げる様に変形することが可能である。追加的に或いは代替的に、回路１０はジッタ制御を含む様に変形することが出来る。図３は、回路１０の例示的な構成を図示し、そこにおいて、リング発振器回路１２は、リング発振器回路１２の位相出力毎に１つのスイッチのように配列された複数のスイッチを備えるジッタ制御回路４０を含む。ジッタ制御動作は以下で説明する。
【００４９】
制御回路１６のロック状態においては、基準信号の信号エッジは、位相選択回路１８により提供される、多重化された帰還信号の対応するエッジに整列する。ロック状態においては、基準信号と帰還信号におけるエッジとの間の整列の違いは、タイミングジッタのために起きる。基準信号におけるエッジは、累積されたタイミングジッタを取り除くため、基準信号の各サイクルにおいてリング発振器回路１２をリセットするように、ロック状態において使用することが出来る。
【００５０】
より詳しくは、制御回路１６がロック状態においては、ジッタ回路のスイッチは、クロック位相を規準として基準信号の各サイクル毎に、各サイクルでゼロタイミングジッタにリセットされる。各スイッチのリセットは、スイッチを基準信号のエッジの少し手前で”位置１”に動かせ、各基準信号のエッジの少し後で”位置２”に戻す。かくして、リング発振器回路１２における連続する各遅延段１４は、先行する遅延段１４で累積されたエッジジッタを伴うこと無しに、正しい連続する位相時間でクロックされる。ジッタ制御回路４０は、ＳＥＬ信号を使用して、又は適当な周波数を有する他の信号を使用して、規準周波数でクロックすることが出来る。
【００５１】
図４及び図５は、１．５ｆＲＥＦより大きく、０．５ｆＲＥＦ（図５）より少ない倍率でｆＯＵＴを発生する例示的な回路構成を図示する。当業者は、同じ効果を達成するのに他の回路構成も使用することが出来ることを評価する。兎に角、図４は、リング発振器回路１２の遅延段１４毎に、２つのクロックエッジを提供する追加の論理ゲート４４（ここでは、ＸＯＲゲート）の使用を図示する。この構成により、混合された出力における信号周波数は、基本的な規準周波数よりＮ倍高くなり、数式（８）との関連で以下のように表される。
【００５２】
【数９】
【００５３】
図５に関連し、当業者は、それ自身が分数除算器でありうる除算器４６の割る値を調整することで、最終出力周波数が基本的に所望する如何なる値も取り得ることを評価する。
【００５４】
上記の実施例の何れも、広く色々なシステムに採用されても良い。図６は例示的な実施例を示し、例えば、無線通信ネットワークで使用される移動体端末等の無線通信機器５０は、本発明に従って構成された少なくとも１つの周波数シンセサイザ回路１０を含む。図示された機器５０は、アンテナ５２及びスイッチ／デュプレクサ５４を含むアンテナ組立体を備え、さらに、受信機５６、送信機５８、ベースバンド信号プロセッサ６０、システム制御器６２、１つ以上の蓄積機器６４（例えば、１つ以上のメモリ回路）、例えばキーパッド、ディスプレイ、スピーカ及びマイクロフォンを含むユーザインターフェース６６及び発振器回路７０（例えばクリスタル発振器）を備える。
【００５５】
普通、発振器回路７０は、無線機器において、プロセッサ回路のクロック動作のための時間規準として作用する１つ以上の規準周波数で稼動するように構成される。特に、無線通信機器においては、規準周波数時間規準は、しばしば、無線システム全体の通信信号タイミングを補充するように選ばれる。
【００５６】
発振器回路７０は、高い精度で構成することが出来る一方、そのような回路は、典型的に機器５０におけるタイミングドリフトの原因となる周波数誤差を示す。発振器回路において、その様な周波数誤差を補償する１つの方法は、回路７０の計測された周波数誤差のために補正された受信機及び送信機周波数発生することであって、機器５０は、そのような周波数誤差を判断するため、１つ以上の受信信号を使用してもよい。従来の方法は、無線信号の送信及び受信において使用される周波数を補正する一方、回路７０による基礎である基本周波数信号を補正せずに残すので、回路７０でクロックされる何れかの回路の動作にタイミングドリフトを与える。
【００５７】
本発明の例示的な実施例によれば、周波数シンセサイザ回路１０は、そのクロック出力信号を、回路７０で補正された規準周波数出力の補正版として発生するように構成される。回路１０からの出力クロック信号は、かくして、ベースバンドプロセッサ回路６０、システム制御器６２、及び本発明に従って、又は従うことなく構成された、追加の如何なる周波数シンセサイザ６８等のシステムクロックとして使用することが出来る。言い換えれば、例示的な実施例は、通信信号処理動作の全ての時間で、機器５０で使用される規準周波数信号における計測された誤差をゼロにするため、非常に微小な周波数補正、即ち、ｐｐｍ範囲での補正を行う本発明の能力を生かすものである。
【００５８】
その様にして機器５０は、例えば１つ以上の受信した信号から取り出されたタイミング情報を使用して発振器回路７０の周波数誤差を判断する様に構成することが出来る。明示的に示してはいないが、ベースバンドプロセサ６０及び／又はシステム制御器６２は、発振器回路７０から直接に割り算されることとなる出力の逓降されたものを受信し、タイミング誤差を測定するためにその信号を使用しても良い。いなかる場合であっても、ベースバンドプロセサ６０及び／又はシステム制御器６２は、回路７０のタイミング誤差を判断し、シンセサイザ回路１０からの出力クロック信号において所望とする誤差ゼロを達成するのに、必要に応じてｍ及びＦを発生する。その出力クロック信号は、かくして、名目上の規準周波数にある誤差補償された基本基準周波数信号を提供する。
【００５９】
さらに、ベースバンドプロセッサ６０及び／又はシステム制御器６２は、発振器回路７０において変化する誤差をダイナミックに追跡する時間を通して、必要に応じてダイナミックにｍ及びＦを調整しても良い。１つの例としては、発振器回路７０の出力周波数は、温度で補償されなくてもよく、従って、重要な温度係数を示す。発振器回路７０からの出力を監視することで又は温度変化を追跡し、発振器回路７０のために予測した又は校正した温度係数データを使用することで、ｍ及び／又はＦの値は、誤差ゼロが変化する誤差を追跡するように調整することが出来る。勿論、当業者は、本発明で提供される微調整により、誤差ゼロが、供給電圧等のような他の環境的及びシステム的な変化を追跡するすることでなされることを評価する。
【００６０】
如何なる場合も、本発明は、正確なタイミング及び同期を必要とする移動体端末の様な機器に、明確な優位性を提供するが、ある種類や別の種類のクロック信号を使用する如何なる機器にも適用することが可能である。それゆえ、本発明は、前述の説明又は添付の図面により限定されない。実際には、本発明は、以下の請求項及びそれらの妥当な均等物のみにより限定される。
【図面の簡単な説明】
【００６１】
【図１】本発明における例示的な周波数シンセサイザ回路の回路図である。
【図２】図１の回路の例示的な詳細を示す回路図である。
【図３】例示的なジッタ制御回路の詳細を示す回路図である。
【図４】、
【図５】出力周波数範囲を拡大する例示的な回路の回路図である。
【図６】本発明に従って構成された１つ以上の周波数シンセサイザを含む例示的な無線通信端末の回路図である。
【技術分野】
【０００１】
本発明は、概してクロック信号の発生に係り、特に所望のクロック周波数の合成に関する。
【背景技術】
【０００２】
周波数の合成は、１つ以上の基準周波数から所望の周波数を発生する行為として広く定義される。例えば、周波数の合成は、単一の基準周波数を使用して１つ以上の出力周波数を生成するのに使用されてもよい。周波数合成の他の形は、夫々異なる周波数の２つ又は２つ以上の基準信号の相互作用に基づき所望の周波数を引き出す。
【０００３】
想像されるように、色々な形の周波数合成は、各種のシステムやデバイス形式を跨り、幅広く使用されていることが分かる。周波数合成の１つの使用例は、単一の基準周波数信号から、１つ以上のシステムクロック信号を生成することである。同じ基準周波数からのシステムクロック信号の生成は、全てのクロックタイミングが同じ基本周波数に関連することを保証する。そのような同期は、サンプルされたデータシステムにおいては重要であり、そこにおいては、アナログ信号のデジタル化サンプルへの変換の処理は、マイクロプロセッサクロック又は他のシステムクロックに同期して実行されなければならない。
【０００４】
同じベースラインの基準周波数に同期した複数の周波数の使用は、有線（電気的及び光学的）及び無線通信システムを含む多くの形式の通信システムで、また重要である。例えば、移動体端末は、典型的にその動作において、受信／送信の信号混用、フィルタ用、ダウン変換用、信号のデジタル化用及びベースバンド信号処理用の異なる周波数を含む、複数の周波数を使用する。そのような動作は、ベースラインシステムタイミングに同期して典型的に実行されなければならないので、そのような移動体端末は、典型的にベースライン周波数で稼動する基準周波数を有し、典型的に、基準クロック信号に対し所望する周波数関係を有する１つ以上の追加クロック信号を発生する、１つ以上の周波数シンセサイザを採用する。
【０００５】
勿論、そのような周波数合成の側面とアプリケーションは当業者には良く知られており、ある形の周波数合成では、例えば、２×、３×、１／２×、１／４×等の、基準信号の整数倍又は分数である合成された周波数を達成するために、単純な乗算器及び／又は除算器を使用する様な比較的に直接的な回路で実施することが出来る。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、基準信号と出力信号との間の所望する周波数関係が分数成分を有するときは、合成はより複雑となる。
【課題を解決するための手段】
【０００７】
本発明は、基準信号に対して、基本的に任意の周波数関係を有するクロック信号を発生する方法及び装置を備える。特に、本発明は、出力クロック信号に対する、任意の少量調整ステップを達成するため、複数の出力位相の使用に基づく例示的な周波数合成方法を提供し、それにより、規準周波数に対する任意の値の周波数の正確な合成を可能とする。このように、本発明は、クロック信号の大変正確な設定の基本を提供する。例えば、本発明は、規準周波数信号における小さな誤差がゼロとなる様に、ほんの１００万分の１（ＰＰＭ）の数倍の周波数補正に応用するように使われてもよい。
【０００８】
広い意味で、本発明は、入力基準信号周波数に関連して所望する周波数において出力クロック信号を発生する、位相の選択可能なリング発振器を含む周波数シンセサイザ回路を備える。出力周波数は、動作中にリング発振器回路を駆動するのに使用される位相選択の順序に依存し、例示的な回路は、必要に応じて所望する周波数関係を達成するために、実効的な分数又は分数でない位相選択のステップサイズを有する位相選択の順序を発生することが出来る位相選択発生器を含む。
【０００９】
かくして、例示的な実施例においては、本発明は、基準信号に対し所望する周波数関係を有する出力クロック信号を発生する方法を備える。この例示的な方法は、出力クロック信号の異なる位相を提供するリング発振器回路における出力クロック信号の発生、基準信号の各サイクルにおける出力クロック信号の位相の選択と、出力クロック信号の選択した位と基準信号との比較に基づくリング発振器回路の発振周波数の制御、及び所望する周波数関係に影響を与えるために出力クロック信号の位相を選択するための位相選択の順序の発生を備える。
【００１０】
他の例示的な実施例においては、本発明は、周波数シンセサイザ回路を備える。かくして、例示的な回路は、出力クロック信号を発生し、出力クロック信号の異なる位相を提供するように構成されたリング発振器回路、基準信号の各サイクルにおいて、出力クロック信号の選択された位相と基準信号との比較に基いてリング発振器回路の発振周波数を制御するように構成された発振器制御回路、及び基準信号と出力クロック信号との間の所望する周波数関係に対応する位相選択の順序を発生し、出力クロック信号の選択された位相を位相選択の順序に従って発振器制御回路に帰還するように構成された位相選択回路を備える。
【００１１】
本発明の１つ以上の例示的な実施例によれば、例示的な位相選択回路は、位相選択の順序に従って、基準信号の各サイクルにおいて、発振器制御回路に帰還するために、出力クロック信号の異なる位相を選択することで、出力クロック信号の周波数を制御するように構成される。位相選択回路は、出力クロック信号の所望する周波数と基準信号の周波数との間の周波数関係に依存して、非整数（分数）の位相選択のステップサイズに対応する順序の平均を有する位相選択の順序を発生するように構成される。
【発明の効果】
【００１２】
即ち、本発明は、任意の微小解像度の実質値の位相選択のステップサイズに対応する、時間平均化された値を有する位相選択の順序を発生することで、基準信号周波数に関連し、基本的に所望する如何なる周波数を発生する、例示的な周波数シンセサイザ回路を可能とする。
【００１３】
勿論、本発明は、上記の要約情報では限定されない。当業者は、次の説明を読み、添付の図面を見れば、他の特徴や利点を認識するであろう。
【発明を実施するための最良の形態】
【００１４】
参照番号が、セルラ無線電話機、携帯情報端末（ＰＤＡｓ）、ラップトップ／パームトップコンピュータ等の無線通信機器及び／又はシステムの説明による本発明の周波数シンセサイザの構成及び使用に関連する以下の説明を通じて現れる。実際に、１つ以上の添付の図面は、１つ以上のその種の周波数シンセサイザを含む無線通信端末を図示する。しかしながら、当然の事ながら、本発明は、柔軟で正確な周波数の発生が有用である、基本的に如何なる電子機器及びシステムにも広範に適用可能である。
【００１５】
上記を念頭に入れ、図１は、本発明の１つ以上の実施例による、例示的な周波数シンセサイザ回路１０を図示する。図示する様に、シンセサイザ回路１０は、複数の遅延段１４、発振器制御回路１６及び位相選択回路１８を含むリング発振器回路１２を備える。シンセサイザ回路１０はまた、位相選択可能なリング発振器回路と呼ばれ、その基本的な動作を以下に説明する。
【００１６】
広い意味で、周波数シンセサイザ回路１０は、入力基準信号に対して所望する周波数関係を有する出力クロック信号を発生するように構成され、そこでは、その周波数関係は、入力基準信号の連続する各サイクル毎に、発振器制御回路１６に帰還される出力クロック信号位相を選択するのに使用される位相選択の順序により判断される。当業者は、基本的なリング発振器回路は良く知られていると認識しているが、本発明は、基準信号周波数に対して任意の周波数関係を有する出力クロック周波数信号を発生する、特許性のある位相選択の発生を使用する。さらに、出力周波数の任意の微調整、例えば＜±１０ｐｐｍ、を提供するために同じ選択の順序の発生方法を使用することが出来、又、温度、処理及び電圧変化から生ずるクリスタル発振器の変化のダイナミックな補償を提供するために使用することが出来る。
【００１７】
より詳しくは、リング発振器回路１２は、出力クロック信号を発生し、異なる位相の出力クロック信号を提供するように構成される。同様に、発振器制御回路１６は、基準信号の各サイクルにおいて、出力クロック信号の選択された位相と基準信号との比較に基づいてリング発振器回路１２の発振周波数を制御するように構成される。位相選択回路１８は、基準信号と出力クロック信号との間の、所望する周波数関係に対応する位相選択の順序を発生し、入力周波数制御信号により定義される位相選択の順序に従って、出力クロック信号の選択された位相を発振器制御回路１６に帰還するように構成される。
【００１８】
上記の例示的な構成により、出力クロック信号の周波数は、周波数制御信号ｍを介して位相選択ステップサイズを設定することで、入力規準周波数に関連して設定することが出来る。より具体的には、位相選択回路１８は、出力クロックの新しい位相を選択する。次に、制御回路１６は、例示的な実施例において、出力クロック信号の帰還位相と基準信号との間の位相差に比例するリング制御信号を発生する。発振器制御回路１６によって発生された制御信号は、リング発振器回路１２の発振周波数を変化させ、その基本的な機能は、以下で与えられる。
【００１９】
【数１】
【００２０】
従って、
【００２１】
【数２】
【００２２】
ここで、τはリング発振器回路１２の各段１４の単位遅延、ｆＦＢは、入力基準信号の連続するサイクルを通じて、出力クロック信号の異なる位相を選択することで発生された多重化帰還信号、ｆＲＥＦは入力基準信号の周波数、Ｎは遅延段１４の数であり、ｍは位相選択回路１８による出力クロック位相のサイクル間の選択の位相選択のステップサイズである。
【００２３】
次に、出力クロック信号の周波数ｆＯＵＴは以下の様に与えられる。
【００２４】
【数３】
【００２５】
ここで、ｍは、入力基準信号に対する帰還比較のための、出力クロック信号の位相の連続する選択に使用される位相選択のステップサイズを暗示する。上記の方程式によれば、その後、所望する出力周波数は、入力基準信号の周波数に関連して、ｍの設定により以下の様に設定することが出来る。
【００２６】
【数４】
【００２７】
図１及び図２に示された図において、正のｍは、ｍ遅延段１４だけ右側に動かすことで、基準信号の各サイクルにおいて、入力基準信号との比較のための次の位相出力帰還信号を選択する進み位相の選択の順序を示す。反対に、ｍの負の値は、基準信号の各サイクルにおいて、ｍ遅延段だけ左側に動かす遅れ位相の選択の順序を示す。遅れの位相選択の順序は、ｆＯＵＴ＜ｆＲＥＦとなり、一方進みの位相選択の順序は、ｆＯＵＴ＜ｆＲＥＦとなる。（ｍ＝０である普通の場合、即ち、サイクル間の位相のステップがないと、ｆＯＵＴ＝ｆＲＥＦとなる。）また、選択の順序は、選択の方向に依存してリング発振器回路１２の最初から最後又はその反対を包含することに注目されたい。
【００２８】
上記の関係の更なる理解をするため、位相選択回路１８が１の位相ステップサイズを使用し、基準信号の各サイクルにおいて出力クロック信号の異なる位相を選択することで、ｍを−１と仮定する。従って、位相選択の順序は、段１４−Ｎからの位相Ｎ、段１４−（Ｎ−１）からの位相Ｎ−１、段１４−（Ｎ−２）からの位相Ｎ−２、段１４−（Ｎ−３）からの位相Ｎ−３、等となる。入力帰還信号の各比較サイクルにおいて帰還信号を１段１４だけ進めることで、帰還信号の位相は、量ｍ×ΔΦ（ここで、ｍ＝−１）だけ早い。従って、発振器制御回路１６の観点からして、リング発振器回路１２がとても早く動作し、それにより、制御回路１６がリング発振器回路１２を遅くさせ、周波数を減少する。ｍを−２に設定し、入力基準信号サイクル毎に２段１４だけリング発振器回路１２をステップさせることは、帰還信号の位相を２×ΔΦだけ早くさせる。勿論、反対の関係が、ｍの正の値で作用する。例えば、ｍが＋２であれば、帰還信号は、基準信号の各サイクルにおいて２×ΔΦの量だけ遅くなり、制御回路１６がリング発振器回路１２の周波数を増加させることとなる。
【００２９】
本発明の利点の１つは、サイクル間の位相選択のステップサイズｍを、適当な位相選択の順序の発生により、所望する如何なる効果的な値に設定することが出来ることである。言い換えれば、位相選択のステップサイズの順序は、非整数の位相ステップサイズである、所望する如何なる時間平均値を持つように発生することが出来る。単純な例として、位相選択の順序は、ｍ＝「１、１、１、０、１、１、１、０、１、１、１、０、．．．」である。この順序は、位相選択回路１８を、基準信号の４つの連続するサイクル毎に、次の遅延段の位相出力に対し３つだけ右方向に進める。基準信号の各４つの連続サイクルで現在選択している位相を保持する効果は、ｍ＝０．７５の効果的な非整数の位相ステップサイズをもつことにある。
【００３０】
図２は、図１の回路の例示的な詳細を図示し、任意の値の位相ステップサイズを得るために、一定でない位相選択の順序の発生を完全にする回路１０の追加の詳細の説明の基本を提供する。かくして、上記の説明は、周波数合成状況を考慮するように拡張され、そこでは、基準信号と出力クロック信号との間の所望する周波数関係は、整数の位相ステップサイズでは達成されない。１つ以上の例示的な実施例において、位相選択回路１８は、そのような周波数関係を達成するために、一定でない位相選択の順序を発生するように構成される。ここで使用されているように、用語”一定でない”位相選択の順序は、ステップサイズ及び／又はステップ方向が基準信号の連続するサイクルにおいて変化する位相選択の順序を暗示する。
【００３１】
追加の回路図の詳細に戻ると、例示的な発振器制御回路１６は、多重化帰還信号と入力基準信号との間の位相差の関数として遅延制御信号を発生するフェーズロックループ（ＰＬＬ）として構成される。例示的なＰＬＬを基本とする位相検出器の構成は、位相比較器２０、チャージポンプ回路２２及び図においては１次ＲＣフィルタを備えるループフィルタ回路２４を含む。入力基準信号の各サイクルにおいて、チャージポンプ回路２２は、帰還信号位相が基準信号位相に対し進んでいるか又は遅れているかに応じて、ループフィルタ回路２４の電流を印加し、又は吸収する。チャージポンプ回路２２により印加され又は吸収される電流の量は、位相差の大きさに比例し、ループフィルタ回路２４は、リング１２において各遅延段１４に適用される滑らかに変化する遅延制御信号を生成するため、チャージポンプ出力を時間平均する。
【００３２】
実際、ここで説明される周波数シンセサイザ回路１０で提供される利点の１つは、そのサイクル毎の比較動作にある。すなわち、多重化帰還信号の相対位相は、入力基準信号の各サイクル毎に変化され、その結果で制御回路１６の位相調整は、入力信号の減少した分数においてよりも入力基準信号において生ずる。入力基準周波数において、リング周波数補正を行うことは、フィルタ回路２４のロールオフ周波数の好ましい設定を可能とする。
【００３３】
他の図示された詳細に着目すると、位相選択回路１８は、制御可能スイッチ２８を含むマルチプレクサ回路２６、モジュロＮ累積器（Ｙ＝（Ａ＋Ｂ）ｍｏｄＮ）３０、加算器３２及び例示的な実施例では、モジュロＱデルタ−シグマ（△Σ）変調器を備える順序変調器３４を備える。スイッチ２８は、図において、ＳＥＬとラベルされた選択信号入力の値に依存し、基準信号の各サイクルにおいて定義された数のスイッチ位置だけ、各時計方向又は反時計方向に移動する。
【００３４】
図示された回路構成により提供される機能性を詳細に検討するにあたり、説明を変調器３４の内容に与えられた数式（４）に戻す。数式（４）は、ｆＯＵＴが、ｆＲＥＦとｍとの関数、即ち、ｆＯＵＴ＝ｆ（ｆＲＥＦ、ｍ）と図示する。その関係を見ると、ｍの値が任意の値に設定できる限り、任意の関係が達成出来ることが判る。たとえば、もしｍを、０．５ｆＲＥＦ＜ｍ＜１．５ｆＲＥＦの範囲において、基本的に所望する如何なる値に設定することが出来るならば、周波数シンセサイザ回路１０は、ｆＲＥＦに向かって任意の小さい補正に使用することが出来る。ここで説明されるように、そのような動作は、規準クロックに依存する１つ以上のクロック動作の回路においてタイミングドリフトとなる誤差を取り除く、規準クロック回路におけるたとえ大変小さい周波数誤差の補正において、特別な利点を有する。
【００３５】
これら及び他の応用において、本発明は、一定でない位相選択の順序を介し、所望する値ｍを生成するための変調器３４又は他の”ディザ”回路を使用して、基本的に効果的なｍの如何なる値も生成するメカニズムを提供する。即ち、変調器３４は、位相選択回路１８が、分数位相ステップサイズに対応する時間平均値を有する位相選択の順序を発生し、それにより、ｆＯＵＴとｆＲＥＦとの間の任意の周波数関係を達成し、ｆＯＵＴの任意の微小調整解像度を提供するするように構成することが出来る、とするメカニズムを提供する。
【００３６】
変調器３４及び加算器３２の追加により、出力周波数ｆＯＵＴは以下の様に表される。
【００３７】
【数５】
【００３８】
ここで、Δ（ｚ）は以下の様に表される。
【００３９】
【数６】
【００４０】
ここで、ｅｑは量子化誤差である。変調器３４に対して汎用ノイズ伝送関数を伴うｎ次のデルタ−シグマ変調器の構成（例えば、積分器の縦列）及び分数入力信号値Ｆを仮定する。概してＦは、「−Ｑ／２、、、＋Ｑ／２」の範囲内に制限されても良い。
【００４１】
デルタ−シグマ変調器の実施における、量子化器のデジタルの性質からして、最小の可能な量子化ステップは１である。量子化誤差は十分にランダムなので、ｅｑのスペクトル密度は、１／１２ｆＲＥＦである。量子化ノイズに関連した周波数の揺らぎの積分は、出力クロック信号の位相揺らぎの、片側電力スペクトル密度を導き、それは、以下の様に表される。
【００４２】
【数７】
【００４３】
上記の結果は、出力クロック信号の計測可能な出力位相ノイズスペクトルを得るために、制御回路１６とリング回路１２のループ位相伝達関数｜Ｈ（ｓ）｜２の大きさで掛け算することが出来る。本発明の１つ以上の実施例によれば、変調器３４は、出力位相ノイズの周波数スペクトルが、出力クロック信号用の注目する周波数範囲の外側にあるように、位相ステップ変調信号Δ（ｚ）を発生するように構成される。その効果は、例えば、ｍ＋Δ（ｚ）により発生される位相選択のパターンが注目する周波数範囲内で繰り返す周期的な変化を持たないことを確実にすることを伴う。
【００４４】
一般的に、ｍ＋Δ（ｚ）により形成される位相ステップ値の順序は、基本的に所望する如何なる時間平均値を有することが出来ることに注意されたい。例えば、ｆＲＥＦとｆＯＵＴとの間の所望の周波数関係が、０．５の効果的位相ステップサイズを要求すると仮定する。値ｍは、規準クロック周波数において１の順序、即ち「１、１、１、１、．．．」として発生することが出来、又変調器３４は、−１及び０の代替的な順序、即ち「０、−１、０、−１、．．．」としてΔ（ｚ）を発生することが出来、それにより、ｍ＋Δ（ｚ）の平均値は０．５となる。勿論、上記で記載したように、より好ましい平均化のスキームは、位相選択の順序が、よりランダム位相ノイズを有することでもよい。この様に、より良い順序は、ｍ＋Δ（ｚ）＝「１、１、１、０、１、１、０、０、１、０、０、０、．．．」となる。勿論当業者は、この単純な例が、本発明に従って使用される位相選択の順序に関し、限定するものではない事を評価する。一般的に、位相選択の順序は、位相選択の値における変化が、注目する周波数の範囲内でよりノイズのようになる、もしくは周期性を示すこと避けるように発生することが出来る。
【００４５】
一般的に、変調器３４は、たとえば１６ビット、２０ビット等の所望する解像度を有する様に構成することが出来、それにより、カウンタ３０による位相選択の順序出力の時間平均値が所望の精度を有する。例えば、変調器３４の２０ビットの解像度は、１／１０又はそれより少ないオーダーの調整ステップを許容する。言い換えれば、図示の構成は、Δ（ｚ）＋ｍの組み合わせが、所望する出力周波数を生ずる位相選択の順序をカウンタ３０で出力するように、必要とされる実際の値の数が何であろうとも、システム制御器又は他のプロセッサが、Ｆの値を設定するのを許容する。この構成により、出力クロック信号の周波数は、以下の様に表すことが出来る。
【００４６】
【数８】
【００４７】
単純な例の基本として、ｆＲＥＦ＝２６．００ＭＨｚ、所望するｆＲＥＦ＝３０．７２ＭＨｚ（即ち、ｆＲＥＦ＝ｆＲＥＦ×（１＋５９／３２５）と仮定する。それにより、リング発振器回路１２の段１４の数に依存して、必要なパラメータ及び量子化レベルの選択は下の表１で与えられる。
表１． 例示的パラメータ及び量子化値
Ｎ ｍ Ｆ Ｑ Δ
４ １ １４７ ３２５ （０、１）
８ ３ −３１ ３２５ （−１、０、１）
１６ ６ −６２ ３２５ （−１、０、１）
３２ １２ −１２４ ３２５ （−１、０、１）
Ｎ＝８の遅延段１４及び変調器３４からの量子化の出力値（−１、０、１）の場合に着目すると、サイクル間の位相のステップサイズは、ｍ＋Δ（ｚ）＝（２、３、４）の範囲である。ロック状態においては、各遅延段１４は、τ＝１／（２×８×３０．７２ＭＨｚ）＝２．０３ｎｓの遅延を有する。
【００４８】
勿論、本発明は、これまで図示された回路構成には限定されない。例えば、回路１０は、周波数ｆＯＵＴの範囲を０．５ｆＲＥＦより少ない、又は１．５ｆＲＥＦより大きい値に広げる様に変形することが可能である。追加的に或いは代替的に、回路１０はジッタ制御を含む様に変形することが出来る。図３は、回路１０の例示的な構成を図示し、そこにおいて、リング発振器回路１２は、リング発振器回路１２の位相出力毎に１つのスイッチのように配列された複数のスイッチを備えるジッタ制御回路４０を含む。ジッタ制御動作は以下で説明する。
【００４９】
制御回路１６のロック状態においては、基準信号の信号エッジは、位相選択回路１８により提供される、多重化された帰還信号の対応するエッジに整列する。ロック状態においては、基準信号と帰還信号におけるエッジとの間の整列の違いは、タイミングジッタのために起きる。基準信号におけるエッジは、累積されたタイミングジッタを取り除くため、基準信号の各サイクルにおいてリング発振器回路１２をリセットするように、ロック状態において使用することが出来る。
【００５０】
より詳しくは、制御回路１６がロック状態においては、ジッタ回路のスイッチは、クロック位相を規準として基準信号の各サイクル毎に、各サイクルでゼロタイミングジッタにリセットされる。各スイッチのリセットは、スイッチを基準信号のエッジの少し手前で”位置１”に動かせ、各基準信号のエッジの少し後で”位置２”に戻す。かくして、リング発振器回路１２における連続する各遅延段１４は、先行する遅延段１４で累積されたエッジジッタを伴うこと無しに、正しい連続する位相時間でクロックされる。ジッタ制御回路４０は、ＳＥＬ信号を使用して、又は適当な周波数を有する他の信号を使用して、規準周波数でクロックすることが出来る。
【００５１】
図４及び図５は、１．５ｆＲＥＦより大きく、０．５ｆＲＥＦ（図５）より少ない倍率でｆＯＵＴを発生する例示的な回路構成を図示する。当業者は、同じ効果を達成するのに他の回路構成も使用することが出来ることを評価する。兎に角、図４は、リング発振器回路１２の遅延段１４毎に、２つのクロックエッジを提供する追加の論理ゲート４４（ここでは、ＸＯＲゲート）の使用を図示する。この構成により、混合された出力における信号周波数は、基本的な規準周波数よりＮ倍高くなり、数式（８）との関連で以下のように表される。
【００５２】
【数９】
【００５３】
図５に関連し、当業者は、それ自身が分数除算器でありうる除算器４６の割る値を調整することで、最終出力周波数が基本的に所望する如何なる値も取り得ることを評価する。
【００５４】
上記の実施例の何れも、広く色々なシステムに採用されても良い。図６は例示的な実施例を示し、例えば、無線通信ネットワークで使用される移動体端末等の無線通信機器５０は、本発明に従って構成された少なくとも１つの周波数シンセサイザ回路１０を含む。図示された機器５０は、アンテナ５２及びスイッチ／デュプレクサ５４を含むアンテナ組立体を備え、さらに、受信機５６、送信機５８、ベースバンド信号プロセッサ６０、システム制御器６２、１つ以上の蓄積機器６４（例えば、１つ以上のメモリ回路）、例えばキーパッド、ディスプレイ、スピーカ及びマイクロフォンを含むユーザインターフェース６６及び発振器回路７０（例えばクリスタル発振器）を備える。
【００５５】
普通、発振器回路７０は、無線機器において、プロセッサ回路のクロック動作のための時間規準として作用する１つ以上の規準周波数で稼動するように構成される。特に、無線通信機器においては、規準周波数時間規準は、しばしば、無線システム全体の通信信号タイミングを補充するように選ばれる。
【００５６】
発振器回路７０は、高い精度で構成することが出来る一方、そのような回路は、典型的に機器５０におけるタイミングドリフトの原因となる周波数誤差を示す。発振器回路において、その様な周波数誤差を補償する１つの方法は、回路７０の計測された周波数誤差のために補正された受信機及び送信機周波数発生することであって、機器５０は、そのような周波数誤差を判断するため、１つ以上の受信信号を使用してもよい。従来の方法は、無線信号の送信及び受信において使用される周波数を補正する一方、回路７０による基礎である基本周波数信号を補正せずに残すので、回路７０でクロックされる何れかの回路の動作にタイミングドリフトを与える。
【００５７】
本発明の例示的な実施例によれば、周波数シンセサイザ回路１０は、そのクロック出力信号を、回路７０で補正された規準周波数出力の補正版として発生するように構成される。回路１０からの出力クロック信号は、かくして、ベースバンドプロセッサ回路６０、システム制御器６２、及び本発明に従って、又は従うことなく構成された、追加の如何なる周波数シンセサイザ６８等のシステムクロックとして使用することが出来る。言い換えれば、例示的な実施例は、通信信号処理動作の全ての時間で、機器５０で使用される規準周波数信号における計測された誤差をゼロにするため、非常に微小な周波数補正、即ち、ｐｐｍ範囲での補正を行う本発明の能力を生かすものである。
【００５８】
その様にして機器５０は、例えば１つ以上の受信した信号から取り出されたタイミング情報を使用して発振器回路７０の周波数誤差を判断する様に構成することが出来る。明示的に示してはいないが、ベースバンドプロセサ６０及び／又はシステム制御器６２は、発振器回路７０から直接に割り算されることとなる出力の逓降されたものを受信し、タイミング誤差を測定するためにその信号を使用しても良い。いなかる場合であっても、ベースバンドプロセサ６０及び／又はシステム制御器６２は、回路７０のタイミング誤差を判断し、シンセサイザ回路１０からの出力クロック信号において所望とする誤差ゼロを達成するのに、必要に応じてｍ及びＦを発生する。その出力クロック信号は、かくして、名目上の規準周波数にある誤差補償された基本基準周波数信号を提供する。
【００５９】
さらに、ベースバンドプロセッサ６０及び／又はシステム制御器６２は、発振器回路７０において変化する誤差をダイナミックに追跡する時間を通して、必要に応じてダイナミックにｍ及びＦを調整しても良い。１つの例としては、発振器回路７０の出力周波数は、温度で補償されなくてもよく、従って、重要な温度係数を示す。発振器回路７０からの出力を監視することで又は温度変化を追跡し、発振器回路７０のために予測した又は校正した温度係数データを使用することで、ｍ及び／又はＦの値は、誤差ゼロが変化する誤差を追跡するように調整することが出来る。勿論、当業者は、本発明で提供される微調整により、誤差ゼロが、供給電圧等のような他の環境的及びシステム的な変化を追跡するすることでなされることを評価する。
【００６０】
如何なる場合も、本発明は、正確なタイミング及び同期を必要とする移動体端末の様な機器に、明確な優位性を提供するが、ある種類や別の種類のクロック信号を使用する如何なる機器にも適用することが可能である。それゆえ、本発明は、前述の説明又は添付の図面により限定されない。実際には、本発明は、以下の請求項及びそれらの妥当な均等物のみにより限定される。
【図面の簡単な説明】
【００６１】
【図１】本発明における例示的な周波数シンセサイザ回路の回路図である。
【図２】図１の回路の例示的な詳細を示す回路図である。
【図３】例示的なジッタ制御回路の詳細を示す回路図である。
【図４】、
【図５】出力周波数範囲を拡大する例示的な回路の回路図である。
【図６】本発明に従って構成された１つ以上の周波数シンセサイザを含む例示的な無線通信端末の回路図である。
【特許請求の範囲】
【請求項１】
基準信号と所望の周波数関係を有する出力クロック信号を発生する方法であって、
前記出力クロック信号の異なる位相を提供するリング発振器回路での前記出力クロック信号の発生と、
前記基準信号の各サイクルにおける前記出力クロック信号の位相の選択と、前記出力クロック信号の前記選択された位相と前記基準信号との比較と、に基づく前記リング発振器回路の発振周波数の制御と、
前記所望の周波数関係に影響を与える前記出力クロック信号の位相を選択するための位相選択の順序の発生と、を備える方法。
【請求項２】
前記出力クロック信号の位相を選択するための位相選択の順序の発生は、前記所望の周波数関係に影響を与えるため、一定の又は一定でない位相選択の順序の発生、を備える請求項１に記載の方法。
【請求項３】
前記出力クロック信号の位相を選択するための位相選択の順序の発生は、固定された位相選択のステップサイズと固定された位相選択の方向を有する、一定の位相選択の順序の発生、を備える請求項１に記載の方法。
【請求項４】
前記出力クロック信号の位相を選択するための位相選択の順序の発生は、可変とされた位相選択のステップサイズ及び可変とされた位相選択の方向の少なくとも１つを有する一定の位相選択の順序の発生、を備える請求項１に記載の方法。
【請求項５】
前記リング発振器回路の前記発振周波数、すなわち前記出力クロック信号の周波数は、前記基準信号との比較のため、前記出力クロック信号の位相を選択するために、前記基準信号の連続するサイクルで使用される位相選択のステップサイズの関数であり、
前記所望する周波数関係に影響を与えるため、前記出力クロック信号の位相の選択のための位相選択の順序の発生は、前記所望する周波数関係を達成するために必要な、実際の値である効果的なステップサイズの計算と、前記効果的なステップサイズに基本的に等しい時間平均値を有する整数のステップサイズの順序の発生を備える請求項１に記載の方法。
【請求項６】
順序ノイズパワーの大多数が前記発振周波数の周囲の周波数帯の外側となるように、所望のパワースペクトル密度を達成する前記整数のステップサイズの順序の発生をさらに備える請求項５に記載の方法。
【請求項７】
前記所望の周波数関係に影響を与える前記出力クロック信号の位相の選択のための位相選択の順序の発生は、デルタ−シグマ変調器の入力として前記所望する周波数関係に対応する位相選択のステップサイズの適用と、前記デルタ−シグマ変調器の出力に基く位相選択カウンタの駆動と、を備える請求項１に記載の方法。
【請求項８】
前記基準信号の各サイクルにおける前記出力クロック信号の位相の選択に基く前記リング発振器回路の発振周波数の制御及び前記出力クロック信号の前記選択された位相と前記基準信号との比較は、前記基準信号と前記出力クロック信号の前記選択された位相との間の、前記基準信号の各サイクルにおける位相差に基づき、前記リング発振器回路の全体の遅延を変更するように動作する遅延制御信号の発生を備える請求項１に記載の方法。
【請求項９】
前記基準信号は、発振器出力信号を備え、
前記方法は、公称上の発振周波数に対する前記発振器出力信号の周波数誤差の判断と、 前記クロック出力信号が前記公称上の発振周波数となるように、前記位相の順序の発生をさらに備える請求項１に記載の方法。
【請求項１０】
前記基準信号は、発振器出力信号を備え、
前記方法は、離れた送信機からの１つ以上の信号の通信機器での受信と、
前記１つ以上の信号に基き、前記発振器出力信号の周波数誤差の判断と、
前記出力クロック信号から前記周波数誤差をゼロとするために前記位相選択の順序の発生をさらに備える請求項１に記載の方法。
【請求項１１】
システムクロック信号として、前記通信機器の１つ以上のクロック駆動の回路をクロック駆動するために、前記発振器出力信号よりむしろ前記出力クロック信号の使用を備え、それにより前記発振器出力信号の前記周波数誤差が前記通信機器の前記クロック駆動の回路と前記離れた送信機との間のタイミングドリフトとならない請求項１０に記載の方法。
【請求項１２】
周波数シンセサイザ回路であって、
出力クロック信号を発生し、前記出力クロック信号の異なる位相を提供するように構成されたリング発振器回路と、
前記基準信号の各サイクルにおいて、前記出力クロック信号の選択された位相と、基準信号との比較に基き、前記リング発振器回路の発振周波数を制御するように構成された発振器制御回路と、
前記基準信号と前記出力クロック信号との間の所望の周波数関係に位相選択の順序を発生し、前記位相選択の順序に従って、前記出力クロック信号の選択された位相を前記発振器制御回路に帰還するように構成された位相選択回路と、を備える周波数シンセサイザ回路。
【請求項１３】
前記位相選択回路は、前記所望の周波数関係に影響を与えるため、一定の又は一定でない位相選択の順序を発生するように構成された請求項１２に記載の周波数シンセサイザ回路。
【請求項１４】
前記位相選択回路は、固定の位相選択のステップサイズ及び固定の位相選択の方向に基づいて、一定の位相選択の順序を発生するように構成された請求項１２に記載の周波数シンセサイザ回路。
【請求項１５】
前記位相選択回路は、前記基準信号の連続するサイクルを通じて、位相選択のステップサイズ及び位相選択の方向の少なくとも何れか１つを変化させることで、一定でない位相選択の順序を発生するように構成された請求項１２に記載の周波数シンセサイザ回路。
【請求項１６】
前記リング発振器回路の前記発振周波数、すなわち前記出力クロック信号の周波数は、前記基準信号との比較のため、前記出力クロック信号の位相を選択するために、前記基準信号の連続するサイクルで使用される位相選択のステップサイズの関数であり、
前記位相選択回路は、前記所望する周波数関係を達成するために必要な、実際の値である効果的なステップサイズを計算し、前記効果的なステップサイズに基本的に等しい時間平均値を有する整数のステップサイズの順順序を発生することで、前記所望する周波数関係に影響を与えるための、前記出力クロック信号の位相の選択のための位相選択の順序をを発生するように構成された請求項１２に記載の周波数シンセサイザ回路。
【請求項１７】
前記位相選択回路は、所望のパワースペクトル密度に基き、前記整数のステップサイズの順序を発生するように構成され、それにより、順序ノイズパワーの大多数が前記発振周波数の周囲の周波数帯の外側となる請求項１６に記載の周波数シンセサイザ回路。
【請求項１８】
前記位相選択回路は、前記所望する周波数関係に対応する位相選択のステップサイズを受信し、前記出力クロック信号の位相を選択するのに使用される対応する位相選択値の順序を出力するように構成されたデルタ−シグマ変換器を含む請求項１２に記載の周波数シンセサイザ回路。
【請求項１９】
前記発振器制御回路は、前記基準信号と前記出力クロック信号の前記選択された位相との間の前期基準信号の各サイクルにおいて、位相差に基き遅延制御信号を発生するように構成された位相検出器回路を備え、
前記遅延制御信号は、前記リング発振器回路の全体の遅延を変えるように動作可能である請求項１２に記載の周波数シンセサイザ回路。
【請求項２０】
周波数シンセサイザ回路であって、
出力クロック信号を発生するように構成され、各段が前記出力クロック信号の異なる位相を提示する複数の連続する遅延段を備えるリング発振器回路と、
入力基準信号の各サイクルにおいて、前記出力クロック信号の選択された位相の比較に基いて、前記出力クロック信号の周波数を制御するように構成された発振器制御回路と、
位相選択の順序に従って、前記基準信号の各サイクルにおいて前記発振器制御回路に帰還するために、前記出力クロック信号の異なる位相を選択することにより９、前記出力クロック信号の前記周波数を制御するように構成された位相選択回路を備え、
前記位相選択回路は、前記出力クロック信号の所望する周波数と前記基準信号の周波数との間の周波数関係に依存して非整数位相選択のステップサイズに対応する順序の平均を有する位相選択の順序を発生するように構成された周波数シンセサイザ回路。
【請求項２１】
周波数シンセサイザ回路であって、
位相選択可能なリング発振器回路を駆動するのに使用される、位相選択の順序に依存する基準信号周波数に対して周波数関係を有する出力クロック周波数において、出力クロック信号を発生するように構成された位相選択可能なリング発振器回路を備え、
前記位相選択可能なリング発振器回路は、所望する周波数関係に影響を与えるのに必要な、分数又は分数ではない効果的な位相選択のステップサイズを有する位相選択の順序を発生するように構成された位相選択回路を含む周波数シンセサイザ回路。
【請求項２２】
無線通信端末であって、
無線信号を送信し、受信するように構成された送受信機回路と、
前記送受信機回路を制御するように構成された１つ以上のクロック駆動のプロセッサ回路と、
基準信号を発生するように構成された発振器回路と、
前記１つ以上のクロック駆動のプロセッサ回路をクロック駆動するために、前記基準信号に対し所望の周波数関係を有する出力クロック信号を発生するように構成された周波数シンセサイザ回路と、を備え、
前記周波数シンセサイザ回路は、前記基準信号と前記出力クロック信号との間の前記所望する周波数関係を得るのに必要な、分数又は分数ではない位相ステップサイズに基いて、前記出力クロック信号を発生するように構成された位相選択可能な帰還リング発振器回路を備える無線通信端末。
【請求項２３】
前記周波数シンセサイザ回路は、送受信機動作で使用するため、前記出力クロック信号から１つ以上の基準周波数信号を発生するように構成された請求項２２に記載の端末。
【請求項１】
基準信号と所望の周波数関係を有する出力クロック信号を発生する方法であって、
前記出力クロック信号の異なる位相を提供するリング発振器回路での前記出力クロック信号の発生と、
前記基準信号の各サイクルにおける前記出力クロック信号の位相の選択と、前記出力クロック信号の前記選択された位相と前記基準信号との比較と、に基づく前記リング発振器回路の発振周波数の制御と、
前記所望の周波数関係に影響を与える前記出力クロック信号の位相を選択するための位相選択の順序の発生と、を備える方法。
【請求項２】
前記出力クロック信号の位相を選択するための位相選択の順序の発生は、前記所望の周波数関係に影響を与えるため、一定の又は一定でない位相選択の順序の発生、を備える請求項１に記載の方法。
【請求項３】
前記出力クロック信号の位相を選択するための位相選択の順序の発生は、固定された位相選択のステップサイズと固定された位相選択の方向を有する、一定の位相選択の順序の発生、を備える請求項１に記載の方法。
【請求項４】
前記出力クロック信号の位相を選択するための位相選択の順序の発生は、可変とされた位相選択のステップサイズ及び可変とされた位相選択の方向の少なくとも１つを有する一定の位相選択の順序の発生、を備える請求項１に記載の方法。
【請求項５】
前記リング発振器回路の前記発振周波数、すなわち前記出力クロック信号の周波数は、前記基準信号との比較のため、前記出力クロック信号の位相を選択するために、前記基準信号の連続するサイクルで使用される位相選択のステップサイズの関数であり、
前記所望する周波数関係に影響を与えるため、前記出力クロック信号の位相の選択のための位相選択の順序の発生は、前記所望する周波数関係を達成するために必要な、実際の値である効果的なステップサイズの計算と、前記効果的なステップサイズに基本的に等しい時間平均値を有する整数のステップサイズの順序の発生を備える請求項１に記載の方法。
【請求項６】
順序ノイズパワーの大多数が前記発振周波数の周囲の周波数帯の外側となるように、所望のパワースペクトル密度を達成する前記整数のステップサイズの順序の発生をさらに備える請求項５に記載の方法。
【請求項７】
前記所望の周波数関係に影響を与える前記出力クロック信号の位相の選択のための位相選択の順序の発生は、デルタ−シグマ変調器の入力として前記所望する周波数関係に対応する位相選択のステップサイズの適用と、前記デルタ−シグマ変調器の出力に基く位相選択カウンタの駆動と、を備える請求項１に記載の方法。
【請求項８】
前記基準信号の各サイクルにおける前記出力クロック信号の位相の選択に基く前記リング発振器回路の発振周波数の制御及び前記出力クロック信号の前記選択された位相と前記基準信号との比較は、前記基準信号と前記出力クロック信号の前記選択された位相との間の、前記基準信号の各サイクルにおける位相差に基づき、前記リング発振器回路の全体の遅延を変更するように動作する遅延制御信号の発生を備える請求項１に記載の方法。
【請求項９】
前記基準信号は、発振器出力信号を備え、
前記方法は、公称上の発振周波数に対する前記発振器出力信号の周波数誤差の判断と、 前記クロック出力信号が前記公称上の発振周波数となるように、前記位相の順序の発生をさらに備える請求項１に記載の方法。
【請求項１０】
前記基準信号は、発振器出力信号を備え、
前記方法は、離れた送信機からの１つ以上の信号の通信機器での受信と、
前記１つ以上の信号に基き、前記発振器出力信号の周波数誤差の判断と、
前記出力クロック信号から前記周波数誤差をゼロとするために前記位相選択の順序の発生をさらに備える請求項１に記載の方法。
【請求項１１】
システムクロック信号として、前記通信機器の１つ以上のクロック駆動の回路をクロック駆動するために、前記発振器出力信号よりむしろ前記出力クロック信号の使用を備え、それにより前記発振器出力信号の前記周波数誤差が前記通信機器の前記クロック駆動の回路と前記離れた送信機との間のタイミングドリフトとならない請求項１０に記載の方法。
【請求項１２】
周波数シンセサイザ回路であって、
出力クロック信号を発生し、前記出力クロック信号の異なる位相を提供するように構成されたリング発振器回路と、
前記基準信号の各サイクルにおいて、前記出力クロック信号の選択された位相と、基準信号との比較に基き、前記リング発振器回路の発振周波数を制御するように構成された発振器制御回路と、
前記基準信号と前記出力クロック信号との間の所望の周波数関係に位相選択の順序を発生し、前記位相選択の順序に従って、前記出力クロック信号の選択された位相を前記発振器制御回路に帰還するように構成された位相選択回路と、を備える周波数シンセサイザ回路。
【請求項１３】
前記位相選択回路は、前記所望の周波数関係に影響を与えるため、一定の又は一定でない位相選択の順序を発生するように構成された請求項１２に記載の周波数シンセサイザ回路。
【請求項１４】
前記位相選択回路は、固定の位相選択のステップサイズ及び固定の位相選択の方向に基づいて、一定の位相選択の順序を発生するように構成された請求項１２に記載の周波数シンセサイザ回路。
【請求項１５】
前記位相選択回路は、前記基準信号の連続するサイクルを通じて、位相選択のステップサイズ及び位相選択の方向の少なくとも何れか１つを変化させることで、一定でない位相選択の順序を発生するように構成された請求項１２に記載の周波数シンセサイザ回路。
【請求項１６】
前記リング発振器回路の前記発振周波数、すなわち前記出力クロック信号の周波数は、前記基準信号との比較のため、前記出力クロック信号の位相を選択するために、前記基準信号の連続するサイクルで使用される位相選択のステップサイズの関数であり、
前記位相選択回路は、前記所望する周波数関係を達成するために必要な、実際の値である効果的なステップサイズを計算し、前記効果的なステップサイズに基本的に等しい時間平均値を有する整数のステップサイズの順順序を発生することで、前記所望する周波数関係に影響を与えるための、前記出力クロック信号の位相の選択のための位相選択の順序をを発生するように構成された請求項１２に記載の周波数シンセサイザ回路。
【請求項１７】
前記位相選択回路は、所望のパワースペクトル密度に基き、前記整数のステップサイズの順序を発生するように構成され、それにより、順序ノイズパワーの大多数が前記発振周波数の周囲の周波数帯の外側となる請求項１６に記載の周波数シンセサイザ回路。
【請求項１８】
前記位相選択回路は、前記所望する周波数関係に対応する位相選択のステップサイズを受信し、前記出力クロック信号の位相を選択するのに使用される対応する位相選択値の順序を出力するように構成されたデルタ−シグマ変換器を含む請求項１２に記載の周波数シンセサイザ回路。
【請求項１９】
前記発振器制御回路は、前記基準信号と前記出力クロック信号の前記選択された位相との間の前期基準信号の各サイクルにおいて、位相差に基き遅延制御信号を発生するように構成された位相検出器回路を備え、
前記遅延制御信号は、前記リング発振器回路の全体の遅延を変えるように動作可能である請求項１２に記載の周波数シンセサイザ回路。
【請求項２０】
周波数シンセサイザ回路であって、
出力クロック信号を発生するように構成され、各段が前記出力クロック信号の異なる位相を提示する複数の連続する遅延段を備えるリング発振器回路と、
入力基準信号の各サイクルにおいて、前記出力クロック信号の選択された位相の比較に基いて、前記出力クロック信号の周波数を制御するように構成された発振器制御回路と、
位相選択の順序に従って、前記基準信号の各サイクルにおいて前記発振器制御回路に帰還するために、前記出力クロック信号の異なる位相を選択することにより９、前記出力クロック信号の前記周波数を制御するように構成された位相選択回路を備え、
前記位相選択回路は、前記出力クロック信号の所望する周波数と前記基準信号の周波数との間の周波数関係に依存して非整数位相選択のステップサイズに対応する順序の平均を有する位相選択の順序を発生するように構成された周波数シンセサイザ回路。
【請求項２１】
周波数シンセサイザ回路であって、
位相選択可能なリング発振器回路を駆動するのに使用される、位相選択の順序に依存する基準信号周波数に対して周波数関係を有する出力クロック周波数において、出力クロック信号を発生するように構成された位相選択可能なリング発振器回路を備え、
前記位相選択可能なリング発振器回路は、所望する周波数関係に影響を与えるのに必要な、分数又は分数ではない効果的な位相選択のステップサイズを有する位相選択の順序を発生するように構成された位相選択回路を含む周波数シンセサイザ回路。
【請求項２２】
無線通信端末であって、
無線信号を送信し、受信するように構成された送受信機回路と、
前記送受信機回路を制御するように構成された１つ以上のクロック駆動のプロセッサ回路と、
基準信号を発生するように構成された発振器回路と、
前記１つ以上のクロック駆動のプロセッサ回路をクロック駆動するために、前記基準信号に対し所望の周波数関係を有する出力クロック信号を発生するように構成された周波数シンセサイザ回路と、を備え、
前記周波数シンセサイザ回路は、前記基準信号と前記出力クロック信号との間の前記所望する周波数関係を得るのに必要な、分数又は分数ではない位相ステップサイズに基いて、前記出力クロック信号を発生するように構成された位相選択可能な帰還リング発振器回路を備える無線通信端末。
【請求項２３】
前記周波数シンセサイザ回路は、送受信機動作で使用するため、前記出力クロック信号から１つ以上の基準周波数信号を発生するように構成された請求項２２に記載の端末。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公表番号】特表２００７−５２６７００（Ｐ２００７−５２６７００Ａ）
【公表日】平成１９年９月１３日（２００７．９．１３）
【国際特許分類】
【出願番号】特願２００７−５０１１４８（Ｐ２００７−５０１１４８）
【出願日】平成１７年２月１７日（２００５．２．１７）
【国際出願番号】ＰＣＴ／ＥＰ２００５／００１６１６
【国際公開番号】ＷＯ２００６／０４５３４６
【国際公開日】平成１８年５月４日（２００６．５．４）
【出願人】（５９８０３６３００）テレフオンアクチーボラゲット エル エム エリクソン（パブル） (2,266)
【Ｆターム（参考）】
【公表日】平成１９年９月１３日（２００７．９．１３）
【国際特許分類】
【出願日】平成１７年２月１７日（２００５．２．１７）
【国際出願番号】ＰＣＴ／ＥＰ２００５／００１６１６
【国際公開番号】ＷＯ２００６／０４５３４６
【国際公開日】平成１８年５月４日（２００６．５．４）
【出願人】（５９８０３６３００）テレフオンアクチーボラゲット エル エム エリクソン（パブル） (2,266)
【Ｆターム（参考）】
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