半導体装置とその製造方法
【課題】
熱処理により、強誘電体膜の構成元素が蒸発する問題に対処する。
【解決手段】
半導体装置は、半導体基板と、半導体基板に形成されたＭＯＳトランジスタと、ＭＯＳトランジスタを覆う下部層間絶縁膜と、下部層間絶縁膜上方に形成され、キャパシタ下部電極と、キャパシタ下部電極上に形成された酸化物強誘電体膜と、酸化物強誘電体膜上に形成されたキャパシタ上部電極と、を含む強誘電体キャパシタと、少なくとも、上部電極と酸化物強誘電体膜の露出した表面を覆う、還元性物質の透過を抑制する機能を有する第１絶縁性キャパシタ保護膜と、第１絶縁性キャパシタ保護膜を覆い、酸化物強誘電体の酸素以外の構成元素の内、少なくとも１つの元素を含む、蒸発補償膜と、蒸発補償膜を覆う、還元性物質の透過を抑制する機能を有する第２絶縁性キャパシタ保護膜と、を有する。
熱処理により、強誘電体膜の構成元素が蒸発する問題に対処する。
【解決手段】
半導体装置は、半導体基板と、半導体基板に形成されたＭＯＳトランジスタと、ＭＯＳトランジスタを覆う下部層間絶縁膜と、下部層間絶縁膜上方に形成され、キャパシタ下部電極と、キャパシタ下部電極上に形成された酸化物強誘電体膜と、酸化物強誘電体膜上に形成されたキャパシタ上部電極と、を含む強誘電体キャパシタと、少なくとも、上部電極と酸化物強誘電体膜の露出した表面を覆う、還元性物質の透過を抑制する機能を有する第１絶縁性キャパシタ保護膜と、第１絶縁性キャパシタ保護膜を覆い、酸化物強誘電体の酸素以外の構成元素の内、少なくとも１つの元素を含む、蒸発補償膜と、蒸発補償膜を覆う、還元性物質の透過を抑制する機能を有する第２絶縁性キャパシタ保護膜と、を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置とその製造方法に関し、特に強誘電体キャパシタを有する半導体装置とその製造方法に関する。
【背景技術】
【０００２】
近年，デジタル技術の進展に伴い、大容量のデータを高速に処理、または保存する要望が高い。このため、電子機器に使用される半導体装置の高集積化、高性能化が要求されている。例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）の高集積化を実現するために、酸化シリコン膜または窒化シリコン膜に代え、強誘電体材料膜または高誘電率材料膜をキャパシタ誘電体膜として用いる技術が広く研究、開発されている。
【０００３】
より低電圧でかつ高速での書き込み、読み出しが可能な不揮発性メモリを実現するため、自発分極特性を有する強誘電体材料膜をキャパシタ誘電体膜として用いる強誘電体メモリ（ＦｅＲＡＭ）が盛んに研究開発されている。
【０００４】
強誘電体メモリは、一対の電極間に強誘電体膜が挟まれた強誘電体キャパシタのヒステリシス特性を利用して情報を記憶する。強誘電体膜は、電極間の印加電圧に応じて分極を生じ、印加電圧が取り去られても自発分極を保持する。印加電圧の極性を反転すれば、自発分極の極性も反転する。自発分極を検出すれば、情報を読み出すことができる。強誘電体メモリはフラッシュメモリに比べて低電圧で動作し、省電力で、高速の書き込みが可能である。
【０００５】
ＦｅＲＡＭは、その構造によりプレーナ型とスタック型とに大別される。プレーナ型では、半導体基板に形成されたＭＯＳトランジスタとキャパシタ下部電極とがキャパシタの上方の金属配線を介して電気的に接続され、キャパシタの占有面積が大きくなりやすい傾向がある。
【０００６】
スタック型のＦｅＲＡＭでは、ＭＯＳトランジスタのソースドレイン領域につながる導電性プラグの上にキャパシタ下部電極が形成され、その導電性プラグを介して下部電極とＭＯＳトランジスタとが電気的に接続される。このような構造によれば、プレーナ型と比較してキャパシタの占有面積を小さくすることができ、ＦｅＲＡＭの微細化に有利となる。スタック型のＦｅＲＡＭは、微細化されても優れた強誘電体キャパシタ特性を呈することが求められる。
【０００７】
強誘電体キャパシタの上部電極を成膜するとき、あるいはキャパシタをパターニングするときには、強誘電体膜が高エネルギのスパッタリング粒子、エッチングガス等による物理的ダメージを受ける。強誘電体膜がダメージを受けると、強誘電体膜の結晶構造の一部が破壊され、容量素子の特性が劣化してしまう。キャパシタのダメージを抑制し、特性劣化を回復させるため、種々の対策が提案されている。
【０００８】
特開２００３−３３２５３６は、下部電極膜、強誘電体膜、上部電極膜を積層し、上部電極膜をパターニングし、酸素雰囲気中で熱処理し、強誘電体膜をパターニングし、酸素雰囲気中で熱処理し、下部電極膜をパターニングし、酸素雰囲気中で熱処理を行い、その後水素の侵入をブロックするため、酸化アルミニウム、又は酸化チタン、ＰＬＺＴ、ＰＺＴで形成される水素拡散防止膜を堆積することを開示する。
【０００９】
酸素雰囲気中での熱処理により、強誘電体膜に酸素が供給され、結晶性を回復させる。強誘電体膜を水素劣化から保護するためには、水素拡散防止膜として酸化アルミニウム膜等がキャパシタを覆うように形成される。
【００１０】
特開２００１−１１１００７は、強誘電体キャパシタの表面をキャパシタ誘電体膜からの酸素揮発防止機能を有する酸化チタン等の揮発防止膜で覆い、その上に外部から侵入する水素の拡散を防止する酸化アルミニウム等の水素侵入防止膜で覆うカプセル構造を提案する。
【００１１】
特開２００５-１８３８４３は、ＰＺＴ強誘電体膜の劣化を回復するために、強誘電体キャパシタ形成後、酸化アルミニウム保護膜を形成し、酸素雰囲気中で回復アニールを行ってＰＺＴに酸素を供給すると共に、ＰＺＴからのＰｂの蒸発を抑制し、さらにその上に第２酸化アルミニウム保護膜を形成する方法を提案する。
【００１２】
特開２００３−２７３３３２は、ＰＺＴ強誘電体キャパシタを炭素含有量が異なる２種類の酸化アルミニウム膜で覆う方法を提案する。
【００１３】
【特許文献１】特開２００３−３３２５３６号広報
【特許文献２】特開２００１−１１１００７号広報
【特許文献３】特開２００５−１８３８４３号広報
【特許文献４】特開２００３−２７３３３２号広報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
強誘電体膜をパターニングした後、熱処理を行うと、強誘電体膜の構成元素が蒸発し、強誘電体膜に空位が形成される可能性がある。ＰＺＴ、ＰＬＺＴ等の強誘電体膜を用いる場合、熱処理によりＰｂ欠損が生じる可能性がある。このような欠損は、強誘電体キャパシタのスイッチング特性を低下させ、初期特性及びリテンション特性を低下させる。半導体集積回路の微細化に伴い、強誘電体キャパシタの強誘電体膜側面の面積比は増加している。従って、半導体集積回路の微細化に伴い、強誘電体膜の構成元素蒸発の問題が増大する。
【００１５】
本発明の目的は、熱処理により、強誘電体膜の構成元素が蒸発する問題に対処することのできる半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１６】
本発明の１観点によれば、
半導体基板と、
前記半導体基板に形成されたＭＯＳトランジスタと、
前記ＭＯＳトランジスタを覆う下部層間絶縁膜と、
前記下部層間絶縁膜上方に形成され、キャパシタ下部電極と、前記キャパシタ下部電極上に形成された酸化物強誘電体膜と、前記酸化物強誘電体膜上に形成されたキャパシタ上部電極と、を含む強誘電体キャパシタと、
少なくとも、前記上部電極と前記酸化物強誘電体膜の露出した表面を覆う、還元性物質の透過を抑制する機能を有する第１絶縁性キャパシタ保護膜と、
前記第１絶縁性キャパシタ保護膜を覆い、前記酸化物強誘電体の酸素以外の構成元素の内、最も蒸発しやすい元素を含む、蒸発補償膜と、
前記蒸発補償膜を覆う、還元性物質の透過を抑制する機能を有する第２絶縁性キャパシタ保護膜と、
を有する半導体装置
が提供される。
【００１７】
本発明の他の観点によれば、
（ａ）半導体基板にＭＯＳトランジスタを形成する工程と、
（ｂ）前記ＭＯＳトランジスタを覆って、前記半導体基板上に下部層間絶縁膜を形成する工程と、
（ｃ）前記下部層間絶縁膜上方にキャパシタ下部電極膜と、前記キャパシタ下部電極上に酸化物強誘電体のキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に、キャパシタ上部電極膜とを積層する工程と、
（ｄ）少なくとも前記キャパシタ上部電極膜をパターニングする工程と、
（ｅ）前記キャパシタ上部電極膜、前記キャパシタ誘電体膜の露出された表面を覆って、還元性物質の透過を抑制する機能を有する第１絶縁性キャパシタ保護膜を形成する工程と、
（ｆ）前記第１絶縁性キャパシタ保護膜を覆って、前記酸化物強誘電体の酸素以外の構成元素の内、最も蒸発しやすい元素を含む、蒸発補償膜を形成する工程と、
（ｇ）前記工程（ｆ）の後、酸化性雰囲気中で熱処理する工程と、
（ｈ）前記工程（ｇ）の後、前記蒸発補償膜を覆って、還元性物質の透過を抑制する機能を有する第２絶縁性キャパシタ保護膜を形成する工程と、
を有する半導体装置の製造方法
が提供される。
【発明の効果】
【００１８】
強誘電体膜の露出した表面を水素拡散防止機能を有するキャパシタ保護膜で覆い、さらに強誘電体膜の酸素以外の構成元素のうち最も蒸発しやすい元素を含む蒸発保障膜を形成することにより、蒸発保障膜から導入される構成元素が、強誘電体膜から蒸発する構成元素を補償する。蒸発補償膜をさらに水素拡散防止機能を有する保護膜で覆うことにより、蒸発補償膜から蒸発した構成元素が外部に逃散することを低減することができる。
【発明を実施するための最良の形態】
【００１９】
以下、図面を参照して本発明の実施例を説明する。スイッチングトランジスタ1つとキャパシタ1つでメモリセル1つを構成する場合、２つのメモリセルのトランジスタの電流端子領域を共用することができる。例えば、２つのＭＯＳトランジスタのソース領域を共通としてビット線に接続し、各ドレイン領域にキャパシタを接続して２つのメモリセルを形成することができる。基板面積利用率を向上することができる。ＤＲＡＭにおいて、広く用いられている接続形式である。以下に説明する本発明の実施例においても、この接続形式を採用する。
【００２０】
図１Ａ−１Ｔを参照して、本発明の第１の実施例によるスタック型ＦｅＲＡＭの製造方法を説明する。この製造方法によって製造される半導体装置の構成も、本発明の第１の実施例である。
【００２１】
図１Ａに示すように、ｎ型またはｐ型シリコンからなる基板１の表層部に素子分離溝を形成し、溝表面を酸化してライナを形成した後、例えば高密度プラズマ（ＨＤＰ）ＣＶＤにより酸化シリコン膜を埋め込み、不要部をＣＭＰで除去し、マスク／ストッパを除去してシャロートレンチアイソレーション（ＳＴＩ）による素子分離領域２を形成し、活性領域を画定する。素子分離領域を、ＳＴＩに代え、ＬＯＣＯＳにより形成してもよい。活性領域の表層部にｐ型不純物を注入することにより、ｐ型ウェル３を形成する。
【００２２】
ｐ型ウェルで構成される各活性領域内に２つのＭＯＳトランジスタ５を形成し、各ＭＯＳトランジスタに１つの強誘電体キャパシタを接続する。以下、ＭＯＳトランジスタ５の形成方法について簡単に説明する。
【００２３】
活性領域の表層部を熱酸化することによりゲート絶縁膜となるＳｉＯ２膜を形成する。基板上に、非晶質または多結晶シリコンからなるシリコン膜を形成し、パターニングすることにより、ゲート電極５Ｇを形成する。平面視において、１つの活性領域を、２本のゲート電極がほぼ平行に横切る。ゲート電極は、ワード線を兼ねる。
【００２４】
ゲート電極５Ｇをマスクとしてｎ型不純物をイオン注入することにより、ソース領域５Ｓ及びドレイン領域５Ｄのエクステンション部を形成する。ゲート電極５Ｇの側面に酸化シリコン等によりサイドウォールスペーサを形成する。ゲート電極５Ｇとサイドウォールスペーサとをマスクとして、ｎ型不純物をイオン注入することにより、ソース領域５Ｓ及びドレイン領域５Ｄの深い高濃度領域を形成する。ここまでの工程で、ＭＯＳトランジスタ５が形成される。
【００２５】
次に、基板上に、コバルト（Ｃｏ）等の高融点金属からなる膜をスパッタリングにより形成する。熱処理を行うことにより、高融点金属膜とシリコンとを反応させ、ゲート電極５Ｇ、ソース領域５Ｓ、及びドレイン領域５Ｄの上面に、高融点金属シリサイド膜を形成する。その後、未反応の高融点金属膜を除去し、必要に応じてさらに熱処理してシリサイド膜６を形成する。ソース／ドレイン領域５Ｓ，５Ｄが低抵抗化されると共に、ゲート電極も低抵抗化される。
【００２６】
ＭＯＳトランジスタ５を覆うように、基板上に、厚さ２００ｎｍのＳｉＯＮのカバー絶縁膜１１を、プラズマＣＶＤにより形成する。さらに、カバー絶縁膜１１の上に、例えば厚さ１０００ｎｍのＳｉＯ２の層間絶縁膜１２を形成する。層間絶縁膜１２は、例えば酸素（Ｏ２）とテトラエチルオルソシリケート（ＴＥＯＳ）とを用いたプラズマＣＶＤにより形成される。その後、層間絶縁膜１２の表面を、化学機械研磨（ＣＭＰ）により平坦化する。平坦化された後に、基板の平坦部における厚さが約７００ｎｍになるようにＣＭＰの制御を行う。
【００２７】
層間絶縁膜１２及びカバー絶縁膜１１を貫通して、ドレイン領域５Ｄ上のシリサイド膜６、及びソース領域５Ｓ上のシリサイド膜６まで達するコンタクト孔を形成する。コンタクト孔の直径は、例えば０．２５μｍとする。
【００２８】
スパッタリングにより、コンタクト孔の内面、及び層間絶縁膜１２の上面を、厚さ３０ｎｍのＴｉ膜と、厚さ２０ｎｍのＴｉＮ膜の２層で覆う。さらにその上に、ＣＶＤによりコンタクト孔内が完全に埋め尽くされるまでＷ膜を形成する。Ｗ膜の厚さは、例えば３００ｎｍとすればよい。層間絶縁膜１２上の余分なＷ膜、ＴｉＮ膜、及びＴｉ膜をＣＭＰで除去することにより、コンタクト孔内に、Ｔｉ膜とＴｉＮ膜からなる密着層、及びＷ膜からなる導電性プラグ１５、１６を残す。導電性プラグ１５及び１６は、それぞれドレイン領域５Ｄ及びソース領域５Ｓに接続される。
【００２９】
図１Ｂに示すように、層間絶縁膜１２の上に、厚さ１３０ｎｍのＳｉＯＮからなる酸化防止膜２１をプラズマＣＶＤにより形成する。なお、ＳｉＯＮに代えて、ＳｉＮまたはＡｌＯからなる酸化防止膜２１を形成してもよい。さらにその上に、ＳｉＯ２からなる厚さ３００ｎｍの層間絶縁膜２２を、Ｏ２とＴＥＯＳとを用いたプラズマＣＶＤにより形成する。
【００３０】
図１Ｃに示すように、層間絶縁膜２２及び酸化防止膜２１に、その下の導電性プラグ１５を露出させるコンタクト孔を形成する。このコンタクト孔の内面を密着膜で覆うと共に、コンタクト孔内にＷを埋め込み、導電性プラグ２５を形成する。この導電性プラグ２５は、その下の導電性プラグ１５と同一の方法で形成できる。なお、Ｗプラグに代え、ポリＳｉプラグを用いることもできる。
【００３１】
余分なＷ膜及び密着膜を除去するためのＣＭＰは、Ｗ膜及び密着膜の研磨速度が、層間絶縁膜２２の研磨速度よりも速い条件で行う。例えば、スラリとして、Cabot Microelectronics Corporation製のＳＳＷ２０００を使用する。また、層間絶縁膜２２の上に密着膜やＷ膜が残らないように、ややオーバ研磨を行う。このため、導電性プラグ２５の上面が、その周囲の層間絶縁膜２２の上面よりも低くなり、窪み２５ａが発生する。この窪み２５ａの深さは、例えば２０ｎｍ〜５０ｎｍであり、典型的には約５０ｎｍである。
【００３２】
ＣＭＰ後、層間絶縁膜２２の上面及び導電性プラグ２５の上面を、アンモニア（ＮＨ３）のプラズマに晒す。このプラズマ処理は、平行平板型プラズマ処理装置を用い、例えば下記の条件で行う。
・基板表面と対向電極との間隔 約９ｍｍ（３５０ｍｉｌｓ）；
・圧力 ２６６Ｐａ（２Ｔｏｒｒ）；
・基板温度：４００℃；
・ＮＨ３ガス流量：３５０ｓｃｃｍ；
・基板側電極に供給する１３．５６ＭＨｚのＲＦパワー １００Ｗ；
・対向電極に供給する３５０ｋＨｚのＲＦパワー ５５Ｗ；
・処理時間 ６０秒。
ＮＨ３プラズマ処理により、酸化シリコン膜表面の酸素原子にＮＨ基が結合する。
【００３３】
図１Ｄに示すように、プラズマ処理した表面上に、厚さ１００ｎｍのＴｉ膜を、ＤＣスパッタリングにより形成する。スパッタリング条件は、例えば下記の通りである。
・ターゲット Ｔｉ；
・基板とターゲットとの間隔 ６０ｍｍ；
・Ａｒガス圧 ０．１５Ｐａ；
・基板温度 ２０℃；
・スパッタパワー ２．６ｋＷ；
・成膜時間 ３５秒。
酸化シリコン膜表面の酸素原子にＮＨ基が結合しているので、表面に付着したＴｉ原子は、酸素原子に捕獲されることなく、表面を自在にマイグレーションすることができる。その結果、層間絶縁膜表面に、六方稠密構造を有し、（００２）配向に自己組織化されたＴｉ膜が得られる。
【００３４】
次に、窒素雰囲気中で、ラピッドサーマルアニール（ＲＴＡ）を行う。ＲＴＡの条件は、例えば下記のとおりである。
・アニール温度 ６５０℃；
・処理時間 ６０秒。
このアニールにより、Ｔｉ膜が窒化されて、面心立方構造を有し、（１１１）配向したＴｉＮからなる下地導電膜３０が得られる。なお、下地導電膜３０の厚さを１００ｎｍ〜３００ｎｍの範囲内としてもよい。この段階では、下地導電膜３０の表面には、下地表面の窪み２５ａを反映して、導電性プラグ２５の上方に窪みが発生している。下地導電膜３０のＣＭＰを行うことにより、その表面を平坦化する。例えば、スラリとして、Cabot Microelectronics Corporation製のＳＳＷ２０００を使用する。ＣＭＰ後の下地導電膜３０の厚さを、５０ｎｍ〜１００ｎｍ、典型的には約５０ｎｍとする。
【００３５】
ＣＭＰを行った下地導電層は、表面付近の結晶が研磨によって歪んだ状態になっている。このまま、下地導電層上に強誘電体キャパシタの下部電極を形成すると、下地導電層の歪が下部電極に伝達され、下部電極の結晶性、さらにはその上の強誘電体膜の結晶性に影響を与える。これを回避するため、ＣＭＰ後、平坦化された下地導電膜３０の表面を、ＮＨ３プラズマに晒す。これにより、ＣＭＰ時に下地導電膜３０の表層部に発生した結晶歪が修復される。
【００３６】
なお、下地導電膜として、窒化チタンに代え、タングステン、シリコン、銅のいずれかを用いることもできる。但し、結晶性向上のためには、アンモニアプラズマ処理とＴｉＮ膜の組み合わせが好ましい。
【００３７】
図１Ｅに示すように、ＮＨ３プラズマにより結晶の歪が解消された下地導電膜３０の上に、スパッタリングにより、例えば厚さ２０ｎｍのＴｉ膜を形成する。このＴｉ膜は、密着膜として機能する結晶性導電膜となる。さらに、窒素雰囲気中でＲＴＡを行う。ＲＴＡの条件は、例えば下記のとおりである。
・アニール温度 ６５０℃；
・処理時間 ６０秒。
このアニールにより、Ｔｉ膜が窒化されて、面心立方構造を有し、（１１１）配向したＴｉＮからなる結晶性向上膜３１が得られる。
【００３８】
なお、結晶性向上膜として、ＴｉＮに代え、Ｉｒ，Ｐｔなどを用いることもできる。厚さは２０ｎｍ程度が望ましい。
【００３９】
図１Ｆに示すように、結晶性向上膜３１の上に、厚さ１００ｎｍのＴｉＡｌＮからなる酸素バリア膜３３を、ＴｉＡｌ合金ターゲットを用いた反応性スパッタリングにより、形成する。スパッタリング条件は、例えば下記のとおりである。
・Ａｒガス流量 ４０ｓｃｃｍ；
・Ｎ２ガス流量 １０ｓｃｃｍ；
・圧力 ２５３．３Ｐａ；
・基板温度 ４００℃；
・スパッタパワー １．０ｋＷ。
【００４０】
酸素バリア膜３３の上に、Ｉｒからなる厚さ１００ｎｍの下部電極３６をスパッタリングにより形成する。スパッタリングの条件は、例えば下記のとおりである。
・Ａｒ雰囲気圧力 ０．１１Ｐａ；
・基板温度５００℃；
・スパッタパワー ０．５ｋＷ。
【００４１】
下部電極３６の成膜後、Ａｒ雰囲気中で、かつ下部電極３６の成膜温度よりも高い温度で、ＲＴＡによる熱処理を行う。具体的には下記の条件でＲＴＡを行う。
・温度 ６５０℃；
・処理時間 ６０秒。
この熱処理により、下部電極の結晶性を向上できる。結晶性の面内分布も向上できる。この熱処理により、酸素バリア膜３３の構成元素であるＡｌと、上部電極３６の構成元素であるＩｒとが反応して、両者の界面に、ＩｒＡｌ合金からなる中間層３４が形成される。中間層３４は、酸素バリア膜３３と上部電極３６との密着性を向上させる。なお、熱処理の雰囲気は、Ａｒに代え、他の不活性ガス、例えば窒素やＨｅを用いてもよい。下部電極としては、Ｉｒ、Ｐｔ等の白金族の金属、あるいはＰｔＯ，ＩｒＯｘ，ＳｒＲｕＯ３等の導電性酸化物、またはこれらの積層を用いることができる。下部電極３６をＰｔまたはＰｔＯで形成した場合には、ＰｔＡｌ合金を含む中間層３４が形成される。下部電極３６をＳｒＲｕＯ３で形成した場合には、ＲｕＡｌ合金を含む中間層３４が形成される。
【００４２】
図１Ｇに示すように、下部電極３６の上に、ＰＺＴからなる強誘電体膜３７を、有機金属化学気相成長（ＭＯＣＶＤ）により形成する。以下、強誘電体膜３７の形成方法について説明する。
【００４３】
Ｐｂ原料として、Ｐｂ（Ｃ１１Ｈ１９Ｏ２）２［Ｐｂ（ＤＰＭ）２］をテトラヒドロフラン（ＴＨＦ）に溶解させた濃度０．３モル／リットルの液体原料を用いる。Ｚｒ原料として、Ｚｒ（Ｃ９Ｈ１５Ｏ２）４［Ｚｒ（ｄｍｈｄ）４］をＴＨＦに溶解させた濃度０．３モル／リットルの液体原料を用いる。Ｔｉ原料として、Ｔｉ（Ｃ３Ｈ７Ｏ）２（Ｃ１１Ｈ１９Ｏ２）２［Ｔｉ（Ｏ−ｉＯｒ）２（ＤＰＭ）２］をＴＨＦに溶解させた濃度０．３モル／リットルの液体原料を用いる。これらの液体原料を、０．４７４ｍｌ/分のＴＨＦ溶媒とともに、ＭＯＣＶＤ装置の気化器に供給する。Ｐｂ原料、Ｚｒ原料、及びＴｉ原料の流量は、それぞれ０．３２６ｍｌ／分、０．２００ｍｌ／分、及び０．２００ｍｌ／分とする。
【００４４】
強誘電体膜３７を形成すべき基板を、ＭＯＣＶＤ装置のチャンバ内に装填する。チャンバ内の圧力を６６５Ｐａ（５Ｔｏｒｒ）、基板温度を６２０℃とする。気化した原料ガスをチャンバ内に供給し、６２０秒間、成膜を行う。これにより、厚さ１００ｎｍのＰＺＴ膜が形成される。
【００４５】
次いで、スパッタリングにより、厚さ１ｎｍ〜３０ｎｍ、典型的には２０ｎｍのアモルファス相の第２ＰＺＴ膜を形成する。アモルファス相のＰＺＴ膜を配置することにより、リーク電流を低減させることができる。なお、ＭＯＣＶＤでアモルファス強誘電体膜を形成することもできる。
【００４６】
図１Ｈに示すように、強誘電体膜３７の上に、第１導電性酸化膜３８ａ、第２導電性酸化膜３８ｂ、第３導電性酸化膜３８ｃで構成される３層構成の上部電極３８を形成する。
【００４７】
強誘電体膜３７の上に、第１上部電極３８ａを成膜する。例えば、厚さ２０ｎｍ〜７０ｎｍのＩｒＯｘ膜を成膜時点で結晶化した状態でリアクティブスパッタリングにより成膜する。成膜条件は、例えば以下の通りである。
・ターゲット：Ｉｒ
・成膜時の基板温度：３００℃、
・成膜ガス：Ａｒ＋Ｏ２、
・流量：［Ａｒ］＝１４０ｓｃｃｍ、［Ｏ２］＝６０ｓｃｃｍ、
・流量比：［Ｏ２］／［Ａｒ］＝０．４３、
・スパッタリングパワー：１ｋＷ〜２ｋＷ程度。
【００４８】
このリアクティブスパッタリングにより成膜される第１導電性酸化膜３８ａのＩｒＯｘは、化学量論的組成（ｘ＝２）よりも酸素組成ｘが少ない組成となる。
【００４９】
第１導電性酸化膜３８ａの成膜後、下記の条件でＲＴＡを行う。
・処理温度 ７２５℃；
・雰囲気 Ｏ２流量２０ｓｃｃｍ＋Ａｒ流量２０００ｓｃｃｍ；
・処理時間 ６０秒。
【００５０】
この熱処理により、強誘電体膜３７を完全に結晶化し、同時に、第１導電性酸化膜３８ａを形成するときにＰＺＴ膜３７がプラズマに晒されることによって受けたダメージが回復し、ＰＺＴ膜中の酸素欠損が補償される。
【００５１】
第１導電性酸化膜３８ａの上に、厚さ３０ｎｍ−１００ｎｍの第２導電性酸化膜（ＩｒＯｙ膜）３８ｂ、厚さ５０−１５０ｎｍの第３の導電性酸化膜（ＩｒＯｚ膜）あるいは導電性貴金属膜３８ｃを形成する。第２の導電性酸化膜の酸素組成ｙを化学量論的組成（２）に近い値とし、第３の導電性酸化膜の酸素組成ｚをｙより低い値とすることにより、異常成長を抑制し、酸素空位の発生を抑制することができる。
【００５２】
例えば、第１導電性酸化膜３８ａの上に、厚さ３０ｎｍ〜１００ｎｍのＩｒＯｙ膜の第２導電性酸化膜３８ｂをリアクティブスパッタリングで成膜する。成膜条件は、例えば以下の通りである。
・ターゲット：Ｉｒ
・成膜時の基板温度：２０℃、
・成膜ガス：Ａｒ＋Ｏ２、
・流量：［Ａｒ］＝１００ｓｃｃｍ、［Ｏ２］＝１００ｓｃｃｍ、
・流量比：［Ｏ２］／［Ａｒ］＝１．００、
・スパッタリングパワー：１ｋＷ〜２ｋＷ程度。
【００５３】
第２導電性酸化膜３８ｂのＩｒＯｙは異常成長せず、きれいなアモルファス膜が得られた。第２導電性酸化膜３８ｂのＩｒＯｙは、酸素組成ｙが第１導電性酸化膜ＩｒＯｘの酸素組成ｘより高く、ｙ＞ｘ、より化学量論的組成に近い値となる。
【００５４】
第２導電性酸化膜３８ｂの成膜後。下記の条件でＲＴＡを行う。
・処理温度：７００℃、
・雰囲気：Ｏ２流量２０ｓｃｃｍ＋Ａｒ流量２０００ｓｃｃｍ、
・処理時間：６０秒、
この熱処理により、第２導電性酸化膜３８ｂを完全に結晶化させると同時に、第１導電性酸化膜と第２導電性酸化膜の密着性を向上する。
【００５５】
ＩｒＯｙの第２導電性酸化膜３８ｂの上に、さらに厚さ５０ｎｍ〜１５０ｎｍのＩｒＯｚの第３導電性酸化膜あるいは貴金属膜３８ｃを成膜する。導電性酸化膜の成膜条件は、例えば以下の通りである。
・ターゲット：Ｉｒ
・成膜時の基板温度：３００℃、
・成膜ガス：Ａｒ＋Ｏ２、
・流量：［Ａｒ］＝１６０ｓｃｃｍ、［Ｏ２］＝４０ｓｃｃｍ、
・流量比：［Ｏ２］／［Ａｒ］＝０．２５、
・スパッタリングパワー：１ｋＷ〜２ｋＷ程度。
【００５６】
酸素流量が低減されているため、ＩｒＯｚの第３導電性酸化膜３８ｃは、酸素組成ｚの低いものｚ＜ｙ、ｚ＜ｘとなる。このメタリック成分の高い導電性酸化膜には異常成長は生じない。非常にきれいな結晶膜が得られた。
【００５７】
貴金属膜を成膜する場合の成膜条件は、例えば以下の通りである。
・ターゲット：Ｉｒ，
・成膜時の基板温度：４００℃、
・成膜ガス：Ａｒ，
・流量：［Ａｒ］＝１００ｓｃｃｍ、
・スパッタリングパワー：１ｋｗ〜２ｋｗ程度。
【００５８】
酸化イリジウム膜の組成を、高分解能ＲＢＳ（ラザフォード後方散乱)分析装置ＨＲＢＳＶ５００により化学量論的組成（ストイキオメトリ）を測定した。 ［Ａｒ］：［Ｏ２］流量比１４０：６０で形成した第１の酸化イリジウム膜ＩｒＯｘは、ｘ＝１．９２であり、化学量論的組成（ｘ＝２）より酸素欠乏の状態である。［Ａｒ］：［Ｏ２］流量比１００：１００で形成した第２の酸化イリジウム膜ＩｒＯｙは、ｙ＝２．０２であり、化学量論的組成（ｙ＝２）にほぼ等しく、若干酸素過剰の状態である。酸素流量比を少し減少させ、［Ａｒ］：［Ｏ２］流量比を１２０：８０として形成した第２の酸化イリジウム膜ＩｒＯｙは、ｙ＝２．００となった。［Ａｒ］：［Ｏ２］流量比１６０：４０で形成した第３の酸化イリジウム膜ＩｒＯｚは、ｚ＝１．８４であり、化学量論的組成（ｚ＝２）より酸素欠乏程度が最も高い状態である。同一温度、同一合計流量で成膜した場合、酸素組成はほぼ流量比［Ｏ２］／［Ａｒ］によって決まるようである。
【００５９】
なお、第２導電性酸化膜３８ｂ、第３導電性酸化膜３８ｃの成膜温度は、３００℃に限らず、例えば５０℃〜５００℃の範囲から選択できる。但し、成膜されるＩｒＯｚ膜は、成膜時点でＩｒＯｚが結晶化していることが望ましい。成膜ガスの流量、流量比は、成膜温度の合わせ、適宜変更することができる。
【００６０】
第３導電性酸化膜の代わりに、貴金属膜、例えばＩｒ膜、Ｒｕ膜等を用いることもできる。第１上部電極３８ａ、第２上部電極３８ｂ、第３上部電極３８ｃを合わせて強誘電体キャパシタの上部電極３８が形成される。
【００６１】
図１Ｉに示すように、上部電極３８の上に、ＴｉＮからなる第１ハードマスク４５、及びＳｉＯ２からなる第２ハードマスク４６を形成する。第１ハードマスク４５は、例えばスパッタリングにより形成する。第２ハードマスク４６は、例えば、Ｏ２とＴＥＯＳとを用いたＣＶＤにより形成する。
【００６２】
図１Ｊに示すように、第２ハードマスク４６を、形成すべき強誘電体キャパシタの平面形状になるようにパターニングする。次いで、パターニングされた第２ハードマスク４６をエッチングマスクとして、第１ハードマスク４５をエッチングする。
【００６３】
図１Ｋに示すように、第２ハードマスク４６及び第１ハードマスク４５をエッチングマスクとして、上部電極３８、強誘電体膜３７、下部電極３６（及び中間層３４）をエッチングする。このエッチングは、例えば、ＨＢｒ、Ｏ２、Ａｒ、及びＣ４Ｆ８の混合ガスを用いたプラズマエッチングにより行われる。エッチング対象に余ってエッチングガスの組成は選択できる。パターニングされた下部電極３６、強誘電体膜３７、及び上部電極３８が、強誘電体キャパシタ３５を構成する。このエッチング時に、第２ハードマスク４６の表層部もエッチングされる。
【００６４】
図１Ｌに示すように、ドライエッチングまたはウェットエッチングにより、第２ハードマスク４６を除去する。これにより、第１ハードマスク４５が露出する。ＴｉＮの第１ハードマスク４５、ＴｉＡｌＮの酸素バリア膜３３は導電性であり、この段階で強誘電体キャパシタのスイッチング電荷量を測定することができる。
【００６５】
図１Ｍに示すように、強誘電体キャパシタ３５が配置されていない領域の酸素バリア膜３３、結晶性向上膜３１、及び下地導電膜３０を、エッチングする。例えば、流量比で、５％のＣＦ４ガスと９５％のＯ２ガスとの混合ガスをエッチングガスとして、ダウンフロー型プラズマエッチングチャンバ内に供給し、チャンバ内の上部電極に２．４５ＧＨｚのマイクロ波を、１４００Ｗの高周波電力で供給し、基板温度２００℃でドライエッチングする。あるいは、Ｈ２Ｏ２，ＮＨ２ＯＨ，及び純水の混合溶液をエッチング液とするウェットエッチングを行ってもよい。このとき、上部電極３８の上に残っていた第１ハードマスク４５も除去され、上部電極３８が露出する。
【００６６】
図１Ｎに示すように、露出している表面上に、厚さ１ｎｍ−３０ｎｍ、例えば厚さ２０ｎｍのＡｌ２Ｏ３膜で水素拡散防止機能ないし水素拡散抑制機能を有する第１保護膜５０をスパッタリングにより形成する。さらに、ＭＯＣＶＤにより厚さ１ｎｍ−１００ｎｍ、例えば厚さ１０ｎｍのＰＺＴ膜５３をアルミナ膜５０の上に形成する。ＰＺＴ膜のＭＯＣＶＤは、強誘電体キャパシタのＰＺＴ膜３７のＭＯＣＶＤによる成膜と同様に行える。例えば、上述の条件の下、基板温度６２０℃で原料ガスを６２秒間作用させると、側壁上にも均一性良く、厚さ１０ｎｍのＰＺＴ膜が成長する。蒸発補償膜の厚さは、２０ｎｍ−３０ｎｍが好ましい。
【００６７】
なお、蒸発補償膜の成膜方法として、ＭＯＣＶＤの代わりにスパッタリングや原子層堆積（ＡＬＤ）を用いることもできる。スパッタリングは簡便な成膜方法であり、ＡＬＤはステップカバレージのよい成膜方法である。
【００６８】
ＰＺＴ膜５３は強誘電体キャパシタのＰＺＴ膜３７と保護膜５０を介して対向する。熱処理において、ＰＺＴ膜３７から構成元素が蒸発する場合、ＰＺＴ膜５３からも同様の構成元素が蒸発し、互いに補償しあうことができる。この機能から、ＰＺＴ膜５３は蒸発補償膜と呼ぶことができる。蒸発補償膜は、強誘電体キャパシタの強誘電体膜と同一組成でなくてもよい。例えば、Ｐｂの蒸発が問題となる場合は、Ｐｂを含み、加熱によりＰｂを蒸発する材料を用いることができる。このように、強誘電体膜の酸素以外の構成元素のうち最も蒸発しやすい元素を含む材料を用いて、蒸発補償膜を構成できる。
【００６９】
キャパシタ誘電体膜のＰＺＴ膜３７と蒸発補償膜のＰＺＴ膜５３とを保護膜５０で分離することにより、熱処理後の状態においては両ＰＺＴ膜３７，５３は分離され、相互間のマイグレーションが阻止される。例えＰＺＴ膜５３のＰｂ組成が減少しても、ＰＺＴ膜３７は影響を受けない。
【００７０】
図１Ｏに示すように、酸素雰囲気中で、５５０℃〜７００℃の範囲内の温度で回復アニールを行う。これにより、強誘電体膜３７のダメージを回復させることができる。一例として、強誘電体膜３７がＰＺＴで形成されている場合には、温度６５０℃で６０分間の回復アニールを行うことが好ましい。ＰＺＴ膜３７からＰｂが蒸発しても、ＰＺＴ膜５３からＰｂを導入できる。この回復アニールの条件は特に限定されない。例えば６５０℃の酸素雰囲気中で６０分間行う。
【００７１】
図１Ｐに示すように、強誘電体キャパシタを覆うように、蒸発補償膜５３の上に、Ａｌ２Ｏ３からなる厚さ２０ｎｍ以上の第２保護膜５１を、スパッタリング法、ＭＯＣＶＤ法、あるいはＡＬＤ法により形成する。ここでは、ステップカバレージのよいＭＯＣＶＤ法あるいはＡＬＤ法が望ましい。第１、第２保護膜５０，５１により外部からの水素の進入を防止ないし抑制する保護膜が構成される。蒸発補償膜５３が第２保護膜５１で覆われることにより、蒸発補償膜５３からの構成元素の蒸発は抑制される。
【００７２】
アルミナ膜は、水素や水分等の還元性物質が透過するのを阻止する機能に優れている。従って、キャパシタ誘電体膜が還元性物質によって還元され、その特性が劣化するのを抑制できる。
【００７３】
なお、キャパシタ保護膜の剥離を防止するため、キャパシタ保護膜の成膜前に、酸素を含む炉内でアニールを行ってもよい。例えば、基板温度３５０℃、処理時間１時間の酸素雰囲気アニールを行う。キャパシタ保護膜は、酸化アルミニウムの他、酸化チタン、酸化タンタル、酸化ジルコニウム、窒化アルミニウム、窒化タンタル、酸化窒化アルミニウムで形成することもできる。
【００７４】
上述のように第１キャパシタ保護膜の厚さは、１ｎｍ−３０ｎｍが望ましい。第２キャパシタ保護膜の厚さは１ｎｍ−１００ｎｍの範囲が良く、とくに２０ｎｍ−３０ｎｍが望ましい。外部からの水素や水分の浸入を防止するためには、第２キャパシタ保護膜をＭＯＣＶＤで形成することが望ましい。
【００７５】
図１Ｑに示すように、第２保護膜５１の上に、ＳｉＯ２からなる厚さ１５００ｎｍの層間絶縁膜５５を、Ｏ２とＴＥＯＳとＨｅとを用いたプラズマＣＶＤにより形成する。成膜後、ＣＭＰにより層間絶縁膜５５の表面を平坦化する。層間絶縁膜５５は、ＳｉＯ２に代えて、無機絶縁材料等で形成してもよい。
【００７６】
平坦化後、Ｎ２ＯガスまたはＮ２ガスのプラズマ雰囲気中で熱処理を行う。この熱処理により、層間絶縁膜５５内の水分が除去されるとともに、層間絶縁膜５５の膜質が変化し、層間絶縁膜５５に水分が浸入しにくくなる。
【００７７】
その後、層間絶縁膜５５の上に、厚さ２０ｎｍ〜１００ｎｍのＡｌＯからなるバリア膜５７を、スパッタリングまたはＣＶＤにより形成する。バリア膜５７の下地表面が平坦化されているため、凹凸を有する表面上に形成する場合に比べて、安定したバリア性を確保することができる。
【００７８】
図１Ｒに示すように、バリア膜５７の上に、ＳｉＯ２からなる厚さ８００ｎｍ〜１０００ｎｍの層間絶縁膜５８を、Ｏ２とＴＥＯＳとＨｅとを用いたプラズマＣＶＤにより形成する。なお、層間絶縁膜５８を、ＳｉＯ２に代えて、ＳｉＯＮやＳｉＮで形成してもよい。層間絶縁膜５８の表面をＣＭＰにより平坦化する。
【００７９】
図１Ｓに示すように、層間絶縁膜５８から第１保護膜５０までの５層を貫通し、強誘電体キャパシタ３５上の上部電極３８まで達するコンタクト孔８０を形成する。
【００８０】
酸素雰囲気中で、５５０℃の熱処理を行う。これにより、コンタクト孔８０の形成に伴って強誘電体膜３７内に生じた酸素欠損を回復させることができる。
【００８１】
コンタクト孔８０の内面にＴｉ/ＴｉＮ構造の密着膜を形成し、さらにコンタクト孔８０内にＷ等を埋め込み、導電性プラグ６０を形成する。なお、密着膜を、スパッタリングにより形成したＴｉ膜と、ＭＯＣＶＤにより形成したＴｉＮ膜との２層構造としてもよい。ＴｉＮ膜を形成した後、ＴｉＮ膜から炭素の除去を行うために、Ｎ２ガスとＨ２ガスとの混合ガスを用いたプラズマ処理を行う。第３上部電極をＩｒで形成した場合は、Ｉｒ膜が水素の侵入を防止するため、上部電極３８が還元されることを防止することができる。さらに、第２上部電極３８ｂのＩｒＯの組成比を、化学量論的組成比に近づけているため、上部電極３８が水素に対して触媒作用を生じにくい。このため、強誘電体膜３７が水素ラジカルによって還元されにくくなる。
【００８２】
図１Ｔに示すように、層間絶縁膜５８から酸化防止膜２１までの７層を貫通し、導電性プラグ１６の上面まで達するコンタクト孔８５を形成する。コンタクト孔８５の内面を覆うＴｉ/ＴｉＮ構造の密着膜を形成した後、コンタクト孔８５内にＷ等を埋め込み、導電性プラグ６５を形成する。
【００８３】
層間絶縁膜５８の上に、導電性プラグ６０，６５に接続される配線７１及び７５を形成する。まず、スパッタリングにより厚さ６０ｎｍのＴｉ膜、厚さ３０ｎｍのＴｉＮ膜、厚さ３６０ｎｍのＡｌＣｕ合金膜、厚さ５ｎｍのＴｉ膜、及び厚さ７０ｎｍのＴｉＮ膜を順番に形成する。これらの膜からなる積層構造をパターニングすることにより、配線７１及び７５が形成される。さらに、その上に、例えば第２〜第５層の上層の多層配線を形成する。
【００８４】
図２を参照して、本発明の第２の実施例を説明する。第１の実施例と異なる点を主に説明する。図１Ａ〜１Ｃの工程を行い、Ｗプラグ２５を形成する。ＣＭＰによって、プラグ２５の頂部にリセス２５ａが生じる。第１の実施例同様ＮＨ３プラズマ処理を行い、その後厚さ１００ｎｍのＴｉ膜を成膜する。ここで、Ｎ２雰囲気中でＲＴＡによる熱処理を行い、Ｔｉ膜を窒化させる。このようにしてＴｉＮ下地導電膜３０を形成する。なお、下地導電膜３０は、ＴｉＮに限らず、ＴｉＡｌＮ，タングステン、シリコン、銅で形成してもよい。
【００８５】
下地導電膜３０の表面にはリセスを反映した凹部が形成されている。このまま上部構造を形成すると、強誘電体膜の結晶性が劣化する恐れがある。そこで、ＣＭＰにより下地導電膜３０の上面を研磨し、平坦化して凹部を除去し、さらに研磨して絶縁膜２２を研磨する。絶縁膜２２及びプラグの上面を面一にする。その上にＴｉ導電性密着膜を形成し、窒化してＴｉＮ膜３１にする。その後、酸素バリア膜３４、下部電極３６を形成する。さらに不活性ガス中、６００℃以上のＲＴＡを行う。その後、第１の実施例同様の工程を続ける。
【００８６】
図３を参照して、本発明の第３の実施例を説明する。第２の実施例と異なる点を主に説明する。導電性プラグ２５までを形成する。但し、ＣＭＰは低圧研磨装置を用いて行う。低圧で研磨することにより、リセスを生じさせない。第２の実施例同様、ＮＨ３プラズマ処理を行い、厚さ２０ｎｍのＴｉ膜を成膜する。Ｎ２雰囲気中でＲＴＡによる熱処理を行い、Ｔｉ膜を窒化してＴｉＮ膜３０を形成する。その上に直接、ＴｉＡｌＮ酸素バリア膜３３、下部電極３６を形成する。その後は、第２の実施例同様の工程を行う。
【００８７】
なお、強誘電体膜の形成方法は、スパッタリング、ＭＯＣＶＤの他，ゾルーゲル法、有機金属分解（ＭＯＤ），ＣＳＤ（chemical solution deposition）、ＣＶＤ、エピタキシャル成長が挙げられる。強誘電体膜としては、熱処理により結晶構造がＢｉ系層状構造、ぺロブスカイト構造となる膜を形成することができる。このような膜として、ＰＺＴ膜の他、Ｌａ，Ｃａ，Ｓｒ，Ｓｉ等を微量ドープしたＰＺＴ、ＳＢＴ，ＢＬＴ，Ｂｉ系層状化合物などの一般式ＡＢＯ３で表される膜を挙げることができる。
【００８８】
上部電極の最下層を形成する際。例えば、白金、イリジウム、ルテニウム、ロジウム、レニウム、オスミウム、パラジウムの１種以上を含むターゲットを用いたリアクティブスパッタリングを、これらの貴金属元素の酸化が生じる条件下で行うことができる。
【００８９】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００９０】
以下、本発明の特徴を付記する。
（付記１）
半導体基板と、
前記半導体基板に形成されたＭＯＳトランジスタと、
前記ＭＯＳトランジスタを覆う下部層間絶縁膜と、
前記下部層間絶縁膜上方に形成され、キャパシタ下部電極と、前記キャパシタ下部電極上に形成された酸化物強誘電体膜と、前記酸化物強誘電体膜上に形成されたキャパシタ上部電極と、を含む強誘電体キャパシタと、
少なくとも、前記上部電極と前記酸化物強誘電体膜の露出した表面を覆う、還元性物質の透過を抑制する機能を有する第１絶縁性キャパシタ保護膜と、
前記第１絶縁性キャパシタ保護膜を覆い、前記酸化物強誘電体の酸素以外の構成元素の内、少なくとも１つの元素を含む、蒸発補償膜と、
前記蒸発補償膜を覆う、還元性物質の透過を抑制する機能を有する第２絶縁性キャパシタ保護膜と、
を有する半導体装置。
（付記２）
前記蒸発補償膜は、前記酸化物強誘電体膜の酸素以外の酸素以外の構成元素の内、最も蒸発しやすい元素を含む付記１記載の半導体装置。
（付記３）
前記酸化物強誘電体膜と前記蒸発補償膜とがＰｂを含む請求項１または２記載の半導体装置。
（付記４）
前記第１及び第２絶縁性キャパシタ保護膜がそれぞれ酸化アルミニウム、酸化チタン、酸化タンタル、酸化ジルコニウム、窒化アルミニウム、窒化タンタル、酸化窒化アルミニウムからなる群から選択された少なくとも１種で形成されている付記１〜３のいずれか１項に記載の半導体装置。
（付記５）
（ａ）半導体基板にＭＯＳトランジスタを形成する工程と、
（ｂ）前記ＭＯＳトランジスタを覆って、前記半導体基板上に下部層間絶縁膜を形成する工程と、
（ｃ）前記下部層間絶縁膜上方にキャパシタ下部電極膜と、前記キャパシタ下部電極上に酸化物強誘電体のキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に、キャパシタ上部電極膜とを積層する工程と、
（ｄ）少なくとも前記キャパシタ上部電極膜をパターニングする工程と、
（ｅ）前記キャパシタ上部電極膜、前記キャパシタ誘電体膜の露出された表面を覆って、還元性物質の透過を抑制する機能を有する第１絶縁性キャパシタ保護膜を形成する工程と、
（ｆ）前記第１絶縁性キャパシタ保護膜を覆って、前記酸化物強誘電体の酸素以外の構成元素の内、少なくとも１つの元素を含む、蒸発補償膜を形成する工程と、
（ｇ）前記工程（ｆ）の後、酸化性雰囲気中で熱処理する工程と、
（ｈ）前記工程（ｇ）の後、前記蒸発補償膜を覆って、還元性物質の透過を抑制する機能を有する第２絶縁性キャパシタ保護膜を形成する工程と、
を有する半導体装置の製造方法。
（付記６）
前記蒸発補償膜は、前記酸化物強誘電体膜の酸素以外の構成元素の内、最も蒸発しやすい元素を含む付記５記載の半導体装置の製造方法。
（付記７）
前記工程（ｄ）が、前記上部電極膜、前記キャパシタ誘電体膜、前記下部電極膜を一括してパターニングし、前記工程（ｅ）、（ｆ）、（ｈ）がパターニングされたキャパシタ誘電体膜の側面を覆って、前記第１絶縁性キャパシタ保護膜、前記蒸発補償膜、前記第２絶縁性キャパシタ保護膜を積層する付記５または６に記載の半導体装置の製造方法。
（付記８）
前記酸化物強誘電体膜と前記蒸発補償膜とがＰｂを含む請求項５〜７のいずれか１項に記載の半導体装置の製造方法。
（付記９）
前記第１及び第２絶縁性キャパシタ保護膜がそれぞれ酸化アルミニウム、酸化チタン、酸化タンタル、酸化ジルコニウム、窒化アルミニウム、窒化タンタル、酸化窒化アルミニウムからなる群から選択された少なくとも１種で形成されている付記５〜８のいずれか１項に記載の半導体装置の製造方法。
【図面の簡単な説明】
【００９１】
【図１−１】／
【図１−２】／
【図１−３】／
【図１−４】／
【図１−５】／
【図１−６】／
【図１−７】／
【図１−８】図１Ａ−１Ｔは、本発明の第２の実施例による半導体装置の製造方法の主要工程を示す半導体基板の断面図である。
【図２】図２は、本発明の第３に実施例を説明するための半導体基板の断面図である。
【図３】図３は、本発明の第４に実施例を説明するための半導体基板の断面図である。
【符号の説明】
【００９２】
１ 半導体基板
２ 素子分離領域
１１ 酸化窒化シリコン膜
１２ 酸化シリコン膜
２１ 酸化防止膜
２２ 層間絶縁膜
２５ 導電性プラグ
３０ 下地導電膜
３１ 結晶性向上膜
３３ 酸素バリア（ＴｉＡｌＮ）膜
３４ 中間層
３６ 下部電極（Ｉｒ膜）
３７ 強誘電体（ＰＺＴ）膜
３８ 上部（ＩｒＯ）電極
４５，４６ ハードマスク
５０，５１ 保護（ＡｌＯ）膜
５３ 蒸発補償膜
５５ 層間絶縁膜
５７ バリア（ＡｌＯ）膜
５８ 層間絶縁膜
６０，６５ 導電性プラグ
７１，７５ 配線
【技術分野】
【０００１】
本発明は半導体装置とその製造方法に関し、特に強誘電体キャパシタを有する半導体装置とその製造方法に関する。
【背景技術】
【０００２】
近年，デジタル技術の進展に伴い、大容量のデータを高速に処理、または保存する要望が高い。このため、電子機器に使用される半導体装置の高集積化、高性能化が要求されている。例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）の高集積化を実現するために、酸化シリコン膜または窒化シリコン膜に代え、強誘電体材料膜または高誘電率材料膜をキャパシタ誘電体膜として用いる技術が広く研究、開発されている。
【０００３】
より低電圧でかつ高速での書き込み、読み出しが可能な不揮発性メモリを実現するため、自発分極特性を有する強誘電体材料膜をキャパシタ誘電体膜として用いる強誘電体メモリ（ＦｅＲＡＭ）が盛んに研究開発されている。
【０００４】
強誘電体メモリは、一対の電極間に強誘電体膜が挟まれた強誘電体キャパシタのヒステリシス特性を利用して情報を記憶する。強誘電体膜は、電極間の印加電圧に応じて分極を生じ、印加電圧が取り去られても自発分極を保持する。印加電圧の極性を反転すれば、自発分極の極性も反転する。自発分極を検出すれば、情報を読み出すことができる。強誘電体メモリはフラッシュメモリに比べて低電圧で動作し、省電力で、高速の書き込みが可能である。
【０００５】
ＦｅＲＡＭは、その構造によりプレーナ型とスタック型とに大別される。プレーナ型では、半導体基板に形成されたＭＯＳトランジスタとキャパシタ下部電極とがキャパシタの上方の金属配線を介して電気的に接続され、キャパシタの占有面積が大きくなりやすい傾向がある。
【０００６】
スタック型のＦｅＲＡＭでは、ＭＯＳトランジスタのソースドレイン領域につながる導電性プラグの上にキャパシタ下部電極が形成され、その導電性プラグを介して下部電極とＭＯＳトランジスタとが電気的に接続される。このような構造によれば、プレーナ型と比較してキャパシタの占有面積を小さくすることができ、ＦｅＲＡＭの微細化に有利となる。スタック型のＦｅＲＡＭは、微細化されても優れた強誘電体キャパシタ特性を呈することが求められる。
【０００７】
強誘電体キャパシタの上部電極を成膜するとき、あるいはキャパシタをパターニングするときには、強誘電体膜が高エネルギのスパッタリング粒子、エッチングガス等による物理的ダメージを受ける。強誘電体膜がダメージを受けると、強誘電体膜の結晶構造の一部が破壊され、容量素子の特性が劣化してしまう。キャパシタのダメージを抑制し、特性劣化を回復させるため、種々の対策が提案されている。
【０００８】
特開２００３−３３２５３６は、下部電極膜、強誘電体膜、上部電極膜を積層し、上部電極膜をパターニングし、酸素雰囲気中で熱処理し、強誘電体膜をパターニングし、酸素雰囲気中で熱処理し、下部電極膜をパターニングし、酸素雰囲気中で熱処理を行い、その後水素の侵入をブロックするため、酸化アルミニウム、又は酸化チタン、ＰＬＺＴ、ＰＺＴで形成される水素拡散防止膜を堆積することを開示する。
【０００９】
酸素雰囲気中での熱処理により、強誘電体膜に酸素が供給され、結晶性を回復させる。強誘電体膜を水素劣化から保護するためには、水素拡散防止膜として酸化アルミニウム膜等がキャパシタを覆うように形成される。
【００１０】
特開２００１−１１１００７は、強誘電体キャパシタの表面をキャパシタ誘電体膜からの酸素揮発防止機能を有する酸化チタン等の揮発防止膜で覆い、その上に外部から侵入する水素の拡散を防止する酸化アルミニウム等の水素侵入防止膜で覆うカプセル構造を提案する。
【００１１】
特開２００５-１８３８４３は、ＰＺＴ強誘電体膜の劣化を回復するために、強誘電体キャパシタ形成後、酸化アルミニウム保護膜を形成し、酸素雰囲気中で回復アニールを行ってＰＺＴに酸素を供給すると共に、ＰＺＴからのＰｂの蒸発を抑制し、さらにその上に第２酸化アルミニウム保護膜を形成する方法を提案する。
【００１２】
特開２００３−２７３３３２は、ＰＺＴ強誘電体キャパシタを炭素含有量が異なる２種類の酸化アルミニウム膜で覆う方法を提案する。
【００１３】
【特許文献１】特開２００３−３３２５３６号広報
【特許文献２】特開２００１−１１１００７号広報
【特許文献３】特開２００５−１８３８４３号広報
【特許文献４】特開２００３−２７３３３２号広報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
強誘電体膜をパターニングした後、熱処理を行うと、強誘電体膜の構成元素が蒸発し、強誘電体膜に空位が形成される可能性がある。ＰＺＴ、ＰＬＺＴ等の強誘電体膜を用いる場合、熱処理によりＰｂ欠損が生じる可能性がある。このような欠損は、強誘電体キャパシタのスイッチング特性を低下させ、初期特性及びリテンション特性を低下させる。半導体集積回路の微細化に伴い、強誘電体キャパシタの強誘電体膜側面の面積比は増加している。従って、半導体集積回路の微細化に伴い、強誘電体膜の構成元素蒸発の問題が増大する。
【００１５】
本発明の目的は、熱処理により、強誘電体膜の構成元素が蒸発する問題に対処することのできる半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１６】
本発明の１観点によれば、
半導体基板と、
前記半導体基板に形成されたＭＯＳトランジスタと、
前記ＭＯＳトランジスタを覆う下部層間絶縁膜と、
前記下部層間絶縁膜上方に形成され、キャパシタ下部電極と、前記キャパシタ下部電極上に形成された酸化物強誘電体膜と、前記酸化物強誘電体膜上に形成されたキャパシタ上部電極と、を含む強誘電体キャパシタと、
少なくとも、前記上部電極と前記酸化物強誘電体膜の露出した表面を覆う、還元性物質の透過を抑制する機能を有する第１絶縁性キャパシタ保護膜と、
前記第１絶縁性キャパシタ保護膜を覆い、前記酸化物強誘電体の酸素以外の構成元素の内、最も蒸発しやすい元素を含む、蒸発補償膜と、
前記蒸発補償膜を覆う、還元性物質の透過を抑制する機能を有する第２絶縁性キャパシタ保護膜と、
を有する半導体装置
が提供される。
【００１７】
本発明の他の観点によれば、
（ａ）半導体基板にＭＯＳトランジスタを形成する工程と、
（ｂ）前記ＭＯＳトランジスタを覆って、前記半導体基板上に下部層間絶縁膜を形成する工程と、
（ｃ）前記下部層間絶縁膜上方にキャパシタ下部電極膜と、前記キャパシタ下部電極上に酸化物強誘電体のキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に、キャパシタ上部電極膜とを積層する工程と、
（ｄ）少なくとも前記キャパシタ上部電極膜をパターニングする工程と、
（ｅ）前記キャパシタ上部電極膜、前記キャパシタ誘電体膜の露出された表面を覆って、還元性物質の透過を抑制する機能を有する第１絶縁性キャパシタ保護膜を形成する工程と、
（ｆ）前記第１絶縁性キャパシタ保護膜を覆って、前記酸化物強誘電体の酸素以外の構成元素の内、最も蒸発しやすい元素を含む、蒸発補償膜を形成する工程と、
（ｇ）前記工程（ｆ）の後、酸化性雰囲気中で熱処理する工程と、
（ｈ）前記工程（ｇ）の後、前記蒸発補償膜を覆って、還元性物質の透過を抑制する機能を有する第２絶縁性キャパシタ保護膜を形成する工程と、
を有する半導体装置の製造方法
が提供される。
【発明の効果】
【００１８】
強誘電体膜の露出した表面を水素拡散防止機能を有するキャパシタ保護膜で覆い、さらに強誘電体膜の酸素以外の構成元素のうち最も蒸発しやすい元素を含む蒸発保障膜を形成することにより、蒸発保障膜から導入される構成元素が、強誘電体膜から蒸発する構成元素を補償する。蒸発補償膜をさらに水素拡散防止機能を有する保護膜で覆うことにより、蒸発補償膜から蒸発した構成元素が外部に逃散することを低減することができる。
【発明を実施するための最良の形態】
【００１９】
以下、図面を参照して本発明の実施例を説明する。スイッチングトランジスタ1つとキャパシタ1つでメモリセル1つを構成する場合、２つのメモリセルのトランジスタの電流端子領域を共用することができる。例えば、２つのＭＯＳトランジスタのソース領域を共通としてビット線に接続し、各ドレイン領域にキャパシタを接続して２つのメモリセルを形成することができる。基板面積利用率を向上することができる。ＤＲＡＭにおいて、広く用いられている接続形式である。以下に説明する本発明の実施例においても、この接続形式を採用する。
【００２０】
図１Ａ−１Ｔを参照して、本発明の第１の実施例によるスタック型ＦｅＲＡＭの製造方法を説明する。この製造方法によって製造される半導体装置の構成も、本発明の第１の実施例である。
【００２１】
図１Ａに示すように、ｎ型またはｐ型シリコンからなる基板１の表層部に素子分離溝を形成し、溝表面を酸化してライナを形成した後、例えば高密度プラズマ（ＨＤＰ）ＣＶＤにより酸化シリコン膜を埋め込み、不要部をＣＭＰで除去し、マスク／ストッパを除去してシャロートレンチアイソレーション（ＳＴＩ）による素子分離領域２を形成し、活性領域を画定する。素子分離領域を、ＳＴＩに代え、ＬＯＣＯＳにより形成してもよい。活性領域の表層部にｐ型不純物を注入することにより、ｐ型ウェル３を形成する。
【００２２】
ｐ型ウェルで構成される各活性領域内に２つのＭＯＳトランジスタ５を形成し、各ＭＯＳトランジスタに１つの強誘電体キャパシタを接続する。以下、ＭＯＳトランジスタ５の形成方法について簡単に説明する。
【００２３】
活性領域の表層部を熱酸化することによりゲート絶縁膜となるＳｉＯ２膜を形成する。基板上に、非晶質または多結晶シリコンからなるシリコン膜を形成し、パターニングすることにより、ゲート電極５Ｇを形成する。平面視において、１つの活性領域を、２本のゲート電極がほぼ平行に横切る。ゲート電極は、ワード線を兼ねる。
【００２４】
ゲート電極５Ｇをマスクとしてｎ型不純物をイオン注入することにより、ソース領域５Ｓ及びドレイン領域５Ｄのエクステンション部を形成する。ゲート電極５Ｇの側面に酸化シリコン等によりサイドウォールスペーサを形成する。ゲート電極５Ｇとサイドウォールスペーサとをマスクとして、ｎ型不純物をイオン注入することにより、ソース領域５Ｓ及びドレイン領域５Ｄの深い高濃度領域を形成する。ここまでの工程で、ＭＯＳトランジスタ５が形成される。
【００２５】
次に、基板上に、コバルト（Ｃｏ）等の高融点金属からなる膜をスパッタリングにより形成する。熱処理を行うことにより、高融点金属膜とシリコンとを反応させ、ゲート電極５Ｇ、ソース領域５Ｓ、及びドレイン領域５Ｄの上面に、高融点金属シリサイド膜を形成する。その後、未反応の高融点金属膜を除去し、必要に応じてさらに熱処理してシリサイド膜６を形成する。ソース／ドレイン領域５Ｓ，５Ｄが低抵抗化されると共に、ゲート電極も低抵抗化される。
【００２６】
ＭＯＳトランジスタ５を覆うように、基板上に、厚さ２００ｎｍのＳｉＯＮのカバー絶縁膜１１を、プラズマＣＶＤにより形成する。さらに、カバー絶縁膜１１の上に、例えば厚さ１０００ｎｍのＳｉＯ２の層間絶縁膜１２を形成する。層間絶縁膜１２は、例えば酸素（Ｏ２）とテトラエチルオルソシリケート（ＴＥＯＳ）とを用いたプラズマＣＶＤにより形成される。その後、層間絶縁膜１２の表面を、化学機械研磨（ＣＭＰ）により平坦化する。平坦化された後に、基板の平坦部における厚さが約７００ｎｍになるようにＣＭＰの制御を行う。
【００２７】
層間絶縁膜１２及びカバー絶縁膜１１を貫通して、ドレイン領域５Ｄ上のシリサイド膜６、及びソース領域５Ｓ上のシリサイド膜６まで達するコンタクト孔を形成する。コンタクト孔の直径は、例えば０．２５μｍとする。
【００２８】
スパッタリングにより、コンタクト孔の内面、及び層間絶縁膜１２の上面を、厚さ３０ｎｍのＴｉ膜と、厚さ２０ｎｍのＴｉＮ膜の２層で覆う。さらにその上に、ＣＶＤによりコンタクト孔内が完全に埋め尽くされるまでＷ膜を形成する。Ｗ膜の厚さは、例えば３００ｎｍとすればよい。層間絶縁膜１２上の余分なＷ膜、ＴｉＮ膜、及びＴｉ膜をＣＭＰで除去することにより、コンタクト孔内に、Ｔｉ膜とＴｉＮ膜からなる密着層、及びＷ膜からなる導電性プラグ１５、１６を残す。導電性プラグ１５及び１６は、それぞれドレイン領域５Ｄ及びソース領域５Ｓに接続される。
【００２９】
図１Ｂに示すように、層間絶縁膜１２の上に、厚さ１３０ｎｍのＳｉＯＮからなる酸化防止膜２１をプラズマＣＶＤにより形成する。なお、ＳｉＯＮに代えて、ＳｉＮまたはＡｌＯからなる酸化防止膜２１を形成してもよい。さらにその上に、ＳｉＯ２からなる厚さ３００ｎｍの層間絶縁膜２２を、Ｏ２とＴＥＯＳとを用いたプラズマＣＶＤにより形成する。
【００３０】
図１Ｃに示すように、層間絶縁膜２２及び酸化防止膜２１に、その下の導電性プラグ１５を露出させるコンタクト孔を形成する。このコンタクト孔の内面を密着膜で覆うと共に、コンタクト孔内にＷを埋め込み、導電性プラグ２５を形成する。この導電性プラグ２５は、その下の導電性プラグ１５と同一の方法で形成できる。なお、Ｗプラグに代え、ポリＳｉプラグを用いることもできる。
【００３１】
余分なＷ膜及び密着膜を除去するためのＣＭＰは、Ｗ膜及び密着膜の研磨速度が、層間絶縁膜２２の研磨速度よりも速い条件で行う。例えば、スラリとして、Cabot Microelectronics Corporation製のＳＳＷ２０００を使用する。また、層間絶縁膜２２の上に密着膜やＷ膜が残らないように、ややオーバ研磨を行う。このため、導電性プラグ２５の上面が、その周囲の層間絶縁膜２２の上面よりも低くなり、窪み２５ａが発生する。この窪み２５ａの深さは、例えば２０ｎｍ〜５０ｎｍであり、典型的には約５０ｎｍである。
【００３２】
ＣＭＰ後、層間絶縁膜２２の上面及び導電性プラグ２５の上面を、アンモニア（ＮＨ３）のプラズマに晒す。このプラズマ処理は、平行平板型プラズマ処理装置を用い、例えば下記の条件で行う。
・基板表面と対向電極との間隔 約９ｍｍ（３５０ｍｉｌｓ）；
・圧力 ２６６Ｐａ（２Ｔｏｒｒ）；
・基板温度：４００℃；
・ＮＨ３ガス流量：３５０ｓｃｃｍ；
・基板側電極に供給する１３．５６ＭＨｚのＲＦパワー １００Ｗ；
・対向電極に供給する３５０ｋＨｚのＲＦパワー ５５Ｗ；
・処理時間 ６０秒。
ＮＨ３プラズマ処理により、酸化シリコン膜表面の酸素原子にＮＨ基が結合する。
【００３３】
図１Ｄに示すように、プラズマ処理した表面上に、厚さ１００ｎｍのＴｉ膜を、ＤＣスパッタリングにより形成する。スパッタリング条件は、例えば下記の通りである。
・ターゲット Ｔｉ；
・基板とターゲットとの間隔 ６０ｍｍ；
・Ａｒガス圧 ０．１５Ｐａ；
・基板温度 ２０℃；
・スパッタパワー ２．６ｋＷ；
・成膜時間 ３５秒。
酸化シリコン膜表面の酸素原子にＮＨ基が結合しているので、表面に付着したＴｉ原子は、酸素原子に捕獲されることなく、表面を自在にマイグレーションすることができる。その結果、層間絶縁膜表面に、六方稠密構造を有し、（００２）配向に自己組織化されたＴｉ膜が得られる。
【００３４】
次に、窒素雰囲気中で、ラピッドサーマルアニール（ＲＴＡ）を行う。ＲＴＡの条件は、例えば下記のとおりである。
・アニール温度 ６５０℃；
・処理時間 ６０秒。
このアニールにより、Ｔｉ膜が窒化されて、面心立方構造を有し、（１１１）配向したＴｉＮからなる下地導電膜３０が得られる。なお、下地導電膜３０の厚さを１００ｎｍ〜３００ｎｍの範囲内としてもよい。この段階では、下地導電膜３０の表面には、下地表面の窪み２５ａを反映して、導電性プラグ２５の上方に窪みが発生している。下地導電膜３０のＣＭＰを行うことにより、その表面を平坦化する。例えば、スラリとして、Cabot Microelectronics Corporation製のＳＳＷ２０００を使用する。ＣＭＰ後の下地導電膜３０の厚さを、５０ｎｍ〜１００ｎｍ、典型的には約５０ｎｍとする。
【００３５】
ＣＭＰを行った下地導電層は、表面付近の結晶が研磨によって歪んだ状態になっている。このまま、下地導電層上に強誘電体キャパシタの下部電極を形成すると、下地導電層の歪が下部電極に伝達され、下部電極の結晶性、さらにはその上の強誘電体膜の結晶性に影響を与える。これを回避するため、ＣＭＰ後、平坦化された下地導電膜３０の表面を、ＮＨ３プラズマに晒す。これにより、ＣＭＰ時に下地導電膜３０の表層部に発生した結晶歪が修復される。
【００３６】
なお、下地導電膜として、窒化チタンに代え、タングステン、シリコン、銅のいずれかを用いることもできる。但し、結晶性向上のためには、アンモニアプラズマ処理とＴｉＮ膜の組み合わせが好ましい。
【００３７】
図１Ｅに示すように、ＮＨ３プラズマにより結晶の歪が解消された下地導電膜３０の上に、スパッタリングにより、例えば厚さ２０ｎｍのＴｉ膜を形成する。このＴｉ膜は、密着膜として機能する結晶性導電膜となる。さらに、窒素雰囲気中でＲＴＡを行う。ＲＴＡの条件は、例えば下記のとおりである。
・アニール温度 ６５０℃；
・処理時間 ６０秒。
このアニールにより、Ｔｉ膜が窒化されて、面心立方構造を有し、（１１１）配向したＴｉＮからなる結晶性向上膜３１が得られる。
【００３８】
なお、結晶性向上膜として、ＴｉＮに代え、Ｉｒ，Ｐｔなどを用いることもできる。厚さは２０ｎｍ程度が望ましい。
【００３９】
図１Ｆに示すように、結晶性向上膜３１の上に、厚さ１００ｎｍのＴｉＡｌＮからなる酸素バリア膜３３を、ＴｉＡｌ合金ターゲットを用いた反応性スパッタリングにより、形成する。スパッタリング条件は、例えば下記のとおりである。
・Ａｒガス流量 ４０ｓｃｃｍ；
・Ｎ２ガス流量 １０ｓｃｃｍ；
・圧力 ２５３．３Ｐａ；
・基板温度 ４００℃；
・スパッタパワー １．０ｋＷ。
【００４０】
酸素バリア膜３３の上に、Ｉｒからなる厚さ１００ｎｍの下部電極３６をスパッタリングにより形成する。スパッタリングの条件は、例えば下記のとおりである。
・Ａｒ雰囲気圧力 ０．１１Ｐａ；
・基板温度５００℃；
・スパッタパワー ０．５ｋＷ。
【００４１】
下部電極３６の成膜後、Ａｒ雰囲気中で、かつ下部電極３６の成膜温度よりも高い温度で、ＲＴＡによる熱処理を行う。具体的には下記の条件でＲＴＡを行う。
・温度 ６５０℃；
・処理時間 ６０秒。
この熱処理により、下部電極の結晶性を向上できる。結晶性の面内分布も向上できる。この熱処理により、酸素バリア膜３３の構成元素であるＡｌと、上部電極３６の構成元素であるＩｒとが反応して、両者の界面に、ＩｒＡｌ合金からなる中間層３４が形成される。中間層３４は、酸素バリア膜３３と上部電極３６との密着性を向上させる。なお、熱処理の雰囲気は、Ａｒに代え、他の不活性ガス、例えば窒素やＨｅを用いてもよい。下部電極としては、Ｉｒ、Ｐｔ等の白金族の金属、あるいはＰｔＯ，ＩｒＯｘ，ＳｒＲｕＯ３等の導電性酸化物、またはこれらの積層を用いることができる。下部電極３６をＰｔまたはＰｔＯで形成した場合には、ＰｔＡｌ合金を含む中間層３４が形成される。下部電極３６をＳｒＲｕＯ３で形成した場合には、ＲｕＡｌ合金を含む中間層３４が形成される。
【００４２】
図１Ｇに示すように、下部電極３６の上に、ＰＺＴからなる強誘電体膜３７を、有機金属化学気相成長（ＭＯＣＶＤ）により形成する。以下、強誘電体膜３７の形成方法について説明する。
【００４３】
Ｐｂ原料として、Ｐｂ（Ｃ１１Ｈ１９Ｏ２）２［Ｐｂ（ＤＰＭ）２］をテトラヒドロフラン（ＴＨＦ）に溶解させた濃度０．３モル／リットルの液体原料を用いる。Ｚｒ原料として、Ｚｒ（Ｃ９Ｈ１５Ｏ２）４［Ｚｒ（ｄｍｈｄ）４］をＴＨＦに溶解させた濃度０．３モル／リットルの液体原料を用いる。Ｔｉ原料として、Ｔｉ（Ｃ３Ｈ７Ｏ）２（Ｃ１１Ｈ１９Ｏ２）２［Ｔｉ（Ｏ−ｉＯｒ）２（ＤＰＭ）２］をＴＨＦに溶解させた濃度０．３モル／リットルの液体原料を用いる。これらの液体原料を、０．４７４ｍｌ/分のＴＨＦ溶媒とともに、ＭＯＣＶＤ装置の気化器に供給する。Ｐｂ原料、Ｚｒ原料、及びＴｉ原料の流量は、それぞれ０．３２６ｍｌ／分、０．２００ｍｌ／分、及び０．２００ｍｌ／分とする。
【００４４】
強誘電体膜３７を形成すべき基板を、ＭＯＣＶＤ装置のチャンバ内に装填する。チャンバ内の圧力を６６５Ｐａ（５Ｔｏｒｒ）、基板温度を６２０℃とする。気化した原料ガスをチャンバ内に供給し、６２０秒間、成膜を行う。これにより、厚さ１００ｎｍのＰＺＴ膜が形成される。
【００４５】
次いで、スパッタリングにより、厚さ１ｎｍ〜３０ｎｍ、典型的には２０ｎｍのアモルファス相の第２ＰＺＴ膜を形成する。アモルファス相のＰＺＴ膜を配置することにより、リーク電流を低減させることができる。なお、ＭＯＣＶＤでアモルファス強誘電体膜を形成することもできる。
【００４６】
図１Ｈに示すように、強誘電体膜３７の上に、第１導電性酸化膜３８ａ、第２導電性酸化膜３８ｂ、第３導電性酸化膜３８ｃで構成される３層構成の上部電極３８を形成する。
【００４７】
強誘電体膜３７の上に、第１上部電極３８ａを成膜する。例えば、厚さ２０ｎｍ〜７０ｎｍのＩｒＯｘ膜を成膜時点で結晶化した状態でリアクティブスパッタリングにより成膜する。成膜条件は、例えば以下の通りである。
・ターゲット：Ｉｒ
・成膜時の基板温度：３００℃、
・成膜ガス：Ａｒ＋Ｏ２、
・流量：［Ａｒ］＝１４０ｓｃｃｍ、［Ｏ２］＝６０ｓｃｃｍ、
・流量比：［Ｏ２］／［Ａｒ］＝０．４３、
・スパッタリングパワー：１ｋＷ〜２ｋＷ程度。
【００４８】
このリアクティブスパッタリングにより成膜される第１導電性酸化膜３８ａのＩｒＯｘは、化学量論的組成（ｘ＝２）よりも酸素組成ｘが少ない組成となる。
【００４９】
第１導電性酸化膜３８ａの成膜後、下記の条件でＲＴＡを行う。
・処理温度 ７２５℃；
・雰囲気 Ｏ２流量２０ｓｃｃｍ＋Ａｒ流量２０００ｓｃｃｍ；
・処理時間 ６０秒。
【００５０】
この熱処理により、強誘電体膜３７を完全に結晶化し、同時に、第１導電性酸化膜３８ａを形成するときにＰＺＴ膜３７がプラズマに晒されることによって受けたダメージが回復し、ＰＺＴ膜中の酸素欠損が補償される。
【００５１】
第１導電性酸化膜３８ａの上に、厚さ３０ｎｍ−１００ｎｍの第２導電性酸化膜（ＩｒＯｙ膜）３８ｂ、厚さ５０−１５０ｎｍの第３の導電性酸化膜（ＩｒＯｚ膜）あるいは導電性貴金属膜３８ｃを形成する。第２の導電性酸化膜の酸素組成ｙを化学量論的組成（２）に近い値とし、第３の導電性酸化膜の酸素組成ｚをｙより低い値とすることにより、異常成長を抑制し、酸素空位の発生を抑制することができる。
【００５２】
例えば、第１導電性酸化膜３８ａの上に、厚さ３０ｎｍ〜１００ｎｍのＩｒＯｙ膜の第２導電性酸化膜３８ｂをリアクティブスパッタリングで成膜する。成膜条件は、例えば以下の通りである。
・ターゲット：Ｉｒ
・成膜時の基板温度：２０℃、
・成膜ガス：Ａｒ＋Ｏ２、
・流量：［Ａｒ］＝１００ｓｃｃｍ、［Ｏ２］＝１００ｓｃｃｍ、
・流量比：［Ｏ２］／［Ａｒ］＝１．００、
・スパッタリングパワー：１ｋＷ〜２ｋＷ程度。
【００５３】
第２導電性酸化膜３８ｂのＩｒＯｙは異常成長せず、きれいなアモルファス膜が得られた。第２導電性酸化膜３８ｂのＩｒＯｙは、酸素組成ｙが第１導電性酸化膜ＩｒＯｘの酸素組成ｘより高く、ｙ＞ｘ、より化学量論的組成に近い値となる。
【００５４】
第２導電性酸化膜３８ｂの成膜後。下記の条件でＲＴＡを行う。
・処理温度：７００℃、
・雰囲気：Ｏ２流量２０ｓｃｃｍ＋Ａｒ流量２０００ｓｃｃｍ、
・処理時間：６０秒、
この熱処理により、第２導電性酸化膜３８ｂを完全に結晶化させると同時に、第１導電性酸化膜と第２導電性酸化膜の密着性を向上する。
【００５５】
ＩｒＯｙの第２導電性酸化膜３８ｂの上に、さらに厚さ５０ｎｍ〜１５０ｎｍのＩｒＯｚの第３導電性酸化膜あるいは貴金属膜３８ｃを成膜する。導電性酸化膜の成膜条件は、例えば以下の通りである。
・ターゲット：Ｉｒ
・成膜時の基板温度：３００℃、
・成膜ガス：Ａｒ＋Ｏ２、
・流量：［Ａｒ］＝１６０ｓｃｃｍ、［Ｏ２］＝４０ｓｃｃｍ、
・流量比：［Ｏ２］／［Ａｒ］＝０．２５、
・スパッタリングパワー：１ｋＷ〜２ｋＷ程度。
【００５６】
酸素流量が低減されているため、ＩｒＯｚの第３導電性酸化膜３８ｃは、酸素組成ｚの低いものｚ＜ｙ、ｚ＜ｘとなる。このメタリック成分の高い導電性酸化膜には異常成長は生じない。非常にきれいな結晶膜が得られた。
【００５７】
貴金属膜を成膜する場合の成膜条件は、例えば以下の通りである。
・ターゲット：Ｉｒ，
・成膜時の基板温度：４００℃、
・成膜ガス：Ａｒ，
・流量：［Ａｒ］＝１００ｓｃｃｍ、
・スパッタリングパワー：１ｋｗ〜２ｋｗ程度。
【００５８】
酸化イリジウム膜の組成を、高分解能ＲＢＳ（ラザフォード後方散乱)分析装置ＨＲＢＳＶ５００により化学量論的組成（ストイキオメトリ）を測定した。 ［Ａｒ］：［Ｏ２］流量比１４０：６０で形成した第１の酸化イリジウム膜ＩｒＯｘは、ｘ＝１．９２であり、化学量論的組成（ｘ＝２）より酸素欠乏の状態である。［Ａｒ］：［Ｏ２］流量比１００：１００で形成した第２の酸化イリジウム膜ＩｒＯｙは、ｙ＝２．０２であり、化学量論的組成（ｙ＝２）にほぼ等しく、若干酸素過剰の状態である。酸素流量比を少し減少させ、［Ａｒ］：［Ｏ２］流量比を１２０：８０として形成した第２の酸化イリジウム膜ＩｒＯｙは、ｙ＝２．００となった。［Ａｒ］：［Ｏ２］流量比１６０：４０で形成した第３の酸化イリジウム膜ＩｒＯｚは、ｚ＝１．８４であり、化学量論的組成（ｚ＝２）より酸素欠乏程度が最も高い状態である。同一温度、同一合計流量で成膜した場合、酸素組成はほぼ流量比［Ｏ２］／［Ａｒ］によって決まるようである。
【００５９】
なお、第２導電性酸化膜３８ｂ、第３導電性酸化膜３８ｃの成膜温度は、３００℃に限らず、例えば５０℃〜５００℃の範囲から選択できる。但し、成膜されるＩｒＯｚ膜は、成膜時点でＩｒＯｚが結晶化していることが望ましい。成膜ガスの流量、流量比は、成膜温度の合わせ、適宜変更することができる。
【００６０】
第３導電性酸化膜の代わりに、貴金属膜、例えばＩｒ膜、Ｒｕ膜等を用いることもできる。第１上部電極３８ａ、第２上部電極３８ｂ、第３上部電極３８ｃを合わせて強誘電体キャパシタの上部電極３８が形成される。
【００６１】
図１Ｉに示すように、上部電極３８の上に、ＴｉＮからなる第１ハードマスク４５、及びＳｉＯ２からなる第２ハードマスク４６を形成する。第１ハードマスク４５は、例えばスパッタリングにより形成する。第２ハードマスク４６は、例えば、Ｏ２とＴＥＯＳとを用いたＣＶＤにより形成する。
【００６２】
図１Ｊに示すように、第２ハードマスク４６を、形成すべき強誘電体キャパシタの平面形状になるようにパターニングする。次いで、パターニングされた第２ハードマスク４６をエッチングマスクとして、第１ハードマスク４５をエッチングする。
【００６３】
図１Ｋに示すように、第２ハードマスク４６及び第１ハードマスク４５をエッチングマスクとして、上部電極３８、強誘電体膜３７、下部電極３６（及び中間層３４）をエッチングする。このエッチングは、例えば、ＨＢｒ、Ｏ２、Ａｒ、及びＣ４Ｆ８の混合ガスを用いたプラズマエッチングにより行われる。エッチング対象に余ってエッチングガスの組成は選択できる。パターニングされた下部電極３６、強誘電体膜３７、及び上部電極３８が、強誘電体キャパシタ３５を構成する。このエッチング時に、第２ハードマスク４６の表層部もエッチングされる。
【００６４】
図１Ｌに示すように、ドライエッチングまたはウェットエッチングにより、第２ハードマスク４６を除去する。これにより、第１ハードマスク４５が露出する。ＴｉＮの第１ハードマスク４５、ＴｉＡｌＮの酸素バリア膜３３は導電性であり、この段階で強誘電体キャパシタのスイッチング電荷量を測定することができる。
【００６５】
図１Ｍに示すように、強誘電体キャパシタ３５が配置されていない領域の酸素バリア膜３３、結晶性向上膜３１、及び下地導電膜３０を、エッチングする。例えば、流量比で、５％のＣＦ４ガスと９５％のＯ２ガスとの混合ガスをエッチングガスとして、ダウンフロー型プラズマエッチングチャンバ内に供給し、チャンバ内の上部電極に２．４５ＧＨｚのマイクロ波を、１４００Ｗの高周波電力で供給し、基板温度２００℃でドライエッチングする。あるいは、Ｈ２Ｏ２，ＮＨ２ＯＨ，及び純水の混合溶液をエッチング液とするウェットエッチングを行ってもよい。このとき、上部電極３８の上に残っていた第１ハードマスク４５も除去され、上部電極３８が露出する。
【００６６】
図１Ｎに示すように、露出している表面上に、厚さ１ｎｍ−３０ｎｍ、例えば厚さ２０ｎｍのＡｌ２Ｏ３膜で水素拡散防止機能ないし水素拡散抑制機能を有する第１保護膜５０をスパッタリングにより形成する。さらに、ＭＯＣＶＤにより厚さ１ｎｍ−１００ｎｍ、例えば厚さ１０ｎｍのＰＺＴ膜５３をアルミナ膜５０の上に形成する。ＰＺＴ膜のＭＯＣＶＤは、強誘電体キャパシタのＰＺＴ膜３７のＭＯＣＶＤによる成膜と同様に行える。例えば、上述の条件の下、基板温度６２０℃で原料ガスを６２秒間作用させると、側壁上にも均一性良く、厚さ１０ｎｍのＰＺＴ膜が成長する。蒸発補償膜の厚さは、２０ｎｍ−３０ｎｍが好ましい。
【００６７】
なお、蒸発補償膜の成膜方法として、ＭＯＣＶＤの代わりにスパッタリングや原子層堆積（ＡＬＤ）を用いることもできる。スパッタリングは簡便な成膜方法であり、ＡＬＤはステップカバレージのよい成膜方法である。
【００６８】
ＰＺＴ膜５３は強誘電体キャパシタのＰＺＴ膜３７と保護膜５０を介して対向する。熱処理において、ＰＺＴ膜３７から構成元素が蒸発する場合、ＰＺＴ膜５３からも同様の構成元素が蒸発し、互いに補償しあうことができる。この機能から、ＰＺＴ膜５３は蒸発補償膜と呼ぶことができる。蒸発補償膜は、強誘電体キャパシタの強誘電体膜と同一組成でなくてもよい。例えば、Ｐｂの蒸発が問題となる場合は、Ｐｂを含み、加熱によりＰｂを蒸発する材料を用いることができる。このように、強誘電体膜の酸素以外の構成元素のうち最も蒸発しやすい元素を含む材料を用いて、蒸発補償膜を構成できる。
【００６９】
キャパシタ誘電体膜のＰＺＴ膜３７と蒸発補償膜のＰＺＴ膜５３とを保護膜５０で分離することにより、熱処理後の状態においては両ＰＺＴ膜３７，５３は分離され、相互間のマイグレーションが阻止される。例えＰＺＴ膜５３のＰｂ組成が減少しても、ＰＺＴ膜３７は影響を受けない。
【００７０】
図１Ｏに示すように、酸素雰囲気中で、５５０℃〜７００℃の範囲内の温度で回復アニールを行う。これにより、強誘電体膜３７のダメージを回復させることができる。一例として、強誘電体膜３７がＰＺＴで形成されている場合には、温度６５０℃で６０分間の回復アニールを行うことが好ましい。ＰＺＴ膜３７からＰｂが蒸発しても、ＰＺＴ膜５３からＰｂを導入できる。この回復アニールの条件は特に限定されない。例えば６５０℃の酸素雰囲気中で６０分間行う。
【００７１】
図１Ｐに示すように、強誘電体キャパシタを覆うように、蒸発補償膜５３の上に、Ａｌ２Ｏ３からなる厚さ２０ｎｍ以上の第２保護膜５１を、スパッタリング法、ＭＯＣＶＤ法、あるいはＡＬＤ法により形成する。ここでは、ステップカバレージのよいＭＯＣＶＤ法あるいはＡＬＤ法が望ましい。第１、第２保護膜５０，５１により外部からの水素の進入を防止ないし抑制する保護膜が構成される。蒸発補償膜５３が第２保護膜５１で覆われることにより、蒸発補償膜５３からの構成元素の蒸発は抑制される。
【００７２】
アルミナ膜は、水素や水分等の還元性物質が透過するのを阻止する機能に優れている。従って、キャパシタ誘電体膜が還元性物質によって還元され、その特性が劣化するのを抑制できる。
【００７３】
なお、キャパシタ保護膜の剥離を防止するため、キャパシタ保護膜の成膜前に、酸素を含む炉内でアニールを行ってもよい。例えば、基板温度３５０℃、処理時間１時間の酸素雰囲気アニールを行う。キャパシタ保護膜は、酸化アルミニウムの他、酸化チタン、酸化タンタル、酸化ジルコニウム、窒化アルミニウム、窒化タンタル、酸化窒化アルミニウムで形成することもできる。
【００７４】
上述のように第１キャパシタ保護膜の厚さは、１ｎｍ−３０ｎｍが望ましい。第２キャパシタ保護膜の厚さは１ｎｍ−１００ｎｍの範囲が良く、とくに２０ｎｍ−３０ｎｍが望ましい。外部からの水素や水分の浸入を防止するためには、第２キャパシタ保護膜をＭＯＣＶＤで形成することが望ましい。
【００７５】
図１Ｑに示すように、第２保護膜５１の上に、ＳｉＯ２からなる厚さ１５００ｎｍの層間絶縁膜５５を、Ｏ２とＴＥＯＳとＨｅとを用いたプラズマＣＶＤにより形成する。成膜後、ＣＭＰにより層間絶縁膜５５の表面を平坦化する。層間絶縁膜５５は、ＳｉＯ２に代えて、無機絶縁材料等で形成してもよい。
【００７６】
平坦化後、Ｎ２ＯガスまたはＮ２ガスのプラズマ雰囲気中で熱処理を行う。この熱処理により、層間絶縁膜５５内の水分が除去されるとともに、層間絶縁膜５５の膜質が変化し、層間絶縁膜５５に水分が浸入しにくくなる。
【００７７】
その後、層間絶縁膜５５の上に、厚さ２０ｎｍ〜１００ｎｍのＡｌＯからなるバリア膜５７を、スパッタリングまたはＣＶＤにより形成する。バリア膜５７の下地表面が平坦化されているため、凹凸を有する表面上に形成する場合に比べて、安定したバリア性を確保することができる。
【００７８】
図１Ｒに示すように、バリア膜５７の上に、ＳｉＯ２からなる厚さ８００ｎｍ〜１０００ｎｍの層間絶縁膜５８を、Ｏ２とＴＥＯＳとＨｅとを用いたプラズマＣＶＤにより形成する。なお、層間絶縁膜５８を、ＳｉＯ２に代えて、ＳｉＯＮやＳｉＮで形成してもよい。層間絶縁膜５８の表面をＣＭＰにより平坦化する。
【００７９】
図１Ｓに示すように、層間絶縁膜５８から第１保護膜５０までの５層を貫通し、強誘電体キャパシタ３５上の上部電極３８まで達するコンタクト孔８０を形成する。
【００８０】
酸素雰囲気中で、５５０℃の熱処理を行う。これにより、コンタクト孔８０の形成に伴って強誘電体膜３７内に生じた酸素欠損を回復させることができる。
【００８１】
コンタクト孔８０の内面にＴｉ/ＴｉＮ構造の密着膜を形成し、さらにコンタクト孔８０内にＷ等を埋め込み、導電性プラグ６０を形成する。なお、密着膜を、スパッタリングにより形成したＴｉ膜と、ＭＯＣＶＤにより形成したＴｉＮ膜との２層構造としてもよい。ＴｉＮ膜を形成した後、ＴｉＮ膜から炭素の除去を行うために、Ｎ２ガスとＨ２ガスとの混合ガスを用いたプラズマ処理を行う。第３上部電極をＩｒで形成した場合は、Ｉｒ膜が水素の侵入を防止するため、上部電極３８が還元されることを防止することができる。さらに、第２上部電極３８ｂのＩｒＯの組成比を、化学量論的組成比に近づけているため、上部電極３８が水素に対して触媒作用を生じにくい。このため、強誘電体膜３７が水素ラジカルによって還元されにくくなる。
【００８２】
図１Ｔに示すように、層間絶縁膜５８から酸化防止膜２１までの７層を貫通し、導電性プラグ１６の上面まで達するコンタクト孔８５を形成する。コンタクト孔８５の内面を覆うＴｉ/ＴｉＮ構造の密着膜を形成した後、コンタクト孔８５内にＷ等を埋め込み、導電性プラグ６５を形成する。
【００８３】
層間絶縁膜５８の上に、導電性プラグ６０，６５に接続される配線７１及び７５を形成する。まず、スパッタリングにより厚さ６０ｎｍのＴｉ膜、厚さ３０ｎｍのＴｉＮ膜、厚さ３６０ｎｍのＡｌＣｕ合金膜、厚さ５ｎｍのＴｉ膜、及び厚さ７０ｎｍのＴｉＮ膜を順番に形成する。これらの膜からなる積層構造をパターニングすることにより、配線７１及び７５が形成される。さらに、その上に、例えば第２〜第５層の上層の多層配線を形成する。
【００８４】
図２を参照して、本発明の第２の実施例を説明する。第１の実施例と異なる点を主に説明する。図１Ａ〜１Ｃの工程を行い、Ｗプラグ２５を形成する。ＣＭＰによって、プラグ２５の頂部にリセス２５ａが生じる。第１の実施例同様ＮＨ３プラズマ処理を行い、その後厚さ１００ｎｍのＴｉ膜を成膜する。ここで、Ｎ２雰囲気中でＲＴＡによる熱処理を行い、Ｔｉ膜を窒化させる。このようにしてＴｉＮ下地導電膜３０を形成する。なお、下地導電膜３０は、ＴｉＮに限らず、ＴｉＡｌＮ，タングステン、シリコン、銅で形成してもよい。
【００８５】
下地導電膜３０の表面にはリセスを反映した凹部が形成されている。このまま上部構造を形成すると、強誘電体膜の結晶性が劣化する恐れがある。そこで、ＣＭＰにより下地導電膜３０の上面を研磨し、平坦化して凹部を除去し、さらに研磨して絶縁膜２２を研磨する。絶縁膜２２及びプラグの上面を面一にする。その上にＴｉ導電性密着膜を形成し、窒化してＴｉＮ膜３１にする。その後、酸素バリア膜３４、下部電極３６を形成する。さらに不活性ガス中、６００℃以上のＲＴＡを行う。その後、第１の実施例同様の工程を続ける。
【００８６】
図３を参照して、本発明の第３の実施例を説明する。第２の実施例と異なる点を主に説明する。導電性プラグ２５までを形成する。但し、ＣＭＰは低圧研磨装置を用いて行う。低圧で研磨することにより、リセスを生じさせない。第２の実施例同様、ＮＨ３プラズマ処理を行い、厚さ２０ｎｍのＴｉ膜を成膜する。Ｎ２雰囲気中でＲＴＡによる熱処理を行い、Ｔｉ膜を窒化してＴｉＮ膜３０を形成する。その上に直接、ＴｉＡｌＮ酸素バリア膜３３、下部電極３６を形成する。その後は、第２の実施例同様の工程を行う。
【００８７】
なお、強誘電体膜の形成方法は、スパッタリング、ＭＯＣＶＤの他，ゾルーゲル法、有機金属分解（ＭＯＤ），ＣＳＤ（chemical solution deposition）、ＣＶＤ、エピタキシャル成長が挙げられる。強誘電体膜としては、熱処理により結晶構造がＢｉ系層状構造、ぺロブスカイト構造となる膜を形成することができる。このような膜として、ＰＺＴ膜の他、Ｌａ，Ｃａ，Ｓｒ，Ｓｉ等を微量ドープしたＰＺＴ、ＳＢＴ，ＢＬＴ，Ｂｉ系層状化合物などの一般式ＡＢＯ３で表される膜を挙げることができる。
【００８８】
上部電極の最下層を形成する際。例えば、白金、イリジウム、ルテニウム、ロジウム、レニウム、オスミウム、パラジウムの１種以上を含むターゲットを用いたリアクティブスパッタリングを、これらの貴金属元素の酸化が生じる条件下で行うことができる。
【００８９】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００９０】
以下、本発明の特徴を付記する。
（付記１）
半導体基板と、
前記半導体基板に形成されたＭＯＳトランジスタと、
前記ＭＯＳトランジスタを覆う下部層間絶縁膜と、
前記下部層間絶縁膜上方に形成され、キャパシタ下部電極と、前記キャパシタ下部電極上に形成された酸化物強誘電体膜と、前記酸化物強誘電体膜上に形成されたキャパシタ上部電極と、を含む強誘電体キャパシタと、
少なくとも、前記上部電極と前記酸化物強誘電体膜の露出した表面を覆う、還元性物質の透過を抑制する機能を有する第１絶縁性キャパシタ保護膜と、
前記第１絶縁性キャパシタ保護膜を覆い、前記酸化物強誘電体の酸素以外の構成元素の内、少なくとも１つの元素を含む、蒸発補償膜と、
前記蒸発補償膜を覆う、還元性物質の透過を抑制する機能を有する第２絶縁性キャパシタ保護膜と、
を有する半導体装置。
（付記２）
前記蒸発補償膜は、前記酸化物強誘電体膜の酸素以外の酸素以外の構成元素の内、最も蒸発しやすい元素を含む付記１記載の半導体装置。
（付記３）
前記酸化物強誘電体膜と前記蒸発補償膜とがＰｂを含む請求項１または２記載の半導体装置。
（付記４）
前記第１及び第２絶縁性キャパシタ保護膜がそれぞれ酸化アルミニウム、酸化チタン、酸化タンタル、酸化ジルコニウム、窒化アルミニウム、窒化タンタル、酸化窒化アルミニウムからなる群から選択された少なくとも１種で形成されている付記１〜３のいずれか１項に記載の半導体装置。
（付記５）
（ａ）半導体基板にＭＯＳトランジスタを形成する工程と、
（ｂ）前記ＭＯＳトランジスタを覆って、前記半導体基板上に下部層間絶縁膜を形成する工程と、
（ｃ）前記下部層間絶縁膜上方にキャパシタ下部電極膜と、前記キャパシタ下部電極上に酸化物強誘電体のキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に、キャパシタ上部電極膜とを積層する工程と、
（ｄ）少なくとも前記キャパシタ上部電極膜をパターニングする工程と、
（ｅ）前記キャパシタ上部電極膜、前記キャパシタ誘電体膜の露出された表面を覆って、還元性物質の透過を抑制する機能を有する第１絶縁性キャパシタ保護膜を形成する工程と、
（ｆ）前記第１絶縁性キャパシタ保護膜を覆って、前記酸化物強誘電体の酸素以外の構成元素の内、少なくとも１つの元素を含む、蒸発補償膜を形成する工程と、
（ｇ）前記工程（ｆ）の後、酸化性雰囲気中で熱処理する工程と、
（ｈ）前記工程（ｇ）の後、前記蒸発補償膜を覆って、還元性物質の透過を抑制する機能を有する第２絶縁性キャパシタ保護膜を形成する工程と、
を有する半導体装置の製造方法。
（付記６）
前記蒸発補償膜は、前記酸化物強誘電体膜の酸素以外の構成元素の内、最も蒸発しやすい元素を含む付記５記載の半導体装置の製造方法。
（付記７）
前記工程（ｄ）が、前記上部電極膜、前記キャパシタ誘電体膜、前記下部電極膜を一括してパターニングし、前記工程（ｅ）、（ｆ）、（ｈ）がパターニングされたキャパシタ誘電体膜の側面を覆って、前記第１絶縁性キャパシタ保護膜、前記蒸発補償膜、前記第２絶縁性キャパシタ保護膜を積層する付記５または６に記載の半導体装置の製造方法。
（付記８）
前記酸化物強誘電体膜と前記蒸発補償膜とがＰｂを含む請求項５〜７のいずれか１項に記載の半導体装置の製造方法。
（付記９）
前記第１及び第２絶縁性キャパシタ保護膜がそれぞれ酸化アルミニウム、酸化チタン、酸化タンタル、酸化ジルコニウム、窒化アルミニウム、窒化タンタル、酸化窒化アルミニウムからなる群から選択された少なくとも１種で形成されている付記５〜８のいずれか１項に記載の半導体装置の製造方法。
【図面の簡単な説明】
【００９１】
【図１−１】／
【図１−２】／
【図１−３】／
【図１−４】／
【図１−５】／
【図１−６】／
【図１−７】／
【図１−８】図１Ａ−１Ｔは、本発明の第２の実施例による半導体装置の製造方法の主要工程を示す半導体基板の断面図である。
【図２】図２は、本発明の第３に実施例を説明するための半導体基板の断面図である。
【図３】図３は、本発明の第４に実施例を説明するための半導体基板の断面図である。
【符号の説明】
【００９２】
１ 半導体基板
２ 素子分離領域
１１ 酸化窒化シリコン膜
１２ 酸化シリコン膜
２１ 酸化防止膜
２２ 層間絶縁膜
２５ 導電性プラグ
３０ 下地導電膜
３１ 結晶性向上膜
３３ 酸素バリア（ＴｉＡｌＮ）膜
３４ 中間層
３６ 下部電極（Ｉｒ膜）
３７ 強誘電体（ＰＺＴ）膜
３８ 上部（ＩｒＯ）電極
４５，４６ ハードマスク
５０，５１ 保護（ＡｌＯ）膜
５３ 蒸発補償膜
５５ 層間絶縁膜
５７ バリア（ＡｌＯ）膜
５８ 層間絶縁膜
６０，６５ 導電性プラグ
７１，７５ 配線
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成されたＭＯＳトランジスタと、
前記ＭＯＳトランジスタを覆う下部層間絶縁膜と、
前記下部層間絶縁膜上方に形成され、キャパシタ下部電極と、前記キャパシタ下部電極上に形成された酸化物強誘電体膜と、前記酸化物強誘電体膜上に形成されたキャパシタ上部電極と、を含む強誘電体キャパシタと、
少なくとも、前記上部電極と前記酸化物強誘電体膜の露出した表面を覆う、還元性物質の透過を抑制する機能を有する第１絶縁性キャパシタ保護膜と、
前記第１絶縁性キャパシタ保護膜を覆い、前記酸化物強誘電体の酸素以外の構成元素の内、少なくとも１つの元素を含む、蒸発補償膜と、
前記蒸発補償膜を覆う、還元性物質の透過を抑制する機能を有する第２絶縁性キャパシタ保護膜と、
を有する半導体装置。
【請求項２】
前記酸化物強誘電体膜と前記蒸発補償膜とがＰｂを含む請求項１記載の半導体装置。
【請求項３】
（ａ）半導体基板にＭＯＳトランジスタを形成する工程と、
（ｂ）前記ＭＯＳトランジスタを覆って、前記半導体基板上に下部層間絶縁膜を形成する工程と、
（ｃ）前記下部層間絶縁膜上方にキャパシタ下部電極膜と、前記キャパシタ下部電極上に酸化物強誘電体のキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に、キャパシタ上部電極膜とを積層する工程と、
（ｄ）少なくとも前記キャパシタ上部電極膜をパターニングする工程と、
（ｅ）前記キャパシタ上部電極膜、前記キャパシタ誘電体膜の露出された表面を覆って、還元性物質の透過を抑制する機能を有する第１絶縁性キャパシタ保護膜を形成する工程と、
（ｆ）前記第１絶縁性キャパシタ保護膜を覆って、前記酸化物強誘電体の酸素以外の構成元素の内、少なくとも１つの元素を含む、蒸発補償膜を形成する工程と、
（ｇ）前記工程（ｆ）の後、酸化性雰囲気中で熱処理する工程と、
（ｈ）前記工程（ｇ）の後、前記蒸発補償膜を覆って、還元性物質の透過を抑制する機能を有する第２絶縁性キャパシタ保護膜を形成する工程と、
を有する半導体装置の製造方法。
【請求項４】
前記工程（ｄ）が、前記上部電極膜、前記キャパシタ誘電体膜、前記下部電極膜を一括してパターニングし、前記工程（ｅ）、（ｆ）、（ｈ）がパターニングされたキャパシタ誘電体膜の側面を覆って、前記第１絶縁性キャパシタ保護膜、前記蒸発補償膜、前記第２絶縁性キャパシタ保護膜を積層する請求項３記載の半導体装置の製造方法。
【請求項５】
前記酸化物強誘電体膜と前記蒸発補償膜とがＰｂを含む請求項３または４に記載の半導体装置の製造方法。
【請求項１】
半導体基板と、
前記半導体基板に形成されたＭＯＳトランジスタと、
前記ＭＯＳトランジスタを覆う下部層間絶縁膜と、
前記下部層間絶縁膜上方に形成され、キャパシタ下部電極と、前記キャパシタ下部電極上に形成された酸化物強誘電体膜と、前記酸化物強誘電体膜上に形成されたキャパシタ上部電極と、を含む強誘電体キャパシタと、
少なくとも、前記上部電極と前記酸化物強誘電体膜の露出した表面を覆う、還元性物質の透過を抑制する機能を有する第１絶縁性キャパシタ保護膜と、
前記第１絶縁性キャパシタ保護膜を覆い、前記酸化物強誘電体の酸素以外の構成元素の内、少なくとも１つの元素を含む、蒸発補償膜と、
前記蒸発補償膜を覆う、還元性物質の透過を抑制する機能を有する第２絶縁性キャパシタ保護膜と、
を有する半導体装置。
【請求項２】
前記酸化物強誘電体膜と前記蒸発補償膜とがＰｂを含む請求項１記載の半導体装置。
【請求項３】
（ａ）半導体基板にＭＯＳトランジスタを形成する工程と、
（ｂ）前記ＭＯＳトランジスタを覆って、前記半導体基板上に下部層間絶縁膜を形成する工程と、
（ｃ）前記下部層間絶縁膜上方にキャパシタ下部電極膜と、前記キャパシタ下部電極上に酸化物強誘電体のキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に、キャパシタ上部電極膜とを積層する工程と、
（ｄ）少なくとも前記キャパシタ上部電極膜をパターニングする工程と、
（ｅ）前記キャパシタ上部電極膜、前記キャパシタ誘電体膜の露出された表面を覆って、還元性物質の透過を抑制する機能を有する第１絶縁性キャパシタ保護膜を形成する工程と、
（ｆ）前記第１絶縁性キャパシタ保護膜を覆って、前記酸化物強誘電体の酸素以外の構成元素の内、少なくとも１つの元素を含む、蒸発補償膜を形成する工程と、
（ｇ）前記工程（ｆ）の後、酸化性雰囲気中で熱処理する工程と、
（ｈ）前記工程（ｇ）の後、前記蒸発補償膜を覆って、還元性物質の透過を抑制する機能を有する第２絶縁性キャパシタ保護膜を形成する工程と、
を有する半導体装置の製造方法。
【請求項４】
前記工程（ｄ）が、前記上部電極膜、前記キャパシタ誘電体膜、前記下部電極膜を一括してパターニングし、前記工程（ｅ）、（ｆ）、（ｈ）がパターニングされたキャパシタ誘電体膜の側面を覆って、前記第１絶縁性キャパシタ保護膜、前記蒸発補償膜、前記第２絶縁性キャパシタ保護膜を積層する請求項３記載の半導体装置の製造方法。
【請求項５】
前記酸化物強誘電体膜と前記蒸発補償膜とがＰｂを含む請求項３または４に記載の半導体装置の製造方法。
【図１−１】
【図１−２】
【図１−３】
【図１−４】
【図１−５】
【図１−６】
【図１−７】
【図１−８】
【図２】
【図３】
【図１−２】
【図１−３】
【図１−４】
【図１−５】
【図１−６】
【図１−７】
【図１−８】
【図２】
【図３】
【公開番号】特開２００８−３４５３９（Ｐ２００８−３４５３９Ａ）
【公開日】平成２０年２月１４日（２００８．２．１４）
【国際特許分類】
【出願番号】特願２００６−２０５０１０（Ｐ２００６−２０５０１０）
【出願日】平成１８年７月２７日（２００６．７．２７）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２０年２月１４日（２００８．２．１４）
【国際特許分類】
【出願日】平成１８年７月２７日（２００６．７．２７）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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