半導体装置及びその製造方法
【課題】ダイシング等で半導体装置を個片化する際に加工のダメージ又は膜の残留応力などに起因して発生する、基板上の膜の剥離を抑制することができる半導体装置及びその製造方法を提供する。
【解決手段】半導体装置１０１，１０２の周辺すなわち個片化のための加工ラインの近傍の基板１上に溝６を形成する。その溝の内部では基板上に成膜される薄膜が少なくとも１部で不連続となることにより、万一、半導体装置の端部から膜剥がれが発生したとしても、この溝部でその進行を阻止する。
【解決手段】半導体装置１０１，１０２の周辺すなわち個片化のための加工ラインの近傍の基板１上に溝６を形成する。その溝の内部では基板上に成膜される薄膜が少なくとも１部で不連続となることにより、万一、半導体装置の端部から膜剥がれが発生したとしても、この溝部でその進行を阻止する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板を貫通して基板の表裏の配線を電気的に接続するいわゆる貫通電極に関して、ダイシング等で半導体装置を個片化する際に加工のダメージ又は膜の残留応力などに起因して発生する、基板上の膜の剥離を抑制することができる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置における三次元配線方法として、三次元貫通電極形成技術に関する開発が盛んに行われている。三次元貫通電極とは、シリコン基板表面側に形成された電極若しくは配線を、基板の裏面側から基板を貫通して穿孔された穴を介して基板裏面側に引き出し、基板裏面において再配線と実装用のバンプを設けたものである。この構成により、従来のワイヤーボンディングによる配線に比べて配線長が短くなることで、より高周波の信号伝送が可能になる。また、ワイヤーの引き回しが必要なくなるためにパッケージの小型化も同時に実現することができる（たとえば、特許文献１参照。）。
【０００３】
ここで、従来の三次元貫通電極を用いた半導体装置の構造及び製造方法について、図１３を用いて説明する。
【０００４】
図１３は、貫通電極と実装用はんだボールとを一つずつ具備している半導体装置の断面図を２つ並べたものである。第１の表面５１ａに機能デバイスが形成されたシリコン基板５１を、サポート用ガラス５４に接着剤（図示していない）を用いて貼り合わせる。ここで、機能デバイスとは、前半工程である拡散工程において形成されたトランジスタ又はフォトダイオードなどである。前述の第１の表面５１ａには、パッシベーション用の第１の絶縁膜５２及び配線用のパッド電極５３が形成されている。
【０００５】
通常は、この状態で、バックグラインド工法により、第１の表面５１ａの反対面である第２の表面５１ｂ側から研削加工を行い、シリコン基板５１を薄板化する。この際の加工量は、貫通電極による配線長や、最終半導体装置をサポート用ガラス５４から剥離した際の取扱性などを考慮して決定される。一般に、おおむねシリコン基板５１を２５０μｍ前後の厚みに仕上げることが多い。
【０００６】
このように薄板化されたシリコン基板５１の第２の表面５１ｂから、主にドライエッチング法により加工して、貫通電極用ビアホール５６を形成する。
【０００７】
次に、後に形成する導電性の膜と、シリコン基板５１との間を電気的に絶縁するために、第２の絶縁膜５５を形成する。この第２の絶縁膜５５の形成方法としては、ビアホールなどの複雑な立体形状に対してもカバレッジ性が良いとされているＣＶＤ法が用いられるのが一般的である。
【０００８】
さらに、前述した両者の間の材料の拡散を絶縁するために、バリアメタル膜５８を形成する。バリアメタル膜５８の材料としては、Ｔｉ又は、ＴｉＮ、又は、Ｔｉ若しくはＴｉＮの積層膜を用いることが多い。さらにその上に、めっきの際の電極となるめっきシード膜５９を形成する。めっきシード膜５９としては、Ｃｕを選択することが多い。なお、バリアメタル膜５８とめっきシード膜５９は同一のスパッタリング装置内で一括形成されることが多い。
【０００９】
このようにして形成されためっきシード膜５９を電極として、めっき膜５７が形成される。その後、フォトレジストとエッチング処理によって、シリコン基板５１の第２の表面５１ｂ上に配線パターンが形成される。
【００１０】
さらにその上に、保護層としてソルダーマスク６１が形成され、そのソルダーマスク６１に形成された開口部に実装用のはんだボール６２が配置される。なお、この事例においては、実装時の衝撃がこの半導体装置に与える影響を緩和すべく、はんだボール６２の下部に緩衝層６０を設けている。
【００１１】
このようにして製造された半導体装置は、レーザなどを用いたダイシング加工により個片化される。ダイシングによる加工除去部（ダイシングライン）は、図１３中にＤ．Ｌ．と示した部分である。ダイシング加工により個片化された半導体装置を、さらに、サポート用ガラス５４から剥離することで、貫通電極及び実装用はんだボールを具備した半導体装置を得ることができる。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００８−１６０１４２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、従来の構造では、ダイシングなどの機械加工を行う際、半導体装置に少なからずダメージを与えてしまう。その結果として、ダイシング端面のチップ欠け、又は、基板と薄膜の界面（図１３の６３を参照。）での膜剥がれなどの不良現象が発生する。
【００１４】
特に膜剥がれについては、個片化することによって膜の応力変形に対する自由度が増え、結果としてダイシング端面のシリコン基板５１との界面６３から剥離が始まることがある。この端面から発生した膜剥がれが、半導体装置の内部すなわち配線などが形成されている部分にまで伝播すると、デバイスとして機能しなくなってしまう。この現象が長期間にわたって徐々に進行するものであれば、製品の信頼性を著しく低下させることとなる。
【００１５】
本発明の目的は、上記問題を解決することにあって、基板の膜の剥離を抑制することができる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１６】
上記目的を達成するために、本発明の第１態様は、基板と、前記基板を厚み方向に貫通して貫通電極を構成する貫通穴と、前記基板の一方の面に配置された配線パターンと、前記貫通電極と前記基板とを電気的に絶縁する絶縁膜と、前記基板の前記一方の面の角に少なくとも配置された凹部と、を有することを特徴とする。
【００１７】
また、上記目的を達成するために、本発明の第２態様は、基板を厚み方向に貫通して貫通電極を構成する貫通穴と、前記基板の一方の面に配置された配線パターンと、前記一方の面に配置されて前記貫通電極と前記基板とを電気的に絶縁する絶縁膜とを有する半導体装置の製造方法において、ドライエッチング処理を行うためのフォトレジスト層の形成において、前記貫通穴を形成するための貫通穴形成用開口と、該半導体装置の外周部に沿ったダイシングラインよりも内側に凹部を形成するための凹部形成用の開口とを有するフォトレジスト層を形成する工程と、前記開口の寸法差を利用して、前記貫通穴の深さが前記基板の厚みと等しくなったとき、前記凹部の深さが前記基板の厚みよりも小さくなるようにドライエッチング加工を行う工程と、を具備することを特徴とする。
【発明の効果】
【００１８】
本発明によれば、基板の膜剥がれを抑制することができる半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の第１実施形態に係る半導体装置の製造方法を説明する断面図
【図２】本発明の第１実施形態に係る半導体装置の製造方法を説明する断面図
【図３】本発明の第１実施形態に係る半導体装置の製造方法を説明する断面図
【図４】本発明の第１実施形態に係る半導体装置の製造方法を説明する断面図
【図５】本発明の第１実施形態に係る半導体装置の製造方法を説明する断面図
【図６Ａ】本発明の第１実施形態に係る半導体装置の製造方法を説明する平面図
【図６Ｂ】本発明の第１実施形態の変形例に係る半導体装置の製造方法を説明する平面図
【図７】本発明の第２実施形態に係る半導体装置の製造方法を説明する断面図
【図８】本発明の第２実施形態に係る半導体装置の製造方法を説明する断面図
【図９】本発明の第２実施形態に係る半導体装置の製造方法を説明する断面図
【図１０】本発明の第２実施形態に係る半導体装置の製造方法を説明する断面図
【図１１】本発明の第２実施形態に係る半導体装置の製造方法を説明する断面図
【図１２Ａ】本発明の第２実施形態に係る半導体装置の製造方法を説明する平面図
【図１２Ｂ】本発明の第２実施形態の変形例に係る半導体装置の製造方法を説明する平面図
【図１３】従来技術（特許文献１）による製造方法を説明する断面図
【図１４Ａ】本発明の第１実施形態に係る角部近傍の溝の例を示す図
【図１４Ｂ】本発明の第１実施形態に係る角部近傍の溝の別の例を示す図
【図１４Ｃ】本発明の第１実施形態に係る角部近傍の溝の別の例を示す図
【図１４Ｄ】本発明の第１実施形態に係る角部近傍の溝の別の例を示す図
【発明を実施するための形態】
【００２０】
以下に、本発明にかかる実施形態を図面に基づいて説明する。
【００２１】
（第１実施形態）
まず、本発明の第１実施形態の半導体装置１０１の構成について、図５を用いて説明する。この図５は、最終チップ形状の半導体装置１０１の縦断面図を表している。ここで、最終チップ形状とは、ウエハ状態で貫通電極２０を形成する工程と、はんだボール１２を配置する工程とを経て、ダイシングにより個片化された後、サポート用のガラス基板から剥離された状態のチップの形状である。
【００２２】
図５においては、簡単のために、半導体装置１０１のチップに貫通電極２０を１個のみ配置した構成としているが、実際は、半導体装置１０１のチップに貫通電極２０が数百から数千個配置される。この図５の左右の端面がダイシングにより切り離された面である。シリコン基板１は、第１の表面（図５の下面）１ａに例えばトランジスタ又はフォトダイオード（いずれも図示していない）などの機能デバイスを搭載したものであり、一例としてのＢＰＳＧ（Boron Phosphorus Silicon Glass)などの第１の絶縁膜２に保護される形で、パッド電極３が形成されている。このパッド電極３に対して、シリコン基板１の第２の表面（図５の上面）１ｂから貫通電極用ビアホール（貫通穴）５をドライエッチングで加工し、後で形成される貫通電極２０とシリコン基板１を電気的に絶縁するＳｉＯ２又はＳｉＮｘに代表される第２の絶縁膜７及び構成元素の相互拡散を防止するバリアメタル膜９及びめっきシード膜１０を形成し、さらに、めっきシード膜１０を電極としてめっき膜１１を形成して、貫通電極２０としている。シリコン基板１の第２の表面１ｂ上にある、バリアメタル膜９と、めっきシード膜１０と、めっき膜１１とは、フォトレジスト等を利用して配線パターン２１に加工される。この配線パターン２１の所定の位置に実装用のはんだボール１２が設置され、この半導体装置１０１の機能としては完成する。
【００２３】
ここで従来の貫通電極を持った半導体装置との違いは、この第１実施形態の半導体装置１０１では、半導体装置１０１のチップの外周部に形成された、絶縁膜はがれ防止用凹部の一例としての溝（グルーブ）６の有無である。シリコン基板１の第２の表面１ｂ側から見た形態を図６Ａに示す。この図６Ａのように、溝６が半導体装置１０１の４つの角部近傍に、一例として、Ｌ字状に形成されている。この図６Ａでは、Ｌ字状に屈曲した溝６は、半導体装置１０１の角部分の近傍に、この角部分を構成する２つの端面とＬ字状の溝６のそれぞれの直線部分の中心線とが互いに平行に配置されている。この溝６の機能は、図６Ａの端面、つまり、ダイシング加工によって露出した、例えばシリコン基板１と第２の絶縁膜７との間に発生した膜剥がれが、半導体装置１０１の内部に伝播するのを防ぐという機能である。
【００２４】
この溝６は、半導体装置１０１の外周に沿ってかつ外周の全周にわたって形成されることが、膜剥がれの伝播防止をより確実にする観点からは好ましい（図６Ｂ参照）。しかしながら、この第１実施形態においては、半導体装置１０１の外周の全周ではなく、図６Ａに示すように角部近傍にのみ形成されている。その１つの理由としては、前述の膜剥がれは、例えば薄膜の残留応力が集中する角部から発生しやすいため、角部近傍にのみ形成すれば、膜剥がれの伝播防止を大幅に減少させることができるためである。また、別の理由としては、半導体装置１０１の外周には貫通電極２０を具備した取り出し用電極が多数配置されるため、電極の配置状態によっては、半導体装置１０１の外周の全周に溝形成用のスペースが十分とれないこともあるためである。また、さらに別の理由としては、溝６を外周の全周にわたって形成した場合は、端部と溝６との間で完全に剥離してしまった薄膜が落下する可能性があるが、これを防ぐためでもある。
【００２５】
この溝６は、貫通電極用ビアホール５に比べて開口幅が十分に小さいため、第２の絶縁膜７が溝６の底部にまで到達せず、事実上、第２の絶縁膜７は、この溝６の底部において非連続となっている。従って、ダイシングラインＤ．Ｌ．から膜剥がれが発生したとしても、この溝６によって膜剥がれの進行が停止するのである。
【００２６】
また、予め実験などを行って膜剥がれの傾向を調べておき、膜剥がれの傾向に基づいて、角部近傍にのみ形成された溝６を、図１４Ａ〜図１４Ｄに示すように様々な形状とすることも考えられる。
【００２７】
図１４Ａでは、半導体装置１０１の各角部に対して、１つのＬ字状の溝６ではなく、一対の直線の溝６０１を、中心線が互いに直交し、かつ、一対の直線の溝６０１の端部同士に間隔が少し空くように形成したものである。この図１４Ａでは、一対の直線の溝６０１は、半導体装置１０１の角部分の近傍に、この角部分の端面とそれぞれ中心線が平行に配置されている。図１４Ａの構成では、シリコン基板１上の溝６０１の占有領域が狭いので、シリコン基板１の外縁近傍までチップやビアホール５などが形成された場合に有効である。
【００２８】
図１４Ｂでは、図１４Ａの一対の直線の溝６０１の他方の端部間を結ぶように、別の直線の溝６０２が配置されて、合計３本の直線の溝６０１，６０２で、頂点に隙間をもたせつつ三角形を描くように形成されている。図１４Ｂの構成では、それぞれの角部分において連続しない溝６０１，６０２が３つずつ形成されているので、より確実に膜剥がれの伝播を防止することができる。
【００２９】
図１４Ｃでは、半導体装置１０１の各角部に対して、１つのＬ字状の溝６ではなく、１つの湾曲した円弧状の溝６０３を形成している。図１４Ｄでは、半導体装置１０１の各角部に対して、１つの湾曲した円弧状の溝６０３の代わりに、３本の直線で屈曲した溝６０４を形成している。図１４Ｃや１４Ｄの構成は、溝６０３，６０４が１本であるため、溝６０３，６０４の形成が容易である。
【００３０】
このように、図１４Ａ〜図１４Ｄに示すように、溝６０１，６０２，６０３，６０４を様々な形状とすることで、少ないスペースに形成された溝６０１，６０２，６０３，６０４で、より効率的に、膜剥がれを防止することも可能であると考えられる。
【００３１】
なお、溝６，６０１，６０２，６０３，６０４の深さについては、シリコン基板１の厚み未満で、シリコン基板１を貫通しない程度の深さであれば良い。溝６，６０１，６０２，６０３，６０４の深さは、溝６，６０１，６０２，６０３，６０４を形成するためのフォトレジストの開口幅やエッチングプロセスの条件により決定される。そのため、形成された溝６，６０１，６０２，６０３，６０４の深さがシリコン基板１の厚み未満になるようにこれらの開口幅や条件を調整する。この構成の寸法及び材料など詳細については、次に製造方法の説明に交えて示す。
【００３２】
図１から図５は、本第１実施形態における半導体装置１０１の製造工程の概略を示したものである。これらの図を用いながら、本第１実施形態における製造工程を説明する。
【００３３】
本第１実施形態の製造工程の特徴は、簡単に言えば、フォトレジスト層（レジストパターン）４を形成する工程と、ドライエッチング加工を行う工程とを備えるようにしたものである。
【００３４】
ここで、フォトレジスト層４を形成する工程は、ドライエッチング処理を行うためのレジストパターンの形成において、最終的に個片化される１つの半導体装置１０１の外周部に沿い、かつこの半導体装置１０１を個片化するダイシング加工ラインＤ．Ｌ．よりも内側に、開口６ａを有するフォトレジスト層４を形成する工程である。開口６ａは、同一レジストパターンに貫通電極用ビアホール５を形成するためのレジスト貫通穴形成用の開口５ａの開口径よりも小さい幅を持ちかつループ状（枠状）に若しくは部分的に連続する溝６（ここの製造方法の説明では、溝６，６０１，６０２，６０３，６０４を代表して「溝６」として説明をする。）を、形成するためのものである。
【００３５】
また、ドライエッチング加工を行う工程は、開口５ａ，６ａの寸法の差異により発生する局所的なエッチング加工レートの差を利用して、貫通電極用ビアホール５の深さがシリコン基板１の厚みと等しくなったとき、半導体装置１０１の外周部に沿って形成される溝６の深さがシリコン基板１の厚みよりも小さくなるように、ドライエッチング加工を行う工程である。以下、これらを詳細に説明する。 半導体製造における拡散工程が完了したウエハを、サポート用ガラス基板に接着剤を用いて貼り合せ、バックグラインドにより半導体の基板（一例としてのシリコン基板１）の薄板化を行う。第１実施形態の一実施例としては、シリコン基板１の厚みを２５０μｍまで加工した。
【００３６】
次に、シリコン基板１のバックグラインド加工を行った面に、貫通電極用ビアホール５を形成するためのフォトレジスト層４を形成する。図１はフォトレジスト層４を形成した状態を表している。シリコン基板１の第１の表面１ａには第１の絶縁膜２とパッド電極３とが形成されており、第１の絶縁膜２が接着剤（図示せず）を介してサポート用ガラス基板（図示せず）に貼り合せられている。本実施例での第１の絶縁膜２は一例としてＢＰＳＧを主とするものであり、パッド電極３は一例としてＡｌを主な構成元素とするものである。シリコン基板１の第２の表面１ｂにフォトレジスト層４を形成するとき、貫通電極用ビアホール５を加工するための一例として円形のビアホール形成用の開口５ａをフォトレジスト層４に形成している。その開口５ａは、一例として直径８０μｍの円形の開口としている。図１中にＤ．Ｌ．（ダイシングライン）と示した２本の２点鎖線で挟まれた領域は、最終的に個片化を行う際にダイシング加工によって除去される部分である。このダイシングラインＤ．Ｌ．の近傍の両側に、溝６を形成するための開口６ａを設ける。この開口６ａは幅２０μｍであり、ダイシングラインＤ．Ｌ．から５０〜５００μｍ程度の位置に、ダイシングラインＤ．Ｌ．に沿って線状に形成されている。溝６がシリコン基板１を貫通しないようにするため、この開口６ａの開口幅を、貫通電極用ビアホール５の開口径の半分以下にし、十分に小さく設計することが重要である。併せて、フォトレジスト層４の形成精度、及び、溝６の内部の特に底に近い部分には極力膜が形成されないという機能を考慮すると、開口６ａの開口幅寸法は、一例として、およそ５μｍ以上、５０μｍ以下に設計するのが好ましい。
【００３７】
次いで、前述のフォトレジスト層４を用いてドライエッチング法により加工を行う。まず始めに、貫通電極用ビアホール５がシリコン基板１を貫通して第１の絶縁膜２が露出するまで、シリコン基板１のエッチングを行う。第１の絶縁膜２が露出した後に、シリコン基板１のドライエッチングで使用するガスを、絶縁膜エッチング用のガスに切り替えて、パッド電極３が露出するまで第１の絶縁膜２のエッチングを行う。このときの状態を示しているのが図２である。本実施例においては、貫通電極用ビアホール５の直径は、一例として、開口（図２のフォトレジスト層４の上面での開口）５ａでおよそ１００μｍ、パッド電極３の直上の貫通電極用ビアホール５でおよそ８０μｍであった。一方、本実施例においては、同時に、溝６も開口５ａの周囲に形成されており、このときの溝６の開口幅は、一例として、およそ２０μｍ、深さはおよそ１００μｍであった。
【００３８】
次いで、フォトレジスト層４をシリコン基板１の第２の表面１ｂから除去し、後で形成される貫通電極２０とシリコン基板１とを電気的に絶縁するために、ＣＶＤ法によりＳｉＯ２を第２の絶縁膜７として成膜し、さらにパッド電極３上に成膜されたＳｉＯ２膜の第２の絶縁膜７をドライエッチング法により部分的に除去する。このとき、フォトレジストは用いず、シリコン基板１の第２の表面１ｂ側の全面をエッチングするエッチバックという方法を用いる。この状態を示しているのが図３である。貫通電極用ビアホール５の内部の側壁面及びシリコン基板１の第２の表面１ｂに、第２の絶縁膜７がそれぞれ形成されている。このとき、溝６の内部にも第２の絶縁膜７が形成されるが、比較的開口幅が小さいので、特に溝６の底部８の付近にはほとんど膜が形成されない。さらに、エッチバックによって、溝６の底部８の膜は除去される。つまり、第２の絶縁膜７は、溝６において、分断された状態になるということである。
【００３９】
その後、スパッタリング法によって、拡散を防止するバリアメタル膜９の一例であるＴｉと、めっきシード膜１０の一例であるＣｕとの成膜を行う。この成膜を行うにあたって、パッド電極３とバリアメタル膜９及びめっきシード膜１０は接触抵抗が限りなく小さい接続、すなわちオーミックな接合が必要である。ここで、界面に自然酸化層があると機能を低下させてしまうので、クリーニング工程として、逆スパッタを実施する。
【００４０】
逆スパッタは、スパッタ装置内にアルゴンなどの不活性ガスを一例として１Ｐａ程度の圧力で充満させ、そのスパッタ装置内のシリコン基板１を装着するステージに高周波電力を印加することによってプラズマを発生させ、シリコン基板１に衝突するアルゴンイオンによってシリコン基板１の第２の表面１ｂがエッチングされるというものである。同一のスパッタ装置内で、この逆スパッタ処理に引き続いて成膜処理を行うことで、界面を清浄に保つことができる。
【００４１】
このようにして形成しためっきシード膜１０を電極として、めっき法により貫通電極２０及びシリコン基板１の第２の表面上１ｂに配線の一例となるＣｕからなるめっき膜１１を形成する。
【００４２】
その後、フォトレジストの形成とウエットエッチングとにより、不要な部分のバリアメタル膜９と、めっきシード膜１０と、めっき膜１１とを除去し、シリコン基板１の第２の表面１ｂ上に配線を形成する。この際、前述の溝６は、元来の配線パターン２１ではないところに配置されているので、このエッチング処理によって、溝６に一旦形成された膜は除去される。この配線の一部に実装用のはんだボール１２を搭載した状態が図４である。
【００４３】
ここまでの工程で、半導体装置１０１の所望の機能は形成され、次に、個片化のためにダイシングを行う。予め決められたダイシングラインＤ．Ｌ．に沿って割断し、個片化を行う。
【００４４】
このような製造方法によって図５に示す半導体装置１０１が形成される。
【００４５】
本発明の第１実施形態によれば、半導体装置１０１をダイシングにより個片化した際に、仮にそのダイシング加工の端面から膜剥がれが発生したとしても、半導体装置１０１の内部に伝播させずに、ダイシングラインＤ．Ｌ．のすぐ内側に設けられた溝６で膜剥がれの伝播が止まり、半導体装置１０１のデバイス本来の機能には影響を及ぼさないため、半導体装置１０１の信頼性を高めることができる。
【００４６】
さらに、溝６を形成するための開口６ａをレジストパターンに形成するといったようにレジストパターンに工夫を加えるだけで、製造方法そのものは従来のものが使用できるので、製造コストを増やさずに製品性能を高めることができる。
【００４７】
（第２実施形態）
第２実施形態の半導体装置１０２の構成について、図１１を用いて説明する。この図１１は、ウエハ状態で貫通電極２０を形成する工程と、はんだボールを配置する工程とを経て、ダイシングにより個片化された後、サポート用ガラス基板から剥離された最終チップ形状の半導体装置１０２の縦断面図を表している。この図１１の左右の端面がダイシングにより切り離された面である。
【００４８】
シリコン基板１は第１の表面１ａに例えばトランジスタ又はフォトダイオード（いずれも図示していない）などの機能デバイスを搭載したものであり、一例としてのＢＰＳＧなどの第１の絶縁膜２に保護される形で、パッド電極３が形成されている。このパッド電極３に対して、シリコン基板１の第２の表面（図１１の上面）１ｂから、貫通電極用ビアホール（貫通穴）５をドライエッチングで加工し、後で形成される貫通電極２０とシリコン基板１を電気的に絶縁するＳｉＯ２又はＳｉＮｘに代表される第２の絶縁膜７及び構成元素の相互拡散を防止するバリアメタル膜９及びめっきシード膜１０を形成し、さらに、めっきシード膜１０を電極としてめっき膜１１を形成して、貫通電極２０としている。シリコン基板１の第２の表面１ｂ上にある、バリアメタル膜９と、めっきシード膜１０と、めっき膜１１とは、フォトレジスト等を利用して配線パターン２１に加工される。この配線パターン２１の所定の位置に実装用のはんだボール１２が設置され、この半導体装置１０２の機能としては完成する。
【００４９】
ここで従来の貫通電極を持った半導体装置との違いは、この第２実施形態の半導体装置１０２では、半導体装置１０２のチップの外周部に形成された、絶縁膜はがれ防止用凹部の一例としての段差６ｂである。この段差６ｂは、シリコン基板１の第２の表面１ｂに形成された凹部である。具体的には、この段差６ｂは、後述するように、溝（グルーブ）６を形成した後、例えばダイシングのブレード端面が溝６の中心線を通って切断加工したことで形成されるものである。この段差６ｂは、半導体装置１０２の４つの角部に、一例として、Ｌ字状に形成されている。シリコン基板１の第２の表面１ｂ側から見た形態を図１２Ａに示す。
【００５０】
この段差６ｂの機能は、シリコン基板１とその上に成膜される第２の絶縁膜７との密着力を強化するものである。この段差６ｂの部分は、端部に近づくほど第２の絶縁膜７の膜厚が薄くなっており、第２の絶縁膜７の残留応力による膜剥がれに対しては有利に働いており、さらにコーナー部を有するためアンカー効果による密着力の強化も期待できる構造である。この段差６ｂは、図１２Ｂに示すように、半導体装置１０２の外周に沿ってかつ外周の全周にわたって形成することで、より膜剥がれの伝播防止の信頼性が向上する。
【００５１】
なお、段差６ｂの高さ（シリコン基板１の第２の表面１ｂに対する段差６ｂの高さ）については、シリコン基板１の厚み未満で、かつシリコン基板１を貫通しない程度であれば良い。この段差６ｂの高さは、段差６ｂの基となる溝６を形成するためのフォトレジストの開口幅やエッチングプロセスの条件により決定されるので、形成された段差６ｂの高さがシリコン基板１の厚み未満になるように、これらの開口幅や条件を調整する。この構成の寸法及びは材料など詳細については、次に製造方法の説明に交えて示す。
【００５２】
図７から図１１は第２実施形態における半導体装置１０２の製造過程の概略を示したものである。これらの図を用いながら説明する。
【００５３】
この製造方法の特徴は、簡単に言えば、フォトレジスト層４を形成する工程と、ドライエッチング加工を行う工程を備えることである。ここで、フォトレジスト層４を形成する工程は、ドライエッチング処理を行うためのレジストパターンの形成において、最終的に個片化される１つの半導体装置１０２の外周部に沿い、かつこの半導体装置１０２を個片化するダイシングラインＤ．Ｌ．と重なるように、同一レジストパターンに貫通電極用ビアホール５を形成するためのビアホール形成用の開口５ａの開口半径よりも小さい幅を持ちかつ段差６ｂを形成するための開口６ａを有するフォトレジスト層４を形成する工程である。また、ドライエッチング加工を行う工程は、開口６ａの寸法の差異により発生する局所的なエッチング加工レートの差を利用して、貫通電極用ビアホール５の深さがシリコン基板１の厚みと等しくなったとき、この半導体装置１０２の外周に沿って形成される段差６ｂの深さがシリコン基板１の厚みよりも小さくなるようにドライエッチング加工を行う工程である。以下、これらを詳細に説明する。
【００５４】
半導体製造における拡散工程が完了したウエハを、サポート用ガラス基板に接着剤を用いて貼り合せ、バックグラインドにより半導体の基板（一例としてのシリコン基板１）の薄板化を行う。第２実施形態の一実施例として、シリコン基板１の厚みを２５０μｍまで加工した。
【００５５】
次に、シリコン基板１のバックグラインド加工を行った面に、貫通電極用ビアホール５を形成するためのフォトレジスト層４を形成する。図７はフォトレジスト層４を形成した状態を表している。シリコン基板１の第１の表面１ａには第１の絶縁膜２とパッド電極３とが形成されており、第１の絶縁膜２が接着剤（図示せず）を介してサポート用ガラス基板（図示せず）に貼り合せられている。本実施例での第１の絶縁膜２は一例としてＢＰＳＧを主とするものであり、パッド電極３は一例としてＡｌを主な構成元素とするものである。シリコン基板１の第２の表面１ｂにフォトレジスト層４を形成するとき、貫通電極用ビアホール５を加工するための一例として円形の開口５ａをフォトレジスト層４に形成している。その開口５ａは、一例として直径８０μｍの円形の開口としている。図７中にＤ．Ｌ．（ダイシングライン）と示した２本の２点鎖線で挟まれた領域は、最終的に個片化を行う際にダイシング加工によって除去される部分である。このダイシングラインＤ．Ｌ．に重なるように、すなわちダイシングの加工除去部の端がフォトレジスト層４の開口６ａの中心線沿いになるように、溝６を形成するための開口６ａを設ける。この開口６ａの開口は幅２０μｍであり、ダイシングラインＤ．Ｌ．に沿って形成されている。溝６がシリコン基板１を貫通しないようにするため、この開口６ａの開口幅を、貫通電極用ビアホール５の開口径の半分以下と十分に小さく設計することが重要である。併せて、フォトレジスト層４の形成精度、及び、溝６の内部の特に底に近い部分には極力膜が形成されないという機能を考慮すると、開口６ａの開口幅寸法は、一例として、およそ５μｍ以上、５０μｍ以下に設計するのが好ましい。さらに、製造後の半導体装置１０２に残った段差６ｂの幅としては、溝６の中心線で切断されたとすると、開口６ａの開口幅の半分であるから、貫通電極用ビアホール５の開口径の４分の１以下となる。これらの条件を複合させて、開口６ａの開口幅寸法が決定される。
【００５６】
次いで、前述のフォトレジスト層４を用いてドライエッチング法により加工を行う。まず始めに、貫通電極用ビアホール５がシリコン基板１を貫通して第１の絶縁膜２が露出するまで、シリコン基板１のエッチングを行い、後に、シリコン基板１のドライエッチングで使用するガスを、絶縁膜エッチング用のガスに切り替えて、パッド電極３が露出するまで第１の絶縁膜２のエッチングを行う。このときの状態を示しているのが図８である。本実施例においては、貫通電極用ビアホール５の直径は、一例として、開口（図８のフォトレジスト層４の上面での開口）５ａでおよそ１００μｍ、パッド電極３の直上の貫通電極用ビアホール５でおよそ８０μｍであった。一方、本実施例においては、同時に、溝６も形成されており、このときの溝６の開口幅は、一例として、およそ２０μｍ、深さはおよそ１００μｍであった。
【００５７】
次いで、フォトレジスト層４をシリコン基板１の第２の表面１ｂから除去し、後で形成される貫通電極２０とシリコン基板１とを電気的に絶縁するために、ＣＶＤ法によりＳｉＯ２を第２の絶縁膜７として成膜し、さらにパッド電極３上に成膜されたＳｉＯ２膜の第２の絶縁膜７をドライエッチング法により部分的に除去する。このとき、フォトレジストは用いず、シリコン基板１の第２の表面１ｂ側の全面をエッチングするエッチバックという方法を用いる。この状態を示しているのが図９である。貫通電極用ビアホール５の内部の側壁面及びシリコン基板１の第２の表面１ｂに第２の絶縁膜７がそれぞれ形成されている。このとき、溝６の内部にも第２の絶縁膜７が形成されるが、比較的開口幅が小さいので、特に溝６の底部８の付近にはほとんど膜が形成されない。さらに、エッチバックによって、溝６の底部８の膜は除去される。つまり、第２の絶縁膜７は、溝６において、分断された状態になるということである。
【００５８】
その後、スパッタリング法によって、拡散を防止するバリアメタル膜９の一例であるＴｉと、めっきシード膜１０の一例であるＣｕとの成膜を行う。この成膜を行うのにあたって、パッド電極３とバリアメタル膜９及びめっきシード膜１０は接触抵抗が限りなく小さい接続、すなわちオーミックな接合が必要であり、界面に自然酸化層があると機能を低下させてしまうので、クリーニング工程として、逆スパッタを実施する。
【００５９】
逆スパッタは、スパッタ装置内にアルゴンなどの不活性ガスを一例として１Ｐａ程度の圧力で充満させ、そのスパッタ装置内のシリコン基板１を装着するステージに高周波電力を印加することによってプラズマを発生させ、シリコン基板１に衝突するアルゴンイオンによってシリコン基板１の第２の表面１ｂがエッチングされるというものである。同一のスパッタ装置内で、この逆スパッタ処理に引き続いて成膜処理を行うことで、界面を清浄に保つことができる。
【００６０】
このようにして形成しためっきシード膜１０を電極として、めっき法により貫通電極及びシリコン基板１の第２の表面１ｂ上に配線の一例となるＣｕからなるめっき膜１１を形成する。
【００６１】
その後、フォトレジスト層４の形成とウエットエッチングとにより、不要な部分のバリアメタル膜９と、めっきシード膜１０と、めっき膜１１とを除去し、シリコン基板１の第２の表面１ｂ上に配線を形成する。この際、前述の溝６は元来配線パターン２１ではないところに配置されているので、このエッチング処理によって、溝６に一旦形成された膜は除去される。この配線の一部に実装用のはんだボール１２を搭載した状態が図１０である。
【００６２】
ここまでの工程で、半導体装置１０２の所望の機能は形成され、次に、個片化のためにダイシングを行う。予め決められたダイシングラインＤ．Ｌ．に沿って割断し、個片化を行う。
【００６３】
このような製造方法によって図１１に示す半導体装置１０２が形成される。
【００６４】
本発明の第２実施形態によれば、半導体装置１０２をダイシングにより個片化した際に、ダイシングラインＤ．Ｌ．で前述の溝６の一部である段差６ｂが露出するような形状をとることで、膜剥がれの発生そのものを抑制することができて、半導体装置１０２の信頼性を高めることができる。
【００６５】
さらに、段差６ｂを形成するための開口６ａをレジストパターンに形成するといったようにレジストパターンに工夫を加えるだけで、製造方法そのものは従来のものが使用できるので、製造コストを増やさずに製品性能を高めることができる。
【００６６】
なお、上記様々な実施形態のうちの任意の実施形態を適宜組み合わせることにより、それぞれの有する効果を奏するようにすることができる。
【産業上の利用可能性】
【００６７】
本発明の半導体装置及びその製造方法を用いることで、主に貫通電極を有する半導体装置における信頼性向上を実現することができる。また、本発明の実施形態では貫通電極を有する半導体装置を具体例として挙げているが、凹凸形状を持つ基板に対して、スパッタリングなどの真空プロセスを用いて薄膜を形成する際にも有用であり、例えばインクジェットプリンタヘッドに代表される立体形状物への成膜にも応用できる内容である。
【符号の説明】
【００６８】
１、５１ シリコン基板
１０１，１０２ 半導体装置
１ａ 第１の表面
１ｂ 第２の表面
２、５２ 第１の絶縁膜
３、５３ パッド電極
４ フォトレジスト層
５、５６ 貫通電極用ビアホール
５ａ 開口
６，６０１，６０２，６０３，６０４ 溝
６ａ 開口
６ｂ 段差
７、５５ 第２の絶縁膜
８ 溝の底部
９、５８ バリアメタル膜
１０、５９ めっきシード膜
１１、５７ めっき膜
１２、６２ はんだボール
２０ 貫通電極
２１ 配線パターン
５４ サポート用ガラス
６０ 緩衝層
６１ ソルダーマスク
Ｄ.Ｌ. ダイシングライン
【技術分野】
【０００１】
本発明は、基板を貫通して基板の表裏の配線を電気的に接続するいわゆる貫通電極に関して、ダイシング等で半導体装置を個片化する際に加工のダメージ又は膜の残留応力などに起因して発生する、基板上の膜の剥離を抑制することができる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置における三次元配線方法として、三次元貫通電極形成技術に関する開発が盛んに行われている。三次元貫通電極とは、シリコン基板表面側に形成された電極若しくは配線を、基板の裏面側から基板を貫通して穿孔された穴を介して基板裏面側に引き出し、基板裏面において再配線と実装用のバンプを設けたものである。この構成により、従来のワイヤーボンディングによる配線に比べて配線長が短くなることで、より高周波の信号伝送が可能になる。また、ワイヤーの引き回しが必要なくなるためにパッケージの小型化も同時に実現することができる（たとえば、特許文献１参照。）。
【０００３】
ここで、従来の三次元貫通電極を用いた半導体装置の構造及び製造方法について、図１３を用いて説明する。
【０００４】
図１３は、貫通電極と実装用はんだボールとを一つずつ具備している半導体装置の断面図を２つ並べたものである。第１の表面５１ａに機能デバイスが形成されたシリコン基板５１を、サポート用ガラス５４に接着剤（図示していない）を用いて貼り合わせる。ここで、機能デバイスとは、前半工程である拡散工程において形成されたトランジスタ又はフォトダイオードなどである。前述の第１の表面５１ａには、パッシベーション用の第１の絶縁膜５２及び配線用のパッド電極５３が形成されている。
【０００５】
通常は、この状態で、バックグラインド工法により、第１の表面５１ａの反対面である第２の表面５１ｂ側から研削加工を行い、シリコン基板５１を薄板化する。この際の加工量は、貫通電極による配線長や、最終半導体装置をサポート用ガラス５４から剥離した際の取扱性などを考慮して決定される。一般に、おおむねシリコン基板５１を２５０μｍ前後の厚みに仕上げることが多い。
【０００６】
このように薄板化されたシリコン基板５１の第２の表面５１ｂから、主にドライエッチング法により加工して、貫通電極用ビアホール５６を形成する。
【０００７】
次に、後に形成する導電性の膜と、シリコン基板５１との間を電気的に絶縁するために、第２の絶縁膜５５を形成する。この第２の絶縁膜５５の形成方法としては、ビアホールなどの複雑な立体形状に対してもカバレッジ性が良いとされているＣＶＤ法が用いられるのが一般的である。
【０００８】
さらに、前述した両者の間の材料の拡散を絶縁するために、バリアメタル膜５８を形成する。バリアメタル膜５８の材料としては、Ｔｉ又は、ＴｉＮ、又は、Ｔｉ若しくはＴｉＮの積層膜を用いることが多い。さらにその上に、めっきの際の電極となるめっきシード膜５９を形成する。めっきシード膜５９としては、Ｃｕを選択することが多い。なお、バリアメタル膜５８とめっきシード膜５９は同一のスパッタリング装置内で一括形成されることが多い。
【０００９】
このようにして形成されためっきシード膜５９を電極として、めっき膜５７が形成される。その後、フォトレジストとエッチング処理によって、シリコン基板５１の第２の表面５１ｂ上に配線パターンが形成される。
【００１０】
さらにその上に、保護層としてソルダーマスク６１が形成され、そのソルダーマスク６１に形成された開口部に実装用のはんだボール６２が配置される。なお、この事例においては、実装時の衝撃がこの半導体装置に与える影響を緩和すべく、はんだボール６２の下部に緩衝層６０を設けている。
【００１１】
このようにして製造された半導体装置は、レーザなどを用いたダイシング加工により個片化される。ダイシングによる加工除去部（ダイシングライン）は、図１３中にＤ．Ｌ．と示した部分である。ダイシング加工により個片化された半導体装置を、さらに、サポート用ガラス５４から剥離することで、貫通電極及び実装用はんだボールを具備した半導体装置を得ることができる。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００８−１６０１４２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、従来の構造では、ダイシングなどの機械加工を行う際、半導体装置に少なからずダメージを与えてしまう。その結果として、ダイシング端面のチップ欠け、又は、基板と薄膜の界面（図１３の６３を参照。）での膜剥がれなどの不良現象が発生する。
【００１４】
特に膜剥がれについては、個片化することによって膜の応力変形に対する自由度が増え、結果としてダイシング端面のシリコン基板５１との界面６３から剥離が始まることがある。この端面から発生した膜剥がれが、半導体装置の内部すなわち配線などが形成されている部分にまで伝播すると、デバイスとして機能しなくなってしまう。この現象が長期間にわたって徐々に進行するものであれば、製品の信頼性を著しく低下させることとなる。
【００１５】
本発明の目的は、上記問題を解決することにあって、基板の膜の剥離を抑制することができる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１６】
上記目的を達成するために、本発明の第１態様は、基板と、前記基板を厚み方向に貫通して貫通電極を構成する貫通穴と、前記基板の一方の面に配置された配線パターンと、前記貫通電極と前記基板とを電気的に絶縁する絶縁膜と、前記基板の前記一方の面の角に少なくとも配置された凹部と、を有することを特徴とする。
【００１７】
また、上記目的を達成するために、本発明の第２態様は、基板を厚み方向に貫通して貫通電極を構成する貫通穴と、前記基板の一方の面に配置された配線パターンと、前記一方の面に配置されて前記貫通電極と前記基板とを電気的に絶縁する絶縁膜とを有する半導体装置の製造方法において、ドライエッチング処理を行うためのフォトレジスト層の形成において、前記貫通穴を形成するための貫通穴形成用開口と、該半導体装置の外周部に沿ったダイシングラインよりも内側に凹部を形成するための凹部形成用の開口とを有するフォトレジスト層を形成する工程と、前記開口の寸法差を利用して、前記貫通穴の深さが前記基板の厚みと等しくなったとき、前記凹部の深さが前記基板の厚みよりも小さくなるようにドライエッチング加工を行う工程と、を具備することを特徴とする。
【発明の効果】
【００１８】
本発明によれば、基板の膜剥がれを抑制することができる半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の第１実施形態に係る半導体装置の製造方法を説明する断面図
【図２】本発明の第１実施形態に係る半導体装置の製造方法を説明する断面図
【図３】本発明の第１実施形態に係る半導体装置の製造方法を説明する断面図
【図４】本発明の第１実施形態に係る半導体装置の製造方法を説明する断面図
【図５】本発明の第１実施形態に係る半導体装置の製造方法を説明する断面図
【図６Ａ】本発明の第１実施形態に係る半導体装置の製造方法を説明する平面図
【図６Ｂ】本発明の第１実施形態の変形例に係る半導体装置の製造方法を説明する平面図
【図７】本発明の第２実施形態に係る半導体装置の製造方法を説明する断面図
【図８】本発明の第２実施形態に係る半導体装置の製造方法を説明する断面図
【図９】本発明の第２実施形態に係る半導体装置の製造方法を説明する断面図
【図１０】本発明の第２実施形態に係る半導体装置の製造方法を説明する断面図
【図１１】本発明の第２実施形態に係る半導体装置の製造方法を説明する断面図
【図１２Ａ】本発明の第２実施形態に係る半導体装置の製造方法を説明する平面図
【図１２Ｂ】本発明の第２実施形態の変形例に係る半導体装置の製造方法を説明する平面図
【図１３】従来技術（特許文献１）による製造方法を説明する断面図
【図１４Ａ】本発明の第１実施形態に係る角部近傍の溝の例を示す図
【図１４Ｂ】本発明の第１実施形態に係る角部近傍の溝の別の例を示す図
【図１４Ｃ】本発明の第１実施形態に係る角部近傍の溝の別の例を示す図
【図１４Ｄ】本発明の第１実施形態に係る角部近傍の溝の別の例を示す図
【発明を実施するための形態】
【００２０】
以下に、本発明にかかる実施形態を図面に基づいて説明する。
【００２１】
（第１実施形態）
まず、本発明の第１実施形態の半導体装置１０１の構成について、図５を用いて説明する。この図５は、最終チップ形状の半導体装置１０１の縦断面図を表している。ここで、最終チップ形状とは、ウエハ状態で貫通電極２０を形成する工程と、はんだボール１２を配置する工程とを経て、ダイシングにより個片化された後、サポート用のガラス基板から剥離された状態のチップの形状である。
【００２２】
図５においては、簡単のために、半導体装置１０１のチップに貫通電極２０を１個のみ配置した構成としているが、実際は、半導体装置１０１のチップに貫通電極２０が数百から数千個配置される。この図５の左右の端面がダイシングにより切り離された面である。シリコン基板１は、第１の表面（図５の下面）１ａに例えばトランジスタ又はフォトダイオード（いずれも図示していない）などの機能デバイスを搭載したものであり、一例としてのＢＰＳＧ（Boron Phosphorus Silicon Glass)などの第１の絶縁膜２に保護される形で、パッド電極３が形成されている。このパッド電極３に対して、シリコン基板１の第２の表面（図５の上面）１ｂから貫通電極用ビアホール（貫通穴）５をドライエッチングで加工し、後で形成される貫通電極２０とシリコン基板１を電気的に絶縁するＳｉＯ２又はＳｉＮｘに代表される第２の絶縁膜７及び構成元素の相互拡散を防止するバリアメタル膜９及びめっきシード膜１０を形成し、さらに、めっきシード膜１０を電極としてめっき膜１１を形成して、貫通電極２０としている。シリコン基板１の第２の表面１ｂ上にある、バリアメタル膜９と、めっきシード膜１０と、めっき膜１１とは、フォトレジスト等を利用して配線パターン２１に加工される。この配線パターン２１の所定の位置に実装用のはんだボール１２が設置され、この半導体装置１０１の機能としては完成する。
【００２３】
ここで従来の貫通電極を持った半導体装置との違いは、この第１実施形態の半導体装置１０１では、半導体装置１０１のチップの外周部に形成された、絶縁膜はがれ防止用凹部の一例としての溝（グルーブ）６の有無である。シリコン基板１の第２の表面１ｂ側から見た形態を図６Ａに示す。この図６Ａのように、溝６が半導体装置１０１の４つの角部近傍に、一例として、Ｌ字状に形成されている。この図６Ａでは、Ｌ字状に屈曲した溝６は、半導体装置１０１の角部分の近傍に、この角部分を構成する２つの端面とＬ字状の溝６のそれぞれの直線部分の中心線とが互いに平行に配置されている。この溝６の機能は、図６Ａの端面、つまり、ダイシング加工によって露出した、例えばシリコン基板１と第２の絶縁膜７との間に発生した膜剥がれが、半導体装置１０１の内部に伝播するのを防ぐという機能である。
【００２４】
この溝６は、半導体装置１０１の外周に沿ってかつ外周の全周にわたって形成されることが、膜剥がれの伝播防止をより確実にする観点からは好ましい（図６Ｂ参照）。しかしながら、この第１実施形態においては、半導体装置１０１の外周の全周ではなく、図６Ａに示すように角部近傍にのみ形成されている。その１つの理由としては、前述の膜剥がれは、例えば薄膜の残留応力が集中する角部から発生しやすいため、角部近傍にのみ形成すれば、膜剥がれの伝播防止を大幅に減少させることができるためである。また、別の理由としては、半導体装置１０１の外周には貫通電極２０を具備した取り出し用電極が多数配置されるため、電極の配置状態によっては、半導体装置１０１の外周の全周に溝形成用のスペースが十分とれないこともあるためである。また、さらに別の理由としては、溝６を外周の全周にわたって形成した場合は、端部と溝６との間で完全に剥離してしまった薄膜が落下する可能性があるが、これを防ぐためでもある。
【００２５】
この溝６は、貫通電極用ビアホール５に比べて開口幅が十分に小さいため、第２の絶縁膜７が溝６の底部にまで到達せず、事実上、第２の絶縁膜７は、この溝６の底部において非連続となっている。従って、ダイシングラインＤ．Ｌ．から膜剥がれが発生したとしても、この溝６によって膜剥がれの進行が停止するのである。
【００２６】
また、予め実験などを行って膜剥がれの傾向を調べておき、膜剥がれの傾向に基づいて、角部近傍にのみ形成された溝６を、図１４Ａ〜図１４Ｄに示すように様々な形状とすることも考えられる。
【００２７】
図１４Ａでは、半導体装置１０１の各角部に対して、１つのＬ字状の溝６ではなく、一対の直線の溝６０１を、中心線が互いに直交し、かつ、一対の直線の溝６０１の端部同士に間隔が少し空くように形成したものである。この図１４Ａでは、一対の直線の溝６０１は、半導体装置１０１の角部分の近傍に、この角部分の端面とそれぞれ中心線が平行に配置されている。図１４Ａの構成では、シリコン基板１上の溝６０１の占有領域が狭いので、シリコン基板１の外縁近傍までチップやビアホール５などが形成された場合に有効である。
【００２８】
図１４Ｂでは、図１４Ａの一対の直線の溝６０１の他方の端部間を結ぶように、別の直線の溝６０２が配置されて、合計３本の直線の溝６０１，６０２で、頂点に隙間をもたせつつ三角形を描くように形成されている。図１４Ｂの構成では、それぞれの角部分において連続しない溝６０１，６０２が３つずつ形成されているので、より確実に膜剥がれの伝播を防止することができる。
【００２９】
図１４Ｃでは、半導体装置１０１の各角部に対して、１つのＬ字状の溝６ではなく、１つの湾曲した円弧状の溝６０３を形成している。図１４Ｄでは、半導体装置１０１の各角部に対して、１つの湾曲した円弧状の溝６０３の代わりに、３本の直線で屈曲した溝６０４を形成している。図１４Ｃや１４Ｄの構成は、溝６０３，６０４が１本であるため、溝６０３，６０４の形成が容易である。
【００３０】
このように、図１４Ａ〜図１４Ｄに示すように、溝６０１，６０２，６０３，６０４を様々な形状とすることで、少ないスペースに形成された溝６０１，６０２，６０３，６０４で、より効率的に、膜剥がれを防止することも可能であると考えられる。
【００３１】
なお、溝６，６０１，６０２，６０３，６０４の深さについては、シリコン基板１の厚み未満で、シリコン基板１を貫通しない程度の深さであれば良い。溝６，６０１，６０２，６０３，６０４の深さは、溝６，６０１，６０２，６０３，６０４を形成するためのフォトレジストの開口幅やエッチングプロセスの条件により決定される。そのため、形成された溝６，６０１，６０２，６０３，６０４の深さがシリコン基板１の厚み未満になるようにこれらの開口幅や条件を調整する。この構成の寸法及び材料など詳細については、次に製造方法の説明に交えて示す。
【００３２】
図１から図５は、本第１実施形態における半導体装置１０１の製造工程の概略を示したものである。これらの図を用いながら、本第１実施形態における製造工程を説明する。
【００３３】
本第１実施形態の製造工程の特徴は、簡単に言えば、フォトレジスト層（レジストパターン）４を形成する工程と、ドライエッチング加工を行う工程とを備えるようにしたものである。
【００３４】
ここで、フォトレジスト層４を形成する工程は、ドライエッチング処理を行うためのレジストパターンの形成において、最終的に個片化される１つの半導体装置１０１の外周部に沿い、かつこの半導体装置１０１を個片化するダイシング加工ラインＤ．Ｌ．よりも内側に、開口６ａを有するフォトレジスト層４を形成する工程である。開口６ａは、同一レジストパターンに貫通電極用ビアホール５を形成するためのレジスト貫通穴形成用の開口５ａの開口径よりも小さい幅を持ちかつループ状（枠状）に若しくは部分的に連続する溝６（ここの製造方法の説明では、溝６，６０１，６０２，６０３，６０４を代表して「溝６」として説明をする。）を、形成するためのものである。
【００３５】
また、ドライエッチング加工を行う工程は、開口５ａ，６ａの寸法の差異により発生する局所的なエッチング加工レートの差を利用して、貫通電極用ビアホール５の深さがシリコン基板１の厚みと等しくなったとき、半導体装置１０１の外周部に沿って形成される溝６の深さがシリコン基板１の厚みよりも小さくなるように、ドライエッチング加工を行う工程である。以下、これらを詳細に説明する。 半導体製造における拡散工程が完了したウエハを、サポート用ガラス基板に接着剤を用いて貼り合せ、バックグラインドにより半導体の基板（一例としてのシリコン基板１）の薄板化を行う。第１実施形態の一実施例としては、シリコン基板１の厚みを２５０μｍまで加工した。
【００３６】
次に、シリコン基板１のバックグラインド加工を行った面に、貫通電極用ビアホール５を形成するためのフォトレジスト層４を形成する。図１はフォトレジスト層４を形成した状態を表している。シリコン基板１の第１の表面１ａには第１の絶縁膜２とパッド電極３とが形成されており、第１の絶縁膜２が接着剤（図示せず）を介してサポート用ガラス基板（図示せず）に貼り合せられている。本実施例での第１の絶縁膜２は一例としてＢＰＳＧを主とするものであり、パッド電極３は一例としてＡｌを主な構成元素とするものである。シリコン基板１の第２の表面１ｂにフォトレジスト層４を形成するとき、貫通電極用ビアホール５を加工するための一例として円形のビアホール形成用の開口５ａをフォトレジスト層４に形成している。その開口５ａは、一例として直径８０μｍの円形の開口としている。図１中にＤ．Ｌ．（ダイシングライン）と示した２本の２点鎖線で挟まれた領域は、最終的に個片化を行う際にダイシング加工によって除去される部分である。このダイシングラインＤ．Ｌ．の近傍の両側に、溝６を形成するための開口６ａを設ける。この開口６ａは幅２０μｍであり、ダイシングラインＤ．Ｌ．から５０〜５００μｍ程度の位置に、ダイシングラインＤ．Ｌ．に沿って線状に形成されている。溝６がシリコン基板１を貫通しないようにするため、この開口６ａの開口幅を、貫通電極用ビアホール５の開口径の半分以下にし、十分に小さく設計することが重要である。併せて、フォトレジスト層４の形成精度、及び、溝６の内部の特に底に近い部分には極力膜が形成されないという機能を考慮すると、開口６ａの開口幅寸法は、一例として、およそ５μｍ以上、５０μｍ以下に設計するのが好ましい。
【００３７】
次いで、前述のフォトレジスト層４を用いてドライエッチング法により加工を行う。まず始めに、貫通電極用ビアホール５がシリコン基板１を貫通して第１の絶縁膜２が露出するまで、シリコン基板１のエッチングを行う。第１の絶縁膜２が露出した後に、シリコン基板１のドライエッチングで使用するガスを、絶縁膜エッチング用のガスに切り替えて、パッド電極３が露出するまで第１の絶縁膜２のエッチングを行う。このときの状態を示しているのが図２である。本実施例においては、貫通電極用ビアホール５の直径は、一例として、開口（図２のフォトレジスト層４の上面での開口）５ａでおよそ１００μｍ、パッド電極３の直上の貫通電極用ビアホール５でおよそ８０μｍであった。一方、本実施例においては、同時に、溝６も開口５ａの周囲に形成されており、このときの溝６の開口幅は、一例として、およそ２０μｍ、深さはおよそ１００μｍであった。
【００３８】
次いで、フォトレジスト層４をシリコン基板１の第２の表面１ｂから除去し、後で形成される貫通電極２０とシリコン基板１とを電気的に絶縁するために、ＣＶＤ法によりＳｉＯ２を第２の絶縁膜７として成膜し、さらにパッド電極３上に成膜されたＳｉＯ２膜の第２の絶縁膜７をドライエッチング法により部分的に除去する。このとき、フォトレジストは用いず、シリコン基板１の第２の表面１ｂ側の全面をエッチングするエッチバックという方法を用いる。この状態を示しているのが図３である。貫通電極用ビアホール５の内部の側壁面及びシリコン基板１の第２の表面１ｂに、第２の絶縁膜７がそれぞれ形成されている。このとき、溝６の内部にも第２の絶縁膜７が形成されるが、比較的開口幅が小さいので、特に溝６の底部８の付近にはほとんど膜が形成されない。さらに、エッチバックによって、溝６の底部８の膜は除去される。つまり、第２の絶縁膜７は、溝６において、分断された状態になるということである。
【００３９】
その後、スパッタリング法によって、拡散を防止するバリアメタル膜９の一例であるＴｉと、めっきシード膜１０の一例であるＣｕとの成膜を行う。この成膜を行うにあたって、パッド電極３とバリアメタル膜９及びめっきシード膜１０は接触抵抗が限りなく小さい接続、すなわちオーミックな接合が必要である。ここで、界面に自然酸化層があると機能を低下させてしまうので、クリーニング工程として、逆スパッタを実施する。
【００４０】
逆スパッタは、スパッタ装置内にアルゴンなどの不活性ガスを一例として１Ｐａ程度の圧力で充満させ、そのスパッタ装置内のシリコン基板１を装着するステージに高周波電力を印加することによってプラズマを発生させ、シリコン基板１に衝突するアルゴンイオンによってシリコン基板１の第２の表面１ｂがエッチングされるというものである。同一のスパッタ装置内で、この逆スパッタ処理に引き続いて成膜処理を行うことで、界面を清浄に保つことができる。
【００４１】
このようにして形成しためっきシード膜１０を電極として、めっき法により貫通電極２０及びシリコン基板１の第２の表面上１ｂに配線の一例となるＣｕからなるめっき膜１１を形成する。
【００４２】
その後、フォトレジストの形成とウエットエッチングとにより、不要な部分のバリアメタル膜９と、めっきシード膜１０と、めっき膜１１とを除去し、シリコン基板１の第２の表面１ｂ上に配線を形成する。この際、前述の溝６は、元来の配線パターン２１ではないところに配置されているので、このエッチング処理によって、溝６に一旦形成された膜は除去される。この配線の一部に実装用のはんだボール１２を搭載した状態が図４である。
【００４３】
ここまでの工程で、半導体装置１０１の所望の機能は形成され、次に、個片化のためにダイシングを行う。予め決められたダイシングラインＤ．Ｌ．に沿って割断し、個片化を行う。
【００４４】
このような製造方法によって図５に示す半導体装置１０１が形成される。
【００４５】
本発明の第１実施形態によれば、半導体装置１０１をダイシングにより個片化した際に、仮にそのダイシング加工の端面から膜剥がれが発生したとしても、半導体装置１０１の内部に伝播させずに、ダイシングラインＤ．Ｌ．のすぐ内側に設けられた溝６で膜剥がれの伝播が止まり、半導体装置１０１のデバイス本来の機能には影響を及ぼさないため、半導体装置１０１の信頼性を高めることができる。
【００４６】
さらに、溝６を形成するための開口６ａをレジストパターンに形成するといったようにレジストパターンに工夫を加えるだけで、製造方法そのものは従来のものが使用できるので、製造コストを増やさずに製品性能を高めることができる。
【００４７】
（第２実施形態）
第２実施形態の半導体装置１０２の構成について、図１１を用いて説明する。この図１１は、ウエハ状態で貫通電極２０を形成する工程と、はんだボールを配置する工程とを経て、ダイシングにより個片化された後、サポート用ガラス基板から剥離された最終チップ形状の半導体装置１０２の縦断面図を表している。この図１１の左右の端面がダイシングにより切り離された面である。
【００４８】
シリコン基板１は第１の表面１ａに例えばトランジスタ又はフォトダイオード（いずれも図示していない）などの機能デバイスを搭載したものであり、一例としてのＢＰＳＧなどの第１の絶縁膜２に保護される形で、パッド電極３が形成されている。このパッド電極３に対して、シリコン基板１の第２の表面（図１１の上面）１ｂから、貫通電極用ビアホール（貫通穴）５をドライエッチングで加工し、後で形成される貫通電極２０とシリコン基板１を電気的に絶縁するＳｉＯ２又はＳｉＮｘに代表される第２の絶縁膜７及び構成元素の相互拡散を防止するバリアメタル膜９及びめっきシード膜１０を形成し、さらに、めっきシード膜１０を電極としてめっき膜１１を形成して、貫通電極２０としている。シリコン基板１の第２の表面１ｂ上にある、バリアメタル膜９と、めっきシード膜１０と、めっき膜１１とは、フォトレジスト等を利用して配線パターン２１に加工される。この配線パターン２１の所定の位置に実装用のはんだボール１２が設置され、この半導体装置１０２の機能としては完成する。
【００４９】
ここで従来の貫通電極を持った半導体装置との違いは、この第２実施形態の半導体装置１０２では、半導体装置１０２のチップの外周部に形成された、絶縁膜はがれ防止用凹部の一例としての段差６ｂである。この段差６ｂは、シリコン基板１の第２の表面１ｂに形成された凹部である。具体的には、この段差６ｂは、後述するように、溝（グルーブ）６を形成した後、例えばダイシングのブレード端面が溝６の中心線を通って切断加工したことで形成されるものである。この段差６ｂは、半導体装置１０２の４つの角部に、一例として、Ｌ字状に形成されている。シリコン基板１の第２の表面１ｂ側から見た形態を図１２Ａに示す。
【００５０】
この段差６ｂの機能は、シリコン基板１とその上に成膜される第２の絶縁膜７との密着力を強化するものである。この段差６ｂの部分は、端部に近づくほど第２の絶縁膜７の膜厚が薄くなっており、第２の絶縁膜７の残留応力による膜剥がれに対しては有利に働いており、さらにコーナー部を有するためアンカー効果による密着力の強化も期待できる構造である。この段差６ｂは、図１２Ｂに示すように、半導体装置１０２の外周に沿ってかつ外周の全周にわたって形成することで、より膜剥がれの伝播防止の信頼性が向上する。
【００５１】
なお、段差６ｂの高さ（シリコン基板１の第２の表面１ｂに対する段差６ｂの高さ）については、シリコン基板１の厚み未満で、かつシリコン基板１を貫通しない程度であれば良い。この段差６ｂの高さは、段差６ｂの基となる溝６を形成するためのフォトレジストの開口幅やエッチングプロセスの条件により決定されるので、形成された段差６ｂの高さがシリコン基板１の厚み未満になるように、これらの開口幅や条件を調整する。この構成の寸法及びは材料など詳細については、次に製造方法の説明に交えて示す。
【００５２】
図７から図１１は第２実施形態における半導体装置１０２の製造過程の概略を示したものである。これらの図を用いながら説明する。
【００５３】
この製造方法の特徴は、簡単に言えば、フォトレジスト層４を形成する工程と、ドライエッチング加工を行う工程を備えることである。ここで、フォトレジスト層４を形成する工程は、ドライエッチング処理を行うためのレジストパターンの形成において、最終的に個片化される１つの半導体装置１０２の外周部に沿い、かつこの半導体装置１０２を個片化するダイシングラインＤ．Ｌ．と重なるように、同一レジストパターンに貫通電極用ビアホール５を形成するためのビアホール形成用の開口５ａの開口半径よりも小さい幅を持ちかつ段差６ｂを形成するための開口６ａを有するフォトレジスト層４を形成する工程である。また、ドライエッチング加工を行う工程は、開口６ａの寸法の差異により発生する局所的なエッチング加工レートの差を利用して、貫通電極用ビアホール５の深さがシリコン基板１の厚みと等しくなったとき、この半導体装置１０２の外周に沿って形成される段差６ｂの深さがシリコン基板１の厚みよりも小さくなるようにドライエッチング加工を行う工程である。以下、これらを詳細に説明する。
【００５４】
半導体製造における拡散工程が完了したウエハを、サポート用ガラス基板に接着剤を用いて貼り合せ、バックグラインドにより半導体の基板（一例としてのシリコン基板１）の薄板化を行う。第２実施形態の一実施例として、シリコン基板１の厚みを２５０μｍまで加工した。
【００５５】
次に、シリコン基板１のバックグラインド加工を行った面に、貫通電極用ビアホール５を形成するためのフォトレジスト層４を形成する。図７はフォトレジスト層４を形成した状態を表している。シリコン基板１の第１の表面１ａには第１の絶縁膜２とパッド電極３とが形成されており、第１の絶縁膜２が接着剤（図示せず）を介してサポート用ガラス基板（図示せず）に貼り合せられている。本実施例での第１の絶縁膜２は一例としてＢＰＳＧを主とするものであり、パッド電極３は一例としてＡｌを主な構成元素とするものである。シリコン基板１の第２の表面１ｂにフォトレジスト層４を形成するとき、貫通電極用ビアホール５を加工するための一例として円形の開口５ａをフォトレジスト層４に形成している。その開口５ａは、一例として直径８０μｍの円形の開口としている。図７中にＤ．Ｌ．（ダイシングライン）と示した２本の２点鎖線で挟まれた領域は、最終的に個片化を行う際にダイシング加工によって除去される部分である。このダイシングラインＤ．Ｌ．に重なるように、すなわちダイシングの加工除去部の端がフォトレジスト層４の開口６ａの中心線沿いになるように、溝６を形成するための開口６ａを設ける。この開口６ａの開口は幅２０μｍであり、ダイシングラインＤ．Ｌ．に沿って形成されている。溝６がシリコン基板１を貫通しないようにするため、この開口６ａの開口幅を、貫通電極用ビアホール５の開口径の半分以下と十分に小さく設計することが重要である。併せて、フォトレジスト層４の形成精度、及び、溝６の内部の特に底に近い部分には極力膜が形成されないという機能を考慮すると、開口６ａの開口幅寸法は、一例として、およそ５μｍ以上、５０μｍ以下に設計するのが好ましい。さらに、製造後の半導体装置１０２に残った段差６ｂの幅としては、溝６の中心線で切断されたとすると、開口６ａの開口幅の半分であるから、貫通電極用ビアホール５の開口径の４分の１以下となる。これらの条件を複合させて、開口６ａの開口幅寸法が決定される。
【００５６】
次いで、前述のフォトレジスト層４を用いてドライエッチング法により加工を行う。まず始めに、貫通電極用ビアホール５がシリコン基板１を貫通して第１の絶縁膜２が露出するまで、シリコン基板１のエッチングを行い、後に、シリコン基板１のドライエッチングで使用するガスを、絶縁膜エッチング用のガスに切り替えて、パッド電極３が露出するまで第１の絶縁膜２のエッチングを行う。このときの状態を示しているのが図８である。本実施例においては、貫通電極用ビアホール５の直径は、一例として、開口（図８のフォトレジスト層４の上面での開口）５ａでおよそ１００μｍ、パッド電極３の直上の貫通電極用ビアホール５でおよそ８０μｍであった。一方、本実施例においては、同時に、溝６も形成されており、このときの溝６の開口幅は、一例として、およそ２０μｍ、深さはおよそ１００μｍであった。
【００５７】
次いで、フォトレジスト層４をシリコン基板１の第２の表面１ｂから除去し、後で形成される貫通電極２０とシリコン基板１とを電気的に絶縁するために、ＣＶＤ法によりＳｉＯ２を第２の絶縁膜７として成膜し、さらにパッド電極３上に成膜されたＳｉＯ２膜の第２の絶縁膜７をドライエッチング法により部分的に除去する。このとき、フォトレジストは用いず、シリコン基板１の第２の表面１ｂ側の全面をエッチングするエッチバックという方法を用いる。この状態を示しているのが図９である。貫通電極用ビアホール５の内部の側壁面及びシリコン基板１の第２の表面１ｂに第２の絶縁膜７がそれぞれ形成されている。このとき、溝６の内部にも第２の絶縁膜７が形成されるが、比較的開口幅が小さいので、特に溝６の底部８の付近にはほとんど膜が形成されない。さらに、エッチバックによって、溝６の底部８の膜は除去される。つまり、第２の絶縁膜７は、溝６において、分断された状態になるということである。
【００５８】
その後、スパッタリング法によって、拡散を防止するバリアメタル膜９の一例であるＴｉと、めっきシード膜１０の一例であるＣｕとの成膜を行う。この成膜を行うのにあたって、パッド電極３とバリアメタル膜９及びめっきシード膜１０は接触抵抗が限りなく小さい接続、すなわちオーミックな接合が必要であり、界面に自然酸化層があると機能を低下させてしまうので、クリーニング工程として、逆スパッタを実施する。
【００５９】
逆スパッタは、スパッタ装置内にアルゴンなどの不活性ガスを一例として１Ｐａ程度の圧力で充満させ、そのスパッタ装置内のシリコン基板１を装着するステージに高周波電力を印加することによってプラズマを発生させ、シリコン基板１に衝突するアルゴンイオンによってシリコン基板１の第２の表面１ｂがエッチングされるというものである。同一のスパッタ装置内で、この逆スパッタ処理に引き続いて成膜処理を行うことで、界面を清浄に保つことができる。
【００６０】
このようにして形成しためっきシード膜１０を電極として、めっき法により貫通電極及びシリコン基板１の第２の表面１ｂ上に配線の一例となるＣｕからなるめっき膜１１を形成する。
【００６１】
その後、フォトレジスト層４の形成とウエットエッチングとにより、不要な部分のバリアメタル膜９と、めっきシード膜１０と、めっき膜１１とを除去し、シリコン基板１の第２の表面１ｂ上に配線を形成する。この際、前述の溝６は元来配線パターン２１ではないところに配置されているので、このエッチング処理によって、溝６に一旦形成された膜は除去される。この配線の一部に実装用のはんだボール１２を搭載した状態が図１０である。
【００６２】
ここまでの工程で、半導体装置１０２の所望の機能は形成され、次に、個片化のためにダイシングを行う。予め決められたダイシングラインＤ．Ｌ．に沿って割断し、個片化を行う。
【００６３】
このような製造方法によって図１１に示す半導体装置１０２が形成される。
【００６４】
本発明の第２実施形態によれば、半導体装置１０２をダイシングにより個片化した際に、ダイシングラインＤ．Ｌ．で前述の溝６の一部である段差６ｂが露出するような形状をとることで、膜剥がれの発生そのものを抑制することができて、半導体装置１０２の信頼性を高めることができる。
【００６５】
さらに、段差６ｂを形成するための開口６ａをレジストパターンに形成するといったようにレジストパターンに工夫を加えるだけで、製造方法そのものは従来のものが使用できるので、製造コストを増やさずに製品性能を高めることができる。
【００６６】
なお、上記様々な実施形態のうちの任意の実施形態を適宜組み合わせることにより、それぞれの有する効果を奏するようにすることができる。
【産業上の利用可能性】
【００６７】
本発明の半導体装置及びその製造方法を用いることで、主に貫通電極を有する半導体装置における信頼性向上を実現することができる。また、本発明の実施形態では貫通電極を有する半導体装置を具体例として挙げているが、凹凸形状を持つ基板に対して、スパッタリングなどの真空プロセスを用いて薄膜を形成する際にも有用であり、例えばインクジェットプリンタヘッドに代表される立体形状物への成膜にも応用できる内容である。
【符号の説明】
【００６８】
１、５１ シリコン基板
１０１，１０２ 半導体装置
１ａ 第１の表面
１ｂ 第２の表面
２、５２ 第１の絶縁膜
３、５３ パッド電極
４ フォトレジスト層
５、５６ 貫通電極用ビアホール
５ａ 開口
６，６０１，６０２，６０３，６０４ 溝
６ａ 開口
６ｂ 段差
７、５５ 第２の絶縁膜
８ 溝の底部
９、５８ バリアメタル膜
１０、５９ めっきシード膜
１１、５７ めっき膜
１２、６２ はんだボール
２０ 貫通電極
２１ 配線パターン
５４ サポート用ガラス
６０ 緩衝層
６１ ソルダーマスク
Ｄ.Ｌ. ダイシングライン
【特許請求の範囲】
【請求項１】
基板と、
前記基板を厚み方向に貫通して貫通電極を構成する貫通穴と、
前記基板の一方の面に配置された配線パターンと、
前記貫通電極と前記基板とを電気的に絶縁する絶縁膜と、
前記基板の前記一方の面の角に少なくとも配置された凹部と、を有する、
半導体装置。
【請求項２】
前記凹部が、前記基板の全周にわたって配置されている、
請求項１に記載の半導体装置。
【請求項３】
前記凹部は、その深さが前記基板の厚みよりも小さい溝部である、
請求項１または２に記載の半導体装置。
【請求項４】
前記溝部の幅は、前記一方の面に開口する前記貫通穴の開口径よりも小さい、
請求項３に記載の半導体装置。
【請求項５】
前記溝部の幅は、前記一方の面に開口する前記貫通穴の開口径の半分以下である、
請求項４に記載の半導体装置。
【請求項６】
前記凹部は、前記基板の厚みよりも小さく、かつ前記基板の端面沿いに直線的に配置された段差である、
請求項１または２に記載の半導体装置。
【請求項７】
前記段差において露出する前記基板の角が前記絶縁膜で覆われている、
請求項６に記載の半導体装置。
【請求項８】
基板を厚み方向に貫通して貫通電極を構成する貫通穴と、前記基板の一方の面に配置された配線パターンと、前記一方の面に配置されて前記貫通電極と前記基板とを電気的に絶縁する絶縁膜とを有する半導体装置の製造方法において、
ドライエッチング処理を行うためのフォトレジスト層の形成において、前記貫通穴を形成するための貫通穴形成用開口と、該半導体装置の外周部に沿ったダイシングラインよりも内側に凹部を形成するための凹部形成用の開口とを有するフォトレジスト層を形成する工程と、
前記開口の寸法差を利用して、前記貫通穴の深さが前記基板の厚みと等しくなったとき、前記凹部の深さが前記基板の厚みよりも小さくなるようにドライエッチング加工を行う工程と、を具備する、
半導体装置の製造方法。
【請求項９】
前記フォトレジスト層を形成するとき、前記凹部形成用の開口を、前記半導体装置の外周部に沿った前記ダイシングラインよりも内側に前記基板の全周にわたって形成したのち、前記ドライエッチング加工を行うことにより、前記凹部が、前記基板の全周にわたって配置されている、
請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記溝部の幅は、前記一方の面に開口する前記貫通穴の開口径よりも小さい、
請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記溝部の幅は、前記一方の面に開口する前記貫通穴の開口径の半分以下である、
請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記フォトレジスト層を形成するとき、前記凹部形成用の開口を、前記半導体装置の外周部に沿った前記ダイシングラインよりも内側に前記基板の全周にわたって形成したのち、前記ドライエッチング加工を行うことにより、前記凹部は、前記基板の厚みよりも小さく、かつ前記基板の端面沿いに直線的に配置された段差として形成される、
請求項８に記載の半導体装置の製造方法。
【請求項１】
基板と、
前記基板を厚み方向に貫通して貫通電極を構成する貫通穴と、
前記基板の一方の面に配置された配線パターンと、
前記貫通電極と前記基板とを電気的に絶縁する絶縁膜と、
前記基板の前記一方の面の角に少なくとも配置された凹部と、を有する、
半導体装置。
【請求項２】
前記凹部が、前記基板の全周にわたって配置されている、
請求項１に記載の半導体装置。
【請求項３】
前記凹部は、その深さが前記基板の厚みよりも小さい溝部である、
請求項１または２に記載の半導体装置。
【請求項４】
前記溝部の幅は、前記一方の面に開口する前記貫通穴の開口径よりも小さい、
請求項３に記載の半導体装置。
【請求項５】
前記溝部の幅は、前記一方の面に開口する前記貫通穴の開口径の半分以下である、
請求項４に記載の半導体装置。
【請求項６】
前記凹部は、前記基板の厚みよりも小さく、かつ前記基板の端面沿いに直線的に配置された段差である、
請求項１または２に記載の半導体装置。
【請求項７】
前記段差において露出する前記基板の角が前記絶縁膜で覆われている、
請求項６に記載の半導体装置。
【請求項８】
基板を厚み方向に貫通して貫通電極を構成する貫通穴と、前記基板の一方の面に配置された配線パターンと、前記一方の面に配置されて前記貫通電極と前記基板とを電気的に絶縁する絶縁膜とを有する半導体装置の製造方法において、
ドライエッチング処理を行うためのフォトレジスト層の形成において、前記貫通穴を形成するための貫通穴形成用開口と、該半導体装置の外周部に沿ったダイシングラインよりも内側に凹部を形成するための凹部形成用の開口とを有するフォトレジスト層を形成する工程と、
前記開口の寸法差を利用して、前記貫通穴の深さが前記基板の厚みと等しくなったとき、前記凹部の深さが前記基板の厚みよりも小さくなるようにドライエッチング加工を行う工程と、を具備する、
半導体装置の製造方法。
【請求項９】
前記フォトレジスト層を形成するとき、前記凹部形成用の開口を、前記半導体装置の外周部に沿った前記ダイシングラインよりも内側に前記基板の全周にわたって形成したのち、前記ドライエッチング加工を行うことにより、前記凹部が、前記基板の全周にわたって配置されている、
請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記溝部の幅は、前記一方の面に開口する前記貫通穴の開口径よりも小さい、
請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記溝部の幅は、前記一方の面に開口する前記貫通穴の開口径の半分以下である、
請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記フォトレジスト層を形成するとき、前記凹部形成用の開口を、前記半導体装置の外周部に沿った前記ダイシングラインよりも内側に前記基板の全周にわたって形成したのち、前記ドライエッチング加工を行うことにより、前記凹部は、前記基板の厚みよりも小さく、かつ前記基板の端面沿いに直線的に配置された段差として形成される、
請求項８に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２Ａ】
【図１２Ｂ】
【図１３】
【図１４Ａ】
【図１４Ｂ】
【図１４Ｃ】
【図１４Ｄ】
【図２】
【図３】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２Ａ】
【図１２Ｂ】
【図１３】
【図１４Ａ】
【図１４Ｂ】
【図１４Ｃ】
【図１４Ｄ】
【公開番号】特開２０１２−９４７３（Ｐ２０１２−９４７３Ａ）
【公開日】平成２４年１月１２日（２０１２．１．１２）
【国際特許分類】
【出願番号】特願２０１０−１４１２７０（Ｐ２０１０−１４１２７０）
【出願日】平成２２年６月２２日（２０１０．６．２２）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２４年１月１２日（２０１２．１．１２）
【国際特許分類】
【出願日】平成２２年６月２２日（２０１０．６．２２）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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