半導体装置及びその試験方法
【課題】同時に試験する半導体チップ数を増加して効率のよい半導体装置の試験を実現し、また、信頼性の高い半導体装置の試験を実現しうる半導体装置及びその試験方法を提供する。
【解決手段】半導体ウェーハ１０に形成され、半導体集積回路を含む半導体チップ領域１２と、半導体チップ領域１２に隣接して設けられたスクライブライン１４と、スクライブライン１４に半導体チップ領域１２の半導体集積回路と電気的に分離して形成され、半導体集積回路を試験する際に入力するテスタ信号を制御する試験用素子１８とを有し、半導体チップ領域１２の半導体集積回路と、試験用素子１８とは、プローブカード１６に設けられた配線を３８Ｌ、３８Ｒを介して互いに電気的に接続される。
【解決手段】半導体ウェーハ１０に形成され、半導体集積回路を含む半導体チップ領域１２と、半導体チップ領域１２に隣接して設けられたスクライブライン１４と、スクライブライン１４に半導体チップ領域１２の半導体集積回路と電気的に分離して形成され、半導体集積回路を試験する際に入力するテスタ信号を制御する試験用素子１８とを有し、半導体チップ領域１２の半導体集積回路と、試験用素子１８とは、プローブカード１６に設けられた配線を３８Ｌ、３８Ｒを介して互いに電気的に接続される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ウェーハに形成された半導体チップがウェーハ状態で試験される半導体装置及びその試験方法に関する。
【背景技術】
【０００２】
半導体装置の製造工程においては、テスタとプローブカードとを有するウェーハプローバを用いた試験が行われている（例えば特許文献１〜３を参照）。ウェーハプローバを用いた試験では、ウェーハ状態の半導体チップに対してプローブカードを介してテスタ信号を入力し、半導体チップからの出力信号に基づき、半導体チップの良否の判定が行われている。
【０００３】
近年、例えば半導体メモリの容量が増大する等、半導体装置の集積度の上昇に伴い、半導体装置の試験に要する時間が増加の一途を辿っており、その時間の短縮が要請されている。
【０００４】
半導体装置の試験に要する時間を短縮する手段としては、以下に述べるように、同時に試験する半導体チップ数を増加することが行われている。
【０００５】
まず、プローブカード上でテスタ信号を分離して複数の半導体チップに入力することが行われている。図５はプローブカード上でテスタ信号の分離が行われる半導体装置の試験方法を示す概略図である。
【０００６】
図示するように、プローブカード１００上には、テスタからテスタ信号が入力される１本の配線１０２当たり複数のプローブ針１０４ａ、１０４ｂが設けられている。図５では、１本の配線１０２当たり２本のプローブ針１０４ａ、１０４ｂが設けられている場合を示している。
【０００７】
試験時には、半導体ウェーハ１０６に形成された別個の半導体チップ１０８のパッド１１０に、複数のプローブ針１０４ａ、１０４ｂがそれぞれ接触する。テスタから配線１０２に入力されたテスタ信号は、配線１０２で分離されて複数のプローブ針１０４ａ、１０４ｂからそれぞれ別個の半導体チップ１０６に入力される。
【０００８】
こうして、プローブカード上でテスタ信号を分離することにより、同時に試験する半導体チップ数を増加することが行われている。
【０００９】
さらに、プローブカードに設けられた試験用素子を用いてテスタ信号の分離を制御することも行われている。図６はテスタ信号の分離を制御する試験用素子が設けられたプローブカードを用いた半導体装置の試験方法を示す概略図である。
【００１０】
図６（ａ）に示すように、プローブカードには、分離されたテスタ信号が出力されるプローブ針１０４ａ、１０４ｂの間に、テスタ信号の分離を制御する試験用素子１１２が設けられている。
【００１１】
試験時には、図５に示す場合と同様に、半導体ウェーハ１０６に形成された別個の半導体チップ１０８のパッド１１０に、複数のプローブ針１０４ａ、１０４ｂがそれぞれ接触する。そして、試験用素子１１２により、図６（ｂ）に示すように、テスタ信号を分離して複数の半導体チップ１０８にそれぞれ入力する場合と、図６（ｃ）及び図６（ｄ）に示すように、テスタ信号を分離せずにそのまま複数の半導体チップ１０８のいずれかに入力する場合とが切り替えられる。
【００１２】
また、半導体チップ自体に、テスタ信号を分離、圧縮するための試験用素子を作り込んでおくことも行われている。図７はテスタ信号を分離、圧縮する試験用素子が作り込まれた半導体チップを示す概略図である。
【００１３】
図示するように、半導体チップ１１４の入力側には、プローブカードのプローブ針１１６からテスタ信号が入力されるパッド１１８が形成されている。パッド１１８には、パッド１１８に入力されたテスタ信号を分離する試験用素子１２０が接続されている。試験用素子１２０は、半導体チップ１１４に作り込まれている。図７中、半導体チップ１１４の入力側における点線の円で囲まれた部分では、テスタ信号を矢印で示し、試験用素子１２０によるテスタ信号の分離を示している。
【００１４】
半導体チップ１１４の出力側には、半導体チップ１１４の出力信号が出力されるパッド１２２が形成されている。パッド１２２には、半導体チップ１１４の出力信号を圧縮する試験用素子１２４が接続されている。試験用素子１２４は、半導体チップ１１４に作り込まれている。図７中、半導体チップ１１４の出力側における点線の円で囲まれた部分では、出力信号を矢印で示し、試験用素子１２４による出力信号の圧縮を示している。パッド１２２にはプローブカードのプローブ針１２６が試験時に接触し、出力信号はプローブカードを介してテスタに入力される。テスタでは、入力された半導体チップ１１４の出力信号に基づき、半導体チップ１１４の良否の判定が行われる。
【特許文献１】特開２０００−１２４２７８号公報
【特許文献１】特開平４−３２００４４号公報
【特許文献１】特開２００２−１７６１４０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、上記従来の半導体装置の試験方法には、以下に述べるような難点が存在していた。
【００１６】
プローブカード上でテスタ信号を分離して複数の半導体チップを同時に試験する場合、同時に試験される半導体チップが互いに電気的に接続されていることとなる。このため、同時に試験される半導体チップのうち、一の半導体チップが不良品であると、他の半導体チップまでもが、実際には良品であっても不良品であると誤って判定され、歩留まりが低下してしまう場合があった。
【００１７】
図８は、上記プローブカード上でテスタ信号の分離が行われる半導体装置の試験方法における半導体チップの良否の誤判定を説明する図である。図８は、半導体ウェーハに形成された半導体チップ１０８の配列を示している。各半導体チップ１０８に付された番号は、同時に試験される組を示しており、同一の番号が付された互いに隣接する半導体チップ１０８は同時に試験される。
【００１８】
図８中、点線の楕円で囲まれた番号１、５、８、９の組では、一方の半導体チップ１０８が不良品の半導体チップ１０８ＮＧとなっている。これらの組では、実際に試験を行うと、不良品の半導体チップ１０８ＮＧと同時に試験される他方の半導体チップ１０８までもが、実際には良品であるにもかかわらず、不良品であると誤って判定される場合があった。
【００１９】
また、プローブカードに試験用素子を設けて試験を行う場合には、試験用素子の設置面積、試験用素子の動作が保証される温度範囲等の関係から、プローブカードに試験用素子を設けること自体が困難となることがあった。
【００２０】
また、テスタ信号の分離、圧縮を行う試験用素子を半導体チップに作り込む場合には、半導体チップを形成する領域に、半導体チップ本来の回路を形成する領域とは別個に試験用素子を形成する領域を確保する必要がある。この結果、半導体チップの面積が増大してしまっていた。
【００２１】
本発明の目的は、同時に試験する半導体チップ数を増加して効率のよい半導体装置の試験を実現し、また、信頼性の高い半導体装置の試験を実現しうる半導体装置及びその試験方法を提供することにある。
【課題を解決するための手段】
【００２２】
本発明の一観点によれば、半導体ウェーハに形成され、半導体集積回路を含む半導体チップ領域と、前記半導体チップ領域に隣接して設けられたスクライブ領域と、前記スクライブ領域に前記半導体集積回路と電気的に分離して形成され、前記半導体集積回路を試験する際に入力する試験用信号を制御する試験用素子とを有する半導体装置が提供される。
【００２３】
本発明の他の観点によれば、半導体ウェーハに形成され、半導体集積回路を含む第１の半導体チップ領域と、前記半導体ウェーハに形成され、半導体集積回路を含む第２の半導体チップ領域と、前記第１の半導体チップ領域と前記第２の半導体チップ領域との間に設けられたスクライブ領域と、前記スクライブ領域に、前記第１の半導体チップ領域の前記半導体集積回路及び前記第２の半導体チップ領域の前記半導体集積回路と電気的に分離して形成され、前記第１の半導体チップ領域の前記半導体集積回路及び前記第２の半導体チップ領域の前記半導体集積回路を試験する際に入力する試験用信号を制御する試験用素子とを有する半導体装置が提供される。
【００２４】
本発明の更に他の観点によれば、半導体ウェーハに形成され、半導体集積回路を含む半導体チップ領域と、前記半導体チップ領域に隣接して設けられたスクライブ領域と、前記スクライブ領域に前記半導体集積回路と電気的に分離して形成され、前記半導体集積回路を試験する際に入力する試験用信号を制御する試験用素子とを有する半導体装置を試験する半導体装置の試験方法であって、前記半導体集積回路と前記試験用素子とを外部配線を介して電気的に接続し、前記外部配線を介して前記試験用素子から前記半導体集積回路に入力される前記試験用信号を用いて、前記半導体集積回路の試験を行う半導体装置の試験方法が提供される。
【００２５】
また、本発明の更に他の観点によれば、半導体ウェーハに形成され、半導体集積回路を含む第１の半導体チップ領域と、前記半導体ウェーハに形成され、半導体集積回路を含む第２の半導体チップ領域と、前記第１の半導体チップ領域と前記第２の半導体チップ領域との間に設けられたスクライブ領域と、前記スクライブ領域に、前記第１の半導体チップ領域の前記半導体集積回路及び前記第２の半導体チップ領域の前記半導体集積回路と電気的に分離して形成され、前記第１の半導体チップ領域の前記半導体集積回路及び前記第２の半導体チップ領域の前記半導体集積回路を試験する際に入力する試験用信号を制御する試験用素子とを有する半導体装置を試験する半導体装置の試験方法であって、前記第１の半導体チップ領域の前記半導体集積回路と前記試験用素子とを電気的に接続し、前記第２の半導体チップ領域の前記半導体集積回路と前記試験用素子とを電気的に接続し、前記第１の半導体チップ領域の前記半導体集積回路及び前記第２の半導体チップ領域の前記半導体集積回路に前記試験用素子から入力される前記試験用信号を用いて、前記第１の半導体チップ領域の前記半導体集積回路及び前記第２の半導体チップ領域の前記半導体集積回路を試験する半導体装置の試験方法が提供される。
【発明の効果】
【００２６】
本発明によれば、半導体チップ領域が形成された半導体ウェーハのスクライブ領域に、試験用信号を制御する試験用素子が形成されているので、半導体チップ領域の面積を低減することができる。したがって、半導体ウェーハに形成しうる半導体チップ領域の数を増加することができる。
【００２７】
また、本発明によれば、試験用素子により試験用信号を分離して、スクライブ領域の両側に配置された半導体チップ領域の両方に試験用信号を入力することができるので、ウェーハプローバのテスタの性能を上げることなく既存のテスタを用いて、同時に試験しうる半導体チップ領域の数を増加することができる。これにより、複数の半導体チップ領域の試験に要する時間を大幅に短縮することができる。
【００２８】
また、本発明によれば、スクライブ領域の両側に配置された半導体チップ領域のうちのいずれか一方にのみ試験用信号を入力することができるので、半導体チップ領域を互いに独立して試験を行うこともできる。したがって、試験時に半導体チップ領域が互いに電気的な影響を及ぼすことはなく、半導体チップ領域の良否を高い精度で判定することができる。
【００２９】
また、本発明によれば、スクライブ領域に形成された試験用素子と半導体チップ領域とが、半導体ウェーハ上に形成された配線によっては電気的に接続されておらず、プローブカードを介して電気的に接続されるので、半導体チップ領域への影響を考慮することなく、試験用素子の構成、配置等を適宜変更することができる。また、ダイシングによりスクライブ領域を切断して半導体チップ領域を半導体チップに個片化した際に、半導体チップ領域の切断面に配線が露出するということはないので、個片化された半導体チップが、耐湿性が低下する等の影響を受けることもない。
【発明を実施するための最良の形態】
【００３０】
［第１実施形態］
本発明の第１実施形態による半導体装置及びその試験方法について図１及び図２を用いて説明する。図１は本実施形態による半導体装置の試験方法における半導体装置及びプローブカードを示す概略図、図２は図１のスクライブライン及びスクライブラインに隣接する半導体チップ領域を示す拡大概略図である。
【００３１】
本実施形態による半導体装置の試験方法は、テスタとプローブカードとを有するウェーハプローバを用い、半導体チップに個片化される前のウェーハ上の半導体チップ領域に対してプローブカードを介してテスタ信号を入力し、半導体チップ領域からの出力信号に基づき、半導体チップ領域の良否の判定を行うものである。
【００３２】
まず、ウェーハプローバによりウェーハ状態で試験が行われる本実施形態による半導体装置について図１及び図２を用いて説明する。
【００３３】
図１に示すように、半導体ウェーハ１０に、複数の半導体チップ領域１２が形成されている。半導体チップ領域１２には、所定の半導体集積回路が形成されている。隣接する半導体チップ領域１２間には、各半導体チップ領域１２を半導体チップに個片化するための切断領域であるスクライブライン１４が設けられている。スクライブライン１４には、半導体チップ１２を試験する際にプローブカード１６から入力されるテスタ信号を制御する試験用素子１８が形成されている。なお、図１では、簡単のため、スクライブライン１４を介して隣接する２つの半導体チップ領域１２を示している。
【００３４】
半導体集積回路を含む半導体チップ領域１２と試験用素子１２とは、半導体ウェーハ１０上では物理的、電気的に分離されているが、後述するように、両者は、プローブカード１６を介して互いに電気的に接続可能に構成されている。
【００３５】
半導体ウェーハ１０に形成された半導体チップ領域１２には、テスタ信号が入力されるパッド２０が設けられている。
【００３６】
スクライブライン１４には、プローブカード１６から入力されるテスタ信号の分離等を行う試験用素子１８が、半導体チップ領域１２のパッド２０に対応して複数設けられている。
【００３７】
試験用素子１８は、半導体ウェーハ１０上に形成された半導体集積回路により構成されており、図１及び図２に示すように、テスタ信号が入力されるパッド２２と、パッド２２の両側に接続され、半導体チップ領域１２へのテスタ信号の入力及び遮断を切り替える１組のスイッチング素子２４Ｌ、２４Ｒと、スイッチング素子２４Ｌ、２４Ｒの出力端に接続され、テスタ信号が出力されるパッド２６Ｌ、２６Ｒとを有している。スイッチング素子２４Ｌ、２４Ｒは、例えばＭＩＳトランジスタにより構成されている。
【００３８】
試験用素子１８のスイッチング素子２４Ｌ、２４Ｒには、スクライブライン１４に形成され、スイッチング素子２４Ｌ、２４Ｒのオン／オフの切替を行うための信号線２８Ｌ、２８Ｒがそれぞれ接続されている。信号線２８Ｌ、２８Ｒには、スクライブライン１４に形成され、スイッチング素子２４Ｌ、２４Ｒのオン／オフの切替を行うための切替信号がプローブカード１６から入力されるパッド３０Ｌ、３０Ｒがそれぞれ接続されている。
【００３９】
こうして、本実施形態による半導体装置が構成されている。
【００４０】
次に、本実施形態による半導体装置の試験方法において用いられるウェーハプローバのプローブカード１６について図１及び図２を用いて説明する。なお、以下においては、必要に応じて、図１及び図２中スクライブライン１４の左側、右側に位置する半導体チップ領域１２を区別する際には、左側に位置する半導体チップ領域１２を「半導体チップ領域１２Ｌ」、右側に位置する半導体チップ領域１２を「半導体チップ領域１２Ｒ」のように記載する。
【００４１】
プローブカード１６には、試験用素子１８のパッド２２に試験時に接触し、テスタ信号を入力するためのプローブ針３２が設けられている。
【００４２】
また、プローブカード１６には、試験用素子１８のパッド２６Ｌに試験時に接触するプローブ針３４Ｌと、半導体チップ領域１２Ｌのパッド２０に試験時に接触するプローブ針３６Ｌとが設けられている。プローブ針３４Ｌとプローブ針３６Ｌとは、プローブカード１６に設けられた配線３８Ｌにより電気的に接続されている。試験時には、半導体集積回路を含む半導体チップ領域１２Ｌと試験用素子１８とは、プローブカード１６を介して、すなわち、プローブ針３４Ｌ、３６Ｌ及びこれらを電気的に接続する配線３８Ｌにより、互いに電気的に接続されることとなる。これにより、半導体チップ領域１２Ｌの半導体集積回路に試験用素子１８からテスタ信号を入力することが可能となる。
【００４３】
また、プローブカード１６には、試験用素子１８のパッド２６Ｒに試験時に接触するプローブ針３４Ｒと、半導体チップ領域１２Ｒのパッド２０に試験時に接触するプローブ針３６Ｒとが設けられている。プローブ針３４Ｒとプローブ針３６Ｒとは、プローブカード１６に設けられた配線３８Ｒにより電気的に接続されている。試験時には、半導体集積回路を含む半導体チップ領域１２Ｒと試験用素子１８とは、プローブカード１６を介して、すなわち、プローブ針３４Ｒ、３６Ｒ及びこれらを電気的に接続する配線３８Ｒにより、互いに電気的に接続されることとなる。これにより、半導体チップ領域１２Ｒの半導体集積回路に試験用素子１８からテスタ信号を入力することが可能となる。
【００４４】
さらに、プローブカード１６には、信号線２８Ｌ、２８Ｒに接続されたパッド３０Ｌ、３０Ｒに試験時に接触し、スイッチング素子２４Ｌ、２４Ｒのオン／オフを切り替える切替信号を入力するためのプローブ針４０Ｌ、４０Ｒが設けられている。
【００４５】
試験時には、信号線２８Ｌ、２８Ｒからスイッチング素子２４Ｌ、２４Ｒに入力される切替信号に基づき、スイッチング素子２４Ｌ、２４Ｒのオン／オフが切り替えられる。これにより、試験用素子１８に入力されたテスタ信号を分離して、スクライブライン１４の両側に配置された半導体チップ領域１２Ｌ、１２Ｒの両方にテスタ信号を入力し、又は、試験用素子１８に入力されたテスタ信号を、スクライブライン１４の両側に配置された半導体チップ領域１２Ｌ、１２Ｒのうちのいずれか一方に入力することが可能となっている。
【００４６】
具体的には、スイッチング素子２４Ｌ、２４Ｒの両方をオンとすることにより、試験用素子１８に入力されたテスタ信号を分離して、半導体チップ領域１２Ｌ、１２Ｒの両方にテスタ信号を入力することができる。
【００４７】
また、スイッチング素子２４Ｌをオンとし、スイッチング素子２４Ｒをオフとすることにより、半導体チップ領域１２Ｌ、１２Ｒのうち、半導体チップ領域１２Ｒにはテスタ信号を入力せずに、半導体チップ領域１２Ｌのみにテスタ信号を入力することができる。
【００４８】
また、スイッチング素子１２Ｒをオンとし、スイッチング素子１２Ｌをオフとすることにより、半導体チップ領域１２Ｌ、１２Ｒのうち、半導体チップ領域１２Ｌにはテスタ信号を入力せずに、半導体チップ領域１２Ｒのみにテスタ信号を入力することができる。
【００４９】
上述のように、ウェーハプローバによる試験が行われる本実施形態による半導体装置は、半導体チップ領域１２が形成された半導体ウェーハ１０のスクライブライン１４に、半導体チップ領域１２の半導体集積回路を試験する際に入力するテスタ信号を制御する試験用素子１８が形成されていることに特徴がある。
【００５０】
半導体チップ領域１２にではなくスクライブライン１４に試験用素子１８が形成されているため、半導体チップ領域１２の面積を低減することができる。したがって、半導体ウェーハ１０に形成しうる半導体チップ領域１２の数を増加することができる。
【００５１】
また、本実施形態による半導体装置は、スイッチング素子２４Ｌ、２４Ｒのオン／オフの切替により、試験用素子１８に入力されたテスタ信号を分離して、スクライブライン１４の両側に配置された半導体チップ領域１２Ｌ、１２Ｒの両方にテスタ信号を入力し、又は、試験用素子１８に入力されたテスタ信号を、スクライブライン１４の両側に配置された半導体チップ領域１２Ｌ、１２Ｒのいずれか一方に入力することができるようになっていることにも特徴がある。
【００５２】
試験用素子１８によりテスタ信号を分離して、スクライブライン１４の両側に配置された半導体チップ領域１２Ｌ、１２Ｒの両方にテスタ信号を入力することができるので、ウェーハプローバのテスタの性能を上げることなく既存のテスタを用いて、同時に試験する半導体チップ領域１２の数を増加することができる。これにより、複数の半導体チップ領域１２の試験に要する時間を大幅に短縮し、効率のよい半導体装置の試験を実現することができる。
【００５３】
また、スクライブライン１４の両側に配置された半導体チップ領域１２Ｌ、１２Ｒのうちのいずれか一方にのみテスタ信号を入力することができるので、半導体チップ領域１２Ｌ、１２Ｒを互いに独立して試験を行うこともできる。したがって、試験時に半導体チップ領域１２Ｌ、１２Ｒが互いに電気的な影響を及ぼすことはなく、半導体チップ領域１２の良否を高い精度で判定することができる。
【００５４】
さらに、本実施形態による半導体装置は、スクライブライン１４に形成された試験用素子１８と半導体チップ領域１２とが、半導体ウェーハ１０上に形成された配線によっては電気的に接続されておらず、プローブカード１６を介して電気的に接続されることにも特徴がある。
【００５５】
このように、半導体集積回路を含む半導体チップ領域１２と試験用素子１８とは、半導体ウェーハ１０上では互いに物理的、電気的に分離されているので、半導体チップ領域１２への影響を考慮することなく、試験用素子１８の構成、配置等を適宜変更することができる。
【００５６】
また、試験用素子１８と半導体チップ領域１２とを互いに電気的に接続する配線が半導体ウェーハ１０上には存在していないため、ダイシングによりスクライブライン１４を切断して半導体チップ領域１２を半導体チップに個片化した際に、半導体チップ領域１２の切断面に配線が露出するということはない。したがって、スクライブライン１４に試験用素子１８が形成されていることにより、個片化された半導体チップが、耐湿性が低下する等の影響を受けることもない。
【００５７】
次に、本実施形態による半導体装置の試験方法について図１及び図２を用いて説明する。
【００５８】
まず、スクライブライン１４に試験用素子１８が形成されている半導体ウェーハ１０と、プローブカード１６との位置合わせを行い、図１及び図２に示すように、半導体ウェーハ１０上の所定のパッドに、プローブカード１６の所定のプローブ針を接触させる。すなわち、試験用素子１８のパッド２２に、プローブ針３２を接触させる。また、試験用素子１８のパッド２６Ｌにプローブ針２６Ｌを接触させ、半導体チップ領域１２Ｌのパッド２０にプローブ針３６Ｌを接触させることにより、試験用素子１８のパッド２６Ｌと半導体チップ領域１２Ｌのパッド２０とを互いに電気的に接続する。また、試験用素子１８のパッド２６Ｒにプローブ針２６Ｒを接触させ、半導体チップ領域１２Ｒのパッド２０にプローブ針３６Ｒを接触させることにより、試験用素子１８のパッド２６Ｒと半導体チップ領域１２Ｒのパッド２０とを互いに電気的に接続する。また、パッド４０Ｌにプローブ針３０Ｌを接触させ、パッド４０Ｒにプローブ針３０Ｒを接触させる。
【００５９】
次いで、ウェーハプローバのテスタにより生成されたテスタ信号を、プローブカード１６のプローブ針３２から試験用素子１８のパッド２２に入力する。
【００６０】
試験用素子１８のパッド２２に入力されたテスタ信号は、スクライブライン１４の両側に位置する半導体チップ領域１２Ｌ、１２Ｒを同時に試験する場合、或いは半導体チップ領域１２Ｌ、１２Ｒのいずれか一方を試験する場合に応じて、以下のように試験用素子１８を介して半導体チップ領域１２に入力される。
【００６１】
スクライブライン１４の両側に位置する半導体チップ領域１２Ｌ、１２Ｒを同時に試験する場合、信号線２８Ｌに接続されたパッド３０Ｌに、テスタにより生成されたスイッチング素子２４Ｌをオンとする切替信号がプローブ針４０Ｌから入力される。この切替信号が信号線２８Ｌからスイッチング素子２４Ｌに入力され、スイッチング素子２４Ｌはオンとなる。同時に、信号線２８Ｒに接続されたパッド３０Ｒに、テスタにより生成されたスイッチング素子２４Ｒをオンとする切替信号がプローブ針４０Ｒから入力される。この切替信号が信号線２８Ｒからスイッチング素子２４Ｒに入力され、スイッチング素子２４Ｒもまたオンとなる。
【００６２】
こうして、スイッチング素子２４Ｌ、２４Ｒがともにオンとなることにより、試験用素子１８のパッド２２に入力されたテスタ信号は、スイッチング素子２４Ｌ、２４Ｒの出力端に接続されたパッド２６Ｌ、２６Ｒのそれぞれから出力される。
【００６３】
パッド２６Ｌから出力されたテスタ信号は、プローブ針３４Ｌ、配線３８Ｌ、及びプローブ針３６Ｌを介して、半導体チップ領域１２Ｌの半導体集積回路に入力される。同様に、パッド２６Ｒから出力されたテスタ信号は、プローブ針３４Ｒ、配線３８Ｒ、及びプローブ針３６Ｒを介して、半導体チップ領域１２Ｒの半導体集積回路に入力される。
【００６４】
こうして、スクライブライン１４の両側に位置する半導体チップ領域１２Ｌ、１２Ｒのそれぞれにテスタ信号が同時に入力される。
【００６５】
以後、テスタ信号が入力された半導体チップ領域１２Ｌ、１２Ｒの半導体集積回路から出力される出力信号に基づき、半導体チップ領域１２Ｌ、１２Ｒの半導体集積回路の良否の判定を行う。
【００６６】
スクライブライン１４の両側に位置する半導体チップ領域１２Ｌ、１２Ｒのうち、半導体チップ領域１２Ｌのみを試験する場合、信号線２８Ｌに接続されたパッド３０Ｌに、テスタにより生成されたスイッチング素子２４Ｌをオンとする切替信号がプローブ針４０Ｌから入力される。この切替信号が信号線２８Ｌからスイッチング素子２４Ｌに入力され、スイッチング素子２４Ｌはオンとなる。一方、信号線２８Ｒに接続されたパッド３０Ｒには、テスタにより生成されたスイッチング素子２４Ｒをオフとする切替信号がプローブ針４０Ｒから入力される。この切替信号が信号線２８Ｒからスイッチング素子２４Ｒに入力され、スイッチング素子２４Ｒはオフとなる。
【００６７】
こうして、スイッチング素子２４Ｌがオンとなることにより、試験用素子１８のパッド２２に入力されたテスタ信号は、スイッチング素子２４Ｌの出力端に接続されたパッド２６Ｌから出力される。一方、スイッチング素子２４Ｒがオフとなることにより、パッド２６Ｒからのテスタ信号の出力は遮断される。
【００６８】
パッド２６Ｌから出力されたテスタ信号は、プローブ針３４Ｌ、配線３８Ｌ、及びプローブ針３６Ｌを介して、半導体チップ領域１２Ｌの半導体集積回路に入力される。一方、パッド２６Ｒからのテスタ信号の出力は遮断されているため、テスタ信号は半導体チップ領域１２Ｒの半導体集積回路には入力されない。
【００６９】
こうして、スクライブライン１４の両側に位置する半導体チップ領域１２Ｌ、１２Ｒのうち、半導体チップ領域１２Ｌにのみテスタ信号が入力される。
【００７０】
以後、テスタ信号が入力された半導体チップ領域１２Ｌの半導体集積回路から出力される出力信号に基づき、半導体チップ領域１２Ｌの半導体集積回路の良否の判定を行う。
【００７１】
スクライブライン１４の両側に位置する半導体チップ領域１２Ｌ、１２Ｒのうち、半導体チップ領域１２Ｒのみを試験する場合は、スイッチング素子２４Ｌ、２４Ｒのオン／オフを上記の場合と逆にすればよい。
【００７２】
上述のように、必要に応じて、スクライブライン１４の両側に位置する半導体チップ領域１２Ｌ、１２Ｒを同時に試験し、又は、半導体チップ領域１２Ｌ、１２Ｒのうちのいずれか一方のみを他方とは独立して試験することができる。
【００７３】
このように、本実施形態によれば、半導体チップ領域１２が形成された半導体ウェーハ１０のスクライブライン１４に、テスタ信号を制御する試験用素子１８が形成されているので、半導体チップ領域１２の面積を低減することができる。したがって、半導体ウェーハ１０に形成しうる半導体チップ領域１２の数を増加することができる。
【００７４】
また、本実施形態によれば、試験用素子１８によりテスタ信号を分離して、スクライブライン１４の両側に配置された半導体チップ領域１２Ｌ、１２Ｒの両方にテスタ信号を入力することができるので、ウェーハプローバのテスタの性能を上げることなく既存のテスタを用いて、同時に試験しうる半導体チップ領域１２の数を増加することができる。これにより、複数の半導体チップ領域１２の試験に要する時間を大幅に短縮することができる。
【００７５】
また、本実施形態によれば、スクライブライン１４の両側に配置された半導体チップ領域１２Ｌ、１２Ｒのうちのいずれか一方にのみテスタ信号を入力することができるので、半導体チップ領域１２Ｌ、１２Ｒを互いに独立して試験を行うこともできる。したがって、試験時に半導体チップ領域１２Ｌ、１２Ｒが互いに電気的な影響を及ぼすことはなく、半導体チップ領域１２の良否を高い精度で判定することができる。
【００７６】
さらに、本実施形態によれば、スクライブライン１４に形成された試験用素子１８と半導体チップ領域１２とが、半導体ウェーハ１０上に形成された配線によっては電気的に接続されておらず、プローブカード１６を介して電気的に接続されるので、半導体チップ領域１２への影響を考慮することなく、試験用素子１８の構成、配置等を適宜変更することができる。また、ダイシングによりスクライブライン１４を切断して半導体チップ領域１２を半導体チップに個片化した際に、半導体チップ領域１２の切断面に配線が露出するということはないので、個片化された半導体チップが、耐湿性が低下する等の影響を受けることもない。
【００７７】
（変形例）
本実施形態の変形例による半導体装置及びその試験方法について図３を用いて説明する。図３は本変形例による半導体装置における試験用素子を示す概略図である。
【００７８】
上記では、試験用素子１８に関して、２つのスイッチング素子２４Ｌ、２４Ｒを有し、パッド２２に入力されるテスタ信号を２つに分岐することが可能な構成について説明した。試験用素子１８を構成するスイッチング素子の数を更に増やすことにより、テスタ信号の分岐数を更に増やすことが可能である。本変形例では、パッド２２に入力されるテスタ信号を４つに分岐することが可能な試験用素子１８の構成について説明する。
【００７９】
テスタ信号が入力されるパッド２２の両側には、半導体チップ領域１２へのテスタ信号の入力及び遮断を切り替える２組のスイッチング素子２４Ｌ１、２４Ｒ１、及びスイッチング素子２４Ｌ２、２４Ｒ２が接続されている。
【００８０】
スイッチング素子２４Ｌ１、２４Ｒ１、２４Ｌ２、２４Ｒ２の出力端には、テスタ信号が出力されるパッド２６Ｌ１、２６Ｒ１、２６Ｌ２、２６Ｒ２がそれぞれ接続されている。
【００８１】
スイッチング素子２４Ｌ１、２４Ｒ１、２４Ｌ２、２４Ｒ２には、スクライブライン１４に形成され、スイッチング素子２４Ｌ１、２４Ｒ１、２４Ｌ２、２４Ｒ２のオン／オフの切替を行うための信号線２８Ｌ１、２８Ｒ１、２８Ｌ２、２８Ｒ２がそれぞれ接続されている。信号線２８Ｌ１、２８Ｒ１、２８Ｌ２、２８Ｒ２には、スクライブライン１４に形成され、スイッチング素子２４Ｌ１、２４Ｒ１、２４Ｌ２、２４Ｒ２のオン／オフの切替を行うための切替信号がプローブカード１６から入力されるパッド３０Ｌ１、３０Ｒ１、３０Ｌ２、３０Ｒ２がそれぞれ接続されている。
【００８２】
試験時には、パッド２２、２６Ｌ１、２６Ｌ２、２６Ｒ１、２６Ｒ２、３０Ｌ１、３０Ｒ１、３０Ｌ２、３０Ｒ２に、プローブカード１６に設けられたプローブ針が以下のように接触する。
【００８３】
パッド２２には、テスタ信号を入力するためのプローブ針３２が接触する。
【００８４】
また、パッド２６Ｌ１、２６Ｌ２には、プローブ針３４Ｌがそれぞれ接触する。パッド２６Ｌ１、２６Ｌ２は、プローブカード１６を介して、すなわち、プローブ針３４Ｌ、半導体チップ領域１２Ｌのパッド２０に接触するプローブ針３６Ｌ、及びプローブ針３４Ｌ、３６Ｌを互いに電気的に接続する配線３８Ｌにより、半導体チップ領域１２Ｌのパッド２０に電気的に接続される。
【００８５】
また、パッド２６Ｒ１、２６Ｒ２には、プローブ針３４Ｒがそれぞれ接触する。パッド２６Ｒ１、２６Ｒ２は、プローブカード１６を介して、すなわち、プローブ針３４Ｒ、半導体チップ領域１２Ｒのパッド２０に接触するプローブ針３６Ｒ、及びプローブ針３４Ｒ、３６Ｒを互いに電気的に接続する配線３８Ｒにより、半導体チップ領域１２Ｒのパッド２０に電気的に接続される。
【００８６】
また、パッド３０Ｌ１、３０Ｒ１、３０Ｌ２、３０Ｒ２には、スイッチング素子２４Ｌ１、２４Ｒ１、２４Ｌ２、２４Ｒ２のオン／オフを切り替える切替信号を入力するためのプローブ針４０Ｌ１、４０Ｒ１、４０Ｌ２、４０Ｒ２がそれぞれ接触する。
【００８７】
このように、試験用素子１８を構成するスイッチング素子の数を増やすことにより、テスタ信号の分岐数を増やしてもよい。なお、本変形例では、試験用素子１８を構成するスイッチング素子の数を４つとすることにより、テスタ信号を４つに分岐する場合について説明したが、スイッチング素子の数を更に増やすことにより、テスタ信号の分岐数を更に増やすこともできる。
【００８８】
［第２実施形態］
本発明の第２実施形態による半導体装置及びその試験方法について図４を用いて説明する。図４は本実施形態による半導体装置を示す概略図である。なお、第１実施形態による半導体装置及びその試験方法と同様の構成要素については同一の符号を付し説明を省略し或いは簡略にする。
【００８９】
本実施形態による半導体装置は、スクライブライン１４に形成された試験用素子として、テスタ信号の分離を行う試験用素子４２と、半導体チップ領域１２から出力される出力信号の圧縮を行う試験用素子４４とを有するものである。以下、本実施形態による半導体装置について図４を用いて説明する。図４は半導体ウェーハ１０に形成された半導体チップ領域１２及びこれに隣接するスクライブライン１４を示している。
【００９０】
半導体チップ領域１２間のスクライブライン１４には、テスタ信号を分離する試験用素子４２と、テスタ信号が入力された半導体チップ領域１２から出力される出力信号を圧縮する試験用素子４４とが形成されている。試験用素子４２、４４は、半導体ウェーハ１０上に形成された半導体集積回路により構成されている。
【００９１】
試験用素子４２は、テスタ信号が入力されるパッド４６と、パッド４６に入力されたテスタ信号を２つに分離する分離回路４８と、分離されたテスタ信号がそれぞれ出力される２つのパッド５０ａ、５０ｂとを有している。
【００９２】
試験用素子４４は、テスタ信号が入力された半導体チップ領域１２から出力される出力信号がそれぞれ入力される２つのパッド５２ａ、５２ｂと、パッド５２ａ、５２ｂに入力された出力信号を圧縮する圧縮回路５４と、圧縮された出力信号が出力されるパッド５６とを有している。
【００９３】
試験時には、パッド４６、５０ａ、５０ｂ、５２ａ、５２ｂ、５６に、プローブカード１６に設けられたプローブ針が以下のように接触する。
【００９４】
パッド４６には、テスタ信号を入力するためのプローブ針３２が接触する。
【００９５】
また、パッド５０ａ、５０ｂには、プローブ針３４Ｌがそれぞれ接触する。パッド５０ａ、５０ｂは、プローブカード１６を介して、すなわち、プローブ針３４Ｌ、半導体チップ領域１２のパッド２０に接触するプローブ針３６Ｌ、及びプローブ針３４Ｌ、３６Ｌを互いに電気的に接続する配線３８Ｌにより、半導体チップ領域１２のパッド２０に電気的に接続される。
【００９６】
また、パッド５２ａ、５２ｂには、プローブ針３４Ｌがそれぞれ接触する。パッド５２ａ、５２ｂは、プローブカード１６を介して、すなわち、プローブ針３４Ｌ、半導体チップ領域１２のパッド２０に接触するプローブ針３６Ｌ、及びプローブ針３４Ｌ、３６Ｌを互いに電気的に接続する配線３８Ｌにより、半導体チップ領域１２のパッド２０に電気的に接続される。
【００９７】
本実施形態による半導体装置は、スクライブライン１４に、テスタ信号の分離を行う試験用素子４２、及び半導体チップ領域１２からの出力信号を圧縮する試験用素子４４が形成されていることに特徴がある。
【００９８】
テスタ信号を分離しないでそのまま半導体チップ領域１２に入力する場合と比較して、試験用素子４２によりテスタ信号を分離して半導体チップ領域１２に入力することにより、テスタの性能を上げることなく既存のテスタを用いて、より多くの半導体チップ領域１２を同時に試験することができる。これにより、効率のよい半導体装置の試験を実現することができる。
【００９９】
また、半導体チップ領域１２にではなくスクライブライン１４に試験用素子４２、４４が形成されているため、半導体チップ領域１２の面積を低減することができる。したがって、半導体ウェーハ１０に形成しうる半導体チップ領域１２の数を増加することができる。
【０１００】
さらに、本実施形態による半導体装置は、スクライブライン１４に形成された試験用素子４２、４４と半導体チップ領域１２とが、半導体ウェーハ１０上に形成された配線によっては電気的に接続されておらず、プローブカード１６を介して電気的に接続されることにも特徴がある。
【０１０１】
このように、試験用素子４２、４４と半導体チップ領域１２とは、半導体ウェーハ１０上では互いに物理的、電気的に分離されているので、半導体チップ領域１２への影響を考慮することなく、試験用素子４２、４４の構成、配置等を適宜変更することができる。
【０１０２】
また、試験用素子４２、４４と半導体チップ領域１２とを互いに電気的に接続する配線が半導体ウェーハ１０上には存在していないため、ダイシングによりスクライブライン１４を切断して半導体チップ領域１２を個片化した際に、半導体チップ領域１２の切断面に配線が露出するということはない。したがって、スクライブライン１４に試験用素子４２、４４が形成されていることにより、個片化された半導体チップが、耐湿性が低下する等の影響を受けることもない。
【０１０３】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【０１０４】
例えば、上記第１実施形態では、スイッチング素子をＭＩＳトランジスタにより構成する場合について説明したが、スイッチング素子は、ＭＩＳトランジスタのほか、あらゆる半導体素子により構成することができる。
【０１０５】
また、上記第１実施形態では、試験用素子１８がスイッチング素子２４Ｌ、２４Ｒを有する場合について説明したが、半導体チップ領域１２Ｌ、１２Ｒを同時に試験するのみの場合は、スイッチング素子２４Ｌ、２４Ｒを省略してもよい。
【０１０６】
また、上記実施形態では、試験用素子１８、４２、４４と半導体チップ領域１２とが、半導体ウェーハ１０上では物理的、電気的に分離されており、試験時はプローブカード１６に設けられた配線３８Ｌ、３８Ｒを介して両者を電気的に接続する場合について説明したが、試験用素子１８、４２、４４と半導体チップ領域１２との電気的な接続は、プローブカード１６に設けられた配線３８Ｌ、３８を介して行う場合に限定されるものではない。試験用素子１８、４２、４４と半導体チップ領域１２との電気的な接続は、半導体ウェーハ１０外に設けられた種々の外部配線を介して行うことができる。
【０１０７】
以上詳述したように、本発明の特徴をまとめると以下のようになる。
【０１０８】
（付記１）
半導体ウェーハに形成され、半導体集積回路を含む半導体チップ領域と、
前記半導体チップ領域に隣接して設けられたスクライブ領域と、
前記スクライブ領域に前記半導体集積回路と電気的に分離して形成され、前記半導体集積回路を試験する際に入力する試験用信号を制御する試験用素子と
を有することを特徴とする半導体装置。
【０１０９】
（付記２）
半導体ウェーハに形成され、半導体集積回路を含む第１の半導体チップ領域と、
前記半導体ウェーハに形成され、半導体集積回路を含む第２の半導体チップ領域と、
前記第１の半導体チップ領域と前記第２の半導体チップ領域との間に設けられたスクライブ領域と、
前記スクライブ領域に、前記第１の半導体チップ領域の前記半導体集積回路及び前記第２の半導体チップ領域の前記半導体集積回路と電気的に分離して形成され、前記第１の半導体チップ領域の前記半導体集積回路及び前記第２の半導体チップ領域の前記半導体集積回路を試験する際に入力する試験用信号を制御する試験用素子と
を有することを特徴とする半導体装置。
【０１１０】
（付記３）
付記２記載の半導体装置において、
前記試験用素子は、前記試験用信号が入力される第１のパッドと、前記試験用信号が出力される第２のパッドと、前記試験用信号が出力される第３のパッドとを有し、
前記第１の半導体チップ領域は、前記試験用信号が入力される第４のパッドを有し、
前記第２の半導体チップ領域は、前記試験用信号が入力される第５のパッドを有し、
前記半導体集積回路を試験する際に用いるプローブカードに設けられた第１の配線を介して前記第２のパッドと前記第４のパッドとが電気的に接続され、前記プローブカードに設けられた第２の配線を介して前記第３のパッドと前記第５のパッドとが電気的に接続される
ことを特徴とする半導体装置。
【０１１１】
（付記４）
付記２又は３記載の半導体装置において、
前記試験用素子は、前記第１の半導体チップ領域の前記半導体集積回路への前記試験用信号の入力及び遮断を切り替える第１のスイッチング素子と、前記第２の半導体チップ領域の前記半導体集積回路への前記試験用信号の入力及び遮断を切り替える第２のスイッチング素子とを有する
ことを特徴とする半導体装置。
【０１１２】
（付記５）
付記４記載の半導体装置において、
前記スクライブ領域に形成され、前記第１のスイッチング素子に電気的に接続され、前記第１のスイッチング素子の切替動作を制御する第１の信号が入力される第１の信号線と、
前記スクライブ領域に形成され、前記第２のスイッチング素子に電気的に接続され、前記第２のスイッチング素子の切替動作を制御する第２の信号が入力される第２の信号線とを更に有する
ことを特徴とする半導体装置。
【０１１３】
（付記６）
半導体ウェーハに形成され、半導体集積回路を含む半導体チップ領域と、
前記半導体チップ領域に隣接して設けられたスクライブ領域と、
前記スクライブ領域に前記半導体集積回路と電気的に分離して形成され、前記半導体集積回路を試験する際に入力する試験用信号を分離する信号分離用の試験用素子と、
前記スクライブ領域に前記半導体集積回路と電気的に分離して形成され、前記試験用信号が入力された前記半導体集積回路から出力される出力信号を圧縮する信号圧縮用の試験用素子と
を有することを特徴とする半導体装置。
【０１１４】
（付記７）
付記１乃至６のいずれかに記載の半導体装置において、
前記試験用素子は、前記半導体ウェーハ上に形成された半導体集積回路からなる
ことを特徴とする半導体装置。
【０１１５】
（付記８）
半導体ウェーハに形成され、半導体集積回路を含む半導体チップ領域と、前記半導体チップ領域に隣接して設けられたスクライブ領域と、前記スクライブ領域に前記半導体集積回路と電気的に分離して形成され、前記半導体集積回路を試験する際に入力する試験用信号を制御する試験用素子とを有する半導体装置を試験する半導体装置の試験方法であって、
前記半導体集積回路と前記試験用素子とを外部配線を介して電気的に接続し、
前記外部配線を介して前記試験用素子から前記半導体集積回路に入力される前記試験用信号を用いて、前記半導体集積回路の試験を行う
ことを特徴とする半導体装置の試験方法。
【０１１６】
（付記９）
半導体ウェーハに形成され、半導体集積回路を含む第１の半導体チップ領域と、前記半導体ウェーハに形成され、半導体集積回路を含む第２の半導体チップ領域と、前記第１の半導体チップ領域と前記第２の半導体チップ領域との間に設けられたスクライブ領域と、前記スクライブ領域に、前記第１の半導体チップ領域の前記半導体集積回路及び前記第２の半導体チップ領域の前記半導体集積回路と電気的に分離して形成され、前記第１の半導体チップ領域の前記半導体集積回路及び前記第２の半導体チップ領域の前記半導体集積回路を試験する際に入力する試験用信号を制御する試験用素子とを有する半導体装置を試験する半導体装置の試験方法であって、
前記第１の半導体チップ領域の前記半導体集積回路と前記試験用素子とを電気的に接続し、前記第２の半導体チップ領域の前記半導体集積回路と前記試験用素子とを電気的に接続し、
前記第１の半導体チップ領域の前記半導体集積回路及び前記第２の半導体チップ領域の前記半導体集積回路に前記試験用素子から入力される前記試験用信号を用いて、前記第１の半導体チップ領域の前記半導体集積回路及び前記第２の半導体チップ領域の前記半導体集積回路を試験する
ことを特徴とする半導体装置の試験方法。
【０１１７】
（付記１０）
付記９記載の半導体装置の試験方法において、
前記試験用素子は、前記試験用信号が入力される第１のパッドと、前記試験用信号が出力される第２のパッドと、前記試験用信号が出力される第３のパッドとを有し、
前記第１の半導体チップ領域は、前記試験用信号が入力される第４のパッドを有し、
前記第２の半導体チップ領域は、前記試験用信号が入力される第５のパッドを有し、
前記半導体集積回路を試験する際に用いるプローブカードに設けられた第１の配線を介して前記第２のパッドと前記第４のパッドとを電気的に接続し、前記プローブカードに設けられた第２の配線を介して前記第３のパッドと前記第５のパッドとを電気的に接続し、
前記試験用素子の前記第１のパッドに、前記プローブカードを介して前記試験用信号を入力し、
前記第２のパッドから出力される前記試験用信号を、前記第１の配線を介して前記第１の半導体チップ領域の前記半導体集積回路に入力し、
前記第３のパッドから出力される前記試験用信号を、前記第２の配線を介して前記第２の半導体チップ領域の前記半導体集積回路に入力する
ことを特徴とする半導体装置の試験方法。
【０１１８】
（付記１１）
付記９又は１０記載の半導体装置の試験方法において、
前記試験用素子は、前記第１の半導体チップ領域の前記半導体集積回路への試験用信号の入力及び遮断を切り替える第１のスイッチング素子と、前記第２の半導体チップ領域の前記半導体集積回路への試験用信号の入力及び遮断を切り替える第２のスイッチング素子とを有し、
前記第１のスイッチング素子及び前記第２のスイッチング素子の切替動作を制御することにより、前記第１の半導体チップ領域の前記半導体集積回路及び前記第２の半導体チップ領域の前記半導体集積回路に前記試験用信号を同時に入力する
ことを特徴とする半導体装置の試験方法。
【０１１９】
（付記１２）
付記９又は１０記載の半導体装置の試験方法において、
前記試験用素子は、前記第１の半導体チップ領域の前記半導体集積回路への試験用信号の入力及び遮断を切り替える第１のスイッチング素子と、前記第２の半導体チップ領域の前記半導体集積回路への試験用信号の入力及び遮断を切り替える第２のスイッチング素子とを有し、
前記第１のスイッチング素子及び前記第２のスイッチング素子の切替動作を制御することにより、前記第１の半導体チップ領域の前記半導体集積回路及び前記第２の半導体チップ領域の前記半導体集積回路のいずれかに前記試験用信号を入力する
ことを特徴とする半導体装置の試験方法。
【図面の簡単な説明】
【０１２０】
【図１】本発明の第１実施形態による半導体装置の試験方法における半導体ウェーハ及びプローブカードを示す概略図である。
【図２】本発明の第１実施形態による半導体装置の試験方法における半導体チップ領域及びスクライブラインを示す拡大概略図である。
【図３】本発明の第１実施形態の変形例による半導体装置における試験用素子を示す概略図である。
【図４】本発明の第２実施形態による半導体装置を示す概略図である。
【図５】プローブカード上でテスタ信号の分離が行われる半導体装置の試験方法を示す概略図である。
【図６】テスタ信号の分離を制御する試験用素子が設けられたプローブカードを用いた半導体装置の試験方法を示す概略図である。
【図７】テスタ信号を分離、圧縮する試験用素子が作り込まれた半導体チップを示す概略図である。
【図８】プローブカード上でテスタ信号の分離が行われる半導体装置の試験方法における半導体チップの良否の誤判定を説明する図である。
【符号の説明】
【０１２１】
１０…半導体ウェーハ
１２…半導体チップ領域
１４…スクライブライン
１６…プローブカード
１８…試験用素子
２０…試験用パッド
２２…パッド
２４Ｌ、２４Ｒ…スイッチング素子
２４Ｌ１、２４Ｒ１、２４Ｌ２、２４Ｒ２…スイッチング素子
２６Ｌ、２６Ｒ…パッド
２６Ｌ１、２６Ｒ１、２６Ｌ２、２６Ｒ２…パッド
２８Ｌ、２８Ｒ…信号線
２８Ｌ１、２８Ｒ１、２８Ｌ２、２８Ｒ２…信号線
３０Ｌ、３０Ｒ…パッド
３０Ｌ１、３０Ｒ１、３０Ｌ２、３０Ｒ２…パッド
３２…プローブ針
３４Ｌ、３４Ｒ…プローブ針
３６Ｌ、３６Ｒ…プローブ針
３８Ｌ、３８Ｒ…配線
４０Ｌ、４０Ｒ…プローブ針
４０Ｌ１、４０Ｒ１、４０Ｌ２、４０Ｒ２…プローブ針
４２、４４…試験用素子
４６…パッド
４８…分離回路
５０ａ、５０ｂ…パッド
５２ａ、５２ｂ…パッド
５４…圧縮回路
５６…パッド
１００…プローブカード
１０２…配線
１０４ａ、１０４ｂ…プローブ針
１０６…半導体ウェーハ
１０８…半導体チップ
１０８ＮＧ…不良品の半導体チップ領域
１１０…パッド
１１２…試験用素子
１１４…半導体チップ
１１６…プローブ針
１１８…パッド
１２０…試験用素子
１２２…パッド
１２４…試験用素子
１２６…プローブ針
【技術分野】
【０００１】
本発明は、半導体ウェーハに形成された半導体チップがウェーハ状態で試験される半導体装置及びその試験方法に関する。
【背景技術】
【０００２】
半導体装置の製造工程においては、テスタとプローブカードとを有するウェーハプローバを用いた試験が行われている（例えば特許文献１〜３を参照）。ウェーハプローバを用いた試験では、ウェーハ状態の半導体チップに対してプローブカードを介してテスタ信号を入力し、半導体チップからの出力信号に基づき、半導体チップの良否の判定が行われている。
【０００３】
近年、例えば半導体メモリの容量が増大する等、半導体装置の集積度の上昇に伴い、半導体装置の試験に要する時間が増加の一途を辿っており、その時間の短縮が要請されている。
【０００４】
半導体装置の試験に要する時間を短縮する手段としては、以下に述べるように、同時に試験する半導体チップ数を増加することが行われている。
【０００５】
まず、プローブカード上でテスタ信号を分離して複数の半導体チップに入力することが行われている。図５はプローブカード上でテスタ信号の分離が行われる半導体装置の試験方法を示す概略図である。
【０００６】
図示するように、プローブカード１００上には、テスタからテスタ信号が入力される１本の配線１０２当たり複数のプローブ針１０４ａ、１０４ｂが設けられている。図５では、１本の配線１０２当たり２本のプローブ針１０４ａ、１０４ｂが設けられている場合を示している。
【０００７】
試験時には、半導体ウェーハ１０６に形成された別個の半導体チップ１０８のパッド１１０に、複数のプローブ針１０４ａ、１０４ｂがそれぞれ接触する。テスタから配線１０２に入力されたテスタ信号は、配線１０２で分離されて複数のプローブ針１０４ａ、１０４ｂからそれぞれ別個の半導体チップ１０６に入力される。
【０００８】
こうして、プローブカード上でテスタ信号を分離することにより、同時に試験する半導体チップ数を増加することが行われている。
【０００９】
さらに、プローブカードに設けられた試験用素子を用いてテスタ信号の分離を制御することも行われている。図６はテスタ信号の分離を制御する試験用素子が設けられたプローブカードを用いた半導体装置の試験方法を示す概略図である。
【００１０】
図６（ａ）に示すように、プローブカードには、分離されたテスタ信号が出力されるプローブ針１０４ａ、１０４ｂの間に、テスタ信号の分離を制御する試験用素子１１２が設けられている。
【００１１】
試験時には、図５に示す場合と同様に、半導体ウェーハ１０６に形成された別個の半導体チップ１０８のパッド１１０に、複数のプローブ針１０４ａ、１０４ｂがそれぞれ接触する。そして、試験用素子１１２により、図６（ｂ）に示すように、テスタ信号を分離して複数の半導体チップ１０８にそれぞれ入力する場合と、図６（ｃ）及び図６（ｄ）に示すように、テスタ信号を分離せずにそのまま複数の半導体チップ１０８のいずれかに入力する場合とが切り替えられる。
【００１２】
また、半導体チップ自体に、テスタ信号を分離、圧縮するための試験用素子を作り込んでおくことも行われている。図７はテスタ信号を分離、圧縮する試験用素子が作り込まれた半導体チップを示す概略図である。
【００１３】
図示するように、半導体チップ１１４の入力側には、プローブカードのプローブ針１１６からテスタ信号が入力されるパッド１１８が形成されている。パッド１１８には、パッド１１８に入力されたテスタ信号を分離する試験用素子１２０が接続されている。試験用素子１２０は、半導体チップ１１４に作り込まれている。図７中、半導体チップ１１４の入力側における点線の円で囲まれた部分では、テスタ信号を矢印で示し、試験用素子１２０によるテスタ信号の分離を示している。
【００１４】
半導体チップ１１４の出力側には、半導体チップ１１４の出力信号が出力されるパッド１２２が形成されている。パッド１２２には、半導体チップ１１４の出力信号を圧縮する試験用素子１２４が接続されている。試験用素子１２４は、半導体チップ１１４に作り込まれている。図７中、半導体チップ１１４の出力側における点線の円で囲まれた部分では、出力信号を矢印で示し、試験用素子１２４による出力信号の圧縮を示している。パッド１２２にはプローブカードのプローブ針１２６が試験時に接触し、出力信号はプローブカードを介してテスタに入力される。テスタでは、入力された半導体チップ１１４の出力信号に基づき、半導体チップ１１４の良否の判定が行われる。
【特許文献１】特開２０００−１２４２７８号公報
【特許文献１】特開平４−３２００４４号公報
【特許文献１】特開２００２−１７６１４０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、上記従来の半導体装置の試験方法には、以下に述べるような難点が存在していた。
【００１６】
プローブカード上でテスタ信号を分離して複数の半導体チップを同時に試験する場合、同時に試験される半導体チップが互いに電気的に接続されていることとなる。このため、同時に試験される半導体チップのうち、一の半導体チップが不良品であると、他の半導体チップまでもが、実際には良品であっても不良品であると誤って判定され、歩留まりが低下してしまう場合があった。
【００１７】
図８は、上記プローブカード上でテスタ信号の分離が行われる半導体装置の試験方法における半導体チップの良否の誤判定を説明する図である。図８は、半導体ウェーハに形成された半導体チップ１０８の配列を示している。各半導体チップ１０８に付された番号は、同時に試験される組を示しており、同一の番号が付された互いに隣接する半導体チップ１０８は同時に試験される。
【００１８】
図８中、点線の楕円で囲まれた番号１、５、８、９の組では、一方の半導体チップ１０８が不良品の半導体チップ１０８ＮＧとなっている。これらの組では、実際に試験を行うと、不良品の半導体チップ１０８ＮＧと同時に試験される他方の半導体チップ１０８までもが、実際には良品であるにもかかわらず、不良品であると誤って判定される場合があった。
【００１９】
また、プローブカードに試験用素子を設けて試験を行う場合には、試験用素子の設置面積、試験用素子の動作が保証される温度範囲等の関係から、プローブカードに試験用素子を設けること自体が困難となることがあった。
【００２０】
また、テスタ信号の分離、圧縮を行う試験用素子を半導体チップに作り込む場合には、半導体チップを形成する領域に、半導体チップ本来の回路を形成する領域とは別個に試験用素子を形成する領域を確保する必要がある。この結果、半導体チップの面積が増大してしまっていた。
【００２１】
本発明の目的は、同時に試験する半導体チップ数を増加して効率のよい半導体装置の試験を実現し、また、信頼性の高い半導体装置の試験を実現しうる半導体装置及びその試験方法を提供することにある。
【課題を解決するための手段】
【００２２】
本発明の一観点によれば、半導体ウェーハに形成され、半導体集積回路を含む半導体チップ領域と、前記半導体チップ領域に隣接して設けられたスクライブ領域と、前記スクライブ領域に前記半導体集積回路と電気的に分離して形成され、前記半導体集積回路を試験する際に入力する試験用信号を制御する試験用素子とを有する半導体装置が提供される。
【００２３】
本発明の他の観点によれば、半導体ウェーハに形成され、半導体集積回路を含む第１の半導体チップ領域と、前記半導体ウェーハに形成され、半導体集積回路を含む第２の半導体チップ領域と、前記第１の半導体チップ領域と前記第２の半導体チップ領域との間に設けられたスクライブ領域と、前記スクライブ領域に、前記第１の半導体チップ領域の前記半導体集積回路及び前記第２の半導体チップ領域の前記半導体集積回路と電気的に分離して形成され、前記第１の半導体チップ領域の前記半導体集積回路及び前記第２の半導体チップ領域の前記半導体集積回路を試験する際に入力する試験用信号を制御する試験用素子とを有する半導体装置が提供される。
【００２４】
本発明の更に他の観点によれば、半導体ウェーハに形成され、半導体集積回路を含む半導体チップ領域と、前記半導体チップ領域に隣接して設けられたスクライブ領域と、前記スクライブ領域に前記半導体集積回路と電気的に分離して形成され、前記半導体集積回路を試験する際に入力する試験用信号を制御する試験用素子とを有する半導体装置を試験する半導体装置の試験方法であって、前記半導体集積回路と前記試験用素子とを外部配線を介して電気的に接続し、前記外部配線を介して前記試験用素子から前記半導体集積回路に入力される前記試験用信号を用いて、前記半導体集積回路の試験を行う半導体装置の試験方法が提供される。
【００２５】
また、本発明の更に他の観点によれば、半導体ウェーハに形成され、半導体集積回路を含む第１の半導体チップ領域と、前記半導体ウェーハに形成され、半導体集積回路を含む第２の半導体チップ領域と、前記第１の半導体チップ領域と前記第２の半導体チップ領域との間に設けられたスクライブ領域と、前記スクライブ領域に、前記第１の半導体チップ領域の前記半導体集積回路及び前記第２の半導体チップ領域の前記半導体集積回路と電気的に分離して形成され、前記第１の半導体チップ領域の前記半導体集積回路及び前記第２の半導体チップ領域の前記半導体集積回路を試験する際に入力する試験用信号を制御する試験用素子とを有する半導体装置を試験する半導体装置の試験方法であって、前記第１の半導体チップ領域の前記半導体集積回路と前記試験用素子とを電気的に接続し、前記第２の半導体チップ領域の前記半導体集積回路と前記試験用素子とを電気的に接続し、前記第１の半導体チップ領域の前記半導体集積回路及び前記第２の半導体チップ領域の前記半導体集積回路に前記試験用素子から入力される前記試験用信号を用いて、前記第１の半導体チップ領域の前記半導体集積回路及び前記第２の半導体チップ領域の前記半導体集積回路を試験する半導体装置の試験方法が提供される。
【発明の効果】
【００２６】
本発明によれば、半導体チップ領域が形成された半導体ウェーハのスクライブ領域に、試験用信号を制御する試験用素子が形成されているので、半導体チップ領域の面積を低減することができる。したがって、半導体ウェーハに形成しうる半導体チップ領域の数を増加することができる。
【００２７】
また、本発明によれば、試験用素子により試験用信号を分離して、スクライブ領域の両側に配置された半導体チップ領域の両方に試験用信号を入力することができるので、ウェーハプローバのテスタの性能を上げることなく既存のテスタを用いて、同時に試験しうる半導体チップ領域の数を増加することができる。これにより、複数の半導体チップ領域の試験に要する時間を大幅に短縮することができる。
【００２８】
また、本発明によれば、スクライブ領域の両側に配置された半導体チップ領域のうちのいずれか一方にのみ試験用信号を入力することができるので、半導体チップ領域を互いに独立して試験を行うこともできる。したがって、試験時に半導体チップ領域が互いに電気的な影響を及ぼすことはなく、半導体チップ領域の良否を高い精度で判定することができる。
【００２９】
また、本発明によれば、スクライブ領域に形成された試験用素子と半導体チップ領域とが、半導体ウェーハ上に形成された配線によっては電気的に接続されておらず、プローブカードを介して電気的に接続されるので、半導体チップ領域への影響を考慮することなく、試験用素子の構成、配置等を適宜変更することができる。また、ダイシングによりスクライブ領域を切断して半導体チップ領域を半導体チップに個片化した際に、半導体チップ領域の切断面に配線が露出するということはないので、個片化された半導体チップが、耐湿性が低下する等の影響を受けることもない。
【発明を実施するための最良の形態】
【００３０】
［第１実施形態］
本発明の第１実施形態による半導体装置及びその試験方法について図１及び図２を用いて説明する。図１は本実施形態による半導体装置の試験方法における半導体装置及びプローブカードを示す概略図、図２は図１のスクライブライン及びスクライブラインに隣接する半導体チップ領域を示す拡大概略図である。
【００３１】
本実施形態による半導体装置の試験方法は、テスタとプローブカードとを有するウェーハプローバを用い、半導体チップに個片化される前のウェーハ上の半導体チップ領域に対してプローブカードを介してテスタ信号を入力し、半導体チップ領域からの出力信号に基づき、半導体チップ領域の良否の判定を行うものである。
【００３２】
まず、ウェーハプローバによりウェーハ状態で試験が行われる本実施形態による半導体装置について図１及び図２を用いて説明する。
【００３３】
図１に示すように、半導体ウェーハ１０に、複数の半導体チップ領域１２が形成されている。半導体チップ領域１２には、所定の半導体集積回路が形成されている。隣接する半導体チップ領域１２間には、各半導体チップ領域１２を半導体チップに個片化するための切断領域であるスクライブライン１４が設けられている。スクライブライン１４には、半導体チップ１２を試験する際にプローブカード１６から入力されるテスタ信号を制御する試験用素子１８が形成されている。なお、図１では、簡単のため、スクライブライン１４を介して隣接する２つの半導体チップ領域１２を示している。
【００３４】
半導体集積回路を含む半導体チップ領域１２と試験用素子１２とは、半導体ウェーハ１０上では物理的、電気的に分離されているが、後述するように、両者は、プローブカード１６を介して互いに電気的に接続可能に構成されている。
【００３５】
半導体ウェーハ１０に形成された半導体チップ領域１２には、テスタ信号が入力されるパッド２０が設けられている。
【００３６】
スクライブライン１４には、プローブカード１６から入力されるテスタ信号の分離等を行う試験用素子１８が、半導体チップ領域１２のパッド２０に対応して複数設けられている。
【００３７】
試験用素子１８は、半導体ウェーハ１０上に形成された半導体集積回路により構成されており、図１及び図２に示すように、テスタ信号が入力されるパッド２２と、パッド２２の両側に接続され、半導体チップ領域１２へのテスタ信号の入力及び遮断を切り替える１組のスイッチング素子２４Ｌ、２４Ｒと、スイッチング素子２４Ｌ、２４Ｒの出力端に接続され、テスタ信号が出力されるパッド２６Ｌ、２６Ｒとを有している。スイッチング素子２４Ｌ、２４Ｒは、例えばＭＩＳトランジスタにより構成されている。
【００３８】
試験用素子１８のスイッチング素子２４Ｌ、２４Ｒには、スクライブライン１４に形成され、スイッチング素子２４Ｌ、２４Ｒのオン／オフの切替を行うための信号線２８Ｌ、２８Ｒがそれぞれ接続されている。信号線２８Ｌ、２８Ｒには、スクライブライン１４に形成され、スイッチング素子２４Ｌ、２４Ｒのオン／オフの切替を行うための切替信号がプローブカード１６から入力されるパッド３０Ｌ、３０Ｒがそれぞれ接続されている。
【００３９】
こうして、本実施形態による半導体装置が構成されている。
【００４０】
次に、本実施形態による半導体装置の試験方法において用いられるウェーハプローバのプローブカード１６について図１及び図２を用いて説明する。なお、以下においては、必要に応じて、図１及び図２中スクライブライン１４の左側、右側に位置する半導体チップ領域１２を区別する際には、左側に位置する半導体チップ領域１２を「半導体チップ領域１２Ｌ」、右側に位置する半導体チップ領域１２を「半導体チップ領域１２Ｒ」のように記載する。
【００４１】
プローブカード１６には、試験用素子１８のパッド２２に試験時に接触し、テスタ信号を入力するためのプローブ針３２が設けられている。
【００４２】
また、プローブカード１６には、試験用素子１８のパッド２６Ｌに試験時に接触するプローブ針３４Ｌと、半導体チップ領域１２Ｌのパッド２０に試験時に接触するプローブ針３６Ｌとが設けられている。プローブ針３４Ｌとプローブ針３６Ｌとは、プローブカード１６に設けられた配線３８Ｌにより電気的に接続されている。試験時には、半導体集積回路を含む半導体チップ領域１２Ｌと試験用素子１８とは、プローブカード１６を介して、すなわち、プローブ針３４Ｌ、３６Ｌ及びこれらを電気的に接続する配線３８Ｌにより、互いに電気的に接続されることとなる。これにより、半導体チップ領域１２Ｌの半導体集積回路に試験用素子１８からテスタ信号を入力することが可能となる。
【００４３】
また、プローブカード１６には、試験用素子１８のパッド２６Ｒに試験時に接触するプローブ針３４Ｒと、半導体チップ領域１２Ｒのパッド２０に試験時に接触するプローブ針３６Ｒとが設けられている。プローブ針３４Ｒとプローブ針３６Ｒとは、プローブカード１６に設けられた配線３８Ｒにより電気的に接続されている。試験時には、半導体集積回路を含む半導体チップ領域１２Ｒと試験用素子１８とは、プローブカード１６を介して、すなわち、プローブ針３４Ｒ、３６Ｒ及びこれらを電気的に接続する配線３８Ｒにより、互いに電気的に接続されることとなる。これにより、半導体チップ領域１２Ｒの半導体集積回路に試験用素子１８からテスタ信号を入力することが可能となる。
【００４４】
さらに、プローブカード１６には、信号線２８Ｌ、２８Ｒに接続されたパッド３０Ｌ、３０Ｒに試験時に接触し、スイッチング素子２４Ｌ、２４Ｒのオン／オフを切り替える切替信号を入力するためのプローブ針４０Ｌ、４０Ｒが設けられている。
【００４５】
試験時には、信号線２８Ｌ、２８Ｒからスイッチング素子２４Ｌ、２４Ｒに入力される切替信号に基づき、スイッチング素子２４Ｌ、２４Ｒのオン／オフが切り替えられる。これにより、試験用素子１８に入力されたテスタ信号を分離して、スクライブライン１４の両側に配置された半導体チップ領域１２Ｌ、１２Ｒの両方にテスタ信号を入力し、又は、試験用素子１８に入力されたテスタ信号を、スクライブライン１４の両側に配置された半導体チップ領域１２Ｌ、１２Ｒのうちのいずれか一方に入力することが可能となっている。
【００４６】
具体的には、スイッチング素子２４Ｌ、２４Ｒの両方をオンとすることにより、試験用素子１８に入力されたテスタ信号を分離して、半導体チップ領域１２Ｌ、１２Ｒの両方にテスタ信号を入力することができる。
【００４７】
また、スイッチング素子２４Ｌをオンとし、スイッチング素子２４Ｒをオフとすることにより、半導体チップ領域１２Ｌ、１２Ｒのうち、半導体チップ領域１２Ｒにはテスタ信号を入力せずに、半導体チップ領域１２Ｌのみにテスタ信号を入力することができる。
【００４８】
また、スイッチング素子１２Ｒをオンとし、スイッチング素子１２Ｌをオフとすることにより、半導体チップ領域１２Ｌ、１２Ｒのうち、半導体チップ領域１２Ｌにはテスタ信号を入力せずに、半導体チップ領域１２Ｒのみにテスタ信号を入力することができる。
【００４９】
上述のように、ウェーハプローバによる試験が行われる本実施形態による半導体装置は、半導体チップ領域１２が形成された半導体ウェーハ１０のスクライブライン１４に、半導体チップ領域１２の半導体集積回路を試験する際に入力するテスタ信号を制御する試験用素子１８が形成されていることに特徴がある。
【００５０】
半導体チップ領域１２にではなくスクライブライン１４に試験用素子１８が形成されているため、半導体チップ領域１２の面積を低減することができる。したがって、半導体ウェーハ１０に形成しうる半導体チップ領域１２の数を増加することができる。
【００５１】
また、本実施形態による半導体装置は、スイッチング素子２４Ｌ、２４Ｒのオン／オフの切替により、試験用素子１８に入力されたテスタ信号を分離して、スクライブライン１４の両側に配置された半導体チップ領域１２Ｌ、１２Ｒの両方にテスタ信号を入力し、又は、試験用素子１８に入力されたテスタ信号を、スクライブライン１４の両側に配置された半導体チップ領域１２Ｌ、１２Ｒのいずれか一方に入力することができるようになっていることにも特徴がある。
【００５２】
試験用素子１８によりテスタ信号を分離して、スクライブライン１４の両側に配置された半導体チップ領域１２Ｌ、１２Ｒの両方にテスタ信号を入力することができるので、ウェーハプローバのテスタの性能を上げることなく既存のテスタを用いて、同時に試験する半導体チップ領域１２の数を増加することができる。これにより、複数の半導体チップ領域１２の試験に要する時間を大幅に短縮し、効率のよい半導体装置の試験を実現することができる。
【００５３】
また、スクライブライン１４の両側に配置された半導体チップ領域１２Ｌ、１２Ｒのうちのいずれか一方にのみテスタ信号を入力することができるので、半導体チップ領域１２Ｌ、１２Ｒを互いに独立して試験を行うこともできる。したがって、試験時に半導体チップ領域１２Ｌ、１２Ｒが互いに電気的な影響を及ぼすことはなく、半導体チップ領域１２の良否を高い精度で判定することができる。
【００５４】
さらに、本実施形態による半導体装置は、スクライブライン１４に形成された試験用素子１８と半導体チップ領域１２とが、半導体ウェーハ１０上に形成された配線によっては電気的に接続されておらず、プローブカード１６を介して電気的に接続されることにも特徴がある。
【００５５】
このように、半導体集積回路を含む半導体チップ領域１２と試験用素子１８とは、半導体ウェーハ１０上では互いに物理的、電気的に分離されているので、半導体チップ領域１２への影響を考慮することなく、試験用素子１８の構成、配置等を適宜変更することができる。
【００５６】
また、試験用素子１８と半導体チップ領域１２とを互いに電気的に接続する配線が半導体ウェーハ１０上には存在していないため、ダイシングによりスクライブライン１４を切断して半導体チップ領域１２を半導体チップに個片化した際に、半導体チップ領域１２の切断面に配線が露出するということはない。したがって、スクライブライン１４に試験用素子１８が形成されていることにより、個片化された半導体チップが、耐湿性が低下する等の影響を受けることもない。
【００５７】
次に、本実施形態による半導体装置の試験方法について図１及び図２を用いて説明する。
【００５８】
まず、スクライブライン１４に試験用素子１８が形成されている半導体ウェーハ１０と、プローブカード１６との位置合わせを行い、図１及び図２に示すように、半導体ウェーハ１０上の所定のパッドに、プローブカード１６の所定のプローブ針を接触させる。すなわち、試験用素子１８のパッド２２に、プローブ針３２を接触させる。また、試験用素子１８のパッド２６Ｌにプローブ針２６Ｌを接触させ、半導体チップ領域１２Ｌのパッド２０にプローブ針３６Ｌを接触させることにより、試験用素子１８のパッド２６Ｌと半導体チップ領域１２Ｌのパッド２０とを互いに電気的に接続する。また、試験用素子１８のパッド２６Ｒにプローブ針２６Ｒを接触させ、半導体チップ領域１２Ｒのパッド２０にプローブ針３６Ｒを接触させることにより、試験用素子１８のパッド２６Ｒと半導体チップ領域１２Ｒのパッド２０とを互いに電気的に接続する。また、パッド４０Ｌにプローブ針３０Ｌを接触させ、パッド４０Ｒにプローブ針３０Ｒを接触させる。
【００５９】
次いで、ウェーハプローバのテスタにより生成されたテスタ信号を、プローブカード１６のプローブ針３２から試験用素子１８のパッド２２に入力する。
【００６０】
試験用素子１８のパッド２２に入力されたテスタ信号は、スクライブライン１４の両側に位置する半導体チップ領域１２Ｌ、１２Ｒを同時に試験する場合、或いは半導体チップ領域１２Ｌ、１２Ｒのいずれか一方を試験する場合に応じて、以下のように試験用素子１８を介して半導体チップ領域１２に入力される。
【００６１】
スクライブライン１４の両側に位置する半導体チップ領域１２Ｌ、１２Ｒを同時に試験する場合、信号線２８Ｌに接続されたパッド３０Ｌに、テスタにより生成されたスイッチング素子２４Ｌをオンとする切替信号がプローブ針４０Ｌから入力される。この切替信号が信号線２８Ｌからスイッチング素子２４Ｌに入力され、スイッチング素子２４Ｌはオンとなる。同時に、信号線２８Ｒに接続されたパッド３０Ｒに、テスタにより生成されたスイッチング素子２４Ｒをオンとする切替信号がプローブ針４０Ｒから入力される。この切替信号が信号線２８Ｒからスイッチング素子２４Ｒに入力され、スイッチング素子２４Ｒもまたオンとなる。
【００６２】
こうして、スイッチング素子２４Ｌ、２４Ｒがともにオンとなることにより、試験用素子１８のパッド２２に入力されたテスタ信号は、スイッチング素子２４Ｌ、２４Ｒの出力端に接続されたパッド２６Ｌ、２６Ｒのそれぞれから出力される。
【００６３】
パッド２６Ｌから出力されたテスタ信号は、プローブ針３４Ｌ、配線３８Ｌ、及びプローブ針３６Ｌを介して、半導体チップ領域１２Ｌの半導体集積回路に入力される。同様に、パッド２６Ｒから出力されたテスタ信号は、プローブ針３４Ｒ、配線３８Ｒ、及びプローブ針３６Ｒを介して、半導体チップ領域１２Ｒの半導体集積回路に入力される。
【００６４】
こうして、スクライブライン１４の両側に位置する半導体チップ領域１２Ｌ、１２Ｒのそれぞれにテスタ信号が同時に入力される。
【００６５】
以後、テスタ信号が入力された半導体チップ領域１２Ｌ、１２Ｒの半導体集積回路から出力される出力信号に基づき、半導体チップ領域１２Ｌ、１２Ｒの半導体集積回路の良否の判定を行う。
【００６６】
スクライブライン１４の両側に位置する半導体チップ領域１２Ｌ、１２Ｒのうち、半導体チップ領域１２Ｌのみを試験する場合、信号線２８Ｌに接続されたパッド３０Ｌに、テスタにより生成されたスイッチング素子２４Ｌをオンとする切替信号がプローブ針４０Ｌから入力される。この切替信号が信号線２８Ｌからスイッチング素子２４Ｌに入力され、スイッチング素子２４Ｌはオンとなる。一方、信号線２８Ｒに接続されたパッド３０Ｒには、テスタにより生成されたスイッチング素子２４Ｒをオフとする切替信号がプローブ針４０Ｒから入力される。この切替信号が信号線２８Ｒからスイッチング素子２４Ｒに入力され、スイッチング素子２４Ｒはオフとなる。
【００６７】
こうして、スイッチング素子２４Ｌがオンとなることにより、試験用素子１８のパッド２２に入力されたテスタ信号は、スイッチング素子２４Ｌの出力端に接続されたパッド２６Ｌから出力される。一方、スイッチング素子２４Ｒがオフとなることにより、パッド２６Ｒからのテスタ信号の出力は遮断される。
【００６８】
パッド２６Ｌから出力されたテスタ信号は、プローブ針３４Ｌ、配線３８Ｌ、及びプローブ針３６Ｌを介して、半導体チップ領域１２Ｌの半導体集積回路に入力される。一方、パッド２６Ｒからのテスタ信号の出力は遮断されているため、テスタ信号は半導体チップ領域１２Ｒの半導体集積回路には入力されない。
【００６９】
こうして、スクライブライン１４の両側に位置する半導体チップ領域１２Ｌ、１２Ｒのうち、半導体チップ領域１２Ｌにのみテスタ信号が入力される。
【００７０】
以後、テスタ信号が入力された半導体チップ領域１２Ｌの半導体集積回路から出力される出力信号に基づき、半導体チップ領域１２Ｌの半導体集積回路の良否の判定を行う。
【００７１】
スクライブライン１４の両側に位置する半導体チップ領域１２Ｌ、１２Ｒのうち、半導体チップ領域１２Ｒのみを試験する場合は、スイッチング素子２４Ｌ、２４Ｒのオン／オフを上記の場合と逆にすればよい。
【００７２】
上述のように、必要に応じて、スクライブライン１４の両側に位置する半導体チップ領域１２Ｌ、１２Ｒを同時に試験し、又は、半導体チップ領域１２Ｌ、１２Ｒのうちのいずれか一方のみを他方とは独立して試験することができる。
【００７３】
このように、本実施形態によれば、半導体チップ領域１２が形成された半導体ウェーハ１０のスクライブライン１４に、テスタ信号を制御する試験用素子１８が形成されているので、半導体チップ領域１２の面積を低減することができる。したがって、半導体ウェーハ１０に形成しうる半導体チップ領域１２の数を増加することができる。
【００７４】
また、本実施形態によれば、試験用素子１８によりテスタ信号を分離して、スクライブライン１４の両側に配置された半導体チップ領域１２Ｌ、１２Ｒの両方にテスタ信号を入力することができるので、ウェーハプローバのテスタの性能を上げることなく既存のテスタを用いて、同時に試験しうる半導体チップ領域１２の数を増加することができる。これにより、複数の半導体チップ領域１２の試験に要する時間を大幅に短縮することができる。
【００７５】
また、本実施形態によれば、スクライブライン１４の両側に配置された半導体チップ領域１２Ｌ、１２Ｒのうちのいずれか一方にのみテスタ信号を入力することができるので、半導体チップ領域１２Ｌ、１２Ｒを互いに独立して試験を行うこともできる。したがって、試験時に半導体チップ領域１２Ｌ、１２Ｒが互いに電気的な影響を及ぼすことはなく、半導体チップ領域１２の良否を高い精度で判定することができる。
【００７６】
さらに、本実施形態によれば、スクライブライン１４に形成された試験用素子１８と半導体チップ領域１２とが、半導体ウェーハ１０上に形成された配線によっては電気的に接続されておらず、プローブカード１６を介して電気的に接続されるので、半導体チップ領域１２への影響を考慮することなく、試験用素子１８の構成、配置等を適宜変更することができる。また、ダイシングによりスクライブライン１４を切断して半導体チップ領域１２を半導体チップに個片化した際に、半導体チップ領域１２の切断面に配線が露出するということはないので、個片化された半導体チップが、耐湿性が低下する等の影響を受けることもない。
【００７７】
（変形例）
本実施形態の変形例による半導体装置及びその試験方法について図３を用いて説明する。図３は本変形例による半導体装置における試験用素子を示す概略図である。
【００７８】
上記では、試験用素子１８に関して、２つのスイッチング素子２４Ｌ、２４Ｒを有し、パッド２２に入力されるテスタ信号を２つに分岐することが可能な構成について説明した。試験用素子１８を構成するスイッチング素子の数を更に増やすことにより、テスタ信号の分岐数を更に増やすことが可能である。本変形例では、パッド２２に入力されるテスタ信号を４つに分岐することが可能な試験用素子１８の構成について説明する。
【００７９】
テスタ信号が入力されるパッド２２の両側には、半導体チップ領域１２へのテスタ信号の入力及び遮断を切り替える２組のスイッチング素子２４Ｌ１、２４Ｒ１、及びスイッチング素子２４Ｌ２、２４Ｒ２が接続されている。
【００８０】
スイッチング素子２４Ｌ１、２４Ｒ１、２４Ｌ２、２４Ｒ２の出力端には、テスタ信号が出力されるパッド２６Ｌ１、２６Ｒ１、２６Ｌ２、２６Ｒ２がそれぞれ接続されている。
【００８１】
スイッチング素子２４Ｌ１、２４Ｒ１、２４Ｌ２、２４Ｒ２には、スクライブライン１４に形成され、スイッチング素子２４Ｌ１、２４Ｒ１、２４Ｌ２、２４Ｒ２のオン／オフの切替を行うための信号線２８Ｌ１、２８Ｒ１、２８Ｌ２、２８Ｒ２がそれぞれ接続されている。信号線２８Ｌ１、２８Ｒ１、２８Ｌ２、２８Ｒ２には、スクライブライン１４に形成され、スイッチング素子２４Ｌ１、２４Ｒ１、２４Ｌ２、２４Ｒ２のオン／オフの切替を行うための切替信号がプローブカード１６から入力されるパッド３０Ｌ１、３０Ｒ１、３０Ｌ２、３０Ｒ２がそれぞれ接続されている。
【００８２】
試験時には、パッド２２、２６Ｌ１、２６Ｌ２、２６Ｒ１、２６Ｒ２、３０Ｌ１、３０Ｒ１、３０Ｌ２、３０Ｒ２に、プローブカード１６に設けられたプローブ針が以下のように接触する。
【００８３】
パッド２２には、テスタ信号を入力するためのプローブ針３２が接触する。
【００８４】
また、パッド２６Ｌ１、２６Ｌ２には、プローブ針３４Ｌがそれぞれ接触する。パッド２６Ｌ１、２６Ｌ２は、プローブカード１６を介して、すなわち、プローブ針３４Ｌ、半導体チップ領域１２Ｌのパッド２０に接触するプローブ針３６Ｌ、及びプローブ針３４Ｌ、３６Ｌを互いに電気的に接続する配線３８Ｌにより、半導体チップ領域１２Ｌのパッド２０に電気的に接続される。
【００８５】
また、パッド２６Ｒ１、２６Ｒ２には、プローブ針３４Ｒがそれぞれ接触する。パッド２６Ｒ１、２６Ｒ２は、プローブカード１６を介して、すなわち、プローブ針３４Ｒ、半導体チップ領域１２Ｒのパッド２０に接触するプローブ針３６Ｒ、及びプローブ針３４Ｒ、３６Ｒを互いに電気的に接続する配線３８Ｒにより、半導体チップ領域１２Ｒのパッド２０に電気的に接続される。
【００８６】
また、パッド３０Ｌ１、３０Ｒ１、３０Ｌ２、３０Ｒ２には、スイッチング素子２４Ｌ１、２４Ｒ１、２４Ｌ２、２４Ｒ２のオン／オフを切り替える切替信号を入力するためのプローブ針４０Ｌ１、４０Ｒ１、４０Ｌ２、４０Ｒ２がそれぞれ接触する。
【００８７】
このように、試験用素子１８を構成するスイッチング素子の数を増やすことにより、テスタ信号の分岐数を増やしてもよい。なお、本変形例では、試験用素子１８を構成するスイッチング素子の数を４つとすることにより、テスタ信号を４つに分岐する場合について説明したが、スイッチング素子の数を更に増やすことにより、テスタ信号の分岐数を更に増やすこともできる。
【００８８】
［第２実施形態］
本発明の第２実施形態による半導体装置及びその試験方法について図４を用いて説明する。図４は本実施形態による半導体装置を示す概略図である。なお、第１実施形態による半導体装置及びその試験方法と同様の構成要素については同一の符号を付し説明を省略し或いは簡略にする。
【００８９】
本実施形態による半導体装置は、スクライブライン１４に形成された試験用素子として、テスタ信号の分離を行う試験用素子４２と、半導体チップ領域１２から出力される出力信号の圧縮を行う試験用素子４４とを有するものである。以下、本実施形態による半導体装置について図４を用いて説明する。図４は半導体ウェーハ１０に形成された半導体チップ領域１２及びこれに隣接するスクライブライン１４を示している。
【００９０】
半導体チップ領域１２間のスクライブライン１４には、テスタ信号を分離する試験用素子４２と、テスタ信号が入力された半導体チップ領域１２から出力される出力信号を圧縮する試験用素子４４とが形成されている。試験用素子４２、４４は、半導体ウェーハ１０上に形成された半導体集積回路により構成されている。
【００９１】
試験用素子４２は、テスタ信号が入力されるパッド４６と、パッド４６に入力されたテスタ信号を２つに分離する分離回路４８と、分離されたテスタ信号がそれぞれ出力される２つのパッド５０ａ、５０ｂとを有している。
【００９２】
試験用素子４４は、テスタ信号が入力された半導体チップ領域１２から出力される出力信号がそれぞれ入力される２つのパッド５２ａ、５２ｂと、パッド５２ａ、５２ｂに入力された出力信号を圧縮する圧縮回路５４と、圧縮された出力信号が出力されるパッド５６とを有している。
【００９３】
試験時には、パッド４６、５０ａ、５０ｂ、５２ａ、５２ｂ、５６に、プローブカード１６に設けられたプローブ針が以下のように接触する。
【００９４】
パッド４６には、テスタ信号を入力するためのプローブ針３２が接触する。
【００９５】
また、パッド５０ａ、５０ｂには、プローブ針３４Ｌがそれぞれ接触する。パッド５０ａ、５０ｂは、プローブカード１６を介して、すなわち、プローブ針３４Ｌ、半導体チップ領域１２のパッド２０に接触するプローブ針３６Ｌ、及びプローブ針３４Ｌ、３６Ｌを互いに電気的に接続する配線３８Ｌにより、半導体チップ領域１２のパッド２０に電気的に接続される。
【００９６】
また、パッド５２ａ、５２ｂには、プローブ針３４Ｌがそれぞれ接触する。パッド５２ａ、５２ｂは、プローブカード１６を介して、すなわち、プローブ針３４Ｌ、半導体チップ領域１２のパッド２０に接触するプローブ針３６Ｌ、及びプローブ針３４Ｌ、３６Ｌを互いに電気的に接続する配線３８Ｌにより、半導体チップ領域１２のパッド２０に電気的に接続される。
【００９７】
本実施形態による半導体装置は、スクライブライン１４に、テスタ信号の分離を行う試験用素子４２、及び半導体チップ領域１２からの出力信号を圧縮する試験用素子４４が形成されていることに特徴がある。
【００９８】
テスタ信号を分離しないでそのまま半導体チップ領域１２に入力する場合と比較して、試験用素子４２によりテスタ信号を分離して半導体チップ領域１２に入力することにより、テスタの性能を上げることなく既存のテスタを用いて、より多くの半導体チップ領域１２を同時に試験することができる。これにより、効率のよい半導体装置の試験を実現することができる。
【００９９】
また、半導体チップ領域１２にではなくスクライブライン１４に試験用素子４２、４４が形成されているため、半導体チップ領域１２の面積を低減することができる。したがって、半導体ウェーハ１０に形成しうる半導体チップ領域１２の数を増加することができる。
【０１００】
さらに、本実施形態による半導体装置は、スクライブライン１４に形成された試験用素子４２、４４と半導体チップ領域１２とが、半導体ウェーハ１０上に形成された配線によっては電気的に接続されておらず、プローブカード１６を介して電気的に接続されることにも特徴がある。
【０１０１】
このように、試験用素子４２、４４と半導体チップ領域１２とは、半導体ウェーハ１０上では互いに物理的、電気的に分離されているので、半導体チップ領域１２への影響を考慮することなく、試験用素子４２、４４の構成、配置等を適宜変更することができる。
【０１０２】
また、試験用素子４２、４４と半導体チップ領域１２とを互いに電気的に接続する配線が半導体ウェーハ１０上には存在していないため、ダイシングによりスクライブライン１４を切断して半導体チップ領域１２を個片化した際に、半導体チップ領域１２の切断面に配線が露出するということはない。したがって、スクライブライン１４に試験用素子４２、４４が形成されていることにより、個片化された半導体チップが、耐湿性が低下する等の影響を受けることもない。
【０１０３】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【０１０４】
例えば、上記第１実施形態では、スイッチング素子をＭＩＳトランジスタにより構成する場合について説明したが、スイッチング素子は、ＭＩＳトランジスタのほか、あらゆる半導体素子により構成することができる。
【０１０５】
また、上記第１実施形態では、試験用素子１８がスイッチング素子２４Ｌ、２４Ｒを有する場合について説明したが、半導体チップ領域１２Ｌ、１２Ｒを同時に試験するのみの場合は、スイッチング素子２４Ｌ、２４Ｒを省略してもよい。
【０１０６】
また、上記実施形態では、試験用素子１８、４２、４４と半導体チップ領域１２とが、半導体ウェーハ１０上では物理的、電気的に分離されており、試験時はプローブカード１６に設けられた配線３８Ｌ、３８Ｒを介して両者を電気的に接続する場合について説明したが、試験用素子１８、４２、４４と半導体チップ領域１２との電気的な接続は、プローブカード１６に設けられた配線３８Ｌ、３８を介して行う場合に限定されるものではない。試験用素子１８、４２、４４と半導体チップ領域１２との電気的な接続は、半導体ウェーハ１０外に設けられた種々の外部配線を介して行うことができる。
【０１０７】
以上詳述したように、本発明の特徴をまとめると以下のようになる。
【０１０８】
（付記１）
半導体ウェーハに形成され、半導体集積回路を含む半導体チップ領域と、
前記半導体チップ領域に隣接して設けられたスクライブ領域と、
前記スクライブ領域に前記半導体集積回路と電気的に分離して形成され、前記半導体集積回路を試験する際に入力する試験用信号を制御する試験用素子と
を有することを特徴とする半導体装置。
【０１０９】
（付記２）
半導体ウェーハに形成され、半導体集積回路を含む第１の半導体チップ領域と、
前記半導体ウェーハに形成され、半導体集積回路を含む第２の半導体チップ領域と、
前記第１の半導体チップ領域と前記第２の半導体チップ領域との間に設けられたスクライブ領域と、
前記スクライブ領域に、前記第１の半導体チップ領域の前記半導体集積回路及び前記第２の半導体チップ領域の前記半導体集積回路と電気的に分離して形成され、前記第１の半導体チップ領域の前記半導体集積回路及び前記第２の半導体チップ領域の前記半導体集積回路を試験する際に入力する試験用信号を制御する試験用素子と
を有することを特徴とする半導体装置。
【０１１０】
（付記３）
付記２記載の半導体装置において、
前記試験用素子は、前記試験用信号が入力される第１のパッドと、前記試験用信号が出力される第２のパッドと、前記試験用信号が出力される第３のパッドとを有し、
前記第１の半導体チップ領域は、前記試験用信号が入力される第４のパッドを有し、
前記第２の半導体チップ領域は、前記試験用信号が入力される第５のパッドを有し、
前記半導体集積回路を試験する際に用いるプローブカードに設けられた第１の配線を介して前記第２のパッドと前記第４のパッドとが電気的に接続され、前記プローブカードに設けられた第２の配線を介して前記第３のパッドと前記第５のパッドとが電気的に接続される
ことを特徴とする半導体装置。
【０１１１】
（付記４）
付記２又は３記載の半導体装置において、
前記試験用素子は、前記第１の半導体チップ領域の前記半導体集積回路への前記試験用信号の入力及び遮断を切り替える第１のスイッチング素子と、前記第２の半導体チップ領域の前記半導体集積回路への前記試験用信号の入力及び遮断を切り替える第２のスイッチング素子とを有する
ことを特徴とする半導体装置。
【０１１２】
（付記５）
付記４記載の半導体装置において、
前記スクライブ領域に形成され、前記第１のスイッチング素子に電気的に接続され、前記第１のスイッチング素子の切替動作を制御する第１の信号が入力される第１の信号線と、
前記スクライブ領域に形成され、前記第２のスイッチング素子に電気的に接続され、前記第２のスイッチング素子の切替動作を制御する第２の信号が入力される第２の信号線とを更に有する
ことを特徴とする半導体装置。
【０１１３】
（付記６）
半導体ウェーハに形成され、半導体集積回路を含む半導体チップ領域と、
前記半導体チップ領域に隣接して設けられたスクライブ領域と、
前記スクライブ領域に前記半導体集積回路と電気的に分離して形成され、前記半導体集積回路を試験する際に入力する試験用信号を分離する信号分離用の試験用素子と、
前記スクライブ領域に前記半導体集積回路と電気的に分離して形成され、前記試験用信号が入力された前記半導体集積回路から出力される出力信号を圧縮する信号圧縮用の試験用素子と
を有することを特徴とする半導体装置。
【０１１４】
（付記７）
付記１乃至６のいずれかに記載の半導体装置において、
前記試験用素子は、前記半導体ウェーハ上に形成された半導体集積回路からなる
ことを特徴とする半導体装置。
【０１１５】
（付記８）
半導体ウェーハに形成され、半導体集積回路を含む半導体チップ領域と、前記半導体チップ領域に隣接して設けられたスクライブ領域と、前記スクライブ領域に前記半導体集積回路と電気的に分離して形成され、前記半導体集積回路を試験する際に入力する試験用信号を制御する試験用素子とを有する半導体装置を試験する半導体装置の試験方法であって、
前記半導体集積回路と前記試験用素子とを外部配線を介して電気的に接続し、
前記外部配線を介して前記試験用素子から前記半導体集積回路に入力される前記試験用信号を用いて、前記半導体集積回路の試験を行う
ことを特徴とする半導体装置の試験方法。
【０１１６】
（付記９）
半導体ウェーハに形成され、半導体集積回路を含む第１の半導体チップ領域と、前記半導体ウェーハに形成され、半導体集積回路を含む第２の半導体チップ領域と、前記第１の半導体チップ領域と前記第２の半導体チップ領域との間に設けられたスクライブ領域と、前記スクライブ領域に、前記第１の半導体チップ領域の前記半導体集積回路及び前記第２の半導体チップ領域の前記半導体集積回路と電気的に分離して形成され、前記第１の半導体チップ領域の前記半導体集積回路及び前記第２の半導体チップ領域の前記半導体集積回路を試験する際に入力する試験用信号を制御する試験用素子とを有する半導体装置を試験する半導体装置の試験方法であって、
前記第１の半導体チップ領域の前記半導体集積回路と前記試験用素子とを電気的に接続し、前記第２の半導体チップ領域の前記半導体集積回路と前記試験用素子とを電気的に接続し、
前記第１の半導体チップ領域の前記半導体集積回路及び前記第２の半導体チップ領域の前記半導体集積回路に前記試験用素子から入力される前記試験用信号を用いて、前記第１の半導体チップ領域の前記半導体集積回路及び前記第２の半導体チップ領域の前記半導体集積回路を試験する
ことを特徴とする半導体装置の試験方法。
【０１１７】
（付記１０）
付記９記載の半導体装置の試験方法において、
前記試験用素子は、前記試験用信号が入力される第１のパッドと、前記試験用信号が出力される第２のパッドと、前記試験用信号が出力される第３のパッドとを有し、
前記第１の半導体チップ領域は、前記試験用信号が入力される第４のパッドを有し、
前記第２の半導体チップ領域は、前記試験用信号が入力される第５のパッドを有し、
前記半導体集積回路を試験する際に用いるプローブカードに設けられた第１の配線を介して前記第２のパッドと前記第４のパッドとを電気的に接続し、前記プローブカードに設けられた第２の配線を介して前記第３のパッドと前記第５のパッドとを電気的に接続し、
前記試験用素子の前記第１のパッドに、前記プローブカードを介して前記試験用信号を入力し、
前記第２のパッドから出力される前記試験用信号を、前記第１の配線を介して前記第１の半導体チップ領域の前記半導体集積回路に入力し、
前記第３のパッドから出力される前記試験用信号を、前記第２の配線を介して前記第２の半導体チップ領域の前記半導体集積回路に入力する
ことを特徴とする半導体装置の試験方法。
【０１１８】
（付記１１）
付記９又は１０記載の半導体装置の試験方法において、
前記試験用素子は、前記第１の半導体チップ領域の前記半導体集積回路への試験用信号の入力及び遮断を切り替える第１のスイッチング素子と、前記第２の半導体チップ領域の前記半導体集積回路への試験用信号の入力及び遮断を切り替える第２のスイッチング素子とを有し、
前記第１のスイッチング素子及び前記第２のスイッチング素子の切替動作を制御することにより、前記第１の半導体チップ領域の前記半導体集積回路及び前記第２の半導体チップ領域の前記半導体集積回路に前記試験用信号を同時に入力する
ことを特徴とする半導体装置の試験方法。
【０１１９】
（付記１２）
付記９又は１０記載の半導体装置の試験方法において、
前記試験用素子は、前記第１の半導体チップ領域の前記半導体集積回路への試験用信号の入力及び遮断を切り替える第１のスイッチング素子と、前記第２の半導体チップ領域の前記半導体集積回路への試験用信号の入力及び遮断を切り替える第２のスイッチング素子とを有し、
前記第１のスイッチング素子及び前記第２のスイッチング素子の切替動作を制御することにより、前記第１の半導体チップ領域の前記半導体集積回路及び前記第２の半導体チップ領域の前記半導体集積回路のいずれかに前記試験用信号を入力する
ことを特徴とする半導体装置の試験方法。
【図面の簡単な説明】
【０１２０】
【図１】本発明の第１実施形態による半導体装置の試験方法における半導体ウェーハ及びプローブカードを示す概略図である。
【図２】本発明の第１実施形態による半導体装置の試験方法における半導体チップ領域及びスクライブラインを示す拡大概略図である。
【図３】本発明の第１実施形態の変形例による半導体装置における試験用素子を示す概略図である。
【図４】本発明の第２実施形態による半導体装置を示す概略図である。
【図５】プローブカード上でテスタ信号の分離が行われる半導体装置の試験方法を示す概略図である。
【図６】テスタ信号の分離を制御する試験用素子が設けられたプローブカードを用いた半導体装置の試験方法を示す概略図である。
【図７】テスタ信号を分離、圧縮する試験用素子が作り込まれた半導体チップを示す概略図である。
【図８】プローブカード上でテスタ信号の分離が行われる半導体装置の試験方法における半導体チップの良否の誤判定を説明する図である。
【符号の説明】
【０１２１】
１０…半導体ウェーハ
１２…半導体チップ領域
１４…スクライブライン
１６…プローブカード
１８…試験用素子
２０…試験用パッド
２２…パッド
２４Ｌ、２４Ｒ…スイッチング素子
２４Ｌ１、２４Ｒ１、２４Ｌ２、２４Ｒ２…スイッチング素子
２６Ｌ、２６Ｒ…パッド
２６Ｌ１、２６Ｒ１、２６Ｌ２、２６Ｒ２…パッド
２８Ｌ、２８Ｒ…信号線
２８Ｌ１、２８Ｒ１、２８Ｌ２、２８Ｒ２…信号線
３０Ｌ、３０Ｒ…パッド
３０Ｌ１、３０Ｒ１、３０Ｌ２、３０Ｒ２…パッド
３２…プローブ針
３４Ｌ、３４Ｒ…プローブ針
３６Ｌ、３６Ｒ…プローブ針
３８Ｌ、３８Ｒ…配線
４０Ｌ、４０Ｒ…プローブ針
４０Ｌ１、４０Ｒ１、４０Ｌ２、４０Ｒ２…プローブ針
４２、４４…試験用素子
４６…パッド
４８…分離回路
５０ａ、５０ｂ…パッド
５２ａ、５２ｂ…パッド
５４…圧縮回路
５６…パッド
１００…プローブカード
１０２…配線
１０４ａ、１０４ｂ…プローブ針
１０６…半導体ウェーハ
１０８…半導体チップ
１０８ＮＧ…不良品の半導体チップ領域
１１０…パッド
１１２…試験用素子
１１４…半導体チップ
１１６…プローブ針
１１８…パッド
１２０…試験用素子
１２２…パッド
１２４…試験用素子
１２６…プローブ針
【特許請求の範囲】
【請求項１】
半導体ウェーハに形成され、半導体集積回路を含む半導体チップ領域と、
前記半導体チップ領域に隣接して設けられたスクライブ領域と、
前記スクライブ領域に前記半導体集積回路と電気的に分離して形成され、前記半導体集積回路を試験する際に入力する試験用信号を制御する試験用素子と
を有することを特徴とする半導体装置。
【請求項２】
半導体ウェーハに形成され、半導体集積回路を含む第１の半導体チップ領域と、
前記半導体ウェーハに形成され、半導体集積回路を含む第２の半導体チップ領域と、
前記第１の半導体チップ領域と前記第２の半導体チップ領域との間に設けられたスクライブ領域と、
前記スクライブ領域に、前記第１の半導体チップ領域の前記半導体集積回路及び前記第２の半導体チップ領域の前記半導体集積回路と電気的に分離して形成され、前記第１の半導体チップ領域の前記半導体集積回路及び前記第２の半導体チップ領域の前記半導体集積回路を試験する際に入力する試験用信号を制御する試験用素子と
を有することを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記試験用素子は、前記試験用信号が入力される第１のパッドと、前記試験用信号が出力される第２のパッドと、前記試験用信号が出力される第３のパッドとを有し、
前記第１の半導体チップ領域は、前記試験用信号が入力される第４のパッドを有し、
前記第２の半導体チップ領域は、前記試験用信号が入力される第５のパッドを有し、
前記半導体集積回路を試験する際に用いるプローブカードに設けられた第１の配線を介して前記第２のパッドと前記第４のパッドとが電気的に接続され、前記プローブカードに設けられた第２の配線を介して前記第３のパッドと前記第５のパッドとが電気的に接続される
ことを特徴とする半導体装置。
【請求項４】
半導体ウェーハに形成され、半導体集積回路を含む半導体チップ領域と、前記半導体チップ領域に隣接して設けられたスクライブ領域と、前記スクライブ領域に前記半導体集積回路と電気的に分離して形成され、前記半導体集積回路を試験する際に入力する試験用信号を制御する試験用素子とを有する半導体装置を試験する半導体装置の試験方法であって、
前記半導体集積回路と前記試験用素子とを外部配線を介して電気的に接続し、
前記外部配線を介して前記試験用素子から前記半導体集積回路に入力される前記試験用信号を用いて、前記半導体集積回路の試験を行う
ことを特徴とする半導体装置の試験方法。
【請求項５】
半導体ウェーハに形成され、半導体集積回路を含む第１の半導体チップ領域と、前記半導体ウェーハに形成され、半導体集積回路を含む第２の半導体チップ領域と、前記第１の半導体チップ領域と前記第２の半導体チップ領域との間に設けられたスクライブ領域と、前記スクライブ領域に、前記第１の半導体チップ領域の前記半導体集積回路及び前記第２の半導体チップ領域の前記半導体集積回路と電気的に分離して形成され、前記第１の半導体チップ領域の前記半導体集積回路及び前記第２の半導体チップ領域の前記半導体集積回路を試験する際に入力する試験用信号を制御する試験用素子とを有する半導体装置を試験する半導体装置の試験方法であって、
前記第１の半導体チップ領域の前記半導体集積回路と前記試験用素子とを電気的に接続し、前記第２の半導体チップ領域の前記半導体集積回路と前記試験用素子とを電気的に接続し、
前記第１の半導体チップ領域の前記半導体集積回路及び前記第２の半導体チップ領域の前記半導体集積回路に前記試験用素子から入力される前記試験用信号を用いて、前記第１の半導体チップ領域の前記半導体集積回路及び前記第２の半導体チップ領域の前記半導体集積回路を試験する
ことを特徴とする半導体装置の試験方法。
【請求項１】
半導体ウェーハに形成され、半導体集積回路を含む半導体チップ領域と、
前記半導体チップ領域に隣接して設けられたスクライブ領域と、
前記スクライブ領域に前記半導体集積回路と電気的に分離して形成され、前記半導体集積回路を試験する際に入力する試験用信号を制御する試験用素子と
を有することを特徴とする半導体装置。
【請求項２】
半導体ウェーハに形成され、半導体集積回路を含む第１の半導体チップ領域と、
前記半導体ウェーハに形成され、半導体集積回路を含む第２の半導体チップ領域と、
前記第１の半導体チップ領域と前記第２の半導体チップ領域との間に設けられたスクライブ領域と、
前記スクライブ領域に、前記第１の半導体チップ領域の前記半導体集積回路及び前記第２の半導体チップ領域の前記半導体集積回路と電気的に分離して形成され、前記第１の半導体チップ領域の前記半導体集積回路及び前記第２の半導体チップ領域の前記半導体集積回路を試験する際に入力する試験用信号を制御する試験用素子と
を有することを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記試験用素子は、前記試験用信号が入力される第１のパッドと、前記試験用信号が出力される第２のパッドと、前記試験用信号が出力される第３のパッドとを有し、
前記第１の半導体チップ領域は、前記試験用信号が入力される第４のパッドを有し、
前記第２の半導体チップ領域は、前記試験用信号が入力される第５のパッドを有し、
前記半導体集積回路を試験する際に用いるプローブカードに設けられた第１の配線を介して前記第２のパッドと前記第４のパッドとが電気的に接続され、前記プローブカードに設けられた第２の配線を介して前記第３のパッドと前記第５のパッドとが電気的に接続される
ことを特徴とする半導体装置。
【請求項４】
半導体ウェーハに形成され、半導体集積回路を含む半導体チップ領域と、前記半導体チップ領域に隣接して設けられたスクライブ領域と、前記スクライブ領域に前記半導体集積回路と電気的に分離して形成され、前記半導体集積回路を試験する際に入力する試験用信号を制御する試験用素子とを有する半導体装置を試験する半導体装置の試験方法であって、
前記半導体集積回路と前記試験用素子とを外部配線を介して電気的に接続し、
前記外部配線を介して前記試験用素子から前記半導体集積回路に入力される前記試験用信号を用いて、前記半導体集積回路の試験を行う
ことを特徴とする半導体装置の試験方法。
【請求項５】
半導体ウェーハに形成され、半導体集積回路を含む第１の半導体チップ領域と、前記半導体ウェーハに形成され、半導体集積回路を含む第２の半導体チップ領域と、前記第１の半導体チップ領域と前記第２の半導体チップ領域との間に設けられたスクライブ領域と、前記スクライブ領域に、前記第１の半導体チップ領域の前記半導体集積回路及び前記第２の半導体チップ領域の前記半導体集積回路と電気的に分離して形成され、前記第１の半導体チップ領域の前記半導体集積回路及び前記第２の半導体チップ領域の前記半導体集積回路を試験する際に入力する試験用信号を制御する試験用素子とを有する半導体装置を試験する半導体装置の試験方法であって、
前記第１の半導体チップ領域の前記半導体集積回路と前記試験用素子とを電気的に接続し、前記第２の半導体チップ領域の前記半導体集積回路と前記試験用素子とを電気的に接続し、
前記第１の半導体チップ領域の前記半導体集積回路及び前記第２の半導体チップ領域の前記半導体集積回路に前記試験用素子から入力される前記試験用信号を用いて、前記第１の半導体チップ領域の前記半導体集積回路及び前記第２の半導体チップ領域の前記半導体集積回路を試験する
ことを特徴とする半導体装置の試験方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２００６−２６１５０４（Ｐ２００６−２６１５０４Ａ）
【公開日】平成１８年９月２８日（２００６．９．２８）
【国際特許分類】
【出願番号】特願２００５−７８９７３（Ｐ２００５−７８９７３）
【出願日】平成１７年３月１８日（２００５．３．１８）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成１８年９月２８日（２００６．９．２８）
【国際特許分類】
【出願日】平成１７年３月１８日（２００５．３．１８）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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