半導体装置
【課題】 ウエハ上に形成された半導体チップを試験するときに、プローブの移動回数を最小限にし、試験時間を短縮する。
【解決手段】 半導体装置は複数の半導体チップを有し、各半導体チップは、試験信号に応じて試験される回路ブロックと、回路ブロックから出力される試験結果を、隣接する半導体チップの少なくともいずれかと試験結果出力端子とに出力するとともに、隣接する半導体チップから転送される試験結果を隣接する別の半導体チップと試験結果出力端子とに出力する転送回路とを有する。これにより、半導体チップの試験結果を隣接する半導体チップに順次に転送できるため、全ての半導体チップの試験結果を１つの半導体チップの試験結果出力端子から出力できる。
【解決手段】 半導体装置は複数の半導体チップを有し、各半導体チップは、試験信号に応じて試験される回路ブロックと、回路ブロックから出力される試験結果を、隣接する半導体チップの少なくともいずれかと試験結果出力端子とに出力するとともに、隣接する半導体チップから転送される試験結果を隣接する別の半導体チップと試験結果出力端子とに出力する転送回路とを有する。これにより、半導体チップの試験結果を隣接する半導体チップに順次に転送できるため、全ての半導体チップの試験結果を１つの半導体チップの試験結果出力端子から出力できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体チップを含む半導体装置に関する。
【背景技術】
【０００２】
一般に、半導体チップは、複数個が連なった状態で半導体ウエハ上に形成され、ウエハ状態で試験される。試験では、試験する半導体チップの外部端子であるパッドにプローブを接触させ、試験パターンが試験装置から半導体チップにプローブを介して供給される。そして、試験装置は、半導体チップからプローブを介して供給される試験結果に応じて、半導体チップの良否を判定する。
【０００３】
一方、半導体ウエハのスクライブライン上に形成された共通の配線を用いて、複数の半導体チップに試験パターンを同時に供給する手法が提案されている（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平０４−０７５３５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
試験パターンが半導体チップに同時に供給されても、半導体チップの良否を判定するためには、半導体チップ毎に試験結果を読み出さなくてはならない。例えば、試験結果の読み出しは、各半導体チップにプローブを順次に接続して実施する必要がある。半導体ウエハ上に形成される半導体チップの数が多いほど、プローブの移動回数が増えるため、試験時間は増加する。
【０００６】
本発明の目的は、半導体ウエハ上に形成される半導体チップを試験するときに、試験時間を短縮し、半導体装置の製造コストを削減することである。
【課題を解決するための手段】
【０００７】
本発明の一形態では、半導体装置は、複数の半導体チップを備え、各半導体チップは、試験信号に応じて試験される回路ブロックと、回路ブロックから出力される試験結果を、隣接する半導体チップの少なくともいずれかと試験結果出力端子とに出力するとともに、隣接する半導体チップから転送される試験結果を隣接する別の半導体チップと試験結果出力端子とに出力する転送回路とを備えている。
【発明の効果】
【０００８】
半導体チップの試験結果を隣接する半導体チップに順次に転送できるため、半導体装置内の全ての半導体チップの試験結果を１つの半導体チップの試験結果出力端子から出力できる。この結果、試験時間を短縮でき、半導体装置の製造コストを削減できる。
【図面の簡単な説明】
【０００９】
【図１】一実施形態における半導体装置の例を示している。
【図２】別の実施形態における半導体装置の例を示している。
【図３】図２に示した半導体チップが形成される半導体ウエハの例を示している。
【図４】図２に示した半導体装置の電源配線の例を示している。
【図５】図２に示した試験信号発生回路の例を示している。
【図６】図５に示した試験信号発生回路の動作の例を示している。
【図７】図２に示した比較回路の例を示している。
【図８】図２に示した転送回路の例を示している。
【図９】図８に示したマルチプレクサの例を示している。
【図１０】図２に示した半導体装置を試験する試験装置の例を示している。
【図１１】図８に示したマルチプレクサの動作の例を示している。
【図１２】図２に示した半導体装置において、試験結果をフリップフロップに取り込む動作の例を示している。
【図１３】図２に示した半導体装置において、上下の半導体チップからの試験結果をフリップフロップに取り込む動作の例を示している。
【図１４】図２に示した半導体装置において、左右の半導体チップからの試験結果をフリップフロップに取り込む動作の例を示している。
【図１５】図１０に示した試験装置により半導体チップの試験結果を読み出す例を示している。
【図１６】図１０に示した試験装置により半導体チップの試験結果を読み出す例を示している。
【図１７】図１０に示した試験装置により半導体チップの試験結果を読み出す例を示している。
【図１８】図１０に示した試験装置により半導体チップの試験結果を読み出す例を示している。
【図１９】図１０に示した試験装置により半導体チップの試験結果を読み出す例を示している。
【図２０】図１０に示した試験装置により半導体チップの試験結果を読み出す例を示している。
【図２１】別の実施形態における転送回路の例を示している。
【図２２】図２１に示したマルチプレクサの動作の例を示している。
【図２３】図２１に示した半導体チップの試験結果を読み出す例を示している。
【図２４】図２１に示した半導体チップの試験結果を読み出す例を示している。
【図２５】図２１に示した半導体チップの試験結果を読み出す例を示している。
【図２６】図２１に示した半導体チップの試験結果を読み出す例を示している。
【図２７】図２１に示した半導体チップの試験結果を読み出す例を示している。
【図２８】別の実施形態における転送回路の例を示している。
【図２９】図２８に示したマルチプレクサの動作の例を示している。
【発明を実施するための形態】
【００１０】
以下、実施形態を図面を用いて説明する。信号が伝達される信号線には、信号名と同じ符号を使用する。図中の二重の四角印は、外部端子（半導体チップ上のパッド）を示している。外部端子を介して供給される信号には、端子名と同じ符号を使用する。
【００１１】
図１は、一実施形態における半導体装置ＳＥＭの例を示している。半導体装置ＳＥＭは、マトリックス状に配置された複数の半導体チップＣＨＩＰを有している。例えば、半導体チップＣＨＩＰは、シリコン等の半導体ウエハ上に形成され、スクライブラインＳＣＬを挟んで互いに接続されている。ここで、スクライブラインＳＣＬは、半導体チップＣＨＩＰを互いに切り離すためのダイシング領域である。各半導体チップＣＨＩＰは、試験端子ＴＳＴ、試験結果出力端子ＴＯ、回路ブロックＣＢＬＫおよび転送回路ＴＲを有している。なお、半導体装置ＳＥＭ内に形成される半導体チップＣＨＩＰの数は、図１に示した９個に限定されるものではない。
【００１２】
回路ブロックＣＢＬＫは、半導体チップＣＨＩＰの主要な機能を実現するための回路が形成されている。回路ブロックＣＢＬＫは、図１では小さく表しているが、例えば、半導体チップＣＨＩＰに形成される回路の中で最も大きい。回路ブロックＣＢＬＫは、試験端子ＴＳＴに供給される試験信号に応じてその機能が試験され、試験結果を試験結果信号ＴＲＳＬＴとして転送回路ＴＲに出力する。例えば、試験結果信号ＴＲＳＬＴは、回路ブロックＣＢＬＫの動作の良否（パスまたはフェイル）を示す。すなわち、試験結果信号ＴＲＳＬＴは、半導体チップＣＨＩＰが良品か不良品かを示す。
【００１３】
転送回路ＴＲは、受けた試験結果ＴＲＳＬＴを、図１の上下左右に隣接する半導体チップＣＨＩＰの少なくともいずれかと試験結果出力端子ＴＯに出力する。また、転送回路ＴＲは、隣接する半導体チップＣＨＩＰから転送される試験結果を、別の半導体チップＣＨＩＰと試験結果出力端子ＴＯに出力する。例えば、図１において上側に隣接する半導体チップＣＨＩＰから転送される試験結果は、下側に隣接する半導体チップＣＨＩＰに転送される。下側に隣接する半導体チップＣＨＩＰから転送される試験結果は、上側に隣接する半導体チップＣＨＩＰに転送される。左側に隣接する半導体チップＣＨＩＰから転送される試験結果は、右側に隣接する半導体チップＣＨＩＰに転送される。右側に隣接する半導体チップＣＨＩＰから転送される試験結果は、左側に隣接する半導体チップＣＨＩＰに転送される。
【００１４】
図１に示した半導体装置ＳＥＭでは、転送回路ＴＲを動作することにより、各半導体チップＣＨＩＰの試験結果ＴＲＳＬＴは、例えば、図１の中央の半導体チップＣＨＩＰの試験結果出力端子ＴＯから順次に出力できる。換言すれば、図１の中央の半導体チップＣＨＩＰの試験結果出力端子ＴＯに半導体チップＣＨＩＰを試験する試験装置のプローブを接触することで、試験装置は、半導体装置ＳＥＭ内の全ての半導体チップＣＨＩＰの試験結果を得ることができる。
【００１５】
なお、図１では、半導体チップＣＨＩＰがマトリックス状に配置されているが、半導体チップＣＨＩＰは、図１の横方向に一列に配置されていてもよい。このとき、転送回路ＴＲは、図の上下方向への試験結果の転送は実施しない。同様に、半導体チップＣＨＩＰは、図１の縦方向に一列に配置されていてもよい。このとき、転送回路ＴＲは、図の左右方向への試験結果の転送は実施しない。
【００１６】
以上、この実施形態では、半導体チップＣＨＩＰの試験結果ＴＲＳＬＴを隣接する半導体チップＣＨＩＰに順次に転送できるため、全ての半導体チップＣＨＩＰの試験結果ＴＲＳＬＴを１つの半導体チップＣＨＩＰの試験結果出力端子ＴＯから出力できる。したがって、試験装置と半導体チップＣＨＩＰを接続するプローブの移動回数を最小限にできる。この結果、試験時間を短縮でき、製造コストを削減できる。
【００１７】
試験装置に接続するか否かに拘わりなく、共通の端子が半導体ウエハＷＡＦ上の全ての半導体チップＣＨＩＰに形成される。このため、半導体ウエハＷＡＦ上の全ての半導体チップＣＨＩＰを、共通の設計データを用いて製造できる。すなわち、半導体ウエハＷＡＦ全体を露光するマスクパターンを形成するために必要な各半導体チップＣＨＩＰのデータを共通にできる。あるいは、半導体ウエハＷＡＦ上の少なくとも１つの半導体チップＣＨＩＰの領域を露光するレチクルパターンを形成するために必要なデータの共通にできる。半導体チップＣＨＩＰが１種類の設計データで製造されるため、試験時間を短縮できるとともに、製造コストを削減できる。
【００１８】
図２は、別の実施形態における半導体装置ＳＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明は省略する。半導体装置ＳＥＭは、図１と同様に、シリコン等の半導体ウエハ上にスクライブラインＳＣＬを挟んでマトリックス状に配置された複数の半導体チップＣＨＩＰを有している。各半導体チップＣＨＩＰは、試験端子（試験データシフト端子ＴＤＳＦＴ、試験データ端子ＴＤ、試験データロード端子ＴＤＬＤ）、試験結果出力端子ＴＯ１、ＴＯ２、ＴＯ３、ＴＯ４、制御端子（選択端子ＬＯＡＤ、クロック端子ＣＬＫａ、ＣＬＫｂ、選択端子ＳＦＴＥＮ）、試験信号発生回路ＴＳＧＥＮ、回路ブロックＣＢＬＫ、比較回路ＣＭＰおよび転送回路ＴＲを有している。
【００１９】
全ての半導体チップＣＨＩＰの試験端子ＴＤＳＦＴ、ＴＤ、ＴＤＬＤは、スクライブラインＳＣＬ上に形成された試験信号線を介して互いに接続されている。同様に、全ての半導体チップＣＨＩＰの制御端子ＬＯＡＤ、ＣＬＫａは、スクライブラインＳＣＬ上に形成された制御信号線を介して互いに接続されている。すなわち、図２の縦方向Ｄ１および横方向Ｄ２に並ぶ全ての半導体チップＣＨＩＰは、試験信号ＴＤＳＦＴを同時に受け、試験信号ＴＤを同時に受け、試験信号ＴＤＬＤを同時に受ける。同様に、全ての半導体チップＣＨＩＰは、選択信号ＬＯＡＤを同時に受け、クロック信号ＣＬＫａを同時に受ける。
全ての半導体チップＣＨＩＰに供給する選択信号ＬＯＡＤおよびクロック信号ＣＬＫａを伝達する共通の信号線をスクライブラインＳＣＬ上に形成することで、スクライブラインＳＣＬの面積を最小限にできる。この結果、半導体ウエハＷＡＦ上に形成できる半導体チップＣＨＩＰの数を増やすことができる。
【００２０】
図２の横方向Ｄ２に並ぶ半導体チップＣＨＩＰの制御端子ＣＬＫｂ、ＳＦＴＥＮは、半導体チップＣＨＩＰ上に配線される制御信号線により互いに接続されている。すなわち、図２の横方向Ｄ２に並ぶ半導体チップＣＨＩＰの列は、クロック信号ＣＬＫｂを同時に受け、選択信号ＳＦＴＥＮを同時に受ける。なお、クロック信号ＣＬＫｂおよび選択信号ＳＦＴＥＮは、パッドでクロック信号ＣＬＫｂおよび選択信号ＳＦＴＥＮを受ける半導体チップＣＨＩＰを含む横方向Ｄ２に並ぶチップ列のみに供給される。
【００２１】
試験信号発生回路ＴＳＧＥＮは、試験パッドＴＤＳＦＴ、ＴＤ、ＴＤＬＤまたはスクライブラインＳＣＬ上の試験信号線ＴＤＳＦＴ、ＴＤ、ＴＤＬＤを介して供給される試験信号に基づいて、試験パターンＴＰ１−ＴＰｎおよび期待値データＥＸＰＤ１−ＥＸＰＤｍを生成する。試験パターンＴＰ１−ＴＰｎは、回路ブロックＣＢＬＫを試験するために回路ブロックＣＢＬＫに供給される。試験信号発生回路ＴＳＧＥＮの例は図５に示す。
【００２２】
比較回路ＣＭＰは、試験パターンＴＰ１−ＴＰｎに応じて動作する回路ブロックＣＢＬＫから出力される出力データを期待値データＥＸＰＤ１−ＥＸＰＤｍと比較し、試験結果信号ＴＲＳＬＴとして出力する。例えば、比較回路ＣＭＰは、出力データが期待値データＥＳＰＤ１−ＥＸＰＤｍと一致するときに、試験のパスを示す試験結果信号ＴＲＳＬＴを出力する。比較回路ＣＭＰは、出力データが期待値データＥＳＰＤ１−ＥＸＰＤｍと一致しないときに、試験のフェイルを示す試験結果信号ＴＲＳＬＴを出力する。比較回路ＣＭＰの例は図７に示す。
【００２３】
転送回路ＴＲは、試験結果信号ＴＲＳＬＴの取り込みモードに設定されているときに、比較回路ＣＭＰからの試験結果信号ＴＲＳＬＴをクロック信号ＣＬＫａに同期して試験結果として取り込む。取り込んだ試験結果は、図２の上下左右に隣接する半導体チップＣＨＩＰに出力される。転送回路ＴＲは、上下の転送モードに設定されているときに、図２の縦方向Ｄ１に隣接する半導体チップＣＨＩＰからの試験結果をクロック信号ＣＬＫａに同期して取り込む。取り込んだ試験結果は、上下左右に隣接する半導体チップＣＨＩＰに出力される。転送回路ＴＲは、左右の転送モードに設定されているときに、図２の横方向Ｄ２に隣接する半導体チップＣＨＩＰからの試験結果をクロック信号ＣＬＫｂに同期して取り込む。取り込んだ試験結果は、上下左右に隣接する半導体チップＣＨＩＰに出力される。
【００２４】
取り込みモードおよび上下の転送モードでは、転送回路ＴＲは、全ての半導体チップＣＨＩＰに共通のクロック信号ＣＬＫａに同期して動作する。このため、転送回路ＴＲによる試験結果の取り込みおよび上下の転送は、半導体装置ＳＥＭの全ての半導体チップＣＨＩＰで同時に実施される。左右の転送モードでは、転送回路ＴＲは、横方向Ｄ２に並ぶ半導体チップＣＨＩＰの列毎に共通のクロック信号ＣＬＫｂに同期して動作する。このため、転送回路ＴＲによる試験結果の転送は、横方向Ｄ２に並ぶ半導体チップＣＨＩＰの列毎に実施される。
【００２５】
実際には、図１０に示すように、試験装置ＴＥＳＴＤのプローブＰＲＢは、半導体ウエハＷＡＦ上の半導体チップＣＨＩＰの１つのみに接触される。このため、左右の転送モードでは、横方向Ｄ２に並ぶ半導体チップＣＨＩＰの列のうち、プローブＰＲＢが接触する半導体チップＣＨＩＰを含む列の転送回路ＴＲのみが動作する。転送回路ＴＲの動作モードは、選択端子ＬＯＡＤ、ＳＦＴＥＮの論理レベルに応じて決定される。動作モードの設定例は、図１１に示す。
【００２６】
図３は、図２に示した半導体チップＣＨＩＰが形成される半導体ウエハＷＡＦの例を示している。例えば、半導体ウエハＷＡＦ内の各半導体チップＣＨＩＰを試験するとき、試験装置ＴＥＳＴＤ（図１０）のプローブＰＲＢは、横方向Ｄ２に並ぶ半導体チップＣＨＩＰの数が一番多いチップ列ＣＨＩＰＲの半導体チップＣＨＩＰのいずれかに接続される。
【００２７】
試験装置ＴＥＳＴＤを用いた半導体チップＣＨＩＰの試験では、まず、取り込みモードにおいて、各半導体チップＣＨＩＰの回路ブロックＣＢＬＫの試験結果が、図２に示した転送回路ＴＲに取り込まれる。次に、左右の転送モードにおいて、プローブＰＲＢが接続される半導体チップＣＨＩＰを含むチップ列ＣＨＩＰＲの１つで試験結果の左右への転送が実施される。試験結果は、プローブＰＲＢを介して試験装置に順次に出力される。
【００２８】
次に、上下の転送モードにおいて、試験結果の転送が実施される。この転送により、プローブＰＲＢが接続される半導体チップＣＨＩＰを含むチップ列ＣＨＩＰＲの１つに、別のチップ列ＣＨＩＰＲの試験結果が転送される。そして、動作モードが左右の転送モードに再び設定され、別のチップ列ＣＨＩＰＲの試験結果が、プローブＰＲＢを介して試験装置ＴＥＳＴＤに出力される。この後、上下の転送モードと、左右の転送モードが繰り返されることで、半導体ウエハＷＡＦ上の全ての半導体チップＣＨＩＰの試験結果は、プローブＰＲＢが接続された１つの半導体チップＣＨＩＰを介して試験装置ＴＥＳＴＤに出力される。なお、試験結果の転送の具体例は、図１５-図２０に示す。
【００２９】
図４は、図２に示した半導体装置ＳＥＭの電源配線の例を示している。図４において、網掛けの領域は、電源線ＶＣＣまたは接地線ＧＮＤの配線領域を示している。Ｘ印を付けた四角は、上層の金属配線と下層の金属配線とを接続するコンタクト（例えば、プラグ領域）を示している。例えば、図の横方向に延在する金属配線は、図の縦方向に延在する金属配線に比べて上層の配線層を用いて形成されている。
【００３０】
この実施形態では、半導体ウエハＷＡＦ上を縦横に配線される電源線ＶＣＣおよび接地線ＧＮＤは、スクライブラインＳＣＬを跨いで半導体ウエハＷＡＦ上の全ての半導体チップＣＨＩＰに電気的に接続されている。そして、電源線ＶＣＣおよび接地線ＧＮＤは、各半導体チップＣＨＩＰの電源パッドＶＣＣ、ＧＮＤに接続されている。
【００３１】
半導体チップＣＨＩＰを試験するときには、図３に示したように、試験装置のプローブＰＲＢは、半導体ウエハＷＡＦ上の１つの半導体チップＣＨＩＰに接続される。電源電圧ＶＣＣおよび接地電圧ＧＮＤは、プローブＰＲＢを介して１つの半導体チップＣＨＩＰの電源パッドＶＣＣおよび接地パッドＧＮＤに供給され、電源線ＶＣＣおよび接地線ＧＮＤを介して全ての半導体チップＣＨＩＰに供給される。
【００３２】
試験が完了した後、各半導体チップＣＨＩＰは、スクライブラインＳＣＬをダイシングすることにより互いに切り離される。このとき、スクライブラインＳＣＬを跨いでいる電源線ＶＣＣおよび接地線ＧＮＤは切断される。また、図２に示したスクライブラインＳＣＬ上に形成される信号線は、ダイシングにより失われる。
【００３３】
なお、半導体チップＣＨＩＰ上の電源パッドＶＣＣおよび接地パッドＧＮＤだけでは、半導体ウエハＷＡＦ上の全ての半導体チップＣＨＩＰに供給する電源電流を確保できないときがある。このとき、電源線ＶＣＣおよび接地線ＧＮＤにそれぞれ接続される電源パッドＶＣＣおよび接地パッドＧＮＤをスクライブラインＳＣＬ上に形成してもよい。そして、半導体装置ＳＥＭの試験中に、スクライブラインＳＣＬ上の電源パッドＶＣＣおよび接地パッドＧＮＤは、プローブＰＲＢを介して試験装置ＴＥＳＴＤ（図１０）に接続される。
【００３４】
図５は、図２に示した試験信号発生回路ＴＳＧＥＮの例を示している。試験信号発生回路ＴＳＧＥＮは、試験データシフト信号ＴＤＳＦＴをクロック端子ＣＫで受ける直列に接続されたフリップフロップ列ＦＦＲ１と、試験データロード信号ＴＤＬＤをクロック端子ＣＫで受ける直列に接続されたフリップフロップ列ＦＦＲ２とを有している。
【００３５】
フリップフロップ列ＦＦＲ１の初段のデータ入力端子Ｄは、直列の試験データＴＤを順次に受ける。フリップフロップ列ＦＦＲ１の各フリップフロップのデータ出力端子Ｑは、フリップフロップ列ＦＦＲ２の対応するフリップフロップのデータ入力端子Ｄに接続されている。フリップフロップ列ＦＦＲ２の前段側の所定数のデータ出力端子Ｑは、並列のテストパターンＴＰ（ＴＰ１−ＴＰｎ）を出力する。フリップフロップ列ＦＦＲ２の後段側の所定数のデータ出力端子Ｑは、並列の期待値データＥＸＰＤ（ＥＸＰＤ１−ＥＸＰＤｍ）を出力する。直列の試験データＴＤを順次に受けて並列の試験パターンＴＰに変換することで、試験に必要な端子数（パッド数）を減らすことができる。また、図２に示したように、スクライブラインＳＣＬ上に配線される信号線の数を最小限できる。この結果、半導体チップＣＨＩＰの面積およびスクライブラインＳＣＬの面積を最小限にでき、半導体ウエハＷＡＦ上に形成できる半導体チップＣＨＩＰの数を増やすことができる。
【００３６】
図６は、図５に示した試験信号発生回路ＴＳＧＥＮの動作の例を示している。まず、図５に示したフリップフロップ列ＦＦＲ１は、試験データシフト信号ＴＤＳＦＴに同期して直列の試験データＴＤを順次に受ける（図６（ａ））。例えば、ｎ個の試験データＴＤが、試験パターンＴＰ（１）としてフリップフロップ列ＦＦＲ１の前段側のフリップフロップに保持される。
【００３７】
次に、フリップフロップ列ＦＦＲ２は、フリップフロップ列ＦＦＲ１に保持されている試験パターンＴＰ（１）を試験データロード信号ＴＤＬＤに同期して取り込み、試験パターンＴＰ１−ＴＰｎ（１）として出力する（図６（ｂ））。このとき、フリップフロップ列ＦＦＲ２は、期待値データＥＸＰＤを保持していないため、期待値データＥＸＰＤは、無効データＩＮＶＡＬＩＤである（図６（ｃ））。図２に示した各半導体チップＣＨＩＰの回路ブロックＣＢＬＫは、試験パターンＴＰ１−ＴＰｎ（１）を受けて動作する。このとき、回路ブロックＣＢＬＫから比較回路ＣＭＰに出力データは出力されない。
【００３８】
次に、フリップフロップ列ＦＦＲ１は、試験データシフト信号ＴＤＳＦＴに同期して次の試験データＴＤ（２）を順次に受ける（図６（ｄ））。例えば、ｎ個の試験データＴＤおよびｍ個の試験データが、試験パターンＴＰ（２）および期待値データＥＸＰＤ１−ｍとしてフリップフロップ列ＦＦＲ１のフリップフロップに保持される。次に、フリップフロップ列ＦＦＲ２は、フリップフロップ列ＦＦＲ１に保持されている試験パターンＴＰ（２）および期待値データＥＸＰＤ１−ｍを試験データロード信号ＴＤＬＤに同期して取り込み、試験パターンＴＰ１−ＴＰｎ（２）および期待値データＥＸＰＤ１−ｍとして出力する（図６（ｅ））。
【００３９】
各半導体チップＣＨＩＰの回路ブロックＣＢＬＫは、試験パターンＴＰ１−ＴＰｎ（２）を受けて動作する。回路ブロックＣＢＬＫは、出力データを比較回路ＣＭＰに出力する。この後、比較回路ＣＭＰは、出力データと期待値データＥＸＰＤ１−ＥＸＰＤｍとを比較し、回路ブロックＣＢＬＫの良否を判定する。
【００４０】
図７は、図２に示した比較回路ＣＭＰの例を示している。比較回路ＣＭＰは、回路ブロックＣＢＬＫからの出力データの各ビットと期待値データＥＸＰＤ１−ＥＸＰＤｍとを比較する排他的論理和回路ＸＯＲと、排他的論理和回路ＸＯＲの出力を受けるＯＲ回路とを有している。出力データの各ビットの論理と期待値データＥＸＰＤ１−ＥＸＰＤｍの論理とのいずれかが異なるとき、対応する排他的論理和回路ＸＯＲは高論理レベルを出力する。ＯＲ回路は、全ての排他的論理和回路ＸＯＲが低論理レベルを出力するとき、試験結果信号ＴＲＳＬＴを低論理レベルに設定する。ＯＲ回路は、排他的論理和回路ＸＯＲの少なくとも１つが高論理レベルを出力するとき、試験結果信号ＴＲＳＬＴを高論理レベルに設定する。すなわち、比較回路ＣＭＰは、回路ブロックＣＢＬＫが正常に動作するときに低論理レベルの試験結果信号ＴＲＳＬＴを出力する。比較回路ＣＭＰは、回路ブロックＣＢＬＫが不良を有するとき、高論理レベルの試験結果信号ＴＲＳＬＴを出力する。
【００４１】
図８は、図２に示した転送回路ＴＲの例を示している。転送回路ＴＲは、マルチプレクサＭＰＸ（ＭＰＸａ、ＭＰＸｂ、ＭＰＸｃ、ＭＰＸｄ）とマルチプレクサＭＰＸの出力にそれぞれ接続されたフリップフロップＦＦ（ＦＦａ、ＦＦｂ、ＦＦｃ、ＦＦｄ）を有する４つの転送部、およびＯＲ回路を有している。各マルチプレクサＭＰＸａ−ＭＰＸｄは、入力端子Ｉ０−Ｉ２で受ける信号のいずれかを、選択信号ＬＯＡＤ、ＳＦＴＥＮの論理レベルに応じて、対応するフリップフロップＦＦａ−ｄに出力する。ＯＲ回路は、クロック信号ＣＬＫａまたはＣＬＫｂをフリップフロップＦＦａ−ＦＦｄのクロック端子ＣＫに供給する。例えば、各フリップフロップＦＦａ−ＦＦｄは、対応するマルチプレクサＭＰＸａ−ＭＰＸｄから出力される試験結果を取り込み、取り込んだ試験結果を隣接する半導体チップＣＨＩＰの少なくともいずれかに出力する取込回路として動作する。
【００４２】
マルチプレクサＭＰＸａは、入力端子Ｉ０で図８の上側からの試験結果を示す信号ＵＩを受け、入力端子Ｉ１で試験結果信号ＴＲＳＬＴを受け、入力端子Ｉ２で図８の右側からの試験結果を示す信号ＲＩ１を受けている。マルチプレクサＭＰＸｂは、入力端子Ｉ０で図８の上側からの試験結果を示す信号ＵＩを受け、入力端子Ｉ１で試験結果信号ＴＲＳＬＴを受け、入力端子Ｉ２で図８の左側からの試験結果を示す信号ＬＩ１を受けている。
【００４３】
マルチプレクサＭＰＸｃは、入力端子Ｉ０で図８の下側からの試験結果を示す信号ＤＩを受け、入力端子Ｉ１で試験結果信号ＴＲＳＬＴを受け、入力端子Ｉ２で図８の右側からの試験結果を示す信号ＲＩ２を受けている。マルチプレクサＭＰＸｄは、入力端子Ｉ０で図８の下側からの試験結果を示す信号ＤＩを受け、入力端子Ｉ１で試験結果信号ＴＲＳＬＴを受け、入力端子Ｉ２で図８の左側からの試験結果を示す信号ＬＩ２を受けている。
【００４４】
なお、半導体チップＣＨＩＰへの入力信号線ＬＩ１−２、ＴＲＳＬＴ、ＵＩ、ＲＩ１−２、ＤＩ、ＣＬＫａ、ＣＬＫｂ、ＬＯＡＤ、ＳＦＴＥＮは、プルダウン抵抗ＰＤに接続されている。半導体チップＣＨＩＰがダイシングにより個別に切り離されたときに、入力ノードは、プルダウン抵抗ＰＤにより低論理レベルに固定され、フローティング状態になることが防止される。これにより、半導体チップＣＨＩＰが製品に搭載されたときに、転送回路ＴＲが誤動作することを防止でき、半導体チップＣＨＩＰが誤動作することを防止できる。
【００４５】
転送回路ＴＲは、試験結果信号ＴＲＳＬＴの取り込みモードに設定されているときに、クロック信号ＣＬＫａに同期してフリップフロップＦＦａ−ＦＦｄに試験結果信号ＴＲＳＬＴを取り込む。転送回路ＴＲは、フリップフロップＦＦａ−ＦＦｄに取り込んだ試験結果信号ＴＲＳＬＴを、転送信号ＬＯ１、ＬＯ２、ＲＯ１、ＲＯ２、ＵＯ、ＤＯとして、図２の上下左右に隣接する半導体チップＣＨＩＰの転送回路ＴＲに出力する。転送信号ＬＯ１、ＬＯ２は、左側の半導体チップＣＨＩＰに出力される。転送信号ＲＯ１、ＲＯ２は、右側の半導体チップＣＨＩＰに出力される。転送信号ＵＯは、上側の半導体チップＣＨＩＰに出力される。転送信号ＤＯは、下側の半導体チップＣＨＩＰに出力される。転送信号ＬＯ１、ＬＯ２、ＲＯ１、ＲＯ２は、試験結果出力端子ＴＯ１−ＴＯ４にも出力される。
【００４６】
転送回路ＴＲは、上下の転送モードに設定されているときに、クロック信号ＣＬＫａに同期して、上側の半導体チップＣＨＩＰから信号線ＵＩを介して供給される試験結果をフリップフロップＦＦａ、ＦＦｂに取り込む。フリップフロップＦＦａ、ＦＦｂに取り込まれた試験結果は、信号線ＬＯ１、ＲＯ１、ＤＯを介して左側、右側、下側の半導体チップＣＨＩＰに出力される。試験結果は、試験結果出力端子ＴＯ１、ＴＯ３にも出力される。また、転送回路ＴＲは、上下の転送モードに設定されているときに、クロック信号ＣＬＫａに同期して、下側の半導体チップＣＨＩＰから信号線ＤＩを介して供給される試験結果をフリップフロップＦＦｃ、ＦＦｄに取り込む。フリップフロップＦＦｃ、ＦＦｄに取り込まれた試験結果は、信号線ＬＯ２、ＲＯ２、ＵＯを介して左側、右側、上側の半導体チップＣＨＩＰに出力される。試験結果は、試験結果出力端子ＴＯ２、ＴＯ４にも出力される。
【００４７】
転送回路ＴＲは、左右の転送モードに設定されているときに、クロック信号ＣＬＫｂに同期して、右側からの半導体チップＣＨＩＰから信号線ＲＩ１を介して供給される試験結果をフリップフロップＦＦａに取り込む。フリップフロップＦＦａに取り込まれた試験結果は、信号線ＬＯ１を介して左側の半導体チップＣＨＩＰに出力される。試験結果は、試験結果出力端子ＴＯ１にも出力される。
【００４８】
転送回路ＴＲは、左右の転送モードに設定されているときに、クロック信号ＣＬＫｂに同期して、左側の半導体チップＣＨＩＰから信号線ＬＩ１を介して供給される試験結果をフリップフロップＦＦｂに取り込む。フリップフロップＦＦｂに取り込まれた試験結果は、信号線ＲＯ１、ＤＯを介して右側と下側の半導体チップＣＨＩＰに出力される。試験結果は、試験結果出力端子ＴＯ３にも出力される。
【００４９】
転送回路ＴＲは、左右の転送モードに設定されているときに、クロック信号ＣＬＫｂに同期して、右側からの半導体チップＣＨＩＰから信号線ＲＩ２を介して供給される試験結果をフリップフロップＦＦｃに取り込む。フリップフロップＦＦｃに取り込まれた試験結果は、信号線ＬＯ２、ＵＯを介して左側と上側の半導体チップＣＨＩＰに出力される。試験結果は、試験結果出力端子ＴＯ２にも出力される。
【００５０】
転送回路ＴＲは、左右の転送モードに設定されているときに、クロック信号ＣＬＫｂに同期して、左側からの半導体チップＣＨＩＰから信号線ＬＩ２を介して供給される試験結果をフリップフロップＦＦｄに取り込む。フリップフロップＦＦｄに取り込まれた試験結果は、信号線ＲＯ２を介して右側の半導体チップＣＨＩＰに出力される。試験結果は、試験結果出力端子ＴＯ４にも出力される。
【００５１】
図９は、図８に示したマルチプレクサＭＰＸｂの例を示している。マルチプレクサＭＰＸｂは、ＮＯＲ回路、ＡＮＤ回路およびスイッチ回路ＳＷ０−ＳＷ３を有している。ＮＯＲ回路は、選択信号ＬＯＡＤ、ＳＦＴＥＮがともに低論理レベルのときに、選択信号ＳＥＬ０を高論理レベルに設定する。ＡＮＤ回路は、選択信号ＬＯＡＤが低論理レベルで選択信号ＳＦＴＥＮが高論理レベルのとき、選択信号ＳＥＬ２を高論理レベルに設定する。選択信号ＳＥＬ１は、選択信号ＬＯＡＤが高論理レベルのとき高論理レベルに設定される。
【００５２】
スイッチ回路ＳＷ０は、選択信号ＳＥＬ０が高論理レベルのときにオンし、入力端子Ｉ０で受けている信号ＵＩを出力端子ＯＵＴに出力する。スイッチ回路ＳＷ１は、選択信号ＳＥＬ１が高論理レベルのときにオンし、入力端子Ｉ１で受けている試験結果信号ＴＲＳＬＴを出力端子ＯＵＴに出力する。スイッチ回路ＳＷ２は、選択信号ＳＥＬ２が高論理レベルのときにオンし、入力端子Ｉ２で受けている信号ＤＩを出力端子ＯＵＴに出力する。図８に示した他のマルチプレクサＭＰＸａ、ＭＰＸｃ、ＭＰＸｄは、入力端子Ｉ０−Ｉ２で受ける信号が異なることを除き、マルチプレクサＭＰＸｂと同じ回路である。マルチプレクサＭＰＸａ−ＭＰＸｄの動作は、図１１に示す。
【００５３】
図１０は、図２に示した半導体装置ＳＥＭを試験する試験装置ＴＥＳＴＤの例を示している。試験装置ＴＥＳＴＤは、テスタＴＳＴと、プローブＰＲＢを有するプローバＰＲＢＲとを有している。例えば、テスタＴＳＴは、ＬＳＩ用のロジックテスタである。プローバＰＲＢＲは、テスタＴＳＴから受ける信号ＴＤＳＦＴ、ＴＤ、ＴＤＬＤ、ＬＯＡＤ、ＣＬＫａ、ＣＬＫｂ、ＳＦＴＥＮおよび電源電圧ＶＣＣ、ＧＮＤをプローブＰＲＢを介して半導体チップＣＨＩＰに出力し、半導体チップＣＨＩＰから受ける信号ＬＯ１、ＬＯ２、ＲＯ１、ＲＯ２をプローブＰＲＢを介してテスタＴＳＴに出力する。なお、実際の半導体チップＣＨＩＰでは、電源端子ＶＣＣ、ＧＮＤの数は多く、回路ブロックＣＢＬＫを動作するための信号のパッドも形成されている。
【００５４】
この実施形態では、テスタＴＳＴは、図３に示した半導体ウエハＷＡＦ上の全ての半導体チップＣＨＩＰの試験結果を、プローブＰＲＢが接続された１つの半導体チップＣＨＩＰの出力端子ＬＯ１−２、ＲＯ１−２のみを使用して受けることができる。このため、プローバＰＲＢＲは、１つの半導体チップＣＨＩＰのパッドにプローブＰＲＢを接触させた後に、全ての半導体チップＣＨＩＰの試験が完了するまでプローブＰＲＢを移動させる必要がない。この結果、プローブＰＲＢの移動回数を最小限にでき、試験時間を短縮できる。以降の説明では、プローブＰＲＢが接触される半導体チップＣＨＩＰをマスタチップＭＣＨＩＰとも称する。
【００５５】
例えば、１０００個の半導体チップＣＨＩＰが半導体ウエハＷＡＦ上に形成され、各半導体チップＣＨＩＰにプローブＰＲＢを接触させて試験するとき、プローブＰＲＢの移動回数は９９９回である。プローブＰＲＢの移動時間の平均を５００ｍｓとすると、９９９回の移動に必要な時間は約５００秒である。この実施形態では、プローブＰＲＢの移動が不要になるため、移動時間をゼロにできる。
【００５６】
図１１は、図８に示したマルチプレクサＭＰＸａ−ＭＰＸｄの動作の例を示している。各マルチプレクサＭＰＸａ−ＭＰＸｄは、選択信号ＬＯＡＤ、ＳＦＴＥＮの論理レベルに応じて、選択信号ＳＥＬ０−２のいずれかを高論理レベルＨに設定し、対応するスイッチ回路（ＳＷ０−２のいずれか）をオンする。
【００５７】
具体的には、選択信号ＬＯＡＤ、ＳＦＴＥＮがともに低論理レベルのとき、試験での動作モードは上下の転送モードであり、スイッチＳＷ０がオンする。選択信号ＬＯＡＤが低論理レベルで選択信号ＳＦＴＥＮが高論理レベルのとき、試験での動作モードは左右の転送モードであり、スイッチＳＷ２がオンする。選択信号ＬＯＡＤが高論理レベルのとき、試験での動作モードは試験結果信号ＴＲＳＬＴの取り込みモードであり、スイッチＳＷ１がオンする。
【００５８】
図１２は、図２に示した半導体装置ＳＥＭにおいて、試験結果ＴＲＳＬＴをフリップフロップＦＦａ−ＦＦｄに取り込む動作の例（試験結果信号ＴＲＳＬＴの取り込みモード）を示している。太い矢印は、フリップフロップＦＦａ−ＦＦｄに取り込まれる信号の流れを示している。転送回路ＴＲを示す枠は、半導体チップＣＨＩＰの枠も示している。試験結果ＴＲＳＬＴは、図１１に示したように、選択信号ＬＯＡＤが高論理レベルのとき、図８に示したクロック信号ＣＬＫａに同期して全てのフリップフロップＦＦａ−ＦＦｄに取り込まれる。
【００５９】
フリップフロップＦＦａ−ＦＦｄへの取り込みは、クロック信号ＣＬＫａに同期して実施される。このため、試験結果ＴＲＳＬＴは、半導体ウエハＷＡＦ上の全ての半導体チップＣＨＩＰのフリップフロップＦＦａ−ＦＦｄにそれぞれ取り込まれる。
【００６０】
図１３は、図２に示した半導体装置ＳＥＭにおいて、上下の半導体チップＣＨＩＰからの試験結果をフリップフロップＦＦａ−ＦＦｄに取り込む動作の例（上下の転送モード）を示している。太い矢印は、フリップフロップＦＦａ−ＦＦｄに取り込まれる信号の流れを示している。転送回路ＴＲを示す枠は、半導体チップＣＨＩＰの枠も示している。試験結果は、図１１に示したように、選択信号ＬＯＡＤ、ＳＦＴＥＮがともに低論理レベルのとき、図８に示したクロック信号ＣＬＫａに同期してフリップフロップＦＦａ−ＦＦｂまたはＦＦｃ−ＦＦｄに取り込まれる。フリップフロップＦＦａ−ＦＦｂは、図１３において上側に隣接する半導体チップＣＨＩＰのフリップフロップＦＦｂからの試験結果を取り込む。フリップフロップＦＦｃ−ＦＦｄは、図１３において下側に隣接する半導体チップＣＨＩＰのフリップフロップＦＦｃからの試験結果を取り込む。
【００６１】
フリップフロップＦＦａ−ＦＦｄへの試験結果の取り込みは、クロック信号ＣＬＫａに同期して実施される。このため、隣接する半導体チップＣＨＩＰからの試験結果は、半導体ウエハＷＡＦ上の全ての半導体チップＣＨＩＰのフリップフロップＦＦａ−ＦＦｄにそれぞれ取り込まれる。
【００６２】
図１４は、図２に示した半導体装置ＳＥＭにおいて、左右の半導体チップＣＨＩＰからの試験結果をフリップフロップＦＦａ−ＦＦｄに取り込む動作の例（左右の転送モード）を示している。太い矢印は、フリップフロップＦＦａ−ＦＦｄに取り込まれる信号の流れを示している。転送回路ＴＲを示す枠は、半導体チップＣＨＩＰの枠も示している。試験結果は、図１１に示したように、選択信号ＬＯＡＤが低論理レベルで選択信号ＳＦＴＥＮが高論理レベルのとき、図８に示したクロック信号ＣＬＫｂに同期してフリップフロップＦＦａ、ＦＦｃまたはＦＦｂ、ＦＦｄに取り込まれる。
【００６３】
クロック信号ＣＬＫｂは、プローブＰＲＢが接触される半導体チップＣＨＩＰ（マスタチップＭＣＨＩＰ）を含むチップ列ＣＨＩＰＲのみに供給される。図１４では、マスタチップＭＣＨＩＰを太い四角枠で示している。マスタチップＭＣＨＩＰを含むチップ列ＣＨＩＰＲのフリップフロップＦＦａ、ＦＦｃには、図１４において右側に隣接する半導体チップＣＨＩＰのフリップフロップＦＦａ、ＦＦｃからの試験結果が取り込まれる。マスタチップＭＣＨＩＰを含むチップ列ＣＨＩＰＲのフリップフロップＦＦｂ、ＦＦｄには、図１４において左側に隣接する半導体チップＣＨＩＰのフリップフロップＦＦｂ、ＦＦｄからの試験結果が取り込まれる。
【００６４】
マスタチップＭＣＨＩＰを含むチップ列ＣＨＩＰＲを除く半導体チップＣＨＩＰでは、図８に示したクロック端子ＣＬＫｂおよび選択端子ＳＦＴＥＮは、フローティング状態に設定され、プルダウン抵抗ＰＤにより低論理レベルに固定される。したがって、チップ列ＣＨＩＰＲを除く半導体チップＣＨＩＰのフリップフロップＦＦａ−ＦＦｄは動作せず、フリップフロップＦＦａ−ＦＦｄに取り込まれている試験結果は保持される。
【００６５】
図１５−図２０は、図１０に示した試験装置ＴＥＳＴＤにより半導体チップの試験結果を読み出す例を示している。図１５−図２０では、説明を簡単にするために、半導体ウエハＷＡＦ内に１２個の半導体チップＡ−Ｌが形成される例を示している。図２に示した比較回路ＣＭＰからの試験結果信号ＴＲＳＬＴの転送経路は省略している。この例では、太い四角枠で示すチップＥにプローブＰＲＢが接続され、チップＥはマスタチップＭＣＨＩＰとして動作する。各チップＡ−Ｌ内の４つの小さな四角は、フリップフロップＦＦａ−ＦＦｄを示している。フリップフロップＦＦａ−ＦＦｄを示す四角中の符号は、フリップフロップＦＦａ−ＦＦｄがチップＡ−Ｌのいずれの試験結果を保持しているかを示している。
【００６６】
まず、図１５に示すように、図１０に示した試験装置ＴＥＳＴＤは、各チップＡ−Ｌに試験パターンＴＰを同時に供給し、回路ブロックＣＢＬＫの試験を実施する。この後、試験装置ＴＥＳＴＤは、各チップＡ−Ｌを試験結果ＴＲＳＬＴの取り込みモードに設定し、フリップフロップＦＦａ−ＦＦｄに試験結果ＴＲＳＬＴを取り込む。各チップＡ−ＬのフリップフロップＦＦａ−ＦＦｄは、自分自身の試験結果を保持する。この状態で、マスタチップＭＣＨＩＰであるチップＥの試験結果は、図８に示した試験結果出力端子ＴＯ１−ＴＯ４に出力される。試験装置ＴＥＳＴＤは、チップＥの試験結果をプローブＰＲＢを介して読み込み、チップＥの良否を判定する。
【００６７】
次に、図１６に示すように、試験装置ＴＥＳＴＤは、動作モードを左右の転送モードに設定する。左右の転送モードでは、マスタチップＭＣＨＩＰを含むチップＣ、Ｄ、Ｅ、Ｆのみにクロック信号ＣＬＫｂが供給される。そして、チップＣ、Ｄ、Ｅ、ＦのフリップフロップＦＦａ−ＦＦｄに保持された試験結果が、横方向Ｄ２に隣接する他のチップＣ、Ｄ、Ｅ、Ｆに転送される。これにより、チップＦ、Ｄの試験結果は、マスタチップＭＣＨＩＰのフリップフロップＦＦａ−ＦＦｄに保持され、マスタチップＭＣＨＩＰの試験結果出力端子ＴＯ１−ＴＯ４から出力される。試験装置ＴＥＳＴＤは、プローブＰＲＢを介してチップＤ、Ｆの試験結果を読み込み、チップＤ、Ｆの良否を判定する。
【００６８】
なお、クロック信号ＣＬＫｂは、チップＡ、Ｂ、Ｇ−Ｌに供給されない。このため、チップＡ、Ｂ、Ｇ−ＬのフリップフロップＦＦａ−ＦＦｄに保持された試験結果は、そのまま保持される。図１６−図２０において、フリップフロップＦＦａ−ＦＦｄに保持される符号Ｘは、無効な試験結果を示す。
【００６９】
同様に、図１７に示すように、試験装置ＴＥＳＴＤは、チップＣ、Ｄ、Ｅ、ＦのフリップフロップＦＦａ−ＦＦｄに保持されている試験結果を横方向Ｄ２に隣接するチップＣ、Ｄ、Ｅ、Ｆに転送する。そして、試験装置ＴＥＳＴＤは、チップＣの試験結果を読み込み、チップＣの良否を判定する。これにより、試験装置ＴＥＳＴＤは、マスタチップＭＣＨＩＰを含む横方向Ｄ２に隣接するチップＣ、Ｄ、Ｅ、Ｆの試験結果の判定を完了する。
【００７０】
次に、図１８に示すように、試験装置ＴＥＳＴＤは、各チップＡ−Ｌを上下の転送モードに設定し、各チップＡ−ＬのフリップフロップＦＦａ−ＦＦｄに保持されている試験結果を縦方向Ｄ１に隣接するチップＡ−Ｌに転送する。これにより、チップＧの試験結果はチップＣに転送される。チップＡ、Ｈの試験結果はチップＤに転送される。チップＢ、Ｉの試験結果はチップＥに転送される。チップＪの試験結果はチップＦに転送される。試験装置ＴＥＳＴＤは、プローブＰＲＢを介してチップＢ、Ｉの試験結果を読み込み、チップＢ、Ｉの良否を判定する。
【００７１】
次に、図１９に示すように、図１６および図１７と同様に、試験装置ＴＥＳＴＤは、マスタチップＭＣＨＩＰを含むチップＣ、Ｄ、Ｅ、Ｆを左右の転送モードに設定し、フリップフロップＦＦａ−ＦＦｄに保持されている試験結果を横方向Ｄ２に隣接するチップＣ、Ｄ、Ｅ、Ｆに転送する。そして、試験装置ＴＥＳＴＤは、チップＥに転送されたチップＡ、Ｈ、Ｊの試験結果を読み込み、チップＡ、Ｈ、Ｊの良否を判定する。さらに、試験装置ＴＥＳＴＤは、横方向Ｄ２の転送を実施し、チップＥに転送されたチップＧの試験結果を読み込み、チップＧの良否を判定する。
【００７２】
次に、図２０に示すように、図１８と同様に、試験装置ＴＥＳＴＤは、各チップＡ−Ｌを上下の転送モードに設定し、各チップＡ−ＬのフリップフロップＦＦａ−ＦＦｄに保持されている試験結果を縦方向Ｄ１に隣接するチップＡ−Ｌに転送する。これにより、チップＫ、Ｌの試験結果はチップＤ、Ｅにそれぞれ転送される。試験装置ＴＥＳＴＤは、プローブＰＲＢを介してチップＬの試験結果を読み込み、チップＬの良否を判定する。この後、図１６と同様に、横方向Ｄ２の転送が実施され、チップＫの試験結果がチップＥに転送される。試験装置ＴＥＳＴＤは、プローブＰＲＢを介してチップＫの試験結果を読み込み、チップＫの良否を判定する。以上により、試験装置ＴＥＳＴＤは、プローブＰＲＢを移動することなく、半導体ウエハＷＡＦ上の全てのチップＡ−Ｌの試験結果を読み込み、チップＡ−Ｌの良否を判定できる。
【００７３】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、転送回路ＴＲは、上からの試験結果を保持するフリップフロップＦＦａ、ＦＦｂと、下からの試験結果を保持するフリップフロップＦＦｃ、ＦＦｄを有している。このため、上下の転送モードにおいて、マスタチップＭＣＨＩＰの下側のチップ列からの試験結果と、マスタチップＭＣＨＩＰの上側のチップ列からの試験結果とを、マスタチップＭＣＨＩＰを含むチップ列に同時に転送できる。したがって、上下の転送モードでの転送回数を減らすことができ、試験時間をさらに短縮できる。
【００７４】
左右の転送モードにおいて、フリップフロップＦＦａ−ＦＦｄは、横方向Ｄ２に並ぶ半導体チップＣＨＩＰの列に共通に供給されるクロック信号ＣＬＫｂに同期して動作する。また、マルチプレクサＭＰＸａ−ＭＰＸｄは、横方向Ｄ２に並ぶ半導体チップＣＨＩＰの列に共通に供給される選択信号ＳＦＴＥＮの高論理レベルを受けて、左右の転送モードとして動作する。これにより、マスタチップＭＣＨＩＰとともに横方向Ｄ２に並ぶチップ列を除く半導体チップＣＨＩＰで、試験結果が左右方向に転送されることを防止できる。良否の判定に関与しない半導体チップＣＨＩＰの試験結果が無駄に移動することを防止できるため、転送動作の回数を最小限にでき、試験時間をさらに短縮できる。
【００７５】
左右の転送モードにおいて、マスタチップＭＣＨＩＰとともに横方向Ｄ２に並ぶチップ列を除く半導体チップＣＨＩＰでは、クロック端子ＣＬＫｂおよび選択端子ＳＦＴＥＮは、フローティング状態に設定される。しかし、これ等クロック端子ＣＬＫｂおよび選択端子ＳＦＴＥＮは、プルダウン抵抗ＰＤにより低論理レベルに固定される。これにより、マスタチップＭＣＨＩＰを含むチップ列が左右の転送モードのときに、他の半導体チップＣＨＩＰは、上下の転送モードになる。しかし、左右の転送モードでは、クロック信号ＣＬＫａが供給されないため、試験結果が上下に隣接する半導体チップＣＨＩＰ間で転送されることはない。この結果、マスタチップＭＣＨＩＰを含むチップ列を除くチップ列で、試験結果が上下方向に転送されることを防止でき、転送回路ＴＲに保持されている試験結果が移動することを防止できる。この結果、転送回路ＴＲの誤動作を防止できる。
【００７６】
図２１は、別の実施形態における転送回路ＴＲの例を示している。図８と同じ要素については、同じ符号を示し、詳細な説明は省略する。この実施形態では、半導体装置ＳＥＭは、図１および図２と同様に、シリコン等の半導体ウエハ上にスクライブラインＳＣＬを挟んでマトリックス状に配置された複数の半導体チップＣＨＩＰを有している。スクライブラインＳＣＬには、選択信号ＳＦＴ０ＥＮを伝達する制御信号線が図８に対して追加されている。全ての半導体チップＣＨＩＰの選択端子ＳＦＴ０ＥＮは、スクライブラインＳＣＬ上に形成された制御信号線を介して互いに接続されている。また、選択端子ＳＦＴ０ＥＮは、プルダウン抵抗ＰＤに接続されている。選択信号ＳＦＴ１ＥＮは、図９に示した選択信号ＳＦＴＥＮの代わりに供給される。
【００７７】
転送回路ＴＲは、マルチプレクサＭＰＸ（ＭＰＸａ、ＭＰＸｂ）、マルチプレクサＭＰＸに対応するフリップフロップＦＦ（ＦＦａ、ＦＦｂ）およびＯＲ回路を有している。各マルチプレクサＭＰＸａ−ＭＰＸｂは、選択信号ＬＯＡＤ、ＳＦＴ０ＥＮ、ＳＦＴ１ＥＮの論理レベルに応じて入力端子Ｉ０−Ｉ３で受ける信号のいずれかを、対応するフリップフロップＦＦａ−ＦＦｂに出力する。ＯＲ回路は、クロック信号ＣＬＫａまたはＣＬＫｂをフリップフロップＦＦａ−ＦＦｂのクロック端子ＣＫに供給する。各半導体チップＣＨＩＰのその他の構成は、図２および図８と同様である。すなわち、半導体チップＣＨＩＰ内に形成される試験信号発生回路ＴＳＧＥＮおよび回路ブロックＣＢＬＫは、図２と同じである。比較回路ＣＭＰは、試験結果信号ＴＲＳＬＴの論理レベルを保持するラッチ回路を図２の比較回路ＣＭＰに追加している。これにより、回路ブロックＣＢＬＫの試験結果は、転送回路ＴＲによる試験結果の転送中も比較回路ＣＭＰにより保持される。
【００７８】
マルチプレクサＭＰＸａは、入力端子Ｉ０で図２１の上側の半導体チップＣＨＩＰからの試験結果を示す信号ＵＩを受け、入力端子Ｉ１で試験結果信号ＴＲＳＬＴを受けている。また、マルチプレクサＭＰＸａは、入力端子Ｉ２で図２１の下側の半導体チップＣＨＩＰからの試験結果を示す信号ＤＩを受け、入力端子Ｉ３で図２１の右側の半導体チップＣＨＩＰからの試験結果を示す信号ＲＩ１を受けている。
【００７９】
マルチプレクサＭＰＸｂは、入力端子Ｉ０で図２１の上側の半導体チップＣＨＩＰからの試験結果を示す信号ＵＩを受け、入力端子Ｉ１で試験結果信号ＴＲＳＬＴを受けている。また、マルチプレクサＭＰＸｂは、入力端子Ｉ２で図２１の下側の半導体チップＣＨＩＰからの試験結果を示す信号ＤＩを受け、入力端子Ｉ３で図２１の左側の半導体チップＣＨＩＰからの試験結果を示す信号ＬＩ１を受けている。
【００８０】
この実施形態では、マルチプレクサＭＰＸａ、ＭＰＸｂの４つの入力端子Ｉ０−Ｉ３に対応して、４つの動作モードを有している。すなわち、転送回路ＴＲは、上から下への転送モード、試験結果信号ＴＲＳＬＴの取り込みモード、左右の転送モードおよび下から上への転送モードを有している。
【００８１】
転送回路ＴＲは、試験結果信号ＴＲＳＬＴの取り込みモードに設定されているときに、クロック信号ＣＬＫａに同期してフリップフロップＦＦａ、ＦＦｂに試験結果信号ＴＲＳＬＴを取り込む。転送回路ＴＲは、フリップフロップＦＦａ−ＦＦｂに取り込んだ試験結果信号ＴＲＳＬＴを、転送信号ＬＯ１、ＲＯ１、ＵＯ、ＤＯとして、図２１の上下左右に隣接する半導体チップＣＨＩＰの転送回路ＴＲに出力する。左右の転送モードに設定されているときの転送回路ＴＲの動作は、図８に示したフリップフロップＦＦａ、ＦＦｂの動作と同じである。
【００８２】
転送回路ＴＲは、上から下への転送モードに設定されているときに、クロック信号ＣＬＫａに同期して、上側の半導体チップＣＨＩＰから信号線ＵＩを介して供給される試験結果をフリップフロップＦＦａ、ＦＦｂに取り込む。フリップフロップＦＦａ、ＦＦｂに取り込まれた試験結果は、信号線ＬＯ１、ＲＯ１、ＤＯ、ＵＯを介して左側、右側、下側、上側の半導体チップＣＨＩＰに出力される。試験結果は、試験結果出力端子ＴＯ１、ＴＯ３にも出力される。
【００８３】
また、転送回路ＴＲは、下から上への転送モードに設定されているときに、クロック信号ＣＬＫａに同期して、下側の半導体チップＣＨＩＰから信号線ＤＩを介して供給される試験結果をフリップフロップＦＦａ、ＦＦｂに取り込む。フリップフロップＦＦａ、ＦＦｂに取り込まれた試験結果は、信号線ＬＯ１、ＲＯ１、ＵＯ、ＤＯを介して左側、右側、上側、下側の半導体チップＣＨＩＰに出力される。試験結果は、試験結果出力端子ＴＯ１、ＴＯ３にも出力される。
【００８４】
図２２は、図２１に示したマルチプレクサＭＰＸａ−ＭＰＸｂの動作の例を示している。各マルチプレクサＭＰＸａ−ｂは、選択信号ＬＯＡＤ、ＳＦＴ０ＥＮ、ＳＦＴ１ＥＮの論理レベルに応じて、入力信号を受けるために入力端子Ｉ０−Ｉ３のいずれかを有効にする。選択信号ＬＯＡＤが高論理レベルＨのとき、選択信号ＳＦＴ０ＥＮ、ＳＦＴ１ＥＮの論理レベルに拘わりなく、試験での動作モードは、試験結果信号ＴＲＳＬＴの取り込みモードに設定される。
【００８５】
選択信号ＬＯＡＤが低論理レベルＬのとき、試験での動作モードは、隣接する半導体チップＣＨＩＰ（上下左右）から試験結果を転送するモードに設定される。例えば、選択信号ＳＦＴ１ＥＮが低論理レベルＬのとき、選択信号ＳＦＴ０ＥＮの論理レベルに応じて、試験での動作モードは、上から下への転送モードまたは下から上への転送モードに設定される。選択信号ＳＦＴ０ＥＮが低論理レベルＬで選択信号ＳＦＴ１ＥＮが高論理レベルＨのとき、試験での動作モードは左右の転送モードに設定される。
【００８６】
図２３−図２７は、図２１に示した半導体チップＣＨＩＰの試験結果を読み出す例を示している。例えば、試験結果の読み出しは、図１０に示した試験装置ＴＥＳＴＤにより実施される。図１５−図２０と同じ要素については、同じ符号を示し、詳細な説明は省略する。図２３−図２７では、説明を簡単にするために、半導体ウエハＷＡＦ内に１２個の半導体チップＡ−Ｌが形成される例を示している。図２に示した比較回路ＣＭＰからの試験結果信号ＴＲＳＬＴの転送経路は省略している。この例では、太い四角枠で示すチップＥにプローブＰＲＢが接続され、チップＥはマスタチップＭＣＨＩＰとして動作する。各チップＡ−Ｌ内の２つの小さな四角は、フリップフロップＦＦａ−ＦＦｂを示している。
【００８７】
まず、図２３では、図１５と同様に、試験装置ＴＥＳＴＤは、各チップＡ−Ｌの回路ブロックＣＢＬＫの試験を同時に実施する。この後、動作モードが試験結果ＴＲＳＬＴの取り込みモードに設定され、各チップＡ−Ｌの試験結果ＴＲＳＬＴは、フリップフロップＦＦａ−ＦＦｄに取り込まれる。試験装置ＴＥＳＴＤは、マスタチップＭＣＨＩＰであるチップＥの試験結果をプローブＰＲＢを介して読み込み、チップＥの良否を判定する。
【００８８】
次に、図２４および図２５に示すように、試験装置ＴＥＳＴＤは、動作モードを左右の転送モードに設定する。左右の転送モードでは、マスタチップＭＣＨＩＰを含むチップＣ、Ｄ、Ｅ、Ｆに供給されるクロック信号ＣＬＫｂに同期して転送動作が実施される。このため、チップＡ、Ｂ、Ｇ−Ｌに保持された試験結果は、そのまま保持される。試験装置ＴＥＳＴＤは、マスタチップＭＣＨＩＰを含むチップＣ、Ｄ、Ｅ、ＦのフリップフロップＦＦａ−ＦＦｄに保持されている試験結果を横方向Ｄ２に隣接するチップＣ、Ｄ、Ｅ、Ｆに順次に転送する。これにより、図１６および図１７と同様に、チップＦ、Ｄ（図２４）およびチップＣ（図２５）の試験結果がマスタチップＭＣＨＩＰのフリップフロップＦＦａ−ＦＦｄに順次に保持され、良否が判定する。
【００８９】
次に、図２６に示すように、動作モードが下から上への転送モードに設定される。試験装置ＴＥＳＴＤは、チップＤ−Ｅ、Ｇ−ＬのフリップフロップＦＦａ−ＦＦｄに保持されている試験結果を縦方向Ｄ１に隣接するチップＡ−Ｊに転送する。これにより、チップＧ−Ｊの試験結果は、マスタチップＭＣＨＩＰを含むチップＣ−Ｆの列に転送される。チップＫ、Ｌの試験結果はチップＨ、Ｉに転送される。試験装置ＴＥＳＴＤは、プローブＰＲＢを介してチップＩの試験結果を読み込み、チップＩの良否を判定する。
【００９０】
次に、図２７に示すように、図２４および図２５と同様に、試験装置ＴＥＳＴＤは、マスタチップＭＣＨＩＰを含むチップＣ、Ｄ、Ｅ、Ｆを左右の転送モードに設定し、フリップフロップＦＦａ−ＦＦｄに保持されている試験結果を横方向Ｄ２に隣接するチップＣ、Ｄ、Ｅ、Ｆに順次に転送する。そして、試験装置ＴＥＳＴＤは、チップＥに転送されたチップＨ、ＪおよびチップＧの試験結果を順次に読み込み、良否を判定する。
【００９１】
さらに、試験装置ＴＥＳＴＤは、図２６と同様に、動作モードを下から上への転送モードに設定し、チップＨ、Ｉに保持されたチップＫ、Ｌの試験結果をチップＤ、Ｅに転送する。試験装置ＴＥＳＴＤは、チップＬの試験結果を読み込み、良否を判定する。この後、動作モードが左右の転送モードに設定され、チップＤに保持されたチップＫの試験結果がチップＥに転送され、チップＫの良否が判定される。
【００９２】
次に、動作モードが試験結果ＴＲＳＬＴの取り込みモードに設定され、全てのチップＡ−Ｌに試験結果が再度取り込まれる。この後、動作モードが上から下への転送モードに設定され、チップＡ、ＢのフリップフロップＦＦａ−ＦＦｂに保持されている試験結果は、チップＤ、Ｅに転送される。チップＢの良否が判定された後、動作モードが左右の転送モードに設定され、チップＤに保持されたチップＡの試験結果がチップＥに転送される。そして、チップＡの良否が判定され、全てのチップＡ−Ｌの良否の判定が完了する。
【００９３】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、２つのマルチプレクサＭＰＸａ、ＰＭＸｂおよび２つのフリップフロップＦＦａ−ＦＦｂによっても、試験結果を隣接する半導体チップＣＨＩＰに順次に転送できる。この結果、回路規模の小さい転送回路ＴＲを用いて、試験時間を短縮でき、製造コストを削減できる。
【００９４】
図２８は、別の実施形態における転送回路ＴＲの例を示している。図８および図２１と同じ要素については、同じ符号を示し、詳細な説明は省略する。この実施形態では、半導体装置ＳＥＭは、図１と同様に、シリコン等の半導体ウエハ上にスクライブラインＳＣＬを挟んでマトリックス状に配置された複数の半導体チップＣＨＩＰを有している。スクライブラインＳＣＬの構造は、図２１と同じである。
【００９５】
半導体装置ＳＥＭ（すなわち、半導体ウエハＷＡＦ）は、図２１の選択信号線ＳＦＴ１ＥＮに加えて、選択信号線ＳＦＴ２ＥＮを有している。選択信号線ＳＦＴ１ＥＮ、ＳＦＴ２ＥＮは、図２８の横方向Ｄ２に並ぶ半導体チップＣＨＩＰの選択端子ＳＦＴ１ＥＮ、ＳＦＴ２ＥＮにそれぞれ選択信号ＳＦＴ１ＥＮ、ＳＦＴ２ＥＮを供給する。選択信号線ＳＦＴ１ＥＮ、ＳＦＴ２ＥＮは、各半導体チップＣＨＩＰ上でプルダウン抵抗ＰＤに接続されている。
【００９６】
半導体装置ＳＥＭおよび半導体チップＣＨＩＰのその他の構成は、転送回路ＴＲが異なることを除き、図２１と同じである。すなわち、半導体チップＣＨＩＰ内に形成される試験信号発生回路ＴＳＧＥＮおよび回路ブロックＣＢＬＫは、図２と同じである。比較回路ＣＭＰは、試験結果信号ＴＲＳＬＴの論理レベルを保持するラッチ回路を図２の比較回路ＣＭＰに追加している。これにより、回路ブロックＣＢＬＫの試験結果は、転送回路ＴＲによる試験結果の転送中も比較回路ＣＭＰにより保持される。
【００９７】
転送回路ＴＲは、マルチプレクサＭＰＸ、デマルチプレクサＤＭＰＸ、フリップフロップＦＦおよびＯＲ回路を有している。マルチプレクサＭＰＸは、選択信号ＬＯＡＤ、ＳＦＴ０ＥＮ、ＳＦＴ１ＥＮ、ＳＦＴ２ＥＮの論理レベルに応じて入力端子Ｉ０−Ｉ４で受ける信号のいずれかを、フリップフロップＦＦに出力する。デマルチプレクサＤＭＰＸは、選択信号ＳＦＴ０ＥＮ、ＳＦＴ１ＥＮ、ＳＦＴ２ＥＮの論理レベルに応じてフリップフロップＦＦから出力される信号を出力端子Ｏ０−Ｏ３（信号線ＤＯ、ＲＯ１、ＬＯ１、ＵＯ）のいずれかに出力する。ＯＲ回路は、クロック信号ＣＬＫａまたはＣＬＫｂをフリップフロップＦＦのクロック端子ＣＫに供給する。
【００９８】
図２９は、図２８に示したマルチプレクサＭＰＸおよびデマルチプレクサＤＭＰＸの動作の例を示している。マルチプレクサＭＰＸは、選択信号ＬＯＡＤ、ＳＦＴ０ＥＮ、ＳＦＴ１ＥＮ、ＳＦＴ２ＥＮの論理レベルに応じて、入力端子Ｉ０−Ｉ４のいずれかを有効にする。有効ないずれかの入力端子Ｉ０−Ｉ３に供給される信号は、フリップフロップＦＦのデータ入力端子Ｄに伝達される。デマルチプレクサＤＭＰＸは、選択信号ＳＦＴ０ＥＮ、ＳＦＴ１ＥＮ、ＳＦＴ２ＥＮの論理レベルに応じて、フリップフロップＦＦのデータ出力端子Ｑからの信号を出力端子Ｏ０−Ｏ３のいずれかに出力する。
【００９９】
選択信号ＬＯＡＤが高論理レベルＨのとき、選択信号ＳＦＴ０ＥＮ、ＳＦＴ１ＥＮ、ＳＦＴ２ＥＮの論理レベルに拘わりなく、試験での動作モードは、試験結果信号ＴＲＳＬＴの取り込みモードに設定される。例えば、試験結果信号ＴＲＳＬＴの取り込みモード中、デマルチプレクサＤＭＰＸは、出力端子Ｏ１を有効にし、フリップフロップＦＦに保持された試験結果ＴＲＳＬＴを、試験結果出力端子ＴＯ３に出力する。
【０１００】
選択信号ＬＯＡＤが低論理レベルＬのとき、試験での動作モードは、隣接する半導体チップＣＨＩＰ（上下左右）から試験結果を転送するモードに設定される。例えば、選択信号ＳＦＴ１ＥＮ、ＳＦＴ２ＥＮがともに低論理レベルＬのとき、試験での動作モードは、選択信号ＳＦＴ０ＥＮの論理レベルに応じて下から上への転送モードまたは上から下への転送モードに設定される。選択信号ＳＦＴ０ＥＮが低論理レベルＬで選択信号ＳＦＴ１ＥＮが高論理レベルＨのとき、試験での動作モードは、選択信号ＳＦＴ２ＥＮの論理レベルに応じて左から右への転送モードまたは右から左への転送モードに設定される。
【０１０１】
この実施形態では、例えば、図１０に示した試験装置ＴＥＳＴＤを用いて、半導体装置ＳＥＭ（半導体ウエハＷＡＦ）内の半導体チップＣＨＩＰの試験が実施され、プローブＰＲＢを移動させることなく全ての半導体チップＣＨＩＰの良否が判定される。試験の基本的な流れは、左右の転送モードが左から右への転送モードと、右から左への転送モードに分けられていることを除き、図２３−図２７で説明した動作と同じである。以下に、この実施形態の試験の流れの概要を示す。
（１）半導体ウエハＷＡＦ内の全ての半導体チップＣＨＩＰに同時に試験パターンが供給され、各半導体チップＣＨＩＰの回路ブロックＣＢＬＫの試験が実施される。
（２）試験結果ＴＲＳＬＴの取り込みモードにおいて、各半導体チップＣＨＩＰの試験結果が転送回路ＴＲに取り込まれる。
（３）プローブＰＲＢが接触されたマスタチップＭＣＨＩＰの良否が判定される。
（４）左から右への転送モードにおいて、試験結果の転送が実施され、マスタチップＭＣＨＩＰの左側に位置する半導体チップＣＨＩＰの良否が順次に判定される。
（５）上記（２）が実施される。
（６）右から左への転送モードにおいて、試験結果の転送が実施され、マスタチップＭＣＨＩＰの右側に位置する半導体チップＣＨＩＰの良否が順次に判定される。
（７）上記（２）が実施された後、下から上への転送モードにおいて、マスタチップＭＣＨＩＰの下側のチップ列から試験結果が転送される。この後、上記（４）が実施される。
（８）上記（２）が実施された後、下から上への転送モードにおいて、マスタチップＭＣＨＩＰの下側のチップ列から試験結果が転送される。この後、上記（６）が実施される。
（９）この後、上記（７）、（８）において、「下から上への転送モード」の代わりに「上から下への転送モード」に設定され、試験結果の転送と、半導体チップＣＨＩＰの良否の判定が実施される。
【０１０２】
なお、上記（７）、（８）および上記（８）、（９）は、チップ列の数に応じて複数回繰り返される。
【０１０３】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、マルチプレクサＭＰＸ、デマルチプレクサＤＰＭＸおよびフリップフロップＦＦによっても、試験結果を隣接する半導体チップＣＨＩＰに順次に転送できる。この結果、回路規模のさらに小さい転送回路ＴＲを用いて、試験時間を短縮でき、製造コストを削減できる。
【０１０４】
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。
【符号の説明】
【０１０５】
ＣＢＬＫ‥回路ブロック；ＣＨＩＰ‥半導体チップ；ＣＭＰ‥比較回路；ＤＭＰＸ‥デマルチプレクサ；ＦＦ‥フリップフロップ；ＭＰＸ‥マルチプレクサ；ＰＲＢ‥プローブ；ＰＲＢＲ‥プローバ；ＳＣＬ‥スクライブライン；ＳＥＭ‥半導体装置；ＴＥＳＴＤ‥試験装置；ＴＲ‥転送回路；ＴＳＧＥＮ‥試験信号発生回路；ＴＳＴ‥テスタ；ＷＡＦ‥半導体ウエハ
【技術分野】
【０００１】
本発明は、複数の半導体チップを含む半導体装置に関する。
【背景技術】
【０００２】
一般に、半導体チップは、複数個が連なった状態で半導体ウエハ上に形成され、ウエハ状態で試験される。試験では、試験する半導体チップの外部端子であるパッドにプローブを接触させ、試験パターンが試験装置から半導体チップにプローブを介して供給される。そして、試験装置は、半導体チップからプローブを介して供給される試験結果に応じて、半導体チップの良否を判定する。
【０００３】
一方、半導体ウエハのスクライブライン上に形成された共通の配線を用いて、複数の半導体チップに試験パターンを同時に供給する手法が提案されている（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平０４−０７５３５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
試験パターンが半導体チップに同時に供給されても、半導体チップの良否を判定するためには、半導体チップ毎に試験結果を読み出さなくてはならない。例えば、試験結果の読み出しは、各半導体チップにプローブを順次に接続して実施する必要がある。半導体ウエハ上に形成される半導体チップの数が多いほど、プローブの移動回数が増えるため、試験時間は増加する。
【０００６】
本発明の目的は、半導体ウエハ上に形成される半導体チップを試験するときに、試験時間を短縮し、半導体装置の製造コストを削減することである。
【課題を解決するための手段】
【０００７】
本発明の一形態では、半導体装置は、複数の半導体チップを備え、各半導体チップは、試験信号に応じて試験される回路ブロックと、回路ブロックから出力される試験結果を、隣接する半導体チップの少なくともいずれかと試験結果出力端子とに出力するとともに、隣接する半導体チップから転送される試験結果を隣接する別の半導体チップと試験結果出力端子とに出力する転送回路とを備えている。
【発明の効果】
【０００８】
半導体チップの試験結果を隣接する半導体チップに順次に転送できるため、半導体装置内の全ての半導体チップの試験結果を１つの半導体チップの試験結果出力端子から出力できる。この結果、試験時間を短縮でき、半導体装置の製造コストを削減できる。
【図面の簡単な説明】
【０００９】
【図１】一実施形態における半導体装置の例を示している。
【図２】別の実施形態における半導体装置の例を示している。
【図３】図２に示した半導体チップが形成される半導体ウエハの例を示している。
【図４】図２に示した半導体装置の電源配線の例を示している。
【図５】図２に示した試験信号発生回路の例を示している。
【図６】図５に示した試験信号発生回路の動作の例を示している。
【図７】図２に示した比較回路の例を示している。
【図８】図２に示した転送回路の例を示している。
【図９】図８に示したマルチプレクサの例を示している。
【図１０】図２に示した半導体装置を試験する試験装置の例を示している。
【図１１】図８に示したマルチプレクサの動作の例を示している。
【図１２】図２に示した半導体装置において、試験結果をフリップフロップに取り込む動作の例を示している。
【図１３】図２に示した半導体装置において、上下の半導体チップからの試験結果をフリップフロップに取り込む動作の例を示している。
【図１４】図２に示した半導体装置において、左右の半導体チップからの試験結果をフリップフロップに取り込む動作の例を示している。
【図１５】図１０に示した試験装置により半導体チップの試験結果を読み出す例を示している。
【図１６】図１０に示した試験装置により半導体チップの試験結果を読み出す例を示している。
【図１７】図１０に示した試験装置により半導体チップの試験結果を読み出す例を示している。
【図１８】図１０に示した試験装置により半導体チップの試験結果を読み出す例を示している。
【図１９】図１０に示した試験装置により半導体チップの試験結果を読み出す例を示している。
【図２０】図１０に示した試験装置により半導体チップの試験結果を読み出す例を示している。
【図２１】別の実施形態における転送回路の例を示している。
【図２２】図２１に示したマルチプレクサの動作の例を示している。
【図２３】図２１に示した半導体チップの試験結果を読み出す例を示している。
【図２４】図２１に示した半導体チップの試験結果を読み出す例を示している。
【図２５】図２１に示した半導体チップの試験結果を読み出す例を示している。
【図２６】図２１に示した半導体チップの試験結果を読み出す例を示している。
【図２７】図２１に示した半導体チップの試験結果を読み出す例を示している。
【図２８】別の実施形態における転送回路の例を示している。
【図２９】図２８に示したマルチプレクサの動作の例を示している。
【発明を実施するための形態】
【００１０】
以下、実施形態を図面を用いて説明する。信号が伝達される信号線には、信号名と同じ符号を使用する。図中の二重の四角印は、外部端子（半導体チップ上のパッド）を示している。外部端子を介して供給される信号には、端子名と同じ符号を使用する。
【００１１】
図１は、一実施形態における半導体装置ＳＥＭの例を示している。半導体装置ＳＥＭは、マトリックス状に配置された複数の半導体チップＣＨＩＰを有している。例えば、半導体チップＣＨＩＰは、シリコン等の半導体ウエハ上に形成され、スクライブラインＳＣＬを挟んで互いに接続されている。ここで、スクライブラインＳＣＬは、半導体チップＣＨＩＰを互いに切り離すためのダイシング領域である。各半導体チップＣＨＩＰは、試験端子ＴＳＴ、試験結果出力端子ＴＯ、回路ブロックＣＢＬＫおよび転送回路ＴＲを有している。なお、半導体装置ＳＥＭ内に形成される半導体チップＣＨＩＰの数は、図１に示した９個に限定されるものではない。
【００１２】
回路ブロックＣＢＬＫは、半導体チップＣＨＩＰの主要な機能を実現するための回路が形成されている。回路ブロックＣＢＬＫは、図１では小さく表しているが、例えば、半導体チップＣＨＩＰに形成される回路の中で最も大きい。回路ブロックＣＢＬＫは、試験端子ＴＳＴに供給される試験信号に応じてその機能が試験され、試験結果を試験結果信号ＴＲＳＬＴとして転送回路ＴＲに出力する。例えば、試験結果信号ＴＲＳＬＴは、回路ブロックＣＢＬＫの動作の良否（パスまたはフェイル）を示す。すなわち、試験結果信号ＴＲＳＬＴは、半導体チップＣＨＩＰが良品か不良品かを示す。
【００１３】
転送回路ＴＲは、受けた試験結果ＴＲＳＬＴを、図１の上下左右に隣接する半導体チップＣＨＩＰの少なくともいずれかと試験結果出力端子ＴＯに出力する。また、転送回路ＴＲは、隣接する半導体チップＣＨＩＰから転送される試験結果を、別の半導体チップＣＨＩＰと試験結果出力端子ＴＯに出力する。例えば、図１において上側に隣接する半導体チップＣＨＩＰから転送される試験結果は、下側に隣接する半導体チップＣＨＩＰに転送される。下側に隣接する半導体チップＣＨＩＰから転送される試験結果は、上側に隣接する半導体チップＣＨＩＰに転送される。左側に隣接する半導体チップＣＨＩＰから転送される試験結果は、右側に隣接する半導体チップＣＨＩＰに転送される。右側に隣接する半導体チップＣＨＩＰから転送される試験結果は、左側に隣接する半導体チップＣＨＩＰに転送される。
【００１４】
図１に示した半導体装置ＳＥＭでは、転送回路ＴＲを動作することにより、各半導体チップＣＨＩＰの試験結果ＴＲＳＬＴは、例えば、図１の中央の半導体チップＣＨＩＰの試験結果出力端子ＴＯから順次に出力できる。換言すれば、図１の中央の半導体チップＣＨＩＰの試験結果出力端子ＴＯに半導体チップＣＨＩＰを試験する試験装置のプローブを接触することで、試験装置は、半導体装置ＳＥＭ内の全ての半導体チップＣＨＩＰの試験結果を得ることができる。
【００１５】
なお、図１では、半導体チップＣＨＩＰがマトリックス状に配置されているが、半導体チップＣＨＩＰは、図１の横方向に一列に配置されていてもよい。このとき、転送回路ＴＲは、図の上下方向への試験結果の転送は実施しない。同様に、半導体チップＣＨＩＰは、図１の縦方向に一列に配置されていてもよい。このとき、転送回路ＴＲは、図の左右方向への試験結果の転送は実施しない。
【００１６】
以上、この実施形態では、半導体チップＣＨＩＰの試験結果ＴＲＳＬＴを隣接する半導体チップＣＨＩＰに順次に転送できるため、全ての半導体チップＣＨＩＰの試験結果ＴＲＳＬＴを１つの半導体チップＣＨＩＰの試験結果出力端子ＴＯから出力できる。したがって、試験装置と半導体チップＣＨＩＰを接続するプローブの移動回数を最小限にできる。この結果、試験時間を短縮でき、製造コストを削減できる。
【００１７】
試験装置に接続するか否かに拘わりなく、共通の端子が半導体ウエハＷＡＦ上の全ての半導体チップＣＨＩＰに形成される。このため、半導体ウエハＷＡＦ上の全ての半導体チップＣＨＩＰを、共通の設計データを用いて製造できる。すなわち、半導体ウエハＷＡＦ全体を露光するマスクパターンを形成するために必要な各半導体チップＣＨＩＰのデータを共通にできる。あるいは、半導体ウエハＷＡＦ上の少なくとも１つの半導体チップＣＨＩＰの領域を露光するレチクルパターンを形成するために必要なデータの共通にできる。半導体チップＣＨＩＰが１種類の設計データで製造されるため、試験時間を短縮できるとともに、製造コストを削減できる。
【００１８】
図２は、別の実施形態における半導体装置ＳＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明は省略する。半導体装置ＳＥＭは、図１と同様に、シリコン等の半導体ウエハ上にスクライブラインＳＣＬを挟んでマトリックス状に配置された複数の半導体チップＣＨＩＰを有している。各半導体チップＣＨＩＰは、試験端子（試験データシフト端子ＴＤＳＦＴ、試験データ端子ＴＤ、試験データロード端子ＴＤＬＤ）、試験結果出力端子ＴＯ１、ＴＯ２、ＴＯ３、ＴＯ４、制御端子（選択端子ＬＯＡＤ、クロック端子ＣＬＫａ、ＣＬＫｂ、選択端子ＳＦＴＥＮ）、試験信号発生回路ＴＳＧＥＮ、回路ブロックＣＢＬＫ、比較回路ＣＭＰおよび転送回路ＴＲを有している。
【００１９】
全ての半導体チップＣＨＩＰの試験端子ＴＤＳＦＴ、ＴＤ、ＴＤＬＤは、スクライブラインＳＣＬ上に形成された試験信号線を介して互いに接続されている。同様に、全ての半導体チップＣＨＩＰの制御端子ＬＯＡＤ、ＣＬＫａは、スクライブラインＳＣＬ上に形成された制御信号線を介して互いに接続されている。すなわち、図２の縦方向Ｄ１および横方向Ｄ２に並ぶ全ての半導体チップＣＨＩＰは、試験信号ＴＤＳＦＴを同時に受け、試験信号ＴＤを同時に受け、試験信号ＴＤＬＤを同時に受ける。同様に、全ての半導体チップＣＨＩＰは、選択信号ＬＯＡＤを同時に受け、クロック信号ＣＬＫａを同時に受ける。
全ての半導体チップＣＨＩＰに供給する選択信号ＬＯＡＤおよびクロック信号ＣＬＫａを伝達する共通の信号線をスクライブラインＳＣＬ上に形成することで、スクライブラインＳＣＬの面積を最小限にできる。この結果、半導体ウエハＷＡＦ上に形成できる半導体チップＣＨＩＰの数を増やすことができる。
【００２０】
図２の横方向Ｄ２に並ぶ半導体チップＣＨＩＰの制御端子ＣＬＫｂ、ＳＦＴＥＮは、半導体チップＣＨＩＰ上に配線される制御信号線により互いに接続されている。すなわち、図２の横方向Ｄ２に並ぶ半導体チップＣＨＩＰの列は、クロック信号ＣＬＫｂを同時に受け、選択信号ＳＦＴＥＮを同時に受ける。なお、クロック信号ＣＬＫｂおよび選択信号ＳＦＴＥＮは、パッドでクロック信号ＣＬＫｂおよび選択信号ＳＦＴＥＮを受ける半導体チップＣＨＩＰを含む横方向Ｄ２に並ぶチップ列のみに供給される。
【００２１】
試験信号発生回路ＴＳＧＥＮは、試験パッドＴＤＳＦＴ、ＴＤ、ＴＤＬＤまたはスクライブラインＳＣＬ上の試験信号線ＴＤＳＦＴ、ＴＤ、ＴＤＬＤを介して供給される試験信号に基づいて、試験パターンＴＰ１−ＴＰｎおよび期待値データＥＸＰＤ１−ＥＸＰＤｍを生成する。試験パターンＴＰ１−ＴＰｎは、回路ブロックＣＢＬＫを試験するために回路ブロックＣＢＬＫに供給される。試験信号発生回路ＴＳＧＥＮの例は図５に示す。
【００２２】
比較回路ＣＭＰは、試験パターンＴＰ１−ＴＰｎに応じて動作する回路ブロックＣＢＬＫから出力される出力データを期待値データＥＸＰＤ１−ＥＸＰＤｍと比較し、試験結果信号ＴＲＳＬＴとして出力する。例えば、比較回路ＣＭＰは、出力データが期待値データＥＳＰＤ１−ＥＸＰＤｍと一致するときに、試験のパスを示す試験結果信号ＴＲＳＬＴを出力する。比較回路ＣＭＰは、出力データが期待値データＥＳＰＤ１−ＥＸＰＤｍと一致しないときに、試験のフェイルを示す試験結果信号ＴＲＳＬＴを出力する。比較回路ＣＭＰの例は図７に示す。
【００２３】
転送回路ＴＲは、試験結果信号ＴＲＳＬＴの取り込みモードに設定されているときに、比較回路ＣＭＰからの試験結果信号ＴＲＳＬＴをクロック信号ＣＬＫａに同期して試験結果として取り込む。取り込んだ試験結果は、図２の上下左右に隣接する半導体チップＣＨＩＰに出力される。転送回路ＴＲは、上下の転送モードに設定されているときに、図２の縦方向Ｄ１に隣接する半導体チップＣＨＩＰからの試験結果をクロック信号ＣＬＫａに同期して取り込む。取り込んだ試験結果は、上下左右に隣接する半導体チップＣＨＩＰに出力される。転送回路ＴＲは、左右の転送モードに設定されているときに、図２の横方向Ｄ２に隣接する半導体チップＣＨＩＰからの試験結果をクロック信号ＣＬＫｂに同期して取り込む。取り込んだ試験結果は、上下左右に隣接する半導体チップＣＨＩＰに出力される。
【００２４】
取り込みモードおよび上下の転送モードでは、転送回路ＴＲは、全ての半導体チップＣＨＩＰに共通のクロック信号ＣＬＫａに同期して動作する。このため、転送回路ＴＲによる試験結果の取り込みおよび上下の転送は、半導体装置ＳＥＭの全ての半導体チップＣＨＩＰで同時に実施される。左右の転送モードでは、転送回路ＴＲは、横方向Ｄ２に並ぶ半導体チップＣＨＩＰの列毎に共通のクロック信号ＣＬＫｂに同期して動作する。このため、転送回路ＴＲによる試験結果の転送は、横方向Ｄ２に並ぶ半導体チップＣＨＩＰの列毎に実施される。
【００２５】
実際には、図１０に示すように、試験装置ＴＥＳＴＤのプローブＰＲＢは、半導体ウエハＷＡＦ上の半導体チップＣＨＩＰの１つのみに接触される。このため、左右の転送モードでは、横方向Ｄ２に並ぶ半導体チップＣＨＩＰの列のうち、プローブＰＲＢが接触する半導体チップＣＨＩＰを含む列の転送回路ＴＲのみが動作する。転送回路ＴＲの動作モードは、選択端子ＬＯＡＤ、ＳＦＴＥＮの論理レベルに応じて決定される。動作モードの設定例は、図１１に示す。
【００２６】
図３は、図２に示した半導体チップＣＨＩＰが形成される半導体ウエハＷＡＦの例を示している。例えば、半導体ウエハＷＡＦ内の各半導体チップＣＨＩＰを試験するとき、試験装置ＴＥＳＴＤ（図１０）のプローブＰＲＢは、横方向Ｄ２に並ぶ半導体チップＣＨＩＰの数が一番多いチップ列ＣＨＩＰＲの半導体チップＣＨＩＰのいずれかに接続される。
【００２７】
試験装置ＴＥＳＴＤを用いた半導体チップＣＨＩＰの試験では、まず、取り込みモードにおいて、各半導体チップＣＨＩＰの回路ブロックＣＢＬＫの試験結果が、図２に示した転送回路ＴＲに取り込まれる。次に、左右の転送モードにおいて、プローブＰＲＢが接続される半導体チップＣＨＩＰを含むチップ列ＣＨＩＰＲの１つで試験結果の左右への転送が実施される。試験結果は、プローブＰＲＢを介して試験装置に順次に出力される。
【００２８】
次に、上下の転送モードにおいて、試験結果の転送が実施される。この転送により、プローブＰＲＢが接続される半導体チップＣＨＩＰを含むチップ列ＣＨＩＰＲの１つに、別のチップ列ＣＨＩＰＲの試験結果が転送される。そして、動作モードが左右の転送モードに再び設定され、別のチップ列ＣＨＩＰＲの試験結果が、プローブＰＲＢを介して試験装置ＴＥＳＴＤに出力される。この後、上下の転送モードと、左右の転送モードが繰り返されることで、半導体ウエハＷＡＦ上の全ての半導体チップＣＨＩＰの試験結果は、プローブＰＲＢが接続された１つの半導体チップＣＨＩＰを介して試験装置ＴＥＳＴＤに出力される。なお、試験結果の転送の具体例は、図１５-図２０に示す。
【００２９】
図４は、図２に示した半導体装置ＳＥＭの電源配線の例を示している。図４において、網掛けの領域は、電源線ＶＣＣまたは接地線ＧＮＤの配線領域を示している。Ｘ印を付けた四角は、上層の金属配線と下層の金属配線とを接続するコンタクト（例えば、プラグ領域）を示している。例えば、図の横方向に延在する金属配線は、図の縦方向に延在する金属配線に比べて上層の配線層を用いて形成されている。
【００３０】
この実施形態では、半導体ウエハＷＡＦ上を縦横に配線される電源線ＶＣＣおよび接地線ＧＮＤは、スクライブラインＳＣＬを跨いで半導体ウエハＷＡＦ上の全ての半導体チップＣＨＩＰに電気的に接続されている。そして、電源線ＶＣＣおよび接地線ＧＮＤは、各半導体チップＣＨＩＰの電源パッドＶＣＣ、ＧＮＤに接続されている。
【００３１】
半導体チップＣＨＩＰを試験するときには、図３に示したように、試験装置のプローブＰＲＢは、半導体ウエハＷＡＦ上の１つの半導体チップＣＨＩＰに接続される。電源電圧ＶＣＣおよび接地電圧ＧＮＤは、プローブＰＲＢを介して１つの半導体チップＣＨＩＰの電源パッドＶＣＣおよび接地パッドＧＮＤに供給され、電源線ＶＣＣおよび接地線ＧＮＤを介して全ての半導体チップＣＨＩＰに供給される。
【００３２】
試験が完了した後、各半導体チップＣＨＩＰは、スクライブラインＳＣＬをダイシングすることにより互いに切り離される。このとき、スクライブラインＳＣＬを跨いでいる電源線ＶＣＣおよび接地線ＧＮＤは切断される。また、図２に示したスクライブラインＳＣＬ上に形成される信号線は、ダイシングにより失われる。
【００３３】
なお、半導体チップＣＨＩＰ上の電源パッドＶＣＣおよび接地パッドＧＮＤだけでは、半導体ウエハＷＡＦ上の全ての半導体チップＣＨＩＰに供給する電源電流を確保できないときがある。このとき、電源線ＶＣＣおよび接地線ＧＮＤにそれぞれ接続される電源パッドＶＣＣおよび接地パッドＧＮＤをスクライブラインＳＣＬ上に形成してもよい。そして、半導体装置ＳＥＭの試験中に、スクライブラインＳＣＬ上の電源パッドＶＣＣおよび接地パッドＧＮＤは、プローブＰＲＢを介して試験装置ＴＥＳＴＤ（図１０）に接続される。
【００３４】
図５は、図２に示した試験信号発生回路ＴＳＧＥＮの例を示している。試験信号発生回路ＴＳＧＥＮは、試験データシフト信号ＴＤＳＦＴをクロック端子ＣＫで受ける直列に接続されたフリップフロップ列ＦＦＲ１と、試験データロード信号ＴＤＬＤをクロック端子ＣＫで受ける直列に接続されたフリップフロップ列ＦＦＲ２とを有している。
【００３５】
フリップフロップ列ＦＦＲ１の初段のデータ入力端子Ｄは、直列の試験データＴＤを順次に受ける。フリップフロップ列ＦＦＲ１の各フリップフロップのデータ出力端子Ｑは、フリップフロップ列ＦＦＲ２の対応するフリップフロップのデータ入力端子Ｄに接続されている。フリップフロップ列ＦＦＲ２の前段側の所定数のデータ出力端子Ｑは、並列のテストパターンＴＰ（ＴＰ１−ＴＰｎ）を出力する。フリップフロップ列ＦＦＲ２の後段側の所定数のデータ出力端子Ｑは、並列の期待値データＥＸＰＤ（ＥＸＰＤ１−ＥＸＰＤｍ）を出力する。直列の試験データＴＤを順次に受けて並列の試験パターンＴＰに変換することで、試験に必要な端子数（パッド数）を減らすことができる。また、図２に示したように、スクライブラインＳＣＬ上に配線される信号線の数を最小限できる。この結果、半導体チップＣＨＩＰの面積およびスクライブラインＳＣＬの面積を最小限にでき、半導体ウエハＷＡＦ上に形成できる半導体チップＣＨＩＰの数を増やすことができる。
【００３６】
図６は、図５に示した試験信号発生回路ＴＳＧＥＮの動作の例を示している。まず、図５に示したフリップフロップ列ＦＦＲ１は、試験データシフト信号ＴＤＳＦＴに同期して直列の試験データＴＤを順次に受ける（図６（ａ））。例えば、ｎ個の試験データＴＤが、試験パターンＴＰ（１）としてフリップフロップ列ＦＦＲ１の前段側のフリップフロップに保持される。
【００３７】
次に、フリップフロップ列ＦＦＲ２は、フリップフロップ列ＦＦＲ１に保持されている試験パターンＴＰ（１）を試験データロード信号ＴＤＬＤに同期して取り込み、試験パターンＴＰ１−ＴＰｎ（１）として出力する（図６（ｂ））。このとき、フリップフロップ列ＦＦＲ２は、期待値データＥＸＰＤを保持していないため、期待値データＥＸＰＤは、無効データＩＮＶＡＬＩＤである（図６（ｃ））。図２に示した各半導体チップＣＨＩＰの回路ブロックＣＢＬＫは、試験パターンＴＰ１−ＴＰｎ（１）を受けて動作する。このとき、回路ブロックＣＢＬＫから比較回路ＣＭＰに出力データは出力されない。
【００３８】
次に、フリップフロップ列ＦＦＲ１は、試験データシフト信号ＴＤＳＦＴに同期して次の試験データＴＤ（２）を順次に受ける（図６（ｄ））。例えば、ｎ個の試験データＴＤおよびｍ個の試験データが、試験パターンＴＰ（２）および期待値データＥＸＰＤ１−ｍとしてフリップフロップ列ＦＦＲ１のフリップフロップに保持される。次に、フリップフロップ列ＦＦＲ２は、フリップフロップ列ＦＦＲ１に保持されている試験パターンＴＰ（２）および期待値データＥＸＰＤ１−ｍを試験データロード信号ＴＤＬＤに同期して取り込み、試験パターンＴＰ１−ＴＰｎ（２）および期待値データＥＸＰＤ１−ｍとして出力する（図６（ｅ））。
【００３９】
各半導体チップＣＨＩＰの回路ブロックＣＢＬＫは、試験パターンＴＰ１−ＴＰｎ（２）を受けて動作する。回路ブロックＣＢＬＫは、出力データを比較回路ＣＭＰに出力する。この後、比較回路ＣＭＰは、出力データと期待値データＥＸＰＤ１−ＥＸＰＤｍとを比較し、回路ブロックＣＢＬＫの良否を判定する。
【００４０】
図７は、図２に示した比較回路ＣＭＰの例を示している。比較回路ＣＭＰは、回路ブロックＣＢＬＫからの出力データの各ビットと期待値データＥＸＰＤ１−ＥＸＰＤｍとを比較する排他的論理和回路ＸＯＲと、排他的論理和回路ＸＯＲの出力を受けるＯＲ回路とを有している。出力データの各ビットの論理と期待値データＥＸＰＤ１−ＥＸＰＤｍの論理とのいずれかが異なるとき、対応する排他的論理和回路ＸＯＲは高論理レベルを出力する。ＯＲ回路は、全ての排他的論理和回路ＸＯＲが低論理レベルを出力するとき、試験結果信号ＴＲＳＬＴを低論理レベルに設定する。ＯＲ回路は、排他的論理和回路ＸＯＲの少なくとも１つが高論理レベルを出力するとき、試験結果信号ＴＲＳＬＴを高論理レベルに設定する。すなわち、比較回路ＣＭＰは、回路ブロックＣＢＬＫが正常に動作するときに低論理レベルの試験結果信号ＴＲＳＬＴを出力する。比較回路ＣＭＰは、回路ブロックＣＢＬＫが不良を有するとき、高論理レベルの試験結果信号ＴＲＳＬＴを出力する。
【００４１】
図８は、図２に示した転送回路ＴＲの例を示している。転送回路ＴＲは、マルチプレクサＭＰＸ（ＭＰＸａ、ＭＰＸｂ、ＭＰＸｃ、ＭＰＸｄ）とマルチプレクサＭＰＸの出力にそれぞれ接続されたフリップフロップＦＦ（ＦＦａ、ＦＦｂ、ＦＦｃ、ＦＦｄ）を有する４つの転送部、およびＯＲ回路を有している。各マルチプレクサＭＰＸａ−ＭＰＸｄは、入力端子Ｉ０−Ｉ２で受ける信号のいずれかを、選択信号ＬＯＡＤ、ＳＦＴＥＮの論理レベルに応じて、対応するフリップフロップＦＦａ−ｄに出力する。ＯＲ回路は、クロック信号ＣＬＫａまたはＣＬＫｂをフリップフロップＦＦａ−ＦＦｄのクロック端子ＣＫに供給する。例えば、各フリップフロップＦＦａ−ＦＦｄは、対応するマルチプレクサＭＰＸａ−ＭＰＸｄから出力される試験結果を取り込み、取り込んだ試験結果を隣接する半導体チップＣＨＩＰの少なくともいずれかに出力する取込回路として動作する。
【００４２】
マルチプレクサＭＰＸａは、入力端子Ｉ０で図８の上側からの試験結果を示す信号ＵＩを受け、入力端子Ｉ１で試験結果信号ＴＲＳＬＴを受け、入力端子Ｉ２で図８の右側からの試験結果を示す信号ＲＩ１を受けている。マルチプレクサＭＰＸｂは、入力端子Ｉ０で図８の上側からの試験結果を示す信号ＵＩを受け、入力端子Ｉ１で試験結果信号ＴＲＳＬＴを受け、入力端子Ｉ２で図８の左側からの試験結果を示す信号ＬＩ１を受けている。
【００４３】
マルチプレクサＭＰＸｃは、入力端子Ｉ０で図８の下側からの試験結果を示す信号ＤＩを受け、入力端子Ｉ１で試験結果信号ＴＲＳＬＴを受け、入力端子Ｉ２で図８の右側からの試験結果を示す信号ＲＩ２を受けている。マルチプレクサＭＰＸｄは、入力端子Ｉ０で図８の下側からの試験結果を示す信号ＤＩを受け、入力端子Ｉ１で試験結果信号ＴＲＳＬＴを受け、入力端子Ｉ２で図８の左側からの試験結果を示す信号ＬＩ２を受けている。
【００４４】
なお、半導体チップＣＨＩＰへの入力信号線ＬＩ１−２、ＴＲＳＬＴ、ＵＩ、ＲＩ１−２、ＤＩ、ＣＬＫａ、ＣＬＫｂ、ＬＯＡＤ、ＳＦＴＥＮは、プルダウン抵抗ＰＤに接続されている。半導体チップＣＨＩＰがダイシングにより個別に切り離されたときに、入力ノードは、プルダウン抵抗ＰＤにより低論理レベルに固定され、フローティング状態になることが防止される。これにより、半導体チップＣＨＩＰが製品に搭載されたときに、転送回路ＴＲが誤動作することを防止でき、半導体チップＣＨＩＰが誤動作することを防止できる。
【００４５】
転送回路ＴＲは、試験結果信号ＴＲＳＬＴの取り込みモードに設定されているときに、クロック信号ＣＬＫａに同期してフリップフロップＦＦａ−ＦＦｄに試験結果信号ＴＲＳＬＴを取り込む。転送回路ＴＲは、フリップフロップＦＦａ−ＦＦｄに取り込んだ試験結果信号ＴＲＳＬＴを、転送信号ＬＯ１、ＬＯ２、ＲＯ１、ＲＯ２、ＵＯ、ＤＯとして、図２の上下左右に隣接する半導体チップＣＨＩＰの転送回路ＴＲに出力する。転送信号ＬＯ１、ＬＯ２は、左側の半導体チップＣＨＩＰに出力される。転送信号ＲＯ１、ＲＯ２は、右側の半導体チップＣＨＩＰに出力される。転送信号ＵＯは、上側の半導体チップＣＨＩＰに出力される。転送信号ＤＯは、下側の半導体チップＣＨＩＰに出力される。転送信号ＬＯ１、ＬＯ２、ＲＯ１、ＲＯ２は、試験結果出力端子ＴＯ１−ＴＯ４にも出力される。
【００４６】
転送回路ＴＲは、上下の転送モードに設定されているときに、クロック信号ＣＬＫａに同期して、上側の半導体チップＣＨＩＰから信号線ＵＩを介して供給される試験結果をフリップフロップＦＦａ、ＦＦｂに取り込む。フリップフロップＦＦａ、ＦＦｂに取り込まれた試験結果は、信号線ＬＯ１、ＲＯ１、ＤＯを介して左側、右側、下側の半導体チップＣＨＩＰに出力される。試験結果は、試験結果出力端子ＴＯ１、ＴＯ３にも出力される。また、転送回路ＴＲは、上下の転送モードに設定されているときに、クロック信号ＣＬＫａに同期して、下側の半導体チップＣＨＩＰから信号線ＤＩを介して供給される試験結果をフリップフロップＦＦｃ、ＦＦｄに取り込む。フリップフロップＦＦｃ、ＦＦｄに取り込まれた試験結果は、信号線ＬＯ２、ＲＯ２、ＵＯを介して左側、右側、上側の半導体チップＣＨＩＰに出力される。試験結果は、試験結果出力端子ＴＯ２、ＴＯ４にも出力される。
【００４７】
転送回路ＴＲは、左右の転送モードに設定されているときに、クロック信号ＣＬＫｂに同期して、右側からの半導体チップＣＨＩＰから信号線ＲＩ１を介して供給される試験結果をフリップフロップＦＦａに取り込む。フリップフロップＦＦａに取り込まれた試験結果は、信号線ＬＯ１を介して左側の半導体チップＣＨＩＰに出力される。試験結果は、試験結果出力端子ＴＯ１にも出力される。
【００４８】
転送回路ＴＲは、左右の転送モードに設定されているときに、クロック信号ＣＬＫｂに同期して、左側の半導体チップＣＨＩＰから信号線ＬＩ１を介して供給される試験結果をフリップフロップＦＦｂに取り込む。フリップフロップＦＦｂに取り込まれた試験結果は、信号線ＲＯ１、ＤＯを介して右側と下側の半導体チップＣＨＩＰに出力される。試験結果は、試験結果出力端子ＴＯ３にも出力される。
【００４９】
転送回路ＴＲは、左右の転送モードに設定されているときに、クロック信号ＣＬＫｂに同期して、右側からの半導体チップＣＨＩＰから信号線ＲＩ２を介して供給される試験結果をフリップフロップＦＦｃに取り込む。フリップフロップＦＦｃに取り込まれた試験結果は、信号線ＬＯ２、ＵＯを介して左側と上側の半導体チップＣＨＩＰに出力される。試験結果は、試験結果出力端子ＴＯ２にも出力される。
【００５０】
転送回路ＴＲは、左右の転送モードに設定されているときに、クロック信号ＣＬＫｂに同期して、左側からの半導体チップＣＨＩＰから信号線ＬＩ２を介して供給される試験結果をフリップフロップＦＦｄに取り込む。フリップフロップＦＦｄに取り込まれた試験結果は、信号線ＲＯ２を介して右側の半導体チップＣＨＩＰに出力される。試験結果は、試験結果出力端子ＴＯ４にも出力される。
【００５１】
図９は、図８に示したマルチプレクサＭＰＸｂの例を示している。マルチプレクサＭＰＸｂは、ＮＯＲ回路、ＡＮＤ回路およびスイッチ回路ＳＷ０−ＳＷ３を有している。ＮＯＲ回路は、選択信号ＬＯＡＤ、ＳＦＴＥＮがともに低論理レベルのときに、選択信号ＳＥＬ０を高論理レベルに設定する。ＡＮＤ回路は、選択信号ＬＯＡＤが低論理レベルで選択信号ＳＦＴＥＮが高論理レベルのとき、選択信号ＳＥＬ２を高論理レベルに設定する。選択信号ＳＥＬ１は、選択信号ＬＯＡＤが高論理レベルのとき高論理レベルに設定される。
【００５２】
スイッチ回路ＳＷ０は、選択信号ＳＥＬ０が高論理レベルのときにオンし、入力端子Ｉ０で受けている信号ＵＩを出力端子ＯＵＴに出力する。スイッチ回路ＳＷ１は、選択信号ＳＥＬ１が高論理レベルのときにオンし、入力端子Ｉ１で受けている試験結果信号ＴＲＳＬＴを出力端子ＯＵＴに出力する。スイッチ回路ＳＷ２は、選択信号ＳＥＬ２が高論理レベルのときにオンし、入力端子Ｉ２で受けている信号ＤＩを出力端子ＯＵＴに出力する。図８に示した他のマルチプレクサＭＰＸａ、ＭＰＸｃ、ＭＰＸｄは、入力端子Ｉ０−Ｉ２で受ける信号が異なることを除き、マルチプレクサＭＰＸｂと同じ回路である。マルチプレクサＭＰＸａ−ＭＰＸｄの動作は、図１１に示す。
【００５３】
図１０は、図２に示した半導体装置ＳＥＭを試験する試験装置ＴＥＳＴＤの例を示している。試験装置ＴＥＳＴＤは、テスタＴＳＴと、プローブＰＲＢを有するプローバＰＲＢＲとを有している。例えば、テスタＴＳＴは、ＬＳＩ用のロジックテスタである。プローバＰＲＢＲは、テスタＴＳＴから受ける信号ＴＤＳＦＴ、ＴＤ、ＴＤＬＤ、ＬＯＡＤ、ＣＬＫａ、ＣＬＫｂ、ＳＦＴＥＮおよび電源電圧ＶＣＣ、ＧＮＤをプローブＰＲＢを介して半導体チップＣＨＩＰに出力し、半導体チップＣＨＩＰから受ける信号ＬＯ１、ＬＯ２、ＲＯ１、ＲＯ２をプローブＰＲＢを介してテスタＴＳＴに出力する。なお、実際の半導体チップＣＨＩＰでは、電源端子ＶＣＣ、ＧＮＤの数は多く、回路ブロックＣＢＬＫを動作するための信号のパッドも形成されている。
【００５４】
この実施形態では、テスタＴＳＴは、図３に示した半導体ウエハＷＡＦ上の全ての半導体チップＣＨＩＰの試験結果を、プローブＰＲＢが接続された１つの半導体チップＣＨＩＰの出力端子ＬＯ１−２、ＲＯ１−２のみを使用して受けることができる。このため、プローバＰＲＢＲは、１つの半導体チップＣＨＩＰのパッドにプローブＰＲＢを接触させた後に、全ての半導体チップＣＨＩＰの試験が完了するまでプローブＰＲＢを移動させる必要がない。この結果、プローブＰＲＢの移動回数を最小限にでき、試験時間を短縮できる。以降の説明では、プローブＰＲＢが接触される半導体チップＣＨＩＰをマスタチップＭＣＨＩＰとも称する。
【００５５】
例えば、１０００個の半導体チップＣＨＩＰが半導体ウエハＷＡＦ上に形成され、各半導体チップＣＨＩＰにプローブＰＲＢを接触させて試験するとき、プローブＰＲＢの移動回数は９９９回である。プローブＰＲＢの移動時間の平均を５００ｍｓとすると、９９９回の移動に必要な時間は約５００秒である。この実施形態では、プローブＰＲＢの移動が不要になるため、移動時間をゼロにできる。
【００５６】
図１１は、図８に示したマルチプレクサＭＰＸａ−ＭＰＸｄの動作の例を示している。各マルチプレクサＭＰＸａ−ＭＰＸｄは、選択信号ＬＯＡＤ、ＳＦＴＥＮの論理レベルに応じて、選択信号ＳＥＬ０−２のいずれかを高論理レベルＨに設定し、対応するスイッチ回路（ＳＷ０−２のいずれか）をオンする。
【００５７】
具体的には、選択信号ＬＯＡＤ、ＳＦＴＥＮがともに低論理レベルのとき、試験での動作モードは上下の転送モードであり、スイッチＳＷ０がオンする。選択信号ＬＯＡＤが低論理レベルで選択信号ＳＦＴＥＮが高論理レベルのとき、試験での動作モードは左右の転送モードであり、スイッチＳＷ２がオンする。選択信号ＬＯＡＤが高論理レベルのとき、試験での動作モードは試験結果信号ＴＲＳＬＴの取り込みモードであり、スイッチＳＷ１がオンする。
【００５８】
図１２は、図２に示した半導体装置ＳＥＭにおいて、試験結果ＴＲＳＬＴをフリップフロップＦＦａ−ＦＦｄに取り込む動作の例（試験結果信号ＴＲＳＬＴの取り込みモード）を示している。太い矢印は、フリップフロップＦＦａ−ＦＦｄに取り込まれる信号の流れを示している。転送回路ＴＲを示す枠は、半導体チップＣＨＩＰの枠も示している。試験結果ＴＲＳＬＴは、図１１に示したように、選択信号ＬＯＡＤが高論理レベルのとき、図８に示したクロック信号ＣＬＫａに同期して全てのフリップフロップＦＦａ−ＦＦｄに取り込まれる。
【００５９】
フリップフロップＦＦａ−ＦＦｄへの取り込みは、クロック信号ＣＬＫａに同期して実施される。このため、試験結果ＴＲＳＬＴは、半導体ウエハＷＡＦ上の全ての半導体チップＣＨＩＰのフリップフロップＦＦａ−ＦＦｄにそれぞれ取り込まれる。
【００６０】
図１３は、図２に示した半導体装置ＳＥＭにおいて、上下の半導体チップＣＨＩＰからの試験結果をフリップフロップＦＦａ−ＦＦｄに取り込む動作の例（上下の転送モード）を示している。太い矢印は、フリップフロップＦＦａ−ＦＦｄに取り込まれる信号の流れを示している。転送回路ＴＲを示す枠は、半導体チップＣＨＩＰの枠も示している。試験結果は、図１１に示したように、選択信号ＬＯＡＤ、ＳＦＴＥＮがともに低論理レベルのとき、図８に示したクロック信号ＣＬＫａに同期してフリップフロップＦＦａ−ＦＦｂまたはＦＦｃ−ＦＦｄに取り込まれる。フリップフロップＦＦａ−ＦＦｂは、図１３において上側に隣接する半導体チップＣＨＩＰのフリップフロップＦＦｂからの試験結果を取り込む。フリップフロップＦＦｃ−ＦＦｄは、図１３において下側に隣接する半導体チップＣＨＩＰのフリップフロップＦＦｃからの試験結果を取り込む。
【００６１】
フリップフロップＦＦａ−ＦＦｄへの試験結果の取り込みは、クロック信号ＣＬＫａに同期して実施される。このため、隣接する半導体チップＣＨＩＰからの試験結果は、半導体ウエハＷＡＦ上の全ての半導体チップＣＨＩＰのフリップフロップＦＦａ−ＦＦｄにそれぞれ取り込まれる。
【００６２】
図１４は、図２に示した半導体装置ＳＥＭにおいて、左右の半導体チップＣＨＩＰからの試験結果をフリップフロップＦＦａ−ＦＦｄに取り込む動作の例（左右の転送モード）を示している。太い矢印は、フリップフロップＦＦａ−ＦＦｄに取り込まれる信号の流れを示している。転送回路ＴＲを示す枠は、半導体チップＣＨＩＰの枠も示している。試験結果は、図１１に示したように、選択信号ＬＯＡＤが低論理レベルで選択信号ＳＦＴＥＮが高論理レベルのとき、図８に示したクロック信号ＣＬＫｂに同期してフリップフロップＦＦａ、ＦＦｃまたはＦＦｂ、ＦＦｄに取り込まれる。
【００６３】
クロック信号ＣＬＫｂは、プローブＰＲＢが接触される半導体チップＣＨＩＰ（マスタチップＭＣＨＩＰ）を含むチップ列ＣＨＩＰＲのみに供給される。図１４では、マスタチップＭＣＨＩＰを太い四角枠で示している。マスタチップＭＣＨＩＰを含むチップ列ＣＨＩＰＲのフリップフロップＦＦａ、ＦＦｃには、図１４において右側に隣接する半導体チップＣＨＩＰのフリップフロップＦＦａ、ＦＦｃからの試験結果が取り込まれる。マスタチップＭＣＨＩＰを含むチップ列ＣＨＩＰＲのフリップフロップＦＦｂ、ＦＦｄには、図１４において左側に隣接する半導体チップＣＨＩＰのフリップフロップＦＦｂ、ＦＦｄからの試験結果が取り込まれる。
【００６４】
マスタチップＭＣＨＩＰを含むチップ列ＣＨＩＰＲを除く半導体チップＣＨＩＰでは、図８に示したクロック端子ＣＬＫｂおよび選択端子ＳＦＴＥＮは、フローティング状態に設定され、プルダウン抵抗ＰＤにより低論理レベルに固定される。したがって、チップ列ＣＨＩＰＲを除く半導体チップＣＨＩＰのフリップフロップＦＦａ−ＦＦｄは動作せず、フリップフロップＦＦａ−ＦＦｄに取り込まれている試験結果は保持される。
【００６５】
図１５−図２０は、図１０に示した試験装置ＴＥＳＴＤにより半導体チップの試験結果を読み出す例を示している。図１５−図２０では、説明を簡単にするために、半導体ウエハＷＡＦ内に１２個の半導体チップＡ−Ｌが形成される例を示している。図２に示した比較回路ＣＭＰからの試験結果信号ＴＲＳＬＴの転送経路は省略している。この例では、太い四角枠で示すチップＥにプローブＰＲＢが接続され、チップＥはマスタチップＭＣＨＩＰとして動作する。各チップＡ−Ｌ内の４つの小さな四角は、フリップフロップＦＦａ−ＦＦｄを示している。フリップフロップＦＦａ−ＦＦｄを示す四角中の符号は、フリップフロップＦＦａ−ＦＦｄがチップＡ−Ｌのいずれの試験結果を保持しているかを示している。
【００６６】
まず、図１５に示すように、図１０に示した試験装置ＴＥＳＴＤは、各チップＡ−Ｌに試験パターンＴＰを同時に供給し、回路ブロックＣＢＬＫの試験を実施する。この後、試験装置ＴＥＳＴＤは、各チップＡ−Ｌを試験結果ＴＲＳＬＴの取り込みモードに設定し、フリップフロップＦＦａ−ＦＦｄに試験結果ＴＲＳＬＴを取り込む。各チップＡ−ＬのフリップフロップＦＦａ−ＦＦｄは、自分自身の試験結果を保持する。この状態で、マスタチップＭＣＨＩＰであるチップＥの試験結果は、図８に示した試験結果出力端子ＴＯ１−ＴＯ４に出力される。試験装置ＴＥＳＴＤは、チップＥの試験結果をプローブＰＲＢを介して読み込み、チップＥの良否を判定する。
【００６７】
次に、図１６に示すように、試験装置ＴＥＳＴＤは、動作モードを左右の転送モードに設定する。左右の転送モードでは、マスタチップＭＣＨＩＰを含むチップＣ、Ｄ、Ｅ、Ｆのみにクロック信号ＣＬＫｂが供給される。そして、チップＣ、Ｄ、Ｅ、ＦのフリップフロップＦＦａ−ＦＦｄに保持された試験結果が、横方向Ｄ２に隣接する他のチップＣ、Ｄ、Ｅ、Ｆに転送される。これにより、チップＦ、Ｄの試験結果は、マスタチップＭＣＨＩＰのフリップフロップＦＦａ−ＦＦｄに保持され、マスタチップＭＣＨＩＰの試験結果出力端子ＴＯ１−ＴＯ４から出力される。試験装置ＴＥＳＴＤは、プローブＰＲＢを介してチップＤ、Ｆの試験結果を読み込み、チップＤ、Ｆの良否を判定する。
【００６８】
なお、クロック信号ＣＬＫｂは、チップＡ、Ｂ、Ｇ−Ｌに供給されない。このため、チップＡ、Ｂ、Ｇ−ＬのフリップフロップＦＦａ−ＦＦｄに保持された試験結果は、そのまま保持される。図１６−図２０において、フリップフロップＦＦａ−ＦＦｄに保持される符号Ｘは、無効な試験結果を示す。
【００６９】
同様に、図１７に示すように、試験装置ＴＥＳＴＤは、チップＣ、Ｄ、Ｅ、ＦのフリップフロップＦＦａ−ＦＦｄに保持されている試験結果を横方向Ｄ２に隣接するチップＣ、Ｄ、Ｅ、Ｆに転送する。そして、試験装置ＴＥＳＴＤは、チップＣの試験結果を読み込み、チップＣの良否を判定する。これにより、試験装置ＴＥＳＴＤは、マスタチップＭＣＨＩＰを含む横方向Ｄ２に隣接するチップＣ、Ｄ、Ｅ、Ｆの試験結果の判定を完了する。
【００７０】
次に、図１８に示すように、試験装置ＴＥＳＴＤは、各チップＡ−Ｌを上下の転送モードに設定し、各チップＡ−ＬのフリップフロップＦＦａ−ＦＦｄに保持されている試験結果を縦方向Ｄ１に隣接するチップＡ−Ｌに転送する。これにより、チップＧの試験結果はチップＣに転送される。チップＡ、Ｈの試験結果はチップＤに転送される。チップＢ、Ｉの試験結果はチップＥに転送される。チップＪの試験結果はチップＦに転送される。試験装置ＴＥＳＴＤは、プローブＰＲＢを介してチップＢ、Ｉの試験結果を読み込み、チップＢ、Ｉの良否を判定する。
【００７１】
次に、図１９に示すように、図１６および図１７と同様に、試験装置ＴＥＳＴＤは、マスタチップＭＣＨＩＰを含むチップＣ、Ｄ、Ｅ、Ｆを左右の転送モードに設定し、フリップフロップＦＦａ−ＦＦｄに保持されている試験結果を横方向Ｄ２に隣接するチップＣ、Ｄ、Ｅ、Ｆに転送する。そして、試験装置ＴＥＳＴＤは、チップＥに転送されたチップＡ、Ｈ、Ｊの試験結果を読み込み、チップＡ、Ｈ、Ｊの良否を判定する。さらに、試験装置ＴＥＳＴＤは、横方向Ｄ２の転送を実施し、チップＥに転送されたチップＧの試験結果を読み込み、チップＧの良否を判定する。
【００７２】
次に、図２０に示すように、図１８と同様に、試験装置ＴＥＳＴＤは、各チップＡ−Ｌを上下の転送モードに設定し、各チップＡ−ＬのフリップフロップＦＦａ−ＦＦｄに保持されている試験結果を縦方向Ｄ１に隣接するチップＡ−Ｌに転送する。これにより、チップＫ、Ｌの試験結果はチップＤ、Ｅにそれぞれ転送される。試験装置ＴＥＳＴＤは、プローブＰＲＢを介してチップＬの試験結果を読み込み、チップＬの良否を判定する。この後、図１６と同様に、横方向Ｄ２の転送が実施され、チップＫの試験結果がチップＥに転送される。試験装置ＴＥＳＴＤは、プローブＰＲＢを介してチップＫの試験結果を読み込み、チップＫの良否を判定する。以上により、試験装置ＴＥＳＴＤは、プローブＰＲＢを移動することなく、半導体ウエハＷＡＦ上の全てのチップＡ−Ｌの試験結果を読み込み、チップＡ−Ｌの良否を判定できる。
【００７３】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、転送回路ＴＲは、上からの試験結果を保持するフリップフロップＦＦａ、ＦＦｂと、下からの試験結果を保持するフリップフロップＦＦｃ、ＦＦｄを有している。このため、上下の転送モードにおいて、マスタチップＭＣＨＩＰの下側のチップ列からの試験結果と、マスタチップＭＣＨＩＰの上側のチップ列からの試験結果とを、マスタチップＭＣＨＩＰを含むチップ列に同時に転送できる。したがって、上下の転送モードでの転送回数を減らすことができ、試験時間をさらに短縮できる。
【００７４】
左右の転送モードにおいて、フリップフロップＦＦａ−ＦＦｄは、横方向Ｄ２に並ぶ半導体チップＣＨＩＰの列に共通に供給されるクロック信号ＣＬＫｂに同期して動作する。また、マルチプレクサＭＰＸａ−ＭＰＸｄは、横方向Ｄ２に並ぶ半導体チップＣＨＩＰの列に共通に供給される選択信号ＳＦＴＥＮの高論理レベルを受けて、左右の転送モードとして動作する。これにより、マスタチップＭＣＨＩＰとともに横方向Ｄ２に並ぶチップ列を除く半導体チップＣＨＩＰで、試験結果が左右方向に転送されることを防止できる。良否の判定に関与しない半導体チップＣＨＩＰの試験結果が無駄に移動することを防止できるため、転送動作の回数を最小限にでき、試験時間をさらに短縮できる。
【００７５】
左右の転送モードにおいて、マスタチップＭＣＨＩＰとともに横方向Ｄ２に並ぶチップ列を除く半導体チップＣＨＩＰでは、クロック端子ＣＬＫｂおよび選択端子ＳＦＴＥＮは、フローティング状態に設定される。しかし、これ等クロック端子ＣＬＫｂおよび選択端子ＳＦＴＥＮは、プルダウン抵抗ＰＤにより低論理レベルに固定される。これにより、マスタチップＭＣＨＩＰを含むチップ列が左右の転送モードのときに、他の半導体チップＣＨＩＰは、上下の転送モードになる。しかし、左右の転送モードでは、クロック信号ＣＬＫａが供給されないため、試験結果が上下に隣接する半導体チップＣＨＩＰ間で転送されることはない。この結果、マスタチップＭＣＨＩＰを含むチップ列を除くチップ列で、試験結果が上下方向に転送されることを防止でき、転送回路ＴＲに保持されている試験結果が移動することを防止できる。この結果、転送回路ＴＲの誤動作を防止できる。
【００７６】
図２１は、別の実施形態における転送回路ＴＲの例を示している。図８と同じ要素については、同じ符号を示し、詳細な説明は省略する。この実施形態では、半導体装置ＳＥＭは、図１および図２と同様に、シリコン等の半導体ウエハ上にスクライブラインＳＣＬを挟んでマトリックス状に配置された複数の半導体チップＣＨＩＰを有している。スクライブラインＳＣＬには、選択信号ＳＦＴ０ＥＮを伝達する制御信号線が図８に対して追加されている。全ての半導体チップＣＨＩＰの選択端子ＳＦＴ０ＥＮは、スクライブラインＳＣＬ上に形成された制御信号線を介して互いに接続されている。また、選択端子ＳＦＴ０ＥＮは、プルダウン抵抗ＰＤに接続されている。選択信号ＳＦＴ１ＥＮは、図９に示した選択信号ＳＦＴＥＮの代わりに供給される。
【００７７】
転送回路ＴＲは、マルチプレクサＭＰＸ（ＭＰＸａ、ＭＰＸｂ）、マルチプレクサＭＰＸに対応するフリップフロップＦＦ（ＦＦａ、ＦＦｂ）およびＯＲ回路を有している。各マルチプレクサＭＰＸａ−ＭＰＸｂは、選択信号ＬＯＡＤ、ＳＦＴ０ＥＮ、ＳＦＴ１ＥＮの論理レベルに応じて入力端子Ｉ０−Ｉ３で受ける信号のいずれかを、対応するフリップフロップＦＦａ−ＦＦｂに出力する。ＯＲ回路は、クロック信号ＣＬＫａまたはＣＬＫｂをフリップフロップＦＦａ−ＦＦｂのクロック端子ＣＫに供給する。各半導体チップＣＨＩＰのその他の構成は、図２および図８と同様である。すなわち、半導体チップＣＨＩＰ内に形成される試験信号発生回路ＴＳＧＥＮおよび回路ブロックＣＢＬＫは、図２と同じである。比較回路ＣＭＰは、試験結果信号ＴＲＳＬＴの論理レベルを保持するラッチ回路を図２の比較回路ＣＭＰに追加している。これにより、回路ブロックＣＢＬＫの試験結果は、転送回路ＴＲによる試験結果の転送中も比較回路ＣＭＰにより保持される。
【００７８】
マルチプレクサＭＰＸａは、入力端子Ｉ０で図２１の上側の半導体チップＣＨＩＰからの試験結果を示す信号ＵＩを受け、入力端子Ｉ１で試験結果信号ＴＲＳＬＴを受けている。また、マルチプレクサＭＰＸａは、入力端子Ｉ２で図２１の下側の半導体チップＣＨＩＰからの試験結果を示す信号ＤＩを受け、入力端子Ｉ３で図２１の右側の半導体チップＣＨＩＰからの試験結果を示す信号ＲＩ１を受けている。
【００７９】
マルチプレクサＭＰＸｂは、入力端子Ｉ０で図２１の上側の半導体チップＣＨＩＰからの試験結果を示す信号ＵＩを受け、入力端子Ｉ１で試験結果信号ＴＲＳＬＴを受けている。また、マルチプレクサＭＰＸｂは、入力端子Ｉ２で図２１の下側の半導体チップＣＨＩＰからの試験結果を示す信号ＤＩを受け、入力端子Ｉ３で図２１の左側の半導体チップＣＨＩＰからの試験結果を示す信号ＬＩ１を受けている。
【００８０】
この実施形態では、マルチプレクサＭＰＸａ、ＭＰＸｂの４つの入力端子Ｉ０−Ｉ３に対応して、４つの動作モードを有している。すなわち、転送回路ＴＲは、上から下への転送モード、試験結果信号ＴＲＳＬＴの取り込みモード、左右の転送モードおよび下から上への転送モードを有している。
【００８１】
転送回路ＴＲは、試験結果信号ＴＲＳＬＴの取り込みモードに設定されているときに、クロック信号ＣＬＫａに同期してフリップフロップＦＦａ、ＦＦｂに試験結果信号ＴＲＳＬＴを取り込む。転送回路ＴＲは、フリップフロップＦＦａ−ＦＦｂに取り込んだ試験結果信号ＴＲＳＬＴを、転送信号ＬＯ１、ＲＯ１、ＵＯ、ＤＯとして、図２１の上下左右に隣接する半導体チップＣＨＩＰの転送回路ＴＲに出力する。左右の転送モードに設定されているときの転送回路ＴＲの動作は、図８に示したフリップフロップＦＦａ、ＦＦｂの動作と同じである。
【００８２】
転送回路ＴＲは、上から下への転送モードに設定されているときに、クロック信号ＣＬＫａに同期して、上側の半導体チップＣＨＩＰから信号線ＵＩを介して供給される試験結果をフリップフロップＦＦａ、ＦＦｂに取り込む。フリップフロップＦＦａ、ＦＦｂに取り込まれた試験結果は、信号線ＬＯ１、ＲＯ１、ＤＯ、ＵＯを介して左側、右側、下側、上側の半導体チップＣＨＩＰに出力される。試験結果は、試験結果出力端子ＴＯ１、ＴＯ３にも出力される。
【００８３】
また、転送回路ＴＲは、下から上への転送モードに設定されているときに、クロック信号ＣＬＫａに同期して、下側の半導体チップＣＨＩＰから信号線ＤＩを介して供給される試験結果をフリップフロップＦＦａ、ＦＦｂに取り込む。フリップフロップＦＦａ、ＦＦｂに取り込まれた試験結果は、信号線ＬＯ１、ＲＯ１、ＵＯ、ＤＯを介して左側、右側、上側、下側の半導体チップＣＨＩＰに出力される。試験結果は、試験結果出力端子ＴＯ１、ＴＯ３にも出力される。
【００８４】
図２２は、図２１に示したマルチプレクサＭＰＸａ−ＭＰＸｂの動作の例を示している。各マルチプレクサＭＰＸａ−ｂは、選択信号ＬＯＡＤ、ＳＦＴ０ＥＮ、ＳＦＴ１ＥＮの論理レベルに応じて、入力信号を受けるために入力端子Ｉ０−Ｉ３のいずれかを有効にする。選択信号ＬＯＡＤが高論理レベルＨのとき、選択信号ＳＦＴ０ＥＮ、ＳＦＴ１ＥＮの論理レベルに拘わりなく、試験での動作モードは、試験結果信号ＴＲＳＬＴの取り込みモードに設定される。
【００８５】
選択信号ＬＯＡＤが低論理レベルＬのとき、試験での動作モードは、隣接する半導体チップＣＨＩＰ（上下左右）から試験結果を転送するモードに設定される。例えば、選択信号ＳＦＴ１ＥＮが低論理レベルＬのとき、選択信号ＳＦＴ０ＥＮの論理レベルに応じて、試験での動作モードは、上から下への転送モードまたは下から上への転送モードに設定される。選択信号ＳＦＴ０ＥＮが低論理レベルＬで選択信号ＳＦＴ１ＥＮが高論理レベルＨのとき、試験での動作モードは左右の転送モードに設定される。
【００８６】
図２３−図２７は、図２１に示した半導体チップＣＨＩＰの試験結果を読み出す例を示している。例えば、試験結果の読み出しは、図１０に示した試験装置ＴＥＳＴＤにより実施される。図１５−図２０と同じ要素については、同じ符号を示し、詳細な説明は省略する。図２３−図２７では、説明を簡単にするために、半導体ウエハＷＡＦ内に１２個の半導体チップＡ−Ｌが形成される例を示している。図２に示した比較回路ＣＭＰからの試験結果信号ＴＲＳＬＴの転送経路は省略している。この例では、太い四角枠で示すチップＥにプローブＰＲＢが接続され、チップＥはマスタチップＭＣＨＩＰとして動作する。各チップＡ−Ｌ内の２つの小さな四角は、フリップフロップＦＦａ−ＦＦｂを示している。
【００８７】
まず、図２３では、図１５と同様に、試験装置ＴＥＳＴＤは、各チップＡ−Ｌの回路ブロックＣＢＬＫの試験を同時に実施する。この後、動作モードが試験結果ＴＲＳＬＴの取り込みモードに設定され、各チップＡ−Ｌの試験結果ＴＲＳＬＴは、フリップフロップＦＦａ−ＦＦｄに取り込まれる。試験装置ＴＥＳＴＤは、マスタチップＭＣＨＩＰであるチップＥの試験結果をプローブＰＲＢを介して読み込み、チップＥの良否を判定する。
【００８８】
次に、図２４および図２５に示すように、試験装置ＴＥＳＴＤは、動作モードを左右の転送モードに設定する。左右の転送モードでは、マスタチップＭＣＨＩＰを含むチップＣ、Ｄ、Ｅ、Ｆに供給されるクロック信号ＣＬＫｂに同期して転送動作が実施される。このため、チップＡ、Ｂ、Ｇ−Ｌに保持された試験結果は、そのまま保持される。試験装置ＴＥＳＴＤは、マスタチップＭＣＨＩＰを含むチップＣ、Ｄ、Ｅ、ＦのフリップフロップＦＦａ−ＦＦｄに保持されている試験結果を横方向Ｄ２に隣接するチップＣ、Ｄ、Ｅ、Ｆに順次に転送する。これにより、図１６および図１７と同様に、チップＦ、Ｄ（図２４）およびチップＣ（図２５）の試験結果がマスタチップＭＣＨＩＰのフリップフロップＦＦａ−ＦＦｄに順次に保持され、良否が判定する。
【００８９】
次に、図２６に示すように、動作モードが下から上への転送モードに設定される。試験装置ＴＥＳＴＤは、チップＤ−Ｅ、Ｇ−ＬのフリップフロップＦＦａ−ＦＦｄに保持されている試験結果を縦方向Ｄ１に隣接するチップＡ−Ｊに転送する。これにより、チップＧ−Ｊの試験結果は、マスタチップＭＣＨＩＰを含むチップＣ−Ｆの列に転送される。チップＫ、Ｌの試験結果はチップＨ、Ｉに転送される。試験装置ＴＥＳＴＤは、プローブＰＲＢを介してチップＩの試験結果を読み込み、チップＩの良否を判定する。
【００９０】
次に、図２７に示すように、図２４および図２５と同様に、試験装置ＴＥＳＴＤは、マスタチップＭＣＨＩＰを含むチップＣ、Ｄ、Ｅ、Ｆを左右の転送モードに設定し、フリップフロップＦＦａ−ＦＦｄに保持されている試験結果を横方向Ｄ２に隣接するチップＣ、Ｄ、Ｅ、Ｆに順次に転送する。そして、試験装置ＴＥＳＴＤは、チップＥに転送されたチップＨ、ＪおよびチップＧの試験結果を順次に読み込み、良否を判定する。
【００９１】
さらに、試験装置ＴＥＳＴＤは、図２６と同様に、動作モードを下から上への転送モードに設定し、チップＨ、Ｉに保持されたチップＫ、Ｌの試験結果をチップＤ、Ｅに転送する。試験装置ＴＥＳＴＤは、チップＬの試験結果を読み込み、良否を判定する。この後、動作モードが左右の転送モードに設定され、チップＤに保持されたチップＫの試験結果がチップＥに転送され、チップＫの良否が判定される。
【００９２】
次に、動作モードが試験結果ＴＲＳＬＴの取り込みモードに設定され、全てのチップＡ−Ｌに試験結果が再度取り込まれる。この後、動作モードが上から下への転送モードに設定され、チップＡ、ＢのフリップフロップＦＦａ−ＦＦｂに保持されている試験結果は、チップＤ、Ｅに転送される。チップＢの良否が判定された後、動作モードが左右の転送モードに設定され、チップＤに保持されたチップＡの試験結果がチップＥに転送される。そして、チップＡの良否が判定され、全てのチップＡ−Ｌの良否の判定が完了する。
【００９３】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、２つのマルチプレクサＭＰＸａ、ＰＭＸｂおよび２つのフリップフロップＦＦａ−ＦＦｂによっても、試験結果を隣接する半導体チップＣＨＩＰに順次に転送できる。この結果、回路規模の小さい転送回路ＴＲを用いて、試験時間を短縮でき、製造コストを削減できる。
【００９４】
図２８は、別の実施形態における転送回路ＴＲの例を示している。図８および図２１と同じ要素については、同じ符号を示し、詳細な説明は省略する。この実施形態では、半導体装置ＳＥＭは、図１と同様に、シリコン等の半導体ウエハ上にスクライブラインＳＣＬを挟んでマトリックス状に配置された複数の半導体チップＣＨＩＰを有している。スクライブラインＳＣＬの構造は、図２１と同じである。
【００９５】
半導体装置ＳＥＭ（すなわち、半導体ウエハＷＡＦ）は、図２１の選択信号線ＳＦＴ１ＥＮに加えて、選択信号線ＳＦＴ２ＥＮを有している。選択信号線ＳＦＴ１ＥＮ、ＳＦＴ２ＥＮは、図２８の横方向Ｄ２に並ぶ半導体チップＣＨＩＰの選択端子ＳＦＴ１ＥＮ、ＳＦＴ２ＥＮにそれぞれ選択信号ＳＦＴ１ＥＮ、ＳＦＴ２ＥＮを供給する。選択信号線ＳＦＴ１ＥＮ、ＳＦＴ２ＥＮは、各半導体チップＣＨＩＰ上でプルダウン抵抗ＰＤに接続されている。
【００９６】
半導体装置ＳＥＭおよび半導体チップＣＨＩＰのその他の構成は、転送回路ＴＲが異なることを除き、図２１と同じである。すなわち、半導体チップＣＨＩＰ内に形成される試験信号発生回路ＴＳＧＥＮおよび回路ブロックＣＢＬＫは、図２と同じである。比較回路ＣＭＰは、試験結果信号ＴＲＳＬＴの論理レベルを保持するラッチ回路を図２の比較回路ＣＭＰに追加している。これにより、回路ブロックＣＢＬＫの試験結果は、転送回路ＴＲによる試験結果の転送中も比較回路ＣＭＰにより保持される。
【００９７】
転送回路ＴＲは、マルチプレクサＭＰＸ、デマルチプレクサＤＭＰＸ、フリップフロップＦＦおよびＯＲ回路を有している。マルチプレクサＭＰＸは、選択信号ＬＯＡＤ、ＳＦＴ０ＥＮ、ＳＦＴ１ＥＮ、ＳＦＴ２ＥＮの論理レベルに応じて入力端子Ｉ０−Ｉ４で受ける信号のいずれかを、フリップフロップＦＦに出力する。デマルチプレクサＤＭＰＸは、選択信号ＳＦＴ０ＥＮ、ＳＦＴ１ＥＮ、ＳＦＴ２ＥＮの論理レベルに応じてフリップフロップＦＦから出力される信号を出力端子Ｏ０−Ｏ３（信号線ＤＯ、ＲＯ１、ＬＯ１、ＵＯ）のいずれかに出力する。ＯＲ回路は、クロック信号ＣＬＫａまたはＣＬＫｂをフリップフロップＦＦのクロック端子ＣＫに供給する。
【００９８】
図２９は、図２８に示したマルチプレクサＭＰＸおよびデマルチプレクサＤＭＰＸの動作の例を示している。マルチプレクサＭＰＸは、選択信号ＬＯＡＤ、ＳＦＴ０ＥＮ、ＳＦＴ１ＥＮ、ＳＦＴ２ＥＮの論理レベルに応じて、入力端子Ｉ０−Ｉ４のいずれかを有効にする。有効ないずれかの入力端子Ｉ０−Ｉ３に供給される信号は、フリップフロップＦＦのデータ入力端子Ｄに伝達される。デマルチプレクサＤＭＰＸは、選択信号ＳＦＴ０ＥＮ、ＳＦＴ１ＥＮ、ＳＦＴ２ＥＮの論理レベルに応じて、フリップフロップＦＦのデータ出力端子Ｑからの信号を出力端子Ｏ０−Ｏ３のいずれかに出力する。
【００９９】
選択信号ＬＯＡＤが高論理レベルＨのとき、選択信号ＳＦＴ０ＥＮ、ＳＦＴ１ＥＮ、ＳＦＴ２ＥＮの論理レベルに拘わりなく、試験での動作モードは、試験結果信号ＴＲＳＬＴの取り込みモードに設定される。例えば、試験結果信号ＴＲＳＬＴの取り込みモード中、デマルチプレクサＤＭＰＸは、出力端子Ｏ１を有効にし、フリップフロップＦＦに保持された試験結果ＴＲＳＬＴを、試験結果出力端子ＴＯ３に出力する。
【０１００】
選択信号ＬＯＡＤが低論理レベルＬのとき、試験での動作モードは、隣接する半導体チップＣＨＩＰ（上下左右）から試験結果を転送するモードに設定される。例えば、選択信号ＳＦＴ１ＥＮ、ＳＦＴ２ＥＮがともに低論理レベルＬのとき、試験での動作モードは、選択信号ＳＦＴ０ＥＮの論理レベルに応じて下から上への転送モードまたは上から下への転送モードに設定される。選択信号ＳＦＴ０ＥＮが低論理レベルＬで選択信号ＳＦＴ１ＥＮが高論理レベルＨのとき、試験での動作モードは、選択信号ＳＦＴ２ＥＮの論理レベルに応じて左から右への転送モードまたは右から左への転送モードに設定される。
【０１０１】
この実施形態では、例えば、図１０に示した試験装置ＴＥＳＴＤを用いて、半導体装置ＳＥＭ（半導体ウエハＷＡＦ）内の半導体チップＣＨＩＰの試験が実施され、プローブＰＲＢを移動させることなく全ての半導体チップＣＨＩＰの良否が判定される。試験の基本的な流れは、左右の転送モードが左から右への転送モードと、右から左への転送モードに分けられていることを除き、図２３−図２７で説明した動作と同じである。以下に、この実施形態の試験の流れの概要を示す。
（１）半導体ウエハＷＡＦ内の全ての半導体チップＣＨＩＰに同時に試験パターンが供給され、各半導体チップＣＨＩＰの回路ブロックＣＢＬＫの試験が実施される。
（２）試験結果ＴＲＳＬＴの取り込みモードにおいて、各半導体チップＣＨＩＰの試験結果が転送回路ＴＲに取り込まれる。
（３）プローブＰＲＢが接触されたマスタチップＭＣＨＩＰの良否が判定される。
（４）左から右への転送モードにおいて、試験結果の転送が実施され、マスタチップＭＣＨＩＰの左側に位置する半導体チップＣＨＩＰの良否が順次に判定される。
（５）上記（２）が実施される。
（６）右から左への転送モードにおいて、試験結果の転送が実施され、マスタチップＭＣＨＩＰの右側に位置する半導体チップＣＨＩＰの良否が順次に判定される。
（７）上記（２）が実施された後、下から上への転送モードにおいて、マスタチップＭＣＨＩＰの下側のチップ列から試験結果が転送される。この後、上記（４）が実施される。
（８）上記（２）が実施された後、下から上への転送モードにおいて、マスタチップＭＣＨＩＰの下側のチップ列から試験結果が転送される。この後、上記（６）が実施される。
（９）この後、上記（７）、（８）において、「下から上への転送モード」の代わりに「上から下への転送モード」に設定され、試験結果の転送と、半導体チップＣＨＩＰの良否の判定が実施される。
【０１０２】
なお、上記（７）、（８）および上記（８）、（９）は、チップ列の数に応じて複数回繰り返される。
【０１０３】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、マルチプレクサＭＰＸ、デマルチプレクサＤＰＭＸおよびフリップフロップＦＦによっても、試験結果を隣接する半導体チップＣＨＩＰに順次に転送できる。この結果、回路規模のさらに小さい転送回路ＴＲを用いて、試験時間を短縮でき、製造コストを削減できる。
【０１０４】
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。
【符号の説明】
【０１０５】
ＣＢＬＫ‥回路ブロック；ＣＨＩＰ‥半導体チップ；ＣＭＰ‥比較回路；ＤＭＰＸ‥デマルチプレクサ；ＦＦ‥フリップフロップ；ＭＰＸ‥マルチプレクサ；ＰＲＢ‥プローブ；ＰＲＢＲ‥プローバ；ＳＣＬ‥スクライブライン；ＳＥＭ‥半導体装置；ＴＥＳＴＤ‥試験装置；ＴＲ‥転送回路；ＴＳＧＥＮ‥試験信号発生回路；ＴＳＴ‥テスタ；ＷＡＦ‥半導体ウエハ
【特許請求の範囲】
【請求項１】
複数の半導体チップを備え、
前記各半導体チップは、
試験信号に応じて試験される回路ブロックと、
前記回路ブロックから出力される試験結果を、隣接する半導体チップの少なくともいずれかと試験結果出力端子とに出力するとともに、隣接する半導体チップから転送される試験結果を隣接する別の半導体チップと前記試験結果出力端子とに出力する転送回路と
を備えていることを特徴とする半導体装置。
【請求項２】
前記転送回路は、
前記回路ブロックからの試験結果、第１方向の一方側に隣接する半導体チップからの試験結果、および前記第１方向に交差する第２方向の一方側に隣接する半導体チップからの試験結果のいずれかを受け、受けた試験結果を前記第２方向の他方側に隣接する半導体チップに転送する第１転送部と、
前記回路ブロックからの試験結果、前記第１方向の一方側に隣接する半導体チップからの試験結果、および前記第２方向の他方側に隣接する半導体チップからの試験結果のいずれかを受け、受けた試験結果を前記第１方向の他方側に隣接する半導体チップおよび前記第２方向の一方側に隣接する半導体チップに転送する第２転送部と、
前記回路ブロックからの試験結果、前記第１方向の他方側に隣接する半導体チップからの試験結果、および前記第２方向の一方側に隣接する半導体チップからの試験結果のいずれかを受け、受けた試験結果を前記第１方向の一方側に隣接する半導体チップおよび前記第２方向の他方側に隣接する半導体チップに転送する第３転送部と、
前記回路ブロックからの試験結果、前記第１方向の他方側に隣接する半導体チップからの試験結果、および前記第２方向の他方側に隣接する半導体チップからの試験結果のいずれかを受け、受けた試験結果を前記第２方向の一方側に隣接する半導体チップに転送する第４転送部と
を備えていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１、第２、第３および第４転送部の各々は、
前記回路ブロックからの試験結果、前記第１方向に隣接する半導体チップからの試験結果、および前記第２方向に隣接する半導体チップからの試験結果のいずれかを選択信号に応じて選択するマルチプレクサと、
前記マルチプレクサから出力される試験結果を取り込み、取り込んだ試験結果を隣接する半導体チップの少なくともいずれかに出力する取込回路と
を備えていることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記回路ブロックからの試験結果を受ける第１転送モードと、
前記第１方向に隣接する半導体チップからの試験結果を受ける第２転送モードと、
前記第２方向に隣接する半導体チップからの試験結果を受ける第３転送モードと、
前記第１および第２転送モード中に、第１クロック信号を全ての半導体チップの前記取込回路に伝達する第１クロック信号線と、
前記第３転送モード中に、第２クロック信号を前記第２方向に並ぶ半導体チップの列の前記取込回路に伝達する第２クロック信号線と
を備えていることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記マルチプレクサを前記第１転送モードで動作させるための第１選択信号を、全ての前記半導体チップに伝達する第１選択信号線と、
前記マルチプレクサを前記第２転送モードで動作させるための第２選択信号を、全ての前記半導体チップに伝達する第２選択信号線と、
前記マルチプレクサを前記第３転送モードで動作させるための第３選択信号を、前記第２方向に並ぶ前記半導体チップの列に伝達する第３選択信号線と
を備え、
前記マルチプレクサは、前記第１転送モード中に前記回路ブロックからの試験結果を選択し、前記第２転送モード中に前記第１方向に隣接する半導体チップからの試験結果を選択し、前記第３転送モード中に前記第２方向に隣接する半導体チップからの試験結果を選択すること
を特徴とする請求項４記載の半導体装置。
【請求項１】
複数の半導体チップを備え、
前記各半導体チップは、
試験信号に応じて試験される回路ブロックと、
前記回路ブロックから出力される試験結果を、隣接する半導体チップの少なくともいずれかと試験結果出力端子とに出力するとともに、隣接する半導体チップから転送される試験結果を隣接する別の半導体チップと前記試験結果出力端子とに出力する転送回路と
を備えていることを特徴とする半導体装置。
【請求項２】
前記転送回路は、
前記回路ブロックからの試験結果、第１方向の一方側に隣接する半導体チップからの試験結果、および前記第１方向に交差する第２方向の一方側に隣接する半導体チップからの試験結果のいずれかを受け、受けた試験結果を前記第２方向の他方側に隣接する半導体チップに転送する第１転送部と、
前記回路ブロックからの試験結果、前記第１方向の一方側に隣接する半導体チップからの試験結果、および前記第２方向の他方側に隣接する半導体チップからの試験結果のいずれかを受け、受けた試験結果を前記第１方向の他方側に隣接する半導体チップおよび前記第２方向の一方側に隣接する半導体チップに転送する第２転送部と、
前記回路ブロックからの試験結果、前記第１方向の他方側に隣接する半導体チップからの試験結果、および前記第２方向の一方側に隣接する半導体チップからの試験結果のいずれかを受け、受けた試験結果を前記第１方向の一方側に隣接する半導体チップおよび前記第２方向の他方側に隣接する半導体チップに転送する第３転送部と、
前記回路ブロックからの試験結果、前記第１方向の他方側に隣接する半導体チップからの試験結果、および前記第２方向の他方側に隣接する半導体チップからの試験結果のいずれかを受け、受けた試験結果を前記第２方向の一方側に隣接する半導体チップに転送する第４転送部と
を備えていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１、第２、第３および第４転送部の各々は、
前記回路ブロックからの試験結果、前記第１方向に隣接する半導体チップからの試験結果、および前記第２方向に隣接する半導体チップからの試験結果のいずれかを選択信号に応じて選択するマルチプレクサと、
前記マルチプレクサから出力される試験結果を取り込み、取り込んだ試験結果を隣接する半導体チップの少なくともいずれかに出力する取込回路と
を備えていることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記回路ブロックからの試験結果を受ける第１転送モードと、
前記第１方向に隣接する半導体チップからの試験結果を受ける第２転送モードと、
前記第２方向に隣接する半導体チップからの試験結果を受ける第３転送モードと、
前記第１および第２転送モード中に、第１クロック信号を全ての半導体チップの前記取込回路に伝達する第１クロック信号線と、
前記第３転送モード中に、第２クロック信号を前記第２方向に並ぶ半導体チップの列の前記取込回路に伝達する第２クロック信号線と
を備えていることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記マルチプレクサを前記第１転送モードで動作させるための第１選択信号を、全ての前記半導体チップに伝達する第１選択信号線と、
前記マルチプレクサを前記第２転送モードで動作させるための第２選択信号を、全ての前記半導体チップに伝達する第２選択信号線と、
前記マルチプレクサを前記第３転送モードで動作させるための第３選択信号を、前記第２方向に並ぶ前記半導体チップの列に伝達する第３選択信号線と
を備え、
前記マルチプレクサは、前記第１転送モード中に前記回路ブロックからの試験結果を選択し、前記第２転送モード中に前記第１方向に隣接する半導体チップからの試験結果を選択し、前記第３転送モード中に前記第２方向に隣接する半導体チップからの試験結果を選択すること
を特徴とする請求項４記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【公開番号】特開２０１１−１９６７０４（Ｐ２０１１−１９６７０４Ａ）
【公開日】平成２３年１０月６日（２０１１．１０．６）
【国際特許分類】
【出願番号】特願２０１０−６０８９５（Ｐ２０１０−６０８９５）
【出願日】平成２２年３月１７日（２０１０．３．１７）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２３年１０月６日（２０１１．１０．６）
【国際特許分類】
【出願日】平成２２年３月１７日（２０１０．３．１７）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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