半導体装置
【課題】体格及びコストの増大が抑制された半導体装置を提供する。
【解決手段】直流電源とグランドとの間に直列接続された２つの単位回路と、単位回路を制御する制御部と、を備え、２つの単位回路の中点に誘導性負荷が接続された半導体装置であって、２つの単位回路それぞれは、第１スイッチ素子と、第１スイッチ素子と逆並列接続された還流ダイオードと、還流ダイオードと第１スイッチ素子それぞれと並列接続されたバイパス部と、を有し、バイパス部は、直列接続された第２スイッチ素子及び抵抗を有し、制御部は、２つの単位回路の第１スイッチ素子をＯＦＦ状態にするデッド期間を挟んで、２つの第１スイッチ素子を交互にＯＮ状態とし、デッド期間において、一方の第１スイッチ素子がＯＦＦ状態からＯＮ状態に移行するまで、一方の第１スイッチ素子と並列接続された第２スイッチ素子をＯＮ状態にする。
【解決手段】直流電源とグランドとの間に直列接続された２つの単位回路と、単位回路を制御する制御部と、を備え、２つの単位回路の中点に誘導性負荷が接続された半導体装置であって、２つの単位回路それぞれは、第１スイッチ素子と、第１スイッチ素子と逆並列接続された還流ダイオードと、還流ダイオードと第１スイッチ素子それぞれと並列接続されたバイパス部と、を有し、バイパス部は、直列接続された第２スイッチ素子及び抵抗を有し、制御部は、２つの単位回路の第１スイッチ素子をＯＦＦ状態にするデッド期間を挟んで、２つの第１スイッチ素子を交互にＯＮ状態とし、デッド期間において、一方の第１スイッチ素子がＯＦＦ状態からＯＮ状態に移行するまで、一方の第１スイッチ素子と並列接続された第２スイッチ素子をＯＮ状態にする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直流電源とグランドとの間に直列接続された２つの単位回路と、２つの単位回路を制御する制御部と、を備え、２つの単位回路の中点に誘導性負荷の一端が接続された半導体装置に関するものである。
【背景技術】
【０００２】
従来、例えば非特許文献１に示されるように、直流電源とグランドとの間に２つのＭＯＳＦＥＴが直列接続され、その中点に誘導性負荷が接続されたインバータが提案されている。ＭＯＳＦＥＴは、寄生ダイオードを有するので、上記したインバータは、直流電源とグランドとの間に２つのスイッチ素子が直列接続され、各スイッチ素子に寄生ダイオードが逆並列に接続された構成となっている。このインバータは、２つのスイッチ素子がＯＦＦ状態となるデッド期間を挟んで、２つのスイッチ素子（ＭＯＳＦＥＴ）を交互にＯＮ状態とする動作を行う。
【０００３】
ところで、上記したデッド期間において、誘導性負荷に電流が流れ、一方のスイッチ素子と逆並列に接続された寄生ダイオードに電流が流れている場合、この電流の流れている寄生ダイオードにキャリアが蓄積される。この状態から、他方のスイッチ素子がＯＮ状態に移行すると、寄生ダイオードにリカバリ電流が流れ、寄生ダイオードの両端電圧にリンギングが発生する。リンギングは、寄生ダイオードの静電容量とインバータの寄生誘導性負荷とに起因するＬＣ共振であるが、その大きさは、寄生ダイオードに蓄積されたキャリアに依存する。
【０００４】
上記したリンギングの発生を抑制するために、非特許文献１に示されるインバータでは、ＭＯＳＦＥＴにリカバリアシスト回路が並列接続されている。リカバリアシスト回路は、直列接続されたリカバリアシスト用スイッチ回路とリカバリアシスト用補助電源とを有する。デッド期間において、リカバリアシスト用スイッチ回路をＯＮ状態とすることで、リカバリ用補助電源の電圧が、寄生ダイオードに逆方向に印加される。これによって、キャリアの蓄積が抑制され、リンギングが抑制される。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】東芝レビューＶｏｌ．６１，Ｎｏ．１１（２００６），ｐ．３２−３５
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記したように、非特許文献１に示されるインバータでは、ＭＯＳＦＥＴにリカバリアシスト用回路が並列接続されており、リカバリアシスト用回路は、リカバリアシスト用補助電源を有する。このように、直流電源とは別に電源を用いているので、インバータの体格やコストの増大が懸念される。
【０００７】
そこで、本発明は上記問題点に鑑み、体格及びコストの増大が抑制された半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記した目的を達成するために、請求項１に記載の発明は、直流電源とグランドとの間に直列接続された２つの単位回路と、２つの単位回路を制御する制御部と、を備え、２つの単位回路の中点に誘導性負荷の一端が接続された半導体装置であって、２つの単位回路それぞれは、直流電源とグランドとの間に直列接続された第１スイッチ素子と、該第１スイッチ素子と逆並列接続された還流ダイオードと、を有し、２つの単位回路の内の少なくとも一方は、還流ダイオード及び第１スイッチ素子それぞれと並列接続されたバイパス部を有し、バイパス部は、直列接続された第２スイッチ素子及び抵抗を有し、制御部は、２つの単位回路の第１スイッチ素子を所定期間ＯＦＦ状態にするデッド期間を挟んで、２つの第１スイッチ素子を交互にＯＮ状態とし、デッド期間において、一方の第１スイッチ素子がＯＦＦ状態からＯＮ状態に移行するまで、一方の第１スイッチ素子と並列接続された第２スイッチ素子をＯＮ状態にすることを特徴とする。
【０００９】
例えば、直流電源側に位置する第１スイッチ素子にバイパス部が並列接続されたとする（以下、ハイサイドバイパス部と示す）。そして、デッド期間において、誘導性負荷に中点から遠ざかる向きの電流が流れ、グランド側に位置する第１スイッチ素子と逆並列接続された還流ダイオード（以下、ローサイド還流ダイオードと示す）に中点へ向う電流が流れているとする。この場合、誘導性負荷を流れている電流（以下、負荷電流と示す）とローサイド還流ダイオードを流れている電流（以下、還流電流と示す）とが等しいことになる。この状態で、ハイサイドバイパス部の第２スイッチ素子をＯＮ状態にすると、ハイサイドバイパス部に中点へ向う電流が流れる。この場合、負荷電流が、還流電流とハイサイドバイパス部を流れている電流（以下、バイパス電流と示す）との和に等しいことになる。負荷電流はほとんど変動しないので、上記したハイサイドバイパス部の駆動の結果、還流電流がバイパス電流分だけ減少することとなる。これによれば、還流ダイオードへのキャリアの蓄積が抑制され、還流ダイオードの静電容量と半導体装置の寄生誘導性負荷とに起因するリンギング（ＬＣ共振）が抑制される。
【００１０】
以上、示したように、請求項１に記載の発明では、第２スイッチ素子と抵抗から成るバイパス部が第１スイッチ素子及び還流ダイオードに並列接続された構成とすることで、リンギングを抑制している。したがって、リンギングを抑制するために、直流電源とは別に、補助電源と補助スイッチから成る補助回路が第１スイッチ素子及び還流ダイオードに並列接続された構成と比べて、半導体装置の体格及びコストの増大が抑制される。
【００１１】
請求項２に記載のように、２つの単位回路それぞれは、バイパス部を有する構成が好ましい。これによれば、２つの単位回路それぞれの還流ダイオードでのリンギングの発生が抑制される。
【００１２】
請求項３に記載のように、第１スイッチ及び第２スイッチ素子は、第１電圧レベルの信号が入力されるとＯＮ状態となり、第１電圧レベルとは異なる第２電圧レベルの信号が入力されるとＯＦＦ状態となる性質を有し、制御部は、電圧レベルが第１電圧レベルと第２電圧レベルとに周期的に変化する制御信号を生成する制御信号生成部と、制御信号の一部を遅延させる遅延回路と、入力される信号の電圧レベルによって出力する信号の電圧レベルを変化させる論理ゲートと、を有し、制御信号生成部は、第１制御信号と、デッド期間以外、第１制御信号とは電圧レベルが反対となる第２制御信号と、該第２制御信号の立ち下がりエッジから第１制御信号の立ち上がりエッジまでのデッド期間の間第１電圧レベルとなる第３制御信号と、第１制御信号の立ち下がりエッジから第２制御信号の立ち上がりエッジまでのデッド期間の間第１電圧レベルとなる第４制御信号と、を生成し、遅延回路は、第３制御信号をデッド期間よりも短い時間遅延する第１遅延回路と、第４制御信号をデッド期間よりも短い時間遅延する第２遅延回路と、を有し、論理ゲートは、第１制御信号と第２制御信号とが入力されるＮＯＲゲートと、該ＮＯＲゲートの出力信号と第１遅延回路を介した第３制御信号とが入力される第１ＡＮＤゲートと、ＮＯＲゲートの出力信号と第２遅延回路を介した第４制御信号とが入力される第２ＡＮＤゲートと、を有し、第１制御信号が、一方の第１スイッチ素子に入力され、第２制御信号が、他方の第１スイッチ素子に入力され、第１ＡＮＤゲートの出力信号が、一方の第１スイッチ素子と並列接続された第２スイッチ素子に入力され、第２ＡＮＤゲートの出力信号が、他方の第１スイッチ素子と並列接続された第２スイッチ素子に入力される構成が好適である。
【００１３】
これによれば、第２制御信号の立ち下がりエッジから第１制御信号の立ち上がりエッジまでのデッド期間にて、第１ＡＮＤゲートから第１電圧レベルの出力信号が出力される。したがって、「デッド期間において、一方の第１スイッチ素子がＯＦＦ状態からＯＮ状態に移行するまで、一方の第１スイッチ素子と並列接続された第２スイッチ素子をＯＮ状態にする」ことが実現される。
【００１４】
また、第１制御信号の立ち下がりエッジから第２制御信号の立ち上がりエッジまでのデッド期間にて、第２ＡＮＤゲートから第１電圧レベルの出力信号が出力される。したがって、「デッド期間において、他方の第１スイッチ素子がＯＦＦ状態からＯＮ状態に移行するまで、他方の第１スイッチ素子と並列接続された第２スイッチ素子をＯＮ状態にする」ことが実現される。
【００１５】
請求項４に記載のように、バイパス部は、第１スイッチ素子の両端の間に直列接続された第２スイッチ素子及び抵抗を複数有し、直列接続された複数の第２スイッチ素子及び抵抗は、第１スイッチ素子の両端の間で並列接続された構成が好ましい。これによれば、複数の第２スイッチ素子の内、ＯＮ状態とする第２スイッチ素子を選択することで、第１スイッチ素子の両端に接続されたバイパス部の抵抗値を調整することができる。これにより、バイパス電流が調整され、還流電流の減少量が調整される。
【００１６】
請求項５に記載のように、制御部は、誘導性負荷を流れる電流の電流量に基づいて、複数の第２スイッチ素子の少なくとも１つをＯＮ状態にする構成が良い。これによれば、負荷電流の大小に応じて、バイパス電流が調整され、還流電流の減少量が調整される。したがって、負荷電流の大小に応じて、リンギングを抑制することができる。
【００１７】
請求項５に記載の具体的な構成として、請求項６に記載のように、制御部は、第１ＡＮＤゲートと対応する一方の第２スイッチ素子との間に各々設けられ、第１ＡＮＤゲートと一方の第２バイパス部との間に並列接続された複数の第３スイッチ素子と、第２ＡＮＤゲートと対応する他方の第２スイッチ素子との間に各々設けられ、第２ＡＮＤゲートと他方の第２バイパス部との間に並列接続された複数の第４スイッチ素子と、第３スイッチ素子及び第４スイッチ素子に駆動信号を出力するアドレスデコーダと、誘導性負荷を流れる電流を、その電流量に応じた電圧値に変換する電圧変換部と、該電圧変換部によって変換された電圧と閾値とを比較する複数のコンパレータと、を有し、複数のコンパレータは、それぞれ異なる閾値を有し、アドレスデコーダは、複数のコンパレータの出力信号に基づいて、駆動信号を出力する第３スイッチ素子及び第４スイッチ素子を選択する構成を採用することができる。
【００１８】
請求項７に記載の発明の作用効果は、請求項１に記載の発明の作用効果と同等なので、その記載を省略する。
【００１９】
請求項８，９に記載の発明の作用効果は、請求項４，５に記載の発明の作用効果と同等なので、その記載を省略する。
【図面の簡単な説明】
【００２０】
【図１】第１実施形態に係るインバータの概略構成を示す回路図である。
【図２】図１に示す制御部の概略構成を示す回路図である。
【図３】制御部の信号を説明するためのタイミングチャートである。
【図４】ローサイド還流ダイオードのリンギングを説明するためのタイミングチャートである。
【図５】図４に示すタイミングにおいて、インバータを流れる電流を説明するための回路図であり、（ａ）は第１期間、（ｂ）は第２期間、（ｃ）は第３期間を示している。
【図６】ハイサイド還流ダイオードのリンギングを説明するためのタイミングチャートである。
【図７】図６に示すタイミングにおいて、インバータを流れる電流を説明するための回路図であり、（ａ）は第４期間、（ｂ）は第５期間、（ｃ）は第６期間を示している。
【図８】第２実施形態に係るインバータの概略構成を示す回路図である。
【図９】図８に示す制御部の特徴点を示す回路図である。
【図１０】インバータの変形例を示す回路図である。
【図１１】インバータの変形例を示す回路図である。
【図１２】インバータの変形例を示す回路図である。
【図１３】インバータの変形例を示す回路図である。
【図１４】インバータの変形例を示す回路図である。
【図１５】インバータの変形例を示す回路図である。
【発明を実施するための形態】
【００２１】
以下、本発明に係る半導体装置を、直流電圧を交流電圧に変換するインバータに適用した場合の実施形態を図に基づいて説明する。
（第１実施形態）
図１は、第１実施形態に係るインバータの概略構成を示す回路図である。図２は、図１に示す制御部の概略構成を示す回路図である。図３は、制御部の信号を説明するためのタイミングチャートである。図４は、ローサイド還流ダイオードのリンギングを説明するためのタイミングチャートである。図５は、図４に示すタイミングにおいて、インバータを流れる電流を説明するための回路図であり、（ａ）は第１期間、（ｂ）は第２期間、（ｃ）は第３期間を示している。図６は、ハイサイド還流ダイオードのリンギングを説明するためのタイミングチャートである。図７は、図６に示すタイミングにおいて、インバータを流れる電流を説明するための回路図であり、（ａ）は第４期間、（ｂ）は第５期間、（ｃ）は第６期間を示している。
【００２２】
図１に示すように、インバータ１００は、要部として、直流電源とグランドとの間に直列接続された２つの単位回路１０，３０と、２つの単位回路１０，３０を制御する制御部５０と、を有する。２つの単位回路１０，３０の中点ＭＰに誘導性負荷７０の一端が接続され、インバータ１００にて直流電圧から交流電圧に変換された電圧が、誘導性負荷７０に出力される構成となっている。直流電圧から交流電圧への変換は、制御部５０によって、単位回路１０，３０の第１スイッチ素子１３，３３を所定期間ＯＦＦ状態にするデッド期間ＤＴを挟んで、２つの第１スイッチ素子１３，３３を交互にＯＮ状態に切り換えることで成される。なお、直流電源と単位回路１０との間にある誘導性負荷７１は、インバータ１００の寄生誘導性負荷である。
【００２３】
図１に示すように、単位回路１０は直流電源側に位置し、単位回路３０はグランド側に位置している。したがって、以下においては、単位回路１０をハイサイド単位回路１０と示し、単位回路３０をローサイド単位回路３０と示す。
【００２４】
ハイサイド単位回路１０は、ハイサイドＭＯＳＦＥＴ１１と、ハイサイドバイパス部１２と、を有する。ハイサイドＭＯＳＦＥＴ１１は、スイッチとしての機能を果たすハイサイド第１スイッチ素子１３と、ハイサイド第１スイッチ素子１３と逆並列接続された、ハイサイド還流ダイオード１４と、を有する。ハイサイドバイパス部１２は、ハイサイドＭＯＳＦＥＴ１１と並列接続されており、ハイサイドＭＯＳＦＥＴ１１の両端の間で直列接続されたハイサイド第２スイッチ素子１５とハイサイド抵抗１６を有する。なお、ハイサイド還流ダイオード１４は、ハイサイドＭＯＳＦＥＴ１１の寄生ダイオードである。
【００２５】
ローサイド単位回路３０は、ローサイドＭＯＳＦＥＴ３１と、ローサイドバイパス部３２と、を有する。ローサイドＭＯＳＦＥＴ３１は、スイッチとしての機能を果たすローサイド第１スイッチ素子３３と、ローサイド第１スイッチ素子３３と逆並列接続された、ローサイド還流ダイオード３４と、を有する。ローサイドバイパス部３２は、ローサイドＭＯＳＦＥＴ３１と並列接続されており、ローサイドＭＯＳＦＥＴ３１の両端の間で直列接続されたローサイド第２スイッチ素子３５とローサイド抵抗３６を有する。なお、ローサイド還流ダイオード３４は、ローサイドＭＯＳＦＥＴ３１の寄生ダイオードである。
【００２６】
上記したＭＯＳＦＥＴ１１，３１はＮチャネル型であり、第１スイッチ素子１３，３３は、電圧レベルの高いＨｉレベルの信号（以下、Ｈｉ信号と示す）が入力されるとＯＮ状態になり、電圧レベルの低いＬｏレベルの信号（以下、Ｌｏ信号と示す）が入力されるとＯＦＦ状態になる性質を有する。また、第２スイッチ素子１５，３５も、Ｈｉ信号が入力されるとＯＮ状態になり、Ｌｏ信号が入力されるとＯＦＦ状態になる性質を有する。
【００２７】
制御部５０は、上記したデッド期間ＤＴを挟んで、第１スイッチ素子１３，３３を交互にＯＮ状態とし、デッド期間ＤＴにおいて、ハイサイド第１スイッチ素子１３がＯＦＦ状態からＯＮ状態に移行するまで、ハイサイド第２スイッチ素子１５をＯＮ状態にするとともに、デッド期間ＤＴにおいて、ローサイド第１スイッチ素子３３がＯＦＦ状態からＯＮ状態に移行するまで、ローサイド第２スイッチ素子３５をＯＮ状態にするものである。図２に示すように、制御部５０は、電圧レベルがＨｉレベルとＬｏレベルとに周期的に変化する制御信号ＳＡ〜ＳＤを生成する制御信号生成部５１と、制御信号ＳＣ，ＳＤを遅延させる遅延回路５２と、入力される信号の電圧レベルによって出力する信号の電圧レベルを変化させる論理ゲート５３と、を有する。
【００２８】
制御信号生成部５１は、第１制御信号ＳＡと、デッド期間ＤＴ以外、第１制御信号ＳＡとは電圧レベルが反対となる第２制御信号ＳＢと、該第２制御信号ＳＢの立ち下がりエッジから第１制御信号ＳＡの立ち上がりエッジまでの第１デッド期間ＤＴ１の間Ｈｉレベルとなる第３制御信号ＳＣと、第１制御信号ＳＡの立ち下がりエッジから第２制御信号ＳＢの立ち上がりエッジまでの第２デッド期間ＤＴ２の間Ｈｉレベルとなる第４制御信号ＳＤと、を生成する。第１制御信号ＳＡが、ハイサイド第１スイッチ素子１３に入力され、第２制御信号ＳＢが、ローサイド第１スイッチ素子３３に入力される。なお、制御信号ＳＡ，ＳＢのデューティ比と周波数とは等しく、デッド期間ＤＴ１，ＤＴ２の時間は等しくなっている。
【００２９】
遅延回路５２は、デッド期間ＤＴよりも短い時間遅延する遅延回路５４，５５を有する。第１遅延回路５４に第３制御信号ＳＣが入力され、第２遅延回路５５に第４制御信号ＳＤが入力される。第１遅延回路５４から、第１デッド期間ＤＴ１よりも短い時間遅延された第３制御信号ＳＣ‘が出力され、第２遅延回路５５から、第２デッド期間ＤＴ２よりも短い時間遅延された第４制御信号ＳＤ‘が出力される。本実施形態では、遅延回路５４，５５はデッド期間ＤＴの半分の時間遅延させる機能を奏する。
【００３０】
論理ゲート５３は、２つの入力信号がＬｏレベルの場合に、Ｈｉ信号を出力するＮＯＲゲート５６と、２つの入力信号がＨｉレベルの場合に、Ｈｉ信号を出力するＡＮＤゲート５７，５８と、を有する。ＮＯＲゲート５６に、第１制御信号ＳＡと第２制御信号ＳＢとが入力され、第１ＡＮＤゲート５７に、ＮＯＲゲート５６の出力信号ＳＥと第１遅延回路５４を介した第３制御信号ＳＣ‘とが入力される。また、第２ＡＮＤゲート５８に、ＮＯＲゲート５６の出力信号ＳＥと第２遅延回路５５を介した第４制御信号ＳＤ’とが入力される。第１ＡＮＤゲート５７の出力信号ＳＦが、ハイサイド第２スイッチ素子１５に入力され、第２ＡＮＤゲート５８の出力信号ＳＧが、ローサイド第２スイッチ素子３５に入力される。
【００３１】
次に、本実施形態に係るインバータ１００の動作を図１〜図３に基づいて説明する。以下においては、説明を簡便とするために、第１デッド期間ＤＴ１の始まる時間をｔ１、中間の時間をｔ２、終わる時間をｔ３と示し、第２デッド期間ＤＴ２の始まる時間をｔ４、中間の時間をｔ５、終わる時間をｔ６と示す。そして、時間ｔ１〜ｔ２を第１期間、時間ｔ２〜ｔ３を第２期間、時間ｔ３〜ｔ４を第３期間と示し、時間ｔ４〜ｔ５を第４期間、時間ｔ５〜ｔ６を第５期間、時間ｔ６〜ｔ１を第６期間と示す。なお、第１期間、第２期間、第４期間、第５期間それぞれの時間は相等しく、デッド期間ＤＴの半分の時間に相当する。
【００３２】
図３に示すように、第１期間の間、制御信号ＳＡ，ＳＢはＬｏレベルとなっている。そのため、第１スイッチ素子１３，３３はともにＯＦＦ状態となり、ＮＯＲゲート５６の出力信号ＳＥはＨｉレベルとなっている。また、第３制御信号ＳＣはＨｉレベル、第４制御信号ＳＤはＬｏレベルとなっているが、制御信号ＳＣ，ＳＤはデッド期間以外Ｌｏレベルなので、遅延回路５４，５５の出力信号ＳＣ‘，ＳＤ’もＬｏレベルとなっている。以上から、ＡＮＤゲート５７，５８それぞれには、Ｈｉ信号とＬｏ信号とが入力されるので、ＡＮＤゲート５７，５８の出力信号ＳＦ，ＳＧはＬｏレベルとなっている。そのため、第２スイッチ素子１５，３５はともにＯＦＦ状態となっている。この期間では、還流ダイオード１４，３４のいずれか一方に電流が流れ、誘導性負荷７０に電流が流れている。以下においては、還流ダイオード１４，３４に流れる電流を還流電流、誘導性負荷７０に流れる電流を負荷電流と示す。
【００３３】
第２期間の間、制御信号ＳＡ，ＳＢはＬｏレベルとなっている。そのため、第１スイッチ素子１３，３３はともにＯＦＦ状態となり、ＮＯＲゲート５６の出力信号ＳＥはＨｉレベルとなっている。また、第３制御信号ＳＣはＨｉレベル、第４制御信号ＳＤはＬｏレベルとなっているが、第１期間の間、第３制御信号ＳＣはＨｉレベル、第４制御信号ＳＤはＬｏレベルとなっているので、第１遅延回路５４の出力信号ＳＣ‘がＨｉレベル、第２遅延回路５５の出力信号ＳＤ‘がＬｏレベルとなっている。以上から、第１ＡＮＤゲート５７には、２つのＨｉ信号が入力されるので、第１ＡＮＤゲート５７の出力信号ＳＦはＨｉレベルとなっている。また、第２ＡＮＤゲート５８には、Ｈｉ信号とＬｏ信号とが入力されるので、第２ＡＮＤゲート５８の出力信号ＳＧはＬｏレベルとなっている。そのため、ハイサイド第２スイッチ素子１５がＯＮ状態となり、ローサイド第２スイッチ素子３５がＯＦＦ状態となっている。この期間では、還流電流と負荷電流の他に、ハイサイドバイパス部１２に中点ＭＰに近づく向きの電流が流れる。以下においては、バイパス部１２，３２に流れる電流をバイパス電流と示す。
【００３４】
第３期間の間、第１制御信号ＳＡはＨｉレベル、第２制御信号ＳＢはＬｏレベルとなっている。そのため、ハイサイド第１スイッチ素子１３はＯＮ状態となり、ローサイド第１スイッチ素子３３はＯＦＦ状態となり、ＮＯＲゲート５６の出力信号ＳＥはＬｏレベルとなっている。Ｌｏレベルの出力信号ＳＥがＡＮＤゲート５７，５８に入力されるが、ＡＮＤゲート５７，５８は２つの入力信号がＨｉレベルの場合に、Ｈｉ信号を出力する性質を有するので、ＡＮＤゲート５７，５８の出力信号ＳＦ，ＳＧはＬｏレベルとなっている。そのため、第２スイッチ素子１５，３５はともにＯＦＦ状態となっている。この期間では、誘導性負荷７０に負荷電流が流れ、ハイサイド第１スイッチ素子１３に電流が流れる。そして、還流ダイオード１４，３４のいずれか一方に逆電流が流れて、リンギングが発生する場合がある。このリンギングが発生する場合は、後述する。
【００３５】
第４期間の間、制御信号ＳＡ，ＳＢはＬｏレベルとなっている。そのため、第１スイッチ素子１３，３３はともにＯＦＦ状態となり、ＮＯＲゲート５６の出力信号ＳＥはＨｉレベルとなっている。また、第３制御信号ＳＣはＬｏレベル、第４制御信号ＳＤはＨｉレベルとなっているが、制御信号ＳＣ，ＳＤはデッド期間以外Ｌｏレベルなので、遅延回路５４，５５の出力信号ＳＣ‘，ＳＤ’もＬｏレベルとなっている。以上から、ＡＮＤゲート５７，５８それぞれには、Ｈｉ信号とＬｏ信号とが入力されるので、ＡＮＤゲート５７，５８の出力信号ＳＦ，ＳＧはＬｏレベルとなっている。そのため、第２スイッチ素子１５，３５はともにＯＦＦ状態となっている。この期間では、還流ダイオード１４，３４のいずれか一方に還流電流が流れ、誘導性負荷７０に負荷電流が流れる。
【００３６】
第５期間の間、制御信号ＳＡ，ＳＢはＬｏレベルとなっている。そのため、第１スイッチ素子１３，３３はともにＯＦＦ状態となり、ＮＯＲゲート５６の出力信号ＳＥはＨｉレベルとなっている。また、第３制御信号ＳＣはＬｏレベル、第４制御信号ＳＤはＨｉレベルとなっているが、第４期間の間、第３制御信号ＳＣはＬｏレベル、第４制御信号ＳＤはＨｉレベルとなっているので、第１遅延回路５４の出力信号ＳＣ‘がＬｏレベル、第２遅延回路５５の出力信号ＳＤ‘がＨｉレベルとなっている。以上から、第１ＡＮＤゲート５７には、Ｈｉ信号とＬｏ信号とが入力されるので、第１ＡＮＤゲート５７の出力信号ＳＦはＬｏレベルとなっている。また、第２ＡＮＤゲート５８には、２つのＨｉ信号が入力されるので、第２ＡＮＤゲート５８の出力信号ＳＧはＨｉレベルとなっている。そのため、ハイサイド第２スイッチ素子１５がＯＦＦ状態となり、ローサイド第２スイッチ素子３５がＯＮ状態となっている。この期間では、還流電流と負荷電流の他に、ローサイドバイパス部３２に中点ＭＰから遠ざかる向きのバイパス電流が流れる。
【００３７】
第６期間の間、第１制御信号ＳＡはＬｏレベル、第２制御信号ＳＢはＨｉレベルとなっている。そのため、ハイサイド第１スイッチ素子１３はＯＦＦ状態となり、ローサイド第１スイッチ素子３３はＯＮ状態となり、ＮＯＲゲート５６の出力信号ＳＥはＬｏレベルとなっている。Ｌｏレベルの出力信号ＳＥがＡＮＤゲート５７，５８に入力されるが、ＡＮＤゲート５７，５８は２つの入力信号がＨｉレベルの場合に、Ｈｉ信号を出力する性質を有するので、ＡＮＤゲート５７，５８の出力信号ＳＦ，ＳＧはＬｏレベルとなっている。そのため、第２スイッチ素子１５，３５はともにＯＦＦ状態となっている。この期間では、誘導性負荷７０に負荷電流が流れ、ローサイド第１スイッチ素子３３に電流が流れる。そして、還流ダイオード１４，３４のいずれか一方に逆電流が流れて、リンギングが発生する場合がある。このリンギングが発生する場合は、後述する。
【００３８】
次に、リンギングの発生、及び、本実施形態に係るインバータ１００の作用効果について、図４〜図７に基づいて説明する。なお、図４及び図６では、インバータ１００がバイパス部１２，３２を有さない場合の両端電圧Ｖｄ１１，Ｖｄ１２と還流電流Ｉｄ１１，Ｉｄ１２を一点鎖線で示し、図５及び図７では、インバータ１００と誘導性負荷７０に流れる電流を破線矢印で示している。
【００３９】
図５の（ａ）に示すように、第１期間において、誘導性負荷７０に中点ＭＰから遠ざかる向きの負荷電流が流れ、ローサイド還流ダイオード３４に中点ＭＰへ向う還流電流Ｉｄ１２が流れている場合、負荷電流と還流電流Ｉｄ１２とが等しいことになる。
【００４０】
第１期間から第２期間に移行して、ハイサイド第２スイッチ素子１５がＯＮ状態になると、図５の（ｂ）に示すように、ハイサイドバイパス部１２に中点ＭＰへ向うバイパス電流が流れる。この場合、負荷電流が、還流電流Ｉｄ１２とバイパス電流との和に等しいことになる。負荷電流はほとんど変動しないので、ハイサイド第２スイッチ素子１５の駆動の結果、還流電流Ｉｄ１２がバイパス電流分だけ減少することとなる。これによれば、ローサイド還流ダイオード３４へのキャリアの蓄積が抑制される。
【００４１】
第２期間から第３期間に移行して、ハイサイド第２スイッチ素子１５がＯＦＦ状態になると共に、ハイサイド第１スイッチ素子１３がＯＮ状態になると、図５の（ｃ）に示すように、ローサイド還流ダイオード３４に逆電流が流れ、両端電圧Ｖｄ１２及び還流電流Ｉｄ１２に、ローサイド還流ダイオード３４の静電容量と誘導性負荷７１とに起因するリンギング（ＬＣ共振）が発生する。しかしながら、第２期間において、ローサイド還流ダイオード３４へのキャリアの蓄積が抑制されているので、リンギングが抑制される。
【００４２】
また、図７の（ａ）に示すように、第４期間において、誘導性負荷７０に中点ＭＰに近づく向きの負荷電流が流れ、ハイサイド還流ダイオード１４に中点ＭＰから遠ざかる向きの還流電流Ｉｄ１１が流れている場合、負荷電流と還流電流Ｉｄ１１とが等しいことになる。
【００４３】
第４期間から第５期間に移行して、ローサイド第２スイッチ素子３５がＯＮ状態になると、図７の（ｂ）に示すように、ローサイドバイパス部３２に中点ＭＰから遠ざかる向きのバイパス電流が流れる。この場合、負荷電流が、還流電流Ｉｄ１１とバイパス電流との和に等しいことになる。負荷電流はほとんど変動しないので、ローサイド第２スイッチ素子３５の駆動の結果、還流電流Ｉｄ１１がバイパス電流分だけ減少することとなる。これによれば、ハイサイド還流ダイオード１４へのキャリアの蓄積が抑制される。
【００４４】
第５期間から第６期間に移行して、ローサイド第２スイッチ素子３５がＯＦＦ状態になると共に、ローサイド第１スイッチ素子３３がＯＮ状態になると、図７の（ｃ）に示すように、ハイサイド還流ダイオード１４に逆電流が流れ、両端電圧Ｖｄ１１及び還流電流Ｉｄ１１に、ハイサイド還流ダイオード１４の静電容量と誘導性負荷７１とに起因するリンギング（ＬＣ共振）が発生する。しかしながら、第５期間において、ハイサイド還流ダイオード１４へのキャリアの蓄積が抑制されているので、リンギングが抑制される。
【００４５】
以上、示したように、インバータ１００では、ハイサイド第２スイッチ素子１５とハイサイド抵抗１６とから成るハイサイドバイパス部１２が、ハイサイドＭＯＳＦＥＴ１１に並列接続され、ローサイド第２スイッチ素子３５とローサイド抵抗３６とから成るローサイドバイパス部３２が、ローサイドＭＯＳＦＥＴ３１に並列接続された構成とすることで、リンギングを抑制している。したがって、リンギングを抑制するために、直流電源とは別に、補助電源と補助スイッチから成る補助回路が２つのＭＯＳＦＥＴそれぞれに並列接続された構成と比べて、インバータ１００の体格及びコストの増大が抑制される。
【００４６】
（第２実施形態）
次に、本発明の第２実施形態を、図８及び図９に基づいて説明する。図８は、第２実施形態に係るインバータの概略構成を示す回路図であり、第１実施形態で示した図１に対応している。図９は、図８に示す制御部の特徴点を示す回路図であり、第１実施形態で示した図２に対応している。なお、図９においては、便宜上、制御信号生成部５１、遅延回路５２、及び、論理ゲート５３の一部を省略している。
【００４７】
第２実施形態に係るインバータ１００は、第１実施形態によるものと共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。なお、第１実施形態に示した要素と同一の要素には、同一の符号を付与するものとする。
【００４８】
第１実施形態では、ハイサイドバイパス部１２が、ハイサイドＭＯＳＦＥＴ１１の両端の間に直列接続された１つのハイサイド第２スイッチ素子１５とハイサイド抵抗１６を有し、ローサイドバイパス部３２が、ローサイドＭＯＳＦＥＴ３１の両端の間に直列接続された１つのローサイド第２スイッチ素子３５とローサイド抵抗３６を有する例を示した。これに対し、本実施形態では、ハイサイドバイパス部１２が、ハイサイドＭＯＳＦＥＴ１１の両端の間に直列接続された３つのハイサイド第２スイッチ素子１５とハイサイド抵抗１６を有し、ローサイドバイパス部３２が、ローサイドＭＯＳＦＥＴ３１の両端の間に直列接続された３つのローサイド第２スイッチ素子３５とローサイド抵抗３６を有する点を特徴とする。
【００４９】
図８に示すように、３つの直列接続されたハイサイド第２スイッチ素子１５とハイサイド抵抗１６がハイサイドＭＯＳＦＥＴ１１の両端の間で並列接続され、３つの直列接続されたローサイド第２スイッチ素子３５とローサイド抵抗３６がローサイドＭＯＳＦＥＴ３１の両端の間で並列接続されている。本実施形態では、各抵抗１６，３６の抵抗値が相等しくなっている。
【００５０】
第２実施形態に係る制御部５０は、３つの第２スイッチ素子１５，３５の少なくとも１つをＯＮ状態とすることで、バイパス部１２，３２を駆動させる。図９に示すように、制御部５０は、第１実施形態で示した主要な構成要素５１〜５３の他に、第３スイッチ素子５９と、第４スイッチ素子６０と、アドレスデコーダ６１と、電圧変換部６２と、コンパレータ６３と、を有する。第３スイッチ素子５９が、第１ＡＮＤゲート５７と対応するハイサイド第２スイッチ素子１５との間に設けられ、３つの第３スイッチ素子５９が第１ＡＮＤゲート５７とハイサイドバイパス部１２との間で並列接続されている。第４スイッチ素子６０が、第２ＡＮＤゲート５８と対応するローサイド第２スイッチ素子３５との間に設けられ、３つの第４スイッチ素子６０が第２ＡＮＤゲート５８とローサイドバイパス部３２との間で並列接続されている。
【００５１】
アドレスデコーダ６１の出力信号（駆動信号）が、スイッチ素子５９，６０それぞれに入力され、アドレスデコーダ６１に、ＡＮＤゲート５７，５８とコンパレータ６３それぞれの出力信号が入力されている。アドレスデコーダ６１は、第１ＡＮＤゲート５７からＨｉ信号が入力された場合に、第３スイッチ素子５９に駆動信号を出力し、第２ＡＮＤゲート５８からＨｉ信号が入力された場合に、第４スイッチ素子６０に駆動信号を出力する。また、アドレスデコーダ６１は、コンパレータ６３の出力信号に基づいて、駆動信号を出力するスイッチ素子５９，６０を選択する。
【００５２】
電圧変換部６２は、負荷電流を電圧に変換するものである。電圧変換部６２からは、負荷電流の電流量に応じた電圧が出力される。変換される電圧の値は、負荷電流の流動方向に依存せず、その流動量（電流量）のみに依存する。
【００５３】
コンパレータ６３は、電圧変換部６２によって変換された電圧（以下、負荷電圧Ｖｌと示す）と第１閾値電圧Ｖｒｅｆ１とを比較する第１コンパレータ６４と、負荷電圧Ｖｌと第２閾値電圧Ｖｒｅｆ２とを比較する第２コンパレータ６５と、を有する。第１閾値電圧Ｖｒｅｆ１は、第２閾値電圧Ｖｒｅｆ２よりも電圧レベルが低く、負荷電圧Ｖｌがコンパレータ６４，６５の反転入力端子に接続されている。そのため、負荷電圧Ｖｌが第１閾値電圧Ｖｒｅｆ１よりも低い場合、コンパレータ６４，６５それぞれからＬｏ信号が出力され、負荷電圧Ｖｌが第１閾値電圧Ｖｒｅｆ１よりも高く第２閾値電圧Ｖｒｅｆ２よりも低い場合、第１コンパレータ６４からＨｉ信号が出力され、第２コンパレータ６５からＬｏ信号が出力される。また、負荷電圧Ｖｌが第２閾値電圧Ｖｒｅｆ２よりも高い場合、コンパレータ６４，６５それぞれからＨｉ信号が出力される。
【００５４】
アドレスデコーダ６１は、コンパレータ６４，６５それぞれからＬｏ信号が入力された場合、負荷電流の電流量が少ない状態（小電流状態）であると判断し、第１コンパレータ６４からＨｉ信号が入力され、第２コンパレータ６５からＬｏ信号が入力された場合、負荷電流の電流量が通常の状態（中電流状態）であると判断する。また、アドレスデコーダ６１は、コンパレータ６４，６５それぞれからＨｉ信号が入力された場合、負荷電流の電流量が多い状態（大電流状態）であると判断する。
【００５５】
アドレスデコーダ６１は、小電流状態において、第１ＡＮＤゲート５７からＨｉ信号が入力された場合、１つの第３スイッチ素子５９に駆動信号を出力して、１つの直列接続されたハイサイド第２スイッチ素子１５とハイサイド抵抗１６をハイサイドＭＯＳＦＥＴ１１に接続する。また、アドレスデコーダ６１は、小電流状態において、第２ＡＮＤゲート５８からＨｉ信号が入力された場合、１つの第４スイッチ素子６０に駆動信号を出力して、１つの直列接続されたローサイド第２スイッチ素子３５とローサイド抵抗３６をローサイドＭＯＳＦＥＴ３１に接続する。上記したように、各抵抗１６，３６の抵抗値が相等しくなっている。そのため、１つのハイサイド抵抗１６（ローサイド抵抗３６）が直列接続された場合、２つのハイサイド抵抗１６（ローサイド抵抗３６）が並列接続された場合と比べて、その抵抗値が増大する。これにより、小電流状態において、バイパス部１２，３２を流れる電流量を少なくすることができる。
【００５６】
アドレスデコーダ６１は、中電流状態において、第１ＡＮＤゲート５７からＨｉ信号が入力された場合、２つの第３スイッチ素子５９それぞれに駆動信号を出力して、２つの直列接続されたハイサイド第２スイッチ素子１５とハイサイド抵抗１６をハイサイドＭＯＳＦＥＴ１１に並列接続する。また、アドレスデコーダ６１は、中電流状態において、第２ＡＮＤゲート５８からＨｉ信号が入力された場合、２つの第４スイッチ素子６０それぞれに駆動信号を出力して、２つの直列接続されたローサイド第２スイッチ素子３５とローサイド抵抗３６をローサイドＭＯＳＦＥＴ３１に並列接続する。２つのハイサイド抵抗１６（ローサイド抵抗３６）が並列接続された場合、１つのハイサイド抵抗１６（ローサイド抵抗３６）が直列接続された場合と比べて、その抵抗値が減少する。これにより、中電流状態において、バイパス部１２，３２を流れる電流量を中程度にすることができる。
【００５７】
アドレスデコーダ６１は、大電流状態において、第１ＡＮＤゲート５７からＨｉ信号が入力された場合、３つの第３スイッチ素子５９それぞれに駆動信号を出力して、３つの直列接続されたハイサイド第２スイッチ素子１５とハイサイド抵抗１６をハイサイドＭＯＳＦＥＴ１１に並列接続する。また、アドレスデコーダ６１は、大電流状態において、第２ＡＮＤゲート５８からＨｉ信号が入力された場合、３つの第４スイッチ素子６０それぞれに駆動信号を出力して、３つの直列接続されたローサイド第２スイッチ素子３５とローサイド抵抗３６をローサイドＭＯＳＦＥＴ３１に並列接続する。３つのハイサイド抵抗１６（ローサイド抵抗３６）が並列接続された場合、２つのハイサイド抵抗１６（ローサイド抵抗３６）が直列接続された場合と比べて、その抵抗値が減少する。これにより、大電流状態において、バイパス部１２，３２を流れる電流量を多くすることができる。
【００５８】
以上、示したように、負荷電流の大小に応じて、バイパス電流が調整される。これにより、負荷電流に応じて還流電流の減少量が調整される。この結果、負荷電流の大小に応じて、リンギングが抑制される。
【００５９】
以上、本発明の好ましい実施形態について説明したが、本発明は上記した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
【００６０】
第１実施形態では、遅延回路５４，５５はデッド期間ＤＴの半分の時間遅延させる例を示した。しかしながら、遅延回路５４，５５の遅延させる時間は、上記例に限定されず、デッド期間ＤＴよりも短ければ適宜採用することができる。
【００６１】
第２実施形態では、ハイサイドバイパス部１２が、ハイサイドＭＯＳＦＥＴ１１の両端の間に直列接続された３つのハイサイド第２スイッチ素子１５とハイサイド抵抗１６を有し、ローサイドバイパス部３２が、ローサイドＭＯＳＦＥＴ３１の両端の間に直列接続された３つのローサイド第２スイッチ素子３５とローサイド抵抗３６を有する例を示した。しかしながら、ハイサイドＭＯＳＦＥＴ１１の両端の間に直列接続されたハイサイド第２スイッチ素子１５とハイサイド抵抗１６の数、及び、ローサイドＭＯＳＦＥＴ３１の両端の間に直列接続されたローサイド第２スイッチ素子３５とローサイド抵抗３６の数としては、上記例に限定されない。例えば、２つや４つでも良い。
【００６２】
第２実施形態では、アドレスデコーダ６１が、第１ＡＮＤゲート５７からＨｉ信号が入力された場合に、第３スイッチ素子５９に駆動信号を出力し、第２ＡＮＤゲート５８からＨｉ信号が入力された場合に、第４スイッチ素子６０に駆動信号を出力する例を示した。しかしながら、そもそも、ＡＮＤゲート５７，５８それぞれからＨｉ信号が出力されていない限り、ＡＮＤゲート５７，５８よりも下流に位置する第２スイッチ素子１５，３５にＨｉ信号は入力されない。そのため、ＡＮＤゲート５７，５８からＨｉ信号が出力された時に限って、ＡＮＤゲート５７，５８と第２スイッチ素子１５，３５の間に位置するスイッチ素子５９，６０に駆動信号を出力しなくとも良い。したがって、アドレスデコーダ６１に、ＡＮＤゲート５７，５８の出力信号が入力されなくとも良い。
【００６３】
第２実施形態では、各抵抗１６，３６の抵抗値が相等しい例を示した。しかしながら、各抵抗１６，３６の抵抗値が異なっていても良い。この場合、アドレスデコーダ６１は、小電流状態において、最も高い抵抗値を有する抵抗１６，３６と直列接続された第２スイッチ素子１５，３５に対応するスイッチ素子５９，６０に駆動信号を出力する。また、アドレスデコーダ６１は、中電流状態において、中程度の抵抗値を有する抵抗１６，３６と直列接続された第２スイッチ素子１５，３５に対応するスイッチ素子５９，６０に駆動信号を出力する。そして、アドレスデコーダ６１は、大電流状態において、最も低い抵抗値を有する抵抗１６，３６と直列接続された第２スイッチ素子１５，３５に対応するスイッチ素子５９，６０に駆動信号を出力する。
【００６４】
各実施形態では、ハイサイド単位回路１０がハイサイドＭＯＳＦＥＴ１１と、ハイサイドバイパス部１２と、を有し、ローサイド単位回路３０がローサイドＭＯＳＦＥＴ３１と、ローサイドバイパス部３２と、を有する例を示した。しかしながら、ローサイド還流ダイオード３４のリカバリ特性が良い場合、図１０に示すように、ハイサイド単位回路１０が、ハイサイドＭＯＳＦＥＴ１１のみを有する構成を採用することもできる。これとは逆に、ハイサイド還流ダイオード１４のリカバリ特性が良い場合、図１１に示すように、ローサイド単位回路３０が、ローサイドＭＯＳＦＥＴ３１のみを有する構成を採用することもできる。
【００６５】
また、他の変形例としては、図１２，１３に示す変形例が考えられる。図１２に示す変形例の場合、ローサイド還流ダイオード３４に電流が流れることはないので、ハイサイド単位回路１０が、ハイサイドダイオード１７のみを有する構成を採用することもできる。これとは逆の構成である、図１３に示す変形例の場合、ハイサイド還流ダイオード１４に電流が流れることはないので、ローサイド単位回路３０が、ローサイドダイオード３７のみを有する構成を採用することもできる。
【００６６】
なお、図１２に示す変形例では、ローサイドバイパス部３２が、１つのローサイド第２スイッチ素子３５とローサイド抵抗３６を有する例を示した。しかしながら、図１４に示すように、ローサイドバイパス部３２が、ローサイドＭＯＳＦＥＴ３１の両端の間に直列接続された３つのローサイド第２スイッチ素子３５とローサイド抵抗３６を有してもよい。また、図１３に示す変形例では、ハイサイドバイパス部１２が、１つのハイサイド第２スイッチ素子１５とハイサイド抵抗１６を有する例を示した。しかしながら、図１５に示すように、ハイサイドバイパス部１２が、ハイサイドＭＯＳＦＥＴ１１の両端の間に直列接続された３つのハイサイド第２スイッチ素子１５とハイサイド抵抗１６を有してもよい。この場合、制御部５０は、第２実施形態と同様にして、負荷電流に基づいて、複数の第２スイッチ素子１５，３５の少なくとも１つをＯＮ状態にする。ちなみに、第２スイッチ１５，３５及び抵抗１６，３６の数としては、上記例のように３つに限定されないことは言うまでもない。
【符号の説明】
【００６７】
１０・・・ハイサイド単位回路
１１・・・ハイサイドＭＯＳＦＥＴ
１２・・・ハイサイドバイパス部
３０・・・ローサイド単位回路
３１・・・ローサイドＭＯＳＦＥＴ
３２・・・ローサイドバイパス部
５０・・・制御部
５１・・・制御信号生成部
５２・・・遅延回路
５３・・・論理ゲート
７０・・・誘導性負荷
１００・・・インバータ
【技術分野】
【０００１】
本発明は、直流電源とグランドとの間に直列接続された２つの単位回路と、２つの単位回路を制御する制御部と、を備え、２つの単位回路の中点に誘導性負荷の一端が接続された半導体装置に関するものである。
【背景技術】
【０００２】
従来、例えば非特許文献１に示されるように、直流電源とグランドとの間に２つのＭＯＳＦＥＴが直列接続され、その中点に誘導性負荷が接続されたインバータが提案されている。ＭＯＳＦＥＴは、寄生ダイオードを有するので、上記したインバータは、直流電源とグランドとの間に２つのスイッチ素子が直列接続され、各スイッチ素子に寄生ダイオードが逆並列に接続された構成となっている。このインバータは、２つのスイッチ素子がＯＦＦ状態となるデッド期間を挟んで、２つのスイッチ素子（ＭＯＳＦＥＴ）を交互にＯＮ状態とする動作を行う。
【０００３】
ところで、上記したデッド期間において、誘導性負荷に電流が流れ、一方のスイッチ素子と逆並列に接続された寄生ダイオードに電流が流れている場合、この電流の流れている寄生ダイオードにキャリアが蓄積される。この状態から、他方のスイッチ素子がＯＮ状態に移行すると、寄生ダイオードにリカバリ電流が流れ、寄生ダイオードの両端電圧にリンギングが発生する。リンギングは、寄生ダイオードの静電容量とインバータの寄生誘導性負荷とに起因するＬＣ共振であるが、その大きさは、寄生ダイオードに蓄積されたキャリアに依存する。
【０００４】
上記したリンギングの発生を抑制するために、非特許文献１に示されるインバータでは、ＭＯＳＦＥＴにリカバリアシスト回路が並列接続されている。リカバリアシスト回路は、直列接続されたリカバリアシスト用スイッチ回路とリカバリアシスト用補助電源とを有する。デッド期間において、リカバリアシスト用スイッチ回路をＯＮ状態とすることで、リカバリ用補助電源の電圧が、寄生ダイオードに逆方向に印加される。これによって、キャリアの蓄積が抑制され、リンギングが抑制される。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】東芝レビューＶｏｌ．６１，Ｎｏ．１１（２００６），ｐ．３２−３５
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記したように、非特許文献１に示されるインバータでは、ＭＯＳＦＥＴにリカバリアシスト用回路が並列接続されており、リカバリアシスト用回路は、リカバリアシスト用補助電源を有する。このように、直流電源とは別に電源を用いているので、インバータの体格やコストの増大が懸念される。
【０００７】
そこで、本発明は上記問題点に鑑み、体格及びコストの増大が抑制された半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記した目的を達成するために、請求項１に記載の発明は、直流電源とグランドとの間に直列接続された２つの単位回路と、２つの単位回路を制御する制御部と、を備え、２つの単位回路の中点に誘導性負荷の一端が接続された半導体装置であって、２つの単位回路それぞれは、直流電源とグランドとの間に直列接続された第１スイッチ素子と、該第１スイッチ素子と逆並列接続された還流ダイオードと、を有し、２つの単位回路の内の少なくとも一方は、還流ダイオード及び第１スイッチ素子それぞれと並列接続されたバイパス部を有し、バイパス部は、直列接続された第２スイッチ素子及び抵抗を有し、制御部は、２つの単位回路の第１スイッチ素子を所定期間ＯＦＦ状態にするデッド期間を挟んで、２つの第１スイッチ素子を交互にＯＮ状態とし、デッド期間において、一方の第１スイッチ素子がＯＦＦ状態からＯＮ状態に移行するまで、一方の第１スイッチ素子と並列接続された第２スイッチ素子をＯＮ状態にすることを特徴とする。
【０００９】
例えば、直流電源側に位置する第１スイッチ素子にバイパス部が並列接続されたとする（以下、ハイサイドバイパス部と示す）。そして、デッド期間において、誘導性負荷に中点から遠ざかる向きの電流が流れ、グランド側に位置する第１スイッチ素子と逆並列接続された還流ダイオード（以下、ローサイド還流ダイオードと示す）に中点へ向う電流が流れているとする。この場合、誘導性負荷を流れている電流（以下、負荷電流と示す）とローサイド還流ダイオードを流れている電流（以下、還流電流と示す）とが等しいことになる。この状態で、ハイサイドバイパス部の第２スイッチ素子をＯＮ状態にすると、ハイサイドバイパス部に中点へ向う電流が流れる。この場合、負荷電流が、還流電流とハイサイドバイパス部を流れている電流（以下、バイパス電流と示す）との和に等しいことになる。負荷電流はほとんど変動しないので、上記したハイサイドバイパス部の駆動の結果、還流電流がバイパス電流分だけ減少することとなる。これによれば、還流ダイオードへのキャリアの蓄積が抑制され、還流ダイオードの静電容量と半導体装置の寄生誘導性負荷とに起因するリンギング（ＬＣ共振）が抑制される。
【００１０】
以上、示したように、請求項１に記載の発明では、第２スイッチ素子と抵抗から成るバイパス部が第１スイッチ素子及び還流ダイオードに並列接続された構成とすることで、リンギングを抑制している。したがって、リンギングを抑制するために、直流電源とは別に、補助電源と補助スイッチから成る補助回路が第１スイッチ素子及び還流ダイオードに並列接続された構成と比べて、半導体装置の体格及びコストの増大が抑制される。
【００１１】
請求項２に記載のように、２つの単位回路それぞれは、バイパス部を有する構成が好ましい。これによれば、２つの単位回路それぞれの還流ダイオードでのリンギングの発生が抑制される。
【００１２】
請求項３に記載のように、第１スイッチ及び第２スイッチ素子は、第１電圧レベルの信号が入力されるとＯＮ状態となり、第１電圧レベルとは異なる第２電圧レベルの信号が入力されるとＯＦＦ状態となる性質を有し、制御部は、電圧レベルが第１電圧レベルと第２電圧レベルとに周期的に変化する制御信号を生成する制御信号生成部と、制御信号の一部を遅延させる遅延回路と、入力される信号の電圧レベルによって出力する信号の電圧レベルを変化させる論理ゲートと、を有し、制御信号生成部は、第１制御信号と、デッド期間以外、第１制御信号とは電圧レベルが反対となる第２制御信号と、該第２制御信号の立ち下がりエッジから第１制御信号の立ち上がりエッジまでのデッド期間の間第１電圧レベルとなる第３制御信号と、第１制御信号の立ち下がりエッジから第２制御信号の立ち上がりエッジまでのデッド期間の間第１電圧レベルとなる第４制御信号と、を生成し、遅延回路は、第３制御信号をデッド期間よりも短い時間遅延する第１遅延回路と、第４制御信号をデッド期間よりも短い時間遅延する第２遅延回路と、を有し、論理ゲートは、第１制御信号と第２制御信号とが入力されるＮＯＲゲートと、該ＮＯＲゲートの出力信号と第１遅延回路を介した第３制御信号とが入力される第１ＡＮＤゲートと、ＮＯＲゲートの出力信号と第２遅延回路を介した第４制御信号とが入力される第２ＡＮＤゲートと、を有し、第１制御信号が、一方の第１スイッチ素子に入力され、第２制御信号が、他方の第１スイッチ素子に入力され、第１ＡＮＤゲートの出力信号が、一方の第１スイッチ素子と並列接続された第２スイッチ素子に入力され、第２ＡＮＤゲートの出力信号が、他方の第１スイッチ素子と並列接続された第２スイッチ素子に入力される構成が好適である。
【００１３】
これによれば、第２制御信号の立ち下がりエッジから第１制御信号の立ち上がりエッジまでのデッド期間にて、第１ＡＮＤゲートから第１電圧レベルの出力信号が出力される。したがって、「デッド期間において、一方の第１スイッチ素子がＯＦＦ状態からＯＮ状態に移行するまで、一方の第１スイッチ素子と並列接続された第２スイッチ素子をＯＮ状態にする」ことが実現される。
【００１４】
また、第１制御信号の立ち下がりエッジから第２制御信号の立ち上がりエッジまでのデッド期間にて、第２ＡＮＤゲートから第１電圧レベルの出力信号が出力される。したがって、「デッド期間において、他方の第１スイッチ素子がＯＦＦ状態からＯＮ状態に移行するまで、他方の第１スイッチ素子と並列接続された第２スイッチ素子をＯＮ状態にする」ことが実現される。
【００１５】
請求項４に記載のように、バイパス部は、第１スイッチ素子の両端の間に直列接続された第２スイッチ素子及び抵抗を複数有し、直列接続された複数の第２スイッチ素子及び抵抗は、第１スイッチ素子の両端の間で並列接続された構成が好ましい。これによれば、複数の第２スイッチ素子の内、ＯＮ状態とする第２スイッチ素子を選択することで、第１スイッチ素子の両端に接続されたバイパス部の抵抗値を調整することができる。これにより、バイパス電流が調整され、還流電流の減少量が調整される。
【００１６】
請求項５に記載のように、制御部は、誘導性負荷を流れる電流の電流量に基づいて、複数の第２スイッチ素子の少なくとも１つをＯＮ状態にする構成が良い。これによれば、負荷電流の大小に応じて、バイパス電流が調整され、還流電流の減少量が調整される。したがって、負荷電流の大小に応じて、リンギングを抑制することができる。
【００１７】
請求項５に記載の具体的な構成として、請求項６に記載のように、制御部は、第１ＡＮＤゲートと対応する一方の第２スイッチ素子との間に各々設けられ、第１ＡＮＤゲートと一方の第２バイパス部との間に並列接続された複数の第３スイッチ素子と、第２ＡＮＤゲートと対応する他方の第２スイッチ素子との間に各々設けられ、第２ＡＮＤゲートと他方の第２バイパス部との間に並列接続された複数の第４スイッチ素子と、第３スイッチ素子及び第４スイッチ素子に駆動信号を出力するアドレスデコーダと、誘導性負荷を流れる電流を、その電流量に応じた電圧値に変換する電圧変換部と、該電圧変換部によって変換された電圧と閾値とを比較する複数のコンパレータと、を有し、複数のコンパレータは、それぞれ異なる閾値を有し、アドレスデコーダは、複数のコンパレータの出力信号に基づいて、駆動信号を出力する第３スイッチ素子及び第４スイッチ素子を選択する構成を採用することができる。
【００１８】
請求項７に記載の発明の作用効果は、請求項１に記載の発明の作用効果と同等なので、その記載を省略する。
【００１９】
請求項８，９に記載の発明の作用効果は、請求項４，５に記載の発明の作用効果と同等なので、その記載を省略する。
【図面の簡単な説明】
【００２０】
【図１】第１実施形態に係るインバータの概略構成を示す回路図である。
【図２】図１に示す制御部の概略構成を示す回路図である。
【図３】制御部の信号を説明するためのタイミングチャートである。
【図４】ローサイド還流ダイオードのリンギングを説明するためのタイミングチャートである。
【図５】図４に示すタイミングにおいて、インバータを流れる電流を説明するための回路図であり、（ａ）は第１期間、（ｂ）は第２期間、（ｃ）は第３期間を示している。
【図６】ハイサイド還流ダイオードのリンギングを説明するためのタイミングチャートである。
【図７】図６に示すタイミングにおいて、インバータを流れる電流を説明するための回路図であり、（ａ）は第４期間、（ｂ）は第５期間、（ｃ）は第６期間を示している。
【図８】第２実施形態に係るインバータの概略構成を示す回路図である。
【図９】図８に示す制御部の特徴点を示す回路図である。
【図１０】インバータの変形例を示す回路図である。
【図１１】インバータの変形例を示す回路図である。
【図１２】インバータの変形例を示す回路図である。
【図１３】インバータの変形例を示す回路図である。
【図１４】インバータの変形例を示す回路図である。
【図１５】インバータの変形例を示す回路図である。
【発明を実施するための形態】
【００２１】
以下、本発明に係る半導体装置を、直流電圧を交流電圧に変換するインバータに適用した場合の実施形態を図に基づいて説明する。
（第１実施形態）
図１は、第１実施形態に係るインバータの概略構成を示す回路図である。図２は、図１に示す制御部の概略構成を示す回路図である。図３は、制御部の信号を説明するためのタイミングチャートである。図４は、ローサイド還流ダイオードのリンギングを説明するためのタイミングチャートである。図５は、図４に示すタイミングにおいて、インバータを流れる電流を説明するための回路図であり、（ａ）は第１期間、（ｂ）は第２期間、（ｃ）は第３期間を示している。図６は、ハイサイド還流ダイオードのリンギングを説明するためのタイミングチャートである。図７は、図６に示すタイミングにおいて、インバータを流れる電流を説明するための回路図であり、（ａ）は第４期間、（ｂ）は第５期間、（ｃ）は第６期間を示している。
【００２２】
図１に示すように、インバータ１００は、要部として、直流電源とグランドとの間に直列接続された２つの単位回路１０，３０と、２つの単位回路１０，３０を制御する制御部５０と、を有する。２つの単位回路１０，３０の中点ＭＰに誘導性負荷７０の一端が接続され、インバータ１００にて直流電圧から交流電圧に変換された電圧が、誘導性負荷７０に出力される構成となっている。直流電圧から交流電圧への変換は、制御部５０によって、単位回路１０，３０の第１スイッチ素子１３，３３を所定期間ＯＦＦ状態にするデッド期間ＤＴを挟んで、２つの第１スイッチ素子１３，３３を交互にＯＮ状態に切り換えることで成される。なお、直流電源と単位回路１０との間にある誘導性負荷７１は、インバータ１００の寄生誘導性負荷である。
【００２３】
図１に示すように、単位回路１０は直流電源側に位置し、単位回路３０はグランド側に位置している。したがって、以下においては、単位回路１０をハイサイド単位回路１０と示し、単位回路３０をローサイド単位回路３０と示す。
【００２４】
ハイサイド単位回路１０は、ハイサイドＭＯＳＦＥＴ１１と、ハイサイドバイパス部１２と、を有する。ハイサイドＭＯＳＦＥＴ１１は、スイッチとしての機能を果たすハイサイド第１スイッチ素子１３と、ハイサイド第１スイッチ素子１３と逆並列接続された、ハイサイド還流ダイオード１４と、を有する。ハイサイドバイパス部１２は、ハイサイドＭＯＳＦＥＴ１１と並列接続されており、ハイサイドＭＯＳＦＥＴ１１の両端の間で直列接続されたハイサイド第２スイッチ素子１５とハイサイド抵抗１６を有する。なお、ハイサイド還流ダイオード１４は、ハイサイドＭＯＳＦＥＴ１１の寄生ダイオードである。
【００２５】
ローサイド単位回路３０は、ローサイドＭＯＳＦＥＴ３１と、ローサイドバイパス部３２と、を有する。ローサイドＭＯＳＦＥＴ３１は、スイッチとしての機能を果たすローサイド第１スイッチ素子３３と、ローサイド第１スイッチ素子３３と逆並列接続された、ローサイド還流ダイオード３４と、を有する。ローサイドバイパス部３２は、ローサイドＭＯＳＦＥＴ３１と並列接続されており、ローサイドＭＯＳＦＥＴ３１の両端の間で直列接続されたローサイド第２スイッチ素子３５とローサイド抵抗３６を有する。なお、ローサイド還流ダイオード３４は、ローサイドＭＯＳＦＥＴ３１の寄生ダイオードである。
【００２６】
上記したＭＯＳＦＥＴ１１，３１はＮチャネル型であり、第１スイッチ素子１３，３３は、電圧レベルの高いＨｉレベルの信号（以下、Ｈｉ信号と示す）が入力されるとＯＮ状態になり、電圧レベルの低いＬｏレベルの信号（以下、Ｌｏ信号と示す）が入力されるとＯＦＦ状態になる性質を有する。また、第２スイッチ素子１５，３５も、Ｈｉ信号が入力されるとＯＮ状態になり、Ｌｏ信号が入力されるとＯＦＦ状態になる性質を有する。
【００２７】
制御部５０は、上記したデッド期間ＤＴを挟んで、第１スイッチ素子１３，３３を交互にＯＮ状態とし、デッド期間ＤＴにおいて、ハイサイド第１スイッチ素子１３がＯＦＦ状態からＯＮ状態に移行するまで、ハイサイド第２スイッチ素子１５をＯＮ状態にするとともに、デッド期間ＤＴにおいて、ローサイド第１スイッチ素子３３がＯＦＦ状態からＯＮ状態に移行するまで、ローサイド第２スイッチ素子３５をＯＮ状態にするものである。図２に示すように、制御部５０は、電圧レベルがＨｉレベルとＬｏレベルとに周期的に変化する制御信号ＳＡ〜ＳＤを生成する制御信号生成部５１と、制御信号ＳＣ，ＳＤを遅延させる遅延回路５２と、入力される信号の電圧レベルによって出力する信号の電圧レベルを変化させる論理ゲート５３と、を有する。
【００２８】
制御信号生成部５１は、第１制御信号ＳＡと、デッド期間ＤＴ以外、第１制御信号ＳＡとは電圧レベルが反対となる第２制御信号ＳＢと、該第２制御信号ＳＢの立ち下がりエッジから第１制御信号ＳＡの立ち上がりエッジまでの第１デッド期間ＤＴ１の間Ｈｉレベルとなる第３制御信号ＳＣと、第１制御信号ＳＡの立ち下がりエッジから第２制御信号ＳＢの立ち上がりエッジまでの第２デッド期間ＤＴ２の間Ｈｉレベルとなる第４制御信号ＳＤと、を生成する。第１制御信号ＳＡが、ハイサイド第１スイッチ素子１３に入力され、第２制御信号ＳＢが、ローサイド第１スイッチ素子３３に入力される。なお、制御信号ＳＡ，ＳＢのデューティ比と周波数とは等しく、デッド期間ＤＴ１，ＤＴ２の時間は等しくなっている。
【００２９】
遅延回路５２は、デッド期間ＤＴよりも短い時間遅延する遅延回路５４，５５を有する。第１遅延回路５４に第３制御信号ＳＣが入力され、第２遅延回路５５に第４制御信号ＳＤが入力される。第１遅延回路５４から、第１デッド期間ＤＴ１よりも短い時間遅延された第３制御信号ＳＣ‘が出力され、第２遅延回路５５から、第２デッド期間ＤＴ２よりも短い時間遅延された第４制御信号ＳＤ‘が出力される。本実施形態では、遅延回路５４，５５はデッド期間ＤＴの半分の時間遅延させる機能を奏する。
【００３０】
論理ゲート５３は、２つの入力信号がＬｏレベルの場合に、Ｈｉ信号を出力するＮＯＲゲート５６と、２つの入力信号がＨｉレベルの場合に、Ｈｉ信号を出力するＡＮＤゲート５７，５８と、を有する。ＮＯＲゲート５６に、第１制御信号ＳＡと第２制御信号ＳＢとが入力され、第１ＡＮＤゲート５７に、ＮＯＲゲート５６の出力信号ＳＥと第１遅延回路５４を介した第３制御信号ＳＣ‘とが入力される。また、第２ＡＮＤゲート５８に、ＮＯＲゲート５６の出力信号ＳＥと第２遅延回路５５を介した第４制御信号ＳＤ’とが入力される。第１ＡＮＤゲート５７の出力信号ＳＦが、ハイサイド第２スイッチ素子１５に入力され、第２ＡＮＤゲート５８の出力信号ＳＧが、ローサイド第２スイッチ素子３５に入力される。
【００３１】
次に、本実施形態に係るインバータ１００の動作を図１〜図３に基づいて説明する。以下においては、説明を簡便とするために、第１デッド期間ＤＴ１の始まる時間をｔ１、中間の時間をｔ２、終わる時間をｔ３と示し、第２デッド期間ＤＴ２の始まる時間をｔ４、中間の時間をｔ５、終わる時間をｔ６と示す。そして、時間ｔ１〜ｔ２を第１期間、時間ｔ２〜ｔ３を第２期間、時間ｔ３〜ｔ４を第３期間と示し、時間ｔ４〜ｔ５を第４期間、時間ｔ５〜ｔ６を第５期間、時間ｔ６〜ｔ１を第６期間と示す。なお、第１期間、第２期間、第４期間、第５期間それぞれの時間は相等しく、デッド期間ＤＴの半分の時間に相当する。
【００３２】
図３に示すように、第１期間の間、制御信号ＳＡ，ＳＢはＬｏレベルとなっている。そのため、第１スイッチ素子１３，３３はともにＯＦＦ状態となり、ＮＯＲゲート５６の出力信号ＳＥはＨｉレベルとなっている。また、第３制御信号ＳＣはＨｉレベル、第４制御信号ＳＤはＬｏレベルとなっているが、制御信号ＳＣ，ＳＤはデッド期間以外Ｌｏレベルなので、遅延回路５４，５５の出力信号ＳＣ‘，ＳＤ’もＬｏレベルとなっている。以上から、ＡＮＤゲート５７，５８それぞれには、Ｈｉ信号とＬｏ信号とが入力されるので、ＡＮＤゲート５７，５８の出力信号ＳＦ，ＳＧはＬｏレベルとなっている。そのため、第２スイッチ素子１５，３５はともにＯＦＦ状態となっている。この期間では、還流ダイオード１４，３４のいずれか一方に電流が流れ、誘導性負荷７０に電流が流れている。以下においては、還流ダイオード１４，３４に流れる電流を還流電流、誘導性負荷７０に流れる電流を負荷電流と示す。
【００３３】
第２期間の間、制御信号ＳＡ，ＳＢはＬｏレベルとなっている。そのため、第１スイッチ素子１３，３３はともにＯＦＦ状態となり、ＮＯＲゲート５６の出力信号ＳＥはＨｉレベルとなっている。また、第３制御信号ＳＣはＨｉレベル、第４制御信号ＳＤはＬｏレベルとなっているが、第１期間の間、第３制御信号ＳＣはＨｉレベル、第４制御信号ＳＤはＬｏレベルとなっているので、第１遅延回路５４の出力信号ＳＣ‘がＨｉレベル、第２遅延回路５５の出力信号ＳＤ‘がＬｏレベルとなっている。以上から、第１ＡＮＤゲート５７には、２つのＨｉ信号が入力されるので、第１ＡＮＤゲート５７の出力信号ＳＦはＨｉレベルとなっている。また、第２ＡＮＤゲート５８には、Ｈｉ信号とＬｏ信号とが入力されるので、第２ＡＮＤゲート５８の出力信号ＳＧはＬｏレベルとなっている。そのため、ハイサイド第２スイッチ素子１５がＯＮ状態となり、ローサイド第２スイッチ素子３５がＯＦＦ状態となっている。この期間では、還流電流と負荷電流の他に、ハイサイドバイパス部１２に中点ＭＰに近づく向きの電流が流れる。以下においては、バイパス部１２，３２に流れる電流をバイパス電流と示す。
【００３４】
第３期間の間、第１制御信号ＳＡはＨｉレベル、第２制御信号ＳＢはＬｏレベルとなっている。そのため、ハイサイド第１スイッチ素子１３はＯＮ状態となり、ローサイド第１スイッチ素子３３はＯＦＦ状態となり、ＮＯＲゲート５６の出力信号ＳＥはＬｏレベルとなっている。Ｌｏレベルの出力信号ＳＥがＡＮＤゲート５７，５８に入力されるが、ＡＮＤゲート５７，５８は２つの入力信号がＨｉレベルの場合に、Ｈｉ信号を出力する性質を有するので、ＡＮＤゲート５７，５８の出力信号ＳＦ，ＳＧはＬｏレベルとなっている。そのため、第２スイッチ素子１５，３５はともにＯＦＦ状態となっている。この期間では、誘導性負荷７０に負荷電流が流れ、ハイサイド第１スイッチ素子１３に電流が流れる。そして、還流ダイオード１４，３４のいずれか一方に逆電流が流れて、リンギングが発生する場合がある。このリンギングが発生する場合は、後述する。
【００３５】
第４期間の間、制御信号ＳＡ，ＳＢはＬｏレベルとなっている。そのため、第１スイッチ素子１３，３３はともにＯＦＦ状態となり、ＮＯＲゲート５６の出力信号ＳＥはＨｉレベルとなっている。また、第３制御信号ＳＣはＬｏレベル、第４制御信号ＳＤはＨｉレベルとなっているが、制御信号ＳＣ，ＳＤはデッド期間以外Ｌｏレベルなので、遅延回路５４，５５の出力信号ＳＣ‘，ＳＤ’もＬｏレベルとなっている。以上から、ＡＮＤゲート５７，５８それぞれには、Ｈｉ信号とＬｏ信号とが入力されるので、ＡＮＤゲート５７，５８の出力信号ＳＦ，ＳＧはＬｏレベルとなっている。そのため、第２スイッチ素子１５，３５はともにＯＦＦ状態となっている。この期間では、還流ダイオード１４，３４のいずれか一方に還流電流が流れ、誘導性負荷７０に負荷電流が流れる。
【００３６】
第５期間の間、制御信号ＳＡ，ＳＢはＬｏレベルとなっている。そのため、第１スイッチ素子１３，３３はともにＯＦＦ状態となり、ＮＯＲゲート５６の出力信号ＳＥはＨｉレベルとなっている。また、第３制御信号ＳＣはＬｏレベル、第４制御信号ＳＤはＨｉレベルとなっているが、第４期間の間、第３制御信号ＳＣはＬｏレベル、第４制御信号ＳＤはＨｉレベルとなっているので、第１遅延回路５４の出力信号ＳＣ‘がＬｏレベル、第２遅延回路５５の出力信号ＳＤ‘がＨｉレベルとなっている。以上から、第１ＡＮＤゲート５７には、Ｈｉ信号とＬｏ信号とが入力されるので、第１ＡＮＤゲート５７の出力信号ＳＦはＬｏレベルとなっている。また、第２ＡＮＤゲート５８には、２つのＨｉ信号が入力されるので、第２ＡＮＤゲート５８の出力信号ＳＧはＨｉレベルとなっている。そのため、ハイサイド第２スイッチ素子１５がＯＦＦ状態となり、ローサイド第２スイッチ素子３５がＯＮ状態となっている。この期間では、還流電流と負荷電流の他に、ローサイドバイパス部３２に中点ＭＰから遠ざかる向きのバイパス電流が流れる。
【００３７】
第６期間の間、第１制御信号ＳＡはＬｏレベル、第２制御信号ＳＢはＨｉレベルとなっている。そのため、ハイサイド第１スイッチ素子１３はＯＦＦ状態となり、ローサイド第１スイッチ素子３３はＯＮ状態となり、ＮＯＲゲート５６の出力信号ＳＥはＬｏレベルとなっている。Ｌｏレベルの出力信号ＳＥがＡＮＤゲート５７，５８に入力されるが、ＡＮＤゲート５７，５８は２つの入力信号がＨｉレベルの場合に、Ｈｉ信号を出力する性質を有するので、ＡＮＤゲート５７，５８の出力信号ＳＦ，ＳＧはＬｏレベルとなっている。そのため、第２スイッチ素子１５，３５はともにＯＦＦ状態となっている。この期間では、誘導性負荷７０に負荷電流が流れ、ローサイド第１スイッチ素子３３に電流が流れる。そして、還流ダイオード１４，３４のいずれか一方に逆電流が流れて、リンギングが発生する場合がある。このリンギングが発生する場合は、後述する。
【００３８】
次に、リンギングの発生、及び、本実施形態に係るインバータ１００の作用効果について、図４〜図７に基づいて説明する。なお、図４及び図６では、インバータ１００がバイパス部１２，３２を有さない場合の両端電圧Ｖｄ１１，Ｖｄ１２と還流電流Ｉｄ１１，Ｉｄ１２を一点鎖線で示し、図５及び図７では、インバータ１００と誘導性負荷７０に流れる電流を破線矢印で示している。
【００３９】
図５の（ａ）に示すように、第１期間において、誘導性負荷７０に中点ＭＰから遠ざかる向きの負荷電流が流れ、ローサイド還流ダイオード３４に中点ＭＰへ向う還流電流Ｉｄ１２が流れている場合、負荷電流と還流電流Ｉｄ１２とが等しいことになる。
【００４０】
第１期間から第２期間に移行して、ハイサイド第２スイッチ素子１５がＯＮ状態になると、図５の（ｂ）に示すように、ハイサイドバイパス部１２に中点ＭＰへ向うバイパス電流が流れる。この場合、負荷電流が、還流電流Ｉｄ１２とバイパス電流との和に等しいことになる。負荷電流はほとんど変動しないので、ハイサイド第２スイッチ素子１５の駆動の結果、還流電流Ｉｄ１２がバイパス電流分だけ減少することとなる。これによれば、ローサイド還流ダイオード３４へのキャリアの蓄積が抑制される。
【００４１】
第２期間から第３期間に移行して、ハイサイド第２スイッチ素子１５がＯＦＦ状態になると共に、ハイサイド第１スイッチ素子１３がＯＮ状態になると、図５の（ｃ）に示すように、ローサイド還流ダイオード３４に逆電流が流れ、両端電圧Ｖｄ１２及び還流電流Ｉｄ１２に、ローサイド還流ダイオード３４の静電容量と誘導性負荷７１とに起因するリンギング（ＬＣ共振）が発生する。しかしながら、第２期間において、ローサイド還流ダイオード３４へのキャリアの蓄積が抑制されているので、リンギングが抑制される。
【００４２】
また、図７の（ａ）に示すように、第４期間において、誘導性負荷７０に中点ＭＰに近づく向きの負荷電流が流れ、ハイサイド還流ダイオード１４に中点ＭＰから遠ざかる向きの還流電流Ｉｄ１１が流れている場合、負荷電流と還流電流Ｉｄ１１とが等しいことになる。
【００４３】
第４期間から第５期間に移行して、ローサイド第２スイッチ素子３５がＯＮ状態になると、図７の（ｂ）に示すように、ローサイドバイパス部３２に中点ＭＰから遠ざかる向きのバイパス電流が流れる。この場合、負荷電流が、還流電流Ｉｄ１１とバイパス電流との和に等しいことになる。負荷電流はほとんど変動しないので、ローサイド第２スイッチ素子３５の駆動の結果、還流電流Ｉｄ１１がバイパス電流分だけ減少することとなる。これによれば、ハイサイド還流ダイオード１４へのキャリアの蓄積が抑制される。
【００４４】
第５期間から第６期間に移行して、ローサイド第２スイッチ素子３５がＯＦＦ状態になると共に、ローサイド第１スイッチ素子３３がＯＮ状態になると、図７の（ｃ）に示すように、ハイサイド還流ダイオード１４に逆電流が流れ、両端電圧Ｖｄ１１及び還流電流Ｉｄ１１に、ハイサイド還流ダイオード１４の静電容量と誘導性負荷７１とに起因するリンギング（ＬＣ共振）が発生する。しかしながら、第５期間において、ハイサイド還流ダイオード１４へのキャリアの蓄積が抑制されているので、リンギングが抑制される。
【００４５】
以上、示したように、インバータ１００では、ハイサイド第２スイッチ素子１５とハイサイド抵抗１６とから成るハイサイドバイパス部１２が、ハイサイドＭＯＳＦＥＴ１１に並列接続され、ローサイド第２スイッチ素子３５とローサイド抵抗３６とから成るローサイドバイパス部３２が、ローサイドＭＯＳＦＥＴ３１に並列接続された構成とすることで、リンギングを抑制している。したがって、リンギングを抑制するために、直流電源とは別に、補助電源と補助スイッチから成る補助回路が２つのＭＯＳＦＥＴそれぞれに並列接続された構成と比べて、インバータ１００の体格及びコストの増大が抑制される。
【００４６】
（第２実施形態）
次に、本発明の第２実施形態を、図８及び図９に基づいて説明する。図８は、第２実施形態に係るインバータの概略構成を示す回路図であり、第１実施形態で示した図１に対応している。図９は、図８に示す制御部の特徴点を示す回路図であり、第１実施形態で示した図２に対応している。なお、図９においては、便宜上、制御信号生成部５１、遅延回路５２、及び、論理ゲート５３の一部を省略している。
【００４７】
第２実施形態に係るインバータ１００は、第１実施形態によるものと共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。なお、第１実施形態に示した要素と同一の要素には、同一の符号を付与するものとする。
【００４８】
第１実施形態では、ハイサイドバイパス部１２が、ハイサイドＭＯＳＦＥＴ１１の両端の間に直列接続された１つのハイサイド第２スイッチ素子１５とハイサイド抵抗１６を有し、ローサイドバイパス部３２が、ローサイドＭＯＳＦＥＴ３１の両端の間に直列接続された１つのローサイド第２スイッチ素子３５とローサイド抵抗３６を有する例を示した。これに対し、本実施形態では、ハイサイドバイパス部１２が、ハイサイドＭＯＳＦＥＴ１１の両端の間に直列接続された３つのハイサイド第２スイッチ素子１５とハイサイド抵抗１６を有し、ローサイドバイパス部３２が、ローサイドＭＯＳＦＥＴ３１の両端の間に直列接続された３つのローサイド第２スイッチ素子３５とローサイド抵抗３６を有する点を特徴とする。
【００４９】
図８に示すように、３つの直列接続されたハイサイド第２スイッチ素子１５とハイサイド抵抗１６がハイサイドＭＯＳＦＥＴ１１の両端の間で並列接続され、３つの直列接続されたローサイド第２スイッチ素子３５とローサイド抵抗３６がローサイドＭＯＳＦＥＴ３１の両端の間で並列接続されている。本実施形態では、各抵抗１６，３６の抵抗値が相等しくなっている。
【００５０】
第２実施形態に係る制御部５０は、３つの第２スイッチ素子１５，３５の少なくとも１つをＯＮ状態とすることで、バイパス部１２，３２を駆動させる。図９に示すように、制御部５０は、第１実施形態で示した主要な構成要素５１〜５３の他に、第３スイッチ素子５９と、第４スイッチ素子６０と、アドレスデコーダ６１と、電圧変換部６２と、コンパレータ６３と、を有する。第３スイッチ素子５９が、第１ＡＮＤゲート５７と対応するハイサイド第２スイッチ素子１５との間に設けられ、３つの第３スイッチ素子５９が第１ＡＮＤゲート５７とハイサイドバイパス部１２との間で並列接続されている。第４スイッチ素子６０が、第２ＡＮＤゲート５８と対応するローサイド第２スイッチ素子３５との間に設けられ、３つの第４スイッチ素子６０が第２ＡＮＤゲート５８とローサイドバイパス部３２との間で並列接続されている。
【００５１】
アドレスデコーダ６１の出力信号（駆動信号）が、スイッチ素子５９，６０それぞれに入力され、アドレスデコーダ６１に、ＡＮＤゲート５７，５８とコンパレータ６３それぞれの出力信号が入力されている。アドレスデコーダ６１は、第１ＡＮＤゲート５７からＨｉ信号が入力された場合に、第３スイッチ素子５９に駆動信号を出力し、第２ＡＮＤゲート５８からＨｉ信号が入力された場合に、第４スイッチ素子６０に駆動信号を出力する。また、アドレスデコーダ６１は、コンパレータ６３の出力信号に基づいて、駆動信号を出力するスイッチ素子５９，６０を選択する。
【００５２】
電圧変換部６２は、負荷電流を電圧に変換するものである。電圧変換部６２からは、負荷電流の電流量に応じた電圧が出力される。変換される電圧の値は、負荷電流の流動方向に依存せず、その流動量（電流量）のみに依存する。
【００５３】
コンパレータ６３は、電圧変換部６２によって変換された電圧（以下、負荷電圧Ｖｌと示す）と第１閾値電圧Ｖｒｅｆ１とを比較する第１コンパレータ６４と、負荷電圧Ｖｌと第２閾値電圧Ｖｒｅｆ２とを比較する第２コンパレータ６５と、を有する。第１閾値電圧Ｖｒｅｆ１は、第２閾値電圧Ｖｒｅｆ２よりも電圧レベルが低く、負荷電圧Ｖｌがコンパレータ６４，６５の反転入力端子に接続されている。そのため、負荷電圧Ｖｌが第１閾値電圧Ｖｒｅｆ１よりも低い場合、コンパレータ６４，６５それぞれからＬｏ信号が出力され、負荷電圧Ｖｌが第１閾値電圧Ｖｒｅｆ１よりも高く第２閾値電圧Ｖｒｅｆ２よりも低い場合、第１コンパレータ６４からＨｉ信号が出力され、第２コンパレータ６５からＬｏ信号が出力される。また、負荷電圧Ｖｌが第２閾値電圧Ｖｒｅｆ２よりも高い場合、コンパレータ６４，６５それぞれからＨｉ信号が出力される。
【００５４】
アドレスデコーダ６１は、コンパレータ６４，６５それぞれからＬｏ信号が入力された場合、負荷電流の電流量が少ない状態（小電流状態）であると判断し、第１コンパレータ６４からＨｉ信号が入力され、第２コンパレータ６５からＬｏ信号が入力された場合、負荷電流の電流量が通常の状態（中電流状態）であると判断する。また、アドレスデコーダ６１は、コンパレータ６４，６５それぞれからＨｉ信号が入力された場合、負荷電流の電流量が多い状態（大電流状態）であると判断する。
【００５５】
アドレスデコーダ６１は、小電流状態において、第１ＡＮＤゲート５７からＨｉ信号が入力された場合、１つの第３スイッチ素子５９に駆動信号を出力して、１つの直列接続されたハイサイド第２スイッチ素子１５とハイサイド抵抗１６をハイサイドＭＯＳＦＥＴ１１に接続する。また、アドレスデコーダ６１は、小電流状態において、第２ＡＮＤゲート５８からＨｉ信号が入力された場合、１つの第４スイッチ素子６０に駆動信号を出力して、１つの直列接続されたローサイド第２スイッチ素子３５とローサイド抵抗３６をローサイドＭＯＳＦＥＴ３１に接続する。上記したように、各抵抗１６，３６の抵抗値が相等しくなっている。そのため、１つのハイサイド抵抗１６（ローサイド抵抗３６）が直列接続された場合、２つのハイサイド抵抗１６（ローサイド抵抗３６）が並列接続された場合と比べて、その抵抗値が増大する。これにより、小電流状態において、バイパス部１２，３２を流れる電流量を少なくすることができる。
【００５６】
アドレスデコーダ６１は、中電流状態において、第１ＡＮＤゲート５７からＨｉ信号が入力された場合、２つの第３スイッチ素子５９それぞれに駆動信号を出力して、２つの直列接続されたハイサイド第２スイッチ素子１５とハイサイド抵抗１６をハイサイドＭＯＳＦＥＴ１１に並列接続する。また、アドレスデコーダ６１は、中電流状態において、第２ＡＮＤゲート５８からＨｉ信号が入力された場合、２つの第４スイッチ素子６０それぞれに駆動信号を出力して、２つの直列接続されたローサイド第２スイッチ素子３５とローサイド抵抗３６をローサイドＭＯＳＦＥＴ３１に並列接続する。２つのハイサイド抵抗１６（ローサイド抵抗３６）が並列接続された場合、１つのハイサイド抵抗１６（ローサイド抵抗３６）が直列接続された場合と比べて、その抵抗値が減少する。これにより、中電流状態において、バイパス部１２，３２を流れる電流量を中程度にすることができる。
【００５７】
アドレスデコーダ６１は、大電流状態において、第１ＡＮＤゲート５７からＨｉ信号が入力された場合、３つの第３スイッチ素子５９それぞれに駆動信号を出力して、３つの直列接続されたハイサイド第２スイッチ素子１５とハイサイド抵抗１６をハイサイドＭＯＳＦＥＴ１１に並列接続する。また、アドレスデコーダ６１は、大電流状態において、第２ＡＮＤゲート５８からＨｉ信号が入力された場合、３つの第４スイッチ素子６０それぞれに駆動信号を出力して、３つの直列接続されたローサイド第２スイッチ素子３５とローサイド抵抗３６をローサイドＭＯＳＦＥＴ３１に並列接続する。３つのハイサイド抵抗１６（ローサイド抵抗３６）が並列接続された場合、２つのハイサイド抵抗１６（ローサイド抵抗３６）が直列接続された場合と比べて、その抵抗値が減少する。これにより、大電流状態において、バイパス部１２，３２を流れる電流量を多くすることができる。
【００５８】
以上、示したように、負荷電流の大小に応じて、バイパス電流が調整される。これにより、負荷電流に応じて還流電流の減少量が調整される。この結果、負荷電流の大小に応じて、リンギングが抑制される。
【００５９】
以上、本発明の好ましい実施形態について説明したが、本発明は上記した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
【００６０】
第１実施形態では、遅延回路５４，５５はデッド期間ＤＴの半分の時間遅延させる例を示した。しかしながら、遅延回路５４，５５の遅延させる時間は、上記例に限定されず、デッド期間ＤＴよりも短ければ適宜採用することができる。
【００６１】
第２実施形態では、ハイサイドバイパス部１２が、ハイサイドＭＯＳＦＥＴ１１の両端の間に直列接続された３つのハイサイド第２スイッチ素子１５とハイサイド抵抗１６を有し、ローサイドバイパス部３２が、ローサイドＭＯＳＦＥＴ３１の両端の間に直列接続された３つのローサイド第２スイッチ素子３５とローサイド抵抗３６を有する例を示した。しかしながら、ハイサイドＭＯＳＦＥＴ１１の両端の間に直列接続されたハイサイド第２スイッチ素子１５とハイサイド抵抗１６の数、及び、ローサイドＭＯＳＦＥＴ３１の両端の間に直列接続されたローサイド第２スイッチ素子３５とローサイド抵抗３６の数としては、上記例に限定されない。例えば、２つや４つでも良い。
【００６２】
第２実施形態では、アドレスデコーダ６１が、第１ＡＮＤゲート５７からＨｉ信号が入力された場合に、第３スイッチ素子５９に駆動信号を出力し、第２ＡＮＤゲート５８からＨｉ信号が入力された場合に、第４スイッチ素子６０に駆動信号を出力する例を示した。しかしながら、そもそも、ＡＮＤゲート５７，５８それぞれからＨｉ信号が出力されていない限り、ＡＮＤゲート５７，５８よりも下流に位置する第２スイッチ素子１５，３５にＨｉ信号は入力されない。そのため、ＡＮＤゲート５７，５８からＨｉ信号が出力された時に限って、ＡＮＤゲート５７，５８と第２スイッチ素子１５，３５の間に位置するスイッチ素子５９，６０に駆動信号を出力しなくとも良い。したがって、アドレスデコーダ６１に、ＡＮＤゲート５７，５８の出力信号が入力されなくとも良い。
【００６３】
第２実施形態では、各抵抗１６，３６の抵抗値が相等しい例を示した。しかしながら、各抵抗１６，３６の抵抗値が異なっていても良い。この場合、アドレスデコーダ６１は、小電流状態において、最も高い抵抗値を有する抵抗１６，３６と直列接続された第２スイッチ素子１５，３５に対応するスイッチ素子５９，６０に駆動信号を出力する。また、アドレスデコーダ６１は、中電流状態において、中程度の抵抗値を有する抵抗１６，３６と直列接続された第２スイッチ素子１５，３５に対応するスイッチ素子５９，６０に駆動信号を出力する。そして、アドレスデコーダ６１は、大電流状態において、最も低い抵抗値を有する抵抗１６，３６と直列接続された第２スイッチ素子１５，３５に対応するスイッチ素子５９，６０に駆動信号を出力する。
【００６４】
各実施形態では、ハイサイド単位回路１０がハイサイドＭＯＳＦＥＴ１１と、ハイサイドバイパス部１２と、を有し、ローサイド単位回路３０がローサイドＭＯＳＦＥＴ３１と、ローサイドバイパス部３２と、を有する例を示した。しかしながら、ローサイド還流ダイオード３４のリカバリ特性が良い場合、図１０に示すように、ハイサイド単位回路１０が、ハイサイドＭＯＳＦＥＴ１１のみを有する構成を採用することもできる。これとは逆に、ハイサイド還流ダイオード１４のリカバリ特性が良い場合、図１１に示すように、ローサイド単位回路３０が、ローサイドＭＯＳＦＥＴ３１のみを有する構成を採用することもできる。
【００６５】
また、他の変形例としては、図１２，１３に示す変形例が考えられる。図１２に示す変形例の場合、ローサイド還流ダイオード３４に電流が流れることはないので、ハイサイド単位回路１０が、ハイサイドダイオード１７のみを有する構成を採用することもできる。これとは逆の構成である、図１３に示す変形例の場合、ハイサイド還流ダイオード１４に電流が流れることはないので、ローサイド単位回路３０が、ローサイドダイオード３７のみを有する構成を採用することもできる。
【００６６】
なお、図１２に示す変形例では、ローサイドバイパス部３２が、１つのローサイド第２スイッチ素子３５とローサイド抵抗３６を有する例を示した。しかしながら、図１４に示すように、ローサイドバイパス部３２が、ローサイドＭＯＳＦＥＴ３１の両端の間に直列接続された３つのローサイド第２スイッチ素子３５とローサイド抵抗３６を有してもよい。また、図１３に示す変形例では、ハイサイドバイパス部１２が、１つのハイサイド第２スイッチ素子１５とハイサイド抵抗１６を有する例を示した。しかしながら、図１５に示すように、ハイサイドバイパス部１２が、ハイサイドＭＯＳＦＥＴ１１の両端の間に直列接続された３つのハイサイド第２スイッチ素子１５とハイサイド抵抗１６を有してもよい。この場合、制御部５０は、第２実施形態と同様にして、負荷電流に基づいて、複数の第２スイッチ素子１５，３５の少なくとも１つをＯＮ状態にする。ちなみに、第２スイッチ１５，３５及び抵抗１６，３６の数としては、上記例のように３つに限定されないことは言うまでもない。
【符号の説明】
【００６７】
１０・・・ハイサイド単位回路
１１・・・ハイサイドＭＯＳＦＥＴ
１２・・・ハイサイドバイパス部
３０・・・ローサイド単位回路
３１・・・ローサイドＭＯＳＦＥＴ
３２・・・ローサイドバイパス部
５０・・・制御部
５１・・・制御信号生成部
５２・・・遅延回路
５３・・・論理ゲート
７０・・・誘導性負荷
１００・・・インバータ
【特許請求の範囲】
【請求項１】
直流電源とグランドとの間に直列接続された２つの単位回路と、
２つの前記単位回路を制御する制御部と、を備え、
２つの単位回路の中点に誘導性負荷の一端が接続された半導体装置であって、
２つの前記単位回路それぞれは、前記直流電源とグランドとの間に直列接続された第１スイッチ素子と、該第１スイッチ素子と逆並列接続された還流ダイオードと、を有し、
２つの前記単位回路の内の少なくとも一方は、前記還流ダイオード及び前記第１スイッチ素子それぞれと並列接続されたバイパス部を有し、
前記バイパス部は、直列接続された第２スイッチ素子及び抵抗を有し、
前記制御部は、２つの前記単位回路の第１スイッチ素子を所定期間ＯＦＦ状態にするデッド期間を挟んで、２つの前記第１スイッチ素子を交互にＯＮ状態とし、前記デッド期間において、一方の前記第１スイッチ素子がＯＦＦ状態からＯＮ状態に移行するまで、一方の前記第１スイッチ素子と並列接続された前記第２スイッチ素子をＯＮ状態にすることを特徴とする半導体装置。
【請求項２】
２つの前記単位回路それぞれは、前記バイパス部を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１スイッチ及び前記第２スイッチ素子は、第１電圧レベルの信号が入力されるとＯＮ状態となり、第１電圧レベルとは異なる第２電圧レベルの信号が入力されるとＯＦＦ状態となる性質を有し、
前記制御部は、電圧レベルが第１電圧レベルと第２電圧レベルとに周期的に変化する制御信号を生成する制御信号生成部と、前記制御信号の一部を遅延させる遅延回路と、入力される信号の電圧レベルによって出力する信号の電圧レベルを変化させる論理ゲートと、を有し、
前記制御信号生成部は、第１制御信号と、前記デッド期間以外、前記第１制御信号とは電圧レベルが反対となる第２制御信号と、該第２制御信号の立ち下がりエッジから前記第１制御信号の立ち上がりエッジまでのデッド期間の間第１電圧レベルとなる第３制御信号と、前記第１制御信号の立ち下がりエッジから前記第２制御信号の立ち上がりエッジまでのデッド期間の間第１電圧レベルとなる第４制御信号と、を生成し、
前記遅延回路は、前記第３制御信号を前記デッド期間よりも短い時間遅延する第１遅延回路と、前記第４制御信号を前記デッド期間よりも短い時間遅延する第２遅延回路と、を有し、
前記論理ゲートは、前記第１制御信号と前記第２制御信号とが入力されるＮＯＲゲートと、該ＮＯＲゲートの出力信号と前記第１遅延回路を介した第３制御信号とが入力される第１ＡＮＤゲートと、前記ＮＯＲゲートの出力信号と前記第２遅延回路を介した第４制御信号とが入力される第２ＡＮＤゲートと、を有し、
前記第１制御信号が、一方の前記第１スイッチ素子に入力され、前記第２制御信号が、他方の前記第１スイッチ素子に入力され、前記第１ＡＮＤゲートの出力信号が、一方の前記第１スイッチ素子と並列接続された第２スイッチ素子に入力され、前記第２ＡＮＤゲートの出力信号が、他方の前記第１スイッチ素子と並列接続された第２スイッチ素子に入力されることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記バイパス部は、前記第１スイッチ素子の両端の間に直列接続された第２スイッチ素子及び抵抗を複数有し、
直列接続された複数の前記第２スイッチ素子及び前記抵抗は、前記第１スイッチ素子の両端の間で並列接続されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記制御部は、前記誘導性負荷を流れる電流の電流量に基づいて、複数の前記第２スイッチ素子の少なくとも１つをＯＮ状態にすることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記制御部は、前記第１ＡＮＤゲートと対応する一方の前記第２スイッチ素子との間に各々設けられ、前記第１ＡＮＤゲートと一方の前記第２バイパス部との間に並列接続された複数の第３スイッチ素子と、前記第２ＡＮＤゲートと対応する他方の前記第２スイッチ素子との間に各々設けられ、前記第２ＡＮＤゲートと他方の前記第２バイパス部との間に並列接続された複数の第４スイッチ素子と、前記第３スイッチ素子及び前記第４スイッチ素子に駆動信号を出力するアドレスデコーダと、前記誘導性負荷を流れる電流を、その電流量に応じた電圧値に変換する電圧変換部と、該電圧変換部によって変換された電圧と閾値とを比較する複数のコンパレータと、を有し、
複数の前記コンパレータは、それぞれ異なる閾値を有し、
前記アドレスデコーダは、複数の前記コンパレータの出力信号に基づいて、前記駆動信号を出力する前記第３スイッチ素子及び前記第４スイッチ素子を選択することを特徴とする請求項５に記載の半導体装置。
【請求項７】
直流電源とグランドとの間に直列接続された２つの単位回路と、
一方の前記単位回路を制御する制御部と、を備え、
２つの単位回路の中点に誘導性負荷の一端が接続された半導体装置であって、
一方の前記単位回路は、前記直流電源とグランドとの間に直列接続された第１スイッチ素子と、該第１スイッチ素子と逆並列接続された還流ダイオードと、該還流ダイオード及び前記第１スイッチ素子それぞれと並列接続されたバイパス部と、を有し、
前記バイパス部は、直列接続された第２スイッチ素子及び抵抗を有し、
他方の前記単位回路は、前記直流電源とグランドとの間に逆接続されたダイオードを有し、
前記制御部は、前記第１スイッチ素子がＯＦＦ状態からＯＮ状態に移行するまで、前記第２スイッチ素子をＯＮ状態にすることを特徴とする半導体装置。
【請求項８】
前記バイパス部は、前記第１スイッチ素子の両端の間に直列接続された第２スイッチ素子及び抵抗を複数有し、
直列接続された複数の前記第２スイッチ素子及び前記抵抗は、前記第１スイッチ素子の両端の間で並列接続されていることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記制御部は、前記誘導性負荷を流れる電流の電流量に基づいて、複数の前記第２スイッチ素子の少なくとも１つをＯＮ状態にすることを特徴とする請求項８に記載の半導体装置。
【請求項１】
直流電源とグランドとの間に直列接続された２つの単位回路と、
２つの前記単位回路を制御する制御部と、を備え、
２つの単位回路の中点に誘導性負荷の一端が接続された半導体装置であって、
２つの前記単位回路それぞれは、前記直流電源とグランドとの間に直列接続された第１スイッチ素子と、該第１スイッチ素子と逆並列接続された還流ダイオードと、を有し、
２つの前記単位回路の内の少なくとも一方は、前記還流ダイオード及び前記第１スイッチ素子それぞれと並列接続されたバイパス部を有し、
前記バイパス部は、直列接続された第２スイッチ素子及び抵抗を有し、
前記制御部は、２つの前記単位回路の第１スイッチ素子を所定期間ＯＦＦ状態にするデッド期間を挟んで、２つの前記第１スイッチ素子を交互にＯＮ状態とし、前記デッド期間において、一方の前記第１スイッチ素子がＯＦＦ状態からＯＮ状態に移行するまで、一方の前記第１スイッチ素子と並列接続された前記第２スイッチ素子をＯＮ状態にすることを特徴とする半導体装置。
【請求項２】
２つの前記単位回路それぞれは、前記バイパス部を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１スイッチ及び前記第２スイッチ素子は、第１電圧レベルの信号が入力されるとＯＮ状態となり、第１電圧レベルとは異なる第２電圧レベルの信号が入力されるとＯＦＦ状態となる性質を有し、
前記制御部は、電圧レベルが第１電圧レベルと第２電圧レベルとに周期的に変化する制御信号を生成する制御信号生成部と、前記制御信号の一部を遅延させる遅延回路と、入力される信号の電圧レベルによって出力する信号の電圧レベルを変化させる論理ゲートと、を有し、
前記制御信号生成部は、第１制御信号と、前記デッド期間以外、前記第１制御信号とは電圧レベルが反対となる第２制御信号と、該第２制御信号の立ち下がりエッジから前記第１制御信号の立ち上がりエッジまでのデッド期間の間第１電圧レベルとなる第３制御信号と、前記第１制御信号の立ち下がりエッジから前記第２制御信号の立ち上がりエッジまでのデッド期間の間第１電圧レベルとなる第４制御信号と、を生成し、
前記遅延回路は、前記第３制御信号を前記デッド期間よりも短い時間遅延する第１遅延回路と、前記第４制御信号を前記デッド期間よりも短い時間遅延する第２遅延回路と、を有し、
前記論理ゲートは、前記第１制御信号と前記第２制御信号とが入力されるＮＯＲゲートと、該ＮＯＲゲートの出力信号と前記第１遅延回路を介した第３制御信号とが入力される第１ＡＮＤゲートと、前記ＮＯＲゲートの出力信号と前記第２遅延回路を介した第４制御信号とが入力される第２ＡＮＤゲートと、を有し、
前記第１制御信号が、一方の前記第１スイッチ素子に入力され、前記第２制御信号が、他方の前記第１スイッチ素子に入力され、前記第１ＡＮＤゲートの出力信号が、一方の前記第１スイッチ素子と並列接続された第２スイッチ素子に入力され、前記第２ＡＮＤゲートの出力信号が、他方の前記第１スイッチ素子と並列接続された第２スイッチ素子に入力されることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記バイパス部は、前記第１スイッチ素子の両端の間に直列接続された第２スイッチ素子及び抵抗を複数有し、
直列接続された複数の前記第２スイッチ素子及び前記抵抗は、前記第１スイッチ素子の両端の間で並列接続されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記制御部は、前記誘導性負荷を流れる電流の電流量に基づいて、複数の前記第２スイッチ素子の少なくとも１つをＯＮ状態にすることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記制御部は、前記第１ＡＮＤゲートと対応する一方の前記第２スイッチ素子との間に各々設けられ、前記第１ＡＮＤゲートと一方の前記第２バイパス部との間に並列接続された複数の第３スイッチ素子と、前記第２ＡＮＤゲートと対応する他方の前記第２スイッチ素子との間に各々設けられ、前記第２ＡＮＤゲートと他方の前記第２バイパス部との間に並列接続された複数の第４スイッチ素子と、前記第３スイッチ素子及び前記第４スイッチ素子に駆動信号を出力するアドレスデコーダと、前記誘導性負荷を流れる電流を、その電流量に応じた電圧値に変換する電圧変換部と、該電圧変換部によって変換された電圧と閾値とを比較する複数のコンパレータと、を有し、
複数の前記コンパレータは、それぞれ異なる閾値を有し、
前記アドレスデコーダは、複数の前記コンパレータの出力信号に基づいて、前記駆動信号を出力する前記第３スイッチ素子及び前記第４スイッチ素子を選択することを特徴とする請求項５に記載の半導体装置。
【請求項７】
直流電源とグランドとの間に直列接続された２つの単位回路と、
一方の前記単位回路を制御する制御部と、を備え、
２つの単位回路の中点に誘導性負荷の一端が接続された半導体装置であって、
一方の前記単位回路は、前記直流電源とグランドとの間に直列接続された第１スイッチ素子と、該第１スイッチ素子と逆並列接続された還流ダイオードと、該還流ダイオード及び前記第１スイッチ素子それぞれと並列接続されたバイパス部と、を有し、
前記バイパス部は、直列接続された第２スイッチ素子及び抵抗を有し、
他方の前記単位回路は、前記直流電源とグランドとの間に逆接続されたダイオードを有し、
前記制御部は、前記第１スイッチ素子がＯＦＦ状態からＯＮ状態に移行するまで、前記第２スイッチ素子をＯＮ状態にすることを特徴とする半導体装置。
【請求項８】
前記バイパス部は、前記第１スイッチ素子の両端の間に直列接続された第２スイッチ素子及び抵抗を複数有し、
直列接続された複数の前記第２スイッチ素子及び前記抵抗は、前記第１スイッチ素子の両端の間で並列接続されていることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記制御部は、前記誘導性負荷を流れる電流の電流量に基づいて、複数の前記第２スイッチ素子の少なくとも１つをＯＮ状態にすることを特徴とする請求項８に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１３−２１６７０（Ｐ２０１３−２１６７０Ａ）
【公開日】平成２５年１月３１日（２０１３．１．３１）
【国際特許分類】
【出願番号】特願２０１２−３６５５１（Ｐ２０１２−３６５５１）
【出願日】平成２４年２月２２日（２０１２．２．２２）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
【公開日】平成２５年１月３１日（２０１３．１．３１）
【国際特許分類】
【出願日】平成２４年２月２２日（２０１２．２．２２）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
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