半導体記憶装置及びその製造方法
【課題】メモリトランジスタの特性が均一な半導体記憶装置及びその製造方法を提供する。
【解決手段】実施形態に係る半導体記憶装置の製造方法は、それぞれ複数枚の絶縁膜及び導電膜を交互に積層することにより、積層体を形成する工程と、前記積層体に、一方向に延び各前記導電膜を分断するトレンチを形成する工程と、前記トレンチ内にジブロックコポリマーを埋め込む工程と、前記ジブロックコポリマーを、前記積層方向に延びる複数の第１のブロック及び絶縁性の第２のブロックに相分離させる工程と、前記第１のブロックを除去することにより、複数本のホールを形成する工程と、前記ホールの内面上に電荷蓄積層を形成する工程と、前記ホール内に半導体材料を埋め込むことにより、前記積層方向に延びる複数本の半導体ピラーを形成する工程と、を備える。
【解決手段】実施形態に係る半導体記憶装置の製造方法は、それぞれ複数枚の絶縁膜及び導電膜を交互に積層することにより、積層体を形成する工程と、前記積層体に、一方向に延び各前記導電膜を分断するトレンチを形成する工程と、前記トレンチ内にジブロックコポリマーを埋め込む工程と、前記ジブロックコポリマーを、前記積層方向に延びる複数の第１のブロック及び絶縁性の第２のブロックに相分離させる工程と、前記第１のブロックを除去することにより、複数本のホールを形成する工程と、前記ホールの内面上に電荷蓄積層を形成する工程と、前記ホール内に半導体材料を埋め込むことにより、前記積層方向に延びる複数本の半導体ピラーを形成する工程と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、新しいメモリデバイスとして、縦型のＭＯＮＯＳ（metal-oxide-nitride-oxide-silicon）構造を用いた不揮発性メモリが提案されている。このメモリデバイスを製造する際には、導電膜と絶縁膜が交互に積層された積層体に対して、積層方向に延びるホールを形成し、このホールの内面上に電荷蓄積層を形成し、ホール内にシリコンピラーを埋め込む。これにより、導電膜とシリコンピラーの最近接点毎にメモリトランジスタが形成される。
【０００３】
しかしながら、今後、メモリデバイスのより一層の高集積化が進むと、導電膜の積層数が増加すると共に、ホールの直径が縮小化し、ホールのアスペクト比が増加する。これにより、ホールの側面を垂直に形成することが極めて困難になり、下方に向かうほど、ホールの直径が小さくなってしまう。この場合、ホールの上部と下部とで直径が異なることになり、メモリトランジスタの特性がばらついてしまう。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１１４３７０号公報
【特許文献２】特開２００７−３０１８３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、メモリトランジスタの特性が均一な半導体記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
実施形態に係る半導体記憶装置は、それぞれ複数枚の絶縁膜及び導電膜が交互に積層され、一方向に延びるトレンチが形成され、各前記導電膜が前記トレンチによって分断された積層体と、前記トレンチ内に設けられ、前記積層方向に延びる複数本の半導体ピラーと、前記半導体ピラーの周囲に設けられた電荷蓄積層と、前記トレンチ内における前記電荷蓄積層の相互間に設けられた絶縁部材と、を備える。
【０００７】
実施形態に係る半導体記憶装置の製造方法は、それぞれ複数枚の絶縁膜及び導電膜を交互に積層することにより、積層体を形成する工程と、前記積層体に、一方向に延び各前記導電膜を分断するトレンチを形成する工程と、前記トレンチ内にジブロックコポリマーを埋め込む工程と、前記ジブロックコポリマーを、前記積層方向に延びる複数の第１のブロック及び絶縁性の第２のブロックに相分離させる工程と、前記第１のブロックを除去することにより、複数本のホールを形成する工程と、前記ホールの内面上に電荷蓄積層を形成する工程と、前記ホール内に半導体材料を埋め込むことにより、前記積層方向に延びる複数本の半導体ピラーを形成する工程と、を備える。
【図面の簡単な説明】
【０００８】
【図１】（ａ）及び（ｂ）は、第１の実施形態に係る半導体記憶装置を例示する断面図である。
【図２】第１の実施形態に係る半導体記憶装置におけるシリコンピラー及びその近傍を例示する断面図である。
【図３】（ａ）は第１の実施形態に係る半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図４】（ａ）は第１の実施形態に係る半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図５】（ａ）は第１の実施形態に係る半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図６】（ａ）は第１の実施形態に係る半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図７】（ａ）は第１の実施形態に係る半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図８】（ａ）は第１の実施形態に係る半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図９】（ａ）は第１の実施形態に係る半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図１０】（ａ）は第１の実施形態に係る半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図１１】（ａ）は第１の実施形態に係る半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図１２】（ａ）は第１の実施形態に係る半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図１３】（ａ）は第１の実施形態に係る半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図１４】（ａ）は比較例に係る半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図１５】（ａ）は比較例に係る半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図１６】（ａ）及び（ｂ）は、比較例に係る半導体記憶装置を例示する断面図である。
【図１７】（ａ）及び（ｂ）は、第２の実施形態に係る半導体記憶装置を例示する断面図である。
【図１８】（ａ）は第２の実施形態に係る半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図１９】（ａ）及び（ｂ）は、第３の実施形態に係る半導体記憶装置を例示する断面図である。
【図２０】（ａ）は第３の実施形態に係る半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図２１】（ａ）は第３の実施形態に係る半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
図１（ａ）及び（ｂ）は、本実施形態に係る半導体記憶装置を例示する断面図であり、（ａ）はシリコン基板の上面に対して平行な断面を示し、（ｂ）はシリコン基板の上面に対して垂直な断面を示し、
図２は、本実施形態に係る半導体記憶装置におけるシリコンピラー及びその近傍を例示する断面図である。
なお、図１（ｂ）は、図１（ａ）に示すＡ−Ａ’線による断面図である。
【００１０】
図１（ａ）及び（ｂ）並びに図２に示すように、本実施形態に係る半導体記憶装置１においては、シリコン基板１０が設けられている。シリコン基板１０には、メモリセルが形成されるメモリセル領域と、駆動回路が形成される周辺回路領域（図示せず）とが設定されている。周辺回路領域は、メモリセル形成領域の周囲に配置されている。
【００１１】
メモリセル領域においては、シリコン基板１０上に絶縁膜１１が設けられており、その上に導電膜１２が設けられている。導電膜１２上においては、それぞれ複数の絶縁膜１４と導電膜１５とが交互に積層されて、積層体ＭＬが構成されている。なお、図１（ｂ）においては、絶縁膜１４及び導電膜１５がそれぞれ３枚しか描かれていないが、実際にはより多くの絶縁膜１４及び導電膜１５が積層されていてもよい。積層体ＭＬ上には、絶縁膜１６、導電膜１７及び絶縁膜１８がこの順に成膜されている。導電膜１２、１５及び１７は、導電性材料、例えば不純物を含有するポリシリコンによって形成されている。一方、絶縁膜１１、１４、１６及び１８は、絶縁性材料、例えばシリコン酸化物によって形成されている。
【００１２】
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、シリコン基板１０の上面に平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、Ｘ方向及びＹ方向の双方に対して直交する方向、すなわち各層の積層方向をＺ方向とする。
【００１３】
積層体ＭＬ、絶縁膜１６及び導電膜１７には、Ｙ方向に延びるトレンチ２０及び２１が交互に形成されている。トレンチ２０は、絶縁膜１８、導電膜１７、絶縁膜１６及び積層体ＭＬを貫通し、導電膜１２に到達している。トレンチ２１は、絶縁膜１８の下部、導電膜１７、絶縁膜１６及び積層体ＭＬにおける最下層の絶縁膜１４を除く部分を貫通しているが、絶縁膜１８の上部及び最下層の絶縁膜１４は貫通していない。
【００１４】
導電膜１５は、トレンチ２０及び２１により、Ｙ方向に延びる複数本の制御ゲート電極ＣＧに分断されている。導電膜１７は、トレンチ２０及び２１により、Ｙ方向に延びる複数本の選択ゲート電極ＳＧに分断されている。トレンチ２０の形状は略直方体であり、深さｄ、すなわち、Ｚ方向における長さが最も長く、長手方向の長さｌ、すなわち、Ｙ方向における長さが２番目に長く、幅ｗ、すなわち、Ｘ方向における長さが最も短い。すなわち、ｄ＞ｌ＞ｗである。
【００１５】
トレンチ２０内には、Ｚ方向（積層方向）に延びる複数本のシリコンピラーＳＰが設けられている。シリコンピラーＳＰは、不純物が導入されたポリシリコンによって形成されている。各トレンチ２０内において、シリコンピラーＳＰはＹ方向に沿って一列に等間隔に配列されている。各トレンチ２０内に設けられたシリコンピラーＳＰの本数は、例えば３本である。
【００１６】
シリコンピラーＳＰの形状は、中心軸がＺ方向に延びる円柱において、この円柱の側部のうち、トレンチ２０の内面に対向する２ヶ所の部分が、ＹＺ平面状に切り落とされた形状である。すなわち、シリコンピラーＳＰの側面におけるトレンチ２０の内面に対向する領域２５は、ＹＺ平面に対して平行であり、トレンチ２０の側面に対して平行である。従って、Ｚ方向から見て、シリコンピラーＳＰの外縁は、一対の円弧及び一対の線分によって構成されている。
【００１７】
導電膜１２の上面には、長手方向をＸ方向とする略直方体形状の凹部１２ａが形成されており、凹部１２ａの内部には、不純物が導入されたポリシリコンからなる連結部材２６が設けられている。連結部材２６の形状はＸ方向を長手方向とする略直方体であり、その両端部は隣り合う２本のトレンチ２０の底面において露出し、その中央部はトレンチ２１の直下域に位置している。連結部材２６の両端部の上面には、Ｘ方向において隣り合う２本のシリコンピラーＳＰの下端が連結されており、連結部材２６は、この２本のシリコンピラーＳＰと一体的に形成されている。従って、この２本のシリコンピラーＳＰは、連結部材２６を介して相互に接続されている。１本の連結部材２６の両端に接続された２本のシリコンピラーＳＰのうちの一方はソース線（図示せず）に接続され、他方はビット線（図示せず）に接続されている。ソース線は選択ゲート電極ＳＧ上に設けられ、Ｙ方向に延びている。ビット線はソース線上に設けられ、Ｘ方向に延びている。
【００１８】
シリコンピラーＳＰの周囲、すなわち、側面の全領域上、及び連結部材２６の周囲には、メモリ膜３０が設けられている。メモリ膜３０においては、内側、すなわち、シリコンピラーＳＰ及び連結部材２６側から順に、トンネル層３１、電荷蓄積層３２及びブロック層３３が積層されている。トンネル層３１は、通常は絶縁性であるが、半導体記憶装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す層であり、例えばシリコン酸化物により形成されている。電荷蓄積層３２は、電荷をトラップする能力がある層であり、例えば、シリコン窒化物により形成されている。ブロック層３３は、半導体記憶装置１の駆動電圧の範囲内にある電圧が印加されても実質的に電流を流さない層であり、例えば、シリコン酸化物によって形成されている。この場合、メモリ膜３０はＯＮＯ（oxide-nitride-oxide）膜である。従って、制御ゲート電極ＣＧ、メモリ膜３０及びシリコンピラーＳＰにより、ＭＯＮＯＳ構造が構成されている。シリコンピラーＳＰは、メモリ膜３０によって、導電膜１２、制御ゲート電極ＣＧ及び選択ゲート電極ＳＧから絶縁されている。
【００１９】
また、トレンチ２０内におけるメモリ膜３０の相互間には、絶縁部材２８が設けられている。絶縁部材２８は、主としてシリコン酸化物によって形成されているが、絶縁膜１１、１４、１６及び１８とは異なる方法で形成された部材である。従って、絶縁部材２８の組成はこれらの絶縁膜の組成とは若干異なっており、シリコン酸化物の他に、微量の有機成分の残渣を含有している。後述するように、例えば絶縁部材２８は、ポリスチレン及びポリエチレンオキサイドの共重合体であるジブロックコポリマーのうち、ポリエチレンオキサイドが熱処理を受けることにより形成されたものである。
一方、トレンチ２１内には、ＹＺ平面に沿った板状の絶縁部材２９が設けられている。絶縁部材２９は、例えば、シリコン窒化物によって形成されている。
【００２０】
そして、半導体記憶装置１においては、シリコンピラーＳＰがチャネルとして機能し、制御ゲート電極ＣＧがゲート電極として機能し、電荷蓄積層３２が電子を蓄積することにより、シリコンピラーＳＰと制御ゲート電極ＣＧとの最近接部分毎に、縦型のメモリトランジスタＭＴが形成される。半導体記憶装置１においては、複数のメモリトランジスタＭＴが、Ｘ方向、Ｙ方向、Ｚ方向に沿って、３次元的に配列されている。
【００２１】
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図３〜図１３は、本実施形態に係る半導体記憶装置の製造方法を例示する工程図であり、各図の（ａ）は平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図である。
【００２２】
先ず、図３（ａ）及び（ｂ）に示すように、シリコン基板１０を用意する。次に、このシリコン基板１０の周辺回路領域（図示せず）に、駆動回路を構成するトランジスタ及び配線等を形成する。
次に、例えばＣＶＤ（chemical vapor deposition：化学気相成長）法により、シリコン基板１０上にシリコン酸化物からなる絶縁膜１１を形成し、その上に、不純物を含むポリシリコンからなる導電膜１２を形成する。
【００２３】
次に、図４（ａ）及び（ｂ）に示すように、導電膜１２上にレジスト膜４１を形成する。次に、リソグラフィー技術により、レジスト膜４１にＸ方向を長手方向とする短冊状の開口部４１ａを複数本形成する。開口部４１ａは、Ｘ方向及びＹ方向に沿って、マトリクス状に配列させる。
【００２４】
次に、図５（ａ）及び（ｂ）に示すように、レジスト膜４１（図４参照）をマスクとしてドライエッチングを施すことにより、導電膜１２の上部に、Ｘ方向を長手方向とする直方体形状の凹部１２ａを形成する。その後、アッシングを行い、レジスト膜４１を除去する。
【００２５】
次に、ＣＶＤ法により、全面にシリコン窒化物を堆積させる。次に、ドライエッチングを施して、堆積させたシリコン窒化物のうち、導電膜１２の上面上に堆積された部分を除去する。これにより、凹部１２ａ内にシリコン窒化物からなる犠牲材４２が埋め込まれる。
【００２６】
次に、図６（ａ）及び（ｂ）に示すように、導電膜１２及び犠牲材４２上に、シリコン酸化物からなる絶縁膜１４と、ポリシリコンからなる導電膜１５とを交互に形成する。これにより、積層体ＭＬが形成される。次に、積層体ＭＬ上に、シリコン酸化物からなる絶縁膜１６、ポリシリコンからなる導電膜１７及びシリコン酸化物からなる絶縁膜１８ａをこの順に堆積させる。次に、絶縁膜１８ａ上にレジスト膜４３を形成する。次に、リソグラフィー技術により、レジスト膜４３にＹ方向に延びる溝状の開口部４３ａを複数本形成する。
【００２７】
次に、図７（ａ）及び（ｂ）に示すように、レジスト膜４３（図６参照）をマスクとしてドライエッチングを施し、絶縁膜１８ａ、導電膜１７、絶縁膜１６及び積層体ＭＬを選択的に除去する。このとき、積層体ＭＬの最下層の絶縁膜１４はエッチングせずに残留させる。これにより、積層体ＭＬにおける最下層の絶縁膜１４を除く部分、絶縁膜１６、導電膜１７及び絶縁膜１８ａに、Ｙ方向に延びるトレンチ２１が形成される。トレンチ２１は、開口部４３ａの直下域において、犠牲材４２におけるＸ方向中央部の直上域をつなぐような位置に形成される。その後、アッシングを行い、レジスト膜４３を除去する。
【００２８】
次に、図８（ａ）及び（ｂ）に示すように、ＣＶＤ法によりシリコン窒化物を堆積させる。次に、ドライエッチングを施し、堆積されたシリコン窒化物のうち、絶縁膜１８ａ上に堆積された部分を除去する。これにより、トレンチ２１内に、シリコン窒化物からなる絶縁部材２９が埋め込まれる。次に、ＣＶＤ法によりシリコン酸化物を堆積させて、絶縁膜１８ａ上に絶縁膜１８ｂを形成する。絶縁膜１８ａ及び１８ｂにより、絶縁膜１８が形成される。
【００２９】
次に、図９（ａ）及び（ｂ）に示すように、絶縁膜１８上にレジスト膜４４を形成する。次に、リソグラフィー技術により、レジスト膜４４にＹ方向に延びる開口部４４ａを形成する。開口部４４ａは、犠牲材４２のＸ方向両端部の直上域をつなぐ位置に形成する。
【００３０】
次に、図１０（ａ）及び（ｂ）に示すように、レジスト膜４４（図９参照）をマスクとしてドライエッチングを施し、絶縁膜１８、導電膜１７、絶縁膜１６及び積層体ＭＬを選択的に除去する。これにより、開口部４４ａの直下域に、Ｙ方向の延びるトレンチ２０が形成される。トレンチ２０の形状は略直方体とし、トレンチ２０の幅ｗよりも長さｌを長くし、長さｌよりも深さｄを長くする。すなわち、ｄ＞ｌ＞ｗとする。トレンチ２０の底面においては、導電膜１２及び犠牲材４２が露出し、Ｙ方向に沿って交互に配列される。これにより、導電膜１７がトレンチ２０及び２１によって、複数本の選択ゲート電極ＳＧに分断される。また、各導電膜１５がトレンチ２０及び２１によって、複数本の制御ゲート電極ＣＧに分断される。その後、アッシングを行い、レジスト膜４４を除去する。
【００３１】
次に、自己組織化技術により、トレンチ２０内にシリンダー状（円柱状）のホールを形成する。以下、この方法を具体的に説明する。
先ず、図１１（ａ）及び（ｂ）に示すように、ブロック共重合体としてジブロックコポリマーを塗布し、トレンチ２０内に埋め込む。ジブロックコポリマーとは、適当な条件下で相分離する２種類の高分子の重合体である。ジブロックコポリマーとしては種々の材料が使用可能であるが、本実施形態においては、ポリスチレン（ＰＳ）とポリエチレンオキサイド（ＰＥＯ）との重合体（以下、「ＰＳ−ＰＥＯ重合体」という）を使用する。ＰＳ−ＰＥＯ重合体においては、ポリスチレン（ＰＳ）基とポリエチレンオキサイド（ＰＥＯ）基とが直鎖状に結合している。
【００３２】
次に、例えば熱処理を施すことにより、ジブロックコポリマーを相分離させる。これにより、トレンチ２０内において、ジブロックコポリマーであるＰＳ−ＰＥＯ重合体が、ポリスチレン（ＰＳ）基に由来するブロック４６ａと、ポリエチレンオキサイド（ＰＥＯ）基に由来するブロック４６ｂとに分離する。ブロック４６ａは有機材料からなり、ブロック４６ｂは少量の有機材料の残渣が残留したシリコン酸化物、すなわち、ほぼ無機材料からなる。
【００３３】
トレンチ２０の内面は、シリコン酸化物からなる絶縁膜１４、１６及び１８、シリコンからなる導電膜１２、１５及び１７、並びに、シリコン窒化物からなる犠牲材４２によって構成されており、全体として親水性である。一方、ポリエチレンオキサイド（ＰＥＯ）は親水性であり、ポリスチレン（ＰＳ）は疎水性である。従って、親水性のトレンチ２０の内面と親水性のポリエチレンオキサイド（ＰＥＯ）との界面エネルギーは、親水性のトレンチ２０の内面と疎水性のポリスチレン（ＰＳ）との界面エネルギーよりも低い。このため、各ＰＳ−ＰＥＯ重合体においては、ポリエチレンオキサイド（ＰＥＯ）基がトレンチ２０の内面に結合し、ポリスチレン（ＰＳ）基は、ＰＥＯ基の長さ分だけ、トレンチ２０の内面から離隔した位置に配置される。この結果、ポリエチレンオキサイド（ＰＥＯ）基に由来するブロック４６ｂは、トレンチ２０の内面に沿って凝集し、ポリスチレン（ＰＳ）基に由来するブロック４６ａは、トレンチ２０の内面から一定の距離だけ離隔した位置に凝集する。
【００３４】
このとき、トレンチ２０のサイズ及び形状、ＰＳ−ＰＥＯ重合体の全体の分子量、ＰＥＯ基とＰＳ基との比率、並びに、相分離のための熱処理条件等を選択することにより、ブロック４６ａ及び４６ｂの形状及び位置を制御することができる。例えば、ＰＳ−ＰＥＯ重合体におけるＰＳ基とＰＥＯ基との比率を選択することにより、ブロック４６ａの形状を制御できる。例えば、ＰＳ基とＰＥＯ基との比率が１：１程度であれば、ブロック４６ａとブロック４６ｂとが交互に配列されたラメラ構造となる。ＰＳ基の比率がより少ないと、ブロック４６ａの形状はシリンダー状（円柱形）となる。ＰＳ基の比率が更に少ないと、ブロック４６ａの形状は球状となる。また、トレンチ２０のサイズ及び形状等を選択することにより、ブロック４６ａの形成位置を制御することができる。
【００３５】
従って、これらのパラメータを適切に選択すれば、ブロック４６ａを犠牲材４２のＸ方向両端部の直上域において、Ｚ方向に延びるシリンダー状に凝集させることができる。例えば、ＰＳ基の比率をＰＥＯ基の比率よりも小さくすることにより、ブロック４６ａの形状をシリンダー状とすることができる。このとき、シリンダー状のブロック４６ａの直径は、ＰＳ−ＰＥＯ重合体の分子構造、例えばＰＳ基の長さに起因した一定の値となる。また、上下方向（Ｚ方向）において、ブロック４６ａの直径は均一となる。そして、ＰＳ−ＰＥＯ重合体の分子構造を調整することにより、ブロック４６ａの直径を任意の値に制御することができる。１ヶ所のトレンチ２０内にブロック４６ａは複数本形成され、ブロック４６ｂはこの複数本のブロック４６ａを包み込むようにブロック２０内に充填される。従って、ブロック４６ａはトレンチ２０の内面には接していない。
【００３６】
一例を挙げると、トレンチ２０の深さｄが３００ｎｍ（ナノメートル）であり、長さｌが７０ｎｍであり、幅ｗが２０ｎｍである場合、ＰＳ−ＰＥＯ重合体における全体の分子量を１００００程度とし、ＰＳ基とＰＥＯ基の比率を１：２程度とし、相分離のための熱処理の温度を１５０〜２５０℃程度とし、この熱処理の時間を数分間とすれば、ＰＳ基に由来するブロック４６ａの形状を、直径が１０ｎｍ程度のシリンダー状とすることができる。
【００３７】
次に、図１２（ａ）及び（ｂ）に示すように、フッ酸を用いたウェットエッチング、又はドライエッチングを施すことにより、ポリエチレンオキサイド（ＰＥＯ）に由来するブロック４６ｂをエッチバックし、ブロック４６ａ（図１１参照）の上面を露出させる。このとき、シリコン酸化物からなる絶縁膜１８の露出面もある程度エッチングされる。
【００３８】
次に、酸素又は水素を含み、ハロゲンを含まないエッチングガスを用いてドライエッチングを施すことにより、ポリエチレンオキサイド（ＰＥＯ）及びシリコン酸化物に対してポリスチレン（ＰＳ）を選択的にエッチングし、ブロック４６ａ（図１２参照）を除去する。これにより、ブロック４６ａが除去された後に、ホール４７が形成される。ホール４７はＺ方向に延び、その上面は開口され、その底面にはブロック４６ｂが残留している。また、ホール４７はブロック４６ａ毎に形成されるため、ホール４７は各トレンチ２０内に複数本形成される。このとき、ホール４７の形状はブロック４６ａの形状によって決まるため、ホール４７は、内面が垂直で直径が均一なシリンダー状（円柱状）となる。
【００３９】
次に、図１３（ａ）及び（ｂ）に示すように、フッ酸を用いたウェットエッチングを施すことにより、ホール４７を介して、ブロック４６ｂをエッチングする。これにより、各ホール４７の側面が後退して、その一部がトレンチ２０の内面に到達すると共に、ホール４７の底面が低下してトレンチ２０の底面に到達する。この結果、ホール４７の直径及び深さが増加すると共に、ホール４７の形状が変化する。すなわち、Ｚ方向から見て、ホール４７の形状は、ブロック４６ｂの側面からなる一対の円弧と、トレンチ２０の側面からなる一対の線分によって構成される。また、ホール４７の底面は犠牲材４２によって構成される。
【００４０】
次に、高温の燐酸を用いたウェットエッチングを施すことにより、ホール４７を介して、シリコン窒化物からなる犠牲材４２を除去する。これにより、導電膜１２の凹部１２ａの内部が中空になり、凹部１２ａ及びホール４７からなるＵ字孔４８が形成される。各Ｕ字孔４８は、１ヶ所の凹部１２ａ及びその両端部に連通された２本のホール４７によって構成される。
【００４１】
次に、図１（ａ）及び（ｂ）並びに図２に示すように、ＣＶＤ法により、Ｕ字孔４８の内面上に、シリコン酸化物からなるブロック層３３、シリコン窒化物からなる電荷蓄積層３２、シリコン酸化物からなるトンネル層３１をこの順に堆積させる。ブロック層３３、電荷蓄積層３２及びトンネル層３１からなる積層膜が、メモリ膜３０となる。次に、全面にポリシリコンを堆積させる。次に、ドライエッチングを施して、堆積させたポリシリコンのうち、絶縁膜１８の上面上に位置する部分を除去する。これにより、Ｕ字孔４８内にポリシリコンが埋め込まれて、凹部１２ａ内に連結部材２６が形成されると共に、ホール４７内にシリコンピラーＳＰが形成される。このとき、ブロック４６ｂが絶縁部材２８となる。次に、絶縁膜１８上に、ソース線（図示せず）及びビット線（図示せず）を含む上部配線構造を形成する。このようにして、本実施形態に係る半導体記憶装置１が製造される。
【００４２】
次に、本実施形態の作用効果について説明する。
本実施形態においては、半導体記憶装置１を製造する際に、積層体ＭＬにトレンチ２０を形成し、トレンチ２０内にジブロックコポリマーを埋め込み、相分離させることにより、トレンチ２０内にシリンダー状のブロック４６ａと、ブロック４６ａを囲むブロック４６ｂとを形成している。そして、ブロック４６ａのみを除去することにより、ホール４７を形成し、ホール４７の内面上にメモリ膜３０を形成し、ホール４７の内部にシリコンピラーＳＰを形成している。これにより、メモリトランジスタＭＴが形成される。
【００４３】
このとき、ブロック４６ａの形状は、ジブロックコポリマーの分子構造によって決定されるため、ブロック４６ａの直径は上下方向全体にわたって均一になり、従って、ホール４７の直径も上下方向全体にわたって均一になる。すなわち、ホール４７の側面のテーパ角がほぼ９０°となる。これにより、上下方向全体にわたって、シリコンピラーＳＰの直径が均一になり、メモリ膜３０の曲率も均一になる。この結果、ホール４７のアスペクト比を高くしても、ホール４７の上端部に形成されたメモリトランジスタＭＴと、ホール４７の下端部に形成されたメモリトランジスタＭＴとの間で、特性が均一になる。また、本実施形態においては、自己組織化技術によってホール４７を形成しているため、ホール４７の形状安定性が高い。これによっても、メモリトランジスタＭＴの特性が均一になる。
【００４４】
また、相分離後のブロック４６ａ及び４６ｂの形状は、ジブロックコポリマーを組成する高分子の比率に依存する。本実施形態においては、ジブロックコポリマーとしてＰＳ−ＰＥＯ重合体を使用し、ＰＳ基の比率をＰＥＯ基の比率よりも小さくしているため、ブロック４６ａの形状はシリンダー状となる。また、ジブロックコポリマーの相分離はトレンチ２０の内面の影響を受けるため、ブロック４６ａの形成位置はトレンチ２０の形状に依存する。本実施形態においては、トレンチ２０の形状を略直方体とし、トレンチ２０の深さｄを長さｌ及び幅ｗよりも大きくし、長さｌを幅ｗよりも大きくしている。すなわち、ｄ＞ｌ＞ｗとしている。これにより、トレンチ２０内に埋め込まれたジブロックコポリマーの相分離は、トレンチ２０の底面の影響を受けにくくなり、上下方向（Ｚ方向）においては構造を持たなくなる。この結果、シリンダー状のブロック４６ａは、上下方向に延びる。また、トレンチ２０の幅ｗよりも長さｌを長くしているため、ブロック４６ａはトレンチ２０の長手方向（Ｙ方向）に沿って一列に配列される。更に、凹部１２ａに対するトレンチ２０の相対的な位置を適切に選択することにより、ブロック４６ａを犠牲材４２の直上域に配置させることができる。
【００４５】
更に、本実施形態に係る半導体記憶装置１においては、積層体ＭＬにトレンチ２０を形成することにより、導電膜１５を複数本の制御ゲート電極ＣＧに分断している。そして、トレンチ２０内の一部をホール４７とし、ホール４７の内面上にメモリ膜３０を形成し、メモリ膜３０上にシリコンピラーＳＰを設けている。これにより、メモリ膜３０がシリコンピラーＳＰと制御ゲート電極ＣＧ（導電膜１５）との間に配置され、メモリトランジスタＭＴが構成される。この結果、各シリコンピラーＳＰと各導電膜１５との交差部分毎に、２つのメモリトランジスタＭＴが配置され、少なくとも２ビットの情報の記憶が可能となる。また、これらの２つのメモリトランジスタＭＴ間で、シリコンピラーＳＰは共通なので、メモリトランジスタＭＴ毎にシリコンピラーＳＰを設ける場合と比較して、集積度を高くすることができる。
【００４６】
更にまた、本実施形態に係る半導体記憶装置１においては、積層方向（Ｚ方向）から見て、シリコンピラーＳＰの外縁が一対の円弧及び一対の線分によって構成されている。これにより、シリコンピラーＳＰの側面におけるトレンチ２０の内面に対向する領域２５が、トレンチ２０の側面に対して平行な平面となる。このため、各メモリトランジスタＭＴにおいて、シリコンピラーＳＰと制御ゲート電極ＣＧとの位置関係が平行平板状となり、電界が１ヶ所に集中しにくくなる。また、メモリ膜３０内においても、膜厚方向において電界が均一に印加される。この結果、メモリトランジスタＭＴの動作が安定する。
【００４７】
次に、本実施形態の比較例について説明する。
図１４及び図１５は、本比較例に係る半導体記憶装置の製造方法を例示する工程図であり、各図の（ａ）は平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、
図１６（ａ）及び（ｂ）は、本比較例に係る半導体記憶装置を例示する断面図であり、（ａ）はシリコン基板の上面に対して平行な断面を示し、（ｂ）は（ａ）に示すＡ−Ａ’線による断面、すなわち、シリコン基板の上面に対して垂直な断面を示す。
【００４８】
先ず、図３〜図８に示す工程を実施する。
次に、図１４（ａ）及び（ｂ）に示すように、絶縁膜１８上にレジスト膜９１を形成する。次に、リソグラフィ技術を用いて、レジスト膜９１における犠牲材４２のＸ方向両端部の直上域毎に、例えば円形の開口部９１ａを形成する。これにより、レジスト膜９１にホールパターンを形成する。
【００４９】
次に、図１５（ａ）及び（ｂ）に示すように、レジスト膜９１（図１４参照）をマスクとしてドライエッチングを施すことにより、絶縁膜１８、導電膜１７、絶縁膜１６及び積層体ＭＬを選択的に除去する。この結果、開口部４１ａの直下域に、犠牲材４２（図１４参照）まで到達するホール９２が形成される。このエッチング工程においては、特にシリコン酸化物からなる絶縁膜１８、１６及び１４を垂直に加工することが難しく、ホール９２の側面は不可避的に傾斜してしまう。このため、ホール９２は下方に向かうほど細くなる。その後、アッシングを行い、レジスト膜９１を除去する。
【００５０】
次に、高温の燐酸を用いてウェットエッチングを行い、ホール９２を介して、犠牲材４２（図１４参照）を除去する。これにより、Ｘ方向において隣り合う２本のホール９２が、導電膜１２の凹部１２ａを介して連結され、Ｕ字孔９３となる。
【００５１】
次に、図１６（ａ）及び（ｂ）に示すように、前述の第１の実施形態と同様に、ＣＶＤ法により、Ｕ字孔９３の内面上に、ブロック層３３、電荷蓄積層３２及びトンネル層３１を堆積させる。これにより、メモリ膜３０が形成される。次に、Ｕ字孔９３内にポリシリコンを埋め込んで、シリコンピラーＳＰ及び連結部材２６を形成する。このようにして、本比較例に係る半導体記憶装置が製造される。
【００５２】
本比較例においては、図１５（ａ）及び（ｂ）に示す工程において、ドライエッチングによりホール９２を形成している。しかしながら、この場合、ホール９２の側面は不可避的に傾斜してしまい、ホール９２の直径は、下方に向かうほど小さくなる。その理由の一つとして、ドライエッチングに用いるイオンの入射角度のばらつきが挙げられる。例えば、イオンの入射角度が垂直方向（Ｚ方向）に対して５°傾斜している場合、ホール９２のアスペクト比が１１．５｛＝１／ｔａｎ（５°）｝を超えると、ホール９２の底面にはイオンが直接到達しなくなり、一度ホール９２の側面に衝突して反射されたイオンのみが到達するようになる。このため、以後のエッチングにおいては、ホール９２の底面に直接到達するイオンの数が減少してしまい、垂直な加工が困難になる。
【００５３】
例えば、レジスト膜９１の開口部９１ａの直径を３０ｎｍ（ナノメートル）とし、深さが１μｍ（ミクロン）のホール９２を形成しようとすると、アスペクト比は３０を超える。この場合は、上述の理由によってエッチングが困難になり、ホール９２は下方に向かうほど細くなってしまう。この結果、積層体ＭＬの下部に形成されたメモリトランジスタＭＴにおいては、上部に形成されたメモリトランジスタＭＴと比較して、シリコンピラーＳＰが細くなり、メモリ膜３０の曲率が大きくなる。これにより、形成される位置によって、メモリトランジスタＭＴの電荷蓄積量に差が生じてしまう。従って、本比較例に係る半導体記憶装置においては、形成される位置に応じてメモリトランジスタＭＴの特性がばらついてしまい、半導体記憶装置全体の特性が低くなる。
【００５４】
これに対して、前述の第１の実施形態に係る半導体記憶装置１においては、自己組織化技術によりホール４７を形成しているため、ホール４７のアスペクト比を高くしても、直径を均一にすることができる。この結果、メモリトランジスタＭＴの特性を均一にすることができ、半導体記憶装置１全体の特性が高くなる。
【００５５】
なお、上述のような３次元構造の半導体記憶装置において要求されるホールのテーパー角のバラツキは、以下のように計算することができる。電荷蓄積層３２の表面積のばらつきを１０％以下とするためには、ホールの直径のばらつきも１０％以下とする必要がある。従って、例えば、ホールの長短部の直径が３０ｎｍである場合には、下端部の直径は２７ｎｍ以上とする必要がある。ホールの深さを１μｍとすると、ホールの側面のテーパー角は、８９．９°｛＝ｔａｎ−１（１０００／１．５）｝以上である必要があり、ほぼ垂直であることが必要である。このような加工をエッチングによって実現することは極めて困難であるが、自己組織化技術を用いれば容易である。
【００５６】
また、本比較例においては、リソグラフィー及びドライエッチングによってホール９２を形成しているため、Ｚ方向から見たホール９２の形状が、真円からずれる場合がある。ホール９２の形状が真円からずれると、ホール９２の内面、メモリ膜３０及びシリコンピラーＳＰの外面において曲率が高い部分が発生し、この部分に電界が集中する可能性がある。この結果、データの書き込み時及び読み出し時における動作のばらつきが大きくなる。また、メモリ膜３０が円筒状に形成されているため、外側のブロック層３３と比較して、内側のトンネル層３１に印加される電界が強くなる。
【００５７】
これに対して、第１の実施形態においては、ホール４７の形状はジブロックコポリマーの分子構造によって決まるため、分子レベルで均一になる。これにより、書き込み／読み出し時の動作のばらつきが抑えられる。また、メモリトランジスタＭＴにおいて電界が印加される部分の構造は平面状であるため、電界が集中しにくい。
【００５８】
更に、本比較例においては、トレンチ２０（図１参照）が形成されていないため、導電膜１５がトレンチ２０によってシリコンピラーＳＰの両側に分断されることがない。このため、各シリコンピラーＳＰと各導電膜１５との交差部分毎に、１つのメモリトランジスタＭＴしか形成されない。この結果、前述の第１の実施形態と比較して、情報の記憶密度が半分になる。
【００５９】
次に、第２の実施形態について説明する。
図１７（ａ）及び（ｂ）は、本実施形態に係る半導体記憶装置を例示する断面図であり、（ａ）はシリコン基板の上面に対して平行な断面を示し、（ｂ）は（ａ）に示すＡ−Ａ’線による断面、すなわち、シリコン基板の上面に対して垂直な断面を示す。
【００６０】
図１７（ａ）及び（ｂ）に示すように、本実施形態に係る半導体記憶装置２は、前述の第１の実施形態に係る半導体記憶装置１（図１参照）と比較して、トレンチ２０の両側面において、トレンチ２０の内部に向けて突出したガイド５１が形成されている点が異なっている。ガイド５１は、積層体ＭＬ、絶縁膜１６、導電膜１７及び絶縁膜１８が残留することにより、形成されている。ガイド５１は、Ｙ方向に沿って周期的に配列されており、その配列の位相は、トレンチ２０の両側面間で同一である。これにより、トレンチ２０におけるガイド５１が設けられている部分は、相対的に幅が狭い狭幅部５２ａとなっている。一方、トレンチ２０におけるガイド５１が設けられていない部分は、相対的に幅が広い広幅部５２ｂとなる。各トレンチ２０においては、Ｙ方向に沿って、狭幅部５２ａと広幅部５２ｂとが交互に配列されている。そして、シリコンピラーＳＰ及びメモリ膜３０は、広幅部５２ｂ内に配置されている。
【００６１】
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図１８は、本実施形態に係る半導体記憶装置の製造方法を例示する工程図であり、（ａ）は平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図である。
【００６２】
先ず、図３〜図１０に示す工程を実施する。このとき、図１８（ａ）及び（ｂ）に示すように、レジスト膜４４のパターンを調整して、トレンチ２０の両側面に、トレンチ２０の内部に向けて突出したガイド５１を形成する。ガイド５１は、トレンチ２０の長手方向（Ｙ方向）に沿って周期的に配列させ、且つ。トレンチ２０の両側面間において、配列の位相を一致させる。これにより、トレンチ２０においては、その長手方向（Ｙ方向）に沿って、両側にガイド５１が形成され相対的に幅が狭い狭幅部５２ａと、ガイド５１が形成されておらず相対的に幅が広い広幅部５２ｂとが、交互に配列される。
【００６３】
次に、前述の第１の実施形態と同様に、トレンチ２０の内部にジブロックコポリマーを埋め込み、相分離させる。このとき、親水性のブロック４６ｂは、ガイド５１を含むトレンチ２０の内面に沿って形成され、疎水性のブロック４６ａは、ガイド５１を含むトレンチ２０の内面から所定の距離だけ離隔した位置に形成されるため、ブロック４６ａは、広幅部５２ｂの中央部において、Ｚ方向に延びるシリンダー状に形成される。以後、前述の第１の実施形態と同様に、図１２及び図１３に示す工程を実施する。これにより、シリコンピラーＳＰ及びメモリ膜３０は、トレンチ２０の広幅部５２ｂ内に配置される。
【００６４】
本実施形態によれば、トレンチ２０の内面にガイド５１を設けることにより、ブロック４６ａの形状及び位置を確実に制御することができる。これにより、シリコンピラーＳＰ及びメモリ膜３０の形状及び位置を、確実に制御することができる。本実施形態における上記以外の構成、製造方法及び作用効果は、前述の第１の実施形態と同様である。
【００６５】
次に、第３の実施形態について説明する。
図１９（ａ）及び（ｂ）は、本実施形態に係る半導体記憶装置を例示する断面図であり、（ａ）はシリコン基板の上面に対して平行な断面を示し、（ｂ）は（ａ）に示すＡ−Ａ’線による断面、すなわち、シリコン基板の上面に対して垂直な断面を示す。
図１９（ａ）及び（ｂ）に示すように、本実施形態に係る半導体記憶装置３は、前述の第１の実施形態に係る半導体記憶装置１（図１参照）と比較して、Ｚ方向から見て、シリコンピラーＳＰの形状が矩形であり、メモリ膜３０の形状が枠状である点が異なっている。トレンチ２０内におけるメモリ膜３０の相互間には、例えばシリコン酸化物を含む絶縁部材２８が設けられている。
【００６６】
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図２０及び図２１は、本実施形態に係る半導体記憶装置の製造方法を例示する工程図であり、（ａ）は平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図である。
【００６７】
先ず、図３〜図１０に示す工程を実施する。
次に、図２０（ａ）及び（ｂ）に示すように、ブロック共重合体としてジブロックコポリマーを塗布し、トレンチ２０内に埋め込む。ジブロックコポリマーには、例えば、ＰＳ−ＰＥＯ重合体を使用する。このとき、本実施形態においては、ＰＳ基とＰＥＯ基の比率を１：１程度とする。
【００６８】
次に、加熱処理を行うことにより、ＰＳ−ＰＥＯ重合体を相分離させる。このとき、分離後の相構造は、トレンチ２０の長手方向（Ｙ方向）に沿って、ＰＳ基に由来するブロック４６ａと、ＰＥＯ基に由来するブロック４６ｂとが交互に配列されたラメラ構造となる。ブロック４６ａ及び４６ｂの形状は、いずれも、Ｚ方向に延びる四角柱形である。従って、Ｚ方向から見て、ブロック４６ａ及び４６ｂの形状はいずれも矩形である。また、Ｚ方向において、ブロック４６ａ及び４６ｂのそれぞれのサイズは均一である。更に、ブロック４６ａ及び４６ｂは、いずれもトレンチ２０の側面及び底面に接しており、ブロック４６ａ及び４６ｂの上面は露出している。
【００６９】
次に、図２１（ａ）及び（ｂ）に示すように、酸素又は水素を含み、ハロゲンを含まないエッチングガスを用いてドライエッチングを施すことにより、ブロック４６ａを除去する。これにより、ブロック４６ａを除去した後に、ホール６１が形成される。ホール６１はＺ方向に延び、その上面は開口され、その底面には犠牲材４２が露出し、その側面の一部にはトレンチ２０の側面が露出している。ホール６１の形状はブロック４６ａの形状によって決まるため、ホール６１は、内面が垂直で幅が均一な四角柱形となる。
【００７０】
次に、高温の燐酸を用いたウェットエッチングを施すことにより、ホール６１を介して、犠牲材４２を除去する。これにより、導電膜１２の凹部１２ａの内部が中空になり、凹部１２ａ及びホール６１からなるＵ字孔６２が形成される。各Ｕ字孔６２は、１ヶ所の凹部１２ａ及びその両端部に連通された２本のホール６１によって構成される。
【００７１】
次に、図１９（ａ）及び（ｂ）に示すように、ＣＶＤ法により、Ｕ字孔６２の内面上に、ブロック層３３（図２参照）、電荷蓄積層３２（図２参照）、トンネル層３１（図２参照）をこの順に堆積させて、メモリ膜３０を形成する。Ｚ方向から見て、メモリ膜３０の形状は枠状となる。次に、Ｕ字孔６２の内部にポリシリコンを埋め込むことにより、凹部１２ａ内に連結部材２６を形成すると共に、ホール６１内にシリコンピラーＳＰを形成する。Ｚ方向から見て、シリコンピラーＳＰの形状は矩形となる。また、残留したブロック４６ｂが絶縁部材２８となる。次に、絶縁膜１８上に、ソース線（図示せず）及びビット線（図示せず）を含む上部構造を形成する。このようにして、本実施形態に係る半導体記憶装置３が製造される。
【００７２】
本実施形態によれば、ＰＳ−ＰＥＯ重合体の層分離後のブロック構造をラメラ構造とすることにより、ブロック４６ａを、トレンチ２０の側面及び底面に接し、上面が露出するように形成することができる。これにより、ブロック４６ａを除去するだけでホール６１を形成することができ、ブロック４６ａを除去する工程の前後において、ブロック４６ｂをエッチングする必要がない。この結果、半導体記憶装置３の製造工程を簡略化することができる。
本実施形態における上記以外の構成、製造方法及び作用効果は、前述の第１の実施形態と同様である。
【００７３】
なお、前述の各実施形態においては、ジブロックコポリマーとして、ポリスチレン（ＰＳ）及びポリエチレンオキサイド（ＰＥＯ）の共重合体を使用する例を示したが、これには限定されない。ジブロックコポリマーとしては、相分離させることにより２種類以上のブロックに分離し、少なくとも１種のブロックが均一な太さでＺ方向に延びる形状となり、適当な方法により、このＺ方向に延びるブロックを除去できるような材料であればよい。このとき、残留させるブロックが絶縁性であり、デバイス材料として安定であれば、このブロックをそのまま、メモリ膜同士を分離する絶縁部材として使用することができる。これらの点から言えば、除去されるブロックは有機材料からなり、残留させるブロックは無機材料からなることが好ましい。但し、残留させるブロックがデバイス材料として不適当なものである場合には、メモリ膜及びシリコンピラーを形成した後、このブロックを他の絶縁材料で置き換えることもできる。
【００７４】
以上説明した実施形態によれば、メモリトランジスタの特性が均一な半導体記憶装置及びその製造方法を実現することができる。
【００７５】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
【符号の説明】
【００７６】
１、２、３：半導体記憶装置、１０：シリコン基板、１１：絶縁膜、１２：導電膜、１２ａ：凹部、１４：絶縁膜、１５：導電膜、１６：絶縁膜、１７：導電膜、１８、１８ａ、１８ｂ：絶縁膜、２０、２１：トレンチ、２５：領域、２６：連結部材、２８、２９：絶縁部材、３０：メモリ膜、３１：トンネル層、３２：電荷蓄積層、３３：ブロック層、４１：レジスト膜、４１ａ：開口部、４２：犠牲材、４３：レジスト膜、４３ａ：開口部、４４：レジスト膜、４４ａ：開口部、４６ａ、４６ｂ：ブロック、４７：ホール、５１：ガイド、５２ａ：狭幅部、５２ｂ：広幅部、６１：ホール、６２：Ｕ字孔、９１：レジスト膜、９１ａ：開口部、９２：ホール、９３：Ｕ字孔、ｄ：トレンチ２０の深さ、ｌ：トレンチ２０の長さ、ｗ：トレンチ２０の幅、ＣＧ：制御ゲート電極、ＭＬ：積層体、ＭＴ：メモリセルトランジスタ、ＳＧ：選択ゲート電極、ＳＰ：シリコンピラー
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、新しいメモリデバイスとして、縦型のＭＯＮＯＳ（metal-oxide-nitride-oxide-silicon）構造を用いた不揮発性メモリが提案されている。このメモリデバイスを製造する際には、導電膜と絶縁膜が交互に積層された積層体に対して、積層方向に延びるホールを形成し、このホールの内面上に電荷蓄積層を形成し、ホール内にシリコンピラーを埋め込む。これにより、導電膜とシリコンピラーの最近接点毎にメモリトランジスタが形成される。
【０００３】
しかしながら、今後、メモリデバイスのより一層の高集積化が進むと、導電膜の積層数が増加すると共に、ホールの直径が縮小化し、ホールのアスペクト比が増加する。これにより、ホールの側面を垂直に形成することが極めて困難になり、下方に向かうほど、ホールの直径が小さくなってしまう。この場合、ホールの上部と下部とで直径が異なることになり、メモリトランジスタの特性がばらついてしまう。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１１４３７０号公報
【特許文献２】特開２００７−３０１８３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、メモリトランジスタの特性が均一な半導体記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
実施形態に係る半導体記憶装置は、それぞれ複数枚の絶縁膜及び導電膜が交互に積層され、一方向に延びるトレンチが形成され、各前記導電膜が前記トレンチによって分断された積層体と、前記トレンチ内に設けられ、前記積層方向に延びる複数本の半導体ピラーと、前記半導体ピラーの周囲に設けられた電荷蓄積層と、前記トレンチ内における前記電荷蓄積層の相互間に設けられた絶縁部材と、を備える。
【０００７】
実施形態に係る半導体記憶装置の製造方法は、それぞれ複数枚の絶縁膜及び導電膜を交互に積層することにより、積層体を形成する工程と、前記積層体に、一方向に延び各前記導電膜を分断するトレンチを形成する工程と、前記トレンチ内にジブロックコポリマーを埋め込む工程と、前記ジブロックコポリマーを、前記積層方向に延びる複数の第１のブロック及び絶縁性の第２のブロックに相分離させる工程と、前記第１のブロックを除去することにより、複数本のホールを形成する工程と、前記ホールの内面上に電荷蓄積層を形成する工程と、前記ホール内に半導体材料を埋め込むことにより、前記積層方向に延びる複数本の半導体ピラーを形成する工程と、を備える。
【図面の簡単な説明】
【０００８】
【図１】（ａ）及び（ｂ）は、第１の実施形態に係る半導体記憶装置を例示する断面図である。
【図２】第１の実施形態に係る半導体記憶装置におけるシリコンピラー及びその近傍を例示する断面図である。
【図３】（ａ）は第１の実施形態に係る半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図４】（ａ）は第１の実施形態に係る半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図５】（ａ）は第１の実施形態に係る半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図６】（ａ）は第１の実施形態に係る半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図７】（ａ）は第１の実施形態に係る半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図８】（ａ）は第１の実施形態に係る半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図９】（ａ）は第１の実施形態に係る半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図１０】（ａ）は第１の実施形態に係る半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図１１】（ａ）は第１の実施形態に係る半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図１２】（ａ）は第１の実施形態に係る半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図１３】（ａ）は第１の実施形態に係る半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図１４】（ａ）は比較例に係る半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図１５】（ａ）は比較例に係る半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図１６】（ａ）及び（ｂ）は、比較例に係る半導体記憶装置を例示する断面図である。
【図１７】（ａ）及び（ｂ）は、第２の実施形態に係る半導体記憶装置を例示する断面図である。
【図１８】（ａ）は第２の実施形態に係る半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図１９】（ａ）及び（ｂ）は、第３の実施形態に係る半導体記憶装置を例示する断面図である。
【図２０】（ａ）は第３の実施形態に係る半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図２１】（ａ）は第３の実施形態に係る半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
図１（ａ）及び（ｂ）は、本実施形態に係る半導体記憶装置を例示する断面図であり、（ａ）はシリコン基板の上面に対して平行な断面を示し、（ｂ）はシリコン基板の上面に対して垂直な断面を示し、
図２は、本実施形態に係る半導体記憶装置におけるシリコンピラー及びその近傍を例示する断面図である。
なお、図１（ｂ）は、図１（ａ）に示すＡ−Ａ’線による断面図である。
【００１０】
図１（ａ）及び（ｂ）並びに図２に示すように、本実施形態に係る半導体記憶装置１においては、シリコン基板１０が設けられている。シリコン基板１０には、メモリセルが形成されるメモリセル領域と、駆動回路が形成される周辺回路領域（図示せず）とが設定されている。周辺回路領域は、メモリセル形成領域の周囲に配置されている。
【００１１】
メモリセル領域においては、シリコン基板１０上に絶縁膜１１が設けられており、その上に導電膜１２が設けられている。導電膜１２上においては、それぞれ複数の絶縁膜１４と導電膜１５とが交互に積層されて、積層体ＭＬが構成されている。なお、図１（ｂ）においては、絶縁膜１４及び導電膜１５がそれぞれ３枚しか描かれていないが、実際にはより多くの絶縁膜１４及び導電膜１５が積層されていてもよい。積層体ＭＬ上には、絶縁膜１６、導電膜１７及び絶縁膜１８がこの順に成膜されている。導電膜１２、１５及び１７は、導電性材料、例えば不純物を含有するポリシリコンによって形成されている。一方、絶縁膜１１、１４、１６及び１８は、絶縁性材料、例えばシリコン酸化物によって形成されている。
【００１２】
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、シリコン基板１０の上面に平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、Ｘ方向及びＹ方向の双方に対して直交する方向、すなわち各層の積層方向をＺ方向とする。
【００１３】
積層体ＭＬ、絶縁膜１６及び導電膜１７には、Ｙ方向に延びるトレンチ２０及び２１が交互に形成されている。トレンチ２０は、絶縁膜１８、導電膜１７、絶縁膜１６及び積層体ＭＬを貫通し、導電膜１２に到達している。トレンチ２１は、絶縁膜１８の下部、導電膜１７、絶縁膜１６及び積層体ＭＬにおける最下層の絶縁膜１４を除く部分を貫通しているが、絶縁膜１８の上部及び最下層の絶縁膜１４は貫通していない。
【００１４】
導電膜１５は、トレンチ２０及び２１により、Ｙ方向に延びる複数本の制御ゲート電極ＣＧに分断されている。導電膜１７は、トレンチ２０及び２１により、Ｙ方向に延びる複数本の選択ゲート電極ＳＧに分断されている。トレンチ２０の形状は略直方体であり、深さｄ、すなわち、Ｚ方向における長さが最も長く、長手方向の長さｌ、すなわち、Ｙ方向における長さが２番目に長く、幅ｗ、すなわち、Ｘ方向における長さが最も短い。すなわち、ｄ＞ｌ＞ｗである。
【００１５】
トレンチ２０内には、Ｚ方向（積層方向）に延びる複数本のシリコンピラーＳＰが設けられている。シリコンピラーＳＰは、不純物が導入されたポリシリコンによって形成されている。各トレンチ２０内において、シリコンピラーＳＰはＹ方向に沿って一列に等間隔に配列されている。各トレンチ２０内に設けられたシリコンピラーＳＰの本数は、例えば３本である。
【００１６】
シリコンピラーＳＰの形状は、中心軸がＺ方向に延びる円柱において、この円柱の側部のうち、トレンチ２０の内面に対向する２ヶ所の部分が、ＹＺ平面状に切り落とされた形状である。すなわち、シリコンピラーＳＰの側面におけるトレンチ２０の内面に対向する領域２５は、ＹＺ平面に対して平行であり、トレンチ２０の側面に対して平行である。従って、Ｚ方向から見て、シリコンピラーＳＰの外縁は、一対の円弧及び一対の線分によって構成されている。
【００１７】
導電膜１２の上面には、長手方向をＸ方向とする略直方体形状の凹部１２ａが形成されており、凹部１２ａの内部には、不純物が導入されたポリシリコンからなる連結部材２６が設けられている。連結部材２６の形状はＸ方向を長手方向とする略直方体であり、その両端部は隣り合う２本のトレンチ２０の底面において露出し、その中央部はトレンチ２１の直下域に位置している。連結部材２６の両端部の上面には、Ｘ方向において隣り合う２本のシリコンピラーＳＰの下端が連結されており、連結部材２６は、この２本のシリコンピラーＳＰと一体的に形成されている。従って、この２本のシリコンピラーＳＰは、連結部材２６を介して相互に接続されている。１本の連結部材２６の両端に接続された２本のシリコンピラーＳＰのうちの一方はソース線（図示せず）に接続され、他方はビット線（図示せず）に接続されている。ソース線は選択ゲート電極ＳＧ上に設けられ、Ｙ方向に延びている。ビット線はソース線上に設けられ、Ｘ方向に延びている。
【００１８】
シリコンピラーＳＰの周囲、すなわち、側面の全領域上、及び連結部材２６の周囲には、メモリ膜３０が設けられている。メモリ膜３０においては、内側、すなわち、シリコンピラーＳＰ及び連結部材２６側から順に、トンネル層３１、電荷蓄積層３２及びブロック層３３が積層されている。トンネル層３１は、通常は絶縁性であるが、半導体記憶装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す層であり、例えばシリコン酸化物により形成されている。電荷蓄積層３２は、電荷をトラップする能力がある層であり、例えば、シリコン窒化物により形成されている。ブロック層３３は、半導体記憶装置１の駆動電圧の範囲内にある電圧が印加されても実質的に電流を流さない層であり、例えば、シリコン酸化物によって形成されている。この場合、メモリ膜３０はＯＮＯ（oxide-nitride-oxide）膜である。従って、制御ゲート電極ＣＧ、メモリ膜３０及びシリコンピラーＳＰにより、ＭＯＮＯＳ構造が構成されている。シリコンピラーＳＰは、メモリ膜３０によって、導電膜１２、制御ゲート電極ＣＧ及び選択ゲート電極ＳＧから絶縁されている。
【００１９】
また、トレンチ２０内におけるメモリ膜３０の相互間には、絶縁部材２８が設けられている。絶縁部材２８は、主としてシリコン酸化物によって形成されているが、絶縁膜１１、１４、１６及び１８とは異なる方法で形成された部材である。従って、絶縁部材２８の組成はこれらの絶縁膜の組成とは若干異なっており、シリコン酸化物の他に、微量の有機成分の残渣を含有している。後述するように、例えば絶縁部材２８は、ポリスチレン及びポリエチレンオキサイドの共重合体であるジブロックコポリマーのうち、ポリエチレンオキサイドが熱処理を受けることにより形成されたものである。
一方、トレンチ２１内には、ＹＺ平面に沿った板状の絶縁部材２９が設けられている。絶縁部材２９は、例えば、シリコン窒化物によって形成されている。
【００２０】
そして、半導体記憶装置１においては、シリコンピラーＳＰがチャネルとして機能し、制御ゲート電極ＣＧがゲート電極として機能し、電荷蓄積層３２が電子を蓄積することにより、シリコンピラーＳＰと制御ゲート電極ＣＧとの最近接部分毎に、縦型のメモリトランジスタＭＴが形成される。半導体記憶装置１においては、複数のメモリトランジスタＭＴが、Ｘ方向、Ｙ方向、Ｚ方向に沿って、３次元的に配列されている。
【００２１】
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図３〜図１３は、本実施形態に係る半導体記憶装置の製造方法を例示する工程図であり、各図の（ａ）は平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図である。
【００２２】
先ず、図３（ａ）及び（ｂ）に示すように、シリコン基板１０を用意する。次に、このシリコン基板１０の周辺回路領域（図示せず）に、駆動回路を構成するトランジスタ及び配線等を形成する。
次に、例えばＣＶＤ（chemical vapor deposition：化学気相成長）法により、シリコン基板１０上にシリコン酸化物からなる絶縁膜１１を形成し、その上に、不純物を含むポリシリコンからなる導電膜１２を形成する。
【００２３】
次に、図４（ａ）及び（ｂ）に示すように、導電膜１２上にレジスト膜４１を形成する。次に、リソグラフィー技術により、レジスト膜４１にＸ方向を長手方向とする短冊状の開口部４１ａを複数本形成する。開口部４１ａは、Ｘ方向及びＹ方向に沿って、マトリクス状に配列させる。
【００２４】
次に、図５（ａ）及び（ｂ）に示すように、レジスト膜４１（図４参照）をマスクとしてドライエッチングを施すことにより、導電膜１２の上部に、Ｘ方向を長手方向とする直方体形状の凹部１２ａを形成する。その後、アッシングを行い、レジスト膜４１を除去する。
【００２５】
次に、ＣＶＤ法により、全面にシリコン窒化物を堆積させる。次に、ドライエッチングを施して、堆積させたシリコン窒化物のうち、導電膜１２の上面上に堆積された部分を除去する。これにより、凹部１２ａ内にシリコン窒化物からなる犠牲材４２が埋め込まれる。
【００２６】
次に、図６（ａ）及び（ｂ）に示すように、導電膜１２及び犠牲材４２上に、シリコン酸化物からなる絶縁膜１４と、ポリシリコンからなる導電膜１５とを交互に形成する。これにより、積層体ＭＬが形成される。次に、積層体ＭＬ上に、シリコン酸化物からなる絶縁膜１６、ポリシリコンからなる導電膜１７及びシリコン酸化物からなる絶縁膜１８ａをこの順に堆積させる。次に、絶縁膜１８ａ上にレジスト膜４３を形成する。次に、リソグラフィー技術により、レジスト膜４３にＹ方向に延びる溝状の開口部４３ａを複数本形成する。
【００２７】
次に、図７（ａ）及び（ｂ）に示すように、レジスト膜４３（図６参照）をマスクとしてドライエッチングを施し、絶縁膜１８ａ、導電膜１７、絶縁膜１６及び積層体ＭＬを選択的に除去する。このとき、積層体ＭＬの最下層の絶縁膜１４はエッチングせずに残留させる。これにより、積層体ＭＬにおける最下層の絶縁膜１４を除く部分、絶縁膜１６、導電膜１７及び絶縁膜１８ａに、Ｙ方向に延びるトレンチ２１が形成される。トレンチ２１は、開口部４３ａの直下域において、犠牲材４２におけるＸ方向中央部の直上域をつなぐような位置に形成される。その後、アッシングを行い、レジスト膜４３を除去する。
【００２８】
次に、図８（ａ）及び（ｂ）に示すように、ＣＶＤ法によりシリコン窒化物を堆積させる。次に、ドライエッチングを施し、堆積されたシリコン窒化物のうち、絶縁膜１８ａ上に堆積された部分を除去する。これにより、トレンチ２１内に、シリコン窒化物からなる絶縁部材２９が埋め込まれる。次に、ＣＶＤ法によりシリコン酸化物を堆積させて、絶縁膜１８ａ上に絶縁膜１８ｂを形成する。絶縁膜１８ａ及び１８ｂにより、絶縁膜１８が形成される。
【００２９】
次に、図９（ａ）及び（ｂ）に示すように、絶縁膜１８上にレジスト膜４４を形成する。次に、リソグラフィー技術により、レジスト膜４４にＹ方向に延びる開口部４４ａを形成する。開口部４４ａは、犠牲材４２のＸ方向両端部の直上域をつなぐ位置に形成する。
【００３０】
次に、図１０（ａ）及び（ｂ）に示すように、レジスト膜４４（図９参照）をマスクとしてドライエッチングを施し、絶縁膜１８、導電膜１７、絶縁膜１６及び積層体ＭＬを選択的に除去する。これにより、開口部４４ａの直下域に、Ｙ方向の延びるトレンチ２０が形成される。トレンチ２０の形状は略直方体とし、トレンチ２０の幅ｗよりも長さｌを長くし、長さｌよりも深さｄを長くする。すなわち、ｄ＞ｌ＞ｗとする。トレンチ２０の底面においては、導電膜１２及び犠牲材４２が露出し、Ｙ方向に沿って交互に配列される。これにより、導電膜１７がトレンチ２０及び２１によって、複数本の選択ゲート電極ＳＧに分断される。また、各導電膜１５がトレンチ２０及び２１によって、複数本の制御ゲート電極ＣＧに分断される。その後、アッシングを行い、レジスト膜４４を除去する。
【００３１】
次に、自己組織化技術により、トレンチ２０内にシリンダー状（円柱状）のホールを形成する。以下、この方法を具体的に説明する。
先ず、図１１（ａ）及び（ｂ）に示すように、ブロック共重合体としてジブロックコポリマーを塗布し、トレンチ２０内に埋め込む。ジブロックコポリマーとは、適当な条件下で相分離する２種類の高分子の重合体である。ジブロックコポリマーとしては種々の材料が使用可能であるが、本実施形態においては、ポリスチレン（ＰＳ）とポリエチレンオキサイド（ＰＥＯ）との重合体（以下、「ＰＳ−ＰＥＯ重合体」という）を使用する。ＰＳ−ＰＥＯ重合体においては、ポリスチレン（ＰＳ）基とポリエチレンオキサイド（ＰＥＯ）基とが直鎖状に結合している。
【００３２】
次に、例えば熱処理を施すことにより、ジブロックコポリマーを相分離させる。これにより、トレンチ２０内において、ジブロックコポリマーであるＰＳ−ＰＥＯ重合体が、ポリスチレン（ＰＳ）基に由来するブロック４６ａと、ポリエチレンオキサイド（ＰＥＯ）基に由来するブロック４６ｂとに分離する。ブロック４６ａは有機材料からなり、ブロック４６ｂは少量の有機材料の残渣が残留したシリコン酸化物、すなわち、ほぼ無機材料からなる。
【００３３】
トレンチ２０の内面は、シリコン酸化物からなる絶縁膜１４、１６及び１８、シリコンからなる導電膜１２、１５及び１７、並びに、シリコン窒化物からなる犠牲材４２によって構成されており、全体として親水性である。一方、ポリエチレンオキサイド（ＰＥＯ）は親水性であり、ポリスチレン（ＰＳ）は疎水性である。従って、親水性のトレンチ２０の内面と親水性のポリエチレンオキサイド（ＰＥＯ）との界面エネルギーは、親水性のトレンチ２０の内面と疎水性のポリスチレン（ＰＳ）との界面エネルギーよりも低い。このため、各ＰＳ−ＰＥＯ重合体においては、ポリエチレンオキサイド（ＰＥＯ）基がトレンチ２０の内面に結合し、ポリスチレン（ＰＳ）基は、ＰＥＯ基の長さ分だけ、トレンチ２０の内面から離隔した位置に配置される。この結果、ポリエチレンオキサイド（ＰＥＯ）基に由来するブロック４６ｂは、トレンチ２０の内面に沿って凝集し、ポリスチレン（ＰＳ）基に由来するブロック４６ａは、トレンチ２０の内面から一定の距離だけ離隔した位置に凝集する。
【００３４】
このとき、トレンチ２０のサイズ及び形状、ＰＳ−ＰＥＯ重合体の全体の分子量、ＰＥＯ基とＰＳ基との比率、並びに、相分離のための熱処理条件等を選択することにより、ブロック４６ａ及び４６ｂの形状及び位置を制御することができる。例えば、ＰＳ−ＰＥＯ重合体におけるＰＳ基とＰＥＯ基との比率を選択することにより、ブロック４６ａの形状を制御できる。例えば、ＰＳ基とＰＥＯ基との比率が１：１程度であれば、ブロック４６ａとブロック４６ｂとが交互に配列されたラメラ構造となる。ＰＳ基の比率がより少ないと、ブロック４６ａの形状はシリンダー状（円柱形）となる。ＰＳ基の比率が更に少ないと、ブロック４６ａの形状は球状となる。また、トレンチ２０のサイズ及び形状等を選択することにより、ブロック４６ａの形成位置を制御することができる。
【００３５】
従って、これらのパラメータを適切に選択すれば、ブロック４６ａを犠牲材４２のＸ方向両端部の直上域において、Ｚ方向に延びるシリンダー状に凝集させることができる。例えば、ＰＳ基の比率をＰＥＯ基の比率よりも小さくすることにより、ブロック４６ａの形状をシリンダー状とすることができる。このとき、シリンダー状のブロック４６ａの直径は、ＰＳ−ＰＥＯ重合体の分子構造、例えばＰＳ基の長さに起因した一定の値となる。また、上下方向（Ｚ方向）において、ブロック４６ａの直径は均一となる。そして、ＰＳ−ＰＥＯ重合体の分子構造を調整することにより、ブロック４６ａの直径を任意の値に制御することができる。１ヶ所のトレンチ２０内にブロック４６ａは複数本形成され、ブロック４６ｂはこの複数本のブロック４６ａを包み込むようにブロック２０内に充填される。従って、ブロック４６ａはトレンチ２０の内面には接していない。
【００３６】
一例を挙げると、トレンチ２０の深さｄが３００ｎｍ（ナノメートル）であり、長さｌが７０ｎｍであり、幅ｗが２０ｎｍである場合、ＰＳ−ＰＥＯ重合体における全体の分子量を１００００程度とし、ＰＳ基とＰＥＯ基の比率を１：２程度とし、相分離のための熱処理の温度を１５０〜２５０℃程度とし、この熱処理の時間を数分間とすれば、ＰＳ基に由来するブロック４６ａの形状を、直径が１０ｎｍ程度のシリンダー状とすることができる。
【００３７】
次に、図１２（ａ）及び（ｂ）に示すように、フッ酸を用いたウェットエッチング、又はドライエッチングを施すことにより、ポリエチレンオキサイド（ＰＥＯ）に由来するブロック４６ｂをエッチバックし、ブロック４６ａ（図１１参照）の上面を露出させる。このとき、シリコン酸化物からなる絶縁膜１８の露出面もある程度エッチングされる。
【００３８】
次に、酸素又は水素を含み、ハロゲンを含まないエッチングガスを用いてドライエッチングを施すことにより、ポリエチレンオキサイド（ＰＥＯ）及びシリコン酸化物に対してポリスチレン（ＰＳ）を選択的にエッチングし、ブロック４６ａ（図１２参照）を除去する。これにより、ブロック４６ａが除去された後に、ホール４７が形成される。ホール４７はＺ方向に延び、その上面は開口され、その底面にはブロック４６ｂが残留している。また、ホール４７はブロック４６ａ毎に形成されるため、ホール４７は各トレンチ２０内に複数本形成される。このとき、ホール４７の形状はブロック４６ａの形状によって決まるため、ホール４７は、内面が垂直で直径が均一なシリンダー状（円柱状）となる。
【００３９】
次に、図１３（ａ）及び（ｂ）に示すように、フッ酸を用いたウェットエッチングを施すことにより、ホール４７を介して、ブロック４６ｂをエッチングする。これにより、各ホール４７の側面が後退して、その一部がトレンチ２０の内面に到達すると共に、ホール４７の底面が低下してトレンチ２０の底面に到達する。この結果、ホール４７の直径及び深さが増加すると共に、ホール４７の形状が変化する。すなわち、Ｚ方向から見て、ホール４７の形状は、ブロック４６ｂの側面からなる一対の円弧と、トレンチ２０の側面からなる一対の線分によって構成される。また、ホール４７の底面は犠牲材４２によって構成される。
【００４０】
次に、高温の燐酸を用いたウェットエッチングを施すことにより、ホール４７を介して、シリコン窒化物からなる犠牲材４２を除去する。これにより、導電膜１２の凹部１２ａの内部が中空になり、凹部１２ａ及びホール４７からなるＵ字孔４８が形成される。各Ｕ字孔４８は、１ヶ所の凹部１２ａ及びその両端部に連通された２本のホール４７によって構成される。
【００４１】
次に、図１（ａ）及び（ｂ）並びに図２に示すように、ＣＶＤ法により、Ｕ字孔４８の内面上に、シリコン酸化物からなるブロック層３３、シリコン窒化物からなる電荷蓄積層３２、シリコン酸化物からなるトンネル層３１をこの順に堆積させる。ブロック層３３、電荷蓄積層３２及びトンネル層３１からなる積層膜が、メモリ膜３０となる。次に、全面にポリシリコンを堆積させる。次に、ドライエッチングを施して、堆積させたポリシリコンのうち、絶縁膜１８の上面上に位置する部分を除去する。これにより、Ｕ字孔４８内にポリシリコンが埋め込まれて、凹部１２ａ内に連結部材２６が形成されると共に、ホール４７内にシリコンピラーＳＰが形成される。このとき、ブロック４６ｂが絶縁部材２８となる。次に、絶縁膜１８上に、ソース線（図示せず）及びビット線（図示せず）を含む上部配線構造を形成する。このようにして、本実施形態に係る半導体記憶装置１が製造される。
【００４２】
次に、本実施形態の作用効果について説明する。
本実施形態においては、半導体記憶装置１を製造する際に、積層体ＭＬにトレンチ２０を形成し、トレンチ２０内にジブロックコポリマーを埋め込み、相分離させることにより、トレンチ２０内にシリンダー状のブロック４６ａと、ブロック４６ａを囲むブロック４６ｂとを形成している。そして、ブロック４６ａのみを除去することにより、ホール４７を形成し、ホール４７の内面上にメモリ膜３０を形成し、ホール４７の内部にシリコンピラーＳＰを形成している。これにより、メモリトランジスタＭＴが形成される。
【００４３】
このとき、ブロック４６ａの形状は、ジブロックコポリマーの分子構造によって決定されるため、ブロック４６ａの直径は上下方向全体にわたって均一になり、従って、ホール４７の直径も上下方向全体にわたって均一になる。すなわち、ホール４７の側面のテーパ角がほぼ９０°となる。これにより、上下方向全体にわたって、シリコンピラーＳＰの直径が均一になり、メモリ膜３０の曲率も均一になる。この結果、ホール４７のアスペクト比を高くしても、ホール４７の上端部に形成されたメモリトランジスタＭＴと、ホール４７の下端部に形成されたメモリトランジスタＭＴとの間で、特性が均一になる。また、本実施形態においては、自己組織化技術によってホール４７を形成しているため、ホール４７の形状安定性が高い。これによっても、メモリトランジスタＭＴの特性が均一になる。
【００４４】
また、相分離後のブロック４６ａ及び４６ｂの形状は、ジブロックコポリマーを組成する高分子の比率に依存する。本実施形態においては、ジブロックコポリマーとしてＰＳ−ＰＥＯ重合体を使用し、ＰＳ基の比率をＰＥＯ基の比率よりも小さくしているため、ブロック４６ａの形状はシリンダー状となる。また、ジブロックコポリマーの相分離はトレンチ２０の内面の影響を受けるため、ブロック４６ａの形成位置はトレンチ２０の形状に依存する。本実施形態においては、トレンチ２０の形状を略直方体とし、トレンチ２０の深さｄを長さｌ及び幅ｗよりも大きくし、長さｌを幅ｗよりも大きくしている。すなわち、ｄ＞ｌ＞ｗとしている。これにより、トレンチ２０内に埋め込まれたジブロックコポリマーの相分離は、トレンチ２０の底面の影響を受けにくくなり、上下方向（Ｚ方向）においては構造を持たなくなる。この結果、シリンダー状のブロック４６ａは、上下方向に延びる。また、トレンチ２０の幅ｗよりも長さｌを長くしているため、ブロック４６ａはトレンチ２０の長手方向（Ｙ方向）に沿って一列に配列される。更に、凹部１２ａに対するトレンチ２０の相対的な位置を適切に選択することにより、ブロック４６ａを犠牲材４２の直上域に配置させることができる。
【００４５】
更に、本実施形態に係る半導体記憶装置１においては、積層体ＭＬにトレンチ２０を形成することにより、導電膜１５を複数本の制御ゲート電極ＣＧに分断している。そして、トレンチ２０内の一部をホール４７とし、ホール４７の内面上にメモリ膜３０を形成し、メモリ膜３０上にシリコンピラーＳＰを設けている。これにより、メモリ膜３０がシリコンピラーＳＰと制御ゲート電極ＣＧ（導電膜１５）との間に配置され、メモリトランジスタＭＴが構成される。この結果、各シリコンピラーＳＰと各導電膜１５との交差部分毎に、２つのメモリトランジスタＭＴが配置され、少なくとも２ビットの情報の記憶が可能となる。また、これらの２つのメモリトランジスタＭＴ間で、シリコンピラーＳＰは共通なので、メモリトランジスタＭＴ毎にシリコンピラーＳＰを設ける場合と比較して、集積度を高くすることができる。
【００４６】
更にまた、本実施形態に係る半導体記憶装置１においては、積層方向（Ｚ方向）から見て、シリコンピラーＳＰの外縁が一対の円弧及び一対の線分によって構成されている。これにより、シリコンピラーＳＰの側面におけるトレンチ２０の内面に対向する領域２５が、トレンチ２０の側面に対して平行な平面となる。このため、各メモリトランジスタＭＴにおいて、シリコンピラーＳＰと制御ゲート電極ＣＧとの位置関係が平行平板状となり、電界が１ヶ所に集中しにくくなる。また、メモリ膜３０内においても、膜厚方向において電界が均一に印加される。この結果、メモリトランジスタＭＴの動作が安定する。
【００４７】
次に、本実施形態の比較例について説明する。
図１４及び図１５は、本比較例に係る半導体記憶装置の製造方法を例示する工程図であり、各図の（ａ）は平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、
図１６（ａ）及び（ｂ）は、本比較例に係る半導体記憶装置を例示する断面図であり、（ａ）はシリコン基板の上面に対して平行な断面を示し、（ｂ）は（ａ）に示すＡ−Ａ’線による断面、すなわち、シリコン基板の上面に対して垂直な断面を示す。
【００４８】
先ず、図３〜図８に示す工程を実施する。
次に、図１４（ａ）及び（ｂ）に示すように、絶縁膜１８上にレジスト膜９１を形成する。次に、リソグラフィ技術を用いて、レジスト膜９１における犠牲材４２のＸ方向両端部の直上域毎に、例えば円形の開口部９１ａを形成する。これにより、レジスト膜９１にホールパターンを形成する。
【００４９】
次に、図１５（ａ）及び（ｂ）に示すように、レジスト膜９１（図１４参照）をマスクとしてドライエッチングを施すことにより、絶縁膜１８、導電膜１７、絶縁膜１６及び積層体ＭＬを選択的に除去する。この結果、開口部４１ａの直下域に、犠牲材４２（図１４参照）まで到達するホール９２が形成される。このエッチング工程においては、特にシリコン酸化物からなる絶縁膜１８、１６及び１４を垂直に加工することが難しく、ホール９２の側面は不可避的に傾斜してしまう。このため、ホール９２は下方に向かうほど細くなる。その後、アッシングを行い、レジスト膜９１を除去する。
【００５０】
次に、高温の燐酸を用いてウェットエッチングを行い、ホール９２を介して、犠牲材４２（図１４参照）を除去する。これにより、Ｘ方向において隣り合う２本のホール９２が、導電膜１２の凹部１２ａを介して連結され、Ｕ字孔９３となる。
【００５１】
次に、図１６（ａ）及び（ｂ）に示すように、前述の第１の実施形態と同様に、ＣＶＤ法により、Ｕ字孔９３の内面上に、ブロック層３３、電荷蓄積層３２及びトンネル層３１を堆積させる。これにより、メモリ膜３０が形成される。次に、Ｕ字孔９３内にポリシリコンを埋め込んで、シリコンピラーＳＰ及び連結部材２６を形成する。このようにして、本比較例に係る半導体記憶装置が製造される。
【００５２】
本比較例においては、図１５（ａ）及び（ｂ）に示す工程において、ドライエッチングによりホール９２を形成している。しかしながら、この場合、ホール９２の側面は不可避的に傾斜してしまい、ホール９２の直径は、下方に向かうほど小さくなる。その理由の一つとして、ドライエッチングに用いるイオンの入射角度のばらつきが挙げられる。例えば、イオンの入射角度が垂直方向（Ｚ方向）に対して５°傾斜している場合、ホール９２のアスペクト比が１１．５｛＝１／ｔａｎ（５°）｝を超えると、ホール９２の底面にはイオンが直接到達しなくなり、一度ホール９２の側面に衝突して反射されたイオンのみが到達するようになる。このため、以後のエッチングにおいては、ホール９２の底面に直接到達するイオンの数が減少してしまい、垂直な加工が困難になる。
【００５３】
例えば、レジスト膜９１の開口部９１ａの直径を３０ｎｍ（ナノメートル）とし、深さが１μｍ（ミクロン）のホール９２を形成しようとすると、アスペクト比は３０を超える。この場合は、上述の理由によってエッチングが困難になり、ホール９２は下方に向かうほど細くなってしまう。この結果、積層体ＭＬの下部に形成されたメモリトランジスタＭＴにおいては、上部に形成されたメモリトランジスタＭＴと比較して、シリコンピラーＳＰが細くなり、メモリ膜３０の曲率が大きくなる。これにより、形成される位置によって、メモリトランジスタＭＴの電荷蓄積量に差が生じてしまう。従って、本比較例に係る半導体記憶装置においては、形成される位置に応じてメモリトランジスタＭＴの特性がばらついてしまい、半導体記憶装置全体の特性が低くなる。
【００５４】
これに対して、前述の第１の実施形態に係る半導体記憶装置１においては、自己組織化技術によりホール４７を形成しているため、ホール４７のアスペクト比を高くしても、直径を均一にすることができる。この結果、メモリトランジスタＭＴの特性を均一にすることができ、半導体記憶装置１全体の特性が高くなる。
【００５５】
なお、上述のような３次元構造の半導体記憶装置において要求されるホールのテーパー角のバラツキは、以下のように計算することができる。電荷蓄積層３２の表面積のばらつきを１０％以下とするためには、ホールの直径のばらつきも１０％以下とする必要がある。従って、例えば、ホールの長短部の直径が３０ｎｍである場合には、下端部の直径は２７ｎｍ以上とする必要がある。ホールの深さを１μｍとすると、ホールの側面のテーパー角は、８９．９°｛＝ｔａｎ−１（１０００／１．５）｝以上である必要があり、ほぼ垂直であることが必要である。このような加工をエッチングによって実現することは極めて困難であるが、自己組織化技術を用いれば容易である。
【００５６】
また、本比較例においては、リソグラフィー及びドライエッチングによってホール９２を形成しているため、Ｚ方向から見たホール９２の形状が、真円からずれる場合がある。ホール９２の形状が真円からずれると、ホール９２の内面、メモリ膜３０及びシリコンピラーＳＰの外面において曲率が高い部分が発生し、この部分に電界が集中する可能性がある。この結果、データの書き込み時及び読み出し時における動作のばらつきが大きくなる。また、メモリ膜３０が円筒状に形成されているため、外側のブロック層３３と比較して、内側のトンネル層３１に印加される電界が強くなる。
【００５７】
これに対して、第１の実施形態においては、ホール４７の形状はジブロックコポリマーの分子構造によって決まるため、分子レベルで均一になる。これにより、書き込み／読み出し時の動作のばらつきが抑えられる。また、メモリトランジスタＭＴにおいて電界が印加される部分の構造は平面状であるため、電界が集中しにくい。
【００５８】
更に、本比較例においては、トレンチ２０（図１参照）が形成されていないため、導電膜１５がトレンチ２０によってシリコンピラーＳＰの両側に分断されることがない。このため、各シリコンピラーＳＰと各導電膜１５との交差部分毎に、１つのメモリトランジスタＭＴしか形成されない。この結果、前述の第１の実施形態と比較して、情報の記憶密度が半分になる。
【００５９】
次に、第２の実施形態について説明する。
図１７（ａ）及び（ｂ）は、本実施形態に係る半導体記憶装置を例示する断面図であり、（ａ）はシリコン基板の上面に対して平行な断面を示し、（ｂ）は（ａ）に示すＡ−Ａ’線による断面、すなわち、シリコン基板の上面に対して垂直な断面を示す。
【００６０】
図１７（ａ）及び（ｂ）に示すように、本実施形態に係る半導体記憶装置２は、前述の第１の実施形態に係る半導体記憶装置１（図１参照）と比較して、トレンチ２０の両側面において、トレンチ２０の内部に向けて突出したガイド５１が形成されている点が異なっている。ガイド５１は、積層体ＭＬ、絶縁膜１６、導電膜１７及び絶縁膜１８が残留することにより、形成されている。ガイド５１は、Ｙ方向に沿って周期的に配列されており、その配列の位相は、トレンチ２０の両側面間で同一である。これにより、トレンチ２０におけるガイド５１が設けられている部分は、相対的に幅が狭い狭幅部５２ａとなっている。一方、トレンチ２０におけるガイド５１が設けられていない部分は、相対的に幅が広い広幅部５２ｂとなる。各トレンチ２０においては、Ｙ方向に沿って、狭幅部５２ａと広幅部５２ｂとが交互に配列されている。そして、シリコンピラーＳＰ及びメモリ膜３０は、広幅部５２ｂ内に配置されている。
【００６１】
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図１８は、本実施形態に係る半導体記憶装置の製造方法を例示する工程図であり、（ａ）は平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図である。
【００６２】
先ず、図３〜図１０に示す工程を実施する。このとき、図１８（ａ）及び（ｂ）に示すように、レジスト膜４４のパターンを調整して、トレンチ２０の両側面に、トレンチ２０の内部に向けて突出したガイド５１を形成する。ガイド５１は、トレンチ２０の長手方向（Ｙ方向）に沿って周期的に配列させ、且つ。トレンチ２０の両側面間において、配列の位相を一致させる。これにより、トレンチ２０においては、その長手方向（Ｙ方向）に沿って、両側にガイド５１が形成され相対的に幅が狭い狭幅部５２ａと、ガイド５１が形成されておらず相対的に幅が広い広幅部５２ｂとが、交互に配列される。
【００６３】
次に、前述の第１の実施形態と同様に、トレンチ２０の内部にジブロックコポリマーを埋め込み、相分離させる。このとき、親水性のブロック４６ｂは、ガイド５１を含むトレンチ２０の内面に沿って形成され、疎水性のブロック４６ａは、ガイド５１を含むトレンチ２０の内面から所定の距離だけ離隔した位置に形成されるため、ブロック４６ａは、広幅部５２ｂの中央部において、Ｚ方向に延びるシリンダー状に形成される。以後、前述の第１の実施形態と同様に、図１２及び図１３に示す工程を実施する。これにより、シリコンピラーＳＰ及びメモリ膜３０は、トレンチ２０の広幅部５２ｂ内に配置される。
【００６４】
本実施形態によれば、トレンチ２０の内面にガイド５１を設けることにより、ブロック４６ａの形状及び位置を確実に制御することができる。これにより、シリコンピラーＳＰ及びメモリ膜３０の形状及び位置を、確実に制御することができる。本実施形態における上記以外の構成、製造方法及び作用効果は、前述の第１の実施形態と同様である。
【００６５】
次に、第３の実施形態について説明する。
図１９（ａ）及び（ｂ）は、本実施形態に係る半導体記憶装置を例示する断面図であり、（ａ）はシリコン基板の上面に対して平行な断面を示し、（ｂ）は（ａ）に示すＡ−Ａ’線による断面、すなわち、シリコン基板の上面に対して垂直な断面を示す。
図１９（ａ）及び（ｂ）に示すように、本実施形態に係る半導体記憶装置３は、前述の第１の実施形態に係る半導体記憶装置１（図１参照）と比較して、Ｚ方向から見て、シリコンピラーＳＰの形状が矩形であり、メモリ膜３０の形状が枠状である点が異なっている。トレンチ２０内におけるメモリ膜３０の相互間には、例えばシリコン酸化物を含む絶縁部材２８が設けられている。
【００６６】
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図２０及び図２１は、本実施形態に係る半導体記憶装置の製造方法を例示する工程図であり、（ａ）は平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図である。
【００６７】
先ず、図３〜図１０に示す工程を実施する。
次に、図２０（ａ）及び（ｂ）に示すように、ブロック共重合体としてジブロックコポリマーを塗布し、トレンチ２０内に埋め込む。ジブロックコポリマーには、例えば、ＰＳ−ＰＥＯ重合体を使用する。このとき、本実施形態においては、ＰＳ基とＰＥＯ基の比率を１：１程度とする。
【００６８】
次に、加熱処理を行うことにより、ＰＳ−ＰＥＯ重合体を相分離させる。このとき、分離後の相構造は、トレンチ２０の長手方向（Ｙ方向）に沿って、ＰＳ基に由来するブロック４６ａと、ＰＥＯ基に由来するブロック４６ｂとが交互に配列されたラメラ構造となる。ブロック４６ａ及び４６ｂの形状は、いずれも、Ｚ方向に延びる四角柱形である。従って、Ｚ方向から見て、ブロック４６ａ及び４６ｂの形状はいずれも矩形である。また、Ｚ方向において、ブロック４６ａ及び４６ｂのそれぞれのサイズは均一である。更に、ブロック４６ａ及び４６ｂは、いずれもトレンチ２０の側面及び底面に接しており、ブロック４６ａ及び４６ｂの上面は露出している。
【００６９】
次に、図２１（ａ）及び（ｂ）に示すように、酸素又は水素を含み、ハロゲンを含まないエッチングガスを用いてドライエッチングを施すことにより、ブロック４６ａを除去する。これにより、ブロック４６ａを除去した後に、ホール６１が形成される。ホール６１はＺ方向に延び、その上面は開口され、その底面には犠牲材４２が露出し、その側面の一部にはトレンチ２０の側面が露出している。ホール６１の形状はブロック４６ａの形状によって決まるため、ホール６１は、内面が垂直で幅が均一な四角柱形となる。
【００７０】
次に、高温の燐酸を用いたウェットエッチングを施すことにより、ホール６１を介して、犠牲材４２を除去する。これにより、導電膜１２の凹部１２ａの内部が中空になり、凹部１２ａ及びホール６１からなるＵ字孔６２が形成される。各Ｕ字孔６２は、１ヶ所の凹部１２ａ及びその両端部に連通された２本のホール６１によって構成される。
【００７１】
次に、図１９（ａ）及び（ｂ）に示すように、ＣＶＤ法により、Ｕ字孔６２の内面上に、ブロック層３３（図２参照）、電荷蓄積層３２（図２参照）、トンネル層３１（図２参照）をこの順に堆積させて、メモリ膜３０を形成する。Ｚ方向から見て、メモリ膜３０の形状は枠状となる。次に、Ｕ字孔６２の内部にポリシリコンを埋め込むことにより、凹部１２ａ内に連結部材２６を形成すると共に、ホール６１内にシリコンピラーＳＰを形成する。Ｚ方向から見て、シリコンピラーＳＰの形状は矩形となる。また、残留したブロック４６ｂが絶縁部材２８となる。次に、絶縁膜１８上に、ソース線（図示せず）及びビット線（図示せず）を含む上部構造を形成する。このようにして、本実施形態に係る半導体記憶装置３が製造される。
【００７２】
本実施形態によれば、ＰＳ−ＰＥＯ重合体の層分離後のブロック構造をラメラ構造とすることにより、ブロック４６ａを、トレンチ２０の側面及び底面に接し、上面が露出するように形成することができる。これにより、ブロック４６ａを除去するだけでホール６１を形成することができ、ブロック４６ａを除去する工程の前後において、ブロック４６ｂをエッチングする必要がない。この結果、半導体記憶装置３の製造工程を簡略化することができる。
本実施形態における上記以外の構成、製造方法及び作用効果は、前述の第１の実施形態と同様である。
【００７３】
なお、前述の各実施形態においては、ジブロックコポリマーとして、ポリスチレン（ＰＳ）及びポリエチレンオキサイド（ＰＥＯ）の共重合体を使用する例を示したが、これには限定されない。ジブロックコポリマーとしては、相分離させることにより２種類以上のブロックに分離し、少なくとも１種のブロックが均一な太さでＺ方向に延びる形状となり、適当な方法により、このＺ方向に延びるブロックを除去できるような材料であればよい。このとき、残留させるブロックが絶縁性であり、デバイス材料として安定であれば、このブロックをそのまま、メモリ膜同士を分離する絶縁部材として使用することができる。これらの点から言えば、除去されるブロックは有機材料からなり、残留させるブロックは無機材料からなることが好ましい。但し、残留させるブロックがデバイス材料として不適当なものである場合には、メモリ膜及びシリコンピラーを形成した後、このブロックを他の絶縁材料で置き換えることもできる。
【００７４】
以上説明した実施形態によれば、メモリトランジスタの特性が均一な半導体記憶装置及びその製造方法を実現することができる。
【００７５】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
【符号の説明】
【００７６】
１、２、３：半導体記憶装置、１０：シリコン基板、１１：絶縁膜、１２：導電膜、１２ａ：凹部、１４：絶縁膜、１５：導電膜、１６：絶縁膜、１７：導電膜、１８、１８ａ、１８ｂ：絶縁膜、２０、２１：トレンチ、２５：領域、２６：連結部材、２８、２９：絶縁部材、３０：メモリ膜、３１：トンネル層、３２：電荷蓄積層、３３：ブロック層、４１：レジスト膜、４１ａ：開口部、４２：犠牲材、４３：レジスト膜、４３ａ：開口部、４４：レジスト膜、４４ａ：開口部、４６ａ、４６ｂ：ブロック、４７：ホール、５１：ガイド、５２ａ：狭幅部、５２ｂ：広幅部、６１：ホール、６２：Ｕ字孔、９１：レジスト膜、９１ａ：開口部、９２：ホール、９３：Ｕ字孔、ｄ：トレンチ２０の深さ、ｌ：トレンチ２０の長さ、ｗ：トレンチ２０の幅、ＣＧ：制御ゲート電極、ＭＬ：積層体、ＭＴ：メモリセルトランジスタ、ＳＧ：選択ゲート電極、ＳＰ：シリコンピラー
【特許請求の範囲】
【請求項１】
それぞれ複数枚の絶縁膜及び導電膜が交互に積層され、一方向に延びるトレンチが形成され、各前記導電膜が前記トレンチによって分断された積層体と、
前記トレンチ内に設けられ、前記積層方向に延びる複数本の半導体ピラーと、
前記半導体ピラーの周囲に設けられた電荷蓄積層と、
前記トレンチ内における前記電荷蓄積層の相互間に設けられた絶縁部材と、
を備えたことを特徴とする半導体記憶装置。
【請求項２】
前記半導体ピラーの側面における前記トレンチの側面に対向する領域は、前記トレンチの側面に対して平行な平面であることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記積層方向から見て、前記半導体ピラーの外縁は、一対の円弧及び一対の線分によって構成されていることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記トレンチにおいて、相対的に幅が狭い狭幅部と、相対的に幅が広い広幅部とが、前記一方向に沿って交互に配列されており、
前記半導体ピラーは、前記広幅部に配置されていることを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記積層方向から見て、前記半導体ピラーの形状は矩形であることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項６】
それぞれ複数枚の絶縁膜及び導電膜を交互に積層することにより、積層体を形成する工程と、
前記積層体に、一方向に延び各前記導電膜を分断するトレンチを形成する工程と、
前記トレンチ内にジブロックコポリマーを埋め込む工程と、
前記ジブロックコポリマーを、前記積層方向に延びる複数の第１のブロック及び絶縁性の第２のブロックに相分離させる工程と、
前記第１のブロックを除去することにより、複数本のホールを形成する工程と、
前記ホールの内面上に電荷蓄積層を形成する工程と、
前記ホール内に半導体材料を埋め込むことにより、前記積層方向に延びる複数本の半導体ピラーを形成する工程と、
を備えたことを特徴とする半導体記憶装置の製造方法。
【請求項７】
前記相分離させる工程において、各前記第１のブロックの形状はシリンダー状となり、前記第２のブロックの形状は前記複数の第１のブロックを包む形状となることを特徴とする請求項６記載の半導体記憶装置の製造方法。
【請求項８】
前記ホールを介して前記第２のブロックをエッチングする工程をさらに備えたことを特徴とする請求項７記載の半導体記憶装置の製造方法。
【請求項９】
前記トレンチの前記一方向における長さを、前記トレンチの前記積層方向及び前記一方向の双方に対して直交する方向における長さよりも長くし、
前記トレンチの前記積層方向における長さを、前記トレンチの前記一方向における長さよりも長くすることを特徴とする請求項７または８に記載の半導体記憶装置の製造方法。
【請求項１０】
前記トレンチにおいて、相対的に幅が狭い狭幅部と、相対的に幅が広い広幅部とを、前記一方向に沿って交互に配列させることを特徴とする請求項７または８に記載の半導体記憶装置の製造方法。
【請求項１１】
前記相分離させる工程において、前記第１のブロック及び前記第２のブロックは前記一方向に沿って交互に配列されることを特徴とする請求項６記載の半導体記憶装置の製造方法。
【請求項１２】
前記相分離させる工程は、前記ジブロックコポリマーを加熱する工程を有することを特徴とする請求項６〜１１のいずれか１つに記載の半導体記憶装置の製造方法。
【請求項１３】
前記第１のブロックは有機材料からなり、前記第２のブロックは無機材料からなることを特徴とする請求項６〜１２のいずれか１つに記載の半導体記憶装置の製造方法。
【請求項１４】
前記絶縁膜及び前記導電膜は親水性であり、
前記ジブロックコポリマーとして、疎水性である第１の分子、及び、親水性である第２の分子の共重合体を使用することを特徴とする請求項６〜１３のいずれか１つに記載の半導体記憶装置の製造方法。
【請求項１５】
前記ジブロックコポリマーとして、ポリスチレン及びポリエチレンオキサイドの共重合体を使用することを特徴とする請求項６〜１４のいずれか１つに記載の半導体記憶装置の製造方法。
【請求項１】
それぞれ複数枚の絶縁膜及び導電膜が交互に積層され、一方向に延びるトレンチが形成され、各前記導電膜が前記トレンチによって分断された積層体と、
前記トレンチ内に設けられ、前記積層方向に延びる複数本の半導体ピラーと、
前記半導体ピラーの周囲に設けられた電荷蓄積層と、
前記トレンチ内における前記電荷蓄積層の相互間に設けられた絶縁部材と、
を備えたことを特徴とする半導体記憶装置。
【請求項２】
前記半導体ピラーの側面における前記トレンチの側面に対向する領域は、前記トレンチの側面に対して平行な平面であることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記積層方向から見て、前記半導体ピラーの外縁は、一対の円弧及び一対の線分によって構成されていることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記トレンチにおいて、相対的に幅が狭い狭幅部と、相対的に幅が広い広幅部とが、前記一方向に沿って交互に配列されており、
前記半導体ピラーは、前記広幅部に配置されていることを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記積層方向から見て、前記半導体ピラーの形状は矩形であることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項６】
それぞれ複数枚の絶縁膜及び導電膜を交互に積層することにより、積層体を形成する工程と、
前記積層体に、一方向に延び各前記導電膜を分断するトレンチを形成する工程と、
前記トレンチ内にジブロックコポリマーを埋め込む工程と、
前記ジブロックコポリマーを、前記積層方向に延びる複数の第１のブロック及び絶縁性の第２のブロックに相分離させる工程と、
前記第１のブロックを除去することにより、複数本のホールを形成する工程と、
前記ホールの内面上に電荷蓄積層を形成する工程と、
前記ホール内に半導体材料を埋め込むことにより、前記積層方向に延びる複数本の半導体ピラーを形成する工程と、
を備えたことを特徴とする半導体記憶装置の製造方法。
【請求項７】
前記相分離させる工程において、各前記第１のブロックの形状はシリンダー状となり、前記第２のブロックの形状は前記複数の第１のブロックを包む形状となることを特徴とする請求項６記載の半導体記憶装置の製造方法。
【請求項８】
前記ホールを介して前記第２のブロックをエッチングする工程をさらに備えたことを特徴とする請求項７記載の半導体記憶装置の製造方法。
【請求項９】
前記トレンチの前記一方向における長さを、前記トレンチの前記積層方向及び前記一方向の双方に対して直交する方向における長さよりも長くし、
前記トレンチの前記積層方向における長さを、前記トレンチの前記一方向における長さよりも長くすることを特徴とする請求項７または８に記載の半導体記憶装置の製造方法。
【請求項１０】
前記トレンチにおいて、相対的に幅が狭い狭幅部と、相対的に幅が広い広幅部とを、前記一方向に沿って交互に配列させることを特徴とする請求項７または８に記載の半導体記憶装置の製造方法。
【請求項１１】
前記相分離させる工程において、前記第１のブロック及び前記第２のブロックは前記一方向に沿って交互に配列されることを特徴とする請求項６記載の半導体記憶装置の製造方法。
【請求項１２】
前記相分離させる工程は、前記ジブロックコポリマーを加熱する工程を有することを特徴とする請求項６〜１１のいずれか１つに記載の半導体記憶装置の製造方法。
【請求項１３】
前記第１のブロックは有機材料からなり、前記第２のブロックは無機材料からなることを特徴とする請求項６〜１２のいずれか１つに記載の半導体記憶装置の製造方法。
【請求項１４】
前記絶縁膜及び前記導電膜は親水性であり、
前記ジブロックコポリマーとして、疎水性である第１の分子、及び、親水性である第２の分子の共重合体を使用することを特徴とする請求項６〜１３のいずれか１つに記載の半導体記憶装置の製造方法。
【請求項１５】
前記ジブロックコポリマーとして、ポリスチレン及びポリエチレンオキサイドの共重合体を使用することを特徴とする請求項６〜１４のいずれか１つに記載の半導体記憶装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２０１３−８７１２（Ｐ２０１３−８７１２Ａ）
【公開日】平成２５年１月１０日（２０１３．１．１０）
【国際特許分類】
【出願番号】特願２０１１−１３８３８７（Ｐ２０１１−１３８３８７）
【出願日】平成２３年６月２２日（２０１１．６．２２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年１月１０日（２０１３．１．１０）
【国際特許分類】
【出願日】平成２３年６月２２日（２０１１．６．２２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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