半導体集積回路
【課題】挿入する遅延回路が不要であるときは切り離す場合を含みホールド時間確保用に挿入する遅延量を最適値に修正する機構を備えた半導体集積回路を得ること。
【解決手段】組み合わせ論理回路２の出力側に配置されるＦＦ４でのホールド時間を修正する制御回路として、設定遅延値、製造後のテストでの測定遅延値や実使用条件で定まる遅延値などを指定する制御信号ＣＴＲＬを供給するセレクタ５と、組み合わせ論理回路２の入力側に配置されるＦＦ１から前記出力側に配置されるＦＦ４に至る信号経路に挿入され、制御信号ＣＴＲＬの指示に従って、異なる遅延値を生成し、また前記信号経路から離脱できる構成の低電力最適遅延回路３とを備えている。これによって、挿入するホールド時間確保用の遅延量を最適値に設定し、また低消費電力化を図ることができる。
【解決手段】組み合わせ論理回路２の出力側に配置されるＦＦ４でのホールド時間を修正する制御回路として、設定遅延値、製造後のテストでの測定遅延値や実使用条件で定まる遅延値などを指定する制御信号ＣＴＲＬを供給するセレクタ５と、組み合わせ論理回路２の入力側に配置されるＦＦ１から前記出力側に配置されるＦＦ４に至る信号経路に挿入され、制御信号ＣＴＲＬの指示に従って、異なる遅延値を生成し、また前記信号経路から離脱できる構成の低電力最適遅延回路３とを備えている。これによって、挿入するホールド時間確保用の遅延量を最適値に設定し、また低消費電力化を図ることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ホールド時間確保用遅延回路が挿入される半導体集積回路に関するものである。
【背景技術】
【０００２】
半導体集積回路（ＬＳＩ）では、組み合わせ論理回路の入力側と出力側とにフリップフロップがそれぞれ配置されるが、組み合わせ論理回路を経由した両フリップフロップ間の信号経路に、異なる遅延値を持った複数の遅延回路を含むダミーの遅延補償回路を予め埋め込んでおき、レイアウト設計後のタイミング解析において、両フリップフロップ間でのクロック遅延差（クロック・スキュー）と信号遅延量とを求め、両フリップフロップ間のホールド時間にタイミングエラーが生じた場合に、適切な遅延値を持った遅延回路をダミーの遅延補償回路の中から選択して信号経路に挿入できるようにし、出力側に設けてあるフリップフロップのホールド時間を満たすようにしている（例えば特許文献１）。
【０００３】
【特許文献１】特開平１０−１５４７９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところが、レイアウト設計後の回路シミュレーションでは、製造ばらつき、温度、電圧などをパラメータとするが、製品仕様を満たすように全項目最悪条件を設定している。したがって、従来では、大半のＬＳＩがホールド時間を満たすための遅延素子を過剰に挿入した状態で製造されている。
【０００５】
また、プロセスの微細化、低電圧化に伴い、配線遅延とゲート遅延との最悪条件が異なるので、同一チップ内での製造ばらつきによるゲート遅延に差が生ずる。その結果、さらに厳しい条件での回路シミュレーションを行うことになるので、益々上記の遅延素子が過剰に挿入されたＬＳＩが製造される状況になっている。
【０００６】
しかし、このような過剰の遅延素子は、ＬＳＩの動作には不要であり、無駄な電力消費を生じていることになる。
【０００７】
この発明は、上記に鑑みてなされたものであり、挿入する遅延回路が不要であるときは切り離す場合を含みホールド時間確保用に挿入する遅延量を最適値に修正する機構を備えた半導体集積回路を得ることを目的とする。
【０００８】
また、この発明は、ホールド時間確保用に挿入する遅延回路が不要であるときは切り離す機構を備えた半導体集積回路を得ることを目的とする。
【課題を解決するための手段】
【０００９】
上述した目的を達成するために、この発明にかかる半導体集積回路は、組み合わせ論理回路の出力側に配置されるフリップフロップでのホールド時間を修正する制御回路として、設定遅延値、製造後のテストでの測定遅延値や実使用条件で定まる遅延値などを指定する制御信号を供給する供給手段と、前記組み合わせ論理回路の入力側に配置されるフリップフロップから前記出力側に配置されるフリップフロップに至る信号経路に挿入され、前記制御信号の指示に従って、異なる遅延値を生成し、また前記遅延値の生成に関与するトランジスタをオフ動作させるなどして前記信号経路から離脱できる構成を含む遅延値生成手段とを備えたことを特徴とする。
【００１０】
この発明によれば、ホールド時間確保用に挿入する遅延量を、設定値に設定できる他、製造時の状況や実使用時の状況に応じて最適値に修正することができ、また、挿入する遅延回路が不要であるときは切り離すことができる。したがって、ホールド時間確保用遅延回路が挿入される半導体集積回路の低消費電力化を図ることができる。
【発明の効果】
【００１１】
この発明によれば、ホールド時間確保用に挿入する遅延回路が不要である場合はそれを切り離すことができるので、無駄な電力消費の発生を防止できるという効果を奏する。
【発明を実施するための最良の形態】
【００１２】
以下に図面を参照して、この発明にかかる半導体集積回路装置の好適な実施の形態を詳細に説明する。
【００１３】
実施の形態１．
図１は、この発明の実施の形態１による半導体集積回路の構成を示すブロック図である。図１において、組み合わせ論理回路２の入力側にはフリップフロップ（ＦＦ）１が配置され、出力側にはフリップフロップ（ＦＦ）４が配置される。ＦＦ１とＦＦ２は、共通のクロックＣＬＫを受けてホールド動作を行うようになっている。
【００１４】
そして、この実施の形態１による低電力最適遅延回路３が、ＦＦ１から組み合わせ論理回路２を経由してＦＦ４に至る信号経路に、図１に示す例では、組み合わせ論理回路２とＦＦ４との間に挿入配置されている。
【００１５】
この低電力最適遅延回路３は、例えば図２に示すように構成されるが、セレクタ５からのコントロール信号ＣＴＲＬの値に応じて遅延値を変更することができ、かつ遅延値を小さくするときは信号経路から離脱して低消費電力を実現する回路である。
【００１６】
セレクタ５の切替入力端には、メモリ／レジスタ６の出力と外部端子７とが接続され、外部から与えられるセレクト信号によって、いずれか一方を選択してコントロール信号ＣＴＲＬとするようになっている。メモリ／レジスタ６は、ＥＰＲＯＭなどのメモリとレジスタ回路のいずれか一方で構成される。
【００１７】
図２は、図１に示す低電力最適遅延回路３の構成例を示す回路図である。図１に示す低電力最適遅延回路３は、例えば図２に示すように、ＮＭＯＳトランジスタ８と容量素子９の直列回路を、信号の入力端ＩＮと出力端ＯＵＴとを繋ぐ信号ラインと接地（ＧＮＤ）との間に配置した簡単な構成によっても実現することができる。
【００１８】
ＮＭＯＳトランジスタ８のソース電極は信号ラインに接続され、ドレイン電極は容量素子９を介して接地（ＧＮＤ）に接続され、ゲート電極に上記したコントロール信号ＣＴＲＬが印加される構成である。
【００１９】
この構成によれば、コントロール信号ＣＴＲＬによってＮＭＯＳトランジスタ８のゲート電圧を制御してドレイン容量を変える、つまり遅延量を変更することができる。また、ＮＭＯＳトランジスタ８をオフ動作させることで、当該低電力最適遅延回路３を信号ラインから切り離し、低消費電力化を図ることができる。
【００２０】
次に、図３を参照して、低電力最適遅延回路３の制御方法について説明する。図３は、不要な電力消費を抑える動作を説明するフローチャートである。低電力最適遅延回路３が持つ遅延値は、ＥＤＡ（Electronic Design Automation）シミュレーションによって、ＦＦ４でのホールド時間を満たすように設定され、対応するコントロール信号ＣＴＲＬの値が設定されている。
【００２１】
このような状態において、図３において、製造後のテスト時に、プロセス仕上がりの測定を行ってデバイスの仕上がりテストを行い、実際のホールド時間を満たす遅延値を測定する（ステップＳＴ１）。すなわち、プロセス仕上がりの測定では、ウェハ毎、チップ毎のバッファチェーン、リングオシレータ等の回路の遅延値を測定する。そして、この測定値がＥＤＡシミュレーション値（設定値）と同じか否かを調べる（ステップＳＴ２）。
【００２２】
測定値が設定値と同じであれば（ステップＳＴ２：Ｙｅｓ）、低電力最適遅延回路３には、メモリ／レジスタ６に設定されている、あるいは、外部端子７から入力される設定された遅延値を持つようするコントロール信号ＣＴＲＬが入力される。
【００２３】
一方、測定値が設定値と同じでない場合（ステップＳＴ２：Ｎｏ）は、種々の状況が考えられるが、例えば、実際に測定したところ、設定値よりも小さくてよいことが判明する場合がある。また、設計時に想定していた使用条件（電源電圧、温度）が例えば低電圧、高温で使用する条件に変更される場合が生ずる。低電圧、高温で使用する場合には、デバイスの遅延時間は増大するので、ホールド時間を満たすために挿入した遅延回路の一部または全部が不要になる場合がある。
【００２４】
そこで、そのような状況に備えるために、不要なホールド時間確保挿入遅延量を測定結果からの換算によって算出し（ステップＳＴ３）、低電力最適遅延回路３にその算出した遅延量を持たせるようにするコントロール信号ＣＴＲＬの値を、メモリ／レジスタ６に設定にしておいて読み出せるようにしておく、あるいは、外部端子７から入力できるようにしておく（ステップＳＴ４）。
【００２５】
これによって、実際に必要な遅延量が設定値よりも小さくてよい場合には、低電力最適遅延回路３に、図２に示す例で言えば、ＮＭＯＳトランジスタ８のゲート電圧を所定値に下げるコントロール信号ＣＴＲＬを与えることで、付加容量を減らし、つまり遅延量を設定値よりも小さい値に変更し、不要な電力消費を抑えることができる。
【００２６】
また、デバイスを低電圧、高温で使用することになった場合には、低電力最適遅延回路３に、図２に示す例で言えば、ＮＭＯＳトランジスタ８をオフ動作させるコントロール信号ＣＴＲＬを与えることで、低電力最適遅延回路３を切り離し、不要な電力消費を抑えることができる。
【００２７】
このように、実施の形態１によれば、組み合わせ論理回路の入力側と出力側とにそれぞれ設けられるフリップフロップ間の信号経路に挿入するホールド時間確保用の遅延回路を異なる遅延時間を生成でき、また信号経路から離脱できるように構成し、それを製造後のテストで得られた測定値や実際の使用条件に応じて制御できるようにしたので、最適な遅延量を挿入することができ、不要な電力消費を抑えることができる。
【００２８】
実施の形態２．
図４は、この発明の実施の形態２による半導体集積回路の構成を示すブロック図である。なお、図４では、図１（実施の形態１）に示した構成要素と同一ないしは同等である構成要素には同一の符号が付されている。ここでは、この実施の形態２に関わる部分を中心に説明する。
【００２９】
図４に示すように、この実施の形態２による半導体集積回路では、図１（実施の形態１）に示した構成において、低電力最適遅延回路３に代えて分離可能低電力最適遅延回路１０が設けられている。
【００３０】
図５は、分離可能低電力最適遅延回路１０の構成例を示す回路図である。図５に示すように、分離可能低電力最適遅延回路１０は、コントロール信号ＣＴＲＬによって制御される２つのセレクタ１１，１２と、セレクタ１１，１２間に配置されるホールド時間確保用の遅延回路１３とで構成されている。
【００３１】
セレクタ１１では、データ入力端子Ａが図４で示す組み合わせ論理回路２からの信号の入力端ＩＮであり、データ入力端子Ｂが接地（ＧＮＤ）に接続され、セレクタ端子Ｓにコントロール信号ＣＴＲＬが入力され、出力端子Ｏが遅延回路１３の入力端に接続されている。なお、データ入力端子Ｂは電源に接続するようにしてもよい。
【００３２】
また、セレクタ１２では、データ入力端子Ｂが図４で示す組み合わせ論理回路２からの信号の入力端ＩＮであり、データ入力端子Ａに遅延回路１３の出力端が接続され、セレクタ端子Ｓにコントロール信号ＣＴＲＬが入力され、出力端子が図４で示すＦＦ４への信号出力端ＯＵＴになっている。
【００３３】
コントロール信号ＣＴＲＬは２値のレベル信号である。コントロール信号ＣＴＲＬが、例えばＨレベルであるときは、セレクタ１１，１２は共にデータ入力端子Ａを選択し、Ｌレベルであるときは、セレクタ１１，１２は共にデータ入力端子Ｂを選択するようになっている。
【００３４】
遅延回路１３は、ＦＦ４でのホールド時間を満たす最悪のケースでのＥＤＡシミュレーションによって決定された遅延量を実現するのに必要な所定数のバッファ（遅延素子）の直列回路で構成される。図４では２つバッファの直列回路としている。
【００３５】
以上の構成において、ＦＦ４でのホールド時間を満たす遅延補償が必要であると判断される場合は、コントロール信号ＣＴＲＬはＨレベルになる。これによって、セレクタ１１，１２では、データ入力端子Ａを選択するので、セレクタ１１のデータ入力端子Ａに入力する組み合わせ論理回路２からの信号は、遅延回路１３を経由してセレクタ１２のデータ入力端子Ａに到達し、ＦＦ４のデータ入力端に入る。遅延回路１３での遅延操作によってＦＦ４でのホールド時間が満たされる。
【００３６】
一方、デバイスの製造仕上がりや、使用条件（電源電圧、温度）の変更など、実デバイスの状況や使用条件によって、遅延回路１３での遅延操作が不要と判断される場合は、コントロール信号ＣＴＲＬはＬレベルになる。これによって、セレクタ１１，１２では、データ入力端子Ｂを選択するので、セレクタ１１ではデータ入力端子Ｂから遅延回路１３の入力端に接地電位または電源電位が供給される。そして、セレクタ１２では、データ入力端子Ａに入力する組み合わせ論理回路２からの信号を選択してＦＦ４のデータ入力端に伝達する。
【００３７】
すなわち、遅延回路１３での遅延操作が不要と判断される場合は、組み合わせ論理回路２の出力は、遅延回路１３を経由せず直接ＦＦ４のデータ入力端に入るので、ＦＦ４でのホールド時間が満たされる。この場合、遅延回路１３では、入力端が接地電位または電源電位に固定されるので、不要な電力消費は生じない。
【００３８】
このように、実施の形態２によれば、設定された遅延値を生成する遅延回路と、その遅延回路を組み合わせ論理回路の入力側と出力側とにそれぞれ設けられるフリップフロップ間の信号経路に挿入し、またそれを挿入しないでバイパスするときは遅延回路の入力側を固定電位に設定する挿入制御回路を設け、その挿入制御回路を製造後のテストで得られた測定値や実際の使用条件に応じて制御できるようにしたので、ＥＤＡシミュレーションによって設定された遅延量を挿入することができ、また製造時の状況や実使用の状況によっては不要な電力消費を抑えることができる。
【００３９】
実施の形態３．
図６は、この発明の実施の形態３による半導体集積回路の構成を示すブロック図である。なお、図６では、図１（実施の形態１）に示した構成要素と同一ないしは同等である構成要素には同一の符号が付されている。ここでは、この実施の形態３に関わる部分を中心に説明する。
【００４０】
図６に示すように、この実施の形態３による半導体集積回路では、図１（実施の形態１）に示した構成において、低電力最適遅延回路３に代えて分離可能低電力最適遅延回路１５が設けられている。
【００４１】
図７は、図６に示す分離可能低電力最適遅延回路１５の構成例を示す回路図である。図７に示すように、分離可能低電力最適遅延回路１５は、図５に示す分離可能低電力最適遅延回路１０において、コントロール信号ＣＴＲＬによって制御される２つのセレクタ１１，１２間に、遅延回路１３に代えて、所定の遅延値を生成でき、かつ動作停止が行える例えば２つのバッファ（ＮＭＯＳトランジスタ１６ａ，ＰＭＯＳトランジスタ１７ａ，ＮＭＯＳトランジスタ１８ａ）（ＮＭＯＳトランジスタ１６ｂ，ＰＭＯＳトランジスタ１７ｂ，ＮＭＯＳトランジスタ１８ｂ）が設けられている。
【００４２】
一方のバッファ（ＮＭＯＳトランジスタ１６ａ，ＰＭＯＳトランジスタ１７ａ，ＮＭＯＳトランジスタ１８ａ）では、電源と接地（ＧＮＤ）との間に、ＮＭＯＳトランジスタ１６ａとＰＭＯＳトランジスタ１７ａとＮＭＯＳトランジスタ１８ａとがこの順序で直列に配置され、電源側のＮＭＯＳトランジスタ１６ａのゲート電極にはコントロール信号ＣＴＲＬが印加され、ＰＭＯＳトランジスタ１７ａとＮＭＯＳトランジスタ１８ａの各ゲート電極にはセレクタ１１の出力信号が印加される。そして、ＰＭＯＳトランジスタ１７ａとＮＭＯＳトランジスタ１８ａの各ドレイン電極は出力端子としてＰＭＯＳトランジスタ１７ａとＮＭＯＳトランジスタ１８ａの各ゲート電極に接続されている。
【００４３】
また、他方のバッファ（ＮＭＯＳトランジスタ１６ｂ，ＰＭＯＳトランジスタ１７ｂ，ＮＭＯＳトランジスタ１８ｂ）では、電源と接地（ＧＮＤ）との間に、ＮＭＯＳトランジスタ１６ｂとＰＭＯＳトランジスタ１７ｂとＮＭＯＳトランジスタ１８ｂとがこの順序で直列に配置され、電源側のＮＭＯＳトランジスタ１６ｂのゲート電極にはコントロール信号ＣＴＲＬが印加され、ＰＭＯＳトランジスタ１７ｂとＮＭＯＳトランジスタ１８ｂの各ドレイン電極は出力端子としてセレクタ１２のデータ入力端子Ａに接続されている。
【００４４】
要するに、図５に示す分離可能低電力最適遅延回路１０における遅延回路１３を構成する２つのバッファは、電源と接地（ＧＮＤ）との間に直列に配置したＰＭＯＳトランジスタとＮＭＯＳトランジスタとで構成されるが、この実施の形態３では、ＰＭＯＳトランジスタのソース電極と電源との間にＮＭＯＳトランジスタを挿入し、それをコントロール信号ＣＴＲＬでオン・オフ制御するようにしたのである。
【００４５】
すなわち、以上の構成において、ＦＦ４でのホールド時間を満たす遅延補償が必要であると判断される場合は、実施の形態２と同様にコントロール信号ＣＴＲＬはＨレベルになる。これによって、ＮＭＯＳトランジスタ１６ａ，１６ｂが共にオン動作を行うので、バッファ（ＰＭＯＳトランジスタ１７ａとＮＭＯＳトランジスタ１８ａ）（ＰＭＯＳトランジスタ１７ｂとＮＭＯＳトランジスタ１８ｂ）では電源が供給され、所定の遅延量を与えるバッファ動作が行われる。この場合の遅延量は最悪ケースを想定した所定値である。
【００４６】
一方、デバイスの製造仕上がりや、使用条件（電源電圧、温度）の変更など、実デバイスの状況や使用条件によって、バッファ（ＰＭＯＳトランジスタ１７ａとＮＭＯＳトランジスタ１８ａ）（ＰＭＯＳトランジスタ１７ｂとＮＭＯＳトランジスタ１８ｂ）での遅延操作が不要と判断される場合は、実施の形態２と同様にコントロール信号ＣＴＲＬはＬレベルになる。これによって、ＮＭＯＳトランジスタ１６ａ，１６ｂが共にオフ動作を行うので、バッファ（ＰＭＯＳトランジスタ１７ａとＮＭＯＳトランジスタ１８ａ）（ＰＭＯＳトランジスタ１７ｂとＮＭＯＳトランジスタ１８ｂ）は電源の供給が絶たれ停止状態になる。このときには、バッファ（ＰＭＯＳトランジスタ１７ａとＮＭＯＳトランジスタ１８ａ）（ＰＭＯＳトランジスタ１７ｂとＮＭＯＳトランジスタ１８ｂ）でのリーク電流はほぼゼロとなる。
【００４７】
つまり、実施の形態３によれば、ホールド時間を満たす遅延操作が必要である場合は、実施の形態２と同様に、ＥＤＡシミュレーションによって設定された遅延量を挿入することができ、ホールド時間を満たす遅延操作が不要の場合には、実施の形態２の効果に加えて、動作時電力とともに待機時電力も削減することができる。
【００４８】
なお、実施の形態３では、電源と接地（ＧＮＤ）との間に直列に配置したＰＭＯＳトランジスタとＮＭＯＳトランジスタとで構成されるバッファの電源側にＮＭＯＳトランジスタを挿入したが、コントロール信号ＣＴＲＬは極性を反転することができるので、ＰＭＯＳトランジスタを挿入してもよい。また、接地（ＧＮＤ）側にＰＭＯＳトランジスタまたはＮＭＯＳトランジスタを挿入することでもよい。
【００４９】
実施の形態４．
図８は、この発明の実施の形態４による半導体集積回路の構成を示すブロック図である。この実施の形態４では、実施の形態２または３をスキャン経路でのホールド時間確保に適用した場合の構成例が示されている。
【００５０】
すなわち、図８において、スキャン経路の入力側に配置されるスキャンＦＦ２０と、スキャン経路の入力側に配置されるスキャンＦＦ２１は、入力端子として、それぞれ、データ信号Ｄの入力端子と、スキャンデータ信号ＳＩの入力端子と、スキャンモード信号ＳＭの入力端子とを備えている。
【００５１】
スキャンモード信号がＨレベルであるときは、スキャンモードの指示を示す。この場合には、スキャンＦＦ２０，２１は、スキャンデータ信号ＳＩを選択する。スキャンモード信号がＬレベルであるときは、通常動作モードの指示を示す。この場合には、スキャンＦＦ２０，２１は、データ信号Ｄを選択するようになっている。
【００５２】
スキャンＦＦ２０，２１は、同じクロック信号ＣＬＫで動作する。スキャンＦＦ２０では、外部から、データ信号Ｄとスキャンデータ信号ＳＩとスキャンモード信号ＳＭとが入力され、出力信号Ｑ１は、組み合わせ論理回路Ｏ１と分離可能低電力最適遅延回路２２とに入力される。組み合わせ論理回路Ｏ１の出力信号は外部に送出される。分離可能低電力最適遅延回路２２は、実施の形態２で示した分離可能低電力最適遅延回路１０と実施の形態２で示した分離可能低電力最適遅延回路１５のいずれか一方である。
【００５３】
スキャンＦＦ２１では、外部の組み合わせ論理回路Ｉ２の出力信号がデータ信号Ｄとして入力され、分離可能低電力最適遅延回路２２の出力信号がスキャンデータ信号ＳＩとして入力され、コントロール信号ＣＴＲＬがスキャンモード信号ＳＭとして入力される。出力信号Ｑ２は、外部に送出される。なお、外部の組み合わせ論理回路Ｉ２の入力信号は、スキャンＦＦ２０の出力信号Ｑ１であると考えてもよい。
【００５４】
以上の構成において、コントロール信号ＣＴＲＬがＨレベルであるときは、スキャンＦＦ２１では、Ｈレベルのスキャンモード信号が入力したことになるので、スキャンＦＦ２１では、分離可能低電力最適遅延回路２２の出力信号がスキャンデータ信号ＳＩとして入力される。
【００５５】
この場合、分離可能低電力最適遅延回路２２では、実施の形態２，３にて説明したようにコントロール信号ＣＴＲＬがＨレベルであるときは、所定の遅延操作が行われる。したがって、スキャンモード時である場合には、スキャンＦＦ２１でのホールド時間を確保することができる。
【００５６】
一方、コントロール信号ＣＴＲＬがＬレベルであるときは、スキャンＦＦ２１では、Ｌレベルのスキャンモード信号が入力したことになるので、スキャンＦＦ２１では、外部の組み合わせ論理回路Ｉ２の出力信号がデータ信号Ｄとして入力される。
【００５７】
この場合、分離可能低電力最適遅延回路２２では、実施の形態２，３にて説明したようにコントロール信号ＣＴＲＬがＬレベルであるときは、スキャン経路から切り離す操作が行われる。したがって、通常動作モード時である場合には、不要な電力消費を削減することができる。
【００５８】
このように、実施の形態４によれば、実施の形態２または３に示した分離可能低電力最適遅延回路をスキャン経路内に配置し、スキャン経路の出力側に配置されるスキャンＦＦへのスキャンデータ信号として分離可能低電力最適遅延回路の出力信号を用い、スキャンモード信号として実施の形態２または３に示したコントロール信号を用いるだけで、スキャンモード時での出力側スキャンＦＦのホールド時間確保と通常動作時の低消費電力化とを実現することができ、設計の容易化を図ることができる。
【００５９】
なお、実施の形態４では、マルチプレクススキャン設計方式への適用例を示したが、その他のスキャン設計方式にも同様に適用できることは言うまでもない。
【産業上の利用可能性】
【００６０】
以上のように、この発明にかかる半導体集積回路は、ホールド時間確保用に挿入する遅延回路が不要である場合はそれを切り離して無駄な電力消費が生ずるのを防止するのに有用である。
【図面の簡単な説明】
【００６１】
【図１】この発明の実施の形態１による半導体集積回路の構成を示すブロック図である。
【図２】図１に示す低電力最適遅延回路の構成例を示す回路図である。
【図３】不要な電力消費を抑える動作を説明するフローチャートである。
【図４】この発明の実施の形態２による半導体集積回路の構成を示すブロック図である。
【図５】図４に示す分離可能低電力最適遅延回路の構成例を示す回路図である。
【図６】この発明の実施の形態３による半導体集積回路の構成を示すブロック図である。
【図７】図６に示す分離可能低電力最適遅延回路の構成例を示す回路図である。
【図８】この発明の実施の形態４による半導体集積回路の構成を示すブロック図である。
【符号の説明】
【００６２】
１，４ フリップフロップ（ＦＦ）
２ 組み合わせ論理回路
３ 低電力最適遅延回路
５ セレクタ
６ メモリ／レジスタ
７ 外部端子
８ ＮＭＯＳトランジスタ
９ 容量素子
１０，１５，２２ 分離可能低電力最適遅延回路
１１，１２ セレクタ
１３ 遅延回路
１６ａ，１６ｂ ＮＭＯＳトランジスタ
１７ａ，１７ｂ ＰＭＯＳトランジスタ
１８ａ，１８ｂ ＮＭＯＳトランジスタ
２０，２１ スキャンフリップフロップ（スキャンＦＦ）
【技術分野】
【０００１】
この発明は、ホールド時間確保用遅延回路が挿入される半導体集積回路に関するものである。
【背景技術】
【０００２】
半導体集積回路（ＬＳＩ）では、組み合わせ論理回路の入力側と出力側とにフリップフロップがそれぞれ配置されるが、組み合わせ論理回路を経由した両フリップフロップ間の信号経路に、異なる遅延値を持った複数の遅延回路を含むダミーの遅延補償回路を予め埋め込んでおき、レイアウト設計後のタイミング解析において、両フリップフロップ間でのクロック遅延差（クロック・スキュー）と信号遅延量とを求め、両フリップフロップ間のホールド時間にタイミングエラーが生じた場合に、適切な遅延値を持った遅延回路をダミーの遅延補償回路の中から選択して信号経路に挿入できるようにし、出力側に設けてあるフリップフロップのホールド時間を満たすようにしている（例えば特許文献１）。
【０００３】
【特許文献１】特開平１０−１５４７９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところが、レイアウト設計後の回路シミュレーションでは、製造ばらつき、温度、電圧などをパラメータとするが、製品仕様を満たすように全項目最悪条件を設定している。したがって、従来では、大半のＬＳＩがホールド時間を満たすための遅延素子を過剰に挿入した状態で製造されている。
【０００５】
また、プロセスの微細化、低電圧化に伴い、配線遅延とゲート遅延との最悪条件が異なるので、同一チップ内での製造ばらつきによるゲート遅延に差が生ずる。その結果、さらに厳しい条件での回路シミュレーションを行うことになるので、益々上記の遅延素子が過剰に挿入されたＬＳＩが製造される状況になっている。
【０００６】
しかし、このような過剰の遅延素子は、ＬＳＩの動作には不要であり、無駄な電力消費を生じていることになる。
【０００７】
この発明は、上記に鑑みてなされたものであり、挿入する遅延回路が不要であるときは切り離す場合を含みホールド時間確保用に挿入する遅延量を最適値に修正する機構を備えた半導体集積回路を得ることを目的とする。
【０００８】
また、この発明は、ホールド時間確保用に挿入する遅延回路が不要であるときは切り離す機構を備えた半導体集積回路を得ることを目的とする。
【課題を解決するための手段】
【０００９】
上述した目的を達成するために、この発明にかかる半導体集積回路は、組み合わせ論理回路の出力側に配置されるフリップフロップでのホールド時間を修正する制御回路として、設定遅延値、製造後のテストでの測定遅延値や実使用条件で定まる遅延値などを指定する制御信号を供給する供給手段と、前記組み合わせ論理回路の入力側に配置されるフリップフロップから前記出力側に配置されるフリップフロップに至る信号経路に挿入され、前記制御信号の指示に従って、異なる遅延値を生成し、また前記遅延値の生成に関与するトランジスタをオフ動作させるなどして前記信号経路から離脱できる構成を含む遅延値生成手段とを備えたことを特徴とする。
【００１０】
この発明によれば、ホールド時間確保用に挿入する遅延量を、設定値に設定できる他、製造時の状況や実使用時の状況に応じて最適値に修正することができ、また、挿入する遅延回路が不要であるときは切り離すことができる。したがって、ホールド時間確保用遅延回路が挿入される半導体集積回路の低消費電力化を図ることができる。
【発明の効果】
【００１１】
この発明によれば、ホールド時間確保用に挿入する遅延回路が不要である場合はそれを切り離すことができるので、無駄な電力消費の発生を防止できるという効果を奏する。
【発明を実施するための最良の形態】
【００１２】
以下に図面を参照して、この発明にかかる半導体集積回路装置の好適な実施の形態を詳細に説明する。
【００１３】
実施の形態１．
図１は、この発明の実施の形態１による半導体集積回路の構成を示すブロック図である。図１において、組み合わせ論理回路２の入力側にはフリップフロップ（ＦＦ）１が配置され、出力側にはフリップフロップ（ＦＦ）４が配置される。ＦＦ１とＦＦ２は、共通のクロックＣＬＫを受けてホールド動作を行うようになっている。
【００１４】
そして、この実施の形態１による低電力最適遅延回路３が、ＦＦ１から組み合わせ論理回路２を経由してＦＦ４に至る信号経路に、図１に示す例では、組み合わせ論理回路２とＦＦ４との間に挿入配置されている。
【００１５】
この低電力最適遅延回路３は、例えば図２に示すように構成されるが、セレクタ５からのコントロール信号ＣＴＲＬの値に応じて遅延値を変更することができ、かつ遅延値を小さくするときは信号経路から離脱して低消費電力を実現する回路である。
【００１６】
セレクタ５の切替入力端には、メモリ／レジスタ６の出力と外部端子７とが接続され、外部から与えられるセレクト信号によって、いずれか一方を選択してコントロール信号ＣＴＲＬとするようになっている。メモリ／レジスタ６は、ＥＰＲＯＭなどのメモリとレジスタ回路のいずれか一方で構成される。
【００１７】
図２は、図１に示す低電力最適遅延回路３の構成例を示す回路図である。図１に示す低電力最適遅延回路３は、例えば図２に示すように、ＮＭＯＳトランジスタ８と容量素子９の直列回路を、信号の入力端ＩＮと出力端ＯＵＴとを繋ぐ信号ラインと接地（ＧＮＤ）との間に配置した簡単な構成によっても実現することができる。
【００１８】
ＮＭＯＳトランジスタ８のソース電極は信号ラインに接続され、ドレイン電極は容量素子９を介して接地（ＧＮＤ）に接続され、ゲート電極に上記したコントロール信号ＣＴＲＬが印加される構成である。
【００１９】
この構成によれば、コントロール信号ＣＴＲＬによってＮＭＯＳトランジスタ８のゲート電圧を制御してドレイン容量を変える、つまり遅延量を変更することができる。また、ＮＭＯＳトランジスタ８をオフ動作させることで、当該低電力最適遅延回路３を信号ラインから切り離し、低消費電力化を図ることができる。
【００２０】
次に、図３を参照して、低電力最適遅延回路３の制御方法について説明する。図３は、不要な電力消費を抑える動作を説明するフローチャートである。低電力最適遅延回路３が持つ遅延値は、ＥＤＡ（Electronic Design Automation）シミュレーションによって、ＦＦ４でのホールド時間を満たすように設定され、対応するコントロール信号ＣＴＲＬの値が設定されている。
【００２１】
このような状態において、図３において、製造後のテスト時に、プロセス仕上がりの測定を行ってデバイスの仕上がりテストを行い、実際のホールド時間を満たす遅延値を測定する（ステップＳＴ１）。すなわち、プロセス仕上がりの測定では、ウェハ毎、チップ毎のバッファチェーン、リングオシレータ等の回路の遅延値を測定する。そして、この測定値がＥＤＡシミュレーション値（設定値）と同じか否かを調べる（ステップＳＴ２）。
【００２２】
測定値が設定値と同じであれば（ステップＳＴ２：Ｙｅｓ）、低電力最適遅延回路３には、メモリ／レジスタ６に設定されている、あるいは、外部端子７から入力される設定された遅延値を持つようするコントロール信号ＣＴＲＬが入力される。
【００２３】
一方、測定値が設定値と同じでない場合（ステップＳＴ２：Ｎｏ）は、種々の状況が考えられるが、例えば、実際に測定したところ、設定値よりも小さくてよいことが判明する場合がある。また、設計時に想定していた使用条件（電源電圧、温度）が例えば低電圧、高温で使用する条件に変更される場合が生ずる。低電圧、高温で使用する場合には、デバイスの遅延時間は増大するので、ホールド時間を満たすために挿入した遅延回路の一部または全部が不要になる場合がある。
【００２４】
そこで、そのような状況に備えるために、不要なホールド時間確保挿入遅延量を測定結果からの換算によって算出し（ステップＳＴ３）、低電力最適遅延回路３にその算出した遅延量を持たせるようにするコントロール信号ＣＴＲＬの値を、メモリ／レジスタ６に設定にしておいて読み出せるようにしておく、あるいは、外部端子７から入力できるようにしておく（ステップＳＴ４）。
【００２５】
これによって、実際に必要な遅延量が設定値よりも小さくてよい場合には、低電力最適遅延回路３に、図２に示す例で言えば、ＮＭＯＳトランジスタ８のゲート電圧を所定値に下げるコントロール信号ＣＴＲＬを与えることで、付加容量を減らし、つまり遅延量を設定値よりも小さい値に変更し、不要な電力消費を抑えることができる。
【００２６】
また、デバイスを低電圧、高温で使用することになった場合には、低電力最適遅延回路３に、図２に示す例で言えば、ＮＭＯＳトランジスタ８をオフ動作させるコントロール信号ＣＴＲＬを与えることで、低電力最適遅延回路３を切り離し、不要な電力消費を抑えることができる。
【００２７】
このように、実施の形態１によれば、組み合わせ論理回路の入力側と出力側とにそれぞれ設けられるフリップフロップ間の信号経路に挿入するホールド時間確保用の遅延回路を異なる遅延時間を生成でき、また信号経路から離脱できるように構成し、それを製造後のテストで得られた測定値や実際の使用条件に応じて制御できるようにしたので、最適な遅延量を挿入することができ、不要な電力消費を抑えることができる。
【００２８】
実施の形態２．
図４は、この発明の実施の形態２による半導体集積回路の構成を示すブロック図である。なお、図４では、図１（実施の形態１）に示した構成要素と同一ないしは同等である構成要素には同一の符号が付されている。ここでは、この実施の形態２に関わる部分を中心に説明する。
【００２９】
図４に示すように、この実施の形態２による半導体集積回路では、図１（実施の形態１）に示した構成において、低電力最適遅延回路３に代えて分離可能低電力最適遅延回路１０が設けられている。
【００３０】
図５は、分離可能低電力最適遅延回路１０の構成例を示す回路図である。図５に示すように、分離可能低電力最適遅延回路１０は、コントロール信号ＣＴＲＬによって制御される２つのセレクタ１１，１２と、セレクタ１１，１２間に配置されるホールド時間確保用の遅延回路１３とで構成されている。
【００３１】
セレクタ１１では、データ入力端子Ａが図４で示す組み合わせ論理回路２からの信号の入力端ＩＮであり、データ入力端子Ｂが接地（ＧＮＤ）に接続され、セレクタ端子Ｓにコントロール信号ＣＴＲＬが入力され、出力端子Ｏが遅延回路１３の入力端に接続されている。なお、データ入力端子Ｂは電源に接続するようにしてもよい。
【００３２】
また、セレクタ１２では、データ入力端子Ｂが図４で示す組み合わせ論理回路２からの信号の入力端ＩＮであり、データ入力端子Ａに遅延回路１３の出力端が接続され、セレクタ端子Ｓにコントロール信号ＣＴＲＬが入力され、出力端子が図４で示すＦＦ４への信号出力端ＯＵＴになっている。
【００３３】
コントロール信号ＣＴＲＬは２値のレベル信号である。コントロール信号ＣＴＲＬが、例えばＨレベルであるときは、セレクタ１１，１２は共にデータ入力端子Ａを選択し、Ｌレベルであるときは、セレクタ１１，１２は共にデータ入力端子Ｂを選択するようになっている。
【００３４】
遅延回路１３は、ＦＦ４でのホールド時間を満たす最悪のケースでのＥＤＡシミュレーションによって決定された遅延量を実現するのに必要な所定数のバッファ（遅延素子）の直列回路で構成される。図４では２つバッファの直列回路としている。
【００３５】
以上の構成において、ＦＦ４でのホールド時間を満たす遅延補償が必要であると判断される場合は、コントロール信号ＣＴＲＬはＨレベルになる。これによって、セレクタ１１，１２では、データ入力端子Ａを選択するので、セレクタ１１のデータ入力端子Ａに入力する組み合わせ論理回路２からの信号は、遅延回路１３を経由してセレクタ１２のデータ入力端子Ａに到達し、ＦＦ４のデータ入力端に入る。遅延回路１３での遅延操作によってＦＦ４でのホールド時間が満たされる。
【００３６】
一方、デバイスの製造仕上がりや、使用条件（電源電圧、温度）の変更など、実デバイスの状況や使用条件によって、遅延回路１３での遅延操作が不要と判断される場合は、コントロール信号ＣＴＲＬはＬレベルになる。これによって、セレクタ１１，１２では、データ入力端子Ｂを選択するので、セレクタ１１ではデータ入力端子Ｂから遅延回路１３の入力端に接地電位または電源電位が供給される。そして、セレクタ１２では、データ入力端子Ａに入力する組み合わせ論理回路２からの信号を選択してＦＦ４のデータ入力端に伝達する。
【００３７】
すなわち、遅延回路１３での遅延操作が不要と判断される場合は、組み合わせ論理回路２の出力は、遅延回路１３を経由せず直接ＦＦ４のデータ入力端に入るので、ＦＦ４でのホールド時間が満たされる。この場合、遅延回路１３では、入力端が接地電位または電源電位に固定されるので、不要な電力消費は生じない。
【００３８】
このように、実施の形態２によれば、設定された遅延値を生成する遅延回路と、その遅延回路を組み合わせ論理回路の入力側と出力側とにそれぞれ設けられるフリップフロップ間の信号経路に挿入し、またそれを挿入しないでバイパスするときは遅延回路の入力側を固定電位に設定する挿入制御回路を設け、その挿入制御回路を製造後のテストで得られた測定値や実際の使用条件に応じて制御できるようにしたので、ＥＤＡシミュレーションによって設定された遅延量を挿入することができ、また製造時の状況や実使用の状況によっては不要な電力消費を抑えることができる。
【００３９】
実施の形態３．
図６は、この発明の実施の形態３による半導体集積回路の構成を示すブロック図である。なお、図６では、図１（実施の形態１）に示した構成要素と同一ないしは同等である構成要素には同一の符号が付されている。ここでは、この実施の形態３に関わる部分を中心に説明する。
【００４０】
図６に示すように、この実施の形態３による半導体集積回路では、図１（実施の形態１）に示した構成において、低電力最適遅延回路３に代えて分離可能低電力最適遅延回路１５が設けられている。
【００４１】
図７は、図６に示す分離可能低電力最適遅延回路１５の構成例を示す回路図である。図７に示すように、分離可能低電力最適遅延回路１５は、図５に示す分離可能低電力最適遅延回路１０において、コントロール信号ＣＴＲＬによって制御される２つのセレクタ１１，１２間に、遅延回路１３に代えて、所定の遅延値を生成でき、かつ動作停止が行える例えば２つのバッファ（ＮＭＯＳトランジスタ１６ａ，ＰＭＯＳトランジスタ１７ａ，ＮＭＯＳトランジスタ１８ａ）（ＮＭＯＳトランジスタ１６ｂ，ＰＭＯＳトランジスタ１７ｂ，ＮＭＯＳトランジスタ１８ｂ）が設けられている。
【００４２】
一方のバッファ（ＮＭＯＳトランジスタ１６ａ，ＰＭＯＳトランジスタ１７ａ，ＮＭＯＳトランジスタ１８ａ）では、電源と接地（ＧＮＤ）との間に、ＮＭＯＳトランジスタ１６ａとＰＭＯＳトランジスタ１７ａとＮＭＯＳトランジスタ１８ａとがこの順序で直列に配置され、電源側のＮＭＯＳトランジスタ１６ａのゲート電極にはコントロール信号ＣＴＲＬが印加され、ＰＭＯＳトランジスタ１７ａとＮＭＯＳトランジスタ１８ａの各ゲート電極にはセレクタ１１の出力信号が印加される。そして、ＰＭＯＳトランジスタ１７ａとＮＭＯＳトランジスタ１８ａの各ドレイン電極は出力端子としてＰＭＯＳトランジスタ１７ａとＮＭＯＳトランジスタ１８ａの各ゲート電極に接続されている。
【００４３】
また、他方のバッファ（ＮＭＯＳトランジスタ１６ｂ，ＰＭＯＳトランジスタ１７ｂ，ＮＭＯＳトランジスタ１８ｂ）では、電源と接地（ＧＮＤ）との間に、ＮＭＯＳトランジスタ１６ｂとＰＭＯＳトランジスタ１７ｂとＮＭＯＳトランジスタ１８ｂとがこの順序で直列に配置され、電源側のＮＭＯＳトランジスタ１６ｂのゲート電極にはコントロール信号ＣＴＲＬが印加され、ＰＭＯＳトランジスタ１７ｂとＮＭＯＳトランジスタ１８ｂの各ドレイン電極は出力端子としてセレクタ１２のデータ入力端子Ａに接続されている。
【００４４】
要するに、図５に示す分離可能低電力最適遅延回路１０における遅延回路１３を構成する２つのバッファは、電源と接地（ＧＮＤ）との間に直列に配置したＰＭＯＳトランジスタとＮＭＯＳトランジスタとで構成されるが、この実施の形態３では、ＰＭＯＳトランジスタのソース電極と電源との間にＮＭＯＳトランジスタを挿入し、それをコントロール信号ＣＴＲＬでオン・オフ制御するようにしたのである。
【００４５】
すなわち、以上の構成において、ＦＦ４でのホールド時間を満たす遅延補償が必要であると判断される場合は、実施の形態２と同様にコントロール信号ＣＴＲＬはＨレベルになる。これによって、ＮＭＯＳトランジスタ１６ａ，１６ｂが共にオン動作を行うので、バッファ（ＰＭＯＳトランジスタ１７ａとＮＭＯＳトランジスタ１８ａ）（ＰＭＯＳトランジスタ１７ｂとＮＭＯＳトランジスタ１８ｂ）では電源が供給され、所定の遅延量を与えるバッファ動作が行われる。この場合の遅延量は最悪ケースを想定した所定値である。
【００４６】
一方、デバイスの製造仕上がりや、使用条件（電源電圧、温度）の変更など、実デバイスの状況や使用条件によって、バッファ（ＰＭＯＳトランジスタ１７ａとＮＭＯＳトランジスタ１８ａ）（ＰＭＯＳトランジスタ１７ｂとＮＭＯＳトランジスタ１８ｂ）での遅延操作が不要と判断される場合は、実施の形態２と同様にコントロール信号ＣＴＲＬはＬレベルになる。これによって、ＮＭＯＳトランジスタ１６ａ，１６ｂが共にオフ動作を行うので、バッファ（ＰＭＯＳトランジスタ１７ａとＮＭＯＳトランジスタ１８ａ）（ＰＭＯＳトランジスタ１７ｂとＮＭＯＳトランジスタ１８ｂ）は電源の供給が絶たれ停止状態になる。このときには、バッファ（ＰＭＯＳトランジスタ１７ａとＮＭＯＳトランジスタ１８ａ）（ＰＭＯＳトランジスタ１７ｂとＮＭＯＳトランジスタ１８ｂ）でのリーク電流はほぼゼロとなる。
【００４７】
つまり、実施の形態３によれば、ホールド時間を満たす遅延操作が必要である場合は、実施の形態２と同様に、ＥＤＡシミュレーションによって設定された遅延量を挿入することができ、ホールド時間を満たす遅延操作が不要の場合には、実施の形態２の効果に加えて、動作時電力とともに待機時電力も削減することができる。
【００４８】
なお、実施の形態３では、電源と接地（ＧＮＤ）との間に直列に配置したＰＭＯＳトランジスタとＮＭＯＳトランジスタとで構成されるバッファの電源側にＮＭＯＳトランジスタを挿入したが、コントロール信号ＣＴＲＬは極性を反転することができるので、ＰＭＯＳトランジスタを挿入してもよい。また、接地（ＧＮＤ）側にＰＭＯＳトランジスタまたはＮＭＯＳトランジスタを挿入することでもよい。
【００４９】
実施の形態４．
図８は、この発明の実施の形態４による半導体集積回路の構成を示すブロック図である。この実施の形態４では、実施の形態２または３をスキャン経路でのホールド時間確保に適用した場合の構成例が示されている。
【００５０】
すなわち、図８において、スキャン経路の入力側に配置されるスキャンＦＦ２０と、スキャン経路の入力側に配置されるスキャンＦＦ２１は、入力端子として、それぞれ、データ信号Ｄの入力端子と、スキャンデータ信号ＳＩの入力端子と、スキャンモード信号ＳＭの入力端子とを備えている。
【００５１】
スキャンモード信号がＨレベルであるときは、スキャンモードの指示を示す。この場合には、スキャンＦＦ２０，２１は、スキャンデータ信号ＳＩを選択する。スキャンモード信号がＬレベルであるときは、通常動作モードの指示を示す。この場合には、スキャンＦＦ２０，２１は、データ信号Ｄを選択するようになっている。
【００５２】
スキャンＦＦ２０，２１は、同じクロック信号ＣＬＫで動作する。スキャンＦＦ２０では、外部から、データ信号Ｄとスキャンデータ信号ＳＩとスキャンモード信号ＳＭとが入力され、出力信号Ｑ１は、組み合わせ論理回路Ｏ１と分離可能低電力最適遅延回路２２とに入力される。組み合わせ論理回路Ｏ１の出力信号は外部に送出される。分離可能低電力最適遅延回路２２は、実施の形態２で示した分離可能低電力最適遅延回路１０と実施の形態２で示した分離可能低電力最適遅延回路１５のいずれか一方である。
【００５３】
スキャンＦＦ２１では、外部の組み合わせ論理回路Ｉ２の出力信号がデータ信号Ｄとして入力され、分離可能低電力最適遅延回路２２の出力信号がスキャンデータ信号ＳＩとして入力され、コントロール信号ＣＴＲＬがスキャンモード信号ＳＭとして入力される。出力信号Ｑ２は、外部に送出される。なお、外部の組み合わせ論理回路Ｉ２の入力信号は、スキャンＦＦ２０の出力信号Ｑ１であると考えてもよい。
【００５４】
以上の構成において、コントロール信号ＣＴＲＬがＨレベルであるときは、スキャンＦＦ２１では、Ｈレベルのスキャンモード信号が入力したことになるので、スキャンＦＦ２１では、分離可能低電力最適遅延回路２２の出力信号がスキャンデータ信号ＳＩとして入力される。
【００５５】
この場合、分離可能低電力最適遅延回路２２では、実施の形態２，３にて説明したようにコントロール信号ＣＴＲＬがＨレベルであるときは、所定の遅延操作が行われる。したがって、スキャンモード時である場合には、スキャンＦＦ２１でのホールド時間を確保することができる。
【００５６】
一方、コントロール信号ＣＴＲＬがＬレベルであるときは、スキャンＦＦ２１では、Ｌレベルのスキャンモード信号が入力したことになるので、スキャンＦＦ２１では、外部の組み合わせ論理回路Ｉ２の出力信号がデータ信号Ｄとして入力される。
【００５７】
この場合、分離可能低電力最適遅延回路２２では、実施の形態２，３にて説明したようにコントロール信号ＣＴＲＬがＬレベルであるときは、スキャン経路から切り離す操作が行われる。したがって、通常動作モード時である場合には、不要な電力消費を削減することができる。
【００５８】
このように、実施の形態４によれば、実施の形態２または３に示した分離可能低電力最適遅延回路をスキャン経路内に配置し、スキャン経路の出力側に配置されるスキャンＦＦへのスキャンデータ信号として分離可能低電力最適遅延回路の出力信号を用い、スキャンモード信号として実施の形態２または３に示したコントロール信号を用いるだけで、スキャンモード時での出力側スキャンＦＦのホールド時間確保と通常動作時の低消費電力化とを実現することができ、設計の容易化を図ることができる。
【００５９】
なお、実施の形態４では、マルチプレクススキャン設計方式への適用例を示したが、その他のスキャン設計方式にも同様に適用できることは言うまでもない。
【産業上の利用可能性】
【００６０】
以上のように、この発明にかかる半導体集積回路は、ホールド時間確保用に挿入する遅延回路が不要である場合はそれを切り離して無駄な電力消費が生ずるのを防止するのに有用である。
【図面の簡単な説明】
【００６１】
【図１】この発明の実施の形態１による半導体集積回路の構成を示すブロック図である。
【図２】図１に示す低電力最適遅延回路の構成例を示す回路図である。
【図３】不要な電力消費を抑える動作を説明するフローチャートである。
【図４】この発明の実施の形態２による半導体集積回路の構成を示すブロック図である。
【図５】図４に示す分離可能低電力最適遅延回路の構成例を示す回路図である。
【図６】この発明の実施の形態３による半導体集積回路の構成を示すブロック図である。
【図７】図６に示す分離可能低電力最適遅延回路の構成例を示す回路図である。
【図８】この発明の実施の形態４による半導体集積回路の構成を示すブロック図である。
【符号の説明】
【００６２】
１，４ フリップフロップ（ＦＦ）
２ 組み合わせ論理回路
３ 低電力最適遅延回路
５ セレクタ
６ メモリ／レジスタ
７ 外部端子
８ ＮＭＯＳトランジスタ
９ 容量素子
１０，１５，２２ 分離可能低電力最適遅延回路
１１，１２ セレクタ
１３ 遅延回路
１６ａ，１６ｂ ＮＭＯＳトランジスタ
１７ａ，１７ｂ ＰＭＯＳトランジスタ
１８ａ，１８ｂ ＮＭＯＳトランジスタ
２０，２１ スキャンフリップフロップ（スキャンＦＦ）
【特許請求の範囲】
【請求項１】
組み合わせ論理回路の出力側に配置されるフリップフロップでのホールド時間を修正する制御回路として、
設定遅延値、製造後のテストでの測定遅延値や実使用条件で定まる遅延値などを指定する制御信号を供給する供給手段と、
前記組み合わせ論理回路の入力側に配置されるフリップフロップから前記出力側に配置されるフリップフロップに至る信号経路に挿入され、前記制御信号の指示に従って、異なる遅延値を生成し、また前記遅延値の生成に関与するトランジスタをオフ動作させるなどして前記信号経路から離脱できる構成を含む遅延値生成手段と、
を備えたことを特徴とする半導体集積回路。
【請求項２】
組み合わせ論理回路の出力側に配置されるフリップフロップでのホールド時間を修正する制御回路として、
設定遅延値を一方の信号レベルで指示し、製造後のテストでの測定遅延値や実使用条件で定まる遅延値を他方の信号レベルで指示する制御信号を供給する供給手段と、
所定の遅延値を持つ遅延手段と、
前記制御信号が、前記一方の信号レベルであるときは前記遅延手段を前記組み合わせ論理回路の入力側に配置されるフリップフロップから前記出力側に配置されるフリップフロップに至る信号経路に挿入し、前記他方の信号レベルであるときは前記遅延手段を挿入せずにバイパスするとともに前記遅延手段の入力値を固定電位に設定する挿入制御手段と、
を備えたことを特徴とする半導体集積回路。
【請求項３】
組み合わせ論理回路の出力側に配置されるフリップフロップでのホールド時間を修正する制御回路として、
設定遅延値を一方の信号レベルで指示し、製造後のテストでの測定遅延値や実使用条件で定まる遅延値を他方の信号レベルで指示する制御信号を供給する供給手段と、
前記制御信号が、前記一方の信号レベルであるときは所定の遅延値を生成する動作を行い、前記他方の信号レベルであるときは前記遅延値を生成する回路に電源を供給するトランジスタをオフ動作させるなどして停止状態への遷移動作を行うことができる構成を含む遅延値生成手段と、
前記制御信号が、前記一方の信号レベルであるときは前記遅延値生成手段を前記組み合わせ論理回路の入力側に配置されるフリップフロップから前記出力側に配置されるフリップフロップに至る信号経路に挿入し、前記他方の信号レベルであるときは前記遅延値生成手段を挿入せずにバイパスする動作を行う挿入制御手段と、
を備えたことを特徴とする半導体集積回路。
【請求項４】
スキャンテスト経路の出力側に配置されるフリップフロップでのホールド時間を修正する制御回路として、
設定遅延値を一方の信号レベルで指示し、製造後のテストでの測定遅延値や実使用条件で定まる遅延値を他方の信号レベルで指示する制御信号を供給する供給手段と、
所定の遅延値を持つ遅延手段と、
前記制御信号が、前記一方の信号レベルであるときは前記遅延手段を前記スキャンテスト経路の入力側に配置されるフリップフロップから前記出力側に配置されるフリップフロップに至る信号経路に挿入し、前記他方の信号レベルであるときは前記遅延手段を挿入せずにバイパスするとともに、前記遅延手段の入力値を固定電位に設定する挿入制御手段とを備え、
前記出力側に配置されるフリップフロップは、前記制御信号が、前記一方の信号レベルであるときはスキャンテストの指示であると判断して前記遅延手段の出力を取り込み、前記他方の信号レベルであるときは通常動作の指示であると判断して前記スキャンテスト経路以外からのデータ信号を取り込むことを特徴とする半導体集積回路。
【請求項５】
スキャンテスト経路の出力側に配置されるフリップフロップでのホールド時間を修正する制御回路として、
設定遅延値を一方の信号レベルで指示し、製造後のテストでの測定遅延値や実使用条件で定まる遅延値を他方の信号レベルで指示する制御信号を供給する供給手段と、
前記制御信号が、前記一方の信号レベルであるときは所定の遅延値を生成する動作を行い、前記他方の信号レベルであるときは停止状態への遷移動作を行うことができる構成の遅延値生成手段と、
前記制御信号が、前記一方の信号レベルであるときは前記遅延値生成手段を前記スキャンテスト経路の入力側に配置されるフリップフロップから前記出力側に配置されるフリップフロップに至る信号経路に挿入し、前記他方の信号レベルであるときは前記遅延値生成手段を挿入せずにバイパスする動作を行う挿入制御手段とを備え、
前記出力側に配置されるフリップフロップは、前記制御信号が、前記一方の信号レベルであるときはスキャンテストの指示であると判断して前記遅延値生成手段の出力を取り込み、前記他方の信号レベルであるときは通常動作の指示であると判断して前記スキャンテスト経路以外からのデータ信号を取り込むことを特徴とする半導体集積回路。
【請求項６】
前記供給手段は、前記制御信号を記憶する記憶手段、または、前記制御信号を入力するための外部端子であることを特徴とする請求項１〜５のいずれか一つに記載の半導体集積回路。
【請求項１】
組み合わせ論理回路の出力側に配置されるフリップフロップでのホールド時間を修正する制御回路として、
設定遅延値、製造後のテストでの測定遅延値や実使用条件で定まる遅延値などを指定する制御信号を供給する供給手段と、
前記組み合わせ論理回路の入力側に配置されるフリップフロップから前記出力側に配置されるフリップフロップに至る信号経路に挿入され、前記制御信号の指示に従って、異なる遅延値を生成し、また前記遅延値の生成に関与するトランジスタをオフ動作させるなどして前記信号経路から離脱できる構成を含む遅延値生成手段と、
を備えたことを特徴とする半導体集積回路。
【請求項２】
組み合わせ論理回路の出力側に配置されるフリップフロップでのホールド時間を修正する制御回路として、
設定遅延値を一方の信号レベルで指示し、製造後のテストでの測定遅延値や実使用条件で定まる遅延値を他方の信号レベルで指示する制御信号を供給する供給手段と、
所定の遅延値を持つ遅延手段と、
前記制御信号が、前記一方の信号レベルであるときは前記遅延手段を前記組み合わせ論理回路の入力側に配置されるフリップフロップから前記出力側に配置されるフリップフロップに至る信号経路に挿入し、前記他方の信号レベルであるときは前記遅延手段を挿入せずにバイパスするとともに前記遅延手段の入力値を固定電位に設定する挿入制御手段と、
を備えたことを特徴とする半導体集積回路。
【請求項３】
組み合わせ論理回路の出力側に配置されるフリップフロップでのホールド時間を修正する制御回路として、
設定遅延値を一方の信号レベルで指示し、製造後のテストでの測定遅延値や実使用条件で定まる遅延値を他方の信号レベルで指示する制御信号を供給する供給手段と、
前記制御信号が、前記一方の信号レベルであるときは所定の遅延値を生成する動作を行い、前記他方の信号レベルであるときは前記遅延値を生成する回路に電源を供給するトランジスタをオフ動作させるなどして停止状態への遷移動作を行うことができる構成を含む遅延値生成手段と、
前記制御信号が、前記一方の信号レベルであるときは前記遅延値生成手段を前記組み合わせ論理回路の入力側に配置されるフリップフロップから前記出力側に配置されるフリップフロップに至る信号経路に挿入し、前記他方の信号レベルであるときは前記遅延値生成手段を挿入せずにバイパスする動作を行う挿入制御手段と、
を備えたことを特徴とする半導体集積回路。
【請求項４】
スキャンテスト経路の出力側に配置されるフリップフロップでのホールド時間を修正する制御回路として、
設定遅延値を一方の信号レベルで指示し、製造後のテストでの測定遅延値や実使用条件で定まる遅延値を他方の信号レベルで指示する制御信号を供給する供給手段と、
所定の遅延値を持つ遅延手段と、
前記制御信号が、前記一方の信号レベルであるときは前記遅延手段を前記スキャンテスト経路の入力側に配置されるフリップフロップから前記出力側に配置されるフリップフロップに至る信号経路に挿入し、前記他方の信号レベルであるときは前記遅延手段を挿入せずにバイパスするとともに、前記遅延手段の入力値を固定電位に設定する挿入制御手段とを備え、
前記出力側に配置されるフリップフロップは、前記制御信号が、前記一方の信号レベルであるときはスキャンテストの指示であると判断して前記遅延手段の出力を取り込み、前記他方の信号レベルであるときは通常動作の指示であると判断して前記スキャンテスト経路以外からのデータ信号を取り込むことを特徴とする半導体集積回路。
【請求項５】
スキャンテスト経路の出力側に配置されるフリップフロップでのホールド時間を修正する制御回路として、
設定遅延値を一方の信号レベルで指示し、製造後のテストでの測定遅延値や実使用条件で定まる遅延値を他方の信号レベルで指示する制御信号を供給する供給手段と、
前記制御信号が、前記一方の信号レベルであるときは所定の遅延値を生成する動作を行い、前記他方の信号レベルであるときは停止状態への遷移動作を行うことができる構成の遅延値生成手段と、
前記制御信号が、前記一方の信号レベルであるときは前記遅延値生成手段を前記スキャンテスト経路の入力側に配置されるフリップフロップから前記出力側に配置されるフリップフロップに至る信号経路に挿入し、前記他方の信号レベルであるときは前記遅延値生成手段を挿入せずにバイパスする動作を行う挿入制御手段とを備え、
前記出力側に配置されるフリップフロップは、前記制御信号が、前記一方の信号レベルであるときはスキャンテストの指示であると判断して前記遅延値生成手段の出力を取り込み、前記他方の信号レベルであるときは通常動作の指示であると判断して前記スキャンテスト経路以外からのデータ信号を取り込むことを特徴とする半導体集積回路。
【請求項６】
前記供給手段は、前記制御信号を記憶する記憶手段、または、前記制御信号を入力するための外部端子であることを特徴とする請求項１〜５のいずれか一つに記載の半導体集積回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２００６−３３２８９７（Ｐ２００６−３３２８９７Ａ）
【公開日】平成１８年１２月７日（２００６．１２．７）
【国際特許分類】
【出願番号】特願２００５−１５１３８６（Ｐ２００５−１５１３８６）
【出願日】平成１７年５月２４日（２００５．５．２４）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成１８年１２月７日（２００６．１２．７）
【国際特許分類】
【出願日】平成１７年５月２４日（２００５．５．２４）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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