固体撮像装置及びその製造方法
【課題】不純物層を特性よく形成し、更に合わせ位置を正確に形成し、更にノイズ低減が可能な固体撮像装置及びその製造方法を提供する。
【解決手段】第１主面４ａと第１主面４ａと相対向する第２主面４ｂを有し、かつ撮像素子領域１００ａと周辺領域２００とを有する第１導電型の半導体層４と、撮像素子領域１００ａにおける半導体層４の第１主面に形成され、光電変換により電荷を蓄積する受光部１０と、受光部１０を囲んで、半導体層４の第１主面４ａから半導体層４の途中にまで延びる素子分離領域用の第２導電型の第１不純物層１２と、半導体層４の第２主面４ｂから第１不純物層１２の底部に達する素子分離用の第２導電型の第２不純物層１３とを具備する。
【解決手段】第１主面４ａと第１主面４ａと相対向する第２主面４ｂを有し、かつ撮像素子領域１００ａと周辺領域２００とを有する第１導電型の半導体層４と、撮像素子領域１００ａにおける半導体層４の第１主面に形成され、光電変換により電荷を蓄積する受光部１０と、受光部１０を囲んで、半導体層４の第１主面４ａから半導体層４の途中にまで延びる素子分離領域用の第２導電型の第１不純物層１２と、半導体層４の第２主面４ｂから第１不純物層１２の底部に達する素子分離用の第２導電型の第２不純物層１３とを具備する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、デジタルスチルカメラやカメラ付き携帯電話への応用で、小型カメラモジュールの市場が注目されている。カメラモジュールに使われるＣＣＤ、ＣＭＯＳイメージセンサーなどの撮像素子は、半導体技術の微細化に伴い、そのセンサー性能が向上してきた。センサー性能を向上させる技術の一つとして、感度や高度シェーディングを向上させる、裏面照射型の撮像素子が報告されている。（例えば、非特許文献１）
撮像素子を裏面照射型にすることにより、マイクロレンズと受光部の間に光学的な障害物がなくなり、高い感度と少ない光学シェーディングを実現している。また、素子の表面側の配線レイアウトの自由度が増すため、高価な微細加工技術を避けることができる。更に、ＰＮ接合面積が増大することで、ダイナミックレンジの拡大も図れる。
【０００３】
ところで、裏面照射型や表面照射型に係わらず、撮像素子の受光部に、隣接する撮像素子の受光部で光電変換された電子が紛れ込むことによって混色を生じることがある。そのため、撮像素子間に素子分離領域を設けることが必要である。また、裏面照射型の場合、特に、確実に光を吸収するために、波長の長い赤色の光用の受光部を半導体層深部に形成する必要がある。この素子分離領域は、一般的に、高加速イオン注入技術を用いて半導体層表面から裏面に達するように形成される。また、受光部も同様に、半導体層表面側から高加速イオン注入技術を用いて半導体層深部に形成される。
【０００４】
しかし、高加速イオン注入技術によるイオン注入は、打ち込むイオンに与える加速エネルギーの上限が、イオン注入装置の性能、生産性、マスクプロセスなどによって決まっており、イオン注入の加速エネルギーの上限が制限される。そのため、半導体層が厚い場合には、半導体層の裏面まで達しない恐れがある。また、加速エネルギーを大きくすると、半導体層表面において素子分離領域の横方向への広がりが大きくなり、撮像素子（受光部）の形成領域の面積が小さくなる可能性がる。また、受光部においては、形成される不純物層の深さによって、その濃度にばらつきが生じる可能性もあり、その濃度のばらつきが光の光電変換量に影響を及ぼす可能性がある。その結果、センサー特性を劣化させるという問題がある。
【０００５】
また、カラーフィルタやレンズなどを形成する際に、正確な位置に合わせるためにアライメントマークを形成する必要がある。このアライメントマークは、例えばＳＯＩ基板にトレンチが形成され、そのトレンチ内に、直接シリコン酸化膜が埋め込まれることにより形成される。そして、その埋め込まれたシリコン酸化膜と、ＳＯＩ基板との境界の、エッジ部分を境に光の反射率が変わることによりアライメントマークとして使用されているが、製造の過程でこのシリコン酸化膜がエッチングされてしまい、エッジ部分が崩れてしまい、アライメントの精度が低下する可能性があった。
【０００６】
更に、一般に撮像素子の暗時のリーク電流（以降、暗電流という）は画像に対してノイズとなることは既知であり、これを低減するために表面照射型撮像素子の場合、ゲッタリング技術を用いていた。しかしながら、裏面照射型撮像素子の場合、形成の過程で、一度、基板上に形成したゲッタリングサイトを、基板除去の工程で、基板と共に除去しなければならないため、ゲッタリングサイト除去後の熱工程による重金属汚染に対しての対策がなされていなかった。
【非特許文献１】裏面照射型ＣＭＯＳイメージセンサ（ＩＴＥ Ｔｅｃｈｎｉｃａｌ Ｒｅｐｏｒｔ Ｖｏｌ．３０、Ｎｏ．２５、ＰＰ．２５〜２８ ＩＳＴ２００６−１４、ＣＥ２００６−４３（Ｍａｒ．２００６））
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、素子分離領域によるセンサー特性の劣化を防止し、更にカラーフィルタやレンズの正確な位置合せを可能にし、また、暗電流によるノイズ低減を可能にする固体撮像装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明の一態様の固体撮像装置は、第１主面と前記第１主面と相対向する第２主面を有し、かつ撮像素子領域と周辺領域とを有する第１導電型の半導体層と、前記撮像素子領域における前記半導体層の前記第１主面に形成され、光電変換により電荷を蓄積する受光部と、前記受光部を囲んで、前記半導体層の前記第１主面から前記半導体層の途中にまで延びる素子分離領域用の第２導電型の第１不純物層と、前記半導体層の前記第２主面から前記第１不純物層の底部に達する素子分離用の第２導電型の第２不純物層と、を具備することを特徴とする。
【０００９】
また、本発明の一態様の固体撮像装置は、第１主面と前記第１主面と相対向する第２主面を有し、かつ撮像素子領域と周辺領域とを有する第１導電型の半導体層の、第１主面からイオン注入し、光電変換により電荷を蓄積する受光部を形成する工程と、前記受光部を囲んで、前記半導体層の前記第１主面から前記半導体層の途中にまで伸びる素子分離領域用の第２導電型の第１不純物層を形成する工程と、前記半導体層の前記第２種面から前記第１不純物層の底部に達する素子分離用の第２導電型の第２不純物層を形成する工程と、を具備することを特徴とする。
【発明の効果】
【００１０】
本発明によれば、素子分離領域によるセンサー特性の劣化を防止することが可能でき、更にカラーフィルタやレンズの正確な位置合せが可能で、また暗電量によるノイズ低減が可能な固体撮像装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態について、図面を参照して説明する。
【００１２】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る裏面照射型構造のＣＭＯＳ型固体撮像装置の断面図である。
【００１３】
図1に示すように、固体撮像装置３００は、Ｎ型エピタキシャル層（半導体層）４を有し、このＮ型エピタキシャル層４は、第１の主面（表面）４ａとこの第１の主面４ａと相対向する第２の主面（裏面）４ｂとを有する。また、このＮ型エピタキシャル層４は、素子領域１００と周辺領域２００とを有する。
【００１４】
素子領域１００は、撮像素子領域１００ａと周辺回路領域１００ｂとを有し、撮像素子領域１００ａのＮ型エピタキシャル層４の第１の主面４ａには、可視光を取り込み、光電変換及び信号電荷の蓄積を行うためのＮ型の受光部１０と後述の暗電流を防ぐための第１のＰ型シールド層１４とからなるフォトダイオードが形成されている。
【００１５】
この受光部１０を囲むように素子分離領域１１が形成されている。この素子分離領域１１は、Ｎ型エピタキシャル層４の第１の主面４ａから第２の主面４ｂに達するように形成されている。また、この素子分離領域１１は、第１のＰ型拡散層１２とこの第１のＰ型拡散層と接続する第２のＰ型拡散層１３とで形成されている。第1のＰ型拡散層１２は、Ｎ型エピタキシャル層４の第1の主面４ａからＮ型エピタキシャル層４の中間部まで延びている。また、第２のＰ型拡散層１３は、Ｎ型エピタキシャル層４の第２の主面から延び、第１のＰ型拡散層１２の底部（Ｎ型エピタキシャル層４の中間部）に達している。
【００１６】
そして、第１のＰ型シールド層１４は、受光部１０の表面と、この受光部１０の一方側（素子分離領域１１側）に位置する第１のＰ型拡散層１２の表面に形成されている。
【００１７】
また、受光部１０の他方側（転送ゲート電極１７ａ側）に位置する第１のＰ型拡散層１２の表面には、Ｎ型拡散層からなるＮＭＯＳＦＥＴのソース／ドレイン１５ａ、１５ｂが互いに離間形成されている。このソース／ドレイン１５ａと受光部１０との間のＮ型エピタキシャル層４の第１の主面４ａには、ゲート絶縁膜１６を介して転送ゲート電極１７ａが形成されている。そして、受光部１０、ソース／ドレイン１５ａ及び転送ゲート電極１７ａとで、受光部１０に蓄積された電荷を読み出すための読出用ＭＯＳＦＥＴが構成される。
【００１８】
更に、ソース／ドレイン１５ａ、１５ｂ間のＮ型エピタキシャル層４の第１の主面４ａ上には、ゲート絶縁膜１６を介してリセットゲート電極１７ｂが形成され、受光部１０の電荷をリセットするためのリセット用ＭＯＳＦＥＴが構成される。
【００１９】
一方、周辺回路領域１００ｂのＮ型エピタキシャル層４の第１の主面４ａには、Ｐ型半導体ウェル２０とＮ型半導体ウェル２１が形成されている。このＰ型半導体ウェル２０とＮ型半導体ウェル２１との境界部には、素子分離のための素子分離絶縁膜２２が形成されている。これらＰ型半導体ウェル２０及びＮ型半導体ウェル２１とＮ型エピタキシャル層４の第２の主面４ｂとの間には、第２のＰ型拡散層１３が形成されている。
【００２０】
また、Ｐ型半導体ウェル２０の主面には、ＮＭＯＳＦＥＴのＮ型のソース／ドレイン２３ｃ、ゲート絶縁膜１６及びゲート電極２７ｃからなる周辺回路用ＮＭＯＳＦＥＴが形成されている。Ｎ型半導体ウェル２１の主面には、ＰＭＯＳＦＥＴのＰ型のソース／ドレイン２４ｄ、ゲート絶縁膜１６及びゲート電極２７ｄからなる周辺回路用ＰＭＯＳＦＥＴが形成されている。このＰ型やＮ型ＭＯＳＦＥＴは、例えば、アナログ回路やロジック回路などに使用される。
【００２１】
周辺領域２００には、アライメントマーク３０が形成されている。このアライメントマーク３０は、エピタキシャル層４の第１の主面４ａから第２の主面４ｂに達するトレンチ３１と、このトレンチ３１の内面及びＮ型エピタキシャル層４の第２の主面４ｂ側の開口端を覆うように形成されたＨＦ耐性を有する耐エッチング膜３２と、この耐エッチング膜３２で覆われたトレンチ３１内に埋め込まれたシリコン酸化膜などの埋め込み層３３で構成されている。
【００２２】
また、Ｎ型エピタキシャル層４の第１の主面４ａには、配線層４０が形成されている。この配線層４０は、例えば第１乃至第３の配線４０ａ、４０ｂ、４０ｃと層間絶縁膜４１とで構成されている。また、この配線層４０のＮ型エピタキシャル層４と反対側の表面には、支持基板４５が形成されている。これは、固体撮像装置３００を支持するためのものである。
【００２３】
一方、Ｎ型エピタキシャル層４の第２の主面４ｂ上には、信号電荷を逃がさないようにするために第２のＰ型シールド層５０が形成されている。この第２のＰ型シールド層５０上の全面には、重金属汚染のゲッタリングサイトとして機能するアモルファスシリコン層５１が形成されている。更に、このアモルファスシリコン層５１上の全面には、第１の絶縁膜５２が形成されている。
【００２４】
また、撮像素子領域１００ａの第１の絶縁膜５１上の一部には、遮光膜５３が形成されている。この遮光膜５３は、他の撮像素子領域（また、レンズ外）からの光の入射を防止するために、後述のレンズ５６の周囲を囲うように形成されている。更に、第１の絶縁膜５２及び遮光膜５３上に、これらを覆うように第２の絶縁膜５４が形成されている。そして、遮光膜５３内の第２の絶縁膜５４上には、カラーフィルタ５５が形成され、カラーフィルタ５５上にマイクロレンズ５６が形成されている。カラーフィルタ５５及びマイクロレンズ５６は、Ｎ型の受光部１０と正対する位置に配置される。
【００２５】
上記固体撮像装置３００では、マイクロレンズ５６側から入射した光が、マイクロレンズ５６で集光され、カラーフィルタ５５、第２の絶縁膜５４及び第１の絶縁膜５２などを介することで、所望の波長の光となり、受光部１０に信号電荷として蓄積される。そして、その受光部１０に蓄積された信号電荷が、転送ゲート電極１７ａによって、読出用ＭＯＳＦＥＴのソース／ドレイン１５ａに転送され、その読出用ＭＯＳＦＥＴのソース／ドレイン１５ａの電圧が増幅トランジスタ（不図示）で増幅され、画素信号として周辺回路に出力される。
【００２６】
図１の固体撮像装置３００は、図２（ａ）、（ｂ）の平面図に示すように、ウェハ４００の多数のチップ４０１に素子領域１００を形成される。そして、周辺領域２００内のアライメントマーク３０は、各チップ４０１間、例えば、素子領域１００間のダイシングライン上の所定の位置に配置される。
【００２７】
次に、上記固体撮像装置３００の製造方法について、図３乃至図９を参照して説明する。
【００２８】
まず、図３（ａ）に示すように、半導体基板１にＢＯＸ（Ｂｕｒｒｉｅｄ Ｏｘｉｄｅ）層２、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）層３からなるＳＯＩ基板５を用意する。ここで、ＳＯＩ層３は、膜厚が５０〜１００ｎｍで、濃度が１０１５〜１０１７ｃｍ-３のＮ型結晶シリコンである。
【００２９】
次に、図３（ｂ）に示すように、ＳＯＩ層３上の全面に、膜厚が３〜１０μｍで、濃度が１０１５〜１０１７ｃｍ-３のＮ型エピタキシャル層４を形成し、図３（ｃ）に示すように、更にそのＮ型エピタキシャル層４上にシリコン酸化膜７及びシリコン窒化膜８を順次、積層形成する。
【００３０】
次に、図４（ａ）に示すように、周知のリソグラフィー技術及びＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）技術を用いて、周辺領域２００のシリコン窒化膜８、シリコン酸化膜７、エピタキシャル層４及びＳＯＩ層３を貫通し、ＢＯＸ層２に到達するトレンチ３１を形成する。続けて、図４（ｂ）に示すように、耐エッチング膜３２をトレンチ３１の少なくとも第２の主面側の開口端部（底部）を覆うように形成し、更にシリコン酸化膜などの埋め込み層３３でトレンチ３１内を埋め込む。
【００３１】
ここで、トレンチ３１、耐エッチング膜３２及び埋め込み層３３により、後に行われるリソグラフィー工程時のアライメントマーク３０が形成される。具体的には、このアライメントマーク３０は、耐エッチング膜３２の内側と、埋め込み層３３との境界を境に光の反射率が変わることを利用して、アライメント信号を検出し、正確なリソグラフィーを行うために使われる。耐エッチング膜３２は、ＨＦ耐性を有し、かつ、埋め込み層３３とは光の反射率が異なる、例えば、シリコン窒化膜などが使用される。埋め込み層３３は、シリコン酸化膜が好ましいが、これに限らず、リソグラフィー工程時にアライメントマークとして認識できる材料、つまり、耐エッチング膜３２の光の反射率と異なる反射率を有するものであればよい。更には、埋め込み層３３は、トレンチ３１内の全体に設けなくても構わない。つまり、少なくともトレンチ３１の底部近傍に埋め込み層３３が設けられていれば良く、トレンチ３１の底部近傍を除いた内部が空洞でも構わない。
【００３２】
次に、シリコン窒化膜８上に形成された耐エッチング膜３２及び埋め込み層３３をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）技術などを使って平坦化除去した後、図４（ｃ）に示すように、シリコン窒化膜８をウエットエッチング、例えばリン酸Ｈ３ＰＯ４で剥離する。
【００３３】
次に、周知のＣＭＯＳイメージセンサープロセスを用いてＮ型エピタキシャル層４上に、撮像素子及び周辺回路素子を形成する。以下、ＣＭＯＳイメージセンサープロセスを図５乃至図１０を参照して説明する。
【００３４】
まず、図５（ａ）に示すように、シリコン酸化膜７上にレジスト６０を塗布し、周知のリソグラフィー技術を用いて、レジスト６０に開口部６０ａを形成する。この開口部６０ａは、素子分離のための第１のＰ型拡散層１２を形成しようとする領域に対応して設けられる。続けて、このレジスト６０をマスクとしてシリコン酸化膜７をエッチング除去し、Ｎ型エピタキシャル層４の第１主面４ａを露出させる。
【００３５】
次に、図５（ｂ）に示すように、このＮ型エピタキシャル層４が露出した領域に、高加速イオン注入により第１のＰ型拡散層１２を形成する。この第１のＰ型拡散層１２は、例えば、１０１１〜１０１３ｃｍ−２程度のボロンを１００ｋｅｖから３Ｍｅｖ程度の加速エネルギーでＰ型が途切れないように順次打ち込むことで形成される。このとき、打ち込むイオンに与える加速エネルギーの上限は、イオン注入装置の性能、生産性、マスクプロセスなどで決まっており、３Ｍｅｖ以下が適当である。
【００３６】
この第１のＰ型拡散層１２の深さは、Ｎ型エピタキシャル層４の膜厚と、打ち込むイオンの加速エネルギーとの組合せで決まる。本実施の形態の場合、第１のＰ型拡散層１２の膜厚がＮ型エピタキシャル層４の膜厚の半分またはそれよりも若干、深い位置まで達するように設定する。
【００３７】
次に、図５（ｃ）に示すように、レジスト６０及びシリコン酸化膜７を順次除去する。その後、図６（ａ）に示すように、Ｎ型エピタキシャル層４の第１主面４ａ全面に、再度、レジストを塗布し、周知のリソグラフィー技術を用いて、周辺回路領域１００ｂのうちＮＭＯＳＦＥＴが形成される領域に開口部を設け、その開口部からエピタキシャル層４の第１主面４ａにボロンをイオン注入し、Ｐ型半導体ウェル２０を形成する。そして、不要なレジストを除去した後、再度、レジストを塗布し、ＰＭＯＳＦＥＴが形成される領域に開口部を設け、その開口部からエピタキシャル層４の第１主面４ａにリンをイオン注入しＮ型半導体ウェル２１を順次形成する。
【００３８】
その後、図６（ｂ）に示すように、撮像素子領域１００ａ及び周辺回路領域１００ｂにゲート絶縁膜１６を形成する。次に、周辺回路領域１００ｂのＰ型半導体ウェル２０とＮ型半導体ウェル２１の境界部上に素子分離絶縁膜２２を形成する。この素子分離絶縁膜２２は、Ｐ型半導体ウェル２０とＮ型半導体ウェル２１との境界部上にトレンチを形成し、そのトレンチ内にシリコン酸化膜などの絶縁膜を埋め込むことで形成する。
【００３９】
次に、素子分離絶縁膜２２を形成した後、撮像素子領域１００ａのエピタキシャル層４の第１主面４ａ上にゲート絶縁膜１６を介してＮＭＯＳＦＥＴの転送ゲート電極１７ａや、リセットゲート電極１７ｂをそれぞれ形成する。また、周辺回路領域１００ｂのＰ型半導体ウェル２０及びＮ型半導体ウェル２１上にゲート絶縁膜１６を介して周辺回路のＰＭＯＳＦＥＴのゲート電極２７ｃ及びＮＭＯＳＦＥＴのゲート電極２７ｄをそれぞれ形成する。これらの各ゲート電極１７ａ、１７ｂ、２７ｃ、２７ｄは、周知のリソグラフィー技術とドライエッチング技術を用いて多結晶シリコンにパターニングを施し形成する。
【００４０】
次に、図６（ｃ）に示すように、撮像素子領域１００ａには、Ｎ型の受光部１０、暗電流を防ぐための第１のＰ型シールド層１４、ＮＭＯＳＦＥＴのソース／ドレイン１５ａ、１５ｂなどを順次形成する。Ｎ型の受光部１０は、転送ゲート電極１７ａをマスクにして素子分離領域１１に囲まれたＮ型エピタキシャル層４の第１主面４ａに形成される。第１のＰ型シールド層１は、受光部１０のうち、転送ゲート電極１７ａ側の表面部以外の表面部及び第１のＰ型拡散層１２表面を含んでＮ型エピタキシャル層４の第１主面４ａの部分に形成される。ＮＭＯＳＦＥＴのソース／ドレイン１５ａ、１５ｂは、転送ゲート電極１７ａ及びリセットゲート電極１７ｂをマスクにして素子分離領域１２の表面部分に形成される。
【００４１】
また、周辺回路領域１００ｂのＰ型半導体ウェル２０の表面部分には、ＮＭＯＳＦＥＴのソース／ドレイン２３ｃ、Ｎ型半導体ウェル２１の表面部分には、ＰＭＯＳＦＥＴのソース／ドレイン２４ｄを順次形成する。ＮＭＯＳＦＥＴのソース／ドレイン２３ｃは、ゲート電極２７ｃをマスクに形成され、ＰＭＯＳＦＥＴのソース／ドレイン２４ｄは、ゲート電極２７ｄをマスクにして形成される。
【００４２】
次に、図７（ａ）に示すように、Ｎ型エピタキシャル層４の第１主面４ａ上に、周知の多層配線プロセスで第１の配線４０ａ、第２の配線４０ｂ及び第３の配線４０ｃや、シリコン酸化膜やシリコン窒化膜などで形成される層間絶縁膜４１、などからなる配線層４０を形成する。また、これらの配線４０ａ乃至４０ｃは、フォトダイオードや、各ＭＯＳＦＥＴなどと適宜電気的に接続されている。
【００４３】
次に、図７（ｂ）に示すように、Ｎ型エピタキシャル層４と反対側にある配線層４０の表面に、シリコン酸化膜である接着層（不図示）を形成して、その接着層の表面を平坦化研磨するとともに、表面にシリコン酸化膜である接着層（不図示）が形成された支持基板４５を用意して、それぞれの接着層同士が対向するようにして配線層４０と支持基板４５とを貼り合わせる。
【００４４】
次に、図７（ｃ）に示すように、ＳＯＩ基板５と支持基板４５とを上下を反転させ、ＳＯＩ基板５を上側にして、裏面材料である半導体基板１とＢＯＸ層２を、ＣＭＰ法あるいはＨＦ溶液によるウェットエッチング法などで除去し、ＳＯＩ層３を露出させる。なお、この時、ＳＯＩ層３の表面に位置するトレンチ３１の底部は、ＨＦ耐性を有する耐エッチング膜３２で覆われているので、ＨＦ溶液によるウェットエッチング法を用いた場合でも、エッチングされることなくＳＯＩ層３の表面に露出する。
【００４５】
次に、図８（ａ）に示すように、ＳＯＩ層３上に、レジスト６１を塗布し、周知のリソグラフィー技術を用いて、レジスト６１に開口部６１ｂを形成する。この開口部６１ｂは、第２のＰ型拡散層１３を形成しようとする領域に対応して設けられる。続けて、このレジスト６１をマスクとして高加速イオン注入により第２のＰ型拡散層１３を形成する。この高加速イオン注入は、例えばボロンを、第２のＰ型拡散層１３が第１のＰ型拡散層１２の底面と接続するように加速エネルギーを選択し、打ち込むことによって行う。また、周辺回路領域１００ｂにおいては、第２のＰ型拡散領域１３が、Ｐ型半導体ウェル２０及びＮ型半導体ウェル２１の底面とそれぞれ接続するように行う。
【００４６】
このように、周辺回路領域１００ｂにおいて、Ｐ型半導体ウェル２０及びＮ型半導体ウェル２１のそれぞれに接続するように第２のＰ型拡散領域１３を形成することにより、周辺回路領域１００ｂのノイズ耐性を向上させることができる。
【００４７】
次に、図８（ｂ）に示すように、レジスト６１を除去した後、エピタキシャル層４の第２主面４ｂ全面に、暗電流を防ぐための第２のＰ型シールド層５０を形成する。次に、図８（ｃ）に示すように、第２のＰ型シールド層５０上の全面に、ボロンが高濃度にドープされたアモルファスシリコン層５１を低温で形成する。続けて、このアモルファスシリコン層５１上の全面に、第１の絶縁膜５２を形成する。
【００４８】
なお、第２のＰ型シールド層５０及びアモルファスシリコン層５１は、少なくとも撮像素子領域１００ａ上の全面に形成されていればよい。更に、図９に示すように、第１の絶縁膜５２上の所定の位置に遮光膜５３を形成した後、第２の絶縁膜５４を遮光膜５３及び第１の絶縁膜５２上に形成する。遮光膜５３は、Ｎ型の受光部１０に対応する領域を露出し、その周辺部を遮蔽するように形成されている。なお、この遮光膜５３は、撮像素子領域１００ａの縁に沿って一様に形成しても良いし、各撮像素子の周囲をそれぞれ囲むように形成しても良い。
【００４９】
これにより、撮像素子領域１００ａにおいて、第１の絶縁膜５２及び第２の絶縁膜５３の膜厚と屈折率を適切に選ぶことで撮像素子の感度を高めることができる。
【００５０】
更に、遮光膜５３を各撮像素子の周囲を囲むように形成することにより、隣り合う撮像素子からの電荷の漏れ込みによる混色を防ぐことができ、より鮮明な画像を表示することができる。
【００５１】
その後、カラーフィルタ５５を第２の絶縁膜３０の所定の位置に配置し、カラーフィルタ５３上にマイクロレンズ５６を配置する。上記工程を経ることにより図１に示すような固体撮像装置を得る。
【００５２】
本実施の形態によれば、Ｎ型の受光部１０は、Ｎ型エピタキシャル層４の第１の主面４ａにイオン注入により形成し、Ｎ型エピタキシャル層４の第２の主面４ｂ側にマイクロレンズを配置することにより、見掛け上、Ｎ型エピタキシャル層４の深部に形成した構造にしている。また、素子分離領域１１は、Ｎ型エピタキシャル層４の第１の主面４ａからイオン注入して第１のＰ型拡散層１２を形成し、第２の主面４ｂからイオン注入して第１のＰ型拡散層１３の底部に達する第２のＰ型拡散層１３を形成することにより構成している。
【００５３】
そのため、高加速イオン注入技術を適用する際に問題であった、イオン注入装置の性能、生産性、マスクプロセスなどによって決まるイオン注入の加速エネルギーの上限に制限されることがなくなる。それにより、例えばＮ型の受光部１０を、均一な濃度で、かつ、レンズからより遠い位置に（レンズが配置される側である第２の主面側からみて深部に）形成することができ、赤色の波長の光をより確実に吸収できるようになる。また、素子分離領域１１をＮ型エピタキシャル層４の第１の主面から第２の主面に達するように形成できる。また、素子分離領域を構成する第１及び第２のＰ型拡散層１２，１３は、いずれもＮ型エピタキシャル層４の中間位置の深さに形成すればよく、Ｎ型エピタキシャル層４の主面における横方向への広がりが小さく、受光部１０の形成領域を小さくする恐れがない。その結果、固体撮像装置のセンサー特性が向上する。
【００５４】
また、従来は、埋め込み層とＮ型エピタキシャル層との境界を利用してアライメント信号を検出していたが、ＢＯＸ層３を除去する際に、トレンチ３１に埋め込まれたシリコン酸化膜もエッチングされてしまう。そのため、シリコン酸化膜とＮ型エピタキシャル層との境界が乱れ、アライメントマークとしての機能が不十分となる可能性があった。これに対して、本実施の形態の場合、アライメントマーク３０のトレンチ３１の内壁のうち、少なくとも底部を、ＨＦ耐性を有する耐エッチング膜３２で覆うことにより、ＢＯＸ層３をＨＦ溶液で除去する際に、トレンチ３１の底部がエッチングされることがなく、耐エッチング膜３２の内側と埋め込み層３３との境界が乱れることがなく、より正確に位置合わせができるようになる。
【００５５】
また、アモルファスシリコン層５１は、熱工程などによる重金属汚染のゲッタリングサイトとして機能し、特に、マイクロレンズ５６が配置される裏面側に配置するため、一度形成したゲッタリングサイトを除去する必要がなくなり、熱工程などによる重金属汚染に対してゲッタリング効果が向上し、暗電流によるノイズの低減が図れる。
【００５６】
（第２の実施の形態）
図１１は、本発明の第２の実施の形態に係る固体撮像装置における断面図である。本実施の形態が第１の実施の形態と異なる点は、第１の実施の形態が裏面照射型の固体撮像装置であるのに対し、本実施の形態は、表面照射型の固体撮像装置である点である。
【００５７】
具体的には、まず、図１０（ａ）に示すように、第２のＰ型シールド層２６を形成するまでの製造方法は、第１の実施の形態における図８（ｂ）までの製造方法と同様である。ただし、第1の実施の形態で形成したアライメントマーク３０は形成しなくてもよい。
【００５８】
次に、図１０（ｂ）に示すように、第２のＰ型シールド層５０の表面にシリコン酸化膜である接着層（不図示）を形成して、その接着層の表面を平坦化研磨するとともに、表面にシリコン酸化膜である接着層（不図示）が形成された第２の支持基板４５を用意して、それぞれの接着層同士が対向するようにして第２のＰ型シールド層５０と支持基板４５とを貼り合わせる。
【００５９】
次に、図１０（ｃ）に示すように、第２の支持基板４６と第１の支持基板４５とを上下を反転させる。即ち、第１の支持基板４５を上側にして、第２の支持基板４６を下側にする。次に、この第1の支持基板４５をＣＭＰ法あるいはウェットエッチング法などで除去し、配線層４０を露出させる。
【００６０】
次に、図１１に示すように、配線層４０上に、第１の実施の形態と同様に、アモルファスシリコン層５１、第１の絶縁膜５２、遮光膜５３、第２の絶縁膜５４、カラーフィルタ５５及び、マイクロレンズ５６を順次形成する。
【００６１】
本実施の形態によれば、素子分離領域１１は、Ｎ型エピタキシャル層４の第１の主面４ａからイオン注入して第１のＰ型拡散層１２を形成し、第２の主面４ｂからイオン注入して第１のＰ型拡散層１３の底部に達する第２のＰ型拡散層１３を形成することにより構成している。
【００６２】
そのため、高加速イオン注入技術を適用する際に問題であった、イオン注入装置の性能、生産性、マスクプロセスなどによって決まるイオン注入の加速エネルギーの上限に制限されることがなくなる。それにより、素子分離領域１１をＮ型エピタキシャル層４の第１の主面から第２の主面に達するように形成できる。また、素子分離領域を構成する第１及び第２のＰ型拡散層１２，１３は、いずれもＮ型エピタキシャル層４の中間位置の深さに形成すればよく、Ｎ型エピタキシャル層４の主面における横方向への広がりが小さく、受光部１０の形成領域を小さくする恐れがない。その結果、固体撮像装置のセンサー特性が向上する。
【００６３】
（第３の実施の形態）
図１２（ａ）及び図１２（ｂ）は、本発明の第３の実施の形態に係る固体撮像装置における断面図である。本実施の形態が第１の実施の形態と異なる点は、第１の実施の形態では、ＳＯＩ基板５は、半導体基板１上にＢＯＸ層２を介してＳＯＩ層３を形成した構造を有するが、本実施の形態では、ＳＯＩ基板６は、半導体基板１上に第２のアモルファスシリコン層６３を介してＢＯＸ層２を形成し、このＢＯＸ層上にＳＯＩ層３を形成した構造を有することである。
【００６４】
図１２（ａ）に示すように、まず、半導体基板１上に、ゲッタリングサイトとして機能する、ボロンが高濃度にドープされた第２のアモルファスシリコン層６３を形成する。次に、図１２（ｂ）に示すように、第２のアモルファスシリコン６３上に、ＢＯＸ層２を形成し、ＢＯＸ層２の上にＳＯＩ層３を形成する。
【００６５】
その後の製造方法は、第１の実施の形態の製造方法と同様である。なお、この第２のアモルファスシリコン層６３は、Ｎ型エピタキシャル層４の主面から半導体基板１とＢＯＸ層２を、ＣＭＰ法あるいはウェットエッチング法などで除去するときに同時に除去される。
【００６６】
本実施の形態によれば、第１の実施形態による効果の他に、本固体撮像装置３００の製造工程の初めに第２のアモルファスシリコン層６３が形成されるので、この第２のアモルファスシリコン層６３が除去されるまでの間の熱工程などで発生する可能性のある重金属による汚染が防止でき、重金属汚染からの防止効果を更に向上させることができる。そのため、第１の実施形態に比べて、暗電流によるノイズの低減を図れる。
【００６７】
（第４の実施の形態）
図１３（ａ）は、本発明の第４の実施の形態に係る固体撮像装置における断面図である。本実施の形態が第１の実施の形態と異なる点は、第１の実施の形態では、第２のＰ型拡散層１３を形成した後に第２のＰ型シールド層５０を形成したが、本実施の形態では、ＳＯＩ基板５の形成の際、半導体基板１上にＢＯＸ層２を形成した後に、ＢＯＸ層２上にＳＯＩ層３に替えて第２のＰ型シールド層５０を形成する点である。上記工程を経ることにより図１３（ｂ）に示すような固体撮像装置を得る。
【００６８】
本実施の形態によれば、第１の実施形態の効果の他に、第２のＰ型シールド層５０をＢＯＸ層２上に予め形成しているので、図８（ｂ）に示すように、ＳＯＩ層３を除去する工程が不要であり、製造工程が短縮できる。
【００６９】
本発明は、上述した第１乃至４の実施の形態に限定されず、本発明の要旨を逸脱しない範囲で種々、変更して実施しても良い。
【００７０】
例えば、第１の実施の形態では、半導体基板１上にＢＯＸ層２を形成し、ＢＯＸ層２上にＳＯＩ層３を形成することでＳＯＩ基板５を形成したが、ＢＯＸ層２に別個の半導体基板を張り合わせることによりＳＯＩ基板５を形成してもよい。
【００７１】
また、アライメントマーク３０は、図２（ｂ）の配置に限定されるのではなく、その他の配置も可能である。
【００７２】
また、アモルファスシリコン層５１、第１の絶縁膜５２、第２の絶縁膜５４は、少なくとも撮像素子領域１００ａには形成することは必要であるが、周辺回路領域１００ｂ及び周辺領域２００には適宜形成すればよい。
【００７３】
また、配線層４０の配線は、３層に限らない。例えば、２層でも構わないし、５層以上でも構わない。
【００７４】
また、相補型ＭＯＳＦＥＴに限らず、ＰＭＯＳＦＥＴ単独、またはＮＭＯＳＦＥＴ単独で構成されてもよい。
【００７５】
また、配線層４０と支持基板４５との張り合わせは、接着層を用いずに圧力で接着してもよい。また、支持基板４５は、半導体基板である必要な無く、ガラス基板など支持できるものであれば何でも構わない。
【図面の簡単な説明】
【００７６】
【図１】第１の実施の形態に係る固体撮像装置の断面図である。
【図２】第１乃至第４の実施の形態に係るアライメントマークの位置を説明する図である。
【図３】第１の実施の形態に係る裏面照射型構造の固体撮像装置の製造方法を説明する図である。
【図４】第１の実施の形態に係る裏面照射型構造の固体撮像装置の製造方法を説明する図である。
【図５】第１の実施の形態に係る裏面照射型構造の固体撮像装置の製造方法を説明する図である。
【図６】第１の実施の形態に係る裏面照射型構造の固体撮像装置の製造方法を説明する図である。
【図７】第１の実施の形態に係る裏面照射型構造の固体撮像装置の製造方法を説明する図である。
【図８】第１の実施の形態に係る裏面照射型構造の固体撮像装置の製造方法を説明する図である。
【図９】第１の実施の形態に係る裏面照射型構造の固体撮像装置の製造方法を説明する図である。
【図１０】第２の実施の形態に係る表面照射型構造の固体撮像装置の製造方法を説明する図である。
【図１１】第２の実施の形態に係る裏面照射型構造の固体撮像装置の製造方法を説明する図である。
【図１２】第３の実施の形態に係る裏面照射型構造の固体撮像装置の製造方法を説明する図である。
【図１３】第４の実施の形態に係る裏面照射型構造の固体撮像装置の製造方法を説明する図である。
【符号の説明】
【００７７】
１：半導体基板
２：ＢＯＸ層
３：ＳＯＩ層
４：Ｎ型エピタキシャル層
４ａ：第１の主面（表面）
４ｂ：第２の主面（裏面）
５、６：ＳＯＩ基板
７：シリコン酸化膜
８：シリコン窒化膜
１０：受光部
１１：素子分離領域
１２：第１のＰ型拡散層
１３：第２のＰ型拡散層
１４：第１のＰ型シールド層
１５ａ、１５ｂ、２３ｃ、２３ｄ：ソース／ドレイン
１６：ゲート絶縁膜
１７ａ：転送ゲート電極
１７ｂ：リセットゲート電極
２０：Ｐ型半導体ウェル
２１：Ｎ型半導体ウェル
２２：素子分離絶縁膜
２７ｃ、２７ｄ：ゲート電極
３０：アライメントマーク
３１：トレンチ
３２：耐エッチング膜
３３：埋め込み層
４０：配線層
４０ａ：第１の配線
４０ｂ：第２の配線
４０ｃ：第３の配線
４１：層間絶縁膜
４５、４６：支持基板
５０：第２のＰ型シールド層
５１、６３：アモルファスシリコン層
５２：第１の絶縁膜
５３：遮光膜
５４：第２の絶縁膜
５５：カラーフィルタ
５６：マイクロレンズ
６０、６１：レジスト
６０ａ、６１ａ：開口部
１００：素子領域
１００ａ：撮像素子領域
１００ｂ：周辺回路領域
２００：周辺領域
３００：固体撮像装置
４００：ウェハ
４０１：チップ
【技術分野】
【０００１】
本発明は、固体撮像装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、デジタルスチルカメラやカメラ付き携帯電話への応用で、小型カメラモジュールの市場が注目されている。カメラモジュールに使われるＣＣＤ、ＣＭＯＳイメージセンサーなどの撮像素子は、半導体技術の微細化に伴い、そのセンサー性能が向上してきた。センサー性能を向上させる技術の一つとして、感度や高度シェーディングを向上させる、裏面照射型の撮像素子が報告されている。（例えば、非特許文献１）
撮像素子を裏面照射型にすることにより、マイクロレンズと受光部の間に光学的な障害物がなくなり、高い感度と少ない光学シェーディングを実現している。また、素子の表面側の配線レイアウトの自由度が増すため、高価な微細加工技術を避けることができる。更に、ＰＮ接合面積が増大することで、ダイナミックレンジの拡大も図れる。
【０００３】
ところで、裏面照射型や表面照射型に係わらず、撮像素子の受光部に、隣接する撮像素子の受光部で光電変換された電子が紛れ込むことによって混色を生じることがある。そのため、撮像素子間に素子分離領域を設けることが必要である。また、裏面照射型の場合、特に、確実に光を吸収するために、波長の長い赤色の光用の受光部を半導体層深部に形成する必要がある。この素子分離領域は、一般的に、高加速イオン注入技術を用いて半導体層表面から裏面に達するように形成される。また、受光部も同様に、半導体層表面側から高加速イオン注入技術を用いて半導体層深部に形成される。
【０００４】
しかし、高加速イオン注入技術によるイオン注入は、打ち込むイオンに与える加速エネルギーの上限が、イオン注入装置の性能、生産性、マスクプロセスなどによって決まっており、イオン注入の加速エネルギーの上限が制限される。そのため、半導体層が厚い場合には、半導体層の裏面まで達しない恐れがある。また、加速エネルギーを大きくすると、半導体層表面において素子分離領域の横方向への広がりが大きくなり、撮像素子（受光部）の形成領域の面積が小さくなる可能性がる。また、受光部においては、形成される不純物層の深さによって、その濃度にばらつきが生じる可能性もあり、その濃度のばらつきが光の光電変換量に影響を及ぼす可能性がある。その結果、センサー特性を劣化させるという問題がある。
【０００５】
また、カラーフィルタやレンズなどを形成する際に、正確な位置に合わせるためにアライメントマークを形成する必要がある。このアライメントマークは、例えばＳＯＩ基板にトレンチが形成され、そのトレンチ内に、直接シリコン酸化膜が埋め込まれることにより形成される。そして、その埋め込まれたシリコン酸化膜と、ＳＯＩ基板との境界の、エッジ部分を境に光の反射率が変わることによりアライメントマークとして使用されているが、製造の過程でこのシリコン酸化膜がエッチングされてしまい、エッジ部分が崩れてしまい、アライメントの精度が低下する可能性があった。
【０００６】
更に、一般に撮像素子の暗時のリーク電流（以降、暗電流という）は画像に対してノイズとなることは既知であり、これを低減するために表面照射型撮像素子の場合、ゲッタリング技術を用いていた。しかしながら、裏面照射型撮像素子の場合、形成の過程で、一度、基板上に形成したゲッタリングサイトを、基板除去の工程で、基板と共に除去しなければならないため、ゲッタリングサイト除去後の熱工程による重金属汚染に対しての対策がなされていなかった。
【非特許文献１】裏面照射型ＣＭＯＳイメージセンサ（ＩＴＥ Ｔｅｃｈｎｉｃａｌ Ｒｅｐｏｒｔ Ｖｏｌ．３０、Ｎｏ．２５、ＰＰ．２５〜２８ ＩＳＴ２００６−１４、ＣＥ２００６−４３（Ｍａｒ．２００６））
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、素子分離領域によるセンサー特性の劣化を防止し、更にカラーフィルタやレンズの正確な位置合せを可能にし、また、暗電流によるノイズ低減を可能にする固体撮像装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明の一態様の固体撮像装置は、第１主面と前記第１主面と相対向する第２主面を有し、かつ撮像素子領域と周辺領域とを有する第１導電型の半導体層と、前記撮像素子領域における前記半導体層の前記第１主面に形成され、光電変換により電荷を蓄積する受光部と、前記受光部を囲んで、前記半導体層の前記第１主面から前記半導体層の途中にまで延びる素子分離領域用の第２導電型の第１不純物層と、前記半導体層の前記第２主面から前記第１不純物層の底部に達する素子分離用の第２導電型の第２不純物層と、を具備することを特徴とする。
【０００９】
また、本発明の一態様の固体撮像装置は、第１主面と前記第１主面と相対向する第２主面を有し、かつ撮像素子領域と周辺領域とを有する第１導電型の半導体層の、第１主面からイオン注入し、光電変換により電荷を蓄積する受光部を形成する工程と、前記受光部を囲んで、前記半導体層の前記第１主面から前記半導体層の途中にまで伸びる素子分離領域用の第２導電型の第１不純物層を形成する工程と、前記半導体層の前記第２種面から前記第１不純物層の底部に達する素子分離用の第２導電型の第２不純物層を形成する工程と、を具備することを特徴とする。
【発明の効果】
【００１０】
本発明によれば、素子分離領域によるセンサー特性の劣化を防止することが可能でき、更にカラーフィルタやレンズの正確な位置合せが可能で、また暗電量によるノイズ低減が可能な固体撮像装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態について、図面を参照して説明する。
【００１２】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る裏面照射型構造のＣＭＯＳ型固体撮像装置の断面図である。
【００１３】
図1に示すように、固体撮像装置３００は、Ｎ型エピタキシャル層（半導体層）４を有し、このＮ型エピタキシャル層４は、第１の主面（表面）４ａとこの第１の主面４ａと相対向する第２の主面（裏面）４ｂとを有する。また、このＮ型エピタキシャル層４は、素子領域１００と周辺領域２００とを有する。
【００１４】
素子領域１００は、撮像素子領域１００ａと周辺回路領域１００ｂとを有し、撮像素子領域１００ａのＮ型エピタキシャル層４の第１の主面４ａには、可視光を取り込み、光電変換及び信号電荷の蓄積を行うためのＮ型の受光部１０と後述の暗電流を防ぐための第１のＰ型シールド層１４とからなるフォトダイオードが形成されている。
【００１５】
この受光部１０を囲むように素子分離領域１１が形成されている。この素子分離領域１１は、Ｎ型エピタキシャル層４の第１の主面４ａから第２の主面４ｂに達するように形成されている。また、この素子分離領域１１は、第１のＰ型拡散層１２とこの第１のＰ型拡散層と接続する第２のＰ型拡散層１３とで形成されている。第1のＰ型拡散層１２は、Ｎ型エピタキシャル層４の第1の主面４ａからＮ型エピタキシャル層４の中間部まで延びている。また、第２のＰ型拡散層１３は、Ｎ型エピタキシャル層４の第２の主面から延び、第１のＰ型拡散層１２の底部（Ｎ型エピタキシャル層４の中間部）に達している。
【００１６】
そして、第１のＰ型シールド層１４は、受光部１０の表面と、この受光部１０の一方側（素子分離領域１１側）に位置する第１のＰ型拡散層１２の表面に形成されている。
【００１７】
また、受光部１０の他方側（転送ゲート電極１７ａ側）に位置する第１のＰ型拡散層１２の表面には、Ｎ型拡散層からなるＮＭＯＳＦＥＴのソース／ドレイン１５ａ、１５ｂが互いに離間形成されている。このソース／ドレイン１５ａと受光部１０との間のＮ型エピタキシャル層４の第１の主面４ａには、ゲート絶縁膜１６を介して転送ゲート電極１７ａが形成されている。そして、受光部１０、ソース／ドレイン１５ａ及び転送ゲート電極１７ａとで、受光部１０に蓄積された電荷を読み出すための読出用ＭＯＳＦＥＴが構成される。
【００１８】
更に、ソース／ドレイン１５ａ、１５ｂ間のＮ型エピタキシャル層４の第１の主面４ａ上には、ゲート絶縁膜１６を介してリセットゲート電極１７ｂが形成され、受光部１０の電荷をリセットするためのリセット用ＭＯＳＦＥＴが構成される。
【００１９】
一方、周辺回路領域１００ｂのＮ型エピタキシャル層４の第１の主面４ａには、Ｐ型半導体ウェル２０とＮ型半導体ウェル２１が形成されている。このＰ型半導体ウェル２０とＮ型半導体ウェル２１との境界部には、素子分離のための素子分離絶縁膜２２が形成されている。これらＰ型半導体ウェル２０及びＮ型半導体ウェル２１とＮ型エピタキシャル層４の第２の主面４ｂとの間には、第２のＰ型拡散層１３が形成されている。
【００２０】
また、Ｐ型半導体ウェル２０の主面には、ＮＭＯＳＦＥＴのＮ型のソース／ドレイン２３ｃ、ゲート絶縁膜１６及びゲート電極２７ｃからなる周辺回路用ＮＭＯＳＦＥＴが形成されている。Ｎ型半導体ウェル２１の主面には、ＰＭＯＳＦＥＴのＰ型のソース／ドレイン２４ｄ、ゲート絶縁膜１６及びゲート電極２７ｄからなる周辺回路用ＰＭＯＳＦＥＴが形成されている。このＰ型やＮ型ＭＯＳＦＥＴは、例えば、アナログ回路やロジック回路などに使用される。
【００２１】
周辺領域２００には、アライメントマーク３０が形成されている。このアライメントマーク３０は、エピタキシャル層４の第１の主面４ａから第２の主面４ｂに達するトレンチ３１と、このトレンチ３１の内面及びＮ型エピタキシャル層４の第２の主面４ｂ側の開口端を覆うように形成されたＨＦ耐性を有する耐エッチング膜３２と、この耐エッチング膜３２で覆われたトレンチ３１内に埋め込まれたシリコン酸化膜などの埋め込み層３３で構成されている。
【００２２】
また、Ｎ型エピタキシャル層４の第１の主面４ａには、配線層４０が形成されている。この配線層４０は、例えば第１乃至第３の配線４０ａ、４０ｂ、４０ｃと層間絶縁膜４１とで構成されている。また、この配線層４０のＮ型エピタキシャル層４と反対側の表面には、支持基板４５が形成されている。これは、固体撮像装置３００を支持するためのものである。
【００２３】
一方、Ｎ型エピタキシャル層４の第２の主面４ｂ上には、信号電荷を逃がさないようにするために第２のＰ型シールド層５０が形成されている。この第２のＰ型シールド層５０上の全面には、重金属汚染のゲッタリングサイトとして機能するアモルファスシリコン層５１が形成されている。更に、このアモルファスシリコン層５１上の全面には、第１の絶縁膜５２が形成されている。
【００２４】
また、撮像素子領域１００ａの第１の絶縁膜５１上の一部には、遮光膜５３が形成されている。この遮光膜５３は、他の撮像素子領域（また、レンズ外）からの光の入射を防止するために、後述のレンズ５６の周囲を囲うように形成されている。更に、第１の絶縁膜５２及び遮光膜５３上に、これらを覆うように第２の絶縁膜５４が形成されている。そして、遮光膜５３内の第２の絶縁膜５４上には、カラーフィルタ５５が形成され、カラーフィルタ５５上にマイクロレンズ５６が形成されている。カラーフィルタ５５及びマイクロレンズ５６は、Ｎ型の受光部１０と正対する位置に配置される。
【００２５】
上記固体撮像装置３００では、マイクロレンズ５６側から入射した光が、マイクロレンズ５６で集光され、カラーフィルタ５５、第２の絶縁膜５４及び第１の絶縁膜５２などを介することで、所望の波長の光となり、受光部１０に信号電荷として蓄積される。そして、その受光部１０に蓄積された信号電荷が、転送ゲート電極１７ａによって、読出用ＭＯＳＦＥＴのソース／ドレイン１５ａに転送され、その読出用ＭＯＳＦＥＴのソース／ドレイン１５ａの電圧が増幅トランジスタ（不図示）で増幅され、画素信号として周辺回路に出力される。
【００２６】
図１の固体撮像装置３００は、図２（ａ）、（ｂ）の平面図に示すように、ウェハ４００の多数のチップ４０１に素子領域１００を形成される。そして、周辺領域２００内のアライメントマーク３０は、各チップ４０１間、例えば、素子領域１００間のダイシングライン上の所定の位置に配置される。
【００２７】
次に、上記固体撮像装置３００の製造方法について、図３乃至図９を参照して説明する。
【００２８】
まず、図３（ａ）に示すように、半導体基板１にＢＯＸ（Ｂｕｒｒｉｅｄ Ｏｘｉｄｅ）層２、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）層３からなるＳＯＩ基板５を用意する。ここで、ＳＯＩ層３は、膜厚が５０〜１００ｎｍで、濃度が１０１５〜１０１７ｃｍ-３のＮ型結晶シリコンである。
【００２９】
次に、図３（ｂ）に示すように、ＳＯＩ層３上の全面に、膜厚が３〜１０μｍで、濃度が１０１５〜１０１７ｃｍ-３のＮ型エピタキシャル層４を形成し、図３（ｃ）に示すように、更にそのＮ型エピタキシャル層４上にシリコン酸化膜７及びシリコン窒化膜８を順次、積層形成する。
【００３０】
次に、図４（ａ）に示すように、周知のリソグラフィー技術及びＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）技術を用いて、周辺領域２００のシリコン窒化膜８、シリコン酸化膜７、エピタキシャル層４及びＳＯＩ層３を貫通し、ＢＯＸ層２に到達するトレンチ３１を形成する。続けて、図４（ｂ）に示すように、耐エッチング膜３２をトレンチ３１の少なくとも第２の主面側の開口端部（底部）を覆うように形成し、更にシリコン酸化膜などの埋め込み層３３でトレンチ３１内を埋め込む。
【００３１】
ここで、トレンチ３１、耐エッチング膜３２及び埋め込み層３３により、後に行われるリソグラフィー工程時のアライメントマーク３０が形成される。具体的には、このアライメントマーク３０は、耐エッチング膜３２の内側と、埋め込み層３３との境界を境に光の反射率が変わることを利用して、アライメント信号を検出し、正確なリソグラフィーを行うために使われる。耐エッチング膜３２は、ＨＦ耐性を有し、かつ、埋め込み層３３とは光の反射率が異なる、例えば、シリコン窒化膜などが使用される。埋め込み層３３は、シリコン酸化膜が好ましいが、これに限らず、リソグラフィー工程時にアライメントマークとして認識できる材料、つまり、耐エッチング膜３２の光の反射率と異なる反射率を有するものであればよい。更には、埋め込み層３３は、トレンチ３１内の全体に設けなくても構わない。つまり、少なくともトレンチ３１の底部近傍に埋め込み層３３が設けられていれば良く、トレンチ３１の底部近傍を除いた内部が空洞でも構わない。
【００３２】
次に、シリコン窒化膜８上に形成された耐エッチング膜３２及び埋め込み層３３をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）技術などを使って平坦化除去した後、図４（ｃ）に示すように、シリコン窒化膜８をウエットエッチング、例えばリン酸Ｈ３ＰＯ４で剥離する。
【００３３】
次に、周知のＣＭＯＳイメージセンサープロセスを用いてＮ型エピタキシャル層４上に、撮像素子及び周辺回路素子を形成する。以下、ＣＭＯＳイメージセンサープロセスを図５乃至図１０を参照して説明する。
【００３４】
まず、図５（ａ）に示すように、シリコン酸化膜７上にレジスト６０を塗布し、周知のリソグラフィー技術を用いて、レジスト６０に開口部６０ａを形成する。この開口部６０ａは、素子分離のための第１のＰ型拡散層１２を形成しようとする領域に対応して設けられる。続けて、このレジスト６０をマスクとしてシリコン酸化膜７をエッチング除去し、Ｎ型エピタキシャル層４の第１主面４ａを露出させる。
【００３５】
次に、図５（ｂ）に示すように、このＮ型エピタキシャル層４が露出した領域に、高加速イオン注入により第１のＰ型拡散層１２を形成する。この第１のＰ型拡散層１２は、例えば、１０１１〜１０１３ｃｍ−２程度のボロンを１００ｋｅｖから３Ｍｅｖ程度の加速エネルギーでＰ型が途切れないように順次打ち込むことで形成される。このとき、打ち込むイオンに与える加速エネルギーの上限は、イオン注入装置の性能、生産性、マスクプロセスなどで決まっており、３Ｍｅｖ以下が適当である。
【００３６】
この第１のＰ型拡散層１２の深さは、Ｎ型エピタキシャル層４の膜厚と、打ち込むイオンの加速エネルギーとの組合せで決まる。本実施の形態の場合、第１のＰ型拡散層１２の膜厚がＮ型エピタキシャル層４の膜厚の半分またはそれよりも若干、深い位置まで達するように設定する。
【００３７】
次に、図５（ｃ）に示すように、レジスト６０及びシリコン酸化膜７を順次除去する。その後、図６（ａ）に示すように、Ｎ型エピタキシャル層４の第１主面４ａ全面に、再度、レジストを塗布し、周知のリソグラフィー技術を用いて、周辺回路領域１００ｂのうちＮＭＯＳＦＥＴが形成される領域に開口部を設け、その開口部からエピタキシャル層４の第１主面４ａにボロンをイオン注入し、Ｐ型半導体ウェル２０を形成する。そして、不要なレジストを除去した後、再度、レジストを塗布し、ＰＭＯＳＦＥＴが形成される領域に開口部を設け、その開口部からエピタキシャル層４の第１主面４ａにリンをイオン注入しＮ型半導体ウェル２１を順次形成する。
【００３８】
その後、図６（ｂ）に示すように、撮像素子領域１００ａ及び周辺回路領域１００ｂにゲート絶縁膜１６を形成する。次に、周辺回路領域１００ｂのＰ型半導体ウェル２０とＮ型半導体ウェル２１の境界部上に素子分離絶縁膜２２を形成する。この素子分離絶縁膜２２は、Ｐ型半導体ウェル２０とＮ型半導体ウェル２１との境界部上にトレンチを形成し、そのトレンチ内にシリコン酸化膜などの絶縁膜を埋め込むことで形成する。
【００３９】
次に、素子分離絶縁膜２２を形成した後、撮像素子領域１００ａのエピタキシャル層４の第１主面４ａ上にゲート絶縁膜１６を介してＮＭＯＳＦＥＴの転送ゲート電極１７ａや、リセットゲート電極１７ｂをそれぞれ形成する。また、周辺回路領域１００ｂのＰ型半導体ウェル２０及びＮ型半導体ウェル２１上にゲート絶縁膜１６を介して周辺回路のＰＭＯＳＦＥＴのゲート電極２７ｃ及びＮＭＯＳＦＥＴのゲート電極２７ｄをそれぞれ形成する。これらの各ゲート電極１７ａ、１７ｂ、２７ｃ、２７ｄは、周知のリソグラフィー技術とドライエッチング技術を用いて多結晶シリコンにパターニングを施し形成する。
【００４０】
次に、図６（ｃ）に示すように、撮像素子領域１００ａには、Ｎ型の受光部１０、暗電流を防ぐための第１のＰ型シールド層１４、ＮＭＯＳＦＥＴのソース／ドレイン１５ａ、１５ｂなどを順次形成する。Ｎ型の受光部１０は、転送ゲート電極１７ａをマスクにして素子分離領域１１に囲まれたＮ型エピタキシャル層４の第１主面４ａに形成される。第１のＰ型シールド層１は、受光部１０のうち、転送ゲート電極１７ａ側の表面部以外の表面部及び第１のＰ型拡散層１２表面を含んでＮ型エピタキシャル層４の第１主面４ａの部分に形成される。ＮＭＯＳＦＥＴのソース／ドレイン１５ａ、１５ｂは、転送ゲート電極１７ａ及びリセットゲート電極１７ｂをマスクにして素子分離領域１２の表面部分に形成される。
【００４１】
また、周辺回路領域１００ｂのＰ型半導体ウェル２０の表面部分には、ＮＭＯＳＦＥＴのソース／ドレイン２３ｃ、Ｎ型半導体ウェル２１の表面部分には、ＰＭＯＳＦＥＴのソース／ドレイン２４ｄを順次形成する。ＮＭＯＳＦＥＴのソース／ドレイン２３ｃは、ゲート電極２７ｃをマスクに形成され、ＰＭＯＳＦＥＴのソース／ドレイン２４ｄは、ゲート電極２７ｄをマスクにして形成される。
【００４２】
次に、図７（ａ）に示すように、Ｎ型エピタキシャル層４の第１主面４ａ上に、周知の多層配線プロセスで第１の配線４０ａ、第２の配線４０ｂ及び第３の配線４０ｃや、シリコン酸化膜やシリコン窒化膜などで形成される層間絶縁膜４１、などからなる配線層４０を形成する。また、これらの配線４０ａ乃至４０ｃは、フォトダイオードや、各ＭＯＳＦＥＴなどと適宜電気的に接続されている。
【００４３】
次に、図７（ｂ）に示すように、Ｎ型エピタキシャル層４と反対側にある配線層４０の表面に、シリコン酸化膜である接着層（不図示）を形成して、その接着層の表面を平坦化研磨するとともに、表面にシリコン酸化膜である接着層（不図示）が形成された支持基板４５を用意して、それぞれの接着層同士が対向するようにして配線層４０と支持基板４５とを貼り合わせる。
【００４４】
次に、図７（ｃ）に示すように、ＳＯＩ基板５と支持基板４５とを上下を反転させ、ＳＯＩ基板５を上側にして、裏面材料である半導体基板１とＢＯＸ層２を、ＣＭＰ法あるいはＨＦ溶液によるウェットエッチング法などで除去し、ＳＯＩ層３を露出させる。なお、この時、ＳＯＩ層３の表面に位置するトレンチ３１の底部は、ＨＦ耐性を有する耐エッチング膜３２で覆われているので、ＨＦ溶液によるウェットエッチング法を用いた場合でも、エッチングされることなくＳＯＩ層３の表面に露出する。
【００４５】
次に、図８（ａ）に示すように、ＳＯＩ層３上に、レジスト６１を塗布し、周知のリソグラフィー技術を用いて、レジスト６１に開口部６１ｂを形成する。この開口部６１ｂは、第２のＰ型拡散層１３を形成しようとする領域に対応して設けられる。続けて、このレジスト６１をマスクとして高加速イオン注入により第２のＰ型拡散層１３を形成する。この高加速イオン注入は、例えばボロンを、第２のＰ型拡散層１３が第１のＰ型拡散層１２の底面と接続するように加速エネルギーを選択し、打ち込むことによって行う。また、周辺回路領域１００ｂにおいては、第２のＰ型拡散領域１３が、Ｐ型半導体ウェル２０及びＮ型半導体ウェル２１の底面とそれぞれ接続するように行う。
【００４６】
このように、周辺回路領域１００ｂにおいて、Ｐ型半導体ウェル２０及びＮ型半導体ウェル２１のそれぞれに接続するように第２のＰ型拡散領域１３を形成することにより、周辺回路領域１００ｂのノイズ耐性を向上させることができる。
【００４７】
次に、図８（ｂ）に示すように、レジスト６１を除去した後、エピタキシャル層４の第２主面４ｂ全面に、暗電流を防ぐための第２のＰ型シールド層５０を形成する。次に、図８（ｃ）に示すように、第２のＰ型シールド層５０上の全面に、ボロンが高濃度にドープされたアモルファスシリコン層５１を低温で形成する。続けて、このアモルファスシリコン層５１上の全面に、第１の絶縁膜５２を形成する。
【００４８】
なお、第２のＰ型シールド層５０及びアモルファスシリコン層５１は、少なくとも撮像素子領域１００ａ上の全面に形成されていればよい。更に、図９に示すように、第１の絶縁膜５２上の所定の位置に遮光膜５３を形成した後、第２の絶縁膜５４を遮光膜５３及び第１の絶縁膜５２上に形成する。遮光膜５３は、Ｎ型の受光部１０に対応する領域を露出し、その周辺部を遮蔽するように形成されている。なお、この遮光膜５３は、撮像素子領域１００ａの縁に沿って一様に形成しても良いし、各撮像素子の周囲をそれぞれ囲むように形成しても良い。
【００４９】
これにより、撮像素子領域１００ａにおいて、第１の絶縁膜５２及び第２の絶縁膜５３の膜厚と屈折率を適切に選ぶことで撮像素子の感度を高めることができる。
【００５０】
更に、遮光膜５３を各撮像素子の周囲を囲むように形成することにより、隣り合う撮像素子からの電荷の漏れ込みによる混色を防ぐことができ、より鮮明な画像を表示することができる。
【００５１】
その後、カラーフィルタ５５を第２の絶縁膜３０の所定の位置に配置し、カラーフィルタ５３上にマイクロレンズ５６を配置する。上記工程を経ることにより図１に示すような固体撮像装置を得る。
【００５２】
本実施の形態によれば、Ｎ型の受光部１０は、Ｎ型エピタキシャル層４の第１の主面４ａにイオン注入により形成し、Ｎ型エピタキシャル層４の第２の主面４ｂ側にマイクロレンズを配置することにより、見掛け上、Ｎ型エピタキシャル層４の深部に形成した構造にしている。また、素子分離領域１１は、Ｎ型エピタキシャル層４の第１の主面４ａからイオン注入して第１のＰ型拡散層１２を形成し、第２の主面４ｂからイオン注入して第１のＰ型拡散層１３の底部に達する第２のＰ型拡散層１３を形成することにより構成している。
【００５３】
そのため、高加速イオン注入技術を適用する際に問題であった、イオン注入装置の性能、生産性、マスクプロセスなどによって決まるイオン注入の加速エネルギーの上限に制限されることがなくなる。それにより、例えばＮ型の受光部１０を、均一な濃度で、かつ、レンズからより遠い位置に（レンズが配置される側である第２の主面側からみて深部に）形成することができ、赤色の波長の光をより確実に吸収できるようになる。また、素子分離領域１１をＮ型エピタキシャル層４の第１の主面から第２の主面に達するように形成できる。また、素子分離領域を構成する第１及び第２のＰ型拡散層１２，１３は、いずれもＮ型エピタキシャル層４の中間位置の深さに形成すればよく、Ｎ型エピタキシャル層４の主面における横方向への広がりが小さく、受光部１０の形成領域を小さくする恐れがない。その結果、固体撮像装置のセンサー特性が向上する。
【００５４】
また、従来は、埋め込み層とＮ型エピタキシャル層との境界を利用してアライメント信号を検出していたが、ＢＯＸ層３を除去する際に、トレンチ３１に埋め込まれたシリコン酸化膜もエッチングされてしまう。そのため、シリコン酸化膜とＮ型エピタキシャル層との境界が乱れ、アライメントマークとしての機能が不十分となる可能性があった。これに対して、本実施の形態の場合、アライメントマーク３０のトレンチ３１の内壁のうち、少なくとも底部を、ＨＦ耐性を有する耐エッチング膜３２で覆うことにより、ＢＯＸ層３をＨＦ溶液で除去する際に、トレンチ３１の底部がエッチングされることがなく、耐エッチング膜３２の内側と埋め込み層３３との境界が乱れることがなく、より正確に位置合わせができるようになる。
【００５５】
また、アモルファスシリコン層５１は、熱工程などによる重金属汚染のゲッタリングサイトとして機能し、特に、マイクロレンズ５６が配置される裏面側に配置するため、一度形成したゲッタリングサイトを除去する必要がなくなり、熱工程などによる重金属汚染に対してゲッタリング効果が向上し、暗電流によるノイズの低減が図れる。
【００５６】
（第２の実施の形態）
図１１は、本発明の第２の実施の形態に係る固体撮像装置における断面図である。本実施の形態が第１の実施の形態と異なる点は、第１の実施の形態が裏面照射型の固体撮像装置であるのに対し、本実施の形態は、表面照射型の固体撮像装置である点である。
【００５７】
具体的には、まず、図１０（ａ）に示すように、第２のＰ型シールド層２６を形成するまでの製造方法は、第１の実施の形態における図８（ｂ）までの製造方法と同様である。ただし、第1の実施の形態で形成したアライメントマーク３０は形成しなくてもよい。
【００５８】
次に、図１０（ｂ）に示すように、第２のＰ型シールド層５０の表面にシリコン酸化膜である接着層（不図示）を形成して、その接着層の表面を平坦化研磨するとともに、表面にシリコン酸化膜である接着層（不図示）が形成された第２の支持基板４５を用意して、それぞれの接着層同士が対向するようにして第２のＰ型シールド層５０と支持基板４５とを貼り合わせる。
【００５９】
次に、図１０（ｃ）に示すように、第２の支持基板４６と第１の支持基板４５とを上下を反転させる。即ち、第１の支持基板４５を上側にして、第２の支持基板４６を下側にする。次に、この第1の支持基板４５をＣＭＰ法あるいはウェットエッチング法などで除去し、配線層４０を露出させる。
【００６０】
次に、図１１に示すように、配線層４０上に、第１の実施の形態と同様に、アモルファスシリコン層５１、第１の絶縁膜５２、遮光膜５３、第２の絶縁膜５４、カラーフィルタ５５及び、マイクロレンズ５６を順次形成する。
【００６１】
本実施の形態によれば、素子分離領域１１は、Ｎ型エピタキシャル層４の第１の主面４ａからイオン注入して第１のＰ型拡散層１２を形成し、第２の主面４ｂからイオン注入して第１のＰ型拡散層１３の底部に達する第２のＰ型拡散層１３を形成することにより構成している。
【００６２】
そのため、高加速イオン注入技術を適用する際に問題であった、イオン注入装置の性能、生産性、マスクプロセスなどによって決まるイオン注入の加速エネルギーの上限に制限されることがなくなる。それにより、素子分離領域１１をＮ型エピタキシャル層４の第１の主面から第２の主面に達するように形成できる。また、素子分離領域を構成する第１及び第２のＰ型拡散層１２，１３は、いずれもＮ型エピタキシャル層４の中間位置の深さに形成すればよく、Ｎ型エピタキシャル層４の主面における横方向への広がりが小さく、受光部１０の形成領域を小さくする恐れがない。その結果、固体撮像装置のセンサー特性が向上する。
【００６３】
（第３の実施の形態）
図１２（ａ）及び図１２（ｂ）は、本発明の第３の実施の形態に係る固体撮像装置における断面図である。本実施の形態が第１の実施の形態と異なる点は、第１の実施の形態では、ＳＯＩ基板５は、半導体基板１上にＢＯＸ層２を介してＳＯＩ層３を形成した構造を有するが、本実施の形態では、ＳＯＩ基板６は、半導体基板１上に第２のアモルファスシリコン層６３を介してＢＯＸ層２を形成し、このＢＯＸ層上にＳＯＩ層３を形成した構造を有することである。
【００６４】
図１２（ａ）に示すように、まず、半導体基板１上に、ゲッタリングサイトとして機能する、ボロンが高濃度にドープされた第２のアモルファスシリコン層６３を形成する。次に、図１２（ｂ）に示すように、第２のアモルファスシリコン６３上に、ＢＯＸ層２を形成し、ＢＯＸ層２の上にＳＯＩ層３を形成する。
【００６５】
その後の製造方法は、第１の実施の形態の製造方法と同様である。なお、この第２のアモルファスシリコン層６３は、Ｎ型エピタキシャル層４の主面から半導体基板１とＢＯＸ層２を、ＣＭＰ法あるいはウェットエッチング法などで除去するときに同時に除去される。
【００６６】
本実施の形態によれば、第１の実施形態による効果の他に、本固体撮像装置３００の製造工程の初めに第２のアモルファスシリコン層６３が形成されるので、この第２のアモルファスシリコン層６３が除去されるまでの間の熱工程などで発生する可能性のある重金属による汚染が防止でき、重金属汚染からの防止効果を更に向上させることができる。そのため、第１の実施形態に比べて、暗電流によるノイズの低減を図れる。
【００６７】
（第４の実施の形態）
図１３（ａ）は、本発明の第４の実施の形態に係る固体撮像装置における断面図である。本実施の形態が第１の実施の形態と異なる点は、第１の実施の形態では、第２のＰ型拡散層１３を形成した後に第２のＰ型シールド層５０を形成したが、本実施の形態では、ＳＯＩ基板５の形成の際、半導体基板１上にＢＯＸ層２を形成した後に、ＢＯＸ層２上にＳＯＩ層３に替えて第２のＰ型シールド層５０を形成する点である。上記工程を経ることにより図１３（ｂ）に示すような固体撮像装置を得る。
【００６８】
本実施の形態によれば、第１の実施形態の効果の他に、第２のＰ型シールド層５０をＢＯＸ層２上に予め形成しているので、図８（ｂ）に示すように、ＳＯＩ層３を除去する工程が不要であり、製造工程が短縮できる。
【００６９】
本発明は、上述した第１乃至４の実施の形態に限定されず、本発明の要旨を逸脱しない範囲で種々、変更して実施しても良い。
【００７０】
例えば、第１の実施の形態では、半導体基板１上にＢＯＸ層２を形成し、ＢＯＸ層２上にＳＯＩ層３を形成することでＳＯＩ基板５を形成したが、ＢＯＸ層２に別個の半導体基板を張り合わせることによりＳＯＩ基板５を形成してもよい。
【００７１】
また、アライメントマーク３０は、図２（ｂ）の配置に限定されるのではなく、その他の配置も可能である。
【００７２】
また、アモルファスシリコン層５１、第１の絶縁膜５２、第２の絶縁膜５４は、少なくとも撮像素子領域１００ａには形成することは必要であるが、周辺回路領域１００ｂ及び周辺領域２００には適宜形成すればよい。
【００７３】
また、配線層４０の配線は、３層に限らない。例えば、２層でも構わないし、５層以上でも構わない。
【００７４】
また、相補型ＭＯＳＦＥＴに限らず、ＰＭＯＳＦＥＴ単独、またはＮＭＯＳＦＥＴ単独で構成されてもよい。
【００７５】
また、配線層４０と支持基板４５との張り合わせは、接着層を用いずに圧力で接着してもよい。また、支持基板４５は、半導体基板である必要な無く、ガラス基板など支持できるものであれば何でも構わない。
【図面の簡単な説明】
【００７６】
【図１】第１の実施の形態に係る固体撮像装置の断面図である。
【図２】第１乃至第４の実施の形態に係るアライメントマークの位置を説明する図である。
【図３】第１の実施の形態に係る裏面照射型構造の固体撮像装置の製造方法を説明する図である。
【図４】第１の実施の形態に係る裏面照射型構造の固体撮像装置の製造方法を説明する図である。
【図５】第１の実施の形態に係る裏面照射型構造の固体撮像装置の製造方法を説明する図である。
【図６】第１の実施の形態に係る裏面照射型構造の固体撮像装置の製造方法を説明する図である。
【図７】第１の実施の形態に係る裏面照射型構造の固体撮像装置の製造方法を説明する図である。
【図８】第１の実施の形態に係る裏面照射型構造の固体撮像装置の製造方法を説明する図である。
【図９】第１の実施の形態に係る裏面照射型構造の固体撮像装置の製造方法を説明する図である。
【図１０】第２の実施の形態に係る表面照射型構造の固体撮像装置の製造方法を説明する図である。
【図１１】第２の実施の形態に係る裏面照射型構造の固体撮像装置の製造方法を説明する図である。
【図１２】第３の実施の形態に係る裏面照射型構造の固体撮像装置の製造方法を説明する図である。
【図１３】第４の実施の形態に係る裏面照射型構造の固体撮像装置の製造方法を説明する図である。
【符号の説明】
【００７７】
１：半導体基板
２：ＢＯＸ層
３：ＳＯＩ層
４：Ｎ型エピタキシャル層
４ａ：第１の主面（表面）
４ｂ：第２の主面（裏面）
５、６：ＳＯＩ基板
７：シリコン酸化膜
８：シリコン窒化膜
１０：受光部
１１：素子分離領域
１２：第１のＰ型拡散層
１３：第２のＰ型拡散層
１４：第１のＰ型シールド層
１５ａ、１５ｂ、２３ｃ、２３ｄ：ソース／ドレイン
１６：ゲート絶縁膜
１７ａ：転送ゲート電極
１７ｂ：リセットゲート電極
２０：Ｐ型半導体ウェル
２１：Ｎ型半導体ウェル
２２：素子分離絶縁膜
２７ｃ、２７ｄ：ゲート電極
３０：アライメントマーク
３１：トレンチ
３２：耐エッチング膜
３３：埋め込み層
４０：配線層
４０ａ：第１の配線
４０ｂ：第２の配線
４０ｃ：第３の配線
４１：層間絶縁膜
４５、４６：支持基板
５０：第２のＰ型シールド層
５１、６３：アモルファスシリコン層
５２：第１の絶縁膜
５３：遮光膜
５４：第２の絶縁膜
５５：カラーフィルタ
５６：マイクロレンズ
６０、６１：レジスト
６０ａ、６１ａ：開口部
１００：素子領域
１００ａ：撮像素子領域
１００ｂ：周辺回路領域
２００：周辺領域
３００：固体撮像装置
４００：ウェハ
４０１：チップ
【特許請求の範囲】
【請求項１】
第１主面と前記第１主面と相対向する第２主面を有し、かつ撮像素子領域を有する第１導電型の半導体層と、
前記半導体層の前記第１主面に形成され、光電変換により電荷を蓄積する受光部と、
前記受光部を囲んで、前記半導体層の前記第１主面から前記半導体層の途中にまで延びる素子分離領域用の第２導電型の第１不純物層と、
前記半導体層の前記第２主面から前記第１不純物層の底部に達する素子分離用の第２導電型の第２不純物層と
を具備することを特徴とする固体撮像装置。
【請求項２】
前記半導体層の前記第１主面に設けられた配線層と、
前記半導体層の前記第２主面上に設けられたマイクロレンズと
を更に具備することを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記半導体層の前記第１主面に設けられた配線層と、
前記配線層上に設けられたマイクロレンズと
を更に具備することを特徴とする請求項１に記載の固体撮像装置。
【請求項４】
前記撮像素子領域以外の周辺領域に、前記半導体層を貫通するトレンチと、前記トレンチ内壁及び前記第２主面側の開口端部に設けられた耐エッチング膜と、前記耐エッチング膜を有する前記トレンチ内に埋め込まれた埋め込み層とで構成されるアライメントマークと
を更に具備することを特徴とする請求項２に記載の固体撮像装置。
【請求項５】
前記半導体層の前記第２主面上で、前記マイクロレンズの下にゲッタリングサイト
を更に具備することを特徴とする請求項２又は４に記載の半導体装置。
【請求項６】
前記受光部が複数、隣接して配列され、
前記各受光部の外周に沿って形成された遮光膜
を更に具備することを特徴とする請求項１乃至５に記載の固体撮像装置。
【請求項７】
第１主面と前記第１主面と相対向する第２主面を有し、かつ撮像素子領域を有する第１導電型の半導体層の、第１主面からイオン注入し、光電変換により電荷を蓄積する受光部を形成する工程と、
前記受光部を囲んで、前記半導体層の前記第１主面から前記半導体層の途中にまで伸びる素子分離領域用の第２導電型の第１不純物層を形成する工程と、
前記半導体層の前記第２主面から前記第１不純物層の底部に達する素子分離用の第２導電型の第２不純物層を形成する工程と
を具備することを特徴とする固体撮像装置の製造方法。
【請求項８】
前記半導体層の前記第１主面に配線層を形成する工程と、
前記半導体層の前記第２主面上にマイクロレンズを形成する工程と
を更に具備することを特徴とする請求項７に記載の固体撮像装置の製造方法。
【請求項９】
前記半導体層の第１主面に配線層を形成する工程と、
前記配線層上にマイクロレンズを形成する工程と
を更に具備することを特徴とする請求項７に記載の固体撮像装置の製造方法。
【請求項１０】
前記周辺領域に、前記半導体層を貫通するトレンチを形成し、前記トレンチ内壁及び前記第２主面側の開口端部に耐エッチング膜を形成し、前記耐エッチング膜を有する前記トレンチ内に埋め込み層を埋め込むことで、アライメントマークを形成する工程と
を更に具備することを特徴とする請求項８に記載の固体撮像装置の製造方法。
【請求項１１】
前記第２主面上で、前記マイクロレンズの下にゲッタリングサイトを形成する工程と
を更に具備することを特徴とする請求項１０に記載の固体撮像装置の製造方法。
【請求項１２】
半導体基板上にＢＯＸ層を形成し、前記ＢＯＸ層上に第２導電型のシールド層を形成し、前記第２導電型のシールド層上にエピタキシャル成長により前記半導体層を形成する工程
を更に具備することを特徴とする請求項７乃至１１に記載の固体撮像装置の製造方法。
【請求項１３】
撮像素子領域と周辺領域とを有する第１の支持基板上に、ＢＯＸ層を形成し、前記ＢＯＸ層上に第１導電型のＳＯＩ層を形成する工程と、
前記ＳＯＩ層上に第１導電型のエピタキシャル層を形成する工程と、
前記撮像素子領域の、前記エピタキシャル層の主面のうち、前記ＳＯＩ層に接する第２主面に相対向する第１主面側から、選択的に、前記エピタキシャル層の膜厚の略半分の位置に底面が位置するように、第２導電型の第１拡散層を形成する工程と、
前記第１主面上に、ゲート絶縁膜を介してゲート電極を選択的に形成する工程と、
前記撮像素子領域の、前記エピタキシャル層の前記第１主面側に、選択的に、ソース、ドレイン、第２導電型の第１シールド層及び、第１導電型の受光部を形成する工程と、
前記第１導電型のエピタキシャル層の第１主面上に、配線及び層間絶縁膜を含む配線層を形成する工程と、
前記配線層上に第２の支持基板を形成する工程と、
前記第１の支持基板と前記ＢＯＸ層とを除去し、前記ＳＯＩ層を露出する工程と、
前記ＳＯＩ層の露出面側から、前記第１拡散層の前記底面と接続するように、第２導電型の第２拡散層を形成する工程と、
少なくとも前記撮像素子領域の、前記エピタキシャル層の前記第２主面上に、前記受光部に対応する領域の周辺部を遮蔽するように遮光膜を形成する工程と、
前記エピタキシャル層の前記第２主面上の、前記受光部に対応する領域にマイクロレンズを形成する工程と
を具備することを特徴とする固体撮像装置の製造方法。
【請求項１】
第１主面と前記第１主面と相対向する第２主面を有し、かつ撮像素子領域を有する第１導電型の半導体層と、
前記半導体層の前記第１主面に形成され、光電変換により電荷を蓄積する受光部と、
前記受光部を囲んで、前記半導体層の前記第１主面から前記半導体層の途中にまで延びる素子分離領域用の第２導電型の第１不純物層と、
前記半導体層の前記第２主面から前記第１不純物層の底部に達する素子分離用の第２導電型の第２不純物層と
を具備することを特徴とする固体撮像装置。
【請求項２】
前記半導体層の前記第１主面に設けられた配線層と、
前記半導体層の前記第２主面上に設けられたマイクロレンズと
を更に具備することを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記半導体層の前記第１主面に設けられた配線層と、
前記配線層上に設けられたマイクロレンズと
を更に具備することを特徴とする請求項１に記載の固体撮像装置。
【請求項４】
前記撮像素子領域以外の周辺領域に、前記半導体層を貫通するトレンチと、前記トレンチ内壁及び前記第２主面側の開口端部に設けられた耐エッチング膜と、前記耐エッチング膜を有する前記トレンチ内に埋め込まれた埋め込み層とで構成されるアライメントマークと
を更に具備することを特徴とする請求項２に記載の固体撮像装置。
【請求項５】
前記半導体層の前記第２主面上で、前記マイクロレンズの下にゲッタリングサイト
を更に具備することを特徴とする請求項２又は４に記載の半導体装置。
【請求項６】
前記受光部が複数、隣接して配列され、
前記各受光部の外周に沿って形成された遮光膜
を更に具備することを特徴とする請求項１乃至５に記載の固体撮像装置。
【請求項７】
第１主面と前記第１主面と相対向する第２主面を有し、かつ撮像素子領域を有する第１導電型の半導体層の、第１主面からイオン注入し、光電変換により電荷を蓄積する受光部を形成する工程と、
前記受光部を囲んで、前記半導体層の前記第１主面から前記半導体層の途中にまで伸びる素子分離領域用の第２導電型の第１不純物層を形成する工程と、
前記半導体層の前記第２主面から前記第１不純物層の底部に達する素子分離用の第２導電型の第２不純物層を形成する工程と
を具備することを特徴とする固体撮像装置の製造方法。
【請求項８】
前記半導体層の前記第１主面に配線層を形成する工程と、
前記半導体層の前記第２主面上にマイクロレンズを形成する工程と
を更に具備することを特徴とする請求項７に記載の固体撮像装置の製造方法。
【請求項９】
前記半導体層の第１主面に配線層を形成する工程と、
前記配線層上にマイクロレンズを形成する工程と
を更に具備することを特徴とする請求項７に記載の固体撮像装置の製造方法。
【請求項１０】
前記周辺領域に、前記半導体層を貫通するトレンチを形成し、前記トレンチ内壁及び前記第２主面側の開口端部に耐エッチング膜を形成し、前記耐エッチング膜を有する前記トレンチ内に埋め込み層を埋め込むことで、アライメントマークを形成する工程と
を更に具備することを特徴とする請求項８に記載の固体撮像装置の製造方法。
【請求項１１】
前記第２主面上で、前記マイクロレンズの下にゲッタリングサイトを形成する工程と
を更に具備することを特徴とする請求項１０に記載の固体撮像装置の製造方法。
【請求項１２】
半導体基板上にＢＯＸ層を形成し、前記ＢＯＸ層上に第２導電型のシールド層を形成し、前記第２導電型のシールド層上にエピタキシャル成長により前記半導体層を形成する工程
を更に具備することを特徴とする請求項７乃至１１に記載の固体撮像装置の製造方法。
【請求項１３】
撮像素子領域と周辺領域とを有する第１の支持基板上に、ＢＯＸ層を形成し、前記ＢＯＸ層上に第１導電型のＳＯＩ層を形成する工程と、
前記ＳＯＩ層上に第１導電型のエピタキシャル層を形成する工程と、
前記撮像素子領域の、前記エピタキシャル層の主面のうち、前記ＳＯＩ層に接する第２主面に相対向する第１主面側から、選択的に、前記エピタキシャル層の膜厚の略半分の位置に底面が位置するように、第２導電型の第１拡散層を形成する工程と、
前記第１主面上に、ゲート絶縁膜を介してゲート電極を選択的に形成する工程と、
前記撮像素子領域の、前記エピタキシャル層の前記第１主面側に、選択的に、ソース、ドレイン、第２導電型の第１シールド層及び、第１導電型の受光部を形成する工程と、
前記第１導電型のエピタキシャル層の第１主面上に、配線及び層間絶縁膜を含む配線層を形成する工程と、
前記配線層上に第２の支持基板を形成する工程と、
前記第１の支持基板と前記ＢＯＸ層とを除去し、前記ＳＯＩ層を露出する工程と、
前記ＳＯＩ層の露出面側から、前記第１拡散層の前記底面と接続するように、第２導電型の第２拡散層を形成する工程と、
少なくとも前記撮像素子領域の、前記エピタキシャル層の前記第２主面上に、前記受光部に対応する領域の周辺部を遮蔽するように遮光膜を形成する工程と、
前記エピタキシャル層の前記第２主面上の、前記受光部に対応する領域にマイクロレンズを形成する工程と
を具備することを特徴とする固体撮像装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１０−３９２８（Ｐ２０１０−３９２８Ａ）
【公開日】平成２２年１月７日（２０１０．１．７）
【国際特許分類】
【出願番号】特願２００８−１６２３５９（Ｐ２００８−１６２３５９）
【出願日】平成２０年６月２０日（２００８．６．２０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２２年１月７日（２０１０．１．７）
【国際特許分類】
【出願日】平成２０年６月２０日（２００８．６．２０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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