時定数調整回路
【課題】参照用の時定数発生回路を集積回路の外部に用意すると、集積回路の端子数の増加および半導体チップ面積の増大を招き、その結果、製造コストが増大してしまう。また、集積回路単体では時定数の調整を行えない。
【解決手段】スイッチトキャパシタを用いることで、時定数発生回路を集積回路に内蔵しても十分な精度が保たれる。さらに、時定数の補正結果を記憶する記憶部を設けることで、時定数調整用回路と、時定数調整後の通常動作用回路を、一部兼用することが可能となる。集積回路の端子数と、半導体チップ面積を節約でき、その結果、製造コストを抑えられる。さらに、外部から電源さえ供給されれば、自動的かつ自律的に時定数の調整を行える。
【解決手段】スイッチトキャパシタを用いることで、時定数発生回路を集積回路に内蔵しても十分な精度が保たれる。さらに、時定数の補正結果を記憶する記憶部を設けることで、時定数調整用回路と、時定数調整後の通常動作用回路を、一部兼用することが可能となる。集積回路の端子数と、半導体チップ面積を節約でき、その結果、製造コストを抑えられる。さらに、外部から電源さえ供給されれば、自動的かつ自律的に時定数の調整を行える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、時定数調整回路と、この時定数調整回路を用いた時定数調整方法とに係り、特に、可変抵抗を具備する時定数調整回路と、この時定数調整回路を用いた時定数調整方法とに係る。
【背景技術】
【０００２】
抵抗Ｒの値と、容量Ｃの値とを積算した値ＲＣは、時定数と呼ばれる。時定数は、例えば、フィルタのカットオフ周波数を設定する方法などとして用いられ、その値が大きければ大きいほど、回路における変動にかかる時間が長くなる。このように、任意の値の抵抗Ｒおよび容量Ｃを設けることによって、回路内に時定数を設定することが可能である。
【０００３】
ここで、抵抗Ｒおよび容量Ｃにおける値のばらつきが、回路内に設定される時定数の精度に直結している。通常、集積回路以外に用意した抵抗および容量のばらつきは数％だが、集積回路上に作りこんだ抵抗および容量のばらつきは１５％ほどである。後者の場合、両者の積である時定数のばらつきは３０％にもなり、上記の例ではフィルタのカットオフ周波数が変動するなど、回路の特性悪化につながる。
【０００４】
上記に関連して、特許文献１（特開平１０−３２２１６２号公報）には、時定数調整回路に係る記載が開示されている。この時定数調整回路は、集積回路上に構成された時定数を持つ電子回路の時定数を調整する。この時定数調整回路は、時間基準発生手段と、時定数発生手段と、判定手段と、記憶手段とを具備する。ここで、時間基準発生手段は、集積回路の外部に設けられた時定数回路を含んで構成され、該時定数回路が持つ時定数で時間と共に値が変化する時間基準信号を発生する。時定数発生手段は、集積回路上に形成された時定数回路を含んで構成され、該時定数回路が持つ時定数で時間と共に値が変化する時定数信号を発生する。判定手段は、時間基準信号が所定値に達した時点と時定数信号が該所定値に達した時点との前後関係を判定する。記憶手段は、判定手段の判定結果を記憶する。この時定数調整回路は、記憶手段の出力に基づいて電子回路の時定数を調整することを特徴とする。
【０００５】
特許文献１の時定数調整回路について、添付図面を参照して説明する。
【０００６】
図１は、特許文献１の時定数調整回路の構成を概略的に示すブロック図である。この時定数調整回路は、時間基準発生部１０と、時定数発生部２０と、判定部３０と、記憶部４０と、電子回路５０とを具備する。なお、図１の時定数調整回路の外部には、図示されない起動信号出力部が接続されている。
【０００７】
図１の時定数調整回路の各構成要素および外部に接続された各要素の接続関係について説明する。時間基準発生部１０および時定数発生部２０のそれぞれにおける入力部は、図示されない起動信号出力部に接続されている。時間基準発生部１０および時定数発生部２０のそれぞれにおける出力部は、判定部３０における２つの入力部にそれぞれ接続されている。判定部３０における出力部は、記憶部４０における入力部に接続されている。記憶部４０における出力部は、電子回路５０の入力部に接続されている。
【０００８】
この時定数調整回路は、集積回路外部に設けられた時間基準発生部の時定数を参照値とし、集積回路上に形成されたばらつきを含む時定数発生部の時定数が参照値に近づく様に補正をかけるものである。
【０００９】
通常、外部に用意した抵抗および容量のばらつきが数％であるのに対し、集積回路上に作りこむ抵抗および容量のばらつきは１５％ほどである。したがって、ＲＣの積である時定数は３０％ほどばらつき、フィルタのカットオフ周波数の変動などの特性悪化につながる。
【００１０】
図２は、特許文献１の時定数調整回路の１つの構成例を具体的に示す回路図である。図２の時定数調整回路は、時間基準発生部１０と、時定数発生部２１と、判定部３１と、記憶部４１と、電子回路５１とを具備する。ここで、図２の時定数発生部２１と、判定部３１と、記憶部４１と、電子回路５１とは、図１の時定数発生部２０と、判定部３０と、記憶部４０と、電子回路５０とにそれぞれ対応する。
【００１１】
時間基準発生部１０は、容量１０１１と、抵抗１０２１と、スイッチ１０３１とを具備する。時定数発生部２１は、容量２１１１と、抵抗２１２１と、スイッチ２１３１とを具備する。判定部３１および記憶部４１は、第１および第２の増幅器３０１１、３０１２と、フリップフロップ４１１１と、電源Ｖｂ１とを具備する。電子回路５１は、入力部５１１１と、増幅器５１２１と、第１および第２の容量５１３１、５１３２と、第１〜第６の抵抗５１４１〜５１４６と、第１〜第３のスイッチ５１５１〜５１５３と、電源ＶＡＧとを具備する。
【００１２】
容量１０１１の一方の端部は、接地されている。容量１０１１の他方の端部は、抵抗１０２１の一方の端部と、スイッチ１０３１の一方の端部と、増幅器３０１１の非反転側入力部とに接続されている。抵抗１０２１の他方の端部は、図示されない電源Ｖｃｃに接続されている。スイッチ１０３１の他方の端部は、接地されている。スイッチ１０３１の制御信号入力部には、図示されない起動信号出力部が接続されている。
【００１３】
容量２１１１の一方の端部は、接地されている。容量２１１１の他方の端部は、抵抗２１２１の一方の端部と、スイッチ２１３１の一方の端部と、増幅器３０１２の非反転側入力部とに接続されている。抵抗２１２１の他方の端部は、図示されない電源Ｖｃｃに接続されている。スイッチ２１３１の他方の端部は、接地されている。スイッチ２１３１の制御信号入力部には、図示されない起動信号出力部が接続されている。
【００１４】
２つの増幅器３０１１、３０１２のそれぞれの反転側入力部は、電源Ｖｂ１に接続されている。２つの増幅器３０１１、３０１２の出力部は、フリップフロップ４１１１の２つの入力部にそれぞれ接続されている。フリップフロップ４１１１の出力部は、３つのスイッチ５１５１〜５１５３の制御信号入力部に接続されている。
【００１５】
入力部５１１１は、２つの抵抗５１４１、５１４２のそれぞれの一方の端部に接続されている。抵抗５１４２の他方の端部は、スイッチ５１５１の一方の端部に接続されている。スイッチ５１５１の他方の端部は、抵抗５１４１の他方の端部と、２つのスイッチ５１５２、５１５３のそれぞれの一方の端部と、２つの抵抗５１４３、５１４５のそれぞれの一方の端部と、容量５１３２の一方の端部とに接続されている。容量５１３２の他方の端部は、接地されている。スイッチ５１５２の他方の端部は、抵抗５１４４の一方の端部に接続されている。抵抗５１４４の他方の端部は、抵抗５１４３の他方の端部と、容量５１３１の一方の端部と、増幅器５１２１の反転側入力部とに接続されている。スイッチ５１５３の他方の端部は、抵抗５１４６の一方の端部に接続されている。増幅器５１２１の非反転側入力部は、電源ＶＡＧに接続されている。増幅器５１２１の出力部は、容量５１３１の他方の端部と、２つの抵抗５１４５、５１４６の他方の端部に接続されている。
【００１６】
ここで、容量１０１１および抵抗１０２１は、基準となる時定数を発生するために用いられる。容量１０１１および抵抗１０２１は、容量値および抵抗値の精度を高めるために、すなわち時定数の精度を高めるために、設けられていることに注目したい。
【００１７】
図３は、特許文献１の時定数調整回路の別の構成例を具体的に示す回路図である。図３の時定数調整回路は、時間基準発生部１０と、時定数発生部２２と、判定部３２と、記憶部４２と、電子回路５２と、カウンタ６０とを具備する。ここで、図３の時定数発生部２２と、判定部３２と、記憶部４２と、電子回路５２とは、図１の時定数発生部２０と、判定部３０と、記憶部４０と、電子回路５０とにそれぞれ対応する。
【００１８】
図３の時間基準発生部１０の構成要素は、上記で説明した図２の場合と同じである。時定数発生部２２は、容量２２１１と、ｎ＋１個の抵抗２２２１−０〜２２２１−ｎと、スイッチ２２３１と、ｎ個のスイッチ２２３１−１〜２２３１−ｎとを具備する。判定部３２および記憶部４２は、２つの増幅器３０１１、３０１２と、カウンタ４２１１と、電源Ｖｂ１とを具備する。電子回路５２は、入力部と、増幅器５２２１と、容量５２３１と、ｍ＋１個の抵抗５２４１−０〜５２４１−ｍと、ｍ個のスイッチ５２５１−１〜５２５１−ｍとを具備する。
【００１９】
容量１０１１の一方の端部は、接地されている。容量１０１１の他方の端部は、抵抗１０２１の一方の端部と、スイッチ１０３１の一方の端部と、増幅器３０１１の非反転側入力部とに接続されている。抵抗１０２１の他方の端部は、図示されない電源Ｖｃｃに接続されている。スイッチ１０３１の他方の端部は、接地されている。スイッチ１０３１の制御信号入力部には、図示されない起動信号出力部が接続されている。
【００２０】
容量２２１１の一方の端部は、接地されている。容量２２１１の他方の端部は、抵抗２２２１−０の一方の端部と、スイッチ２２３１の一方の端部と、ｎ個のスイッチ２２３１−１〜２２３１−ｎの一方の端部と、増幅器３０１２の非反転側入力部とに接続されている。ｎ個のスイッチ２２３１−１〜２２３１−ｎの他方の端部は、ｎ個の抵抗２２２１−１〜２２２１−ｎの一方の端部にそれぞれ接続されている。抵抗２２２１−０の他方の端部と、ｎ個の抵抗２２２１−１〜２２２１−ｎの他方の端部とは、図示されない電源Ｖｃｃに接続されている。スイッチ２２３１の制御信号入力部と、カウンタ６０の入力部とには、図示されない起動信号出力部が接続されている。ｎ個のスイッチ２２３１−１〜２２３１−ｎの制御信号入力部には、カウンタ６０のｎ個の出力部がそれぞれ接続されている。
【００２１】
２つの増幅器３０１１、３０１２の反転側入力部には、電源Ｖｂ１が接続されている。２つの増幅器３０１１、３０１２の出力部は、カウンタ４２１１の２つの入力部にそれぞれ接続されている。カウンタ４２１１のｍ個の出力部は、ｍ個のスイッチ５２５１−１〜５２５１−ｍの制御信号入力部にそれぞれ接続されている。
【００２２】
電子回路５２の入力部は、ｍ＋１個の抵抗５２４１−０〜５２４１−ｍの一方の端部に接続されている。ｍ個の抵抗５２４１−１〜５２４１−ｍの他方の端部は、ｍ個のスイッチ５２５１−１〜５２５１−ｍの一方の端部にそれぞれ接続されている。抵抗５２４１−０の他方の端部は、ｍ個のスイッチ５２５１−１〜５２５１−ｍの他方の端部と、容量５２３１の一方の端部と、増幅器５２２１の非反転側入力部とに接続されている。増幅器５２２１の反転側入力部は、増幅器５２２１の出力部に接続されている。
【００２３】
図３の時定数調整回路は、複数の抵抗を組み合わせて時定数の調整を行う。このとき、時定数を調整するモードではｎ＋１個の抵抗およびカウンタ６０を用い、調整された時定数を発生する通常動作モードでは別のｍ＋１個の抵抗およびカウンタ４２１１を用いている。その結果、集積回路の規模が増大していることに注目したい。
【先行技術文献】
【特許文献】
【００２４】
【特許文献１】特開平１０−３２２１６２号公報
【発明の概要】
【発明が解決しようとする課題】
【００２５】
特許文献１の時定数調整回路では、参照用の時定数発生回路を用意する必要がある。その分、半導体チップ面積の増大にもつながる。さらに、特許文献１の時定数調整回路では、時定数のばらつきを細かい分解能で調整するために、大規模な専用回路を用意しており、集積回路のレイアウトの増大を招いている。以上の理由により、特許文献１の時定数調整回路では、製造コストが増大している。
【課題を解決するための手段】
【００２６】
以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。
【００２７】
本発明による半導体集積回路は、積分回路（５）と、スイッチトキャパシタ（２）と、調整回路とを備える。ここで、積分回路（５）は、可変抵抗素子（１０４）と、容量素子（３２１）と、増幅器（３１１）とを有する。スイッチトキャパシタ（２）は、一端が可変抵抗素子（１０４）と並列に増幅器（３１１）に接続される。調整回路（１）は、可変抵抗素子（１０４）の抵抗値を調整する。積分回路（５）は、可変抵抗素子（１０４）の可変抵抗値および容量素子（３２１）の容量値で決まる第１の時定数と、スイッチトキャパシタ（２）の容量値および容量素子（３２１）の容量値で決まる第２の時定数とに基づいた電圧の制御信号を出力する。調整回路（１）は、制御信号に基づいて可変抵抗素子（１０４）の可変抵抗値を調整する。
【００２８】
本発明による調整方法は、可変抵抗素子（１０４）と、容量素子（３２１）と、増幅器（３１１）とを有する積分回路（５）の可変抵抗素子（１０４）の可変抵抗値を調整する方法である。この調整方法は、（ａ）可変抵抗素子（１０４）の可変抵抗値および容量素子（３２１）の容量値で決まる第１の時定数に基づいて、容量素子（３２１）に電荷を注入するステップと、（ｂ）増幅器（３１１）への接続を、可変抵抗素子（１０４）からスイッチトキャパシタ（２）に切り替えるステップと、（ｃ）スイッチトキャパシタ（２）の容量値および容量素子（３２１）の容量値で決まる第２の時定数に基づいて、容量素子（３２１）に注入された電荷を引き抜くステップと、（ｄ）電荷が引き抜かれた後の容量素子（３２１）の電圧に基づいて、可変抵抗素子（１０４）の可変抵抗値を設定するステップとを具備する。
【発明の効果】
【００２９】
本発明の時定数調整回路では、スイッチトキャパシタを用いることで、時定数発生回路を集積回路に内蔵しても十分な精度が保たれる。さらに、時定数の補正結果を記憶する記憶部を設けることで、時定数調整用回路と、時定数調整後の通常動作用回路を、一部兼用することが可能となる。集積回路の端子数と、半導体チップ面積を節約でき、その結果、製造コストを抑えられる。さらに、外部から電源さえ供給されれば、自動的かつ自律的に時定数の調整を行える。
【図面の簡単な説明】
【００３０】
【図１】図１は、特許文献１の時定数調整回路の構成を概略的に示すブロック図である。
【図２】図２は、特許文献１の時定数調整回路の１つの構成例を具体的に示す回路図である。
【図３】図３は、特許文献１の時定数調整回路の別の構成例を具体的に示す回路図である。
【図４】図４は、本発明の実施形態における時定数調整回路を用いる電子装置の全体的な構成を概略的に示すブロック図である。
【図５】図５は、本発明の実施形態における時定数調整回路の概略的な構成を示すブロック図である。
【図６】図６は、本発明の実施形態における時定数調整回路の具体的な構成例を示す回路図である。
【図７】図７は、本発明の実施形態における時定数調整回路の、ローパスフィルタおよび記憶部の後段に、フリップフロップ部を追加した構成例を示す回路図である。
【図８】図８は、本発明の実施形態における時定数調整モードを実行した際の各信号の変化を示すタイムチャートである。
【図９】図９は、スイッチトキャパシタを用いた積分回路を示す回路図である。
【図１０】図１０は、積分器の、連続時間信号処理構成および離散時間信号処理構成を比較する図である。図１０（ａ）は、抵抗を用いた積分器の連続時間信号処理構成を示す図である。図１０（ｂ）は、スイッチトキャパシタを用いた積分器離散時間信号処理構成を示す図である。
【図１１】図１１は、本発明の時定数調整モードを実行した際の各信号のより詳細な変化の例を示すタイムチャートである。
【発明を実施するための形態】
【００３１】
ここから、添付図面を参照して、本発明による半導体集積回路としての時定数調整回路と、この時定数調整回路を用いた時定数調整方法とを実施するための形態を以下に説明する。
【００３２】
図４は、本発明の第１の実施形態における時定数調整回路を用いる電子装置の全体的な構成を概略的に示すブロック図である。この電子装置は、アンテナ部ＡＮＴと、低雑音増幅回路部ＬＮＡと、ミキサ回路部と、複素バンドパスフィルタ部ＩＦ＿ＦＩＬと、可変利得増幅回路部ＶＧＡと、アナログデジタルコンバータＡＤＣと、デジタルベースバンド回路部ＤＢＢとを具備する。
【００３３】
低雑音増幅回路部ＬＮＡは、アンテナ部ＡＮＴの後段に接続されている。
ミキサ回路部のそれぞれは、低雑音増幅回路部ＬＮＡの後段に接続されている。複素バンドパスフィルタ部ＩＦ＿ＦＩＬは、ミキサ回路部の後段にそれぞれ接続されている。複素バンドパスフィルタ部ＩＦ＿ＦＩＬは、互いに接続されている。可変利得増幅回路部ＶＧＡは、複素バンドパスフィルタ部ＩＦ＿ＦＩＬの一方の後段に接続されている。アナログデジタルコンバータＡＤＣは、可変利得増幅回路部ＶＧＡの後段に接続されている。デジタルベースバンド回路部ＤＢＢは、アナログデジタルコンバータＡＤＣの後段に接続されている。デジタルベースバンド回路部ＤＢＢは、可変利得増幅回路部ＶＧＡにも接続されている。
【００３４】
アンテナ部ＡＮＴは、高周波信号を受信する。低雑音増幅回路部ＬＮＡは、この高周波信号を増幅する。ミキサ回路部のそれぞれは、この増幅された高周波信号を中間周波数信号に変換する。高周波信号を中間周波数信号に変換する際、イメージ信号が発生する。複素バンドパスフィルタ部ＩＦ＿ＦＩＬは、このイメージ信号を圧縮する。可変利得増幅回路部ＶＧＡは、イメージ信号が圧縮された中間周波数信号の利得制御を行う。アナログデジタルコンバータＡＤＣは、この利得制御された中間周波数信号のアナログデジタル変換を行う。デジタルベースバンド回路部ＤＢＢは、アナログデジタル変換された信号を復調し、近接妨害波を除去し、可変利得増幅回路部ＶＧＡへのフィードバックゲイン調整を行う。
【００３５】
図４の電子回路において、時定数調整回路は、複素バンドパスフィルタ部ＩＦ＿ＦＩＬに含まれる。従来技術では、この時定数調整回路が抵抗値補正ビットをマイコンでサーチし、アナログデジタルコンバータＡＤＣがこの補正結果を容量値の補正ビットとして受け取る。このように、従来技術では、マイコンを用いて補正ビットのサーチおよび保存を行うが、本発明では、マイコンを必要とせずに、補正ビットのサーチを時定数調整回路が自己的に行う。また、本発明では、補正ビットのサーチ結果を保持するレジスタを別途用意するので、アナログデジタルコンバータＡＤＣが単体で使用可能となる。
【００３６】
図５は、本発明の第１の実施形態における時定数調整回路の概略的な構成を示すブロック図である。図５の時定数調整回路は、調整回路としての調整対象時定数発生部１と、スイッチトキャパシタとしての基準時定数発生部２と、判定部３と、記憶部４と、積分回路としての時定数調整対象電子回路５とを具備する。なお、時定数調整対象電子回路５は、後述するように、調整対象時定数発生部１および規準時定数発生部２にまたがっている。
【００３７】
図５の時定数調整回路の各構成要素の接続関係について説明する。調整対象時定数発生部１の出力部と、基準時定数発生部２の出力部とは、判定部３の２つの入力部にそれぞれ接続されている。判定部３の出力部は、記憶部４の入力部に接続されている。
【００３８】
図６は、本発明の第１の実施形態における時定数調整回路の具体的な構成例を示す回路図である。図６の時定数調整回路は、図５と同様に、調整対象時定数発生部１と、基準時定数発生部２と、判定部３と、記憶部４とを具備する。調整対象時定数発生部１は、カウンタ１０１と、セレクタ１０２と、エンコーダ１０３と、可変抵抗素子としての可変抵抗１０４と、入力部１０５とを具備する。基準時定数発生部２は、スイッチトキャパシタ２１１と、４つのスイッチ２２１〜２２４とを具備する。判定部３は、増幅器３１１と、容量素子としての積分容量３２１と、容量３２２と、３つの抵抗３３１〜３３３と、スイッチ３４１とを具備する。記憶部４は、フリップフロップ部４１０と、補正結果出力部４２０とを具備する。
【００３９】
図６の時定数調整回路の各構成要素の接続関係について説明する。カウンタ１０１の第１の出力部は、セレクタの第１の入力部に接続されている。カウンタ１０１の第２の出力部は、スイッチ３４１の制御信号入力部に接続されている。セレクタ１０２の出力部は、エンコーダ１０３の入力部と、フリップフロップ部４１０の入力部とに接続されている。エンコーダ１０３の出力部は、可変抵抗１０４の制御信号入力部に接続されている。可変抵抗１０４の一方の端子は、入力部１０５に接続されている。可変抵抗１０４の他方の端子は、増幅器３１１の反転入力部と、スイッチ３４１の一方の端部と、積分容量３２１の一方の端部と、スイッチ２２４の一方の端部とに接続されている。
【００４０】
スイッチ２２４の他方の端部は、スイッチトキャパシタ２１１の一方の端部と、スイッチ２２３の一方の端部とに接続されている。スイッチ２２３の他方の端部は、接地されている。スイッチトキャパシタ２１１の他方の端部は、スイッチ２２１の一方の端部と、スイッチ２２２の一方の端部とに接続されている。スイッチ２２１の他方の端部は、接地されている。スイッチ２２２の他方の端部は、接地されている。
【００４１】
増幅器３１１の非反転入力部は、２つの抵抗３３１、３３２のそれぞれの一方の端部に接続されている。抵抗３３１の他方の端部は、接地されている。抵抗３３２の他方の端部は、電源に接続されている。増幅器３１１の出力部は、スイッチ３４１の他方の端部と、積分容量３２１の他方の端部と、抵抗３３３の一方の端部とに接続されている。抵抗３３３の他方の端部は、容量３２２の一方の端部と、フリップフロップ部４１０の第２の入力部とに接続されている。容量３２２の他方の端部は、接地されている。
【００４２】
フリップフロップ部４１０の出力部は、補正結果出力部４２０と、セレクタ１０２の第２の入力部とに接続されている。
【００４３】
図６の時定数調整回路の動作、すなわち本発明の時定数調整方法について説明する。本発明の時定数調整回路には、時定数調整モードと、通常動作モードがある。本発明の時定数調整回路は、動作が開始すると、まず、時定数調整モードで動作する。時定数調整モードが終了すると、通常動作モードに移行する。
【００４４】
本発明の時定数調整回路の時定数調整モードについて説明する。時定数調整モードでは、まず、カウンタ１０１がカウント動作を開始し、第１の出力部からカウント値を出力する。カウンタ１０１が出力する信号は、セレクタ１０２およびエンコーダ１０３を介して、可変抵抗１０４を制御するための制御信号に変換される。この制御信号は、可変抵抗１０４の制御信号入力部に供給される。可変抵抗１０４の抵抗値Ｒは、制御信号入力部に供給された制御信号に応じて切り替わる。同時に、可変抵抗１０４の抵抗値Ｒおよび積分容量３２１の容量値Ｃを用いる第１の時定数である時定数ＲＣの値も変化する。なお、この時点では、時定数ＲＣの値はまだ暫定値に過ぎない。
【００４５】
カウンタ１０１は、カウント値を切り替える度に、初期化信号ｉｎｉｔをアクティブにして第２の出力部からスイッチ３４１の制御信号入力部に向けて出力する。初期化信号ｉｎｉｔがアクティブになると、スイッチ３４１が閉じて、両端部が短絡する。スイッチ３４１が短絡すると、積分容量３２１が放電する。積分容量３２１が放電する度に、積分値がリセットされる。
【００４６】
各カウントでの積分動作は、時定数の比較が行える十分に長い間隔で継続される。この間隔の長さは、時定数の１０倍程度であることが望ましい。
【００４７】
可変抵抗１０４の抵抗値は、カウントが進むに連れて増大するので、あるカウントにおいて、スイッチトキャパシタ２１１に対応する等価抵抗値を超えることになる。このとき、増幅器３１１の反転入力部において、調整対象時定数発生部１から注入される電流と、基準時定数発生部２から引き抜かれる電流との大小関係が逆転し、その結果、増幅器３１１の出力信号が反転する。
【００４８】
増幅器３１１の出力信号が反転したとき、この反転信号は記憶部４の動作エッジとして利用され、フリップフロップ部４１０は、スイッチＳ０〜Ｓ１４の状態を制御するカウンタ１０１のカウント値を記憶する。
【００４９】
図９、図１０を用いて、スイッチトキャパシタを備えることで精度の高い基準時定数を発生できる理由について、詳細を説明する。
【００５０】
基準時定数発生部２は、スイッチトキャパシタ２１１の等価抵抗に積分容量３２１を組み合わせることで、第２の時定数である目標値の時定数を設定している。ここで、スイッチトキャパシタによる理想的に時定数を発生させる原理について説明する。
【００５１】
図９は、スイッチトキャパシタを用いた積分回路を示す回路図である。この積分回路は、増幅器３１１と、スイッチトキャパシタ２１１と、積分容量３２１と、４つのスイッチ２２１〜２２４と、電源と、クロック信号入力部２４１と、インバータ回路部２３１とを具備している。
【００５２】
図９の積分回路の各構成要素の接続関係について説明する。増幅器３１１と、スイッチトキャパシタ２１１と、積分容量３２１と、４つのスイッチ２２１〜２２４との間の接続関係は、図６の場合と同じであるので省略する。ただし、スイッチ２２１の他方の端部は、接地されておらず、電源に接続されている。クロック信号入力部２４１は、インバータ回路部２３１の入力部と、２つのスイッチ２２１、２２３の制御信号入力部とに接続されている。インバータ回路部２３１の出力部は、２つのスイッチ２２２、２２４の制御信号入力部に接続されている。
【００５３】
図９の積分回路の動作について説明する。まず、クロック信号入力部２４１が、周期的なクロック信号を入力する。クロック信号は、Ｌｏｗ状態とＨｉｇｈ状態を周期的に繰り返す。
【００５４】
まず、クロック信号がＨｉｇｈ状態のとき、２つのスイッチ２２１、２２３は短絡状態となり、２つのスイッチ２２２、２２４は絶縁状態となる。このとき、スイッチトキャパシタ２１１には
ΔＱ＝Ｃｓ・Ｖｉｎ
の電荷が充電される。ここで、Ｃｓはスイッチトキャパシタの容量値を、Ｖｉｎは電源の電圧を、それぞれ示す。
【００５５】
次に、クロック信号がＬｏｗ状態のとき、２つのスイッチ２２１、２２３は絶縁状態となり、２つのスイッチ２２２、２２４は短絡状態となる。このとき、スイッチトキャパシタ２１１に充電されていた電荷ΔＱが、積分容量３２１に転送される。
【００５６】
電荷ΔＱが転送されることによって、スイッチトキャパシタ２１１および積分容量３２１の間には、
Ｉ＝ΔＱ・ｆＣＬＫ＝Ｃｓ・Ｖｉｎ・ｆＣＬＫ
の電流が流れる。ここで、ｆＣＬＫは、クロック信号の周波数を示す。
【００５７】
電流Ｉを、オームの法則に当てはめると、
Ｉ＝Ｖｉｎ／Ｒｅｑｕｉｖ
が得られる。ここで、Ｒｅｑｕｉｖは、スイッチトキャパシタ２１１の等価的な抵抗値であり、
Ｒｅｑｕｉｖ＝１／（Ｃｓ・ｆＣＬＫ）
となる。
【００５８】
図１０は、積分器の、連続時間信号処理構成および離散時間信号処理構成を比較する図である。図１０（ａ）は、抵抗を用いた積分器の連続時間信号処理構成を示す図である。図１０（ｂ）は、スイッチトキャパシタを用いた積分器離散時間信号処理構成を示す図である。
【００５９】
図１０（ｂ）の回路図は、図９の回路図を簡略化したものであるので、詳細な説明を省略する。図１０（ａ）の回路図は、図９の回路図のスイッチトキャパシタ２１１および４つのスイッチ２２１〜２２４を抵抗Ｒに置き換えたものである。したがって、図１０（ａ）の回路と、図１０（ｂ）の回路とは、同じ特性を持つ動作を行うはずである。
【００６０】
しかし、図１０（ａ）の回路では、時定数τは、抵抗Ｒおよび積分容量Ｃｉの積で決まる。このため、抵抗Ｒおよび積分容量Ｃｉのばらつきに、時定数τの精度は大きく影響される。その一方で、図１０（ｂ）の回路では、時定数τは、スイッチキャパシタの容量Ｃｓおよび積分容量の容量Ｃｉの比と、クロック信号周波数ｆＣＬＫとで決まる。一般的に、集積回路上に近接配置された素子のばらつきは同様であるため、スイッチキャパシタの容量Ｃｓおよび積分容量の容量Ｃｉの比は、ほぼ一定となる。したがって、図１０（ｂ）の時定数τは、図１０（ａ）の場合よりも、ばらつきに強い。すなわち、クロック信号周波数ｆＣＬＫを一定に保てば、時定数τも一定とすることが出来る。
【００６１】
このように、基準時定数発生部２は、スイッチトキャパシタ２１１を用いることで、精度の高い基準時定数を提供する。
【００６２】
図７は、本発明の時定数調整回路の、ローパスフィルタ３２２、３２３およびフリップフロップ部４１０の後段に、フリップフロップ部４３０を追加した構成例を示す回路図である。図７の時定数調整回路には、図６の場合と比べて、他にも細かい変更を加えている。ここでは、補正値の精度を４ビットとした場合について説明する。
【００６３】
すなわち、カウンタ１０１が出力するカウント信号は、４ビットである。セレクタ１０２は、内部に４つのセレクタスイッチを具備する。可変抵抗１０４は直列に接続された１６個の抵抗素子Ｒ０〜Ｒ１５を具備する。これら１６個の抵抗素子Ｒ０〜Ｒ１５の間にある１５個の接続点には、１５個のスイッチＳ０〜Ｓ１４がそれぞれ接続されている。エンコーダ１０３は、４ビットの信号を入力して、これら１５個のスイッチＳ０〜Ｓ１４をそれぞれ制御する１５個の制御信号に変換する。
【００６４】
記憶部４は、前段のフリップフロップ部４１０と、後段のフリップフロップ部４３０と、波形切り直し用フリップフロップ４４１とを具備している。前段のフリップフロップ部４１０は、４つのフリップフロップ４１１〜４１４を具備する。後段のフリップフロップ部４３０は、４つのフリップフロップ４３１〜４３４を具備する。補正結果出力部４２０は、４つの補正結果出力端部４２１〜４２４を具備する。
【００６５】
カウンタ１０１は、第１の出力部からカウント値を出力し、第２の出力部から第１の初期化信号であるｉｎｉｔ信号を出力し、第３の出力部から第２の初期化信号であるｉｎｉｔＤ信号を出力し、第４の出力部からセレクタ１０２を制御するｔｕｎｅ信号を出力する。ここで、第２の初期化信号ｉｎｉｔＤは、第１の初期化信号ｉｎｉｔから半クロックだけ遅れている。カウンタ１０１の第２の出力部は、スイッチ３４１の制御信号入力部に接続されている以外に、波形切り直し用フリップフロップ４４１のクロック入力部にも接続されている。カウンタ１０１の第３の出力部は、前段の４つのフリップフロップ４１１〜４１４のそれぞれにおけるクロック入力部に接続されている。カウンタ１０１の第４の出力部は、セレクタ１０２内部の４つのセレクタスイッチにおける制御信号入力部に接続されている。
【００６６】
セレクタ１０２内部の４つのセレクタスイッチにおける出力部は、エンコーダ１０３の入力部に接続されている以外に、前段のフリップフロップ部４１０における４つのフリップフロップ４１１〜４１４の信号入力部にもそれぞれ接続されている。前段のフリップフロップ部４１０における４つのフリップフロップ４１１〜４１４の出力部は、後段のフリップフロップ部４３０における４つのフリップフロップ４３１〜４３４の信号入力部にそれぞれ接続されている。抵抗３２３および容量３２２を具備するローパスフィルタ３２３、３２２の出力部は、波形切り直し用フリップフロップ４４１の信号入力部に接続されている。波形切り直し用フリップフロップ４４１の出力部は、後段のフリップフロップ部４３０における４つのフリップフロップ４３１〜４３４のクロック入力部に接続されている。後段のフリップフロップ部４３０における４つのフリップフロップ４３１〜４３４の出力部は、補正結果出力端部４２１〜４２４にそれぞれ接続されており、また、セレクタ１０２内部の４つのセレクタスイッチにおける第２の入力部にもそれぞれ接続されている。
【００６７】
セレクタ１０２から出力される補正値は、前段のフリップフロップ部４１０の各フリップフロップ４１１〜４１４に供給される一方で、エンコーダ１０３にも供給される。
【００６８】
なお、補正値の精度は、４ビット以外であってもかまわない。このとき、各構成要素の総数が補正値の精度に応じて変化することは言うまでもない。
【００６９】
図８は、本発明の時定数調整モードを実行した際の各信号の変化を示すタイムチャートである。図８のタイムチャートにおいて、横軸は時間を、縦軸は信号の強度を、それぞれ示す。図８は、合計１１個の信号のタイムチャートを示す。これら１１個のタイムチャートは、上から順に、クロック信号（ｃｌｋ）と、４つの分周信号と、初期化信号（ｉｎｉｔ）と、４ビットのカウンタ出力信号のうち下位２ビットの信号（ｃ０、ｃ１）と、１５個のタップスイッチＳ０〜Ｓ１４のうち最初の３つのタップスイッチング波形（ｓ０、ｓ１、ｓ２）とにそれぞれ対応する。
【００７０】
外部から供給されるクロック信号（ｃｌｋ）は、Ｈｉｇｈ状態とＬｏｗ状態を周波数ｆＣＬＫで周期的に繰り返している。
【００７１】
カウンタ１０１は、クロック信号（ｃｌｋ）を入力し、この例では４段の分周を行った後に、初期化信号（ｉｎｉｔ）およびカウンタ信号を出力する。つまり、この例では、初期化信号（ｉｎｉｔ）は、クロック信号（ｃｌｋ）の周期の１６倍の時間に一度、クロック信号の１周期の間だけＨｉｇｈ状態になり、残りの時間はＬｏｗ状態になっている。また、カウンタ出力の最下位のビット（ｃ０）は、クロック信号（ｃｌｋ）の周期の１６倍の時間ごとに、Ｈｉｇｈ状態およびＬｏｗ状態が切り替わる。
【００７２】
カウンタ出力の上位ビットは、それぞれ、クロック信号（ｃｌｋ）の３２倍、６４倍、１２８倍の時間ごとに、Ｈｉｇｈ状態およびＬｏｗ状態が切り替わる。
【００７３】
カウンタ１０１が出力する信号を受けて、エンコーダ１０３は、１５のスイッチＳ０〜Ｓ１４をそれぞれ制御する１５個の制御信号を出力する。ここで、１５個の制御信号のうち、Ｈｉｇｈ状態になるのは一度に１つだけで、残り全てがＬｏｗ状態になる。すなわち、１５個のスイッチＳ０〜Ｓ１４は、１つが短絡状態となり、残り全てが絶縁状態になる。ここで、短絡状態になるスイッチは、カウンタ出力信号の値に対応する。すなわち、カウンタ１０１におけるカウントが増加するに連れて、第１のスイッチＳ０から第１５のスイッチＳ１４までこの順番に短絡状態になる。
【００７４】
上記に説明したとおり、カウント値が切り替わるたびに、初期化信号（ｉｎｉｔ）がＨｉｇｈ状態になり、積分値がリセットされる。この例では、積分値がリセットされて、次に積分値がリセットされるまで、時定数の１０倍以上の時間が経過することが分かる。
【００７５】
図１１は、本発明の時定数調整モードを実行した際の各信号のより詳細な変化の例を示すタイムチャートである。図１１のタイムチャートにおいて、横軸は時間を、縦軸は信号の強度を、それぞれ示す。図１１は、合計２１個の信号のタイムチャートを示す。これら２１個のタイムチャートは、上から順に、４ビットのカウンタ出力信号と、ｔｕｎｅ信号と、４ビットの補正結果と、デコーダの１６ビット出力信号のうちの第１、第７、第８および第１５ビットと、ｉｎｉｔ信号と、ｉｎｉｔＤ信号と、フィルタ透過後の積分器出力信号と、フィルタ透過前の積分器出力信号と、４ビットの補正結果一時信号とにそれぞれ対応する。
【００７６】
なお、図１１に示す４ビットのカウンタ出力信号は、上から順に、第１〜第４ビットに対応する。図１１のカウンタ出力信号のうち、第１および第２のビットは、図８に示すカウンタ出力信号の下位２ビットと同じである。
【００７７】
上記に説明したとおり、可変抵抗１０４の抵抗値Ｒが、スイッチトキャパシタ２１１に対応する等価抵抗値を上回ると、判定部３の出力がＬｏｗ状態からＨｉｇｈ状態に反転する。図１１の例では、デコーダ出力信号の第８ビットが立っている間に、積分器出力信号の反転が起こっている。つまり、デコーダ出力信号の第１〜第７ビットが立っている間は、積分器出力信号がＬｏｗ状態であり、第８〜第１６ビットが立っている間は、積分器出力信号がＨｉｇｈ状態になっている。この反転信号を、記憶部４の動作立ち上がりエッジとして利用して、そのときのカウント値を補正値として４つのフリップフロップ４１１〜４１４に保持する。
【００７８】
このとき、判定部３が出力する判定信号は、判定部３の後段に接続されたローパスフィルタによって、高周波成分が取り除かれる。その結果、記憶部４が入力する信号は、図１１のフィルタ透過後の積分器出力信号のように、ばたつきの無い綺麗な立ち上がり波形となる。
【００７９】
ここで、前後段のフリップフロップ部４１０、４３０が、カウンタ出力信号をラッチする動作について詳細に説明する。まず、セレクタ１０２から出力された４ビットのカウンタ信号は、前段のフリップフロップ部４１０の４つのフリップフロップ４１１〜４１４でそれぞれ記憶される。ただし、４つのフリップフロップ４１１〜４１４は、クロック入力部に第２の初期化信号ｉｎｉｔＤを供給されている。したがって、４つのフリップフロップ４１１〜４１４は、第１の初期化信号ｉｎｉｔから半周期遅れて動作する。
【００８０】
次に、前段のフリップフロップ部４１０の４つのフリップフロップ４１１〜４１４が記憶した４ビットのカウンタ信号は、後段のフリップフロップ部４３０の４つのフリップフロップ４３１〜４３４にそれぞれ供給される。ここで、４つのフリップフロップ４３１〜４３４は、クロック入力部に波形切り直し用フリップフロップ４４１の出力信号を供給されている。さらに、波形切り直し用フリップフロップ４４１は、クロック入力部に第１の初期化信号ｉｎｉｔを供給されている。したがって、後段の４つのフリップフロップ４３１〜４３４は、前段の４つのフリップフロップ４１１〜４１４からさらに半周期遅れて、すなわち、第１の初期化信号ｉｎｉｔに同期して、動作する。
【００８１】
これらの半周期遅れを２つ設けることによって、後段の４つのフリップフロップ４３１〜４３４は、フィルタ透過後の積分器出力信号がＨｉｇｈに張り付いているタイミングにおけるカウンタ出力信号を確実にラッチ出来る。
【００８２】
なお、もしもフリップフロップ部が１段しかなくて、第１の初期化信号ｉｎｉｔに同期して動作していたとしたら、カウンタ信号が変動するタイミングでラッチを行うことになり、動作が不安定になる恐れがある。
【００８３】
補正値が記憶部４に記憶されると、時定数調整モードは終了する。時定数調整モードが終了すると、本発明の時定数調整回路は、自動的に通常動作モードに移行する。図１１では、この時、ｔｕｎｅ信号がＨｉｇｈ状態からＬｏｗ状態に転じている。時定数調整モードは、一般的な用途においては、数十μ秒で済む。
【００８４】
本発明の時定数調整回路の通常動作モードについて説明する。時定数調整回路の電源がＯＮにされた際に調整を一度だけ行えば、記憶部４に記憶された補正値は、時定数調整回路の電源を切らない限り、そのまま保持され続ける。その間、記憶部４は、補正値を伝達する信号をセレクタ１０２に供給する。補正値を伝達する信号は、エンコーダ１０３を介して、可変抵抗１０４を制御する制御信号に変換される。この制御信号は、可変抵抗１０４の制御信号入力部に供給される。可変抵抗１０４の抵抗値は、制御信号に応じて、時定数調整モードで得られた補正値に補正される。
【００８５】
さらに、補正値を記憶する不揮発性のフラッシュメモリなどを設ければ、時定数調整モードは、時定数調整回路の出荷時に一度行うだけで十分である。
【００８６】
本発明によると、連続時間型ΔΣＡＤＣローパスフィルタ部の抵抗および積分器を、時定数調整モードにおいても流用可能である。したがって、追加する必要があるのは、カウンタ１０１、エンコーダ１０３、フリップフロップ部４１０など、小規模なデジタル回路ブロックだけで済む。言い換えれば、本発明の時定数調整回路には、時定数の調整を行うために大規模な回路ブロックを追加する必要が無い。
【００８７】
なお、上記の説明では、本発明の時定数調整回路は、図４の電子回路の複素バンドパスフィルタ部ＩＦ＿ＦＩＬに含まれている。ただし、これはあくまでも一例であって、本発明における時定数調整回路の用途が限定されないことは言うまでもない。
【００８８】
本発明の時定数調整回路は、基準となる時定数を発生する回路として、基準時定数発生部２を集積回路に内蔵可能としている。これは、スイッチトキャパシタ２１１を用いることで、集積回路上に形成しても、基準時定数の精度が十分高く保てるからである。その結果、基準時定数発生部を集積回路の外部に設ける必要がある場合に比べて、接続用の端子を節約できるのみならず、集積回路として外部から電源さえ供給されれば、時定数のばらつきを自動的かつ自律的に調整可能となっている。
【００８９】
また、本発明の時定数調整回路では、時定数を調整する際と、時定数調整後の通常動作モードとのそれぞれで必要な、複数の抵抗、複数のスイッチおよびカウンタを兼用出来る。この兼用は、記憶部を設けたことで実現しているが、それでも、集積回路のレイアウト面積が大幅に節約出来ている。
【００９０】
さらに、参照用時定数の発生部は、マスタークロック信号を用いたスイッチトキャパシタ構成として集積回路上に作りこむことが可能である。つまり、参照用時定数の発生部を集積回路の外部に用意する必要が無いので、その分、集積回路の端子数を節約できる。
【符号の説明】
【００９１】
１ 調整対象時定数発生部
１０１ カウンタ
１０２ セレクタ
１０３ エンコーダ
１０４ 可変抵抗（Ｒ）
Ｒ０〜Ｒ１５ 抵抗
Ｓ０〜Ｓ１４ スイッチ
１０５ 入力部
２ 基準時定数発生部
２１１ スイッチトキャパシタ（Ｃｓ）
２２１〜２２４ スイッチ
２３１ インバータ回路
２４１ 入力部
３ 判定部
３１１ 増幅器
３２１ 積分容量（Ｃｉ）
３２２ 容量
３３１〜３３３ 抵抗
３４１ スイッチ
４ 記憶部
４１０ フリップフロップ部
４１１〜４１４ フリップフロップ（Ｆ／Ｆ）
４２０ 補正結果出力部
４２１〜４２４ 補正結果出力部
４３０ 後段フリップフロップ部
４３１〜４３４ 後段フリップフロップ（Ｆ／Ｆ）
４４１ 波形切り直し用フリップフロップ
５ 時定数調整対象電子回路（積分器、積分回路）
１０ 時間基準発生部
１０１１ 容量
１０２１ 抵抗
１０３１ スイッチ
２０、２１、２２ 時定数発生部
２１１１ 容量
２１２１ 抵抗
２１３１ スイッチ
２２１１ 容量
２２２１−０〜２２２１−ｎ 抵抗
２２３１ スイッチ
２２３１−１〜２２３１−ｎ スイッチ
３０、３１、３２ 判定部
３０１１ 増幅器
３０１２ 増幅器
４０、４１、４２ 記憶部
４１１１ フリップフロップ
４２１１ カウンタ
５０、５１、５２ 電子回路
５１１１ 入力部
５１２１ 増幅器
５１３１ 容量
５１３２ 容量
５１４１〜５１４６ 抵抗
５１５１〜５１５３ スイッチ
５２２１ 増幅器
５２３１ 容量
５２４１−０〜５２４１−ｍ 抵抗
５２５１−１〜５２５１−ｍ スイッチ
６０ カウンタ
【技術分野】
【０００１】
本発明は、時定数調整回路と、この時定数調整回路を用いた時定数調整方法とに係り、特に、可変抵抗を具備する時定数調整回路と、この時定数調整回路を用いた時定数調整方法とに係る。
【背景技術】
【０００２】
抵抗Ｒの値と、容量Ｃの値とを積算した値ＲＣは、時定数と呼ばれる。時定数は、例えば、フィルタのカットオフ周波数を設定する方法などとして用いられ、その値が大きければ大きいほど、回路における変動にかかる時間が長くなる。このように、任意の値の抵抗Ｒおよび容量Ｃを設けることによって、回路内に時定数を設定することが可能である。
【０００３】
ここで、抵抗Ｒおよび容量Ｃにおける値のばらつきが、回路内に設定される時定数の精度に直結している。通常、集積回路以外に用意した抵抗および容量のばらつきは数％だが、集積回路上に作りこんだ抵抗および容量のばらつきは１５％ほどである。後者の場合、両者の積である時定数のばらつきは３０％にもなり、上記の例ではフィルタのカットオフ周波数が変動するなど、回路の特性悪化につながる。
【０００４】
上記に関連して、特許文献１（特開平１０−３２２１６２号公報）には、時定数調整回路に係る記載が開示されている。この時定数調整回路は、集積回路上に構成された時定数を持つ電子回路の時定数を調整する。この時定数調整回路は、時間基準発生手段と、時定数発生手段と、判定手段と、記憶手段とを具備する。ここで、時間基準発生手段は、集積回路の外部に設けられた時定数回路を含んで構成され、該時定数回路が持つ時定数で時間と共に値が変化する時間基準信号を発生する。時定数発生手段は、集積回路上に形成された時定数回路を含んで構成され、該時定数回路が持つ時定数で時間と共に値が変化する時定数信号を発生する。判定手段は、時間基準信号が所定値に達した時点と時定数信号が該所定値に達した時点との前後関係を判定する。記憶手段は、判定手段の判定結果を記憶する。この時定数調整回路は、記憶手段の出力に基づいて電子回路の時定数を調整することを特徴とする。
【０００５】
特許文献１の時定数調整回路について、添付図面を参照して説明する。
【０００６】
図１は、特許文献１の時定数調整回路の構成を概略的に示すブロック図である。この時定数調整回路は、時間基準発生部１０と、時定数発生部２０と、判定部３０と、記憶部４０と、電子回路５０とを具備する。なお、図１の時定数調整回路の外部には、図示されない起動信号出力部が接続されている。
【０００７】
図１の時定数調整回路の各構成要素および外部に接続された各要素の接続関係について説明する。時間基準発生部１０および時定数発生部２０のそれぞれにおける入力部は、図示されない起動信号出力部に接続されている。時間基準発生部１０および時定数発生部２０のそれぞれにおける出力部は、判定部３０における２つの入力部にそれぞれ接続されている。判定部３０における出力部は、記憶部４０における入力部に接続されている。記憶部４０における出力部は、電子回路５０の入力部に接続されている。
【０００８】
この時定数調整回路は、集積回路外部に設けられた時間基準発生部の時定数を参照値とし、集積回路上に形成されたばらつきを含む時定数発生部の時定数が参照値に近づく様に補正をかけるものである。
【０００９】
通常、外部に用意した抵抗および容量のばらつきが数％であるのに対し、集積回路上に作りこむ抵抗および容量のばらつきは１５％ほどである。したがって、ＲＣの積である時定数は３０％ほどばらつき、フィルタのカットオフ周波数の変動などの特性悪化につながる。
【００１０】
図２は、特許文献１の時定数調整回路の１つの構成例を具体的に示す回路図である。図２の時定数調整回路は、時間基準発生部１０と、時定数発生部２１と、判定部３１と、記憶部４１と、電子回路５１とを具備する。ここで、図２の時定数発生部２１と、判定部３１と、記憶部４１と、電子回路５１とは、図１の時定数発生部２０と、判定部３０と、記憶部４０と、電子回路５０とにそれぞれ対応する。
【００１１】
時間基準発生部１０は、容量１０１１と、抵抗１０２１と、スイッチ１０３１とを具備する。時定数発生部２１は、容量２１１１と、抵抗２１２１と、スイッチ２１３１とを具備する。判定部３１および記憶部４１は、第１および第２の増幅器３０１１、３０１２と、フリップフロップ４１１１と、電源Ｖｂ１とを具備する。電子回路５１は、入力部５１１１と、増幅器５１２１と、第１および第２の容量５１３１、５１３２と、第１〜第６の抵抗５１４１〜５１４６と、第１〜第３のスイッチ５１５１〜５１５３と、電源ＶＡＧとを具備する。
【００１２】
容量１０１１の一方の端部は、接地されている。容量１０１１の他方の端部は、抵抗１０２１の一方の端部と、スイッチ１０３１の一方の端部と、増幅器３０１１の非反転側入力部とに接続されている。抵抗１０２１の他方の端部は、図示されない電源Ｖｃｃに接続されている。スイッチ１０３１の他方の端部は、接地されている。スイッチ１０３１の制御信号入力部には、図示されない起動信号出力部が接続されている。
【００１３】
容量２１１１の一方の端部は、接地されている。容量２１１１の他方の端部は、抵抗２１２１の一方の端部と、スイッチ２１３１の一方の端部と、増幅器３０１２の非反転側入力部とに接続されている。抵抗２１２１の他方の端部は、図示されない電源Ｖｃｃに接続されている。スイッチ２１３１の他方の端部は、接地されている。スイッチ２１３１の制御信号入力部には、図示されない起動信号出力部が接続されている。
【００１４】
２つの増幅器３０１１、３０１２のそれぞれの反転側入力部は、電源Ｖｂ１に接続されている。２つの増幅器３０１１、３０１２の出力部は、フリップフロップ４１１１の２つの入力部にそれぞれ接続されている。フリップフロップ４１１１の出力部は、３つのスイッチ５１５１〜５１５３の制御信号入力部に接続されている。
【００１５】
入力部５１１１は、２つの抵抗５１４１、５１４２のそれぞれの一方の端部に接続されている。抵抗５１４２の他方の端部は、スイッチ５１５１の一方の端部に接続されている。スイッチ５１５１の他方の端部は、抵抗５１４１の他方の端部と、２つのスイッチ５１５２、５１５３のそれぞれの一方の端部と、２つの抵抗５１４３、５１４５のそれぞれの一方の端部と、容量５１３２の一方の端部とに接続されている。容量５１３２の他方の端部は、接地されている。スイッチ５１５２の他方の端部は、抵抗５１４４の一方の端部に接続されている。抵抗５１４４の他方の端部は、抵抗５１４３の他方の端部と、容量５１３１の一方の端部と、増幅器５１２１の反転側入力部とに接続されている。スイッチ５１５３の他方の端部は、抵抗５１４６の一方の端部に接続されている。増幅器５１２１の非反転側入力部は、電源ＶＡＧに接続されている。増幅器５１２１の出力部は、容量５１３１の他方の端部と、２つの抵抗５１４５、５１４６の他方の端部に接続されている。
【００１６】
ここで、容量１０１１および抵抗１０２１は、基準となる時定数を発生するために用いられる。容量１０１１および抵抗１０２１は、容量値および抵抗値の精度を高めるために、すなわち時定数の精度を高めるために、設けられていることに注目したい。
【００１７】
図３は、特許文献１の時定数調整回路の別の構成例を具体的に示す回路図である。図３の時定数調整回路は、時間基準発生部１０と、時定数発生部２２と、判定部３２と、記憶部４２と、電子回路５２と、カウンタ６０とを具備する。ここで、図３の時定数発生部２２と、判定部３２と、記憶部４２と、電子回路５２とは、図１の時定数発生部２０と、判定部３０と、記憶部４０と、電子回路５０とにそれぞれ対応する。
【００１８】
図３の時間基準発生部１０の構成要素は、上記で説明した図２の場合と同じである。時定数発生部２２は、容量２２１１と、ｎ＋１個の抵抗２２２１−０〜２２２１−ｎと、スイッチ２２３１と、ｎ個のスイッチ２２３１−１〜２２３１−ｎとを具備する。判定部３２および記憶部４２は、２つの増幅器３０１１、３０１２と、カウンタ４２１１と、電源Ｖｂ１とを具備する。電子回路５２は、入力部と、増幅器５２２１と、容量５２３１と、ｍ＋１個の抵抗５２４１−０〜５２４１−ｍと、ｍ個のスイッチ５２５１−１〜５２５１−ｍとを具備する。
【００１９】
容量１０１１の一方の端部は、接地されている。容量１０１１の他方の端部は、抵抗１０２１の一方の端部と、スイッチ１０３１の一方の端部と、増幅器３０１１の非反転側入力部とに接続されている。抵抗１０２１の他方の端部は、図示されない電源Ｖｃｃに接続されている。スイッチ１０３１の他方の端部は、接地されている。スイッチ１０３１の制御信号入力部には、図示されない起動信号出力部が接続されている。
【００２０】
容量２２１１の一方の端部は、接地されている。容量２２１１の他方の端部は、抵抗２２２１−０の一方の端部と、スイッチ２２３１の一方の端部と、ｎ個のスイッチ２２３１−１〜２２３１−ｎの一方の端部と、増幅器３０１２の非反転側入力部とに接続されている。ｎ個のスイッチ２２３１−１〜２２３１−ｎの他方の端部は、ｎ個の抵抗２２２１−１〜２２２１−ｎの一方の端部にそれぞれ接続されている。抵抗２２２１−０の他方の端部と、ｎ個の抵抗２２２１−１〜２２２１−ｎの他方の端部とは、図示されない電源Ｖｃｃに接続されている。スイッチ２２３１の制御信号入力部と、カウンタ６０の入力部とには、図示されない起動信号出力部が接続されている。ｎ個のスイッチ２２３１−１〜２２３１−ｎの制御信号入力部には、カウンタ６０のｎ個の出力部がそれぞれ接続されている。
【００２１】
２つの増幅器３０１１、３０１２の反転側入力部には、電源Ｖｂ１が接続されている。２つの増幅器３０１１、３０１２の出力部は、カウンタ４２１１の２つの入力部にそれぞれ接続されている。カウンタ４２１１のｍ個の出力部は、ｍ個のスイッチ５２５１−１〜５２５１−ｍの制御信号入力部にそれぞれ接続されている。
【００２２】
電子回路５２の入力部は、ｍ＋１個の抵抗５２４１−０〜５２４１−ｍの一方の端部に接続されている。ｍ個の抵抗５２４１−１〜５２４１−ｍの他方の端部は、ｍ個のスイッチ５２５１−１〜５２５１−ｍの一方の端部にそれぞれ接続されている。抵抗５２４１−０の他方の端部は、ｍ個のスイッチ５２５１−１〜５２５１−ｍの他方の端部と、容量５２３１の一方の端部と、増幅器５２２１の非反転側入力部とに接続されている。増幅器５２２１の反転側入力部は、増幅器５２２１の出力部に接続されている。
【００２３】
図３の時定数調整回路は、複数の抵抗を組み合わせて時定数の調整を行う。このとき、時定数を調整するモードではｎ＋１個の抵抗およびカウンタ６０を用い、調整された時定数を発生する通常動作モードでは別のｍ＋１個の抵抗およびカウンタ４２１１を用いている。その結果、集積回路の規模が増大していることに注目したい。
【先行技術文献】
【特許文献】
【００２４】
【特許文献１】特開平１０−３２２１６２号公報
【発明の概要】
【発明が解決しようとする課題】
【００２５】
特許文献１の時定数調整回路では、参照用の時定数発生回路を用意する必要がある。その分、半導体チップ面積の増大にもつながる。さらに、特許文献１の時定数調整回路では、時定数のばらつきを細かい分解能で調整するために、大規模な専用回路を用意しており、集積回路のレイアウトの増大を招いている。以上の理由により、特許文献１の時定数調整回路では、製造コストが増大している。
【課題を解決するための手段】
【００２６】
以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。
【００２７】
本発明による半導体集積回路は、積分回路（５）と、スイッチトキャパシタ（２）と、調整回路とを備える。ここで、積分回路（５）は、可変抵抗素子（１０４）と、容量素子（３２１）と、増幅器（３１１）とを有する。スイッチトキャパシタ（２）は、一端が可変抵抗素子（１０４）と並列に増幅器（３１１）に接続される。調整回路（１）は、可変抵抗素子（１０４）の抵抗値を調整する。積分回路（５）は、可変抵抗素子（１０４）の可変抵抗値および容量素子（３２１）の容量値で決まる第１の時定数と、スイッチトキャパシタ（２）の容量値および容量素子（３２１）の容量値で決まる第２の時定数とに基づいた電圧の制御信号を出力する。調整回路（１）は、制御信号に基づいて可変抵抗素子（１０４）の可変抵抗値を調整する。
【００２８】
本発明による調整方法は、可変抵抗素子（１０４）と、容量素子（３２１）と、増幅器（３１１）とを有する積分回路（５）の可変抵抗素子（１０４）の可変抵抗値を調整する方法である。この調整方法は、（ａ）可変抵抗素子（１０４）の可変抵抗値および容量素子（３２１）の容量値で決まる第１の時定数に基づいて、容量素子（３２１）に電荷を注入するステップと、（ｂ）増幅器（３１１）への接続を、可変抵抗素子（１０４）からスイッチトキャパシタ（２）に切り替えるステップと、（ｃ）スイッチトキャパシタ（２）の容量値および容量素子（３２１）の容量値で決まる第２の時定数に基づいて、容量素子（３２１）に注入された電荷を引き抜くステップと、（ｄ）電荷が引き抜かれた後の容量素子（３２１）の電圧に基づいて、可変抵抗素子（１０４）の可変抵抗値を設定するステップとを具備する。
【発明の効果】
【００２９】
本発明の時定数調整回路では、スイッチトキャパシタを用いることで、時定数発生回路を集積回路に内蔵しても十分な精度が保たれる。さらに、時定数の補正結果を記憶する記憶部を設けることで、時定数調整用回路と、時定数調整後の通常動作用回路を、一部兼用することが可能となる。集積回路の端子数と、半導体チップ面積を節約でき、その結果、製造コストを抑えられる。さらに、外部から電源さえ供給されれば、自動的かつ自律的に時定数の調整を行える。
【図面の簡単な説明】
【００３０】
【図１】図１は、特許文献１の時定数調整回路の構成を概略的に示すブロック図である。
【図２】図２は、特許文献１の時定数調整回路の１つの構成例を具体的に示す回路図である。
【図３】図３は、特許文献１の時定数調整回路の別の構成例を具体的に示す回路図である。
【図４】図４は、本発明の実施形態における時定数調整回路を用いる電子装置の全体的な構成を概略的に示すブロック図である。
【図５】図５は、本発明の実施形態における時定数調整回路の概略的な構成を示すブロック図である。
【図６】図６は、本発明の実施形態における時定数調整回路の具体的な構成例を示す回路図である。
【図７】図７は、本発明の実施形態における時定数調整回路の、ローパスフィルタおよび記憶部の後段に、フリップフロップ部を追加した構成例を示す回路図である。
【図８】図８は、本発明の実施形態における時定数調整モードを実行した際の各信号の変化を示すタイムチャートである。
【図９】図９は、スイッチトキャパシタを用いた積分回路を示す回路図である。
【図１０】図１０は、積分器の、連続時間信号処理構成および離散時間信号処理構成を比較する図である。図１０（ａ）は、抵抗を用いた積分器の連続時間信号処理構成を示す図である。図１０（ｂ）は、スイッチトキャパシタを用いた積分器離散時間信号処理構成を示す図である。
【図１１】図１１は、本発明の時定数調整モードを実行した際の各信号のより詳細な変化の例を示すタイムチャートである。
【発明を実施するための形態】
【００３１】
ここから、添付図面を参照して、本発明による半導体集積回路としての時定数調整回路と、この時定数調整回路を用いた時定数調整方法とを実施するための形態を以下に説明する。
【００３２】
図４は、本発明の第１の実施形態における時定数調整回路を用いる電子装置の全体的な構成を概略的に示すブロック図である。この電子装置は、アンテナ部ＡＮＴと、低雑音増幅回路部ＬＮＡと、ミキサ回路部と、複素バンドパスフィルタ部ＩＦ＿ＦＩＬと、可変利得増幅回路部ＶＧＡと、アナログデジタルコンバータＡＤＣと、デジタルベースバンド回路部ＤＢＢとを具備する。
【００３３】
低雑音増幅回路部ＬＮＡは、アンテナ部ＡＮＴの後段に接続されている。
ミキサ回路部のそれぞれは、低雑音増幅回路部ＬＮＡの後段に接続されている。複素バンドパスフィルタ部ＩＦ＿ＦＩＬは、ミキサ回路部の後段にそれぞれ接続されている。複素バンドパスフィルタ部ＩＦ＿ＦＩＬは、互いに接続されている。可変利得増幅回路部ＶＧＡは、複素バンドパスフィルタ部ＩＦ＿ＦＩＬの一方の後段に接続されている。アナログデジタルコンバータＡＤＣは、可変利得増幅回路部ＶＧＡの後段に接続されている。デジタルベースバンド回路部ＤＢＢは、アナログデジタルコンバータＡＤＣの後段に接続されている。デジタルベースバンド回路部ＤＢＢは、可変利得増幅回路部ＶＧＡにも接続されている。
【００３４】
アンテナ部ＡＮＴは、高周波信号を受信する。低雑音増幅回路部ＬＮＡは、この高周波信号を増幅する。ミキサ回路部のそれぞれは、この増幅された高周波信号を中間周波数信号に変換する。高周波信号を中間周波数信号に変換する際、イメージ信号が発生する。複素バンドパスフィルタ部ＩＦ＿ＦＩＬは、このイメージ信号を圧縮する。可変利得増幅回路部ＶＧＡは、イメージ信号が圧縮された中間周波数信号の利得制御を行う。アナログデジタルコンバータＡＤＣは、この利得制御された中間周波数信号のアナログデジタル変換を行う。デジタルベースバンド回路部ＤＢＢは、アナログデジタル変換された信号を復調し、近接妨害波を除去し、可変利得増幅回路部ＶＧＡへのフィードバックゲイン調整を行う。
【００３５】
図４の電子回路において、時定数調整回路は、複素バンドパスフィルタ部ＩＦ＿ＦＩＬに含まれる。従来技術では、この時定数調整回路が抵抗値補正ビットをマイコンでサーチし、アナログデジタルコンバータＡＤＣがこの補正結果を容量値の補正ビットとして受け取る。このように、従来技術では、マイコンを用いて補正ビットのサーチおよび保存を行うが、本発明では、マイコンを必要とせずに、補正ビットのサーチを時定数調整回路が自己的に行う。また、本発明では、補正ビットのサーチ結果を保持するレジスタを別途用意するので、アナログデジタルコンバータＡＤＣが単体で使用可能となる。
【００３６】
図５は、本発明の第１の実施形態における時定数調整回路の概略的な構成を示すブロック図である。図５の時定数調整回路は、調整回路としての調整対象時定数発生部１と、スイッチトキャパシタとしての基準時定数発生部２と、判定部３と、記憶部４と、積分回路としての時定数調整対象電子回路５とを具備する。なお、時定数調整対象電子回路５は、後述するように、調整対象時定数発生部１および規準時定数発生部２にまたがっている。
【００３７】
図５の時定数調整回路の各構成要素の接続関係について説明する。調整対象時定数発生部１の出力部と、基準時定数発生部２の出力部とは、判定部３の２つの入力部にそれぞれ接続されている。判定部３の出力部は、記憶部４の入力部に接続されている。
【００３８】
図６は、本発明の第１の実施形態における時定数調整回路の具体的な構成例を示す回路図である。図６の時定数調整回路は、図５と同様に、調整対象時定数発生部１と、基準時定数発生部２と、判定部３と、記憶部４とを具備する。調整対象時定数発生部１は、カウンタ１０１と、セレクタ１０２と、エンコーダ１０３と、可変抵抗素子としての可変抵抗１０４と、入力部１０５とを具備する。基準時定数発生部２は、スイッチトキャパシタ２１１と、４つのスイッチ２２１〜２２４とを具備する。判定部３は、増幅器３１１と、容量素子としての積分容量３２１と、容量３２２と、３つの抵抗３３１〜３３３と、スイッチ３４１とを具備する。記憶部４は、フリップフロップ部４１０と、補正結果出力部４２０とを具備する。
【００３９】
図６の時定数調整回路の各構成要素の接続関係について説明する。カウンタ１０１の第１の出力部は、セレクタの第１の入力部に接続されている。カウンタ１０１の第２の出力部は、スイッチ３４１の制御信号入力部に接続されている。セレクタ１０２の出力部は、エンコーダ１０３の入力部と、フリップフロップ部４１０の入力部とに接続されている。エンコーダ１０３の出力部は、可変抵抗１０４の制御信号入力部に接続されている。可変抵抗１０４の一方の端子は、入力部１０５に接続されている。可変抵抗１０４の他方の端子は、増幅器３１１の反転入力部と、スイッチ３４１の一方の端部と、積分容量３２１の一方の端部と、スイッチ２２４の一方の端部とに接続されている。
【００４０】
スイッチ２２４の他方の端部は、スイッチトキャパシタ２１１の一方の端部と、スイッチ２２３の一方の端部とに接続されている。スイッチ２２３の他方の端部は、接地されている。スイッチトキャパシタ２１１の他方の端部は、スイッチ２２１の一方の端部と、スイッチ２２２の一方の端部とに接続されている。スイッチ２２１の他方の端部は、接地されている。スイッチ２２２の他方の端部は、接地されている。
【００４１】
増幅器３１１の非反転入力部は、２つの抵抗３３１、３３２のそれぞれの一方の端部に接続されている。抵抗３３１の他方の端部は、接地されている。抵抗３３２の他方の端部は、電源に接続されている。増幅器３１１の出力部は、スイッチ３４１の他方の端部と、積分容量３２１の他方の端部と、抵抗３３３の一方の端部とに接続されている。抵抗３３３の他方の端部は、容量３２２の一方の端部と、フリップフロップ部４１０の第２の入力部とに接続されている。容量３２２の他方の端部は、接地されている。
【００４２】
フリップフロップ部４１０の出力部は、補正結果出力部４２０と、セレクタ１０２の第２の入力部とに接続されている。
【００４３】
図６の時定数調整回路の動作、すなわち本発明の時定数調整方法について説明する。本発明の時定数調整回路には、時定数調整モードと、通常動作モードがある。本発明の時定数調整回路は、動作が開始すると、まず、時定数調整モードで動作する。時定数調整モードが終了すると、通常動作モードに移行する。
【００４４】
本発明の時定数調整回路の時定数調整モードについて説明する。時定数調整モードでは、まず、カウンタ１０１がカウント動作を開始し、第１の出力部からカウント値を出力する。カウンタ１０１が出力する信号は、セレクタ１０２およびエンコーダ１０３を介して、可変抵抗１０４を制御するための制御信号に変換される。この制御信号は、可変抵抗１０４の制御信号入力部に供給される。可変抵抗１０４の抵抗値Ｒは、制御信号入力部に供給された制御信号に応じて切り替わる。同時に、可変抵抗１０４の抵抗値Ｒおよび積分容量３２１の容量値Ｃを用いる第１の時定数である時定数ＲＣの値も変化する。なお、この時点では、時定数ＲＣの値はまだ暫定値に過ぎない。
【００４５】
カウンタ１０１は、カウント値を切り替える度に、初期化信号ｉｎｉｔをアクティブにして第２の出力部からスイッチ３４１の制御信号入力部に向けて出力する。初期化信号ｉｎｉｔがアクティブになると、スイッチ３４１が閉じて、両端部が短絡する。スイッチ３４１が短絡すると、積分容量３２１が放電する。積分容量３２１が放電する度に、積分値がリセットされる。
【００４６】
各カウントでの積分動作は、時定数の比較が行える十分に長い間隔で継続される。この間隔の長さは、時定数の１０倍程度であることが望ましい。
【００４７】
可変抵抗１０４の抵抗値は、カウントが進むに連れて増大するので、あるカウントにおいて、スイッチトキャパシタ２１１に対応する等価抵抗値を超えることになる。このとき、増幅器３１１の反転入力部において、調整対象時定数発生部１から注入される電流と、基準時定数発生部２から引き抜かれる電流との大小関係が逆転し、その結果、増幅器３１１の出力信号が反転する。
【００４８】
増幅器３１１の出力信号が反転したとき、この反転信号は記憶部４の動作エッジとして利用され、フリップフロップ部４１０は、スイッチＳ０〜Ｓ１４の状態を制御するカウンタ１０１のカウント値を記憶する。
【００４９】
図９、図１０を用いて、スイッチトキャパシタを備えることで精度の高い基準時定数を発生できる理由について、詳細を説明する。
【００５０】
基準時定数発生部２は、スイッチトキャパシタ２１１の等価抵抗に積分容量３２１を組み合わせることで、第２の時定数である目標値の時定数を設定している。ここで、スイッチトキャパシタによる理想的に時定数を発生させる原理について説明する。
【００５１】
図９は、スイッチトキャパシタを用いた積分回路を示す回路図である。この積分回路は、増幅器３１１と、スイッチトキャパシタ２１１と、積分容量３２１と、４つのスイッチ２２１〜２２４と、電源と、クロック信号入力部２４１と、インバータ回路部２３１とを具備している。
【００５２】
図９の積分回路の各構成要素の接続関係について説明する。増幅器３１１と、スイッチトキャパシタ２１１と、積分容量３２１と、４つのスイッチ２２１〜２２４との間の接続関係は、図６の場合と同じであるので省略する。ただし、スイッチ２２１の他方の端部は、接地されておらず、電源に接続されている。クロック信号入力部２４１は、インバータ回路部２３１の入力部と、２つのスイッチ２２１、２２３の制御信号入力部とに接続されている。インバータ回路部２３１の出力部は、２つのスイッチ２２２、２２４の制御信号入力部に接続されている。
【００５３】
図９の積分回路の動作について説明する。まず、クロック信号入力部２４１が、周期的なクロック信号を入力する。クロック信号は、Ｌｏｗ状態とＨｉｇｈ状態を周期的に繰り返す。
【００５４】
まず、クロック信号がＨｉｇｈ状態のとき、２つのスイッチ２２１、２２３は短絡状態となり、２つのスイッチ２２２、２２４は絶縁状態となる。このとき、スイッチトキャパシタ２１１には
ΔＱ＝Ｃｓ・Ｖｉｎ
の電荷が充電される。ここで、Ｃｓはスイッチトキャパシタの容量値を、Ｖｉｎは電源の電圧を、それぞれ示す。
【００５５】
次に、クロック信号がＬｏｗ状態のとき、２つのスイッチ２２１、２２３は絶縁状態となり、２つのスイッチ２２２、２２４は短絡状態となる。このとき、スイッチトキャパシタ２１１に充電されていた電荷ΔＱが、積分容量３２１に転送される。
【００５６】
電荷ΔＱが転送されることによって、スイッチトキャパシタ２１１および積分容量３２１の間には、
Ｉ＝ΔＱ・ｆＣＬＫ＝Ｃｓ・Ｖｉｎ・ｆＣＬＫ
の電流が流れる。ここで、ｆＣＬＫは、クロック信号の周波数を示す。
【００５７】
電流Ｉを、オームの法則に当てはめると、
Ｉ＝Ｖｉｎ／Ｒｅｑｕｉｖ
が得られる。ここで、Ｒｅｑｕｉｖは、スイッチトキャパシタ２１１の等価的な抵抗値であり、
Ｒｅｑｕｉｖ＝１／（Ｃｓ・ｆＣＬＫ）
となる。
【００５８】
図１０は、積分器の、連続時間信号処理構成および離散時間信号処理構成を比較する図である。図１０（ａ）は、抵抗を用いた積分器の連続時間信号処理構成を示す図である。図１０（ｂ）は、スイッチトキャパシタを用いた積分器離散時間信号処理構成を示す図である。
【００５９】
図１０（ｂ）の回路図は、図９の回路図を簡略化したものであるので、詳細な説明を省略する。図１０（ａ）の回路図は、図９の回路図のスイッチトキャパシタ２１１および４つのスイッチ２２１〜２２４を抵抗Ｒに置き換えたものである。したがって、図１０（ａ）の回路と、図１０（ｂ）の回路とは、同じ特性を持つ動作を行うはずである。
【００６０】
しかし、図１０（ａ）の回路では、時定数τは、抵抗Ｒおよび積分容量Ｃｉの積で決まる。このため、抵抗Ｒおよび積分容量Ｃｉのばらつきに、時定数τの精度は大きく影響される。その一方で、図１０（ｂ）の回路では、時定数τは、スイッチキャパシタの容量Ｃｓおよび積分容量の容量Ｃｉの比と、クロック信号周波数ｆＣＬＫとで決まる。一般的に、集積回路上に近接配置された素子のばらつきは同様であるため、スイッチキャパシタの容量Ｃｓおよび積分容量の容量Ｃｉの比は、ほぼ一定となる。したがって、図１０（ｂ）の時定数τは、図１０（ａ）の場合よりも、ばらつきに強い。すなわち、クロック信号周波数ｆＣＬＫを一定に保てば、時定数τも一定とすることが出来る。
【００６１】
このように、基準時定数発生部２は、スイッチトキャパシタ２１１を用いることで、精度の高い基準時定数を提供する。
【００６２】
図７は、本発明の時定数調整回路の、ローパスフィルタ３２２、３２３およびフリップフロップ部４１０の後段に、フリップフロップ部４３０を追加した構成例を示す回路図である。図７の時定数調整回路には、図６の場合と比べて、他にも細かい変更を加えている。ここでは、補正値の精度を４ビットとした場合について説明する。
【００６３】
すなわち、カウンタ１０１が出力するカウント信号は、４ビットである。セレクタ１０２は、内部に４つのセレクタスイッチを具備する。可変抵抗１０４は直列に接続された１６個の抵抗素子Ｒ０〜Ｒ１５を具備する。これら１６個の抵抗素子Ｒ０〜Ｒ１５の間にある１５個の接続点には、１５個のスイッチＳ０〜Ｓ１４がそれぞれ接続されている。エンコーダ１０３は、４ビットの信号を入力して、これら１５個のスイッチＳ０〜Ｓ１４をそれぞれ制御する１５個の制御信号に変換する。
【００６４】
記憶部４は、前段のフリップフロップ部４１０と、後段のフリップフロップ部４３０と、波形切り直し用フリップフロップ４４１とを具備している。前段のフリップフロップ部４１０は、４つのフリップフロップ４１１〜４１４を具備する。後段のフリップフロップ部４３０は、４つのフリップフロップ４３１〜４３４を具備する。補正結果出力部４２０は、４つの補正結果出力端部４２１〜４２４を具備する。
【００６５】
カウンタ１０１は、第１の出力部からカウント値を出力し、第２の出力部から第１の初期化信号であるｉｎｉｔ信号を出力し、第３の出力部から第２の初期化信号であるｉｎｉｔＤ信号を出力し、第４の出力部からセレクタ１０２を制御するｔｕｎｅ信号を出力する。ここで、第２の初期化信号ｉｎｉｔＤは、第１の初期化信号ｉｎｉｔから半クロックだけ遅れている。カウンタ１０１の第２の出力部は、スイッチ３４１の制御信号入力部に接続されている以外に、波形切り直し用フリップフロップ４４１のクロック入力部にも接続されている。カウンタ１０１の第３の出力部は、前段の４つのフリップフロップ４１１〜４１４のそれぞれにおけるクロック入力部に接続されている。カウンタ１０１の第４の出力部は、セレクタ１０２内部の４つのセレクタスイッチにおける制御信号入力部に接続されている。
【００６６】
セレクタ１０２内部の４つのセレクタスイッチにおける出力部は、エンコーダ１０３の入力部に接続されている以外に、前段のフリップフロップ部４１０における４つのフリップフロップ４１１〜４１４の信号入力部にもそれぞれ接続されている。前段のフリップフロップ部４１０における４つのフリップフロップ４１１〜４１４の出力部は、後段のフリップフロップ部４３０における４つのフリップフロップ４３１〜４３４の信号入力部にそれぞれ接続されている。抵抗３２３および容量３２２を具備するローパスフィルタ３２３、３２２の出力部は、波形切り直し用フリップフロップ４４１の信号入力部に接続されている。波形切り直し用フリップフロップ４４１の出力部は、後段のフリップフロップ部４３０における４つのフリップフロップ４３１〜４３４のクロック入力部に接続されている。後段のフリップフロップ部４３０における４つのフリップフロップ４３１〜４３４の出力部は、補正結果出力端部４２１〜４２４にそれぞれ接続されており、また、セレクタ１０２内部の４つのセレクタスイッチにおける第２の入力部にもそれぞれ接続されている。
【００６７】
セレクタ１０２から出力される補正値は、前段のフリップフロップ部４１０の各フリップフロップ４１１〜４１４に供給される一方で、エンコーダ１０３にも供給される。
【００６８】
なお、補正値の精度は、４ビット以外であってもかまわない。このとき、各構成要素の総数が補正値の精度に応じて変化することは言うまでもない。
【００６９】
図８は、本発明の時定数調整モードを実行した際の各信号の変化を示すタイムチャートである。図８のタイムチャートにおいて、横軸は時間を、縦軸は信号の強度を、それぞれ示す。図８は、合計１１個の信号のタイムチャートを示す。これら１１個のタイムチャートは、上から順に、クロック信号（ｃｌｋ）と、４つの分周信号と、初期化信号（ｉｎｉｔ）と、４ビットのカウンタ出力信号のうち下位２ビットの信号（ｃ０、ｃ１）と、１５個のタップスイッチＳ０〜Ｓ１４のうち最初の３つのタップスイッチング波形（ｓ０、ｓ１、ｓ２）とにそれぞれ対応する。
【００７０】
外部から供給されるクロック信号（ｃｌｋ）は、Ｈｉｇｈ状態とＬｏｗ状態を周波数ｆＣＬＫで周期的に繰り返している。
【００７１】
カウンタ１０１は、クロック信号（ｃｌｋ）を入力し、この例では４段の分周を行った後に、初期化信号（ｉｎｉｔ）およびカウンタ信号を出力する。つまり、この例では、初期化信号（ｉｎｉｔ）は、クロック信号（ｃｌｋ）の周期の１６倍の時間に一度、クロック信号の１周期の間だけＨｉｇｈ状態になり、残りの時間はＬｏｗ状態になっている。また、カウンタ出力の最下位のビット（ｃ０）は、クロック信号（ｃｌｋ）の周期の１６倍の時間ごとに、Ｈｉｇｈ状態およびＬｏｗ状態が切り替わる。
【００７２】
カウンタ出力の上位ビットは、それぞれ、クロック信号（ｃｌｋ）の３２倍、６４倍、１２８倍の時間ごとに、Ｈｉｇｈ状態およびＬｏｗ状態が切り替わる。
【００７３】
カウンタ１０１が出力する信号を受けて、エンコーダ１０３は、１５のスイッチＳ０〜Ｓ１４をそれぞれ制御する１５個の制御信号を出力する。ここで、１５個の制御信号のうち、Ｈｉｇｈ状態になるのは一度に１つだけで、残り全てがＬｏｗ状態になる。すなわち、１５個のスイッチＳ０〜Ｓ１４は、１つが短絡状態となり、残り全てが絶縁状態になる。ここで、短絡状態になるスイッチは、カウンタ出力信号の値に対応する。すなわち、カウンタ１０１におけるカウントが増加するに連れて、第１のスイッチＳ０から第１５のスイッチＳ１４までこの順番に短絡状態になる。
【００７４】
上記に説明したとおり、カウント値が切り替わるたびに、初期化信号（ｉｎｉｔ）がＨｉｇｈ状態になり、積分値がリセットされる。この例では、積分値がリセットされて、次に積分値がリセットされるまで、時定数の１０倍以上の時間が経過することが分かる。
【００７５】
図１１は、本発明の時定数調整モードを実行した際の各信号のより詳細な変化の例を示すタイムチャートである。図１１のタイムチャートにおいて、横軸は時間を、縦軸は信号の強度を、それぞれ示す。図１１は、合計２１個の信号のタイムチャートを示す。これら２１個のタイムチャートは、上から順に、４ビットのカウンタ出力信号と、ｔｕｎｅ信号と、４ビットの補正結果と、デコーダの１６ビット出力信号のうちの第１、第７、第８および第１５ビットと、ｉｎｉｔ信号と、ｉｎｉｔＤ信号と、フィルタ透過後の積分器出力信号と、フィルタ透過前の積分器出力信号と、４ビットの補正結果一時信号とにそれぞれ対応する。
【００７６】
なお、図１１に示す４ビットのカウンタ出力信号は、上から順に、第１〜第４ビットに対応する。図１１のカウンタ出力信号のうち、第１および第２のビットは、図８に示すカウンタ出力信号の下位２ビットと同じである。
【００７７】
上記に説明したとおり、可変抵抗１０４の抵抗値Ｒが、スイッチトキャパシタ２１１に対応する等価抵抗値を上回ると、判定部３の出力がＬｏｗ状態からＨｉｇｈ状態に反転する。図１１の例では、デコーダ出力信号の第８ビットが立っている間に、積分器出力信号の反転が起こっている。つまり、デコーダ出力信号の第１〜第７ビットが立っている間は、積分器出力信号がＬｏｗ状態であり、第８〜第１６ビットが立っている間は、積分器出力信号がＨｉｇｈ状態になっている。この反転信号を、記憶部４の動作立ち上がりエッジとして利用して、そのときのカウント値を補正値として４つのフリップフロップ４１１〜４１４に保持する。
【００７８】
このとき、判定部３が出力する判定信号は、判定部３の後段に接続されたローパスフィルタによって、高周波成分が取り除かれる。その結果、記憶部４が入力する信号は、図１１のフィルタ透過後の積分器出力信号のように、ばたつきの無い綺麗な立ち上がり波形となる。
【００７９】
ここで、前後段のフリップフロップ部４１０、４３０が、カウンタ出力信号をラッチする動作について詳細に説明する。まず、セレクタ１０２から出力された４ビットのカウンタ信号は、前段のフリップフロップ部４１０の４つのフリップフロップ４１１〜４１４でそれぞれ記憶される。ただし、４つのフリップフロップ４１１〜４１４は、クロック入力部に第２の初期化信号ｉｎｉｔＤを供給されている。したがって、４つのフリップフロップ４１１〜４１４は、第１の初期化信号ｉｎｉｔから半周期遅れて動作する。
【００８０】
次に、前段のフリップフロップ部４１０の４つのフリップフロップ４１１〜４１４が記憶した４ビットのカウンタ信号は、後段のフリップフロップ部４３０の４つのフリップフロップ４３１〜４３４にそれぞれ供給される。ここで、４つのフリップフロップ４３１〜４３４は、クロック入力部に波形切り直し用フリップフロップ４４１の出力信号を供給されている。さらに、波形切り直し用フリップフロップ４４１は、クロック入力部に第１の初期化信号ｉｎｉｔを供給されている。したがって、後段の４つのフリップフロップ４３１〜４３４は、前段の４つのフリップフロップ４１１〜４１４からさらに半周期遅れて、すなわち、第１の初期化信号ｉｎｉｔに同期して、動作する。
【００８１】
これらの半周期遅れを２つ設けることによって、後段の４つのフリップフロップ４３１〜４３４は、フィルタ透過後の積分器出力信号がＨｉｇｈに張り付いているタイミングにおけるカウンタ出力信号を確実にラッチ出来る。
【００８２】
なお、もしもフリップフロップ部が１段しかなくて、第１の初期化信号ｉｎｉｔに同期して動作していたとしたら、カウンタ信号が変動するタイミングでラッチを行うことになり、動作が不安定になる恐れがある。
【００８３】
補正値が記憶部４に記憶されると、時定数調整モードは終了する。時定数調整モードが終了すると、本発明の時定数調整回路は、自動的に通常動作モードに移行する。図１１では、この時、ｔｕｎｅ信号がＨｉｇｈ状態からＬｏｗ状態に転じている。時定数調整モードは、一般的な用途においては、数十μ秒で済む。
【００８４】
本発明の時定数調整回路の通常動作モードについて説明する。時定数調整回路の電源がＯＮにされた際に調整を一度だけ行えば、記憶部４に記憶された補正値は、時定数調整回路の電源を切らない限り、そのまま保持され続ける。その間、記憶部４は、補正値を伝達する信号をセレクタ１０２に供給する。補正値を伝達する信号は、エンコーダ１０３を介して、可変抵抗１０４を制御する制御信号に変換される。この制御信号は、可変抵抗１０４の制御信号入力部に供給される。可変抵抗１０４の抵抗値は、制御信号に応じて、時定数調整モードで得られた補正値に補正される。
【００８５】
さらに、補正値を記憶する不揮発性のフラッシュメモリなどを設ければ、時定数調整モードは、時定数調整回路の出荷時に一度行うだけで十分である。
【００８６】
本発明によると、連続時間型ΔΣＡＤＣローパスフィルタ部の抵抗および積分器を、時定数調整モードにおいても流用可能である。したがって、追加する必要があるのは、カウンタ１０１、エンコーダ１０３、フリップフロップ部４１０など、小規模なデジタル回路ブロックだけで済む。言い換えれば、本発明の時定数調整回路には、時定数の調整を行うために大規模な回路ブロックを追加する必要が無い。
【００８７】
なお、上記の説明では、本発明の時定数調整回路は、図４の電子回路の複素バンドパスフィルタ部ＩＦ＿ＦＩＬに含まれている。ただし、これはあくまでも一例であって、本発明における時定数調整回路の用途が限定されないことは言うまでもない。
【００８８】
本発明の時定数調整回路は、基準となる時定数を発生する回路として、基準時定数発生部２を集積回路に内蔵可能としている。これは、スイッチトキャパシタ２１１を用いることで、集積回路上に形成しても、基準時定数の精度が十分高く保てるからである。その結果、基準時定数発生部を集積回路の外部に設ける必要がある場合に比べて、接続用の端子を節約できるのみならず、集積回路として外部から電源さえ供給されれば、時定数のばらつきを自動的かつ自律的に調整可能となっている。
【００８９】
また、本発明の時定数調整回路では、時定数を調整する際と、時定数調整後の通常動作モードとのそれぞれで必要な、複数の抵抗、複数のスイッチおよびカウンタを兼用出来る。この兼用は、記憶部を設けたことで実現しているが、それでも、集積回路のレイアウト面積が大幅に節約出来ている。
【００９０】
さらに、参照用時定数の発生部は、マスタークロック信号を用いたスイッチトキャパシタ構成として集積回路上に作りこむことが可能である。つまり、参照用時定数の発生部を集積回路の外部に用意する必要が無いので、その分、集積回路の端子数を節約できる。
【符号の説明】
【００９１】
１ 調整対象時定数発生部
１０１ カウンタ
１０２ セレクタ
１０３ エンコーダ
１０４ 可変抵抗（Ｒ）
Ｒ０〜Ｒ１５ 抵抗
Ｓ０〜Ｓ１４ スイッチ
１０５ 入力部
２ 基準時定数発生部
２１１ スイッチトキャパシタ（Ｃｓ）
２２１〜２２４ スイッチ
２３１ インバータ回路
２４１ 入力部
３ 判定部
３１１ 増幅器
３２１ 積分容量（Ｃｉ）
３２２ 容量
３３１〜３３３ 抵抗
３４１ スイッチ
４ 記憶部
４１０ フリップフロップ部
４１１〜４１４ フリップフロップ（Ｆ／Ｆ）
４２０ 補正結果出力部
４２１〜４２４ 補正結果出力部
４３０ 後段フリップフロップ部
４３１〜４３４ 後段フリップフロップ（Ｆ／Ｆ）
４４１ 波形切り直し用フリップフロップ
５ 時定数調整対象電子回路（積分器、積分回路）
１０ 時間基準発生部
１０１１ 容量
１０２１ 抵抗
１０３１ スイッチ
２０、２１、２２ 時定数発生部
２１１１ 容量
２１２１ 抵抗
２１３１ スイッチ
２２１１ 容量
２２２１−０〜２２２１−ｎ 抵抗
２２３１ スイッチ
２２３１−１〜２２３１−ｎ スイッチ
３０、３１、３２ 判定部
３０１１ 増幅器
３０１２ 増幅器
４０、４１、４２ 記憶部
４１１１ フリップフロップ
４２１１ カウンタ
５０、５１、５２ 電子回路
５１１１ 入力部
５１２１ 増幅器
５１３１ 容量
５１３２ 容量
５１４１〜５１４６ 抵抗
５１５１〜５１５３ スイッチ
５２２１ 増幅器
５２３１ 容量
５２４１−０〜５２４１−ｍ 抵抗
５２５１−１〜５２５１−ｍ スイッチ
６０ カウンタ
【特許請求の範囲】
【請求項１】
可変抵抗素子と、容量素子と、増幅器とを有する積分回路と、
一端が前記可変抵抗素子と並列に前記増幅器に接続されるスイッチトキャパシタと、
前記可変抵抗素子の可変抵抗値を調整する調整回路と
を備え、
前記積分回路は、前記可変抵抗素子の可変抵抗値および前記容量素子の容量値で決まる第１の時定数と、前記スイッチトキャパシタの容量値および前記容量素子の容量値で決まる第２の時定数とに基づいた電圧の制御信号を出力し、
前記調整回路は、前記制御信号に基づいて前記可変抵抗素子の可変抵抗値を調整する
半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路において、
前記調整回路は、
前記可変抵抗値を制御するカウンタ
を具備し、
前記積分回路は、
前記第１および前記第２の時定数の大小関係を判定し、前記制御信号を出力する判定部
を具備し、
前記制御信号をトリガとして、前記可変抵抗値の補正結果を保持する記憶部
をさらに具備する
半導体集積回路。
【請求項３】
請求項２に記載の半導体集積回路において、
前記調整回路は、
前記可変抵抗素子の前段に配置されて、前記カウンタの出力信号または前記記憶部が保持する前記補正結果のいずれかを出力するセレクタ
をさらに具備する
半導体集積回路。
【請求項４】
請求項３に記載の半導体集積回路において、
前記調整回路は、
前記セレクタの出力信号に応じて前記可変抵抗素子の可変抵抗値を切り替えるスイッチと、
前記セレクタの出力信号を、前記スイッチを制御する信号に変換するエンコーダと
をさらに具備する
半導体集積回路。
【請求項５】
請求項２〜４のいずれかに記載の半導体集積回路において、
前記記憶部は、
不揮発性のフラッシュメモリ
を具備する
半導体集積回路。
【請求項６】
可変抵抗素子と、容量素子と、増幅器とを有する積分回路の可変抵抗素子の抵抗値を調整する方法であって、
（ａ）前記可変抵抗素子の可変抵抗値および前記容量素子の容量値で決まる第１の時定数に基づいて、前記容量素子に電荷を注入するステップと、
（ｂ）前記増幅器への接続を、前記可変抵抗素子からスイッチトキャパシタに切り替えるステップと、
（ｃ）前記スイッチトキャパシタの容量値および前記容量素子の容量値で決まる第２の時定数に基づいて、前記容量素子に注入された電荷を引き抜くステップと、
（ｄ）電荷が引き抜かれた後の前記容量素子の電圧に基づいて、前記可変抵抗素子の可変抵抗値を設定するステップと
を具備する
調整方法。
【請求項７】
請求項６に記載の調整方法において、
前記ステップ（ｄ）は、
（ｄ−１）前記容量素子の前記電圧の極性が反転したら、制御信号を出力するステップと、
（ｄ−２）前記制御信号をトリガにして補正結果を保持するステップと、
（ｄ−３）前記補正結果を保持するまで前記可変抵抗素子の可変抵抗値を調整するステップと
を具備する
調整方法。
【請求項１】
可変抵抗素子と、容量素子と、増幅器とを有する積分回路と、
一端が前記可変抵抗素子と並列に前記増幅器に接続されるスイッチトキャパシタと、
前記可変抵抗素子の可変抵抗値を調整する調整回路と
を備え、
前記積分回路は、前記可変抵抗素子の可変抵抗値および前記容量素子の容量値で決まる第１の時定数と、前記スイッチトキャパシタの容量値および前記容量素子の容量値で決まる第２の時定数とに基づいた電圧の制御信号を出力し、
前記調整回路は、前記制御信号に基づいて前記可変抵抗素子の可変抵抗値を調整する
半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路において、
前記調整回路は、
前記可変抵抗値を制御するカウンタ
を具備し、
前記積分回路は、
前記第１および前記第２の時定数の大小関係を判定し、前記制御信号を出力する判定部
を具備し、
前記制御信号をトリガとして、前記可変抵抗値の補正結果を保持する記憶部
をさらに具備する
半導体集積回路。
【請求項３】
請求項２に記載の半導体集積回路において、
前記調整回路は、
前記可変抵抗素子の前段に配置されて、前記カウンタの出力信号または前記記憶部が保持する前記補正結果のいずれかを出力するセレクタ
をさらに具備する
半導体集積回路。
【請求項４】
請求項３に記載の半導体集積回路において、
前記調整回路は、
前記セレクタの出力信号に応じて前記可変抵抗素子の可変抵抗値を切り替えるスイッチと、
前記セレクタの出力信号を、前記スイッチを制御する信号に変換するエンコーダと
をさらに具備する
半導体集積回路。
【請求項５】
請求項２〜４のいずれかに記載の半導体集積回路において、
前記記憶部は、
不揮発性のフラッシュメモリ
を具備する
半導体集積回路。
【請求項６】
可変抵抗素子と、容量素子と、増幅器とを有する積分回路の可変抵抗素子の抵抗値を調整する方法であって、
（ａ）前記可変抵抗素子の可変抵抗値および前記容量素子の容量値で決まる第１の時定数に基づいて、前記容量素子に電荷を注入するステップと、
（ｂ）前記増幅器への接続を、前記可変抵抗素子からスイッチトキャパシタに切り替えるステップと、
（ｃ）前記スイッチトキャパシタの容量値および前記容量素子の容量値で決まる第２の時定数に基づいて、前記容量素子に注入された電荷を引き抜くステップと、
（ｄ）電荷が引き抜かれた後の前記容量素子の電圧に基づいて、前記可変抵抗素子の可変抵抗値を設定するステップと
を具備する
調整方法。
【請求項７】
請求項６に記載の調整方法において、
前記ステップ（ｄ）は、
（ｄ−１）前記容量素子の前記電圧の極性が反転したら、制御信号を出力するステップと、
（ｄ−２）前記制御信号をトリガにして補正結果を保持するステップと、
（ｄ−３）前記補正結果を保持するまで前記可変抵抗素子の可変抵抗値を調整するステップと
を具備する
調整方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１１−１８８２５０（Ｐ２０１１−１８８２５０Ａ）
【公開日】平成２３年９月２２日（２０１１．９．２２）
【国際特許分類】
【出願番号】特願２０１０−５１６１８（Ｐ２０１０−５１６１８）
【出願日】平成２２年３月９日（２０１０．３．９）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年９月２２日（２０１１．９．２２）
【国際特許分類】
【出願日】平成２２年３月９日（２０１０．３．９）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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