温度補償バイアス回路
【課題】センサノードにおける待機時の低消費電力化を図るべく、クロック生成回路に用いられるバイアス回路の低消費電力化及び温度・電圧変動特性の改善を目的とする。
【解決手段】本バイアス回路は、カレントミラー型構造の第１と第２のＰＭＯＳトランジスタと、カレントミラー型構造の第３と第４のＮＭＯＳトランジスタと、第４のＮＭＯＳトランジスタと接地電圧間に接続された抵抗Ｒｓにより構成されるリファレンス回路において、ドレインが第４のＮＭＯＳトランジスタと抵抗Ｒｓの間のノードと連結され、かつ、ソース及びゲートが電源電圧に連結された第５のＰＭＯＳトランジスタを備える。この第５のＰＭＯＳトランジスタのリーク電流を用いて第４のＮＭＯＳトランジスタのゲート・ソース間電圧を制御する。このバイアス回路を水晶発振回路などのクロック生成回路の電流源とすることで、精度の高いクロックを低電力で生成することができる。
【解決手段】本バイアス回路は、カレントミラー型構造の第１と第２のＰＭＯＳトランジスタと、カレントミラー型構造の第３と第４のＮＭＯＳトランジスタと、第４のＮＭＯＳトランジスタと接地電圧間に接続された抵抗Ｒｓにより構成されるリファレンス回路において、ドレインが第４のＮＭＯＳトランジスタと抵抗Ｒｓの間のノードと連結され、かつ、ソース及びゲートが電源電圧に連結された第５のＰＭＯＳトランジスタを備える。この第５のＰＭＯＳトランジスタのリーク電流を用いて第４のＮＭＯＳトランジスタのゲート・ソース間電圧を制御する。このバイアス回路を水晶発振回路などのクロック生成回路の電流源とすることで、精度の高いクロックを低電力で生成することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、センサノードにおける待機時の電力削減（ライフタイムの長期化）を図るべく、クロック生成回路等を温度・電圧変動に対して強い耐性を持たせる技術で、具体的には温度・電圧変動耐性を有するバイアス回路に関するものである。
【背景技術】
【０００２】
近年注目されている無線センサネットワーク（Wireless sensor network；ＷＳＮ）は、センシング機能を有するセンサノードを無線通信によってネットワーク化したものである。無線センサネットワークは、各センサノードで環境情報を取得し、マルチホップで基地局にデータを収集することが可能なため、河川や森林のリモートセンシング，防犯センシング，農場監視システム，工場生産管理システムなど様々なアプリケーションが考えられている。しかしながら、各センサノードは通常バッテリで動作することから、センサノードの数が膨大な数（数万から数百万個）に及ぶようなシステムや、広大な敷地や立ち入りの困難な場所にセンサノードを設置し使用するシステムでは、バッテリ交換作業が大きな課題となっている。このため、各センサノードのバッテリ交換の回数を削減し（バッテリ交換の極小化を図り）、システム全体の可用時間の長期化（ライフタイムの拡大）を図ることが、センサネットワークの実用化に向けての技術課題となっている。
【０００３】
各センサノードにおける消費電力は、無線データ通信に関わる部分が支配的となっている。センサノードにおいて無線データ通信に関わる部分は、ＲＦ（Radio Frequency）回路である。このＲＦ回路の送信器および受信器の起動／停止を制御するのが、ＭＡＣ（Media Access Control）層であり、低消費電力指向のＭＡＣ層の開発が要望されている。
このＭＡＣ層の低消費電力化のためには、パケットを受信しないにもかかわらず受信器を起動させるアイドルリスニングにより浪費されるエネルギーを削減することが有効である。
この低消費電力化のＭＡＣ層として、周期起動型ＭＡＣが知られている。周期起動型ＭＡＣでは、パケット受信のため各ノードはある起動周期(Wake-up Period)で一定の起動期間(Wake-up Duration) だけ受信モードに入ることとしており、起動周期に対する起動期間の割合であるデューティサイクル比を小さくすることで、周期起動型ＭＡＣはアイドルリスニングに起因する消費電力を小さくしている。しかし、センサノードの電力量に制限があり、各センサノードが定期的に起動状態（アクティブ状態）と待機状態（スリープ状態）を繰り返す間欠動作を行っている状況で、センサノード間でのデータ送受信するために必要となる起動状態の時間と、コントロールパケット（プリアンブル）の送信時間を制御して、センサノードの消費電力量を低く抑える必要がある。
【０００４】
上述の状況を鑑み、発明者らは、センサノード間でのデータ送受信するために必要となる起動時間と、プリアンブルの送信時間を制御して、センサノードの消費電力量を低く抑えるセンサノードを既に提案している（特許文献１）。これらのセンサノードでは、ノード間でのデータ送受信の同期は、長波帯標準電波信号を用いた時刻同期により実現し、また、起動時間とプリアンブルの送信時間のスケジューリングに水晶発振回路を用いた精度の高いクロック発生回路を利用している。図６にセンサノードの全体ブロック図を示す。
【０００５】
ここでクロック発生回路は、センサノードの休止状態でも常に動作していることから超低消費電力であることが要求される。このようなクロックの提供には通常、低周波数な水晶発振回路が用いられる。これは水晶発振回路が非常に高いＱ値を持ち、１０−６オーダーの安定な発振が可能であるためである。また同時に、低周波数なものほど発振に必要な電力を小さくできる利点もある。このような水晶発振回路は従来から時計メーカーなど各社がさまざまな形態で研究開発・販売しているが、センサノードからの要求を満たすような極低電圧・低消費電力で動作するものは少ない。
【０００６】
発明者らが既に提案しているセンサノード、すなわち、センサノード間でのデータ送受信するために必要となる起動時間とプリアンブルの送信時間を制御してセンサノードの消費電力量を低く抑えるセンサノードの場合、デューティサイクル比は約０．１％程度でありその殆どを待機時間が占めている。センサノードにおいて待機時に動作しているのは時間カウントのための水晶発振回路とカウンタ回路である。センサノードの消費電力量を低く抑えるためには、水晶発振回路は超低消費電力で動作しなければならない。そこで、水晶発振回路については、超低電圧で最適設計を行い、広い温度範囲で安定に動作させ、待機時に動作している水晶発振回路の低消費電力化を図る必要がある。
【０００７】
また、バッテリ残量の変化による供給電圧のバラツキや周囲温度の変化などに起因して、クロック周波数のバラツキが生じてしまうという問題がある。かかる環境変化によるクロック周波数のバラツキは、水晶振動子自体やバイアス回路自体が温度特性を持っていることから生じるものである。このクロック周波数のバラツキが要因となって、センサノード間の同期通信のエラーを誘発し、同期通信エラーによるデータ再送が増加し消費電力が増加してしまい、電力削減の妨げとなっている。
従って、環境変化によるクロック周波数のバラツキを無くしクロックの安定化を図るべく、クロック生成回路に温度・電源電圧変動に対して強い耐性を持たせる設計を行うことを目指し、バイアス回路自体の温度特性の改善を図ることが必要である。
【０００８】
ここで、バッテリ残量の変化による供給電圧のバラツキや周囲温度の変化などに起因するクロック周波数のバラツキが無く、一定電流を負荷に供給するＣＭＯＳ定電流リファレンス回路が知られている（特許文献２）。
図７に、ＣＭＯＳ定電流リファレンス回路図を示す（特許文献２における図２）。この回路では、定電流発生部１１０において、電源電圧Ｖｄｄの変化に対して一定のバイアス電流を出力するが温度変化には補償されないといった点を、自己補償回路部ＭＰ９を設けることにより温度変化に対しても一定電流を発生されるようにしたものである。しかし、この温度補償を行うＭＰ９のＣＭＯＳトランジスタが線形領域であるため、ＭＰ９のパスに大きな電流が流れてしまい低消費電力化を図ることができないといった問題がある。
【０００９】
【特許文献１】特願２００６−２７９７６１
【特許文献２】特開２００１−２１６０３８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、上記問題点に鑑みなされたもので、センサノードにおける待機時の低消費電力化を図るべく、クロック生成回路に用いられるバイアス回路の低消費電力化・温度・電圧変動特性の改善を目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決すべく、本発明の温度補償バイアス回路は、カレントミラー型構造の第１と第２のＰＭＯＳトランジスタと、カレントミラー型構造の第３と第４のＮＭＯＳトランジスタと、第４のＮＭＯＳトランジスタと接地電圧間に接続された抵抗Ｒｓにより構成されるリファレンス回路において、カットオフ領域のトランジスタを用いて第４のＮＭＯＳトランジスタのゲート・ソース間電圧を制御することを特徴とする。
【００１２】
かかる構成により、従来の水晶発振回路に使われる温度補償型バイアス回路と比較し，バイアス回路の低消費電力化が可能となり、待機時に動作している水晶発振回路の低消費電力化を図ることができる。
【００１３】
カレントミラー型構造の第１と第２のＰＭＯＳトランジスタと、カレントミラー型構造の第３と第４のＮＭＯＳトランジスタと、第４のＮＭＯＳトランジスタと接地電圧間に接続された抵抗Ｒｓにより構成されるリファレンス回路において、ドレインが第４のＮＭＯＳトランジスタと抵抗Ｒｓの間のノードと連結され、かつ、ソース及びゲートが電源電圧に連結された第５のＰＭＯＳトランジスタを備え、第５のＰＭＯＳトランジスタのリーク電流を用いて第４のＮＭＯＳトランジスタのゲート・ソース間電圧を制御することを特徴とする。
【００１４】
かかる構成により、水晶発振回路に使われるバイアス回路の低消費電力化が可能となり、待機時に動作している水晶発振回路の低消費電力化を図ることができる。また、温度・電圧変動特性が改善される。
【００１５】
本発明の温度補償バイアス回路では、ソース及びゲートが電源電圧に連結された第５のＰＭＯＳトランジスタは、常にＯＦＦしている。この遮断領域のトランジスタを用いて、上述したＣＭＯＳ定電流リファレンス回路における自己補償回路部ＭＰ９よりも、更に低消費電力な温度補償回路を実現しているのである。
【００１６】
すなわち、自己補償回路部ＭＰ９では、補償を行うトランジスタが線形領域でありＭＰ９のパスに大きな電流が流れるのに対し、本発明における第５のＰＭＯＳトランジスタは遮断領域のトランジスタであり、低消費電力化と温度補償を両立しているのである。
【００１７】
ここで、第５のＰＭＯＳトランジスタは、上述の如く、常にＯＦＦしており、自身のリーク電流で温度補償を行っている。これは、ＯＦＦしているトランジスタのリーク電流は温度と共に増加するといった特性を利用している。
すなわち、温度が上昇すれば、第５のＰＭＯＳトランジスタのリーク電流も増加する。このリーク電流は第５のＰＭＯＳトランジスタのドレインから抵抗Ｒｓに流れる。これによって、第４のＮＭＯＳトランジスタと抵抗Ｒｓの間のノードの電位が上昇し、その結果第２のＰＭＯＳトランジスタと第４のＮＭＯＳトランジスタとの間のノードの電位も上昇する。温度の上昇と共に、電源電圧から第２のＰＭＯＳトランジスタに流れる電流も増加するのであるが、上述の如く第２のＰＭＯＳトランジスタと第４のＮＭＯＳトランジスタとの間のノードの電位が上昇するため、電源電圧から第２のＰＭＯＳトランジスタに流れる電流は抑えられる方向に働くことになる。
上記の如く、本発明の温度補償バイアス回路は、第５のＰＭＯＳトランジスタにより、低消費電力化と温度補償を両立することができる。
【００１８】
また好適には、上記の本発明の温度補償バイアス回路において、第１と第２のＰＭＯＳトランジスタのゲートと第３と第４のＮＭＯＳトランジスタのゲートの間にＮＭＯＳ若しくはＰＭＯＳトランジスタを配設させたスタートアップ回路を備える。
【００１９】
スタートアップ回路を設ける理由は、カレントミラー型構造の第１と第２のＰＭＯＳトランジスタと、カレントミラー型構造の第３と第４のＮＭＯＳトランジスタと、第４のＮＭＯＳトランジスタと接地電圧間に接続された抵抗Ｒｓにより構成されるリファレンス回路においては、正常なバイアス点以外にも安定なバイアス点が存在する（双安定である）からである。
【発明の効果】
【００２０】
本発明の温度補償バイアス回路によれば、低消費電力と温度・電圧補償を両立することができ、常時動作しているクロック生成回路の低消費電力化と温度・電圧変動耐性を実現し、特に、センサノードにおける待機時の低消費電力化を図ることができるといった効果がある。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施例について、図面を参照しながら詳細に説明していく。ただし、本発明の範囲は、以下の実施例や図示例に限定されるものではなく、幾多の変更及び変形が可能である。
【実施例１】
【００２２】
実施例１の温度補償バイアス回路図を図１に示す。実施例１の温度補償バイアス回路は、カレントミラー型構造の第１と第２のＰＭＯＳトランジスタ（１，２）と、カレントミラー型構造の第３と第４のＮＭＯＳトランジスタ（３，４）と、第４のＮＭＯＳトランジスタ４と接地電圧間に接続された抵抗Ｒｓ６により構成されるリファレンス回路１０において、ドレインが第４のＮＭＯＳトランジスタ４と抵抗Ｒｓ６の間のノードＮｒ７と連結され、かつ、ソース及びゲートが電源電圧に連結された第５のＰＭＯＳトランジスタ５を備え、第５のＰＭＯＳトランジスタ５のリーク電流を用いて第４のＮＭＯＳトランジスタ４のゲート・ソース間電圧を制御するものである。
【００２３】
ここで、リファレンス回路１０は、第１のＰＭＯＳトランジスタ１及び第２のＰＭＯＳトランジスタ２と、第３のＮＭＯＳトランジスタ３及び第４のＮＭＯＳトランジスタ４と、抵抗Ｒｓ６より構成される。第２のＰＭＯＳトランジスタ２と第４のＮＭＯＳトランジスタ４のドレインを接続し、第４のＮＭＯＳトランジスタ４のソースに抵抗Ｒｓ６を接続した直列回路と、第１のＰＭＯＳトランジスタ１と第３のＮＭＯＳトランジスタ３のドレインを接続した直列回路を、電源電圧Ｖｄｄと接地電圧の間に並列に接続している。第１のＰＭＯＳトランジスタ１と第２のＰＭＯＳトランジスタ２のゲートは互いに接続され、さらに第２のＰＭＯＳトランジスタ２のゲートとドレインが接続される。第３のＮＭＯＳトランジスタ３と第４のＮＭＯＳトランジスタ４のゲートも互いに接続され、さらに第３のＮＭＯＳトランジスタ３のゲートとドレインが接続される。
【００２４】
上記のリファレンス回路１０の電源電圧変動耐性の原理について説明する。
先ず、電源電圧Ｖｄｄに対する感度をなくすためには、すべてのＭＯＳトランジスタを飽和領域で動作させ、ＭＯＳトランジスタのドレイン−ソース間の電圧変化に対する感度をなくせばよい。これにはセルフバイアスすることが効果的である。つまり、電流Ｉｏｕｔが電源電圧Ｖｄｄに依存しないのであれば、電流Ｉｒｅｆは電流Ｉｏｕｔのコピーと成り得るという考えである。
図１のリファレンス回路１０は、第３のＮＭＯＳトランジスタ３の電流を第４のＮＭＯＳトランジスタ４がコピーし、第２のＰＭＯＳトランジスタ２の電流を第１のＰＭＯＳトランジスタ１がコピーする構造になっている。このためすべてのＭＯＳトランジスタが飽和領域で動作しており、電流Ｉｏｕｔは電流Ｉｒｅｆに追従することになる。
【００２５】
特に、チャネル長変調係数λが０であれば、このリファレンス回路１０は下記式で支配され、任意の電流を設定できる。なお、一義的に電流を決めるために、抵抗Ｒｓ６を付加し制約を回路に加えている。
【００２６】
（数１）
Ｉｏｕｔ＝Ｋ・Ｉｒｅｆ（Ｋは定数）
【００２７】
リファレンス回路１０に流れる電流Ｉｏｕｔは、下記式で表され、温度上昇と共に移動度μは減少することから、電流Ｉｏｕｔは温度と共に増加するのである。ここで、μは移動度、Ｃｏｘは単位面積あたりのゲートの容量、Ｗはゲート幅、Ｌはゲート長を表している。
【００２８】
【数１】
【００２９】
上述のように、図１のリファレンス回路１０は、電源電圧Ｖｄｄが変化しても一定の電流Ｉｏｕｔを発生する。しかしながら、上述したようにリファレンス回路１０に流れる電流Ｉｏｕｔは温度変化には補償されない。
図１に示すように、本発明におけるバイアス回路では、リファレンス回路１０に、温度補償用の第５のＰＭＯＳトランジスタ５を設けている。この第５のＰＭＯＳトランジスタ５は、ドレインが第４のＮＭＯＳトランジスタ４と抵抗Ｒｓ６の間のノードＮｒ７と連結され、ソース及びゲートが電源電圧に連結されている。そして、第５のＰＭＯＳトランジスタ５のリーク電流を用いて第４のＮＭＯＳトランジスタ４のゲート・ソース間電圧を制御するのである。
この第５のＰＭＯＳトランジスタ５について、その動作とそれに伴う影響を説明する。第５のＰＭＯＳランジスタ５は常にＯＦＦしており、自身のリーク電流で温度補償を行っている。これはＯＦＦしている第５のＰＭＯＳトランジスタ５のリーク電流は温度とともに増加するという特性を利用している。
【００３０】
先ず、温度上昇の場合の回路動作について図２を用いて説明する。
１）温度上昇と共に、第２のＰＭＯＳトランジスタ２のソース電流Ｉｒｅｆ＿ｐが増加する。
２）温度上昇と共に、第５のＰＭＯＳトランジスタ５のリーク電流が増加する。（後述の数式３を参照。）
３）リーク電流が抵抗Ｒｓ６に流れる。
４）リーク電流が抵抗Ｒｓ６に流れることによってノードＮｒ７の電位Ｖｒが上昇する。
５）電位Ｖｒが上昇するに伴い、電位Ｖｒｅｆ＿ｐも上昇する。
６）電位Ｖｒｅｆ＿ｐが上昇するため、Ｉｒｅｆ＿ｐは抑えられる方向に働く。
７）なお、第４のＮＭＯＳトランジスタ４は飽和領域で動作しており、ドレイン−ソース間の電圧変化に鈍感であるため、Ｖｒｅｆ＿ｐの増加は第２のＰＭＯＳトランジスタ２に直接の効果を及ぼすことになる。
【００３１】
次に、温度が下降した場合の回路動作について図３を用いて説明する。
１）温度下降と共に、第２のＰＭＯＳトランジスタ２のソース電流Ｉｒｅｆ＿ｐが減少する。
２）温度下降と共に、第５のＰＭＯＳトランジスタ５のリーク電流が減少する。（後述の数式３を参照。）
３）抵抗Ｒｓ６に流れるリーク電流が減少する。
４）抵抗Ｒｓ６に流れるリーク電流が減少することによってノードＮｒ７の電位Ｖｒが下降する。
５）電位Ｖｒが下降するに伴い、電位Ｖｒｅｆ＿ｐも下降する。
６）電位Ｖｒｅｆ＿ｐが下降するため、Ｉｒｅｆ＿ｐは増加する方向に働く。
７）なお、第４のＮＭＯＳトランジスタ４は飽和領域で動作しており、ドレイン−ソース間の電圧変化に鈍感であるため、Ｖｒｅｆ＿ｐの増加は第２のＰＭＯＳトランジスタ２に直接の効果を及ぼすことになる。
【００３２】
ここで、リーク電流Ｉｌｅａｋは下記式で表され、温度上昇と共に増加することがわかる。ここで、Ｋｌｅａｋは定数、Ｖｔｈはトランジスタの閾値電圧、Ｓはサブスレッショルドスウィング、Ｔ０は常温を表している。
【００３３】
【数２】
【００３４】
以上説明したように、実施例１の温度補償バイアス回路は、リファレンス回路１０に第５のＰＭＯＳトランジスタ５を設け、そのリーク電流を用いて第４のＮＭＯＳトランジスタ４のゲート・ソース間電圧を制御することで温度補償を行うのである。
【００３５】
図４に、実施例１の温度補償バイアス回路における温度・電圧変動に対するバイアス特性を示す。電源電圧Ｖｄｄは０．４〜１．６（Ｖ）、温度−４０〜＋８０（℃）の範囲の特性を示している。図４はＤＣ特性についての温度補償の有無比較したものである。図４（ｂ）から温度補償の有る場合（第５のＰＭＯＳトランジスタ５を設けている場合）は、温度補償が無い場合（第５のＰＭＯＳトランジスタ５を設けていない場合）と比べて、電流のバラツキが約５７％削減されている。
【００３６】
なお、実施例１の温度補償バイアス回路における各ＭＯＳトランジスタのパラメータは、次の通りである。第５のＰＭＯＳトランジスタのＷ／Ｌは、他のトランジスタと比べて大きくしている。これは、温度によるリーク電流の増加によってバイアス電流を補償することを考慮してパラメータの設計したものである。
１）第１のＰＭＯＳトランジスタ；Ｗ／Ｌ＝２ｕ／４ｕ
２）第２のＰＭＯＳトランジスタ；Ｗ／Ｌ＝２ｕ／４ｕ
３）第３のＮＭＯＳトランジスタ；Ｗ／Ｌ＝２ｕ／４ｕ
４）第４のＮＭＯＳトランジスタ；Ｗ／Ｌ＝３ｕ／４ｕ
５）第５のＰＭＯＳトランジスタ；Ｗ／Ｌ＝５ｕ／０．２５ｕ
６）抵抗Ｒｓ；１２７．５ＫΩ
【実施例２】
【００３７】
次に、スタートアップ回路を設けた温度補償バイアス回路図を図５に示す。
実施例１の温度補償バイアス回路図に、第６のＮＭＯＳトランジスタ８が更に設けられている。具体的には、第１と第２のＰＭＯＳトランジスタのゲートと第３と第４のＮＭＯＳトランジスタのゲートの間に第６のＮＭＯＳトランジスタ８を配設させる。
ここで、第６のＮＭＯＳトランジスタ８のゲート電圧に与える入力電圧は、パルス入力とすることが好適である。パルス入力とすることで、電源電圧変動に伴う第６のＮＭＯＳトランジスタ８のゲート−ソース間電圧の変動による飽和電流の変化を少なくすることができる。
【産業上の利用可能性】
【００３８】
本発明の温度補償バイアス回路は、ｎＡオーダーが必要とされる電流源に有用であり、特にセンサノードにおいて常時動作しているクロック生成回路のバイアス回路に好適に利用可能である。
【図面の簡単な説明】
【００３９】
【図１】実施例１の温度補償バイアス回路図
【図２】温度上昇の場合の回路動作を示す模式図
【図３】温度が下降した場合の回路動作を示す模式図
【図４】実施例１の温度補償バイアス回路における温度・電圧変動に対するバイアス特性を示すグラフ
【図５】スタートアップ回路を設けた温度補償バイアス回路図
【図６】センサノードの全体ブロック図
【図７】ＣＭＯＳ定電流リファレンス回路図
【符号の説明】
【００４０】
１ 第１のＰＭＯＳトランジスタ
２ 第２のＰＭＯＳトランジスタ
３ 第３のＮＭＯＳトランジスタ
４ 第４のＮＭＯＳトランジスタ
５ 第５のＰＭＯＳトランジスタ
６ 抵抗Ｒｓ
７ ノードＮｒ
８ 第６のＮＭＯＳトランジスタ
１０ リファレンス回路
２０ スタートアップ回路
６１ センサノード基板
６２ 温度補償バイアス回路
６３ 水晶発振回路部
６４ 電波時計ＩＣ
６５ 長波帯標準電波信号受信アンテナ
６６ 電源電圧
６７ ＤＣ−ＤＣコンバータ
１１０ 定電流発生部
１２０ 定電流出力部
Ｖｄｄ、ＶＤＤ 電源電圧
ＭＮ５ スターティング回路部
ＭＮ６、ＭＮ７ ＮＭＯＳトランジスタ
ＭＰ６、ＭＰ７、ＭＰ８ ＰＭＯＳトランジスタ
ＭＰ９ 自己補償回路部
Ｎｄ５、Ｎｄ６、Ｎｄ７ ノード
【技術分野】
【０００１】
本発明は、センサノードにおける待機時の電力削減（ライフタイムの長期化）を図るべく、クロック生成回路等を温度・電圧変動に対して強い耐性を持たせる技術で、具体的には温度・電圧変動耐性を有するバイアス回路に関するものである。
【背景技術】
【０００２】
近年注目されている無線センサネットワーク（Wireless sensor network；ＷＳＮ）は、センシング機能を有するセンサノードを無線通信によってネットワーク化したものである。無線センサネットワークは、各センサノードで環境情報を取得し、マルチホップで基地局にデータを収集することが可能なため、河川や森林のリモートセンシング，防犯センシング，農場監視システム，工場生産管理システムなど様々なアプリケーションが考えられている。しかしながら、各センサノードは通常バッテリで動作することから、センサノードの数が膨大な数（数万から数百万個）に及ぶようなシステムや、広大な敷地や立ち入りの困難な場所にセンサノードを設置し使用するシステムでは、バッテリ交換作業が大きな課題となっている。このため、各センサノードのバッテリ交換の回数を削減し（バッテリ交換の極小化を図り）、システム全体の可用時間の長期化（ライフタイムの拡大）を図ることが、センサネットワークの実用化に向けての技術課題となっている。
【０００３】
各センサノードにおける消費電力は、無線データ通信に関わる部分が支配的となっている。センサノードにおいて無線データ通信に関わる部分は、ＲＦ（Radio Frequency）回路である。このＲＦ回路の送信器および受信器の起動／停止を制御するのが、ＭＡＣ（Media Access Control）層であり、低消費電力指向のＭＡＣ層の開発が要望されている。
このＭＡＣ層の低消費電力化のためには、パケットを受信しないにもかかわらず受信器を起動させるアイドルリスニングにより浪費されるエネルギーを削減することが有効である。
この低消費電力化のＭＡＣ層として、周期起動型ＭＡＣが知られている。周期起動型ＭＡＣでは、パケット受信のため各ノードはある起動周期(Wake-up Period)で一定の起動期間(Wake-up Duration) だけ受信モードに入ることとしており、起動周期に対する起動期間の割合であるデューティサイクル比を小さくすることで、周期起動型ＭＡＣはアイドルリスニングに起因する消費電力を小さくしている。しかし、センサノードの電力量に制限があり、各センサノードが定期的に起動状態（アクティブ状態）と待機状態（スリープ状態）を繰り返す間欠動作を行っている状況で、センサノード間でのデータ送受信するために必要となる起動状態の時間と、コントロールパケット（プリアンブル）の送信時間を制御して、センサノードの消費電力量を低く抑える必要がある。
【０００４】
上述の状況を鑑み、発明者らは、センサノード間でのデータ送受信するために必要となる起動時間と、プリアンブルの送信時間を制御して、センサノードの消費電力量を低く抑えるセンサノードを既に提案している（特許文献１）。これらのセンサノードでは、ノード間でのデータ送受信の同期は、長波帯標準電波信号を用いた時刻同期により実現し、また、起動時間とプリアンブルの送信時間のスケジューリングに水晶発振回路を用いた精度の高いクロック発生回路を利用している。図６にセンサノードの全体ブロック図を示す。
【０００５】
ここでクロック発生回路は、センサノードの休止状態でも常に動作していることから超低消費電力であることが要求される。このようなクロックの提供には通常、低周波数な水晶発振回路が用いられる。これは水晶発振回路が非常に高いＱ値を持ち、１０−６オーダーの安定な発振が可能であるためである。また同時に、低周波数なものほど発振に必要な電力を小さくできる利点もある。このような水晶発振回路は従来から時計メーカーなど各社がさまざまな形態で研究開発・販売しているが、センサノードからの要求を満たすような極低電圧・低消費電力で動作するものは少ない。
【０００６】
発明者らが既に提案しているセンサノード、すなわち、センサノード間でのデータ送受信するために必要となる起動時間とプリアンブルの送信時間を制御してセンサノードの消費電力量を低く抑えるセンサノードの場合、デューティサイクル比は約０．１％程度でありその殆どを待機時間が占めている。センサノードにおいて待機時に動作しているのは時間カウントのための水晶発振回路とカウンタ回路である。センサノードの消費電力量を低く抑えるためには、水晶発振回路は超低消費電力で動作しなければならない。そこで、水晶発振回路については、超低電圧で最適設計を行い、広い温度範囲で安定に動作させ、待機時に動作している水晶発振回路の低消費電力化を図る必要がある。
【０００７】
また、バッテリ残量の変化による供給電圧のバラツキや周囲温度の変化などに起因して、クロック周波数のバラツキが生じてしまうという問題がある。かかる環境変化によるクロック周波数のバラツキは、水晶振動子自体やバイアス回路自体が温度特性を持っていることから生じるものである。このクロック周波数のバラツキが要因となって、センサノード間の同期通信のエラーを誘発し、同期通信エラーによるデータ再送が増加し消費電力が増加してしまい、電力削減の妨げとなっている。
従って、環境変化によるクロック周波数のバラツキを無くしクロックの安定化を図るべく、クロック生成回路に温度・電源電圧変動に対して強い耐性を持たせる設計を行うことを目指し、バイアス回路自体の温度特性の改善を図ることが必要である。
【０００８】
ここで、バッテリ残量の変化による供給電圧のバラツキや周囲温度の変化などに起因するクロック周波数のバラツキが無く、一定電流を負荷に供給するＣＭＯＳ定電流リファレンス回路が知られている（特許文献２）。
図７に、ＣＭＯＳ定電流リファレンス回路図を示す（特許文献２における図２）。この回路では、定電流発生部１１０において、電源電圧Ｖｄｄの変化に対して一定のバイアス電流を出力するが温度変化には補償されないといった点を、自己補償回路部ＭＰ９を設けることにより温度変化に対しても一定電流を発生されるようにしたものである。しかし、この温度補償を行うＭＰ９のＣＭＯＳトランジスタが線形領域であるため、ＭＰ９のパスに大きな電流が流れてしまい低消費電力化を図ることができないといった問題がある。
【０００９】
【特許文献１】特願２００６−２７９７６１
【特許文献２】特開２００１−２１６０３８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、上記問題点に鑑みなされたもので、センサノードにおける待機時の低消費電力化を図るべく、クロック生成回路に用いられるバイアス回路の低消費電力化・温度・電圧変動特性の改善を目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決すべく、本発明の温度補償バイアス回路は、カレントミラー型構造の第１と第２のＰＭＯＳトランジスタと、カレントミラー型構造の第３と第４のＮＭＯＳトランジスタと、第４のＮＭＯＳトランジスタと接地電圧間に接続された抵抗Ｒｓにより構成されるリファレンス回路において、カットオフ領域のトランジスタを用いて第４のＮＭＯＳトランジスタのゲート・ソース間電圧を制御することを特徴とする。
【００１２】
かかる構成により、従来の水晶発振回路に使われる温度補償型バイアス回路と比較し，バイアス回路の低消費電力化が可能となり、待機時に動作している水晶発振回路の低消費電力化を図ることができる。
【００１３】
カレントミラー型構造の第１と第２のＰＭＯＳトランジスタと、カレントミラー型構造の第３と第４のＮＭＯＳトランジスタと、第４のＮＭＯＳトランジスタと接地電圧間に接続された抵抗Ｒｓにより構成されるリファレンス回路において、ドレインが第４のＮＭＯＳトランジスタと抵抗Ｒｓの間のノードと連結され、かつ、ソース及びゲートが電源電圧に連結された第５のＰＭＯＳトランジスタを備え、第５のＰＭＯＳトランジスタのリーク電流を用いて第４のＮＭＯＳトランジスタのゲート・ソース間電圧を制御することを特徴とする。
【００１４】
かかる構成により、水晶発振回路に使われるバイアス回路の低消費電力化が可能となり、待機時に動作している水晶発振回路の低消費電力化を図ることができる。また、温度・電圧変動特性が改善される。
【００１５】
本発明の温度補償バイアス回路では、ソース及びゲートが電源電圧に連結された第５のＰＭＯＳトランジスタは、常にＯＦＦしている。この遮断領域のトランジスタを用いて、上述したＣＭＯＳ定電流リファレンス回路における自己補償回路部ＭＰ９よりも、更に低消費電力な温度補償回路を実現しているのである。
【００１６】
すなわち、自己補償回路部ＭＰ９では、補償を行うトランジスタが線形領域でありＭＰ９のパスに大きな電流が流れるのに対し、本発明における第５のＰＭＯＳトランジスタは遮断領域のトランジスタであり、低消費電力化と温度補償を両立しているのである。
【００１７】
ここで、第５のＰＭＯＳトランジスタは、上述の如く、常にＯＦＦしており、自身のリーク電流で温度補償を行っている。これは、ＯＦＦしているトランジスタのリーク電流は温度と共に増加するといった特性を利用している。
すなわち、温度が上昇すれば、第５のＰＭＯＳトランジスタのリーク電流も増加する。このリーク電流は第５のＰＭＯＳトランジスタのドレインから抵抗Ｒｓに流れる。これによって、第４のＮＭＯＳトランジスタと抵抗Ｒｓの間のノードの電位が上昇し、その結果第２のＰＭＯＳトランジスタと第４のＮＭＯＳトランジスタとの間のノードの電位も上昇する。温度の上昇と共に、電源電圧から第２のＰＭＯＳトランジスタに流れる電流も増加するのであるが、上述の如く第２のＰＭＯＳトランジスタと第４のＮＭＯＳトランジスタとの間のノードの電位が上昇するため、電源電圧から第２のＰＭＯＳトランジスタに流れる電流は抑えられる方向に働くことになる。
上記の如く、本発明の温度補償バイアス回路は、第５のＰＭＯＳトランジスタにより、低消費電力化と温度補償を両立することができる。
【００１８】
また好適には、上記の本発明の温度補償バイアス回路において、第１と第２のＰＭＯＳトランジスタのゲートと第３と第４のＮＭＯＳトランジスタのゲートの間にＮＭＯＳ若しくはＰＭＯＳトランジスタを配設させたスタートアップ回路を備える。
【００１９】
スタートアップ回路を設ける理由は、カレントミラー型構造の第１と第２のＰＭＯＳトランジスタと、カレントミラー型構造の第３と第４のＮＭＯＳトランジスタと、第４のＮＭＯＳトランジスタと接地電圧間に接続された抵抗Ｒｓにより構成されるリファレンス回路においては、正常なバイアス点以外にも安定なバイアス点が存在する（双安定である）からである。
【発明の効果】
【００２０】
本発明の温度補償バイアス回路によれば、低消費電力と温度・電圧補償を両立することができ、常時動作しているクロック生成回路の低消費電力化と温度・電圧変動耐性を実現し、特に、センサノードにおける待機時の低消費電力化を図ることができるといった効果がある。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施例について、図面を参照しながら詳細に説明していく。ただし、本発明の範囲は、以下の実施例や図示例に限定されるものではなく、幾多の変更及び変形が可能である。
【実施例１】
【００２２】
実施例１の温度補償バイアス回路図を図１に示す。実施例１の温度補償バイアス回路は、カレントミラー型構造の第１と第２のＰＭＯＳトランジスタ（１，２）と、カレントミラー型構造の第３と第４のＮＭＯＳトランジスタ（３，４）と、第４のＮＭＯＳトランジスタ４と接地電圧間に接続された抵抗Ｒｓ６により構成されるリファレンス回路１０において、ドレインが第４のＮＭＯＳトランジスタ４と抵抗Ｒｓ６の間のノードＮｒ７と連結され、かつ、ソース及びゲートが電源電圧に連結された第５のＰＭＯＳトランジスタ５を備え、第５のＰＭＯＳトランジスタ５のリーク電流を用いて第４のＮＭＯＳトランジスタ４のゲート・ソース間電圧を制御するものである。
【００２３】
ここで、リファレンス回路１０は、第１のＰＭＯＳトランジスタ１及び第２のＰＭＯＳトランジスタ２と、第３のＮＭＯＳトランジスタ３及び第４のＮＭＯＳトランジスタ４と、抵抗Ｒｓ６より構成される。第２のＰＭＯＳトランジスタ２と第４のＮＭＯＳトランジスタ４のドレインを接続し、第４のＮＭＯＳトランジスタ４のソースに抵抗Ｒｓ６を接続した直列回路と、第１のＰＭＯＳトランジスタ１と第３のＮＭＯＳトランジスタ３のドレインを接続した直列回路を、電源電圧Ｖｄｄと接地電圧の間に並列に接続している。第１のＰＭＯＳトランジスタ１と第２のＰＭＯＳトランジスタ２のゲートは互いに接続され、さらに第２のＰＭＯＳトランジスタ２のゲートとドレインが接続される。第３のＮＭＯＳトランジスタ３と第４のＮＭＯＳトランジスタ４のゲートも互いに接続され、さらに第３のＮＭＯＳトランジスタ３のゲートとドレインが接続される。
【００２４】
上記のリファレンス回路１０の電源電圧変動耐性の原理について説明する。
先ず、電源電圧Ｖｄｄに対する感度をなくすためには、すべてのＭＯＳトランジスタを飽和領域で動作させ、ＭＯＳトランジスタのドレイン−ソース間の電圧変化に対する感度をなくせばよい。これにはセルフバイアスすることが効果的である。つまり、電流Ｉｏｕｔが電源電圧Ｖｄｄに依存しないのであれば、電流Ｉｒｅｆは電流Ｉｏｕｔのコピーと成り得るという考えである。
図１のリファレンス回路１０は、第３のＮＭＯＳトランジスタ３の電流を第４のＮＭＯＳトランジスタ４がコピーし、第２のＰＭＯＳトランジスタ２の電流を第１のＰＭＯＳトランジスタ１がコピーする構造になっている。このためすべてのＭＯＳトランジスタが飽和領域で動作しており、電流Ｉｏｕｔは電流Ｉｒｅｆに追従することになる。
【００２５】
特に、チャネル長変調係数λが０であれば、このリファレンス回路１０は下記式で支配され、任意の電流を設定できる。なお、一義的に電流を決めるために、抵抗Ｒｓ６を付加し制約を回路に加えている。
【００２６】
（数１）
Ｉｏｕｔ＝Ｋ・Ｉｒｅｆ（Ｋは定数）
【００２７】
リファレンス回路１０に流れる電流Ｉｏｕｔは、下記式で表され、温度上昇と共に移動度μは減少することから、電流Ｉｏｕｔは温度と共に増加するのである。ここで、μは移動度、Ｃｏｘは単位面積あたりのゲートの容量、Ｗはゲート幅、Ｌはゲート長を表している。
【００２８】
【数１】
【００２９】
上述のように、図１のリファレンス回路１０は、電源電圧Ｖｄｄが変化しても一定の電流Ｉｏｕｔを発生する。しかしながら、上述したようにリファレンス回路１０に流れる電流Ｉｏｕｔは温度変化には補償されない。
図１に示すように、本発明におけるバイアス回路では、リファレンス回路１０に、温度補償用の第５のＰＭＯＳトランジスタ５を設けている。この第５のＰＭＯＳトランジスタ５は、ドレインが第４のＮＭＯＳトランジスタ４と抵抗Ｒｓ６の間のノードＮｒ７と連結され、ソース及びゲートが電源電圧に連結されている。そして、第５のＰＭＯＳトランジスタ５のリーク電流を用いて第４のＮＭＯＳトランジスタ４のゲート・ソース間電圧を制御するのである。
この第５のＰＭＯＳトランジスタ５について、その動作とそれに伴う影響を説明する。第５のＰＭＯＳランジスタ５は常にＯＦＦしており、自身のリーク電流で温度補償を行っている。これはＯＦＦしている第５のＰＭＯＳトランジスタ５のリーク電流は温度とともに増加するという特性を利用している。
【００３０】
先ず、温度上昇の場合の回路動作について図２を用いて説明する。
１）温度上昇と共に、第２のＰＭＯＳトランジスタ２のソース電流Ｉｒｅｆ＿ｐが増加する。
２）温度上昇と共に、第５のＰＭＯＳトランジスタ５のリーク電流が増加する。（後述の数式３を参照。）
３）リーク電流が抵抗Ｒｓ６に流れる。
４）リーク電流が抵抗Ｒｓ６に流れることによってノードＮｒ７の電位Ｖｒが上昇する。
５）電位Ｖｒが上昇するに伴い、電位Ｖｒｅｆ＿ｐも上昇する。
６）電位Ｖｒｅｆ＿ｐが上昇するため、Ｉｒｅｆ＿ｐは抑えられる方向に働く。
７）なお、第４のＮＭＯＳトランジスタ４は飽和領域で動作しており、ドレイン−ソース間の電圧変化に鈍感であるため、Ｖｒｅｆ＿ｐの増加は第２のＰＭＯＳトランジスタ２に直接の効果を及ぼすことになる。
【００３１】
次に、温度が下降した場合の回路動作について図３を用いて説明する。
１）温度下降と共に、第２のＰＭＯＳトランジスタ２のソース電流Ｉｒｅｆ＿ｐが減少する。
２）温度下降と共に、第５のＰＭＯＳトランジスタ５のリーク電流が減少する。（後述の数式３を参照。）
３）抵抗Ｒｓ６に流れるリーク電流が減少する。
４）抵抗Ｒｓ６に流れるリーク電流が減少することによってノードＮｒ７の電位Ｖｒが下降する。
５）電位Ｖｒが下降するに伴い、電位Ｖｒｅｆ＿ｐも下降する。
６）電位Ｖｒｅｆ＿ｐが下降するため、Ｉｒｅｆ＿ｐは増加する方向に働く。
７）なお、第４のＮＭＯＳトランジスタ４は飽和領域で動作しており、ドレイン−ソース間の電圧変化に鈍感であるため、Ｖｒｅｆ＿ｐの増加は第２のＰＭＯＳトランジスタ２に直接の効果を及ぼすことになる。
【００３２】
ここで、リーク電流Ｉｌｅａｋは下記式で表され、温度上昇と共に増加することがわかる。ここで、Ｋｌｅａｋは定数、Ｖｔｈはトランジスタの閾値電圧、Ｓはサブスレッショルドスウィング、Ｔ０は常温を表している。
【００３３】
【数２】
【００３４】
以上説明したように、実施例１の温度補償バイアス回路は、リファレンス回路１０に第５のＰＭＯＳトランジスタ５を設け、そのリーク電流を用いて第４のＮＭＯＳトランジスタ４のゲート・ソース間電圧を制御することで温度補償を行うのである。
【００３５】
図４に、実施例１の温度補償バイアス回路における温度・電圧変動に対するバイアス特性を示す。電源電圧Ｖｄｄは０．４〜１．６（Ｖ）、温度−４０〜＋８０（℃）の範囲の特性を示している。図４はＤＣ特性についての温度補償の有無比較したものである。図４（ｂ）から温度補償の有る場合（第５のＰＭＯＳトランジスタ５を設けている場合）は、温度補償が無い場合（第５のＰＭＯＳトランジスタ５を設けていない場合）と比べて、電流のバラツキが約５７％削減されている。
【００３６】
なお、実施例１の温度補償バイアス回路における各ＭＯＳトランジスタのパラメータは、次の通りである。第５のＰＭＯＳトランジスタのＷ／Ｌは、他のトランジスタと比べて大きくしている。これは、温度によるリーク電流の増加によってバイアス電流を補償することを考慮してパラメータの設計したものである。
１）第１のＰＭＯＳトランジスタ；Ｗ／Ｌ＝２ｕ／４ｕ
２）第２のＰＭＯＳトランジスタ；Ｗ／Ｌ＝２ｕ／４ｕ
３）第３のＮＭＯＳトランジスタ；Ｗ／Ｌ＝２ｕ／４ｕ
４）第４のＮＭＯＳトランジスタ；Ｗ／Ｌ＝３ｕ／４ｕ
５）第５のＰＭＯＳトランジスタ；Ｗ／Ｌ＝５ｕ／０．２５ｕ
６）抵抗Ｒｓ；１２７．５ＫΩ
【実施例２】
【００３７】
次に、スタートアップ回路を設けた温度補償バイアス回路図を図５に示す。
実施例１の温度補償バイアス回路図に、第６のＮＭＯＳトランジスタ８が更に設けられている。具体的には、第１と第２のＰＭＯＳトランジスタのゲートと第３と第４のＮＭＯＳトランジスタのゲートの間に第６のＮＭＯＳトランジスタ８を配設させる。
ここで、第６のＮＭＯＳトランジスタ８のゲート電圧に与える入力電圧は、パルス入力とすることが好適である。パルス入力とすることで、電源電圧変動に伴う第６のＮＭＯＳトランジスタ８のゲート−ソース間電圧の変動による飽和電流の変化を少なくすることができる。
【産業上の利用可能性】
【００３８】
本発明の温度補償バイアス回路は、ｎＡオーダーが必要とされる電流源に有用であり、特にセンサノードにおいて常時動作しているクロック生成回路のバイアス回路に好適に利用可能である。
【図面の簡単な説明】
【００３９】
【図１】実施例１の温度補償バイアス回路図
【図２】温度上昇の場合の回路動作を示す模式図
【図３】温度が下降した場合の回路動作を示す模式図
【図４】実施例１の温度補償バイアス回路における温度・電圧変動に対するバイアス特性を示すグラフ
【図５】スタートアップ回路を設けた温度補償バイアス回路図
【図６】センサノードの全体ブロック図
【図７】ＣＭＯＳ定電流リファレンス回路図
【符号の説明】
【００４０】
１ 第１のＰＭＯＳトランジスタ
２ 第２のＰＭＯＳトランジスタ
３ 第３のＮＭＯＳトランジスタ
４ 第４のＮＭＯＳトランジスタ
５ 第５のＰＭＯＳトランジスタ
６ 抵抗Ｒｓ
７ ノードＮｒ
８ 第６のＮＭＯＳトランジスタ
１０ リファレンス回路
２０ スタートアップ回路
６１ センサノード基板
６２ 温度補償バイアス回路
６３ 水晶発振回路部
６４ 電波時計ＩＣ
６５ 長波帯標準電波信号受信アンテナ
６６ 電源電圧
６７ ＤＣ−ＤＣコンバータ
１１０ 定電流発生部
１２０ 定電流出力部
Ｖｄｄ、ＶＤＤ 電源電圧
ＭＮ５ スターティング回路部
ＭＮ６、ＭＮ７ ＮＭＯＳトランジスタ
ＭＰ６、ＭＰ７、ＭＰ８ ＰＭＯＳトランジスタ
ＭＰ９ 自己補償回路部
Ｎｄ５、Ｎｄ６、Ｎｄ７ ノード
【特許請求の範囲】
【請求項１】
カレントミラー型構造の第１と第２のＰＭＯＳトランジスタと、カレントミラー型構造の第３と第４のＮＭＯＳトランジスタと、前記第４のＮＭＯＳトランジスタと接地電圧間に接続された抵抗Ｒｓにより構成されるリファレンス回路において、カットオフ領域のトランジスタを用いて前記第４のＮＭＯＳトランジスタのゲート・ソース間電圧を制御することを特徴とする温度補償バイアス回路。
【請求項２】
カレントミラー型構造の第１と第２のＰＭＯＳトランジスタと、カレントミラー型構造の第３と第４のＮＭＯＳトランジスタと、前記第４のＮＭＯＳトランジスタと接地電圧間に接続された抵抗Ｒｓにより構成されるリファレンス回路において、ドレインが前記第４のＮＭＯＳトランジスタと前記抵抗Ｒｓの間のノードと連結され、かつ、ソース及びゲートが電源電圧に連結された第５のＰＭＯＳトランジスタを備え、前記第５のＰＭＯＳトランジスタのリーク電流を用いて前記第４のＮＭＯＳトランジスタのゲート・ソース間電圧を制御することを特徴とする温度補償バイアス回路。
【請求項３】
前記第１と第２のＰＭＯＳトランジスタのゲートと前記第３と第４のＮＭＯＳトランジスタのゲートの間にＮＭＯＳ若しくはＰＭＯＳトランジスタを配設させたスタートアップ回路を備えたことを特徴とする請求項１又は２に記載の温度補償バイアス回路。
【請求項４】
請求項１乃至３のいずれかに記載の温度補償バイアス回路における前記第４のＮＭＯＳトランジスタのドレイン電位出力が、水晶発振回路のＰＭＯＳ電流源であることを特徴とするセンサノード。
【請求項１】
カレントミラー型構造の第１と第２のＰＭＯＳトランジスタと、カレントミラー型構造の第３と第４のＮＭＯＳトランジスタと、前記第４のＮＭＯＳトランジスタと接地電圧間に接続された抵抗Ｒｓにより構成されるリファレンス回路において、カットオフ領域のトランジスタを用いて前記第４のＮＭＯＳトランジスタのゲート・ソース間電圧を制御することを特徴とする温度補償バイアス回路。
【請求項２】
カレントミラー型構造の第１と第２のＰＭＯＳトランジスタと、カレントミラー型構造の第３と第４のＮＭＯＳトランジスタと、前記第４のＮＭＯＳトランジスタと接地電圧間に接続された抵抗Ｒｓにより構成されるリファレンス回路において、ドレインが前記第４のＮＭＯＳトランジスタと前記抵抗Ｒｓの間のノードと連結され、かつ、ソース及びゲートが電源電圧に連結された第５のＰＭＯＳトランジスタを備え、前記第５のＰＭＯＳトランジスタのリーク電流を用いて前記第４のＮＭＯＳトランジスタのゲート・ソース間電圧を制御することを特徴とする温度補償バイアス回路。
【請求項３】
前記第１と第２のＰＭＯＳトランジスタのゲートと前記第３と第４のＮＭＯＳトランジスタのゲートの間にＮＭＯＳ若しくはＰＭＯＳトランジスタを配設させたスタートアップ回路を備えたことを特徴とする請求項１又は２に記載の温度補償バイアス回路。
【請求項４】
請求項１乃至３のいずれかに記載の温度補償バイアス回路における前記第４のＮＭＯＳトランジスタのドレイン電位出力が、水晶発振回路のＰＭＯＳ電流源であることを特徴とするセンサノード。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００９−９３４８３（Ｐ２００９−９３４８３Ａ）
【公開日】平成２１年４月３０日（２００９．４．３０）
【国際特許分類】
【出願番号】特願２００７−２６４５２３（Ｐ２００７−２６４５２３）
【出願日】平成１９年１０月１０日（２００７．１０．１０）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成１８年度、総務省、戦略的情報通信研究開発推進制度における委託研究開発、産業再生法第３０条の適用を受ける特許出願
【出願人】（５０４１５０４５０）国立大学法人神戸大学 (421)
【Ｆターム（参考）】
【公開日】平成２１年４月３０日（２００９．４．３０）
【国際特許分類】
【出願日】平成１９年１０月１０日（２００７．１０．１０）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成１８年度、総務省、戦略的情報通信研究開発推進制度における委託研究開発、産業再生法第３０条の適用を受ける特許出願
【出願人】（５０４１５０４５０）国立大学法人神戸大学 (421)
【Ｆターム（参考）】
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