素子構造および素子製造方法
【課題】使用時の電流ばらつきを抑えながら空乏層の接触を防止する素子構造を提供する。
【解決手段】ＳＯＩ基板の表面（Ｎ型層）にＰ型ドーパントをイオン注入することで、ピエゾ抵抗を形成する。その後、裏面側の支持用基板層のピエゾ抵抗の対向位置をエッチングし、裏面側から全面にＮ型ドーパントをイオン注入し、Ｎ＋層を形成する。表面側のＮ型層基板は、支持用基板層がエッチングされた箇所だけＮ＋層となる。Ｎ＋層が裏面側の空乏層の広がりを抑止するため、基板の比抵抗を高くしてもピエゾ抵抗の空乏層と接触することがない。例えば、基板の比抵抗を１Ω・ｃｍ以上とすれば、ドーパント濃度は１×１０16個/cm3以下となり、ピエゾ抵抗のドーパント濃度（例えば１×１０18個/cm3）に対して少なくなり、基板の比抵抗のばらつき（１Ω・ｃｍ〜１０Ω・ｃｍ程度）が、ピエゾ抵抗の抵抗値のばらつきに与える影響は非常に小さくなる。
【解決手段】ＳＯＩ基板の表面（Ｎ型層）にＰ型ドーパントをイオン注入することで、ピエゾ抵抗を形成する。その後、裏面側の支持用基板層のピエゾ抵抗の対向位置をエッチングし、裏面側から全面にＮ型ドーパントをイオン注入し、Ｎ＋層を形成する。表面側のＮ型層基板は、支持用基板層がエッチングされた箇所だけＮ＋層となる。Ｎ＋層が裏面側の空乏層の広がりを抑止するため、基板の比抵抗を高くしてもピエゾ抵抗の空乏層と接触することがない。例えば、基板の比抵抗を１Ω・ｃｍ以上とすれば、ドーパント濃度は１×１０16個/cm3以下となり、ピエゾ抵抗のドーパント濃度（例えば１×１０18個/cm3）に対して少なくなり、基板の比抵抗のばらつき（１Ω・ｃｍ〜１０Ω・ｃｍ程度）が、ピエゾ抵抗の抵抗値のばらつきに与える影響は非常に小さくなる。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、基板上に各種要素部品を集積した素子構造に関するものである。
【背景技術】
【０００２】
従来、基板上に各種要素部品を集積した素子構造として、例えば、ピエゾ抵抗を基板表面に形成した力学センサが知られている（特許文献１を参照）。特許文献１の力学センサは、ピエゾ抵抗が表面に形成された第１の基板を第２の基板に連結して支持することで、第１の基板の歪み量をピエゾ抵抗の抵抗値の変化で検出するものである。
【０００３】
上記の様な力学センサは、センサ感度を高くするために基板の厚みを薄くする（例えば１０μｍ未満とする）ことが多い。すると、ピエゾ抵抗の空乏層が裏面側の空乏層に接触することがある。空乏層が接触するとリーク電流が増大し、安定した特性を得ることができなくなる。
【０００４】
そこで、特許文献１の力学センサでは、基板の不純物濃度を高め、空乏層が接触しないようにする構成が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第３２２５６２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、空乏層の広がりを防止する程度に基板の不純物濃度を高めると補償されるキャリア数が多くなり、基板の比抵抗のばらつきが、ピエゾ抵抗の抵抗値のばらつきに与える影響が大きくなる。ピエゾ抵抗の抵抗値のばらつきが大きくなると、使用時の電流のばらつきが大きくなるという問題が発生する。
【０００７】
そこで、この発明は、使用時の電流ばらつきを抑えながら空乏層の接触を防止する素子構造を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、絶縁層を介して第１の半導体層と第２の半導体層が配置された素子構造である。第１の半導体層の表面側の所定位置にはピエゾ抵抗（Ｐ＋層）が形成されている。第１の半導体層の裏面側のうち、ピエゾ抵抗の対向位置には空乏層ストッパ領域（Ｎ＋層）が形成されている。空乏層ストッパ領域は、裏面側の空乏層の広がりを抑止するため、基板の比抵抗を高くしてもピエゾ抵抗の空乏層と接触することがない。
【０００９】
例えば、基板の比抵抗を１Ω・ｃｍ以上とすれば、基板のドーパント濃度は１×１０16個/cm3以下となり、ピエゾ抵抗のドーパント濃度（例えば１×１０18個/cm3）に対して補償キャリア数が少なくなり、基板の比抵抗のばらつき（１Ω・ｃｍ〜１０Ω・ｃｍ程度）が、ピエゾ抵抗の抵抗値のばらつきに与える影響は非常に小さくなる。したがって、使用時の電流ばらつきを抑えることができる。
【００１０】
また、本願発明では、絶縁層を介して第１の半導体層と第２の半導体層が配置された素子構造であるため、裏面側から所定位置の第２の半導体層のみを除去することが可能であるため、ピエゾ抵抗の対向位置に空乏層ストッパ領域を形成し、基板全面には形成しないようにすることが可能である。この場合、素子に混載する増幅回路（例えばバイポーラトランジスタ）を安定動作させることができる。センサの感度を向上させるためには、梁の厚さを非常に薄くする（例えば５μｍ未満とする）必要があるが、一般的なＰＮＰ型バイポーラトランジスタは、４μｍ程度の厚みを有し、空乏層ストッパ領域は、４〜５μｍの位置に１μｍ程度の厚みで形成される。ＰＮＰ型バイポーラトランジスタの裏面は、ドーパント濃度１×１０19/cm3程度のＰ＋層であり、空乏層ストッパ領域は、ドーパント濃度１×１０19/cm3程度のＮ＋層である。これらのＰ＋層とＮ＋層は、高濃度同士であるため、ＰＮ接合の耐圧を回路の電源電圧に対して十分高く設定することができない。したがって、例えばエピタキシャル成長で空乏層ストッパ領域を全面に形成すると、安定した増幅動作が不能となる。これに対し、本願発明では、ピエゾ抵抗の対向位置に空乏層ストッパ領域を形成し、全面には形成しないことが可能であるため、Ｎ＋層の存在しない箇所も存在することになり、バイポーラトランジスタを混載し、安定した増幅動作をさせることができる。
【００１１】
さらに、上記本願発明において、空乏層ストッパ領域は、第２の半導体層のピエゾ抵抗の対向位置をドライエッチングし、イオン注入により形成する態様が望ましい。第１の半導体と第２の半導体の間には、絶縁層が存在するため、ドライエッチングによりピエゾ抵抗の対向位置を容易に開口させることができ、Ｎ＋層を形成することができる。
【００１２】
ウエットエッチングでは、シリコンの結晶性に起因し、所定角度（５４．７５度）でエッチングが進行するが、ドライエッチングでは、９０度に切り立った加工ができる。したがって、ドライエッチングは、ウエットエッチングに比べ、同じ面積の重り形状加工を行った場合において、重り（第２の半導体層）の重さを重くする（一般的な慣性センサの重りサイズの場合に約２倍とする）ことができ、支持部分から見た重りのモーメントを約２倍とすることができる。したがって、素子感度を約２倍に向上することができる。また、イオン注入であれば、エピタキシャル成長よりも低コストで素子を製造することができる。
【発明の効果】
【００１３】
この発明によれば、使用時の電流ばらつきを抑えながら空乏層の接触を防止することができる。
【図面の簡単な説明】
【００１４】
【図１】本実施形態に係る素子構造を示した概略図である。
【図２】ピエゾ抵抗形成工程およびエッチング工程を示した図である。
【図３】空乏層ストッパ領域形成工程を示した図である。
【図４】裏面封止工程を示した図である。
【図５】配線形成工程を示した図である。
【図６】表面基板除去工程を示した図である。
【図７】電極形成工程を示した図である。
【図８】表面基板のドーパント濃度とピエゾ抵抗のシート抵抗値の関係を示した図である。
【図９】圧力センサの例に係る素子構造を示した概略図である。
【図１０】ピエゾ抵抗形成工程およびエッチング工程を示した図である。
【図１１】空乏層ストッパ領域形成工程を示した図である。
【図１２】裏面封止工程を示した図である。
【図１３】配線形成工程を示した図である。
【発明を実施するための形態】
【００１５】
本発明の実施形態に係る素子構造、およびその製造方法について説明する。図１は、本実施形態に係る素子構造を示した概略図である。同図（Ａ）は縦断面図（Ａ−Ａ断面図）であり、同図（Ｂ）は平面図である。同図（Ａ）の断面図において、紙面上側が表面、下側が裏面である。同図（Ｂ）の平面図は、貫通電極付蓋７を省略して表面側から見た図である（ただし、金属配線１３は一部省略している）。
【００１６】
本実施形態で示す素子構造は、４つのピエゾ抵抗１１を基板表面に形成した加速度センサに係るものである。重り３１となる直方体形状の中央の基板の上面は、直方体形状の梁１４の下面の一端に接続されている。梁１４の他端は、四角槽の構造である筐体基板３２の上面に接続されており、重り３１は、この梁１４を介して筐体基板３２に片持ち支持されている。重り３１が加速度を受けると梁１４が裏面方向または表面方向にたわみ、基板表面に形成したピエゾ抵抗１１の抵抗値が変化する。ピエゾ抵抗１１は、同図（Ｂ）に示すように、ホイートストンブリッジ接続されており、加速度センサは、このピエゾ抵抗１１の抵抗値の変化を検出することにより、重り３１に発生した加速度を検出するものである。
【００１７】
加速度センサの縦断面は、絶縁層（例えばＳｉＯ２やＳｉＮ）４１を介して表面側のＮ型層のシリコン基板（第１の半導体層）と裏面側の支持用のシリコン基板（第２の半導体層）が配置され、表面側を貫通電極付蓋７、裏面側を蓋基板５で封止した構造である。
【００１８】
Ｎ型層のシリコン基板からなる表面基板２の表面にピエゾ抵抗１１や配線用の低抵抗領域（Ｐ＋＋層）１２が形成されている。ここで、本実施形態の加速度センサは、表面基板２の裏面のうち、ピエゾ抵抗１１の対向位置に空乏層ストッパ領域（Ｎ＋層）２１が形成されている。この空乏層ストッパ領域２１は、表面基板２の裏面側の空乏層の広がりを抑止するため、ピエゾ抵抗１１の空乏層との接触を防止する。これにより、表面基板２の比抵抗を高くすることができ、ピエゾ抵抗の抵抗値のばらつきに対する基板の比抵抗ばらつきの影響を抑えることができる。比抵抗ばらつきの影響については後に詳しく述べる。
【００１９】
図２〜図７を参照して、上記の構造を有する加速度センサの製造方法について説明する。本実施形態では、ＳＯＩ（Silicon on Insulator）基板を加工して加速度センサを製造する例を示す。加速度センサは、以下の各種工程により製造される。
【００２０】
（１）ピエゾ抵抗形成工程
まず、ピエゾ抵抗形成工程では、図２（Ａ）に示すように、ＳＯＩ基板の表面側（Ｎ型層）の所定位置にＰ型ドーパントをイオン注入し、ピエゾ抵抗（Ｐ＋層）１１と低抵抗配線領域（Ｐ＋＋層）１２を形成する。ピエゾ抵抗１１は、図１（Ｂ）に示したように、後に梁１４となり、裏面方向または表面方向にたわむ位置の表面４箇所に長方形状に形成する。すなわち、各ピエゾ抵抗１１は、梁１４の表面方向および裏面方向のたわみに対する感度が高くなるように、支持用基板３から重り部分に向かって長い形状で形成する。ただし、本発明のピエゾ抵抗は、この形状および配置例に限るものではない。
【００２１】
また、低抵抗配線領域１２は、図１（Ｂ）に示したように、各ピエゾ抵抗１１の短辺側の６箇所に形成する。さらに、重り３１側と中央部に形成する４つの低抵抗配線は、後に金属配線１３や電極１５に接続し易いように、支持用基板３側に延びるように配置する。無論、配線の態様はこの例に限るものではない。
【００２２】
（２）エッチング工程
その後、エッチング工程では、図２（Ｂ）に示すように、裏面側の支持用基板３の所定位置をフッ素系ガス（ＣＦ４、Ｃ４Ｆ８、Ｏ２、ＳＦ６等）や塩素系ガス（Ｃｌ２）を用いてドライエッチングする。ドライエッチングでは、上記エッチングガスのイオン反応により支持用基板３のみを除去し、絶縁層４１を残したままとすることができる。したがって、表面側の表面基板２は除去されることがない。除去する支持用基板３の位置は、図１（Ｂ）に示したように、中央の部分と最外周の部分以外の位置である。中央の位置に残される部分が重り３１となり、最外周に残される部分が筐体基板３２となる。
【００２３】
（３）空乏層ストッパ領域形成工程
次に、空乏層ストッパ領域形成工程では、図３に示すように、裏面側から全面にＮ型ドーパントをイオン注入する。上記ドライエッチングにより支持用基板３が除去された箇所は、表面基板２の裏面側が露出しているため、この露出している箇所の裏面側にＮ＋層が形成される。したがって、ピエゾ抵抗１１が形成された箇所に対向する位置にＮ＋層（空乏層ストッパ領域２１）が形成されることになる。Ｎ＋層が形成された表面基板２のうち、梁１４となる箇所以外は後の工程にて除去される。
【００２４】
（４）裏面封止工程
その後、裏面封止工程では、図４に示すように、支持用基板３と裏面用の蓋基板５を接合し、裏面側を封止する。裏面用の蓋基板５は、最外周の支持用基板３に対向する位置以外をエッチングして裏面方向に凹ませた形状であり、この凹み内で重り３１が裏面側にたわむようになっている。
【００２５】
接合は、９００〜１１００度で加熱する溶融接合により行う。この溶融接合時の加熱により、上記空乏層ストッパ領域形成工程においてイオン注入されたドーパントの活性化アニールと、表面基板２表面の熱酸化膜２２の形成を同時に行うことができる。なお、金属接合等の低温で接合を行う場合、活性化アニールと熱酸化膜２２の形成を別途行うものとする。
【００２６】
（５）配線形成工程
その後、配線形成工程では、図５に示すように、表面基板２表面の熱酸化膜２２の所定位置にコンタクトホールを設け、金属配線（Ａｌ）１３を形成する。配線パターンは、図１（Ｂ）に示したように、支持用基板３側に延びている各低抵抗配線領域１２と、後に形成する各電極１５とをつなぎ、ピエゾ抵抗をホイートストンブリッジ接続するパターンである。なお、図５において紙面右側に形成した金属配線１３は、後に金属接合する表面側の蓋を支持し、基板表面側を封止するためのものである（図１（Ｂ）では当該封止用の金属配線１３を省略している）。
【００２７】
（６）表面基板除去工程
次に、表面基板除去工程では、図６に示すように、表面側のＮ型層と絶縁層（表面基板）４１のうち、筐体基板３２および梁１４以外の箇所をドライエッチングにより除去する。これにより、ピエゾ抵抗１１や低抵抗配線領域１２が形成された表面基板２は回路用基板として機能し、中央部に残された支持用基板３は重り３１として機能する。また、梁１４のうち、ピエゾ抵抗１１の対向位置に空乏層ストッパ領域２１（Ｎ＋層）が残ることになる。なお、絶縁層４１は、この表面基板除去工程ではなく、上記エッチング工程において除去しておいてもよい。
【００２８】
（７）電極形成工程
最後に、電極形成工程では、図７に示すように、表面側から貫通電極付蓋７を接合する。この接合は、金属接合で行い、接合と同時に各配線を外部へ引き出すようにしている。表面側の貫通電極付蓋７は、最外周以外の箇所をエッチングして表面方向に凹ませた形状であり、この凹み内で重り３１が表面側にたわむようになっている。
【００２９】
以上の工程を経て製造された加速度センサは、表面基板２の裏面のうち、ピエゾ抵抗１１の対向位置に空乏層ストッパ領域２１（Ｎ＋層）が形成されるため、表面基板２の比抵抗を高くしても裏面側の空乏層がピエゾ抵抗１１の空乏層と接触することがない。すなわち、表面基板２のドーパント濃度（例えば１×１０16個/cm3）を、ピエゾ抵抗１１のドーパント濃度（例えば１×１０18個/cm3）に対して低くすることで、表面基板２の比抵抗のばらつき（例えば１Ω・ｃｍ〜１０Ω・ｃｍ程度）が、ピエゾ抵抗１１の抵抗値のばらつきに与える影響を非常に小さくすることができる。
【００３０】
図８を参照して、上記比抵抗ばらつきの影響について説明する。同図に示すグラフの横軸は表面基板２のドーパント濃度（個/cm3）であり、縦軸はピエゾ抵抗１１のシート抵抗値（Ω）である。同図に示すように、表面基板２のドーパント濃度が１×１０16個/cm3以上の領域（例えば表面基板２の比抵抗が０．１〜１Ω・ｃｍ）では、表面基板２のドーパント濃度の変化に対するピエゾ抵抗１１のシート抵抗値の変化が非常に大きく、表面基板２のドーパント濃度が１×１０16個/cm3未満の領域（表面基板の比抵抗が１Ω・ｃｍ以上）では、表面基板２のドーパント濃度の変化に対するピエゾ抵抗１１のシート抵抗値の変化が小さくなる。
【００３１】
すなわち、表面基板２の比抵抗が１Ω・ｃｍ以上であれば、表面基板２の比抵抗がばらついたとしてもピエゾ抵抗１１の抵抗値はほぼ変化しないと言える（１〜５Ω・ｃｍの変化で約±２．７％程度である）。
【００３２】
一般に、シリコン基板の比抵抗は１桁程度のばらつきを有するが、本実施形態の素子構造であれば、高い比抵抗（例えば１０Ω・ｃｍ以上）のシリコン基板を用いることができるため、シリコン基板の比抵抗がばらついたとしても、ピエゾ抵抗１１の抵抗値はほぼ変化せず、使用時の電流ばらつき（消費電力ばらつき）を抑えることができる。
【００３３】
また、現在の標準デザインルールとしては、１０Ω・ｃｍまたはそれ以上の比抵抗の基板が用いられるため、本実施形態の素子構造であれば新たなデザインルールを構築せずとも空乏層の接触を防止することができ、使用時の電流ばらつきを抑えることができる。
【００３４】
また、上記工程においては、加速度センサを製造するための必要最小限の工程のみ説明したが、力学センサでは、基板上に増幅回路（バイポーラトランジスタやＣＭＯＳ等）を混載する場合もある。本実施形態の素子構造であれば、混載する増幅回路に悪影響を与えることがない。例えば、センサの感度を向上させるために梁の厚さを非常に薄く（例えば５μｍ未満と）した場合、エピタキシャル成長により表面基板の全面に空乏層ストッパ領域（Ｎ＋層）を形成すると、混載する増幅回路を安定動作させることが不能となることが考えられる。すなわち、一般的なＰＮＰ型バイポーラトランジスタは、４μｍ程度の厚みを有し、空乏層ストッパ領域は、例えばエピタキシャル成長であれば表面から４〜５μｍの位置に１μｍ程度の厚みで形成される。ＰＮＰ型バイポーラトランジスタの裏面は、ドーパント濃度１×１０19/cm3程度のＰ＋層であり、空乏層ストッパ領域は、ドーパント濃度１×１０19/cm3程度のＮ＋層である。これらのＰ＋層とＮ＋層は、高濃度同士であるため、ＰＮ接合の耐圧を回路の電源電圧に対して十分高く設定することができない。したがって、エピタキシャル成長により空乏層ストッパ領域を全面に形成すると、安定した増幅動作が不能となる。
【００３５】
これに対し、本実施形態の素子構造では、ドライエッチングとイオン注入工程により、ピエゾ抵抗の対向位置に空乏層ストッパ領域を形成し、Ｎ＋層の存在しない箇所も存在するため、バイポーラトランジスタを混載し、安定して動作させることができる。
【００３６】
さらに、エッチング工程として仮にウエットエッチングを用いた場合は、シリコンの結晶性に起因し、所定角度（５４．７５度）でエッチングが進行するが、本実施形態のようにドライエッチングを用いた場合は、９０度に切り立った加工ができる。したがって、本実施形態で示したドライエッチングにより製造された素子構造は、ウエットエッチングに比べ、同じ面積の重り形状加工を行った場合において、重り（第２の半導体層）の重さを重くする（一般的な慣性センサの重りサイズの場合に約２倍とする）ことができ、支持部分から見た重りのモーメントを約２倍とすることができるため、素子感度を約２倍に向上することができる。また、イオン注入であれば、エピタキシャル成長よりも低コストで素子を製造することもできる。
【００３７】
なお、本発明の素子構造は、１軸加速度センサに適用する例に限るものではない。例えば、以下のような圧力センサであっても適用可能である。図９は、圧力センサの例に係る素子構造を示した概略図である。同図（Ａ）は断面図であり、同図（Ｂ）は平面図である。同図（Ａ）の断面図において、紙面上側が表面、下側が裏面である。図１０〜図１３は、圧力センサに係る素子の製造方法を示した図である。なお、図１〜図７で示した１軸加速度センサと共通する構成については同一の符号を付し、その説明を省略する。
【００３８】
図９に示す圧力センサは、圧力によってメンブレン２４が撓んだとき、ピエゾ抵抗１１に加わるひずみによって、抵抗値が変化する。この抵抗値の変化をホイートストンブリッジ接続で検出するものである。
【００３９】
図１０（Ａ）において、ピエゾ抵抗形成工程では、ＳＯＩ基板の表面側（Ｎ型層）の所定位置にＰ型ドーパントをイオン注入することで、ピエゾ抵抗１１と低抵抗配線領域１２（Ｐ＋＋層）を形成する。ここで、ピエゾ抵抗１１は、図９（Ｂ）に示したように、メンブレン２４となる位置の外周部分に中心角９０度の間隔で４箇所配置する。本圧力センサの例では、長方形状に同じ方向に（紙面左右方向に長くなるように）形成する例を示しているが、無論、形状及び配置の態様はこの例に限るものではない。
【００４０】
また、低抵抗配線領域１２は、各ピエゾ抵抗１１の短辺側（この場合８箇所）に形成する。上記と同様に、ピエゾ抵抗１１がホイートストンブリッジ接続されるようなパターンで形成する。
【００４１】
その後、エッチング工程では、図１０（Ｂ）に示すように、裏面側の支持用基板３の中央位置を円形状にドライエッチングする（図９（Ｂ）を参照）。
【００４２】
その後、図１１に示すように、空乏層ストッパ領域形成工程で裏面側から全面にＮ型ドーパントをイオン注入し、表面基板２側が露出している箇所の裏面側にＮ＋層を形成する。これにより、ピエゾ抵抗１１が形成された箇所に対向する位置にＮ＋層（空乏層ストッパ領域２１）が形成されることになる。
【００４３】
そして、図１２に示すように、裏面封止工程では、支持用基板３と裏面用の蓋基板５を接合し、裏面側を封止する。その後、配線形成工程では、図１３に示すように、表面基板２表面の熱酸化膜２２の所定位置にコンタクトホールを設け、金属配線（Ａｌ）１３を形成する。配線パターンは、図９（Ｂ）に示したように、各低抵抗配線領域１２と、各電極１５とをつなぎ、ピエゾ抵抗をホイートストンブリッジ接続するパターンとなる。
【００４４】
以上のようにして製造された圧力センサにおいても、ピエゾ抵抗１１が形成された箇所に対向する位置に空乏層ストッパ領域２１が形成され、基板全面にＮ＋層を形成するものではないため、バイポーラトランジスタを混載して、安定動作させることができる。
【符号の説明】
【００４５】
１１…ピエゾ抵抗
１２…低抵抗配線領域
１３…金属配線
１４…梁
１５…電極
２…表面基板
２１…空乏層ストッパ領域
２２…熱酸化膜
３…支持用基板
３１…重り
３２…筐体基板
４１…絶縁層
５…蓋基板
７…貫通電極付蓋
【技術分野】
【０００１】
この発明は、基板上に各種要素部品を集積した素子構造に関するものである。
【背景技術】
【０００２】
従来、基板上に各種要素部品を集積した素子構造として、例えば、ピエゾ抵抗を基板表面に形成した力学センサが知られている（特許文献１を参照）。特許文献１の力学センサは、ピエゾ抵抗が表面に形成された第１の基板を第２の基板に連結して支持することで、第１の基板の歪み量をピエゾ抵抗の抵抗値の変化で検出するものである。
【０００３】
上記の様な力学センサは、センサ感度を高くするために基板の厚みを薄くする（例えば１０μｍ未満とする）ことが多い。すると、ピエゾ抵抗の空乏層が裏面側の空乏層に接触することがある。空乏層が接触するとリーク電流が増大し、安定した特性を得ることができなくなる。
【０００４】
そこで、特許文献１の力学センサでは、基板の不純物濃度を高め、空乏層が接触しないようにする構成が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第３２２５６２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、空乏層の広がりを防止する程度に基板の不純物濃度を高めると補償されるキャリア数が多くなり、基板の比抵抗のばらつきが、ピエゾ抵抗の抵抗値のばらつきに与える影響が大きくなる。ピエゾ抵抗の抵抗値のばらつきが大きくなると、使用時の電流のばらつきが大きくなるという問題が発生する。
【０００７】
そこで、この発明は、使用時の電流ばらつきを抑えながら空乏層の接触を防止する素子構造を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、絶縁層を介して第１の半導体層と第２の半導体層が配置された素子構造である。第１の半導体層の表面側の所定位置にはピエゾ抵抗（Ｐ＋層）が形成されている。第１の半導体層の裏面側のうち、ピエゾ抵抗の対向位置には空乏層ストッパ領域（Ｎ＋層）が形成されている。空乏層ストッパ領域は、裏面側の空乏層の広がりを抑止するため、基板の比抵抗を高くしてもピエゾ抵抗の空乏層と接触することがない。
【０００９】
例えば、基板の比抵抗を１Ω・ｃｍ以上とすれば、基板のドーパント濃度は１×１０16個/cm3以下となり、ピエゾ抵抗のドーパント濃度（例えば１×１０18個/cm3）に対して補償キャリア数が少なくなり、基板の比抵抗のばらつき（１Ω・ｃｍ〜１０Ω・ｃｍ程度）が、ピエゾ抵抗の抵抗値のばらつきに与える影響は非常に小さくなる。したがって、使用時の電流ばらつきを抑えることができる。
【００１０】
また、本願発明では、絶縁層を介して第１の半導体層と第２の半導体層が配置された素子構造であるため、裏面側から所定位置の第２の半導体層のみを除去することが可能であるため、ピエゾ抵抗の対向位置に空乏層ストッパ領域を形成し、基板全面には形成しないようにすることが可能である。この場合、素子に混載する増幅回路（例えばバイポーラトランジスタ）を安定動作させることができる。センサの感度を向上させるためには、梁の厚さを非常に薄くする（例えば５μｍ未満とする）必要があるが、一般的なＰＮＰ型バイポーラトランジスタは、４μｍ程度の厚みを有し、空乏層ストッパ領域は、４〜５μｍの位置に１μｍ程度の厚みで形成される。ＰＮＰ型バイポーラトランジスタの裏面は、ドーパント濃度１×１０19/cm3程度のＰ＋層であり、空乏層ストッパ領域は、ドーパント濃度１×１０19/cm3程度のＮ＋層である。これらのＰ＋層とＮ＋層は、高濃度同士であるため、ＰＮ接合の耐圧を回路の電源電圧に対して十分高く設定することができない。したがって、例えばエピタキシャル成長で空乏層ストッパ領域を全面に形成すると、安定した増幅動作が不能となる。これに対し、本願発明では、ピエゾ抵抗の対向位置に空乏層ストッパ領域を形成し、全面には形成しないことが可能であるため、Ｎ＋層の存在しない箇所も存在することになり、バイポーラトランジスタを混載し、安定した増幅動作をさせることができる。
【００１１】
さらに、上記本願発明において、空乏層ストッパ領域は、第２の半導体層のピエゾ抵抗の対向位置をドライエッチングし、イオン注入により形成する態様が望ましい。第１の半導体と第２の半導体の間には、絶縁層が存在するため、ドライエッチングによりピエゾ抵抗の対向位置を容易に開口させることができ、Ｎ＋層を形成することができる。
【００１２】
ウエットエッチングでは、シリコンの結晶性に起因し、所定角度（５４．７５度）でエッチングが進行するが、ドライエッチングでは、９０度に切り立った加工ができる。したがって、ドライエッチングは、ウエットエッチングに比べ、同じ面積の重り形状加工を行った場合において、重り（第２の半導体層）の重さを重くする（一般的な慣性センサの重りサイズの場合に約２倍とする）ことができ、支持部分から見た重りのモーメントを約２倍とすることができる。したがって、素子感度を約２倍に向上することができる。また、イオン注入であれば、エピタキシャル成長よりも低コストで素子を製造することができる。
【発明の効果】
【００１３】
この発明によれば、使用時の電流ばらつきを抑えながら空乏層の接触を防止することができる。
【図面の簡単な説明】
【００１４】
【図１】本実施形態に係る素子構造を示した概略図である。
【図２】ピエゾ抵抗形成工程およびエッチング工程を示した図である。
【図３】空乏層ストッパ領域形成工程を示した図である。
【図４】裏面封止工程を示した図である。
【図５】配線形成工程を示した図である。
【図６】表面基板除去工程を示した図である。
【図７】電極形成工程を示した図である。
【図８】表面基板のドーパント濃度とピエゾ抵抗のシート抵抗値の関係を示した図である。
【図９】圧力センサの例に係る素子構造を示した概略図である。
【図１０】ピエゾ抵抗形成工程およびエッチング工程を示した図である。
【図１１】空乏層ストッパ領域形成工程を示した図である。
【図１２】裏面封止工程を示した図である。
【図１３】配線形成工程を示した図である。
【発明を実施するための形態】
【００１５】
本発明の実施形態に係る素子構造、およびその製造方法について説明する。図１は、本実施形態に係る素子構造を示した概略図である。同図（Ａ）は縦断面図（Ａ−Ａ断面図）であり、同図（Ｂ）は平面図である。同図（Ａ）の断面図において、紙面上側が表面、下側が裏面である。同図（Ｂ）の平面図は、貫通電極付蓋７を省略して表面側から見た図である（ただし、金属配線１３は一部省略している）。
【００１６】
本実施形態で示す素子構造は、４つのピエゾ抵抗１１を基板表面に形成した加速度センサに係るものである。重り３１となる直方体形状の中央の基板の上面は、直方体形状の梁１４の下面の一端に接続されている。梁１４の他端は、四角槽の構造である筐体基板３２の上面に接続されており、重り３１は、この梁１４を介して筐体基板３２に片持ち支持されている。重り３１が加速度を受けると梁１４が裏面方向または表面方向にたわみ、基板表面に形成したピエゾ抵抗１１の抵抗値が変化する。ピエゾ抵抗１１は、同図（Ｂ）に示すように、ホイートストンブリッジ接続されており、加速度センサは、このピエゾ抵抗１１の抵抗値の変化を検出することにより、重り３１に発生した加速度を検出するものである。
【００１７】
加速度センサの縦断面は、絶縁層（例えばＳｉＯ２やＳｉＮ）４１を介して表面側のＮ型層のシリコン基板（第１の半導体層）と裏面側の支持用のシリコン基板（第２の半導体層）が配置され、表面側を貫通電極付蓋７、裏面側を蓋基板５で封止した構造である。
【００１８】
Ｎ型層のシリコン基板からなる表面基板２の表面にピエゾ抵抗１１や配線用の低抵抗領域（Ｐ＋＋層）１２が形成されている。ここで、本実施形態の加速度センサは、表面基板２の裏面のうち、ピエゾ抵抗１１の対向位置に空乏層ストッパ領域（Ｎ＋層）２１が形成されている。この空乏層ストッパ領域２１は、表面基板２の裏面側の空乏層の広がりを抑止するため、ピエゾ抵抗１１の空乏層との接触を防止する。これにより、表面基板２の比抵抗を高くすることができ、ピエゾ抵抗の抵抗値のばらつきに対する基板の比抵抗ばらつきの影響を抑えることができる。比抵抗ばらつきの影響については後に詳しく述べる。
【００１９】
図２〜図７を参照して、上記の構造を有する加速度センサの製造方法について説明する。本実施形態では、ＳＯＩ（Silicon on Insulator）基板を加工して加速度センサを製造する例を示す。加速度センサは、以下の各種工程により製造される。
【００２０】
（１）ピエゾ抵抗形成工程
まず、ピエゾ抵抗形成工程では、図２（Ａ）に示すように、ＳＯＩ基板の表面側（Ｎ型層）の所定位置にＰ型ドーパントをイオン注入し、ピエゾ抵抗（Ｐ＋層）１１と低抵抗配線領域（Ｐ＋＋層）１２を形成する。ピエゾ抵抗１１は、図１（Ｂ）に示したように、後に梁１４となり、裏面方向または表面方向にたわむ位置の表面４箇所に長方形状に形成する。すなわち、各ピエゾ抵抗１１は、梁１４の表面方向および裏面方向のたわみに対する感度が高くなるように、支持用基板３から重り部分に向かって長い形状で形成する。ただし、本発明のピエゾ抵抗は、この形状および配置例に限るものではない。
【００２１】
また、低抵抗配線領域１２は、図１（Ｂ）に示したように、各ピエゾ抵抗１１の短辺側の６箇所に形成する。さらに、重り３１側と中央部に形成する４つの低抵抗配線は、後に金属配線１３や電極１５に接続し易いように、支持用基板３側に延びるように配置する。無論、配線の態様はこの例に限るものではない。
【００２２】
（２）エッチング工程
その後、エッチング工程では、図２（Ｂ）に示すように、裏面側の支持用基板３の所定位置をフッ素系ガス（ＣＦ４、Ｃ４Ｆ８、Ｏ２、ＳＦ６等）や塩素系ガス（Ｃｌ２）を用いてドライエッチングする。ドライエッチングでは、上記エッチングガスのイオン反応により支持用基板３のみを除去し、絶縁層４１を残したままとすることができる。したがって、表面側の表面基板２は除去されることがない。除去する支持用基板３の位置は、図１（Ｂ）に示したように、中央の部分と最外周の部分以外の位置である。中央の位置に残される部分が重り３１となり、最外周に残される部分が筐体基板３２となる。
【００２３】
（３）空乏層ストッパ領域形成工程
次に、空乏層ストッパ領域形成工程では、図３に示すように、裏面側から全面にＮ型ドーパントをイオン注入する。上記ドライエッチングにより支持用基板３が除去された箇所は、表面基板２の裏面側が露出しているため、この露出している箇所の裏面側にＮ＋層が形成される。したがって、ピエゾ抵抗１１が形成された箇所に対向する位置にＮ＋層（空乏層ストッパ領域２１）が形成されることになる。Ｎ＋層が形成された表面基板２のうち、梁１４となる箇所以外は後の工程にて除去される。
【００２４】
（４）裏面封止工程
その後、裏面封止工程では、図４に示すように、支持用基板３と裏面用の蓋基板５を接合し、裏面側を封止する。裏面用の蓋基板５は、最外周の支持用基板３に対向する位置以外をエッチングして裏面方向に凹ませた形状であり、この凹み内で重り３１が裏面側にたわむようになっている。
【００２５】
接合は、９００〜１１００度で加熱する溶融接合により行う。この溶融接合時の加熱により、上記空乏層ストッパ領域形成工程においてイオン注入されたドーパントの活性化アニールと、表面基板２表面の熱酸化膜２２の形成を同時に行うことができる。なお、金属接合等の低温で接合を行う場合、活性化アニールと熱酸化膜２２の形成を別途行うものとする。
【００２６】
（５）配線形成工程
その後、配線形成工程では、図５に示すように、表面基板２表面の熱酸化膜２２の所定位置にコンタクトホールを設け、金属配線（Ａｌ）１３を形成する。配線パターンは、図１（Ｂ）に示したように、支持用基板３側に延びている各低抵抗配線領域１２と、後に形成する各電極１５とをつなぎ、ピエゾ抵抗をホイートストンブリッジ接続するパターンである。なお、図５において紙面右側に形成した金属配線１３は、後に金属接合する表面側の蓋を支持し、基板表面側を封止するためのものである（図１（Ｂ）では当該封止用の金属配線１３を省略している）。
【００２７】
（６）表面基板除去工程
次に、表面基板除去工程では、図６に示すように、表面側のＮ型層と絶縁層（表面基板）４１のうち、筐体基板３２および梁１４以外の箇所をドライエッチングにより除去する。これにより、ピエゾ抵抗１１や低抵抗配線領域１２が形成された表面基板２は回路用基板として機能し、中央部に残された支持用基板３は重り３１として機能する。また、梁１４のうち、ピエゾ抵抗１１の対向位置に空乏層ストッパ領域２１（Ｎ＋層）が残ることになる。なお、絶縁層４１は、この表面基板除去工程ではなく、上記エッチング工程において除去しておいてもよい。
【００２８】
（７）電極形成工程
最後に、電極形成工程では、図７に示すように、表面側から貫通電極付蓋７を接合する。この接合は、金属接合で行い、接合と同時に各配線を外部へ引き出すようにしている。表面側の貫通電極付蓋７は、最外周以外の箇所をエッチングして表面方向に凹ませた形状であり、この凹み内で重り３１が表面側にたわむようになっている。
【００２９】
以上の工程を経て製造された加速度センサは、表面基板２の裏面のうち、ピエゾ抵抗１１の対向位置に空乏層ストッパ領域２１（Ｎ＋層）が形成されるため、表面基板２の比抵抗を高くしても裏面側の空乏層がピエゾ抵抗１１の空乏層と接触することがない。すなわち、表面基板２のドーパント濃度（例えば１×１０16個/cm3）を、ピエゾ抵抗１１のドーパント濃度（例えば１×１０18個/cm3）に対して低くすることで、表面基板２の比抵抗のばらつき（例えば１Ω・ｃｍ〜１０Ω・ｃｍ程度）が、ピエゾ抵抗１１の抵抗値のばらつきに与える影響を非常に小さくすることができる。
【００３０】
図８を参照して、上記比抵抗ばらつきの影響について説明する。同図に示すグラフの横軸は表面基板２のドーパント濃度（個/cm3）であり、縦軸はピエゾ抵抗１１のシート抵抗値（Ω）である。同図に示すように、表面基板２のドーパント濃度が１×１０16個/cm3以上の領域（例えば表面基板２の比抵抗が０．１〜１Ω・ｃｍ）では、表面基板２のドーパント濃度の変化に対するピエゾ抵抗１１のシート抵抗値の変化が非常に大きく、表面基板２のドーパント濃度が１×１０16個/cm3未満の領域（表面基板の比抵抗が１Ω・ｃｍ以上）では、表面基板２のドーパント濃度の変化に対するピエゾ抵抗１１のシート抵抗値の変化が小さくなる。
【００３１】
すなわち、表面基板２の比抵抗が１Ω・ｃｍ以上であれば、表面基板２の比抵抗がばらついたとしてもピエゾ抵抗１１の抵抗値はほぼ変化しないと言える（１〜５Ω・ｃｍの変化で約±２．７％程度である）。
【００３２】
一般に、シリコン基板の比抵抗は１桁程度のばらつきを有するが、本実施形態の素子構造であれば、高い比抵抗（例えば１０Ω・ｃｍ以上）のシリコン基板を用いることができるため、シリコン基板の比抵抗がばらついたとしても、ピエゾ抵抗１１の抵抗値はほぼ変化せず、使用時の電流ばらつき（消費電力ばらつき）を抑えることができる。
【００３３】
また、現在の標準デザインルールとしては、１０Ω・ｃｍまたはそれ以上の比抵抗の基板が用いられるため、本実施形態の素子構造であれば新たなデザインルールを構築せずとも空乏層の接触を防止することができ、使用時の電流ばらつきを抑えることができる。
【００３４】
また、上記工程においては、加速度センサを製造するための必要最小限の工程のみ説明したが、力学センサでは、基板上に増幅回路（バイポーラトランジスタやＣＭＯＳ等）を混載する場合もある。本実施形態の素子構造であれば、混載する増幅回路に悪影響を与えることがない。例えば、センサの感度を向上させるために梁の厚さを非常に薄く（例えば５μｍ未満と）した場合、エピタキシャル成長により表面基板の全面に空乏層ストッパ領域（Ｎ＋層）を形成すると、混載する増幅回路を安定動作させることが不能となることが考えられる。すなわち、一般的なＰＮＰ型バイポーラトランジスタは、４μｍ程度の厚みを有し、空乏層ストッパ領域は、例えばエピタキシャル成長であれば表面から４〜５μｍの位置に１μｍ程度の厚みで形成される。ＰＮＰ型バイポーラトランジスタの裏面は、ドーパント濃度１×１０19/cm3程度のＰ＋層であり、空乏層ストッパ領域は、ドーパント濃度１×１０19/cm3程度のＮ＋層である。これらのＰ＋層とＮ＋層は、高濃度同士であるため、ＰＮ接合の耐圧を回路の電源電圧に対して十分高く設定することができない。したがって、エピタキシャル成長により空乏層ストッパ領域を全面に形成すると、安定した増幅動作が不能となる。
【００３５】
これに対し、本実施形態の素子構造では、ドライエッチングとイオン注入工程により、ピエゾ抵抗の対向位置に空乏層ストッパ領域を形成し、Ｎ＋層の存在しない箇所も存在するため、バイポーラトランジスタを混載し、安定して動作させることができる。
【００３６】
さらに、エッチング工程として仮にウエットエッチングを用いた場合は、シリコンの結晶性に起因し、所定角度（５４．７５度）でエッチングが進行するが、本実施形態のようにドライエッチングを用いた場合は、９０度に切り立った加工ができる。したがって、本実施形態で示したドライエッチングにより製造された素子構造は、ウエットエッチングに比べ、同じ面積の重り形状加工を行った場合において、重り（第２の半導体層）の重さを重くする（一般的な慣性センサの重りサイズの場合に約２倍とする）ことができ、支持部分から見た重りのモーメントを約２倍とすることができるため、素子感度を約２倍に向上することができる。また、イオン注入であれば、エピタキシャル成長よりも低コストで素子を製造することもできる。
【００３７】
なお、本発明の素子構造は、１軸加速度センサに適用する例に限るものではない。例えば、以下のような圧力センサであっても適用可能である。図９は、圧力センサの例に係る素子構造を示した概略図である。同図（Ａ）は断面図であり、同図（Ｂ）は平面図である。同図（Ａ）の断面図において、紙面上側が表面、下側が裏面である。図１０〜図１３は、圧力センサに係る素子の製造方法を示した図である。なお、図１〜図７で示した１軸加速度センサと共通する構成については同一の符号を付し、その説明を省略する。
【００３８】
図９に示す圧力センサは、圧力によってメンブレン２４が撓んだとき、ピエゾ抵抗１１に加わるひずみによって、抵抗値が変化する。この抵抗値の変化をホイートストンブリッジ接続で検出するものである。
【００３９】
図１０（Ａ）において、ピエゾ抵抗形成工程では、ＳＯＩ基板の表面側（Ｎ型層）の所定位置にＰ型ドーパントをイオン注入することで、ピエゾ抵抗１１と低抵抗配線領域１２（Ｐ＋＋層）を形成する。ここで、ピエゾ抵抗１１は、図９（Ｂ）に示したように、メンブレン２４となる位置の外周部分に中心角９０度の間隔で４箇所配置する。本圧力センサの例では、長方形状に同じ方向に（紙面左右方向に長くなるように）形成する例を示しているが、無論、形状及び配置の態様はこの例に限るものではない。
【００４０】
また、低抵抗配線領域１２は、各ピエゾ抵抗１１の短辺側（この場合８箇所）に形成する。上記と同様に、ピエゾ抵抗１１がホイートストンブリッジ接続されるようなパターンで形成する。
【００４１】
その後、エッチング工程では、図１０（Ｂ）に示すように、裏面側の支持用基板３の中央位置を円形状にドライエッチングする（図９（Ｂ）を参照）。
【００４２】
その後、図１１に示すように、空乏層ストッパ領域形成工程で裏面側から全面にＮ型ドーパントをイオン注入し、表面基板２側が露出している箇所の裏面側にＮ＋層を形成する。これにより、ピエゾ抵抗１１が形成された箇所に対向する位置にＮ＋層（空乏層ストッパ領域２１）が形成されることになる。
【００４３】
そして、図１２に示すように、裏面封止工程では、支持用基板３と裏面用の蓋基板５を接合し、裏面側を封止する。その後、配線形成工程では、図１３に示すように、表面基板２表面の熱酸化膜２２の所定位置にコンタクトホールを設け、金属配線（Ａｌ）１３を形成する。配線パターンは、図９（Ｂ）に示したように、各低抵抗配線領域１２と、各電極１５とをつなぎ、ピエゾ抵抗をホイートストンブリッジ接続するパターンとなる。
【００４４】
以上のようにして製造された圧力センサにおいても、ピエゾ抵抗１１が形成された箇所に対向する位置に空乏層ストッパ領域２１が形成され、基板全面にＮ＋層を形成するものではないため、バイポーラトランジスタを混載して、安定動作させることができる。
【符号の説明】
【００４５】
１１…ピエゾ抵抗
１２…低抵抗配線領域
１３…金属配線
１４…梁
１５…電極
２…表面基板
２１…空乏層ストッパ領域
２２…熱酸化膜
３…支持用基板
３１…重り
３２…筐体基板
４１…絶縁層
５…蓋基板
７…貫通電極付蓋
【特許請求の範囲】
【請求項１】
絶縁層を介して第１の半導体層と第２の半導体層が配置された素子構造であって、
前記第１の半導体層の表面側の所定位置にピエゾ抵抗が形成され、
前記第１の半導体層の裏面側のうち、前記ピエゾ抵抗の対向位置に空乏層ストッパ領域が形成されたことを特徴とする素子構造。
【請求項２】
前記空乏層ストッパ領域は、イオン注入により形成されたことを特徴とする請求項１に記載の素子構造。
【請求項３】
前記第２の半導体層は、ドライエッチングにより前記ピエゾ抵抗の対向位置がエッチングされたことを特徴とする請求項１または２に記載の素子構造。
【請求項４】
絶縁層を介して第１の半導体層と第２の半導体層が配置された基板を用いて素子を製造する方法であって、
前記第１の半導体層の表面側の所定位置にピエゾ抵抗を形成するピエゾ抵抗形成工程と、
前記第２の半導体層のうち、前記ピエゾ抵抗の対向位置をエッチングするエッチング工程と、
前記基板の裏面側から空乏層ストッパ領域を形成する空乏層ストッパ領域形成工程と、
を備えた素子製造方法。
【請求項５】
前記空乏層ストッパ領域形成工程は、イオン注入を用いる請求項４に記載の素子製造方法。
【請求項６】
前記エッチング工程は、ドライエッチングを用いる請求項４または５に記載の素子製造方法。
【請求項１】
絶縁層を介して第１の半導体層と第２の半導体層が配置された素子構造であって、
前記第１の半導体層の表面側の所定位置にピエゾ抵抗が形成され、
前記第１の半導体層の裏面側のうち、前記ピエゾ抵抗の対向位置に空乏層ストッパ領域が形成されたことを特徴とする素子構造。
【請求項２】
前記空乏層ストッパ領域は、イオン注入により形成されたことを特徴とする請求項１に記載の素子構造。
【請求項３】
前記第２の半導体層は、ドライエッチングにより前記ピエゾ抵抗の対向位置がエッチングされたことを特徴とする請求項１または２に記載の素子構造。
【請求項４】
絶縁層を介して第１の半導体層と第２の半導体層が配置された基板を用いて素子を製造する方法であって、
前記第１の半導体層の表面側の所定位置にピエゾ抵抗を形成するピエゾ抵抗形成工程と、
前記第２の半導体層のうち、前記ピエゾ抵抗の対向位置をエッチングするエッチング工程と、
前記基板の裏面側から空乏層ストッパ領域を形成する空乏層ストッパ領域形成工程と、
を備えた素子製造方法。
【請求項５】
前記空乏層ストッパ領域形成工程は、イオン注入を用いる請求項４に記載の素子製造方法。
【請求項６】
前記エッチング工程は、ドライエッチングを用いる請求項４または５に記載の素子製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１１−１２４３４４（Ｐ２０１１−１２４３４４Ａ）
【公開日】平成２３年６月２３日（２０１１．６．２３）
【国際特許分類】
【出願番号】特願２００９−２７９８０７（Ｐ２００９−２７９８０７）
【出願日】平成２１年１２月９日（２００９．１２．９）
【出願人】（０００００６２３１）株式会社村田製作所 (3,635)
【Ｆターム（参考）】
【公開日】平成２３年６月２３日（２０１１．６．２３）
【国際特許分類】
【出願日】平成２１年１２月９日（２００９．１２．９）
【出願人】（０００００６２３１）株式会社村田製作所 (3,635)
【Ｆターム（参考）】
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