複数個直列接続される電圧駆動型半導体素子の電圧分担のばらつき低減方法
【課題】電力変換装置を構成する各アームが、複数の電圧駆動型半導体素子の直列接続回路で構成される場合に、各素子とこれに逆並列接続されるＦＷＤの電圧分担にアンバラスが生じないようにする。
【解決手段】複数の電圧駆動型半導体素子Ｑ１，Ｑ２の電圧バランスを図るために設けられるテイル期間バランス回路の抵抗Ｒｓ１，Ｒｓ２と並列に、コンデンサＣｄｓ１，Ｃｄｓ２を接続することにより、素子Ｑ１，Ｑ２と逆並列に接続されているＦＷＤの過渡動作が速い領域での電圧アンバランスも抑制（低減）できるようにする。
【解決手段】複数の電圧駆動型半導体素子Ｑ１，Ｑ２の電圧バランスを図るために設けられるテイル期間バランス回路の抵抗Ｒｓ１，Ｒｓ２と並列に、コンデンサＣｄｓ１，Ｃｄｓ２を接続することにより、素子Ｑ１，Ｑ２と逆並列に接続されているＦＷＤの過渡動作が速い領域での電圧アンバランスも抑制（低減）できるようにする。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、複数個直列接続される電圧駆動型半導体素子（以下、単に素子とも略記する）と、これに並列に接続されるダイオードの過渡時および定常時の電圧分担のばらつきを抑制または低減する方法に関する。
【背景技術】
【０００２】
図３に、特許文献１に開示されたこの種の従来例を示す。同図において、Ｑ１，Ｑ２は素子（ここでは、ＩＧＢＴ：絶縁ゲート型バイポーラトランジスタ）で、電力変換装置を構成する或るアームに、２つの素子を直列接続した例である。ＧＤＵ１，ＧＤＵ２はそれぞれゲート駆動回路、Ｔｃは各ゲート線を磁気結合して各素子のスイッチングタイミングやゲートタイミングを一致させるためのコア（ゲート線に流れる電流が異なれば、その差分に応じてゲート線のインピーダンスが瞬時に変化し、各ゲート電流が一致してばらつきが抑制される）、コンデンサＣｓ１と抵抗Ｒｓ１およびコンデンサＣｓ２と抵抗Ｒｓ２の直列回路ＢＴ１，ＢＴ２は、素子のテイル期間に発生する電圧アンバランスを抑制するテイル期間バランス回路、抵抗Ｒｄ１，Ｒｄ２はＱ１，Ｑ２が定常オフ時に発生する電圧アンバランスを抑制する定常電圧バランス回路ＢＶ１，ＢＶ２である。
【０００３】
図４に素子ターンオフ時の各部波形を示す。ＶＣＥ（Ｑ１），ＶＣＥ（Ｑ２）はそれぞれ素子Ｑ１，Ｑ２の電圧、Ｉｃ（Ｑ１），Ｉｃ（Ｑ２）はそれぞれ素子Ｑ１，Ｑ２の電流、破線は電圧バランス回路が接続されていないときの波形を示す。
図４のように、ターンオフ時の動作をモード１，モード２およびモード３の３つのモードに分けると、モード１はスイッチング直後の電流変化が大きい過渡動作期間、モード２は素子のテイル電流が非常に小さい電流変化率で流れる過渡動作期間、またモード３は素子がオフとなる定常動作期間となる。
【０００４】
モード１での電圧アンバランスは、ゲート駆動回路からの信号のタイミングばらつき、または、ゲートしきい値のばらつきであり、これらは図３に示すコアＴｃによって電圧アンバランスを抑制することができる。
一方、モード２での電圧アンバランスは、テイル電流値のばらつきによるものである。ここで、図4のようにＱ２のテイル電流の方がＱ１のテイル電流よりも大きいと仮定し、このときの図３の等価回路を図５に示す。Ｉｃ（Ｑ１），Ｉｃ（Ｑ２）はそれぞれＱ１，Ｑ２のテイル電流、Ｃｏｅｓ１，Ｃｏｅｓ２はそれぞれＱ１，Ｑ２の出力容量を示す。図５の回路において、Ｉｃ（Ｑ１）＜Ｉｃ（Ｑ２）となると、差分の電流はＣｏｅｓ１に流れるため、図４のようにＶＣＥ（Ｑ１）がＶＣＥ（Ｑ２）よりも上昇し、電圧アンバランスが発生する。
【０００５】
ここで、テイル期間バランス回路を接続すると、コンデンサＣｓ１とＣｓ２によって見かけ上のＱ１，Ｑ２の入力容量が増えるため、アンバランスを抑制することができる。しかし、これらのコンデンサはターンオフ・オン時に充放電されるため振動が発生し、電流容量が大きくなってしまうので、これを防止するために抵抗Ｒｓ１，Ｒｓ２を接続する。このとき、テイル期間バランス回路の動作が先のモード２の電圧アンバランスに追従するように、時定数Ｃｓ・Ｒｓ（ここに、Ｃｓ＝Ｃｓ１＝Ｃｓ２，Ｒｓ＝Ｒｓ１＝Ｒｓ２）を、電圧アンバランスとなる時定数τよりも小さくなるように設定する。また、上記の振動が発生しないようにＲｓを設定する。
【０００６】
図６に、テイル期間バランス回路の等価回路を示す。
図示のように、配線インダクタンスＬｓ，Ｃｓ，ＲｓおよびＩＧＢＴから構成される回路となる。この回路において、ＩＧＢＴがオンしたときの動作を説明する。この場合、Ｃｓの電荷は、図の一巡の経路で放電される。いま、この経路の制動係数ζを１以上とすれば、電流を振動させることなく放電することができる。ζは次式で示される。
ζ＝Ｒｓ√（Ｃｓ／Ｌｓ）／２≧１
これより、
Ｒｓ≧２×√（Ｌｓ／Ｃｓ）
となるので、これらの式を満たすようにＲｓ（Ｒｓ１，Ｒｓ２）を決定する。
【０００７】
また、モード３において素子Ｑ１，Ｑ２の漏れ電流が異なると、図５と同様な原理で電圧アンバランスが生じる。そこで、これらの漏れ電流よりも大きな電流を流すことができるＲｓ１，Ｒｓ２を接続することで、モード３での電圧アンバランスを抑制する。
【０００８】
【特許文献１】特開２００５−１６７５３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
以上のように、特許文献１に開示された図３の構成により、素子に対する電圧アンバランスを全モードにおいて抑制することができる。
しかし、素子と並列に接続されているフリーホイールダイオード（ＦＷＤ）が、ターンオフする（逆回復）際に発生する電圧アンバランスの抑制効果は、テイル期間と定常期間（モード２とモード３）である。モード１での電圧アンバランスは、ＦＷＤの特性をあわせ込むことで抑制できるが、逆回復時の過渡動作は非常に速くなる（電圧変化率が大きい）電流値の特異点があり、電圧アンバランスが発生する傾向にある。
【００１０】
その電圧アンバランスをテイル期間バランス回路で吸収させることもできるが、上記の非常に速い過渡動作に効果を持たせるためには、テイル期間バランス回路を構成している抵抗Ｒｓ１，Ｒｓ２の抵抗値を非常に小さくする必要があり、上記のような振動が発生してＣｓ１，Ｃｓ２の実効電流値が増加する。
したがって、この発明の課題は、素子の電圧アンバランス抑制効果を保持しつつ、ＦＷＤの過渡動作の極めて速い領域での電圧アンバランスを抑制することにある。
【課題を解決するための手段】
【００１１】
このような課題を解決するため、請求項１の発明では、電圧駆動型半導体素子をスイッチング素子として電力変換装置の各アームにそれぞれ複数個直列接続し、
前記電圧駆動型半導体素子のゲート端子とゲート駆動回路を接続するゲート線を複数個直列接続される電圧駆動型半導体素子間で互いに磁気結合するコアと、コンデンサと抵抗との直列回路からなり各電圧駆動型半導体素子と並列に接続される第１の電圧バランス回路と、主として抵抗からなり各電圧駆動型半導体素子と並列に接続される第２の電圧バランス回路とを設けるとともに、前記第１の電圧バランス回路の前記抵抗と並列に他のコンデンサを接続することにより、各電圧駆動型半導体素子と、これら各素子にそれぞれ逆並列に接続されるダイオードの過渡時および定常時の電圧分担のばらつきを低減することを特徴とする。
この請求項１の発明においては、前記第１の電圧バランス回路の前記抵抗として、前記他のコンデンサと同容量の内部寄生容量を持つものを選定することにより、前記他のコンデンサを省略可能にすることができる（請求項２の発明）。
【発明の効果】
【００１２】
この発明によれば、テイル期間バランス回路を構成している抵抗に対し、小さな静電容量のコンデンサを接続するだけで、スイッチング素子と逆並列接続されているＦＷＤの過渡アンバランスをも抑制することが可能となる利点が得られる。接続するコンデンサの容量は非常に小さくて済むので、回路の大きさも従来と殆ど変わらない。
【発明を実施するための最良の形態】
【００１３】
図１はこの発明の実施の形態を示す回路図で、図３と同様ＩＧＢＴを２直列接続した例である。
これは、図１からも明らかなように、抵抗Ｒｓ１とＲｓ２にそれぞれ並列にコンデンサＣｄｓ１，Ｃｄｓ２を接続した点が特徴である。
図２にフリーホイールダイオード（ＦＷＤ）の電圧波形を示す。なお、破線はＩＧＢＴのターンオフ波形である。図２のＦＷＤの電圧波形とＩＧＢＴのターンオフ波形を比べると、ＦＷＤの電圧変化率（ｄｖ／ｄｔ）の最大値は非常に大きい。そこで、Ｃｄｓ１，Ｃｄｓ２は、ＦＷＤのｄｖ／ｄｔを抑制する分だけ（図２の例えば斜線部の範囲のみのｄｖ／ｄｔを抑制）の小さな静電容量とする。
【００１４】
これにより、ＦＷＤ逆回復時の全電流領域で電圧アンバランスを低減することができる。このとき、これらコンデンサの充放電時の、テイル期間バランス回路における振動が問題になるが、静電容量が小さいことや、図２の斜線領域より小さいｄｖ／ｄｔ領域では、上記コンデンサの弾圧は素子のｄｖ／ｄｔに応じて充放電されるのみであるため、振動は殆ど発生しない。よって、コンデンサの電流容量も小さくて済む。なお、ｄｖ／ｄｔの周波数領域において、Ｒｓ１，Ｒｓ２の寄生容量がＣｄｓ１，Ｃｄｓ２と同等以上である場合は、これらのコンデンサを追加する必要は無い。
【図面の簡単な説明】
【００１５】
【図１】この発明の実施の形態を示す回路図
【図２】図１のＦＷＤの電圧波形図
【図３】従来例を示す回路図
【図４】図３の各部波形図
【図５】図３に示す素子の等価回路図
【図６】図３に示すテイル期間バランス回路の等価回路図
【符号の説明】
【００１６】
Ｑ１，Ｑ２…スイッチング素子（素子：ＩＧＢＴ）、ＧＤＵ１，ＧＤＵ２…ゲート駆動回路、Ｔｃ…コア、ＢＴ１，ＢＴ２…テイル期間バランス回路、ＢＶ１，ＢＶ２…定常電圧バランス回路。
【技術分野】
【０００１】
この発明は、複数個直列接続される電圧駆動型半導体素子（以下、単に素子とも略記する）と、これに並列に接続されるダイオードの過渡時および定常時の電圧分担のばらつきを抑制または低減する方法に関する。
【背景技術】
【０００２】
図３に、特許文献１に開示されたこの種の従来例を示す。同図において、Ｑ１，Ｑ２は素子（ここでは、ＩＧＢＴ：絶縁ゲート型バイポーラトランジスタ）で、電力変換装置を構成する或るアームに、２つの素子を直列接続した例である。ＧＤＵ１，ＧＤＵ２はそれぞれゲート駆動回路、Ｔｃは各ゲート線を磁気結合して各素子のスイッチングタイミングやゲートタイミングを一致させるためのコア（ゲート線に流れる電流が異なれば、その差分に応じてゲート線のインピーダンスが瞬時に変化し、各ゲート電流が一致してばらつきが抑制される）、コンデンサＣｓ１と抵抗Ｒｓ１およびコンデンサＣｓ２と抵抗Ｒｓ２の直列回路ＢＴ１，ＢＴ２は、素子のテイル期間に発生する電圧アンバランスを抑制するテイル期間バランス回路、抵抗Ｒｄ１，Ｒｄ２はＱ１，Ｑ２が定常オフ時に発生する電圧アンバランスを抑制する定常電圧バランス回路ＢＶ１，ＢＶ２である。
【０００３】
図４に素子ターンオフ時の各部波形を示す。ＶＣＥ（Ｑ１），ＶＣＥ（Ｑ２）はそれぞれ素子Ｑ１，Ｑ２の電圧、Ｉｃ（Ｑ１），Ｉｃ（Ｑ２）はそれぞれ素子Ｑ１，Ｑ２の電流、破線は電圧バランス回路が接続されていないときの波形を示す。
図４のように、ターンオフ時の動作をモード１，モード２およびモード３の３つのモードに分けると、モード１はスイッチング直後の電流変化が大きい過渡動作期間、モード２は素子のテイル電流が非常に小さい電流変化率で流れる過渡動作期間、またモード３は素子がオフとなる定常動作期間となる。
【０００４】
モード１での電圧アンバランスは、ゲート駆動回路からの信号のタイミングばらつき、または、ゲートしきい値のばらつきであり、これらは図３に示すコアＴｃによって電圧アンバランスを抑制することができる。
一方、モード２での電圧アンバランスは、テイル電流値のばらつきによるものである。ここで、図4のようにＱ２のテイル電流の方がＱ１のテイル電流よりも大きいと仮定し、このときの図３の等価回路を図５に示す。Ｉｃ（Ｑ１），Ｉｃ（Ｑ２）はそれぞれＱ１，Ｑ２のテイル電流、Ｃｏｅｓ１，Ｃｏｅｓ２はそれぞれＱ１，Ｑ２の出力容量を示す。図５の回路において、Ｉｃ（Ｑ１）＜Ｉｃ（Ｑ２）となると、差分の電流はＣｏｅｓ１に流れるため、図４のようにＶＣＥ（Ｑ１）がＶＣＥ（Ｑ２）よりも上昇し、電圧アンバランスが発生する。
【０００５】
ここで、テイル期間バランス回路を接続すると、コンデンサＣｓ１とＣｓ２によって見かけ上のＱ１，Ｑ２の入力容量が増えるため、アンバランスを抑制することができる。しかし、これらのコンデンサはターンオフ・オン時に充放電されるため振動が発生し、電流容量が大きくなってしまうので、これを防止するために抵抗Ｒｓ１，Ｒｓ２を接続する。このとき、テイル期間バランス回路の動作が先のモード２の電圧アンバランスに追従するように、時定数Ｃｓ・Ｒｓ（ここに、Ｃｓ＝Ｃｓ１＝Ｃｓ２，Ｒｓ＝Ｒｓ１＝Ｒｓ２）を、電圧アンバランスとなる時定数τよりも小さくなるように設定する。また、上記の振動が発生しないようにＲｓを設定する。
【０００６】
図６に、テイル期間バランス回路の等価回路を示す。
図示のように、配線インダクタンスＬｓ，Ｃｓ，ＲｓおよびＩＧＢＴから構成される回路となる。この回路において、ＩＧＢＴがオンしたときの動作を説明する。この場合、Ｃｓの電荷は、図の一巡の経路で放電される。いま、この経路の制動係数ζを１以上とすれば、電流を振動させることなく放電することができる。ζは次式で示される。
ζ＝Ｒｓ√（Ｃｓ／Ｌｓ）／２≧１
これより、
Ｒｓ≧２×√（Ｌｓ／Ｃｓ）
となるので、これらの式を満たすようにＲｓ（Ｒｓ１，Ｒｓ２）を決定する。
【０００７】
また、モード３において素子Ｑ１，Ｑ２の漏れ電流が異なると、図５と同様な原理で電圧アンバランスが生じる。そこで、これらの漏れ電流よりも大きな電流を流すことができるＲｓ１，Ｒｓ２を接続することで、モード３での電圧アンバランスを抑制する。
【０００８】
【特許文献１】特開２００５−１６７５３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
以上のように、特許文献１に開示された図３の構成により、素子に対する電圧アンバランスを全モードにおいて抑制することができる。
しかし、素子と並列に接続されているフリーホイールダイオード（ＦＷＤ）が、ターンオフする（逆回復）際に発生する電圧アンバランスの抑制効果は、テイル期間と定常期間（モード２とモード３）である。モード１での電圧アンバランスは、ＦＷＤの特性をあわせ込むことで抑制できるが、逆回復時の過渡動作は非常に速くなる（電圧変化率が大きい）電流値の特異点があり、電圧アンバランスが発生する傾向にある。
【００１０】
その電圧アンバランスをテイル期間バランス回路で吸収させることもできるが、上記の非常に速い過渡動作に効果を持たせるためには、テイル期間バランス回路を構成している抵抗Ｒｓ１，Ｒｓ２の抵抗値を非常に小さくする必要があり、上記のような振動が発生してＣｓ１，Ｃｓ２の実効電流値が増加する。
したがって、この発明の課題は、素子の電圧アンバランス抑制効果を保持しつつ、ＦＷＤの過渡動作の極めて速い領域での電圧アンバランスを抑制することにある。
【課題を解決するための手段】
【００１１】
このような課題を解決するため、請求項１の発明では、電圧駆動型半導体素子をスイッチング素子として電力変換装置の各アームにそれぞれ複数個直列接続し、
前記電圧駆動型半導体素子のゲート端子とゲート駆動回路を接続するゲート線を複数個直列接続される電圧駆動型半導体素子間で互いに磁気結合するコアと、コンデンサと抵抗との直列回路からなり各電圧駆動型半導体素子と並列に接続される第１の電圧バランス回路と、主として抵抗からなり各電圧駆動型半導体素子と並列に接続される第２の電圧バランス回路とを設けるとともに、前記第１の電圧バランス回路の前記抵抗と並列に他のコンデンサを接続することにより、各電圧駆動型半導体素子と、これら各素子にそれぞれ逆並列に接続されるダイオードの過渡時および定常時の電圧分担のばらつきを低減することを特徴とする。
この請求項１の発明においては、前記第１の電圧バランス回路の前記抵抗として、前記他のコンデンサと同容量の内部寄生容量を持つものを選定することにより、前記他のコンデンサを省略可能にすることができる（請求項２の発明）。
【発明の効果】
【００１２】
この発明によれば、テイル期間バランス回路を構成している抵抗に対し、小さな静電容量のコンデンサを接続するだけで、スイッチング素子と逆並列接続されているＦＷＤの過渡アンバランスをも抑制することが可能となる利点が得られる。接続するコンデンサの容量は非常に小さくて済むので、回路の大きさも従来と殆ど変わらない。
【発明を実施するための最良の形態】
【００１３】
図１はこの発明の実施の形態を示す回路図で、図３と同様ＩＧＢＴを２直列接続した例である。
これは、図１からも明らかなように、抵抗Ｒｓ１とＲｓ２にそれぞれ並列にコンデンサＣｄｓ１，Ｃｄｓ２を接続した点が特徴である。
図２にフリーホイールダイオード（ＦＷＤ）の電圧波形を示す。なお、破線はＩＧＢＴのターンオフ波形である。図２のＦＷＤの電圧波形とＩＧＢＴのターンオフ波形を比べると、ＦＷＤの電圧変化率（ｄｖ／ｄｔ）の最大値は非常に大きい。そこで、Ｃｄｓ１，Ｃｄｓ２は、ＦＷＤのｄｖ／ｄｔを抑制する分だけ（図２の例えば斜線部の範囲のみのｄｖ／ｄｔを抑制）の小さな静電容量とする。
【００１４】
これにより、ＦＷＤ逆回復時の全電流領域で電圧アンバランスを低減することができる。このとき、これらコンデンサの充放電時の、テイル期間バランス回路における振動が問題になるが、静電容量が小さいことや、図２の斜線領域より小さいｄｖ／ｄｔ領域では、上記コンデンサの弾圧は素子のｄｖ／ｄｔに応じて充放電されるのみであるため、振動は殆ど発生しない。よって、コンデンサの電流容量も小さくて済む。なお、ｄｖ／ｄｔの周波数領域において、Ｒｓ１，Ｒｓ２の寄生容量がＣｄｓ１，Ｃｄｓ２と同等以上である場合は、これらのコンデンサを追加する必要は無い。
【図面の簡単な説明】
【００１５】
【図１】この発明の実施の形態を示す回路図
【図２】図１のＦＷＤの電圧波形図
【図３】従来例を示す回路図
【図４】図３の各部波形図
【図５】図３に示す素子の等価回路図
【図６】図３に示すテイル期間バランス回路の等価回路図
【符号の説明】
【００１６】
Ｑ１，Ｑ２…スイッチング素子（素子：ＩＧＢＴ）、ＧＤＵ１，ＧＤＵ２…ゲート駆動回路、Ｔｃ…コア、ＢＴ１，ＢＴ２…テイル期間バランス回路、ＢＶ１，ＢＶ２…定常電圧バランス回路。
【特許請求の範囲】
【請求項１】
電圧駆動型半導体素子をスイッチング素子として電力変換装置の各アームにそれぞれ複数個直列接続し、
前記電圧駆動型半導体素子のゲート端子とゲート駆動回路を接続するゲート線を複数個直列接続される電圧駆動型半導体素子間で互いに磁気結合するコアと、コンデンサと抵抗との直列回路からなり各電圧駆動型半導体素子と並列に接続される第１の電圧バランス回路と、主として抵抗からなり各電圧駆動型半導体素子と並列に接続される第２の電圧バランス回路とを設けるとともに、前記第１の電圧バランス回路の前記抵抗と並列に他のコンデンサを接続することにより、各電圧駆動型半導体素子と、これら各素子にそれぞれ逆並列に接続されるダイオードの過渡時および定常時の電圧分担のばらつきを低減することを特徴とする複数個直列接続される電圧駆動型半導体素子の電圧分担のばらつき低減方法。
【請求項２】
前記第１の電圧バランス回路の前記抵抗として、前記他のコンデンサと同容量の内部寄生容量を持つものを選定することにより、前記他のコンデンサを省略可能にしたことを特徴とする請求項１に記載の複数個直列接続される電圧駆動型半導体素子の電圧分担のばらつき低減方法。
【請求項１】
電圧駆動型半導体素子をスイッチング素子として電力変換装置の各アームにそれぞれ複数個直列接続し、
前記電圧駆動型半導体素子のゲート端子とゲート駆動回路を接続するゲート線を複数個直列接続される電圧駆動型半導体素子間で互いに磁気結合するコアと、コンデンサと抵抗との直列回路からなり各電圧駆動型半導体素子と並列に接続される第１の電圧バランス回路と、主として抵抗からなり各電圧駆動型半導体素子と並列に接続される第２の電圧バランス回路とを設けるとともに、前記第１の電圧バランス回路の前記抵抗と並列に他のコンデンサを接続することにより、各電圧駆動型半導体素子と、これら各素子にそれぞれ逆並列に接続されるダイオードの過渡時および定常時の電圧分担のばらつきを低減することを特徴とする複数個直列接続される電圧駆動型半導体素子の電圧分担のばらつき低減方法。
【請求項２】
前記第１の電圧バランス回路の前記抵抗として、前記他のコンデンサと同容量の内部寄生容量を持つものを選定することにより、前記他のコンデンサを省略可能にしたことを特徴とする請求項１に記載の複数個直列接続される電圧駆動型半導体素子の電圧分担のばらつき低減方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２００７−８９２９２（Ｐ２００７−８９２９２Ａ）
【公開日】平成１９年４月５日（２００７．４．５）
【国際特許分類】
【出願番号】特願２００５−２７４３４９（Ｐ２００５−２７４３４９）
【出願日】平成１７年９月２１日（２００５．９．２１）
【出願人】（０００００５２３４）富士電機ホールディングス株式会社 (3,146)
【Ｆターム（参考）】
【公開日】平成１９年４月５日（２００７．４．５）
【国際特許分類】
【出願日】平成１７年９月２１日（２００５．９．２１）
【出願人】（０００００５２３４）富士電機ホールディングス株式会社 (3,146)
【Ｆターム（参考）】
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