試験装置
【課題】双方向差動インタフェースを有するＤＵＴの試験装置を提供する。
【解決手段】第１抵抗Ｒ１は、第１入出力端子Ｐ１と電源端子ＶＴＴの間に設けられる。第２抵抗Ｒ２は、第２入出力端子Ｐ２と電源端子ＶＴＴの間に設けられる。第１切り換えスイッチ１０は、パターンデータＰＡＴの値に応じて第１入出力端子Ｐ１側と第２入出力端子Ｐ２側のいずれかを第１電流源１２と結合する。第３抵抗Ｒ３は、第２入出力端子Ｐ２に接続される。第４抵抗Ｒ４は、第１入出力端子Ｐ１に接続される。第２切り換えスイッチ２０は、パターンデータＰＡＴの値に応じて第１入出力端子Ｐ１側と第２入出力端子Ｐ２側のいずれかを第２電流源２２と結合する。レベルシフト回路３０は、第３抵抗Ｒ３の第２端子の電位Ｖｌｐおよび第４抵抗Ｒ４の第２端子Ｖｈｐの電位を、所定レベルだけシフトする。比較回路４０は、電位ＶｈｐをＶｈｎと比較し、電位ＶｌｐをＶｌｎと比較する。
【解決手段】第１抵抗Ｒ１は、第１入出力端子Ｐ１と電源端子ＶＴＴの間に設けられる。第２抵抗Ｒ２は、第２入出力端子Ｐ２と電源端子ＶＴＴの間に設けられる。第１切り換えスイッチ１０は、パターンデータＰＡＴの値に応じて第１入出力端子Ｐ１側と第２入出力端子Ｐ２側のいずれかを第１電流源１２と結合する。第３抵抗Ｒ３は、第２入出力端子Ｐ２に接続される。第４抵抗Ｒ４は、第１入出力端子Ｐ１に接続される。第２切り換えスイッチ２０は、パターンデータＰＡＴの値に応じて第１入出力端子Ｐ１側と第２入出力端子Ｐ２側のいずれかを第２電流源２２と結合する。レベルシフト回路３０は、第３抵抗Ｒ３の第２端子の電位Ｖｌｐおよび第４抵抗Ｒ４の第２端子Ｖｈｐの電位を、所定レベルだけシフトする。比較回路４０は、電位ＶｈｐをＶｈｎと比較し、電位ＶｌｐをＶｌｎと比較する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、試験装置に関し、特に差動信号を送受信する被試験デバイスを試験する技術に関する。
【背景技術】
【０００２】
半導体デバイス間で信号を送受信するために、差動信号が利用される。たとえばＸＤＲ−ＤＲＡＭ（eXtreme Data Rate Dynamic Random Access Memory）は、単一の差動伝送線路を利用して差動信号を双方向で高速伝送する。こうした双方向差動インタフェースを有するデバイスを試験する場合、被試験デバイス（ＤＵＴ）から出力される差動信号の振幅を測定し、良否を判定する試験が行われる。
【０００３】
双方向差動インタフェースを有するＤＵＴを検査する試験装置について検討する。試験装置には、共通の差動伝送線路対（以下、単に差動伝送線路ともいう）に接続されたトランスミッタとレシーバが設けられる。トランスミッタは、ＤＵＴにテストパターンを送信し、レシーバは、ＤＵＴから出力された差動信号対（以下、単に差動信号ともいう）の論理値を判定し、あるいは差動信号対の差電圧の振幅を検査する。
【０００４】
試験装置のレシーバは、差動伝送線路対を介してＤＵＴと接続されるとともに、試験装置側のトランスミッタとも接続されている。したがって双方向差動インタフェースを備えるＤＵＴの試験装置は、そのレシーバが隣接するトランスミッタの出力の影響を受けないように配慮して設計する必要がある。特許文献１から３には関連技術が記載される。特に特許文献１には、双方向通信において、自らの送信信号をキャンセルして相手側からの信号のみを受信する回路（ハイブリッド回路）が開示されている。
【特許文献１】特開昭４７−１１７０２号公報
【特許文献２】特開平８−２３３５４号公報
【特許文献３】特開２００６−２３２３３号公報
【特許文献４】米国特許第６，５７３，７６４Ｂ１号明細書
【特許文献５】米国特許第７，１９０，１９４Ｂ２号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明はかかる状況においてなされたものであり、その包括的な目的は、双方向差動インタフェースを有するＤＵＴの試験装置の提供にある。
【課題を解決するための手段】
【０００６】
本発明のある態様は、被試験デバイスとの間で差動伝送線路を介して差動信号を双方向伝送し、被試験デバイスを検査する試験装置に関する。この試験装置は、差動伝送線路に接続される第１、第２入出力端子と、第１入出力端子と固定電圧端子の間に設けられた第１抵抗と、第２入出力端子と固定電圧端子の間に設けられた第２抵抗と、所定の第１テール電流を生成する第１電流源と、被試験デバイスに送信すべきパターンデータを受け、その値に応じて第１入出力端子側と第２入出力端子側のいずれかを選択し、第１電流源と結合する第１電流切り換えスイッチと、第１端子が第２入出力端子に接続された第３抵抗と、第１端子が第１入出力端子に接続された第４抵抗と、所定の第２テール電流を生成する第２電流源と、パターンデータを受け、その値に応じて第１入出力端子側と第２入出力端子側のいずれかを選択し、第２電流源と結合する第２電流切り換えスイッチと、第３抵抗の第２端子および第４抵抗の第２端子の電位を、所定レベルだけシフトするレベルシフト回路と、レベルシフト回路によりレベルシフトされた第３抵抗の第２端子の電位を、第４抵抗の第２端子の電位と比較し、比較結果に応じた第１比較信号を生成し、レベルシフト回路によりレベルシフトされた第４抵抗の第２端子の電位を、第３抵抗の第２端子の電位と比較し、比較結果に応じた第２比較信号を生成する比較回路と、を備える。
【０００７】
第１、第２トランジスタ、第１、第２抵抗および第１電流源が、メインの電流ドライバアンプを形成し、第３、第４トランジスタ、第３、第４抵抗および第２電流源が、第２の電流ドライバアンプを形成する。この態様によると、第２の電流ドライバを設けることにより、メインドライバアンプの出力が比較回路の入力電圧に及ぼす影響をキャンセルして、被試験デバイスからの差動信号の振幅判定を行うことができる。なお、本明細書において、ある回路素子の第１端子は、高電位側の端子を指し、第２端子は、低電位側の端子を指す。
【０００８】
また、通常の差動レシーバは、差動入力信号のペアの差を増幅してシングルエンド信号に変換する差動アンプ（アナログ減算器）を必要とするが、この態様によれば、レシーバに差動アンプが不要となる。
【０００９】
第１、第２抵抗の抵抗値をＲａと書くとき、第３、第４抵抗の抵抗値は略等しくα・Ｒａ（αはパラメータ）で与えられてもよい。
【００１０】
第２テール電流の電流値をＩｂ、第１テール電流の電流値を（Ｉａ＋Ｉｂ）と書くとき、Ｉｂ＝Ｉａ／（２・α）が成り立つよう構成されてもよい。
この場合、メインドライバアンプの出力が比較回路の入力電圧に及ぼす影響を好適にキャンセルできる。
【００１１】
レベルシフト回路は、第１端子が第３抵抗の第２端子と接続された第５抵抗と、第５抵抗の第２端子と接続され、所定の電流を生成する第３電流源と、第１端子が第４抵抗の第２端子と接続された第６抵抗と、第６抵抗の第２端子と接続され、所定の電流を生成する第４電流源と、を含み、第５、第６抵抗それぞれの第２端子の電位を出力してもよい。
この場合、第５、第６抵抗の抵抗値をＲｃ、第３、第４電流源により生成される電流をＩｃと書くとき、試験装置は、Ｖｔｈ＝２×Ｒｃ×Ｉｃで与えられるしきい値電圧にもとづく振幅マージン試験を行うことができる。
【００１２】
比較回路は、レベルシフト回路によりレベルシフトされた第３抵抗の第２端子の電位を、第４抵抗の第２端子の電位と比較する第１コンパレータと、レベルシフト回路によりレベルシフトされた第４抵抗の第２端子の電位を、第３抵抗の第２端子の電位と比較する第２コンパレータと、を含んでもよい。試験装置は、第１コンパレータの一方の入力端子と、第４抵抗の第２端子の間に設けられた第７抵抗と、第２コンパレータの一方の入力端子と、第３抵抗の第２端子の間に設けられた第８抵抗と、をさらに備えてもよい。
【００１３】
第５抵抗および第３電流源の容量がフィルタを形成し、同様に第６抵抗と第４電流源の容量がフィルタを形成する場合があり、各コンパレータの一方の入力信号のみが遅延され、もしくは波形がなまってしまう。この場合に、第７、第８抵抗を設けることにより、各コンパレータの２つの入力信号が受ける遅延もしくは波形なまりを均一化できる。
【００１４】
比較回路は、レベルシフト回路によりレベルシフトされた第３抵抗の第２端子の電位を、第４抵抗の第２端子の電位と比較する第１コンパレータと、レベルシフト回路によりレベルシフトされた第４抵抗の第２端子の電位を、第３抵抗の第２端子の電位と比較する第２コンパレータと、を含んでもよい。試験装置は、第１コンパレータの一方の入力端子と固定電圧端子の間に設けられた第１キャパシタと、第２コンパレータの一方の入力端子と固定電圧端子の間に設けられた第２キャパシタと、をさらに備えてもよい。
この場合も、各コンパレータの２つの入力信号が受ける遅延もしくは波形なまりを均一化できる。
【００１５】
比較回路は、レベルシフト回路によりレベルシフトされた第３抵抗の第２端子の電位を、第４抵抗の第２端子の電位と比較する第１コンパレータと、レベルシフト回路によりレベルシフトされた第４抵抗の第２端子の電位を、第３抵抗の第２端子の電位と比較する第２コンパレータと、を含んでもよい。試験装置は、第１コンパレータの一方の入力端子と固定電圧端子の間に設けられ、第３電流源と同様に構成され、電流値が０に設定された第１ダミー電流源と、第２コンパレータの一方の入力端子と固定電圧端子の間に設けられ、第４電流源と同様に構成され、電流値が０に設定された第２ダミー電流源と、をさらに備えてもよい。
第１、第２ダミー電流源をそれぞれ第３、第４電流源と同じ構成にしているため、容量値が等しくなり、各コンパレータの２つの入力信号が受ける遅延もしくは波形なまりを、より好適に均一化できる。
【００１６】
レベルシフト回路は複数並列に設けられており、比較回路は、複数のレベルシフト回路ごとに複数設けられてもよい。
この場合、レベルシフト回路ごとに異なるレベルシフトを与えることにより、差動信号の振幅を複数の異なるしきい値と同時に比較できる。
【００１７】
第１切り換えスイッチ回路は、第１端子が第１入出力端子に接続された第１トランジスタと、第１端子が第２入出力端子に接続され、第２端子が第１トランジスタの第２端子と共通に接続された第２トランジスタと、を含む差動トランジスタ対であり、第２切り換えスイッチ回路は、第１端子が第３抵抗の第２端子と接続された第３トランジスタと、第１端子が第４抵抗の第２端子と接続され、第２端子が第３トランジスタの第２端子と共通に接続された第４トランジスタと、を含む差動トランジスタ対であってもよい。
【００１８】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１９】
本発明にかかる試験装置によれば、双方向差動インタフェースを有するＤＵＴを試験できる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２１】
本明細書において、「部材Ａが部材Ｂに接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００２２】
以下で説明する実施の形態は、双方向差動インタフェースを有する被試験デバイス（ＤＵＴ）を試験する自動検査装置（ＡＴＥ：Automatic Test Equipment）に関する。図１は、実施の形態に係るＡＴＥ１００の構成を示す回路図である。ＡＴＥ１００はＤＵＴ１０２と差動伝送線路１０４を介して接続され、ＤＵＴ１０２に対して差動信号を出力し、あるいはＤＵＴ１０２から出力される差動信号を受信する。
【００２３】
ＤＵＴ１０２は、送信アンプＡＭＰ３、受信アンプＡＭＰ４、出力抵抗Ｒｔｕ１、Ｒｔｕ２を備える。受信アンプＡＭＰ４は、差動伝送線路１０４を介して入力された差動信号の差電圧（差動成分）を生成し、内部回路（不図示）へと転送する。送信アンプＡＭＰ３から出力される差動信号は、差動伝送線路１０４を介してＡＴＥ１００へと入力される。送信アンプＡＭＰ３には出力抵抗Ｒｔｕ１、Ｒｔｕ２が設けられる。差動伝送線路１０４の特性インピーダンスＺｏは、ＤＵＴ１０２の出力抵抗Ｒｔｕ１、Ｒｔｕ２とマッチングがとれている。
【００２４】
ＡＴＥ１００は、差動伝送線路１０４の一方が接続される第１入出力端子Ｐ１と、他方が接続される第２入出力端子Ｐ２を備える。さらにＡＴＥ１００は、メインドライバアンプＡＭＰ１、キャンセル用ドライバアンプＡＭＰ２、レベルシフト回路３０、比較回路４０を備える。
【００２５】
メインドライバアンプＡＭＰ１およびキャンセル用ドライバアンプＡＭＰ２は、ＤＵＴ１０２に送信すべきパターンデータＰＡＴにもとづいて差動信号Ｖｄを生成する。以下、差動信号Ｖｄの２つの信号のポジ側、ネガ側を表す添え字ｐ、ｎを付してＶｄｐ、Ｖｄｎのように記し、また必要に応じて添え字ｐ、ｎを省略して総称する。その他の差動信号についても同様である。
【００２６】
メインドライバアンプＡＭＰ１は差動型電流ドライバであり、第１抵抗Ｒ１、第２抵抗Ｒ２、第１切り換えスイッチ１０、第１電流源１２を備える。
【００２７】
第１抵抗Ｒ１は、第１入出力端子Ｐ１と固定電圧端子（以下、電源端子という）ＶＴＴの間に設けられる。第２抵抗Ｒ２は、第２入出力端子Ｐ２と電源端子ＶＴＴの間に設けられる。
【００２８】
第１電流源１２は、所定の第１テール電流Ｉｔ１を生成する。第１切り換えスイッチ１０は、ＤＵＴ１０２に送信すべきパターンデータＰＡＴを受け、その値（つまり１または０）に応じて第１入出力端子Ｐ１側と第２入出力端子Ｐ２側のいずれかを選択し、第１電流源１２と結合する。言い換えれば、ＰＡＴ＝１のとき、第１抵抗Ｒ１側に第１テール電流Ｉｔ１が流れ、ＰＡＴ＝０のとき第２抵抗Ｒ２側に第１テール電流Ｉｔ１が流れる。
【００２９】
図２（ａ）、（ｂ）は、第１切り換えスイッチ１０の構成例を示す回路図である。図２（ａ）、（ｂ）に示すように、第１切り換えスイッチ１０は、差動トランジスタ対で構成することができ、メインドライバアンプＡＭＰ１は、オープンコレクタ（またはオープンドレイン）出力型の差動ドライバとして構成される。
【００３０】
図２（ａ）、（ｂ）の第１切り換えスイッチ１０ａ、１０ｂは、第１トランジスタＴｒ１、第２トランジスタＴｒ２を含む。図２（ａ）のトランジスタＴｒ１、Ｔｒ２はＮＰＮ型バイポーラトランジスタである。第１トランジスタＴｒ１の第１端子（コレクタ）は、第１入出力端子Ｐ１に接続され、第１抵抗Ｒ１によって電源端子ＶＴＴにプルアップされる。第２トランジスタＴｒ２は、第１端子（コレクタ）が第２入出力端子Ｐ２に接続され、第２抵抗Ｒ２によって電源端子ＶＴＴにプルアップされる。第１トランジスタＴｒ１と第２トランジスタＴｒ２の第２端子（エミッタ）は、共通に接続され、テール電流Ｉｔ１を供給する電流源と接続される。第１トランジスタＴｒ１、第２トランジスタＴｒ２の制御端子（ベース）には、パターンデータＰＡＴが入力される。
【００３１】
図２（ｂ）の第１切り換えスイッチ１０ｂは、トランジスタＴｒ１、Ｔｒ２をＮチャンネルＭＯＳＦＥＴに置換した構成であり、第１端子をドレイン、第２端子をソース、制御端子をゲートと読み替えればよい。
【００３２】
ただし第１切り換えスイッチ１０、第２切り換えスイッチ２０の構成は図２（ａ）、（ｂ）に示す差動トランジスタ対に限定されず、トランジスタ以外のスイッチング素子を利用してもよい。
【００３３】
図１に戻る。キャンセル用ドライバアンプＡＭＰ２は、メインドライバアンプＡＭＰ１と同様に差動型電流ドライバであり、第３抵抗Ｒ３、第４抵抗Ｒ４、第２切り換えスイッチ２０、第２電流源２２を備える。
【００３４】
第３抵抗Ｒ３は、その第１端子が第２入出力端子Ｐ２に接続される。第４抵抗Ｒ４はその第１端子が第１入出力端子Ｐ１に接続される。第２電流源２２は、所定の第２テール電流Ｉｔ２を生成する。第２切り換えスイッチ２０は、パターンデータＰＡＴを受け、その値に応じて第１入出力端子Ｐ１側と第２入出力端子Ｐ２側のいずれかを選択し、第２電流源２２と結合する。
【００３５】
言い換えれば、ＰＡＴ＝１のとき、第３抵抗Ｒ３側に第２テール電流Ｉｔ２が流れ、ＰＡＴ＝０のとき第４抵抗Ｒ４側に第２テール電流Ｉｔ２が流れる。
【００３６】
第２切り換えスイッチ２０も、第１切り換えスイッチ１０と同様に、図２（ａ）、（ｂ）のような差動トランジスタ対で構成することができる。つまり、第２切り換えスイッチ２０は、第３トランジスタ（図２（ａ）、（ｂ）の第１トランジスタＴｒ１に対応する）と第４トランジスタ（図２（ａ）、（ｂ）の第２トランジスタＴｒ２に対応する）を含んで構成される。第３トランジスタの第１端子（コレクタ）は、第３抵抗Ｒ３の第２端子と接続される。第４トランジスタは、第１端子（コレクタ）が第４抵抗Ｒ４の第２端子と接続される。第３トランジスタおよび第４トランジスタの第２端子（エミッタ）は共通に接続され、テール電流Ｉｔ２を供給する電流源と接続される。
【００３７】
言い換えれば、第３トランジスタのコレクタは、第３抵抗Ｒ３および第２抵抗Ｒ２を介して電源端子ＶＴＴにプルアップされる。また第４トランジスタのコレクタは、第４抵抗Ｒ４および第１抵抗Ｒ１を介して電源端子ＶＴＴにプルアップされる。
【００３８】
レベルシフト回路３０は、第３抵抗Ｒ３の第２端子および第４抵抗Ｒ４の第２端子の電位Ｖｌｐ、Ｖｈｐを、所定レベルΔＶだけ低電位側にシフトする。
【００３９】
図１のレベルシフト回路３０は、第５抵抗Ｒ５、第６抵抗Ｒ６、第３電流源３２ａ、第４電流源３２ｂを含む。
【００４０】
第５抵抗Ｒ５の第１端子は、第３抵抗Ｒ３の第２端子と接続される。第３電流源３２ａは、第５抵抗Ｒ５の第２端子と接続され、所定の電流Ｉｃを生成する。第６抵抗Ｒ６の第１端子は、第４抵抗Ｒ４の第２端子と接続される。第４電流源３２ｂは、第６抵抗Ｒ６の第２端子と接続され、所定の電流Ｉｃを生成する。
【００４１】
図１のレベルシフト回路３０においては、第５抵抗Ｒ５、第６抵抗Ｒ６の抵抗値を等しくＲｃと書くとき、レベルシフト量は、ΔＶ＝Ｒｃ×Ｉｃで与えられる。
【００４２】
図１の構成に代えて、レベルシフト回路３０をソースフォロア回路、あるいはエミッタフォロア回路で構成してもよい。この場合シフト量ΔＶが、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のしきい値電圧、あるいはバイポーラトランジスタのダイオード順方向電圧に設定される。
【００４３】
比較回路４０は、レベルシフト回路３０によりレベルシフトされた第３抵抗Ｒ３の第２端子の電位Ｖｈｎを、第４抵抗Ｒ４の第２端子の電位Ｖｈｐと比較し、比較結果に応じた第１比較信号ＦＡＩＬ＿Ｈを生成する。また比較回路４０は、レベルシフト回路３０によりレベルシフトされた第４抵抗Ｒ４の第２端子の電位Ｖｌｎを、第３抵抗Ｒ３の第２端子の電位Ｖｌｐと比較し、比較結果に応じた第２比較信号ＦＡＩＬ＿Ｌを生成する。
【００４４】
比較回路４０は、第１コンパレータＣＭＰ１、第２コンパレータＣＭＰ２を含む。第１コンパレータＣＭＰ１の反転入力端子には、レベルシフトされた第３抵抗Ｒ３の第２端子の電位Ｖｈｎが入力され、その非反転入力端子には、第４抵抗Ｒ４の第２端子の電位Ｖｈｐが入力され、２つの電位ＶｈｎとＶｈｐを比較する。
【００４５】
第２コンパレータＣＭＰ２の反転入力端子には、レベルシフトされた第４抵抗Ｒ４の第２端子の電位Ｖｌｎが入力され、その非反転入力端子には、第３抵抗Ｒ３の第２端子の電位Ｖｌｐが入力され、２つの電位ＶｈｎとＶｈｐを比較する。
【００４６】
以上がＡＴＥ１００の基本的な構成である。次に、ＡＴＥ１００の動作を説明する。
【００４７】
第１比較信号ＦＡＩＬ＿Ｈは、Ｖｈｐ＞Ｖｈｎのときハイレベル、Ｖｈｐ＜Ｖｈｎのときローレベルとなる。ここでＶｈｎ＝Ｖｌｐ−ΔＶである。したがって第１比較信号ＦＡＩＬ＿Ｈの論理値は、ΔＶ＞Ｖｌｐ−ＶｈｐのときＦＡＩＬ＿Ｈ＝１、ΔＶ＜Ｖｌｐ−ＶｈｐのときＦＡＩＬ＿Ｈ＝０となる。つまり、差動信号ＶｌｐとＶｈｐの電位差が、しきい値ΔＶに満たないときにハイレベルとなり、エラー判定がなされる。
【００４８】
第２比較信号ＦＡＩＬ＿Ｌは、Ｖｌｐ＞Ｖｌｎのときハイレベル、Ｖｌｐ＜Ｖｌｎのときローレベルとなる。ここでＶｌｎ＝Ｖｈｐ−ΔＶである。したがって第２比較信号ＦＡＩＬ＿Ｌの論理値は、ΔＶ＞Ｖｈｐ−ＶｌｐのときＦＡＩＬ＿Ｌ＝１、ΔＶ＜Ｖｈｐ−ＶｌｐのときＦＡＩＬ＿Ｌ＝０となる。つまり、差動信号ＶｈｐとＶｌｐの電位差が、しきい値ΔＶに満たないときにハイレベルとなり、エラー判定がなされる。
【００４９】
実施の形態に係るＡＴＥ１００によれば、キャンセル用ドライバアンプＡＭＰ２を設けることにより、メインドライバアンプＡＭＰ１の出力が、比較回路４０の入力電圧Ｖｌｐ、Ｖｈｐ、Ｖｈｎ、Ｖｌｎに及ぼす影響を低減することができる。つまり、純粋にＤＵＴ１０２から出力される差動信号の成分のみを抽出して、振幅マージンの試験を行うことができる。以下、この理由について説明する。
【００５０】
考察を簡略化するため、第１抵抗Ｒ１、第２抵抗Ｒ２の抵抗値を等しくＲａとし、第３抵抗Ｒ３、第４抵抗Ｒ４の抵抗値を等しくＲｂとする。また、第１テール電流Ｉｔ１＝Ｉａ＋Ｉｂとし、第２テール電流Ｉｔ２＝Ｉｂであるものとする。さらにＤＵＴ１０２の出力抵抗Ｒｔｕ１、Ｒｔｕ２の抵抗値を等しくＲｔｕとする。その他の電気信号、あるいは抵抗、キャパシタなどの回路素子に付された符号は、必要に応じてそれぞれの電圧値、電流値、あるいは抵抗値、容量値を表すものとする。
【００５１】
図１の回路図から、以下の式（１）〜（４）を得る。
Ｖｈｐ＝Ｖｄｎ−Ｒｂ・｛（１−ＰＡＴ）・Ｉｂ＋Ｉｃ｝ …（１ａ）
Ｖｌｐ＝Ｖｄｐ−Ｒｂ・｛ＰＡＴ・Ｉｂ＋Ｉｃ｝ …（１ｂ）
Ｖｈｎ＝Ｖｌｐ−Ｒｃ・Ｉｃ …（２ａ）
Ｖｌｎ＝Ｖｈｐ−Ｒｃ・Ｉｃ …（２ｂ）
Ｖｄｐ＝ＶＴＴ−Ｒａ・｛（１−ＰＡＴ）・（Ｉａ＋Ｉｂ）＋ＰＡＴ・Ｉｂ＋Ｉｕｐ＋Ｉｃ｝ …（３ａ）
Ｖｄｎ＝ＶＴＴ−Ｒａ・｛ＰＡＴ・（Ｉａ＋Ｉｂ）＋（１−ＰＡＴ）・Ｉｂ−Ｉｕｎ＋Ｉｃ｝ …（３ｂ）
Ｉｕｐ＝（Ｖｄｐ−Ｖｕｐ）／Ｒｔｕ …（４ａ）
Ｉｕｎ＝（Ｖｕｎ−Ｖｄｎ）／Ｒｔｕ …（４ｂ）
【００５２】
ここで、電源電圧ＶＴＴを、仮想的な電圧ＶＴを導入して以下のように定義する。
ＶＴＴ＝ＶＴ＋Ｒａ・（Ｉｂ＋Ｉｃ） （５）
【００５３】
また、ＤＵＴ１０２側とＡＴＥ１００側でインピーダンス整合がとれていると仮定すれば、式（６）が成り立つ。
Ｒｔｕ＝Ｒａ …（６）
【００５４】
式（３ａ）、（３ｂ）に、式（４ａ）、（４ｂ）、（５）、（６）を代入すると、以下の式を得る。
Ｖｄｐ＝１／２・｛ＶＴ−Ｒａ・（１−ＰＡＴ）・Ｉａ＋Ｖｕｐ｝ …（７ａ）
Ｖｄｎ＝１／２・｛ＶＴ−Ｒａ・ＰＡＴ・Ｉａ＋Ｖｕｎ｝ …（７ｂ）
【００５５】
次に、第１コンパレータＣＭＰ１、第２コンパレータＣＭＰ２の入力電圧を求める。式（１ａ）（１ｂ）に式（７ａ）、（７ｂ）を代入すると、下記の式（８ａ）、（８ｂ）を得る。
【００５６】
Ｖｈｐ＝１／２・｛ＶＴ−Ｒａ・ＰＡＴ・Ｉａ＋Ｖｕｎ｝−Ｒｂ・｛（１−ＰＡＴ）・Ｉｂ＋Ｉｃ｝ …（８ａ）
Ｖｌｐ＝１／２・｛ＶＴ−Ｒａ・（１−ＰＡＴ）・Ｉａ＋Ｖｕｐ｝−Ｒｂ・｛ＰＡＴ・Ｉｂ＋Ｉｃ｝ …（８ｂ）
【００５７】
ここで、パラメータαを導入し、回路定数の比率を定義する。
Ｒｂ＝α・Ｒａ …（９ａ）
Ｉｂ＝Ｉａ／（２・α） …（９ｂ）
【００５８】
式（９ａ）、（９ｂ）を式（８ａ）、（８ｂ）に代入すると、式（１０ａ）、（１０ｂ）を得る。
Ｖｈｐ＝１／２・｛ＶＴ−Ｒａ・Ｉａ＋Ｖｕｎ｝−Ｒｂ・Ｉｃ …（１０ａ）
Ｖｌｐ＝１／２・｛ＶＴ−Ｒａ・Ｉａ＋Ｖｕｐ｝−Ｒｂ・Ｉｃ …（１０ｂ）
【００５９】
第１コンパレータＣＭＰ１、第２コンパレータＣＭＰ２に着目すると、比較信号はそれぞれ、
Ｖｈｐ＞ＶｈｎのときＦＡＩＬ＿Ｈ＝１
Ｖｈｐ＜ＶｈｎのときＦＡＩＬ＿Ｈ＝０
Ｖｌｐ＞ＶｌｎのときＦＡＩＬ＿Ｌ＝１
Ｖｌｐ＜ＶｌｎのときＦＡＩＬ＿Ｌ＝０ …（１１）
となる。
【００６０】
以下の２つの不等式を、式（２ａ）、（２ｂ）、（１０ａ）、（１０ｂ）を用いて解くと、式（１３ａ）、（１３ｂ）を得る。
Ｖｈｐ＞Ｖｈｎ …（１２ａ）
Ｖｌｐ＞Ｖｌｎ …（１２ｂ）
【００６１】
Ｖｕｐ−Ｖｕｎ＜２・Ｒｃ・Ｉｃ …（１３ａ）
Ｖｕｐ−Ｖｕｎ＞−２・Ｒｃ・Ｉｃ …（１３ｂ）
【００６２】
ここで、電圧ＶＯを式（１４）で定義すると、式（１５ａ）、（１５ｂ）を得る。
ＶＯ＝２・Ｒｃ・Ｉｃ …（１４）
Ｖｕｐ−Ｖｕｎ＜ＶＯ …（１５ａ）
Ｖｕｐ−Ｖｕｎ＞−ＶＯ …（１５ｂ）
【００６３】
つまり、第１コンパレータＣＭＰ１、第２コンパレータＣＭＰ２の比較信号は、
Ｖｕｐ−Ｖｕｎ＜ＶＯのとき、ＦＡＩＬ＿Ｈ＝１
Ｖｕｐ−Ｖｕｎ＞ＶＯのとき、ＦＡＩＬ＿Ｈ＝０
Ｖｕｐ−Ｖｕｎ＞−ＶＯのとき、ＦＡＩＬ＿Ｌ＝１
Ｖｕｐ−Ｖｕｎ＜−ＶＯのとき、ＦＡＩＬ＿Ｌ＝０ …（１６）
で与えられる。
【００６４】
以上の考察から、以下の効果が明らかとなる。
式（１６）の比較信号ＦＡＩＬ＿Ｈ、ＦＡＩＬ＿Ｌの値に着目すると、ＤＵＴ１０２から送信される差動信号Ｖｕｐ、Ｖｕｎにのみ依存しており、パターンデータＰＡＴに応じてメインドライバアンプＡＭＰ１により生成される差動信号の影響がキャンセルされていることがわかる。
【００６５】
また、通常の差動レシーバは、差動入力信号のペアの差を増幅してシングルエンド信号に変換する差動アンプ（アナログ減算器）を必要とするが、この実施の形態によれば、レシーバに差動アンプが不要となるという利点がある。高速でリニアリティの優れた差動アンプの設計は困難であるため、図１のＡＴＥ１００は設計が容易であり、あるいは高速な差動信号の試験に適用することができる。
【００６６】
本実施の形態に係るＡＴＥ１００の構成および動作を説明した。上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００６７】
図３は、第１の変形例に係るＡＴＥ１００ａの構成を示す回路図である。ＡＴＥ１００ａは、図１のＡＴＥ１００の構成に加えてさらに、第７抵抗Ｒ７、第８抵抗Ｒ８、第１キャパシタＣ１、第２キャパシタＣ２を備える。
【００６８】
第７抵抗Ｒ７は、第１コンパレータＣＭＰ１の非反転入力端子と、第４抵抗Ｒ４の第２端子の間に設けられる。第８抵抗Ｒ８は、第２コンパレータＣＭＰ２の非反転入力端子と、第３抵抗Ｒ３の第２端子の間に設けられる。
【００６９】
第１キャパシタＣ１は、第１コンパレータＣＭＰ１の非反転入力端子と固定電圧端子（接地端子）の間に設けられる。第２キャパシタＣ２は、第２コンパレータＣＭＰ２の非反転入力端子と接地端子の間に設けられる。
【００７０】
第７抵抗Ｒ７、第８抵抗Ｒ８および第１キャパシタＣ１、第２キャパシタＣ２は、第１コンパレータＣＭＰ１および第２コンパレータＣＭＰ２の入力端子の時定数を揃える目的で設けられる。つまり、第３電流源３２ａ、第４電流源３２ｂの寄生容量が、第５抵抗Ｒ５、第６抵抗Ｒ６とともにローパスフィルタを構成するところ、図３の構成とすることにより、ローパスフィルタの影響をキャンセルすることができる。
【００７１】
さらに図３の変形例として、第１キャパシタＣ１に代えて第３電流源３２ａと同様に構成され、電流値が０に設定された第１ダミー電流源を設けてもよい。同様に第２キャパシタＣ２に代えて第４電流源３２ｂと同様に構成され、電流値が０に設定された第２ダミー電流源を設けてもよい。この場合、容量値を高い精度で揃えることができる。
【００７２】
また、図３の変形例として、第１キャパシタＣ１、第２キャパシタＣ２のみを設ける構成であってもよいし、第７抵抗Ｒ７、第８抵抗Ｒ８のみを設ける構成であってもよい。
【００７３】
図４は、第２の変形例に係るＡＴＥ１００ｂの構成を示す回路図である。ＡＴＥ１００ｂは、複数Ｎ個（Ｎは２以上の整数）のレベルシフト回路３０＿１〜３０＿Ｎと、レベルシフト回路３０＿１〜３０＿Ｎごとに設けられたＮ個の比較回路４０＿１〜４０＿Ｎを備える。
【００７４】
各レベルシフト回路３０＿１〜３０＿Ｎの第５抵抗Ｒ５および第６抵抗Ｒ６の抵抗値は等しく設定し、第３電流源３２ａ、第４電流源３２ｂにより生成される定電流が異なっている。
【００７５】
この変形例によれば、複数のレベルシフト回路３０＿１〜３０＿Ｎごとで、レベルシフト量ΔＶ＿１〜ΔＶ＿Ｎを異なる値にすることにより、差動信号の振幅Ｖｕｐ−Ｖｕｎを、複数のしきい値レベルＶＯ１〜ＶＯＮと比較することができる。
【００７６】
ｉ番目のレベルシフト回路３０＿ｉに設けられる第３電流源３２ａ、第４電流源３２ｂにより生成される定電流をＩｃｉと書くとき、上述の式（５）は、以下のように修正される。
ＶＴＴ＝ＶＴ＋Ｒａ・（Ｉｂ＋ΣＩｃｉ） …（５’）
この場合のｉ番目の比較回路４０＿ｉに設定されるしきい値レベルＶＯｉは、
ＶＯｉ＝２・Ｒｃ・Ｉｃｉ …（１４’）
となる。
【００７７】
高速な差動増幅器（アナログ減算器）が設計可能な場合、以下の実施の形態が認められる。
図５は、第２の実施の形態に係るＡＴＥ１００ｃの構成を示す回路図である。図５のＡＴＥ１００ｃは、図１のレベルシフト回路３０および比較回路４０に代えて、アナログ減算器４２、比較回路４０ｃを備える。アナログ減算器４２は、第３抵抗Ｒ３の第２端子の電位Ｖｓｐから、第４抵抗Ｒ４の第２端子の電位Ｖｓｎを減算し、差に応じた差動電圧Ｖｓ＝Ｖｓｐ−Ｖｓｎを出力する。
【００７８】
比較回路４０ｃは、コンパレータＨＣｐとコンパレータＬＣｐを含む。コンパレータＨＣｐは、差動電圧Ｖｓを、上側のしきい値電圧ＶＯ／２と比較する。コンパレータＬＣｐは、差動電圧Ｖｓを、下側のしきい値電圧−ＶＯ／２と比較する。
【００７９】
図５のＡＴＥ１００ｃによっても、差動電圧ＶｓからメインドライバアンプＡＭＰ１により生成される信号成分をキャンセルすることができ、ＤＵＴ１０２から送信される差動信号の振幅を評価対象とすることができる。
【００８０】
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能である。
【図面の簡単な説明】
【００８１】
【図１】実施の形態に係るＡＴＥの構成を示す回路図である。
【図２】図２（ａ）、（ｂ）は、第１切り換えスイッチの構成例を示す回路図である。
【図３】第１の変形例に係るＡＴＥの構成を示す回路図である。
【図４】第２の変形例に係るＡＴＥの構成を示す回路図である。
【図５】第２の実施の形態に係るＡＴＥの構成を示す回路図である。
【符号の説明】
【００８２】
１００…ＡＴＥ、１０２…ＤＵＴ、１０４…差動伝送線路、ＡＭＰ１…メインドライバアンプ、ＡＭＰ２…キャンセル用ドライバアンプ、１０…第１切り換えスイッチ、１２…第１電流源、２０…第２切り換えスイッチ、２２…第２電流源、３０…レベルシフト回路、３２ａ…第３電流源、３２ｂ…第４電流源、４０…比較回路、Ｒ１…第１抵抗、Ｒ２…第２抵抗、Ｒ３…第３抵抗、Ｒ４…第４抵抗、Ｒ５…第５抵抗、Ｒ６…第６抵抗、Ｒ７…第７抵抗、Ｒ８…第８抵抗、ＣＭＰ１…第１コンパレータ、ＣＭＰ２…第２コンパレータ、Ｐ１…第１入出力端子、Ｐ２…第２入出力端子、Ｔｒ１…第１トランジスタ、Ｔｒ２…第２トランジスタ、Ｃ１…第１キャパシタ、Ｃ２…第２キャパシタ。
【技術分野】
【０００１】
本発明は、試験装置に関し、特に差動信号を送受信する被試験デバイスを試験する技術に関する。
【背景技術】
【０００２】
半導体デバイス間で信号を送受信するために、差動信号が利用される。たとえばＸＤＲ−ＤＲＡＭ（eXtreme Data Rate Dynamic Random Access Memory）は、単一の差動伝送線路を利用して差動信号を双方向で高速伝送する。こうした双方向差動インタフェースを有するデバイスを試験する場合、被試験デバイス（ＤＵＴ）から出力される差動信号の振幅を測定し、良否を判定する試験が行われる。
【０００３】
双方向差動インタフェースを有するＤＵＴを検査する試験装置について検討する。試験装置には、共通の差動伝送線路対（以下、単に差動伝送線路ともいう）に接続されたトランスミッタとレシーバが設けられる。トランスミッタは、ＤＵＴにテストパターンを送信し、レシーバは、ＤＵＴから出力された差動信号対（以下、単に差動信号ともいう）の論理値を判定し、あるいは差動信号対の差電圧の振幅を検査する。
【０００４】
試験装置のレシーバは、差動伝送線路対を介してＤＵＴと接続されるとともに、試験装置側のトランスミッタとも接続されている。したがって双方向差動インタフェースを備えるＤＵＴの試験装置は、そのレシーバが隣接するトランスミッタの出力の影響を受けないように配慮して設計する必要がある。特許文献１から３には関連技術が記載される。特に特許文献１には、双方向通信において、自らの送信信号をキャンセルして相手側からの信号のみを受信する回路（ハイブリッド回路）が開示されている。
【特許文献１】特開昭４７−１１７０２号公報
【特許文献２】特開平８−２３３５４号公報
【特許文献３】特開２００６−２３２３３号公報
【特許文献４】米国特許第６，５７３，７６４Ｂ１号明細書
【特許文献５】米国特許第７，１９０，１９４Ｂ２号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明はかかる状況においてなされたものであり、その包括的な目的は、双方向差動インタフェースを有するＤＵＴの試験装置の提供にある。
【課題を解決するための手段】
【０００６】
本発明のある態様は、被試験デバイスとの間で差動伝送線路を介して差動信号を双方向伝送し、被試験デバイスを検査する試験装置に関する。この試験装置は、差動伝送線路に接続される第１、第２入出力端子と、第１入出力端子と固定電圧端子の間に設けられた第１抵抗と、第２入出力端子と固定電圧端子の間に設けられた第２抵抗と、所定の第１テール電流を生成する第１電流源と、被試験デバイスに送信すべきパターンデータを受け、その値に応じて第１入出力端子側と第２入出力端子側のいずれかを選択し、第１電流源と結合する第１電流切り換えスイッチと、第１端子が第２入出力端子に接続された第３抵抗と、第１端子が第１入出力端子に接続された第４抵抗と、所定の第２テール電流を生成する第２電流源と、パターンデータを受け、その値に応じて第１入出力端子側と第２入出力端子側のいずれかを選択し、第２電流源と結合する第２電流切り換えスイッチと、第３抵抗の第２端子および第４抵抗の第２端子の電位を、所定レベルだけシフトするレベルシフト回路と、レベルシフト回路によりレベルシフトされた第３抵抗の第２端子の電位を、第４抵抗の第２端子の電位と比較し、比較結果に応じた第１比較信号を生成し、レベルシフト回路によりレベルシフトされた第４抵抗の第２端子の電位を、第３抵抗の第２端子の電位と比較し、比較結果に応じた第２比較信号を生成する比較回路と、を備える。
【０００７】
第１、第２トランジスタ、第１、第２抵抗および第１電流源が、メインの電流ドライバアンプを形成し、第３、第４トランジスタ、第３、第４抵抗および第２電流源が、第２の電流ドライバアンプを形成する。この態様によると、第２の電流ドライバを設けることにより、メインドライバアンプの出力が比較回路の入力電圧に及ぼす影響をキャンセルして、被試験デバイスからの差動信号の振幅判定を行うことができる。なお、本明細書において、ある回路素子の第１端子は、高電位側の端子を指し、第２端子は、低電位側の端子を指す。
【０００８】
また、通常の差動レシーバは、差動入力信号のペアの差を増幅してシングルエンド信号に変換する差動アンプ（アナログ減算器）を必要とするが、この態様によれば、レシーバに差動アンプが不要となる。
【０００９】
第１、第２抵抗の抵抗値をＲａと書くとき、第３、第４抵抗の抵抗値は略等しくα・Ｒａ（αはパラメータ）で与えられてもよい。
【００１０】
第２テール電流の電流値をＩｂ、第１テール電流の電流値を（Ｉａ＋Ｉｂ）と書くとき、Ｉｂ＝Ｉａ／（２・α）が成り立つよう構成されてもよい。
この場合、メインドライバアンプの出力が比較回路の入力電圧に及ぼす影響を好適にキャンセルできる。
【００１１】
レベルシフト回路は、第１端子が第３抵抗の第２端子と接続された第５抵抗と、第５抵抗の第２端子と接続され、所定の電流を生成する第３電流源と、第１端子が第４抵抗の第２端子と接続された第６抵抗と、第６抵抗の第２端子と接続され、所定の電流を生成する第４電流源と、を含み、第５、第６抵抗それぞれの第２端子の電位を出力してもよい。
この場合、第５、第６抵抗の抵抗値をＲｃ、第３、第４電流源により生成される電流をＩｃと書くとき、試験装置は、Ｖｔｈ＝２×Ｒｃ×Ｉｃで与えられるしきい値電圧にもとづく振幅マージン試験を行うことができる。
【００１２】
比較回路は、レベルシフト回路によりレベルシフトされた第３抵抗の第２端子の電位を、第４抵抗の第２端子の電位と比較する第１コンパレータと、レベルシフト回路によりレベルシフトされた第４抵抗の第２端子の電位を、第３抵抗の第２端子の電位と比較する第２コンパレータと、を含んでもよい。試験装置は、第１コンパレータの一方の入力端子と、第４抵抗の第２端子の間に設けられた第７抵抗と、第２コンパレータの一方の入力端子と、第３抵抗の第２端子の間に設けられた第８抵抗と、をさらに備えてもよい。
【００１３】
第５抵抗および第３電流源の容量がフィルタを形成し、同様に第６抵抗と第４電流源の容量がフィルタを形成する場合があり、各コンパレータの一方の入力信号のみが遅延され、もしくは波形がなまってしまう。この場合に、第７、第８抵抗を設けることにより、各コンパレータの２つの入力信号が受ける遅延もしくは波形なまりを均一化できる。
【００１４】
比較回路は、レベルシフト回路によりレベルシフトされた第３抵抗の第２端子の電位を、第４抵抗の第２端子の電位と比較する第１コンパレータと、レベルシフト回路によりレベルシフトされた第４抵抗の第２端子の電位を、第３抵抗の第２端子の電位と比較する第２コンパレータと、を含んでもよい。試験装置は、第１コンパレータの一方の入力端子と固定電圧端子の間に設けられた第１キャパシタと、第２コンパレータの一方の入力端子と固定電圧端子の間に設けられた第２キャパシタと、をさらに備えてもよい。
この場合も、各コンパレータの２つの入力信号が受ける遅延もしくは波形なまりを均一化できる。
【００１５】
比較回路は、レベルシフト回路によりレベルシフトされた第３抵抗の第２端子の電位を、第４抵抗の第２端子の電位と比較する第１コンパレータと、レベルシフト回路によりレベルシフトされた第４抵抗の第２端子の電位を、第３抵抗の第２端子の電位と比較する第２コンパレータと、を含んでもよい。試験装置は、第１コンパレータの一方の入力端子と固定電圧端子の間に設けられ、第３電流源と同様に構成され、電流値が０に設定された第１ダミー電流源と、第２コンパレータの一方の入力端子と固定電圧端子の間に設けられ、第４電流源と同様に構成され、電流値が０に設定された第２ダミー電流源と、をさらに備えてもよい。
第１、第２ダミー電流源をそれぞれ第３、第４電流源と同じ構成にしているため、容量値が等しくなり、各コンパレータの２つの入力信号が受ける遅延もしくは波形なまりを、より好適に均一化できる。
【００１６】
レベルシフト回路は複数並列に設けられており、比較回路は、複数のレベルシフト回路ごとに複数設けられてもよい。
この場合、レベルシフト回路ごとに異なるレベルシフトを与えることにより、差動信号の振幅を複数の異なるしきい値と同時に比較できる。
【００１７】
第１切り換えスイッチ回路は、第１端子が第１入出力端子に接続された第１トランジスタと、第１端子が第２入出力端子に接続され、第２端子が第１トランジスタの第２端子と共通に接続された第２トランジスタと、を含む差動トランジスタ対であり、第２切り換えスイッチ回路は、第１端子が第３抵抗の第２端子と接続された第３トランジスタと、第１端子が第４抵抗の第２端子と接続され、第２端子が第３トランジスタの第２端子と共通に接続された第４トランジスタと、を含む差動トランジスタ対であってもよい。
【００１８】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１９】
本発明にかかる試験装置によれば、双方向差動インタフェースを有するＤＵＴを試験できる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２１】
本明細書において、「部材Ａが部材Ｂに接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００２２】
以下で説明する実施の形態は、双方向差動インタフェースを有する被試験デバイス（ＤＵＴ）を試験する自動検査装置（ＡＴＥ：Automatic Test Equipment）に関する。図１は、実施の形態に係るＡＴＥ１００の構成を示す回路図である。ＡＴＥ１００はＤＵＴ１０２と差動伝送線路１０４を介して接続され、ＤＵＴ１０２に対して差動信号を出力し、あるいはＤＵＴ１０２から出力される差動信号を受信する。
【００２３】
ＤＵＴ１０２は、送信アンプＡＭＰ３、受信アンプＡＭＰ４、出力抵抗Ｒｔｕ１、Ｒｔｕ２を備える。受信アンプＡＭＰ４は、差動伝送線路１０４を介して入力された差動信号の差電圧（差動成分）を生成し、内部回路（不図示）へと転送する。送信アンプＡＭＰ３から出力される差動信号は、差動伝送線路１０４を介してＡＴＥ１００へと入力される。送信アンプＡＭＰ３には出力抵抗Ｒｔｕ１、Ｒｔｕ２が設けられる。差動伝送線路１０４の特性インピーダンスＺｏは、ＤＵＴ１０２の出力抵抗Ｒｔｕ１、Ｒｔｕ２とマッチングがとれている。
【００２４】
ＡＴＥ１００は、差動伝送線路１０４の一方が接続される第１入出力端子Ｐ１と、他方が接続される第２入出力端子Ｐ２を備える。さらにＡＴＥ１００は、メインドライバアンプＡＭＰ１、キャンセル用ドライバアンプＡＭＰ２、レベルシフト回路３０、比較回路４０を備える。
【００２５】
メインドライバアンプＡＭＰ１およびキャンセル用ドライバアンプＡＭＰ２は、ＤＵＴ１０２に送信すべきパターンデータＰＡＴにもとづいて差動信号Ｖｄを生成する。以下、差動信号Ｖｄの２つの信号のポジ側、ネガ側を表す添え字ｐ、ｎを付してＶｄｐ、Ｖｄｎのように記し、また必要に応じて添え字ｐ、ｎを省略して総称する。その他の差動信号についても同様である。
【００２６】
メインドライバアンプＡＭＰ１は差動型電流ドライバであり、第１抵抗Ｒ１、第２抵抗Ｒ２、第１切り換えスイッチ１０、第１電流源１２を備える。
【００２７】
第１抵抗Ｒ１は、第１入出力端子Ｐ１と固定電圧端子（以下、電源端子という）ＶＴＴの間に設けられる。第２抵抗Ｒ２は、第２入出力端子Ｐ２と電源端子ＶＴＴの間に設けられる。
【００２８】
第１電流源１２は、所定の第１テール電流Ｉｔ１を生成する。第１切り換えスイッチ１０は、ＤＵＴ１０２に送信すべきパターンデータＰＡＴを受け、その値（つまり１または０）に応じて第１入出力端子Ｐ１側と第２入出力端子Ｐ２側のいずれかを選択し、第１電流源１２と結合する。言い換えれば、ＰＡＴ＝１のとき、第１抵抗Ｒ１側に第１テール電流Ｉｔ１が流れ、ＰＡＴ＝０のとき第２抵抗Ｒ２側に第１テール電流Ｉｔ１が流れる。
【００２９】
図２（ａ）、（ｂ）は、第１切り換えスイッチ１０の構成例を示す回路図である。図２（ａ）、（ｂ）に示すように、第１切り換えスイッチ１０は、差動トランジスタ対で構成することができ、メインドライバアンプＡＭＰ１は、オープンコレクタ（またはオープンドレイン）出力型の差動ドライバとして構成される。
【００３０】
図２（ａ）、（ｂ）の第１切り換えスイッチ１０ａ、１０ｂは、第１トランジスタＴｒ１、第２トランジスタＴｒ２を含む。図２（ａ）のトランジスタＴｒ１、Ｔｒ２はＮＰＮ型バイポーラトランジスタである。第１トランジスタＴｒ１の第１端子（コレクタ）は、第１入出力端子Ｐ１に接続され、第１抵抗Ｒ１によって電源端子ＶＴＴにプルアップされる。第２トランジスタＴｒ２は、第１端子（コレクタ）が第２入出力端子Ｐ２に接続され、第２抵抗Ｒ２によって電源端子ＶＴＴにプルアップされる。第１トランジスタＴｒ１と第２トランジスタＴｒ２の第２端子（エミッタ）は、共通に接続され、テール電流Ｉｔ１を供給する電流源と接続される。第１トランジスタＴｒ１、第２トランジスタＴｒ２の制御端子（ベース）には、パターンデータＰＡＴが入力される。
【００３１】
図２（ｂ）の第１切り換えスイッチ１０ｂは、トランジスタＴｒ１、Ｔｒ２をＮチャンネルＭＯＳＦＥＴに置換した構成であり、第１端子をドレイン、第２端子をソース、制御端子をゲートと読み替えればよい。
【００３２】
ただし第１切り換えスイッチ１０、第２切り換えスイッチ２０の構成は図２（ａ）、（ｂ）に示す差動トランジスタ対に限定されず、トランジスタ以外のスイッチング素子を利用してもよい。
【００３３】
図１に戻る。キャンセル用ドライバアンプＡＭＰ２は、メインドライバアンプＡＭＰ１と同様に差動型電流ドライバであり、第３抵抗Ｒ３、第４抵抗Ｒ４、第２切り換えスイッチ２０、第２電流源２２を備える。
【００３４】
第３抵抗Ｒ３は、その第１端子が第２入出力端子Ｐ２に接続される。第４抵抗Ｒ４はその第１端子が第１入出力端子Ｐ１に接続される。第２電流源２２は、所定の第２テール電流Ｉｔ２を生成する。第２切り換えスイッチ２０は、パターンデータＰＡＴを受け、その値に応じて第１入出力端子Ｐ１側と第２入出力端子Ｐ２側のいずれかを選択し、第２電流源２２と結合する。
【００３５】
言い換えれば、ＰＡＴ＝１のとき、第３抵抗Ｒ３側に第２テール電流Ｉｔ２が流れ、ＰＡＴ＝０のとき第４抵抗Ｒ４側に第２テール電流Ｉｔ２が流れる。
【００３６】
第２切り換えスイッチ２０も、第１切り換えスイッチ１０と同様に、図２（ａ）、（ｂ）のような差動トランジスタ対で構成することができる。つまり、第２切り換えスイッチ２０は、第３トランジスタ（図２（ａ）、（ｂ）の第１トランジスタＴｒ１に対応する）と第４トランジスタ（図２（ａ）、（ｂ）の第２トランジスタＴｒ２に対応する）を含んで構成される。第３トランジスタの第１端子（コレクタ）は、第３抵抗Ｒ３の第２端子と接続される。第４トランジスタは、第１端子（コレクタ）が第４抵抗Ｒ４の第２端子と接続される。第３トランジスタおよび第４トランジスタの第２端子（エミッタ）は共通に接続され、テール電流Ｉｔ２を供給する電流源と接続される。
【００３７】
言い換えれば、第３トランジスタのコレクタは、第３抵抗Ｒ３および第２抵抗Ｒ２を介して電源端子ＶＴＴにプルアップされる。また第４トランジスタのコレクタは、第４抵抗Ｒ４および第１抵抗Ｒ１を介して電源端子ＶＴＴにプルアップされる。
【００３８】
レベルシフト回路３０は、第３抵抗Ｒ３の第２端子および第４抵抗Ｒ４の第２端子の電位Ｖｌｐ、Ｖｈｐを、所定レベルΔＶだけ低電位側にシフトする。
【００３９】
図１のレベルシフト回路３０は、第５抵抗Ｒ５、第６抵抗Ｒ６、第３電流源３２ａ、第４電流源３２ｂを含む。
【００４０】
第５抵抗Ｒ５の第１端子は、第３抵抗Ｒ３の第２端子と接続される。第３電流源３２ａは、第５抵抗Ｒ５の第２端子と接続され、所定の電流Ｉｃを生成する。第６抵抗Ｒ６の第１端子は、第４抵抗Ｒ４の第２端子と接続される。第４電流源３２ｂは、第６抵抗Ｒ６の第２端子と接続され、所定の電流Ｉｃを生成する。
【００４１】
図１のレベルシフト回路３０においては、第５抵抗Ｒ５、第６抵抗Ｒ６の抵抗値を等しくＲｃと書くとき、レベルシフト量は、ΔＶ＝Ｒｃ×Ｉｃで与えられる。
【００４２】
図１の構成に代えて、レベルシフト回路３０をソースフォロア回路、あるいはエミッタフォロア回路で構成してもよい。この場合シフト量ΔＶが、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のしきい値電圧、あるいはバイポーラトランジスタのダイオード順方向電圧に設定される。
【００４３】
比較回路４０は、レベルシフト回路３０によりレベルシフトされた第３抵抗Ｒ３の第２端子の電位Ｖｈｎを、第４抵抗Ｒ４の第２端子の電位Ｖｈｐと比較し、比較結果に応じた第１比較信号ＦＡＩＬ＿Ｈを生成する。また比較回路４０は、レベルシフト回路３０によりレベルシフトされた第４抵抗Ｒ４の第２端子の電位Ｖｌｎを、第３抵抗Ｒ３の第２端子の電位Ｖｌｐと比較し、比較結果に応じた第２比較信号ＦＡＩＬ＿Ｌを生成する。
【００４４】
比較回路４０は、第１コンパレータＣＭＰ１、第２コンパレータＣＭＰ２を含む。第１コンパレータＣＭＰ１の反転入力端子には、レベルシフトされた第３抵抗Ｒ３の第２端子の電位Ｖｈｎが入力され、その非反転入力端子には、第４抵抗Ｒ４の第２端子の電位Ｖｈｐが入力され、２つの電位ＶｈｎとＶｈｐを比較する。
【００４５】
第２コンパレータＣＭＰ２の反転入力端子には、レベルシフトされた第４抵抗Ｒ４の第２端子の電位Ｖｌｎが入力され、その非反転入力端子には、第３抵抗Ｒ３の第２端子の電位Ｖｌｐが入力され、２つの電位ＶｈｎとＶｈｐを比較する。
【００４６】
以上がＡＴＥ１００の基本的な構成である。次に、ＡＴＥ１００の動作を説明する。
【００４７】
第１比較信号ＦＡＩＬ＿Ｈは、Ｖｈｐ＞Ｖｈｎのときハイレベル、Ｖｈｐ＜Ｖｈｎのときローレベルとなる。ここでＶｈｎ＝Ｖｌｐ−ΔＶである。したがって第１比較信号ＦＡＩＬ＿Ｈの論理値は、ΔＶ＞Ｖｌｐ−ＶｈｐのときＦＡＩＬ＿Ｈ＝１、ΔＶ＜Ｖｌｐ−ＶｈｐのときＦＡＩＬ＿Ｈ＝０となる。つまり、差動信号ＶｌｐとＶｈｐの電位差が、しきい値ΔＶに満たないときにハイレベルとなり、エラー判定がなされる。
【００４８】
第２比較信号ＦＡＩＬ＿Ｌは、Ｖｌｐ＞Ｖｌｎのときハイレベル、Ｖｌｐ＜Ｖｌｎのときローレベルとなる。ここでＶｌｎ＝Ｖｈｐ−ΔＶである。したがって第２比較信号ＦＡＩＬ＿Ｌの論理値は、ΔＶ＞Ｖｈｐ−ＶｌｐのときＦＡＩＬ＿Ｌ＝１、ΔＶ＜Ｖｈｐ−ＶｌｐのときＦＡＩＬ＿Ｌ＝０となる。つまり、差動信号ＶｈｐとＶｌｐの電位差が、しきい値ΔＶに満たないときにハイレベルとなり、エラー判定がなされる。
【００４９】
実施の形態に係るＡＴＥ１００によれば、キャンセル用ドライバアンプＡＭＰ２を設けることにより、メインドライバアンプＡＭＰ１の出力が、比較回路４０の入力電圧Ｖｌｐ、Ｖｈｐ、Ｖｈｎ、Ｖｌｎに及ぼす影響を低減することができる。つまり、純粋にＤＵＴ１０２から出力される差動信号の成分のみを抽出して、振幅マージンの試験を行うことができる。以下、この理由について説明する。
【００５０】
考察を簡略化するため、第１抵抗Ｒ１、第２抵抗Ｒ２の抵抗値を等しくＲａとし、第３抵抗Ｒ３、第４抵抗Ｒ４の抵抗値を等しくＲｂとする。また、第１テール電流Ｉｔ１＝Ｉａ＋Ｉｂとし、第２テール電流Ｉｔ２＝Ｉｂであるものとする。さらにＤＵＴ１０２の出力抵抗Ｒｔｕ１、Ｒｔｕ２の抵抗値を等しくＲｔｕとする。その他の電気信号、あるいは抵抗、キャパシタなどの回路素子に付された符号は、必要に応じてそれぞれの電圧値、電流値、あるいは抵抗値、容量値を表すものとする。
【００５１】
図１の回路図から、以下の式（１）〜（４）を得る。
Ｖｈｐ＝Ｖｄｎ−Ｒｂ・｛（１−ＰＡＴ）・Ｉｂ＋Ｉｃ｝ …（１ａ）
Ｖｌｐ＝Ｖｄｐ−Ｒｂ・｛ＰＡＴ・Ｉｂ＋Ｉｃ｝ …（１ｂ）
Ｖｈｎ＝Ｖｌｐ−Ｒｃ・Ｉｃ …（２ａ）
Ｖｌｎ＝Ｖｈｐ−Ｒｃ・Ｉｃ …（２ｂ）
Ｖｄｐ＝ＶＴＴ−Ｒａ・｛（１−ＰＡＴ）・（Ｉａ＋Ｉｂ）＋ＰＡＴ・Ｉｂ＋Ｉｕｐ＋Ｉｃ｝ …（３ａ）
Ｖｄｎ＝ＶＴＴ−Ｒａ・｛ＰＡＴ・（Ｉａ＋Ｉｂ）＋（１−ＰＡＴ）・Ｉｂ−Ｉｕｎ＋Ｉｃ｝ …（３ｂ）
Ｉｕｐ＝（Ｖｄｐ−Ｖｕｐ）／Ｒｔｕ …（４ａ）
Ｉｕｎ＝（Ｖｕｎ−Ｖｄｎ）／Ｒｔｕ …（４ｂ）
【００５２】
ここで、電源電圧ＶＴＴを、仮想的な電圧ＶＴを導入して以下のように定義する。
ＶＴＴ＝ＶＴ＋Ｒａ・（Ｉｂ＋Ｉｃ） （５）
【００５３】
また、ＤＵＴ１０２側とＡＴＥ１００側でインピーダンス整合がとれていると仮定すれば、式（６）が成り立つ。
Ｒｔｕ＝Ｒａ …（６）
【００５４】
式（３ａ）、（３ｂ）に、式（４ａ）、（４ｂ）、（５）、（６）を代入すると、以下の式を得る。
Ｖｄｐ＝１／２・｛ＶＴ−Ｒａ・（１−ＰＡＴ）・Ｉａ＋Ｖｕｐ｝ …（７ａ）
Ｖｄｎ＝１／２・｛ＶＴ−Ｒａ・ＰＡＴ・Ｉａ＋Ｖｕｎ｝ …（７ｂ）
【００５５】
次に、第１コンパレータＣＭＰ１、第２コンパレータＣＭＰ２の入力電圧を求める。式（１ａ）（１ｂ）に式（７ａ）、（７ｂ）を代入すると、下記の式（８ａ）、（８ｂ）を得る。
【００５６】
Ｖｈｐ＝１／２・｛ＶＴ−Ｒａ・ＰＡＴ・Ｉａ＋Ｖｕｎ｝−Ｒｂ・｛（１−ＰＡＴ）・Ｉｂ＋Ｉｃ｝ …（８ａ）
Ｖｌｐ＝１／２・｛ＶＴ−Ｒａ・（１−ＰＡＴ）・Ｉａ＋Ｖｕｐ｝−Ｒｂ・｛ＰＡＴ・Ｉｂ＋Ｉｃ｝ …（８ｂ）
【００５７】
ここで、パラメータαを導入し、回路定数の比率を定義する。
Ｒｂ＝α・Ｒａ …（９ａ）
Ｉｂ＝Ｉａ／（２・α） …（９ｂ）
【００５８】
式（９ａ）、（９ｂ）を式（８ａ）、（８ｂ）に代入すると、式（１０ａ）、（１０ｂ）を得る。
Ｖｈｐ＝１／２・｛ＶＴ−Ｒａ・Ｉａ＋Ｖｕｎ｝−Ｒｂ・Ｉｃ …（１０ａ）
Ｖｌｐ＝１／２・｛ＶＴ−Ｒａ・Ｉａ＋Ｖｕｐ｝−Ｒｂ・Ｉｃ …（１０ｂ）
【００５９】
第１コンパレータＣＭＰ１、第２コンパレータＣＭＰ２に着目すると、比較信号はそれぞれ、
Ｖｈｐ＞ＶｈｎのときＦＡＩＬ＿Ｈ＝１
Ｖｈｐ＜ＶｈｎのときＦＡＩＬ＿Ｈ＝０
Ｖｌｐ＞ＶｌｎのときＦＡＩＬ＿Ｌ＝１
Ｖｌｐ＜ＶｌｎのときＦＡＩＬ＿Ｌ＝０ …（１１）
となる。
【００６０】
以下の２つの不等式を、式（２ａ）、（２ｂ）、（１０ａ）、（１０ｂ）を用いて解くと、式（１３ａ）、（１３ｂ）を得る。
Ｖｈｐ＞Ｖｈｎ …（１２ａ）
Ｖｌｐ＞Ｖｌｎ …（１２ｂ）
【００６１】
Ｖｕｐ−Ｖｕｎ＜２・Ｒｃ・Ｉｃ …（１３ａ）
Ｖｕｐ−Ｖｕｎ＞−２・Ｒｃ・Ｉｃ …（１３ｂ）
【００６２】
ここで、電圧ＶＯを式（１４）で定義すると、式（１５ａ）、（１５ｂ）を得る。
ＶＯ＝２・Ｒｃ・Ｉｃ …（１４）
Ｖｕｐ−Ｖｕｎ＜ＶＯ …（１５ａ）
Ｖｕｐ−Ｖｕｎ＞−ＶＯ …（１５ｂ）
【００６３】
つまり、第１コンパレータＣＭＰ１、第２コンパレータＣＭＰ２の比較信号は、
Ｖｕｐ−Ｖｕｎ＜ＶＯのとき、ＦＡＩＬ＿Ｈ＝１
Ｖｕｐ−Ｖｕｎ＞ＶＯのとき、ＦＡＩＬ＿Ｈ＝０
Ｖｕｐ−Ｖｕｎ＞−ＶＯのとき、ＦＡＩＬ＿Ｌ＝１
Ｖｕｐ−Ｖｕｎ＜−ＶＯのとき、ＦＡＩＬ＿Ｌ＝０ …（１６）
で与えられる。
【００６４】
以上の考察から、以下の効果が明らかとなる。
式（１６）の比較信号ＦＡＩＬ＿Ｈ、ＦＡＩＬ＿Ｌの値に着目すると、ＤＵＴ１０２から送信される差動信号Ｖｕｐ、Ｖｕｎにのみ依存しており、パターンデータＰＡＴに応じてメインドライバアンプＡＭＰ１により生成される差動信号の影響がキャンセルされていることがわかる。
【００６５】
また、通常の差動レシーバは、差動入力信号のペアの差を増幅してシングルエンド信号に変換する差動アンプ（アナログ減算器）を必要とするが、この実施の形態によれば、レシーバに差動アンプが不要となるという利点がある。高速でリニアリティの優れた差動アンプの設計は困難であるため、図１のＡＴＥ１００は設計が容易であり、あるいは高速な差動信号の試験に適用することができる。
【００６６】
本実施の形態に係るＡＴＥ１００の構成および動作を説明した。上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００６７】
図３は、第１の変形例に係るＡＴＥ１００ａの構成を示す回路図である。ＡＴＥ１００ａは、図１のＡＴＥ１００の構成に加えてさらに、第７抵抗Ｒ７、第８抵抗Ｒ８、第１キャパシタＣ１、第２キャパシタＣ２を備える。
【００６８】
第７抵抗Ｒ７は、第１コンパレータＣＭＰ１の非反転入力端子と、第４抵抗Ｒ４の第２端子の間に設けられる。第８抵抗Ｒ８は、第２コンパレータＣＭＰ２の非反転入力端子と、第３抵抗Ｒ３の第２端子の間に設けられる。
【００６９】
第１キャパシタＣ１は、第１コンパレータＣＭＰ１の非反転入力端子と固定電圧端子（接地端子）の間に設けられる。第２キャパシタＣ２は、第２コンパレータＣＭＰ２の非反転入力端子と接地端子の間に設けられる。
【００７０】
第７抵抗Ｒ７、第８抵抗Ｒ８および第１キャパシタＣ１、第２キャパシタＣ２は、第１コンパレータＣＭＰ１および第２コンパレータＣＭＰ２の入力端子の時定数を揃える目的で設けられる。つまり、第３電流源３２ａ、第４電流源３２ｂの寄生容量が、第５抵抗Ｒ５、第６抵抗Ｒ６とともにローパスフィルタを構成するところ、図３の構成とすることにより、ローパスフィルタの影響をキャンセルすることができる。
【００７１】
さらに図３の変形例として、第１キャパシタＣ１に代えて第３電流源３２ａと同様に構成され、電流値が０に設定された第１ダミー電流源を設けてもよい。同様に第２キャパシタＣ２に代えて第４電流源３２ｂと同様に構成され、電流値が０に設定された第２ダミー電流源を設けてもよい。この場合、容量値を高い精度で揃えることができる。
【００７２】
また、図３の変形例として、第１キャパシタＣ１、第２キャパシタＣ２のみを設ける構成であってもよいし、第７抵抗Ｒ７、第８抵抗Ｒ８のみを設ける構成であってもよい。
【００７３】
図４は、第２の変形例に係るＡＴＥ１００ｂの構成を示す回路図である。ＡＴＥ１００ｂは、複数Ｎ個（Ｎは２以上の整数）のレベルシフト回路３０＿１〜３０＿Ｎと、レベルシフト回路３０＿１〜３０＿Ｎごとに設けられたＮ個の比較回路４０＿１〜４０＿Ｎを備える。
【００７４】
各レベルシフト回路３０＿１〜３０＿Ｎの第５抵抗Ｒ５および第６抵抗Ｒ６の抵抗値は等しく設定し、第３電流源３２ａ、第４電流源３２ｂにより生成される定電流が異なっている。
【００７５】
この変形例によれば、複数のレベルシフト回路３０＿１〜３０＿Ｎごとで、レベルシフト量ΔＶ＿１〜ΔＶ＿Ｎを異なる値にすることにより、差動信号の振幅Ｖｕｐ−Ｖｕｎを、複数のしきい値レベルＶＯ１〜ＶＯＮと比較することができる。
【００７６】
ｉ番目のレベルシフト回路３０＿ｉに設けられる第３電流源３２ａ、第４電流源３２ｂにより生成される定電流をＩｃｉと書くとき、上述の式（５）は、以下のように修正される。
ＶＴＴ＝ＶＴ＋Ｒａ・（Ｉｂ＋ΣＩｃｉ） …（５’）
この場合のｉ番目の比較回路４０＿ｉに設定されるしきい値レベルＶＯｉは、
ＶＯｉ＝２・Ｒｃ・Ｉｃｉ …（１４’）
となる。
【００７７】
高速な差動増幅器（アナログ減算器）が設計可能な場合、以下の実施の形態が認められる。
図５は、第２の実施の形態に係るＡＴＥ１００ｃの構成を示す回路図である。図５のＡＴＥ１００ｃは、図１のレベルシフト回路３０および比較回路４０に代えて、アナログ減算器４２、比較回路４０ｃを備える。アナログ減算器４２は、第３抵抗Ｒ３の第２端子の電位Ｖｓｐから、第４抵抗Ｒ４の第２端子の電位Ｖｓｎを減算し、差に応じた差動電圧Ｖｓ＝Ｖｓｐ−Ｖｓｎを出力する。
【００７８】
比較回路４０ｃは、コンパレータＨＣｐとコンパレータＬＣｐを含む。コンパレータＨＣｐは、差動電圧Ｖｓを、上側のしきい値電圧ＶＯ／２と比較する。コンパレータＬＣｐは、差動電圧Ｖｓを、下側のしきい値電圧−ＶＯ／２と比較する。
【００７９】
図５のＡＴＥ１００ｃによっても、差動電圧ＶｓからメインドライバアンプＡＭＰ１により生成される信号成分をキャンセルすることができ、ＤＵＴ１０２から送信される差動信号の振幅を評価対象とすることができる。
【００８０】
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能である。
【図面の簡単な説明】
【００８１】
【図１】実施の形態に係るＡＴＥの構成を示す回路図である。
【図２】図２（ａ）、（ｂ）は、第１切り換えスイッチの構成例を示す回路図である。
【図３】第１の変形例に係るＡＴＥの構成を示す回路図である。
【図４】第２の変形例に係るＡＴＥの構成を示す回路図である。
【図５】第２の実施の形態に係るＡＴＥの構成を示す回路図である。
【符号の説明】
【００８２】
１００…ＡＴＥ、１０２…ＤＵＴ、１０４…差動伝送線路、ＡＭＰ１…メインドライバアンプ、ＡＭＰ２…キャンセル用ドライバアンプ、１０…第１切り換えスイッチ、１２…第１電流源、２０…第２切り換えスイッチ、２２…第２電流源、３０…レベルシフト回路、３２ａ…第３電流源、３２ｂ…第４電流源、４０…比較回路、Ｒ１…第１抵抗、Ｒ２…第２抵抗、Ｒ３…第３抵抗、Ｒ４…第４抵抗、Ｒ５…第５抵抗、Ｒ６…第６抵抗、Ｒ７…第７抵抗、Ｒ８…第８抵抗、ＣＭＰ１…第１コンパレータ、ＣＭＰ２…第２コンパレータ、Ｐ１…第１入出力端子、Ｐ２…第２入出力端子、Ｔｒ１…第１トランジスタ、Ｔｒ２…第２トランジスタ、Ｃ１…第１キャパシタ、Ｃ２…第２キャパシタ。
【特許請求の範囲】
【請求項１】
被試験デバイスとの間で差動伝送線路を介して差動信号を双方向伝送し、前記被試験デバイスを検査する試験装置であって、
前記差動伝送線路に接続される第１、第２入出力端子と、
前記第１入出力端子と固定電圧端子の間に設けられた第１抵抗と、
前記第２入出力端子と前記固定電圧端子の間に設けられた第２抵抗と、
所定の第１テール電流を生成する第１電流源と、
前記被試験デバイスに送信すべきパターンデータを受け、その値に応じて前記第１入出力端子側と前記第２入出力端子側のいずれかを選択し、前記第１電流源と結合する第１電流切り換えスイッチと、
第１端子が前記第２入出力端子に接続された第３抵抗と、
第１端子が前記第１入出力端子に接続された第４抵抗と、
所定の第２テール電流を生成する第２電流源と、
前記パターンデータを受け、その値に応じて前記第１入出力端子側と前記第２入出力端子側のいずれかを選択し、前記第２電流源と結合する第２電流切り換えスイッチと、
前記第３抵抗の第２端子および前記第４抵抗の第２端子の電位を、所定レベルだけシフトするレベルシフト回路と、
前記レベルシフト回路によりレベルシフトされた前記第３抵抗の前記第２端子の電位を、前記第４抵抗の前記第２端子の電位と比較し、比較結果に応じた第１比較信号を生成し、前記レベルシフト回路によりレベルシフトされた前記第４抵抗の前記第２端子の電位を、前記第３抵抗の前記第２端子の電位と比較し、比較結果に応じた第２比較信号を生成する比較回路と、
を備えることを特徴とする試験装置。
【請求項２】
前記第１、第２抵抗の抵抗値をＲａと書くとき、前記第３、第４抵抗の抵抗値は略等しくα・Ｒａ（αはパラメータ）で与えられることを特徴とする請求項１に記載の試験装置。
【請求項３】
前記第２テール電流の電流値をＩｂ、前記第１テール電流の電流値を（Ｉａ＋Ｉｂ）と書くとき、
Ｉｂ＝Ｉａ／（２・α）
が成り立つことを特徴とする請求項２に記載の試験装置。
【請求項４】
前記レベルシフト回路は、
第１端子が前記第３抵抗の前記第２端子と接続された第５抵抗と、
前記第５抵抗の第２端子と接続され、所定の電流を生成する第３電流源と、
第１端子が前記第４抵抗の前記第２端子と接続された第６抵抗と、
前記第６抵抗の第２端子と接続され、所定の電流を生成する第４電流源と、
を含み、前記第５、第６抵抗それぞれの前記第２端子の電位を出力することを特徴とする請求項１から３のいずれかに記載の試験装置。
【請求項５】
前記比較回路は、
前記レベルシフト回路によりレベルシフトされた前記第３抵抗の前記第２端子の電位を、前記第４抵抗の第２端子の電位と比較する第１コンパレータと、
前記レベルシフト回路によりレベルシフトされた前記第４抵抗の前記第２端子の電位を、前記第３抵抗の第２端子の電位と比較する第２コンパレータと、
を含み、
前記第１コンパレータの一方の入力端子と、前記第４抵抗の前記第２端子の間に設けられた第７抵抗と、
前記第２コンパレータの一方の入力端子と、前記第３抵抗の前記第２端子の間に設けられた第８抵抗と、
をさらに備えることを特徴とする請求項４に記載の試験装置。
【請求項６】
前記比較回路は、
前記レベルシフト回路によりレベルシフトされた前記第３抵抗の前記第２端子の電位を、前記第４抵抗の前記第２端子の電位と比較する第１コンパレータと、
前記レベルシフト回路によりレベルシフトされた前記第４抵抗の前記第２端子の電位を、前記第３抵抗の前記第２端子の電位と比較する第２コンパレータと、
を含み、
前記第１コンパレータの一方の入力端子と固定電圧端子の間に設けられた第１キャパシタと、
前記第２コンパレータの一方の入力端子と固定電圧端子の間に設けられた第２キャパシタと、
をさらに備えることを特徴とする請求項４に記載の試験装置。
【請求項７】
前記比較回路は、
前記レベルシフト回路によりレベルシフトされた前記第３抵抗の前記第２端子の電位を、前記第４抵抗の前記第２端子の電位と比較する第１コンパレータと、
前記レベルシフト回路によりレベルシフトされた前記第４抵抗の前記第２端子の電位を、前記第３抵抗の前記第２端子の電位と比較する第２コンパレータと、
を含み、
前記第１コンパレータの一方の入力端子と固定電圧端子の間に設けられ、前記第３電流源と同様に構成され、電流値が０に設定された第１ダミー電流源と、
前記第２コンパレータの一方の入力端子と固定電圧端子の間に設けられ、前記第４電流源と同様に構成され、電流値が０に設定された第２ダミー電流源と、
をさらに備えることを特徴とする請求項４に記載の試験装置。
【請求項８】
前記レベルシフト回路は複数並列に設けられており、
前記比較回路は、複数の前記レベルシフト回路ごとに複数設けられることを特徴とする請求項１から７のいずれかに記載の試験装置。
【請求項９】
前記第１切り換えスイッチ回路は、
第１端子が前記第１入出力端子に接続された第１トランジスタと、
第１端子が前記第２入出力端子に接続され、第２端子が前記第１トランジスタの第２端子と共通に接続された第２トランジスタと、
を含む差動トランジスタ対であり、
前記第２切り換えスイッチ回路は、
第１端子が前記第３抵抗の前記第２端子と接続された第３トランジスタと、
第１端子が前記第４抵抗の前記第２端子と接続され、第２端子が前記第３トランジスタの第２端子と共通に接続された第４トランジスタと、
を含む差動トランジスタ対であることを特徴とする請求項１から８のいずれかに記載の試験装置。
【請求項１】
被試験デバイスとの間で差動伝送線路を介して差動信号を双方向伝送し、前記被試験デバイスを検査する試験装置であって、
前記差動伝送線路に接続される第１、第２入出力端子と、
前記第１入出力端子と固定電圧端子の間に設けられた第１抵抗と、
前記第２入出力端子と前記固定電圧端子の間に設けられた第２抵抗と、
所定の第１テール電流を生成する第１電流源と、
前記被試験デバイスに送信すべきパターンデータを受け、その値に応じて前記第１入出力端子側と前記第２入出力端子側のいずれかを選択し、前記第１電流源と結合する第１電流切り換えスイッチと、
第１端子が前記第２入出力端子に接続された第３抵抗と、
第１端子が前記第１入出力端子に接続された第４抵抗と、
所定の第２テール電流を生成する第２電流源と、
前記パターンデータを受け、その値に応じて前記第１入出力端子側と前記第２入出力端子側のいずれかを選択し、前記第２電流源と結合する第２電流切り換えスイッチと、
前記第３抵抗の第２端子および前記第４抵抗の第２端子の電位を、所定レベルだけシフトするレベルシフト回路と、
前記レベルシフト回路によりレベルシフトされた前記第３抵抗の前記第２端子の電位を、前記第４抵抗の前記第２端子の電位と比較し、比較結果に応じた第１比較信号を生成し、前記レベルシフト回路によりレベルシフトされた前記第４抵抗の前記第２端子の電位を、前記第３抵抗の前記第２端子の電位と比較し、比較結果に応じた第２比較信号を生成する比較回路と、
を備えることを特徴とする試験装置。
【請求項２】
前記第１、第２抵抗の抵抗値をＲａと書くとき、前記第３、第４抵抗の抵抗値は略等しくα・Ｒａ（αはパラメータ）で与えられることを特徴とする請求項１に記載の試験装置。
【請求項３】
前記第２テール電流の電流値をＩｂ、前記第１テール電流の電流値を（Ｉａ＋Ｉｂ）と書くとき、
Ｉｂ＝Ｉａ／（２・α）
が成り立つことを特徴とする請求項２に記載の試験装置。
【請求項４】
前記レベルシフト回路は、
第１端子が前記第３抵抗の前記第２端子と接続された第５抵抗と、
前記第５抵抗の第２端子と接続され、所定の電流を生成する第３電流源と、
第１端子が前記第４抵抗の前記第２端子と接続された第６抵抗と、
前記第６抵抗の第２端子と接続され、所定の電流を生成する第４電流源と、
を含み、前記第５、第６抵抗それぞれの前記第２端子の電位を出力することを特徴とする請求項１から３のいずれかに記載の試験装置。
【請求項５】
前記比較回路は、
前記レベルシフト回路によりレベルシフトされた前記第３抵抗の前記第２端子の電位を、前記第４抵抗の第２端子の電位と比較する第１コンパレータと、
前記レベルシフト回路によりレベルシフトされた前記第４抵抗の前記第２端子の電位を、前記第３抵抗の第２端子の電位と比較する第２コンパレータと、
を含み、
前記第１コンパレータの一方の入力端子と、前記第４抵抗の前記第２端子の間に設けられた第７抵抗と、
前記第２コンパレータの一方の入力端子と、前記第３抵抗の前記第２端子の間に設けられた第８抵抗と、
をさらに備えることを特徴とする請求項４に記載の試験装置。
【請求項６】
前記比較回路は、
前記レベルシフト回路によりレベルシフトされた前記第３抵抗の前記第２端子の電位を、前記第４抵抗の前記第２端子の電位と比較する第１コンパレータと、
前記レベルシフト回路によりレベルシフトされた前記第４抵抗の前記第２端子の電位を、前記第３抵抗の前記第２端子の電位と比較する第２コンパレータと、
を含み、
前記第１コンパレータの一方の入力端子と固定電圧端子の間に設けられた第１キャパシタと、
前記第２コンパレータの一方の入力端子と固定電圧端子の間に設けられた第２キャパシタと、
をさらに備えることを特徴とする請求項４に記載の試験装置。
【請求項７】
前記比較回路は、
前記レベルシフト回路によりレベルシフトされた前記第３抵抗の前記第２端子の電位を、前記第４抵抗の前記第２端子の電位と比較する第１コンパレータと、
前記レベルシフト回路によりレベルシフトされた前記第４抵抗の前記第２端子の電位を、前記第３抵抗の前記第２端子の電位と比較する第２コンパレータと、
を含み、
前記第１コンパレータの一方の入力端子と固定電圧端子の間に設けられ、前記第３電流源と同様に構成され、電流値が０に設定された第１ダミー電流源と、
前記第２コンパレータの一方の入力端子と固定電圧端子の間に設けられ、前記第４電流源と同様に構成され、電流値が０に設定された第２ダミー電流源と、
をさらに備えることを特徴とする請求項４に記載の試験装置。
【請求項８】
前記レベルシフト回路は複数並列に設けられており、
前記比較回路は、複数の前記レベルシフト回路ごとに複数設けられることを特徴とする請求項１から７のいずれかに記載の試験装置。
【請求項９】
前記第１切り換えスイッチ回路は、
第１端子が前記第１入出力端子に接続された第１トランジスタと、
第１端子が前記第２入出力端子に接続され、第２端子が前記第１トランジスタの第２端子と共通に接続された第２トランジスタと、
を含む差動トランジスタ対であり、
前記第２切り換えスイッチ回路は、
第１端子が前記第３抵抗の前記第２端子と接続された第３トランジスタと、
第１端子が前記第４抵抗の前記第２端子と接続され、第２端子が前記第３トランジスタの第２端子と共通に接続された第４トランジスタと、
を含む差動トランジスタ対であることを特徴とする請求項１から８のいずれかに記載の試験装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２００９−１９８２５０（Ｐ２００９−１９８２５０Ａ）
【公開日】平成２１年９月３日（２００９．９．３）
【国際特許分類】
【出願番号】特願２００８−３８８４０（Ｐ２００８−３８８４０）
【出願日】平成２０年２月２０日（２００８．２．２０）
【出願人】（３９０００５１７５）株式会社アドバンテスト (1,005)
【Ｆターム（参考）】
【公開日】平成２１年９月３日（２００９．９．３）
【国際特許分類】
【出願日】平成２０年２月２０日（２００８．２．２０）
【出願人】（３９０００５１７５）株式会社アドバンテスト (1,005)
【Ｆターム（参考）】
[ Back to top ]